+

WO1999039391A1 - LIGHT-RECEIVING SEMICONDUCTOR DEVICE WITH BUIT-IN BiCMOS AND AVALANCHE PHOTODIODE - Google Patents

LIGHT-RECEIVING SEMICONDUCTOR DEVICE WITH BUIT-IN BiCMOS AND AVALANCHE PHOTODIODE Download PDF

Info

Publication number
WO1999039391A1
WO1999039391A1 PCT/JP1999/000397 JP9900397W WO9939391A1 WO 1999039391 A1 WO1999039391 A1 WO 1999039391A1 JP 9900397 W JP9900397 W JP 9900397W WO 9939391 A1 WO9939391 A1 WO 9939391A1
Authority
WO
WIPO (PCT)
Prior art keywords
type
region
semiconductor layer
layer
semiconductor
Prior art date
Application number
PCT/JP1999/000397
Other languages
English (en)
French (fr)
Inventor
Masanori Sahara
Takashi Suzuki
Original Assignee
Hamamatsu Photonics K.K.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP10019302A external-priority patent/JPH1146010A/ja
Priority claimed from JP01931198A external-priority patent/JP4077063B2/ja
Application filed by Hamamatsu Photonics K.K. filed Critical Hamamatsu Photonics K.K.
Priority to AU21854/99A priority Critical patent/AU2185499A/en
Publication of WO1999039391A1 publication Critical patent/WO1999039391A1/ja
Priority to US09/628,446 priority patent/US6392282B1/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
    • H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
    • H10F30/225—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier working in avalanche mode, e.g. avalanche photodiodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/95—Circuit arrangements
    • H10F77/953—Circuit arrangements for devices having potential barriers
    • H10F77/957—Circuit arrangements for devices having potential barriers for position-sensitive photodetectors, e.g. lateral-effect photodiodes or quadrant photodiodes

Definitions

  • the present invention relates to a BiCMOS built-in light-receiving semiconductor device and an avalanche photodiode (APD) applicable to such a semiconductor device, and more particularly to a vertical PNP transistor (vertical PNP-Tr) and a MOS transistor.
  • the present invention relates to a light-receiving semiconductor device with built-in BiCMOS having a high-sensitivity APD from the ultraviolet region, the visible region to the near-infrared region, and an avalanche photodiode applicable to such a semiconductor device.
  • APD avalanche photodiode
  • APDs have been formed as single elements. For this reason, to process received signals, APDs were used with signal processing integrated circuits or assembled in the same package as signal processing semiconductor devices and used as hybrid integrated circuits (hybrid ICs). .
  • Japanese Patent Application Laid-Open No. 2-218160 proposes an example of forming an APD with a CCD or MOS transistor.
  • an active element such as a transistor and an APD are monolithically configured in the image sensor. Disclosure of the invention
  • the APD When an APD is formed monolithically, the APD is generally used for high-speed applications, so the signal processing circuit also needs elements that can operate at high speed and in a wide band.
  • Such devices include high-speed NPN transistors (NPN-Tr) and PNP transistors (PNP-Tr).
  • NPN-Tr high-speed NPN transistors
  • PNP-Tr PNP transistors
  • the NPN-Tr can easily be formed with a vertical structure suitable for high-speed operation.
  • PNP—Tr is NPN—Tr Since it has a horizontal structure that is formed parasitically in the manufacturing process, it has a low speed and a narrow band.
  • the NPN transistor disclosed in this publication has a parasitic structure, and therefore has a large parasitic resistance such as an emitter resistance, a collector resistance, and a base resistance. For this reason, the linearity and frequency characteristics of the transistor are not always sufficient to process the signal from the APD. In other words, in order to manufacture a high-performance APD that can detect weak high-speed optical signals, the conditions for forming the PN junction of the APD are severely restricted, and the characteristics depend on the device structure. On the other hand, integrated circuits such as bipolar transistors and MOS transistors have limited manufacturing conditions in order to integrate these elements. For this reason, it is difficult to form both on the same substrate while deriving both characteristics.
  • bipolar transistor in order to form a bipolar transistor, an epitaxial layer is grown on a substrate.
  • the epitaxial layer used for bipolar transistors is relatively thin, but in order to obtain high sensitivity up to the near-infrared region, an APD requires a relatively thick epitaxial layer. It is also difficult to meet this demand.
  • a vertical PNP_Tr in addition to a vertical NPN-Tr as an element used in the signal processing circuit of the APD, it is possible to design a high-speed compatible complementary circuit.
  • a vertical NPN-Tr it is preferable to use a P-type substrate. Therefore, the vertical PNP-Tr must also be constructed on a P-type substrate.
  • the collector of the vertical PNP-Tr cannot be separated from the substrate, so the collector is always grounded. Therefore, a vertical PNP-Tr suitable for a signal processing circuit cannot be obtained.
  • An object of the present invention is to apply a Bi-CMOS built-in light-receiving semiconductor device in which the vertical PNP-Tr and the APD are formed on the same P-type semiconductor substrate without deteriorating the characteristics of the APD and the semiconductor device. To provide APD.
  • the present invention has the following configuration.
  • the Bi-CMOS built-in light receiving semiconductor device includes an avalanche photodiode formation region (APD formation region) and a vertical PNP transistor formation region (vertical PNP-Tr formation) on the upper surface layer in the P-type semiconductor substrate 1.
  • APD formation region avalanche photodiode formation region
  • vertical PNP-Tr formation vertical PNP transistor formation region
  • N-type first buried layer 3 formed on the P-type semiconductor substrate 1 and the N-type first buried layer 3 in the APD formation region, the vertical PNP—Tr formation region, the MOS P Channel transistor formation region (PMOS-Tr formation region), MOS type P-type formed in channel transistor formation region (NMOS-Tr formation region) and vertical NPN transistor formation region (Vertical NPN-Tr formation region)
  • 1 P-type first buried layer 9 formed on the upper surface of semiconductor layer 5 and N-type first buried layer 3 in the APD formation region, and the upper surface of P-type first semiconductor layer 5
  • the P-type second buried layer 11 formed on the surface layer, the P-type first semiconductor layer 5, the P-type first buried layer 9, the P
  • the vertical PNP-Tr is composed of the P-type first buried layer 9, the P-type first semiconductor layer 5, and the P-type second semiconductor layer 13 in the vertical PNP-Tr formation region, and the N-type
  • the third semiconductor layer 19 is used as a base
  • the P-type fourth semiconductor layer 29 is used as an emitter.
  • the vertical NPN-Tr is formed by the N-type second buried regions 7 and N of the vertical NPN-Tr formation region.
  • the first P-type semiconductor layer 15 is used as a collector
  • the third P-type semiconductor layer 27 is used as a base
  • the fourth N-type semiconductor layer 25 is used as an emitter.
  • the conductor layer 5 and the P-type second semiconductor layer 13 are used as anodes, the N-type first buried layer 3 in the APD formation region is used as a force source, and the collector of the vertical PNP—Tr is a vertical PNP—
  • An N-type second buried region 7 formed in contact with the N-type first buried layer 3 in the Tr formation region and surrounding the P-type first buried layer 9, and formed in contact with the N-type second buried region 7 N-type fifth semiconductor region 4
  • the anode of the APD is in contact with the N-type first buried layer 3 in the APD formation region and is surrounded by the P-type second buried layer 11.
  • the N-type sixth semiconductor region 42 formed on and in contact with the N-type second buried region 7 is separated.
  • the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 are formed on the N-type first buried layer 3 to serve as the anode of the APD. As a result, the characteristics of the APD can be improved. Further, since the N-type second buried region 7 and the P-type first buried layer 9 are formed on the P-type first semiconductor layer 5, the thickness of the P-type second semiconductor layer 13 is adjusted so that the vertical NPN— The characteristics of Tr and vertical PNP—Tr can be adjusted individually. In other words, if the thickness of the P-type first semiconductor layer 5 is adjusted, the sensitivity and response characteristics to the long wavelength of the APD are improved without affecting the characteristics of the bipolar transistor. it can.
  • the force source can be separated. Also, an N-type second buried region 7 formed surrounding the P-type second buried layer 11 and an N-type sixth semiconductor region 4 2 formed on and in contact with the N-type second buried region 7
  • the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 were separated from the P-type substrate 1 by this separation region.
  • the anode can be separated. As described above, since the anode and the cathode are separated, the APD can be handled as an independent element. Further, since the P-type second buried layer 11 is formed on the upper surface of the P-type first semiconductor layer 5, the adjustment of the characteristics of the APD becomes easy. That is, the avalanche breakdown voltage can be adjusted by the impurity profile of the P-type second buried layer 11.
  • the collector can be separated from the P-type substrate 1.
  • the above separation region is provided in contact with the N-type first buried layer 3, and the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 are separated from other P-type semiconductor layers. it can.
  • the collector resistance can be reduced.
  • the N-type third semiconductor layer 19 is used as a base and the P-type fourth semiconductor layer 29 is used as an emitter, the base profile and the formation of the emitter junction can be controlled independently of other elements. That is, the vertical PNP—Tr can have a high current amplification factor, a small voltage, a high frequency characteristic, and the like.
  • the N-type second buried region 7 is formed on the P-type first semiconductor layer 5, so that a low-resistance collector can be formed and the collector can be formed on the P-type substrate 1.
  • the P-type third semiconductor layer 27 is used as a base and the N-type fourth semiconductor layer 25 is used as an emitter, the junction between the base profile and the emitter can be controlled independently of other elements. In other words, the vertical NPN-Tr current amplification factor, early voltage, and frequency characteristics can be improved. Since the NMOS—Tr formation region is provided on the upper surface of the ⁇ -type second semiconductor layer 13, the manufacturing process can be simplified.
  • the PMOS-Tr formation region is provided on the upper surface layer of the N-type second semiconductor layer 17 on the N-type second buried region 7, a parasitic PNP transistor based on this N-type layer is formed. hfe can be reduced. Therefore, the latch-up resistance can be improved.
  • the isolation region is composed of the N-type second buried region 7 and the N-type fifth semiconductor region 41 and the N-type sixth semiconductor region 42 formed thereon, element isolation can be achieved with a small isolation region. it can. As a result, the P-type first semiconductor layer 5 in the NMOS-Tr formation region can be separated from other element formation regions.
  • the N-type third semiconductor layer 19 based on the vertical PNP-Tr is formed in the same process as the N-type second semiconductor layer 17. May be.
  • the N-type third semiconductor layer 19 is formed in the same process as the N-type second semiconductor layer 1 ⁇ , the base of the vertical PNP-Tr and the N-type layer of the substrate gate portion of the PMOS_Tr are simultaneously formed. As a result, the manufacturing process can be simplified.
  • the Bi-CMOS built-in light-receiving semiconductor device has a light-shielding film 37 on a vertical PNP-Tr, a vertical NPN-Tr, an NMOS-Tr, and a PM TS-Tr, and has an avalanche photodiode.
  • the light-shielding film 37 may have an opening on the anode.
  • the light-shielding film 37 is provided on the vertical PNP_Tr, the vertical transistor, the NMOS transistor, and the MOS transistor, these devices can be operated regardless of the amount of irradiated light. It works stably.
  • the light shielding film 37 has an opening on the anode, light can be introduced into the anode.
  • the N-type fifth semiconductor region 41 and the N-type sixth semiconductor region 42 are composed of the N-type first semiconductor layer 15 and the N-type second semiconductor It may be formed by the same process as at least one of the layers 17.
  • the N-type fifth semiconductor region 41 and the N-type sixth semiconductor region 42 can be formed in the same step as at least one of the N-type first semiconductor layer 15 and the N-type second semiconductor layer 17.
  • the manufacturing process can be simplified.
  • the avalanche photodiode has a P-type fourth semiconductor layer formed on the anode, and the P-type fourth semiconductor layer has a plurality of P-type semiconductor layers separated from each other.
  • a semiconductor part may be included.
  • each P-type semiconductor section is electrically separated when a voltage is applied to the avalanche photodiode. Therefore, it operates as an avalanche photodiode having a plurality of anodes.
  • the plurality of P-type semiconductor portions can be arranged in an array.
  • the APD applicable to the above-described BICMOS built-in light receiving semiconductor device can have the following configuration.
  • the APD includes a first P-type region, a second P-type region formed around the first P-type region and having a lower impurity concentration than the first P-type region, and a region surrounding the second P-type region.
  • the first P-type region includes a plurality of P-type portions.
  • the second P-type region is depleted when a high voltage is applied, and the electric field concentration on the edge of the first P-type region is reduced.
  • the APD of the present invention can be formed so as to divide the first P-type region into two P-type portions.
  • the APD of the present invention can be formed so as to divide the first P-type region into four P-type portions.
  • the N-type region can be formed on a P-type substrate.
  • 1A to 1C are cross-sectional views in each step for explaining a method of manufacturing a BiCMOS built-in light receiving semiconductor device.
  • 2A to 2C are cross-sectional views in each step for describing a method for manufacturing a BiCMOS built-in semiconductor light receiving device.
  • 3A to 3C are cross-sectional views in each step for describing a method for manufacturing a light-receiving semiconductor device with a built-in BiCMOS.
  • 4A and 4B are cross-sectional views in each step for describing a method of manufacturing a semiconductor photodetector with a built-in BiCMOS.
  • FIG. 5 is a plan view of the Bi-CMOS built-in light receiving semiconductor device corresponding to FIG. 4B.
  • FIG. 6 is a plan view of an APD having another structure.
  • FIG. 7 is a plan view of an APD having another structure.
  • FIG. 8A is a plan view of an APD having another structure.
  • FIG. 8B is a cross-sectional view taken along a line II-II of an APD having a different structure.
  • FIG. 9 is a diagram illustrating a cross section of the APD according to the embodiment.
  • FIG. 10 is a circuit diagram of an integrated circuit using the APD according to the embodiment.
  • FIG. 11 is a diagram illustrating a cross section of the APD according to the embodiment.
  • FIG. 12A is a plan view of the two-split APD, and
  • FIG. 12B is a cross-sectional view taken along the line III-III.
  • FIG. 13A is a plan view showing a configuration of a conventional APD
  • FIG. 13B is a cross-sectional view taken along the line IV-IV.
  • FIGS. 1A to 1C, 2A to 2C, 3A to 3C, 4A and 4B are cross-sectional views in each step of the manufacturing process of the BiCMOS built-in light receiving semiconductor device of the present invention. . The manufacturing process of the BiCMOS built-in light receiving semiconductor device will be described using these.
  • the P-type Si substrate 1 is used as the semiconductor substrate (FIG. 1A).
  • the impurity concentration is preferably 1 X 10 1 4 cm one 3 or more 2 X 10 on 5 cm- below, the plane orientation is preferable to use the (100).
  • an N-type first buried layer 3 is formed on the upper surface layer of the substrate 1 (FIG. 1B).
  • the N-type buried layer 3 is formed by forming an Si oxide film on the substrate 1, removing a predetermined area of the oxide film by etching using a photolithography technique, and masking the remaining Si oxide film into an N-type buried layer. It is formed by introducing impurities by thermal diffusion.
  • the impurity is preferably antimony (Sb) or arsenic (As).
  • the N-type first buried layer 3 is formed in an APD formation region and a vertical PNP-Tr formation region, as shown in FIG. 1B.
  • the APD formation region When formed in the APD formation region, it becomes a force sword.
  • the junction depth is preferably about 4 ⁇ 111 to 6 ⁇ 111, and the surface concentration is 1 ⁇ 10 19 cm— 3 or more and 5 ⁇ 10 19 cm— 3 or less. It is good.
  • the force sword can be electrically separated from the substrate 1.
  • the collector is electrically Used as an N-type buried layer for separation.
  • a P-type first semiconductor layer 5 is formed on the entire surface of the wafer (FIG. 1C).
  • This layer 5 may be formed in a vertical NPN—Tr formation region, an NM ⁇ S—Tr formation region, a PMOS_Tr formation region, a vertical PNP—Tr formation region, and an APD formation region.
  • the P-type first semiconductor layer 5 is formed by epitaxial growth in order to form a relatively thick semiconductor layer having a uniform concentration.
  • the thickness of the P-type semiconductor layer 5 is adjusted within the range where the N-type first buried layer 3 and the N-type second buried region 7 formed later are connected, and the depletion layer of the APD, the operating voltage, the incident wavelength, and the spectral Determined by sensitivity.
  • this layer 5 is considered as a substrate and an NMOS-Tr, a PMOS-Tr, a vertical NPN-Tr and a vertical PNP-Tr are formed, the specific resistance and the impurity concentration are preferably about the same as those of the substrate 1. .
  • the impurity concentration may be in the range from 1 ⁇ 10 14 cm— to 1 ⁇ 10 ⁇ 5 cm— 3 .
  • an N-type second buried region 7 is formed in the upper surface layer of the P-type first semiconductor layer 5 (FIG. 2A).
  • the N-type second buried region 7 can be formed by the same method as the N-type first buried layer 3 using photolithography technology.
  • the impurity is preferably antimony (Sb) or arsenic (As).
  • the junction depth is preferably 4 to 6 ⁇ m, and the surface concentration is preferably 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 19 cm ⁇ 3 or less.
  • the N-type first buried layer 3 is shown enlarged to the region of the P-type first semiconductor layer 5. This is because the impurities in the first type buried layer 3 diffuse into the first P-type semiconductor layer 5 to expand the N-type region. However, the description of the same is omitted below.
  • the N-type second buried region 7 is formed in a vertical NPN-Tr formation region, a PMOS-Tr formation region, a vertical PNP-Tr formation region, and an APD formation region.
  • the N-type second buried region 7 becomes the collector of the vertical NPN-Tr and is formed in the PMOS-Tr formation region.
  • the substrate gate part part B in Fig. 4B.
  • the collector and substrate gate portions are formed on the upper surface layer of the P-type first semiconductor layer 5, the P-type first semiconductor layer 5 is connected to the substrate for the vertical NPN—Tr and PMOS—Tr. Assuming that each element can be configured.
  • the N-type second buried region 7 is formed on the N-type first buried layer 3 as an isolation region.
  • the isolation region is formed in a band-shaped closed region along the outer periphery on the N-type first buried layer 3. More specifically, in the vertical PNP-Tr formation region, it is formed as a collector isolation region surrounding the ⁇ -type first buried layer 9 to be formed later. In the APD formation region, it is formed as a cathode separation region surrounding the ⁇ -type second buried layer 11 to be formed later.
  • the first P-type buried layer 9 is formed in the vertical PNP-Tr formation region (FIG. 2A).
  • the first P-type buried layer 9 can be formed by ion implantation using photolithography technology.
  • the impurity is boron (B +).
  • the P-type first buried layer 9 is formed on the N-type first buried layer 3 and inside the previously formed N-type second buried region 7. The dose is 5 to reduce the collector resistance.
  • a P-type second buried layer 11 is formed in the APD formation region (FIG. 2A;).
  • the P-type second buried layer 11 is preferably formed by ion implantation using a photolithography technique, and the impurity is preferably boron (B +).
  • the P-type second buried layer 11 is formed on the N-type first buried layer 3 and inside the N-type second buried region 7 previously formed. The dose is 3 to improve the characteristics of APD.
  • X 10 11 cm or more and 3 X 10 13 cm- 2 or less are preferable.
  • the characteristics of the APD can be adjusted by this impurity layer.
  • the P-type second buried layer 11 is disposed on the upper surface layer of the P-type first semiconductor layer 5 so as to face the N-type first buried layer 3, the P-type first buried layer 3 has Of the depletion layer Is controlled. Therefore, the avalanche breakdown voltage can be adjusted.
  • the P-type first buried layer 9 and the P-type second buried layer 11 may be formed.
  • a P-type second semiconductor layer 13 is formed on the entire wafer surface (FIG. 2B). Further, this layer 13 may be formed in a vertical NPN-Tr forming region, an NMOS-Tr forming region, a PM0S-Tr forming region, a vertical PNP-Tr forming region, and an APD forming region. .
  • the P-type second semiconductor layer 13 is formed by epitaxy in order to form a relatively thick semiconductor layer having a uniform concentration. The thickness of the epitaxial layer is 5 ⁇ ! In order to make full use of the characteristics of the bipolar transistor.
  • the impurity concentration is about the same as that of the substrate 1.
  • the P-type second semiconductor layer 13 is integrated with the P-type first semiconductor layer 5 already formed, and the substrate gate portion of the NMOS-Tr (C portion in FIG. 4). become.
  • the ⁇ -type first semiconductor layer 5 and the ⁇ -type second semiconductor layer 13 serve as light absorbing layers. Therefore, the sensitivity on the long wavelength side is determined by the thickness of these two layers. Accordingly, if the total light absorbing layer is made thicker by increasing the thickness of the ⁇ -type first semiconductor layer 5, the long wavelength sensitivity of the APD can be increased without changing the characteristics of the bipolar transistor.
  • a ⁇ ⁇ -type impurity is ion-implanted using a photolithography technique to form a ⁇ -type first semiconductor layer 15 (FIG. 2C).
  • the N-type first semiconductor layer 15 is a semiconductor layer that is relatively deep and controlled to a low concentration, it is preferably formed by ion implantation, and the impurity is preferably phosphorus (P +).
  • the dose is preferably 3 ⁇ 10 12 cm— 2 or more and 6 ⁇ 10 1 cm— 2 or less in order to sufficiently exhibit vertical NPN—T r characteristics.
  • the N-type first semiconductor layer 15 may be formed by the same process as the N-type sixth semiconductor region 42 in the APD formation region, as shown in FIG. 2C.
  • the N-type first semiconductor layer 15 is particularly It is preferable that they are formed in substantially the same shape on the embedding region 7. When formed in this manner, low-resistance collectors can be formed because they are overlapped and electrically connected by diffusion of impurities.
  • the N-type sixth semiconductor region 42 is formed in the anode isolation region.
  • This separation region is in contact with the N-type second buried region 7 and is formed as a band-like closed region surrounding the periphery of the anode. When formed in this way, they are mutually overlapped and electrically connected by diffusion of impurities. Furthermore, since the anode can be separated in a small region, it is preferable that the anode be formed in substantially the same shape as the N-type second buried region 7.
  • an N-type second semiconductor layer 17 is formed in the same manner as the N-type first semiconductor layer 15 (FIG. 2C).
  • the dose is 6 x
  • the N-type second semiconductor layer 17 has a vertical PNP-Tr formation region.
  • the N-type third semiconductor layer 19 and the N-type fifth semiconductor region 41 may be formed by the same process.
  • the N-type second semiconductor layer 17 is formed on the N-type second buried region 7 and preferably has substantially the same shape.
  • the N-type second buried region 7 overlaps with the N-type second buried region 7 due to diffusion of the impurity, and a substrate gate portion is formed.
  • the N-type base of the parasitic transistor has a high impurity concentration and a thick layer, which suppresses transistor operation and improves latch-up resistance. Since these are surrounded on the side and bottom by the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13, the substrate 1, the collector of the vertical transistor, and the gate portion of the other PMOS-Tr substrate Electrically isolated from
  • the N-type fifth semiconductor region 41 is formed in the collector isolation region.
  • This isolation region is formed in a band-like closed region surrounding the collector and in contact with the N-type second buried region 7.
  • impurities Are overlapped and electrically connected.
  • the collector since the collector can be separated in a small region, it is preferable that the collector be formed in substantially the same shape as the N-type second buried region 7.
  • the N-type third semiconductor layer 19 is formed on the surface of the P-type second semiconductor layer 13 on the P-type first buried layer 9 and serves as a base of the vertical PNP-Tr.
  • the depth of the N-type layers 15 and 17 be 2 ⁇ m to 4 ⁇ m through a high-temperature heat process.
  • LOCOS 21 is formed (FIG. 3A;).
  • LOCOS 21 can be formed, for example, by the following method. When an Si nitride film is deposited on the Si oxide film on the wafer surface and the Si nitride film other than the active region is removed by etching using photolithography technology and then oxidized in an oxidation furnace, the Si nitride film does not exist The portion of the oxide film becomes thicker, and a field oxide film 21 is formed in a region other than the active region.
  • the field oxide film 21 is formed between the active regions in the vertical PNP—Tr formation region, the vertical NPN—Tr formation region, the PM0S—Tr formation region, the NM0S—Tr formation region, and the APD formation region. Formed. When formed in this manner, the APD, NM ⁇ S—Tr, PMOS- ⁇ ⁇ , vertical ⁇ — ⁇ r, and vertical ⁇ — ⁇ ⁇ formed in the active region are deflected by the field oxide film 21. Can be separated.
  • impurities are implanted into the PMO S—Tr channel region and the NMO S—Tr channel region, respectively, by ion implantation to adjust the gate surface regions of the PMOS—Tr and NM0S—Tr to an appropriate impurity concentration. I do.
  • the threshold voltages of PMOS-Tr and NMOS_Tr are determined by this ion implantation. Then, a gate oxide film is formed on the channel portion.
  • a ⁇ -type third semiconductor layer 27 is formed as a base in the vertical NPN—Tr formation region (FIG. 3 ⁇ ).
  • the third semiconductor layer 27 is formed on the upper surface of the first semiconductor layer 15 so as to surround the side and bottom surfaces of the third semiconductor layer 27.
  • the ⁇ -type third semiconductor layer 27 is formed by ion-implanting ⁇ -type impurities with low energy using a photolithography technique, and ⁇ + is used as the impurities.
  • the characteristics of a vertical NPN-Tr in order to sufficiently exhibit, dose is preferably 5 X 10 1 o cm- 2 or more 3 X 1 0 1 4 cm- 2 or less.
  • the junction depth after the activation is preferably about 0.5 to 0.7 ⁇ m in order to increase the speed of the vertical NPN-Tr.
  • an N-type fourth semiconductor layer 25 is formed in the active region on the surface of the substrate (FIG. 3B). Since the N-type fourth semiconductor layer 25 has a shallow junction and a high concentration, it is preferable to use arsenic (AsT) as an impurity by ion implantation.
  • the dose amount should be 3 X to make full use of the characteristics of NMOS—Tr and NPN—Tr.
  • junction depth after activation is preferably 0.2 ⁇ m to 0.4 m.
  • the N-type fourth semiconductor layer 25 is formed in a vertical PNP-Tr formation region, a vertical NPN-Tr formation region, an APD formation region, and an NMOS-Tr formation region. More specifically, in the vertical PNP-Tr formation region, the N-type fourth semiconductor layer 25 forms a base diffusion electrode when formed on the upper surface layer of the N-type second semiconductor layer 19. In the vertical NPN-Tr formation region, an emission occurs when formed on the upper surface of the P-type third semiconductor layer 27, and a collector occurs when formed on the upper surface of the N-type first semiconductor layer 15. It becomes a diffusion electrode. In the APD formation region, when formed on the upper surface layer of the N-type first semiconductor layer 15 in the separation region, it serves as a diffusion electrode for the separation region.
  • NMOS-Tr formation region when formed adjacent to both sides of the gate electrode 23, it becomes a source-drain of the NMOS-Tr.
  • Such a high concentration diffusion layer is used to form an ohmic contact between the N-type semiconductor layer and the metal electrode 33.
  • a P-type fourth semiconductor layer 29 is formed in a surface active region such as an APD formation region. ( Figure 3C). Since the P-type fourth semiconductor layer 29 has a shallow junction and a high concentration, it is preferable to use B + as a P-type impurity by ion implantation. In order to make full use of the PM ⁇ S—Tr and PNP—Tr emission characteristics, the dose is 1 X 1
  • the P-type fourth semiconductor layer 29 is formed in a vertical PNP-Tr formation region, an APD formation region, a vertical NPN-Tr formation region, and a PMOS-Tr formation region. More specifically, the P-type fourth semiconductor layer 29 functions as an emitter when formed on the upper surface of the N-type third semiconductor layer 19 in the vertical PNP-Tr formation region, and the P-type second semiconductor layer 13 When it is formed on the upper surface layer, it becomes a diffusion electrode of the collector. In the APD formation region, an anode diffusion electrode is formed on the N-type first buried layer 3 inside the anode separation region. In the vertical NPN-Tr formation region, when formed on the upper surface layer of the third P-type diffusion layer 27, it becomes a base P-type diffusion electrode.
  • a BPSG film 31 is grown on the entire surface by CVD (Fig. 4A).
  • the BPSG film 31 is subjected to a heat treatment to improve the flatness of the wafer surface by reflow.
  • a contact via hole is formed in the BPSG film 31 by anisotropic etching (FIG. 4A;).
  • metal is deposited on the entire surface of the wafer, patterned by photolithography, and etched to form a metal electrode 33 (FIG. 4A). It is preferable to use aluminum as the metal because the processing is easy. In addition, since the step coverage is good, the metal is preferably deposited by sputtering. When the metal electrode 33 is provided on the N-type diffusion electrode 25 and the P-type diffusion electrode 29, an ohmic contact Is obtained.
  • an interlayer insulating film 35 is formed on the entire surface of the wafer (FIG. 4B). Since the interlayer insulating film 35 is easily formed, a Si oxide film, a Si nitride film, or a multilayer film thereof is preferable.
  • the light shielding film 37 is preferably made of metal because of its good light shielding properties. Aluminum is particularly preferred as the metal because it is easy to form and process.
  • the light-shielding film 37 is formed two-dimensionally so as to cover the vertical PNP-Tr, the vertical ⁇ - ⁇ , the NMOS- ⁇ , and the PMOS-Tr, and the light-shielding film 37 is formed on the anode. It has an opening.
  • the light-shielding film 37 is a metal film such as aluminum, the light-shielding film 37 can be used as a wiring connecting elements.
  • a passivation film 39 is deposited on the entire surface of the wafer (FIG. 4B).
  • a light-receiving semiconductor device with a built-in BiCMOS (FIG. 4B) can be manufactured.
  • the Tr formation region and the APD formation region By disposing the Tr formation region and the APD formation region, the N-type first buried layer 3 formed on the upper surface layer of the APD formation region and the vertical PNP—Tr formation region in the P-type semiconductor substrate 1; APD forming region, vertical PNP—Tr forming region, NMOS—Tr forming region, PM 0 S—Tr forming region and vertical NPN—on semiconductor substrate 1 and N-type first buried layer 3.
  • a write layer 9, a the N-type first buried layer 3 of APD formation region is formed on the upper surface layer of the P-type first semiconductor layer 5 P-type second buried layer 11, P-type first semiconductor layer 5, P-type first buried layer 9, P-type second buried layer 11, and P formed on N-type second buried region 7 N-type second semiconductor layer 13, N-type first semiconductor layer 15 formed in contact with N-type second buried region 7 in vertical NPN-Tr formation region, and N-type in PMOS-Tr formation region ⁇ -type second semiconductor layer 17 formed on second buried region 7 and N-type third semiconductor layer formed on P-type first buried layer 9 in vertical Tr-Tr formation region 19, an N-type fourth semiconductor layer 25 formed on an upper surface of the N-type first semiconductor layer 15 in the vertical NPN-T ⁇ formation region, and an N-type fourth semiconductor layer 25 in the vertical NPN-Tr formation region.
  • the vertical PNP—Tr is formed by using the P-type first buried layer 9, the P-type first semiconductor layer 5, and the P-type second semiconductor layer 13 in the vertical PNP—Tr formation region as collectors,
  • the third semiconductor layer 19 is used as a base, and the P-type fourth semiconductor layer 29 is used as an emitter.
  • the vertical NPN-Tr has a collector based on the N-type second buried region 7 and the N-type first semiconductor layer 15 of the vertical NPN-Tr forming region, and has a P-type third semiconductor layer 27 as a base,
  • the N-type fourth semiconductor layer 25 is configured as an emitter.
  • the APD is configured such that the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 in the APD formation region are used as an anode, and the N-type first buried layer 3 in the APD formation region is used as a force source. .
  • the collector of the vertical PNP—Tr is in contact with the N-type first buried layer 3 in the vertical PNP—Tr formation region and the N-type second buried formed around the P-type first buried layer 9.
  • the region 7 is separated from the N-type fifth semiconductor region 41 formed on the N-type second buried region 7, and the anode of the APD is formed on the N-type first buried layer 3 in the APD formation region.
  • the N-type second buried region 7 formed surrounding the P-type second buried layer 11 and the N-type second buried region ⁇ .
  • the N-type sixth semiconductor region 42 and the light-receiving semiconductor device with a built-in BiCMOS (FIG. 4B) separated by are manufactured.
  • FIG. 5 is a plan view of the Bi-CMOS built-in light receiving semiconductor device manufactured by the above-described manufacturing method
  • FIG. 4B is a cross-sectional view taken along the line II of FIG.
  • the illustration of the metal electrode 33 and the light shielding film 37 is omitted so that the arrangement of each semiconductor layer can be clearly shown.
  • a vertical PNP—Tr formation region, a PMOS—Tr formation region, an NM 0 S—Tr formation region, a vertical NPN—Tr formation region, and an APD formation region are arranged from the left side to the right side of the substrate 1. ing.
  • the N-type fourth semiconductor layer 19 (base, B 1) is provided to surround the periphery of the P-type diffusion layer 29 (Emi, E 1). Since the buried layer 9 and the P-type second semiconductor layer 13 (collector, C 1) are provided around the base 19, a structure made of PNP is formed. With this PNP structure, the P-type first buried layer 9 reduces the collector resistance and forms a vertical PNP-Tr in which an amplification current flows in the vertical direction. In addition, since the base profile and the formation of the emitter-junction junction can be controlled independently of other elements, the current amplification factor, the early voltage and the frequency characteristics can be improved.
  • an N-type second semiconductor region 7 formed in contact with the N-type first buried layer 3 and an N-type fifth semiconductor region 41 formed on this region 7 constitute a collector isolation region.
  • the P-type first buried layer 9 is surrounded by the band-shaped closed collector isolation region, the P-type first buried layer 9, the P-type first semiconductor layer 5, and the P-type second semiconductor layer 13 are separated. You. Therefore, an independent potential can be given to the collector.
  • the diffusion electrode 29 of the collector (C 1) is preferably formed so as to surround the base (B 1) in order to reduce the collector resistance.
  • the source and the drain are composed of the P-type fourth semiconductor layer 29 formed in the active region divided into two by the gate electrode 23.
  • the source and drain 29 are preferably formed in a self-aligned manner.
  • a P-type transistor is used to fix the potential of the substrate gate.
  • a P-type diffusion layer 29 is also provided in a region within the semiconductor layer 13. By providing a large number of diffusion electrodes in this manner, the potential of the substrate gate can be made uniform and stable.
  • the source and the drain are formed of a fourth N-type diffusion layer 25 formed in the active region divided into two by the gate electrode 23.
  • the source and drain 25 are preferably formed in a self-aligned manner.
  • the ⁇ -type third semiconductor layer 27 (base, ⁇ 2) is provided so as to surround the ⁇ ⁇ -type diffusion layer 25 (emitter, ⁇ 2), and the ⁇ -type first semiconductor layer 27 is formed. Since the body layer 15 (collector, C 2) is provided so as to surround the base 27, a structure composed of ⁇ is formed. With this ⁇ structure, the ⁇ -type second buried region 7 reduces the collector resistance and forms a vertical ⁇ PN-Tr in which an amplification current flows in the vertical direction. In addition, since the formation of the base profile and the emitter junction can be controlled independently of other elements, the current amplification factor, the early voltage, the frequency characteristics, and the like can be improved.
  • the collector (C 2) diffusion electrode 25 is preferably formed so as to surround the base (B 2) in order to reduce the collector resistance.
  • a region including the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 is provided in the anode region as a light absorbing layer, and is provided in the upper surface layer in the P-type second semiconductor layer 13.
  • the obtained P-type fourth semiconductor layer 29 becomes an anode (A) electrode. Since the force sword (K) is composed of the N-type first buried layer 3 provided on the P-type substrate 1, It is separated from 1 and pulled out to the wafer surface by the cathode lead-out area. This lead-out region is composed of an N-type second semiconductor region 7 formed on the N-type first buried layer 3 and an N-type sixth semiconductor region 42 formed on this region 7. I have.
  • the power source extraction region is formed in a band-like closed region surrounding the anode (A) electrode 29 or the P-type second buried layer 11, the light absorption regions 5 and 13 contribute as light absorption regions. Are separated as non-contributing regions and non-contributing regions. Thus, in addition to the force sword, the anode is also separated. In other words, the force-sword extraction region can also be used as the anode separation region. Note that, in order to stabilize the potential around the power source, it is preferable that the power source is surrounded by a guard ring made of the P-type diffusion electrode 29.
  • the formation condition of the N-type third semiconductor layer 19, which is the base of the vertical PNP—Tr in FIG. 4B, is based on the PMO S—Tr substrate gate in order to increase the speed of the vertical PNP—Tr.
  • the conditions for forming the part may be changed.
  • phosphorus (P +) is used as the impurity, and the dose is preferably 3 ⁇ 10 13 cm—— or more and 3 ⁇ 10 14 cm— 2 or less.
  • the N-type third semiconductor layer 19 may be formed by performing both ion implantation for forming the N-type first semiconductor layer 15 and ion implantation for forming the N-type second semiconductor layer 17. In this way, the hef of the vertical PNP-Tr decreases and the breakdown voltage increases by the amount of ion implantation, but it can be selected according to the purpose and situation.
  • the N-type third semiconductor layer 19 is formed by performing ion implantation after a thermal process for forming the vertical NPN-Tr and PM ⁇ S-Tr, and then performing the base of the vertical NPN-Tr. Activation may be performed also as a heat step. In this way, 0.5 ⁇ ! It becomes a shallow junction of about 1 ⁇ m, and a high-speed PNP-Tr with a small base width can be formed.
  • FIG. 6 is a plan view when two APDs are arranged.
  • An independent P-type fourth semiconductor layer 29 is provided on the upper surface layer of the P-type second semiconductor layer 13 and a cathode is drawn out around the P-type fourth semiconductor layer 29.
  • APD with a common force sword (K) and independent anodes (A1, A2) can be constructed. If these are connected in parallel, the series resistance of the APD can be reduced. If a signal processing circuit is connected to each of a plurality of APDs, an arrayed light receiving semiconductor device can be constructed.
  • FIG. 7 is a plan view in the case where two APDs with independent force sources are arranged.
  • FIG. 8A is a plan view when two APDs are arranged, and FIG.
  • FIG. 8B is a cross-sectional view taken along the line II-II.
  • a single rectangular P-type second buried layer 11 is provided at the interface between the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13, and the On the upper surface layer of the P-type second semiconductor layer 13, two rectangular separated P-type fourth semiconductor layers 29 are provided close to each other.
  • APDs are constructed by surrounding these areas with a common force-sword extraction area.
  • the two P-type fourth semiconductor layers 29 are electrically depleted by the depletion layer. Separated.
  • it operates as an APD with two common anodes and a common power source. In this way, since a plurality of anodes can be arranged close to each other, a small APD having independent anodes can be configured.
  • a semiconductor portion of the APD to which a high voltage is applied has rounded corners. In this way, the electric field can be reduced, so the breakdown voltage of the APD must be improved. Can be.
  • the emitter of the vertical NPN-Tr may be formed in a different process from the source / drain 25 of the NMOS-Tr. This step can be performed in a step corresponding to FIG. 3C.
  • the oxide film in the emitter section is removed, polysilicon is deposited on the entire surface of the wafer, impurities are introduced into the polysilicon, a pattern is formed using photolithography technology, and impurities are further removed from the polysilicon. It may be diffused to form an emimy. It is preferable to introduce impurities into the polysilicon by ion implantation using arsenic (As +) and phosphorus (P +) as impurities.
  • a shallow junction and a high-concentration N-type semiconductor layer can be formed on the upper surface layer in the third P-type semiconductor layer 27. If this is used as an emitter, a high-performance vertical NPN-Tr can be formed. it can.
  • the emitter of the vertical PNP-Tr may be formed in a different process from the source / drain 29 of the PMOS-Tr. This emitter can be formed in the same manner as the vertical NPN-Tr emitter, and therefore the details are omitted.
  • APD relates to a multi-segmented APD with divided light receiving areas.
  • the APD described here can also solve the problems described below, in addition to the problems of the present application already listed.
  • the challenge is to provide an APD that can reduce resolution by improving the resolution by reducing the separation area, which is the dead area.
  • the APD 110 includes a first P-type region, a second P-type region, and an N-type region on a P-type substrate 150.
  • the first P-type region includes a high-concentration P-type region 154
  • the second P-type region is formed around the high-concentration P-type region 154 and has a lower impurity concentration than the high-concentration P-type region 154.
  • An N-type region is formed around the low-concentration P-type region 153, including the mold region 153. This N-type region is surrounded by a P-type substrate 150 and a P-type region 159.
  • the high-concentration P-type region 154 is divided into four light receiving sections 154a to 154d.
  • the shape of each of the light receiving sections 154a to 154d is a rectangle or a square. Focusing on the individual light receiving sections, one light receiving section is arranged adjacent to any two light receiving sections. That is, in the high-concentration P-type region 154, two light receiving units 154a to 154d in the vertical direction and two in the horizontal direction are arranged in an array.
  • the N-type region includes an N-type buried layer 151 formed below the low-concentration P-type region 153 and an N-type diffusion layer 152 formed on the side surface of the low-concentration P-type region 153.
  • an anode electrode 156 is provided in each of the light receiving units 154 a to 154 d, and a force source electrode 158 is provided in the N-type diffusion layer 152. That is, the APD 110 includes a P-type layer having a plurality of P-type semiconductor portions, a P-type region formed around each of the P-type semiconductor portions and having a lower impurity concentration than the P-type semiconductor layer, An N-type region formed so as to electrically isolate the mold region. The material forming each component will be described.
  • the P-type substrate 150 is, for example, 1
  • the N-type buried layer 151 and the N-type diffusion layer 152 are, for example, 1 xl 0 19 / cm 3 About 3 , 1 X 10 17 / cm. It is formed from an N-type semiconductor having a moderate impurity concentration. Further, the low-concentration P-type region 153 has, for example, 2 ⁇ It is formed of a P-type semiconductor having an impurity concentration of about 10 15 / cm 3 , and the high-concentration P-type region 154 has, for example, a surface impurity concentration of 1 ⁇ 10 20 / cm 3.
  • the low-concentration P-type region 153 is formed by being surrounded by an N-type region composed of the N-type buried layer 151 and the N-type diffusion layer 152, and when a high voltage is applied to the surrounding N-type region. It is preferable to completely deplete.
  • the low-concentration P-type region 153 also functions as a photoelectric conversion unit of the APD 110, and needs to be a relatively thick layer in order to improve sensitivity in a long wavelength region. Therefore, low-concentration P-type region 1
  • the thickness of the low-concentration P-type region 153 is about 4 ⁇ m.
  • the operation of the APD according to the present embodiment will be described.
  • a high reverse voltage is applied between the anode electrode 156 and the force electrode 158 of the APD 110, avalanche multiplication occurs in the low-concentration P-type region 153.
  • the PN junction is formed between the low-concentration P-type region 153 and the N-type buried layer 151 in the APD 110, the low-concentration P-type region 153 and the N-type buried layer The junction at 151 is depleted, and this depletion layer extends into the low-concentration P-type region 153.
  • each of the light receiving portions 154 a to 154 d is electrically separated by the depleted low-concentration P-type region 153. Therefore, there is no need to provide a guard ring or a special separation means such as an inversion prevention layer around the gap between the light receiving sections 154a to 154d or the outer periphery of the high-concentration P-type region 154.
  • 154d can function as four independent split elements.
  • a depletion layer is generated at the junction between the low-concentration P-type region 153 and the N-type buried layer 151, not at the junction between the low-concentration P-type region 153 and the high-concentration P-type region 154, thereby increasing the high-concentration.
  • Edge of each light receiving section 154 a to l 54 d forming P-type region 154 The electric field concentration on the substrate is reduced.
  • the carrier generated by the photoelectric conversion is vertically drawn to the anode electrode 156 directly above the position where the light is incident by the electric field of the depleted low-concentration P-type region 153, and is detected.
  • the low-concentration P-type region 153 is surrounded by the N-type region, the low-concentration P-type region 153 is electrically isolated from the P-type substrate 150. This makes it possible to form an integrated circuit by forming a signal processing circuit using other bipolar NPN transistors, PNP transistors, CMOS, etc. on the P-type substrate 150.
  • each of the light receiving sections 154a to l54d is electrically separated by the depleted low-concentration P-type region 153, and the electric field concentration on the edge of each of the light receiving sections 154a to l54d is reduced. .
  • the depth of the layer of the high-concentration P-type region 154 including the light-receiving portions 1 54 a to l 54 d is about 0.3 / m, even if the width of the separation region is about 2 m, Each of the light receiving sections 154a to 154d can be sufficiently separated.
  • the APD 110 detects the carrier generated by photoelectric conversion by the electric field of the depleted low-concentration P-type region 153 by being drawn vertically to the anode electrode 156 directly above the position where light is incident. As a result, the avalanche current can be detected by the light receiving section located immediately above the incident light, and there is an effect that crosstalk can be reduced and noise can be reduced.
  • the APD 140 divides the high-concentration P-type region 154 into four parts to form light-receiving parts 154a to 154d, so that four light-receiving elements can be formed in the same element area, increasing the number of manufacturing processes. The resolution can be easily improved without causing the problem.
  • FIG. 10 is a circuit configuration diagram of an integrated circuit using the APD 110.
  • this integrated circuit has an APD 110 formed on one chip, and an amplifier and a resistor connected to each of the four light receiving sections 154a to 154d.
  • the signals from the sections 154a to l54d can be taken out independently.
  • the integrated circuit shown in FIG. 10 can be formed monolithically by forming the APD 110 and four sets of amplifier units on the same substrate and connecting them with metal wiring.
  • Each of the amplifier units includes an amplifier circuit Amp and a resistor Rf in FIG.
  • the amplifier has a bipolar transistor and a resistor formed on the same substrate.
  • FIG. 11 is a diagram illustrating a cross section 201 of the APD 120 according to the present embodiment.
  • the APD 120 according to the present embodiment differs from the APD 110 according to the previous embodiment in the following points. It is an earlier implementation In the APD 110 according to the present embodiment, the high-concentration P-type region 154 is divided into four light receiving portions 154a to 154d. And two in a row. On the other hand, the APD 120 according to the present embodiment is divided into two portions, a high-concentration P-type region 154 force light receiving portions 154a and 154b, and the light receiving portions 154a and 154b are adjacent to each other. ing.
  • the operation and effect of the APD 120 are the same as those of the APD 110 according to the first embodiment.
  • FIG. 12A is a plan view of the two-split APD
  • FIG. 12B is a cross-sectional view taken along the section 11-11-1.
  • the two-divided APD according to the present embodiment includes a P-type first semiconductor layer 105 formed on a P-type substrate 101 and a P-type second semiconductor.
  • a single rectangular P-type second buried layer 1 1 1 formed at an interface between the P-type first semiconductor layer 105 and the P-type second semiconductor layer 113;
  • a P-type fourth semiconductor layer 129 formed separately on the upper surface layer of the semiconductor layer 113, an N-type first buried layer 103 formed around the periphery of these P-type regions, and
  • an N-type second buried region 107 which is a force sword withdrawal region.
  • the P-type fourth semiconductor layer 129 which is the surface light-receiving part, is divided, and the lower layer structure is common to all four light-receiving elements. ing. Further, the width of the region for separating each of the P-type fourth semiconductor layers 129 divided into two is formed as narrow as several / approximately, but as described above, it is on the extension of the depletion layer region. The divided elements are sufficiently separated.
  • the PN junction is away from the surface layer, there is no fear of edge breakdown due to electric field concentration on the surface layer, and no guard ring is provided on the outer periphery of the light receiving section.
  • the N-type buried layer 15 1 in FIG. 11 corresponds to the N-type first buried layer 103 in FIG. 12, and the N-type diffusion layer in FIG.
  • the layer 152 corresponds to the N-type second buried region 107 in FIG. 12, the N-type fourth semiconductor layer 125, and the N-type sixth semiconductor region 144.
  • the type region 153 corresponds to the P-type first semiconductor layer 105, the P-type second semiconductor layer 113, and the P-type second buried layer 111 in FIG. 154a and 154b correspond to the two P-type fourth semiconductor layers 129 in FIG.
  • the low-concentration P-type second buried layer 111 provided at the interface between the P-type first semiconductor layer 105 and the P-type second semiconductor layer 113 controls the characteristics of the APD. It is formed for the purpose. Specifically, the P-type second buried layer 1101 is disposed to face the N-type first buried layer 103, and the impurity profile of the N-type first buried layer 103 causes The extent of the depletion layer can be controlled, and as a result, the avalanche breakdown voltage can be adjusted.
  • an Si oxide film is formed on a P-type Si substrate 101, and after patterning, N-type impurities are thermally diffused using the Si oxide film as a mask to form an N-type APD.
  • a first buried layer 103 is formed, and a P-type first semiconductor layer 105 is formed thereon by epitaxial growth.
  • an N-type first buried region 107 is formed by thermal diffusion, a P-type second buried layer 111 is formed by ion implantation, and a P-type second semiconductor layer 113 is formed thereon by epitaxy.
  • the N-type sixth semiconductor region 144 is formed by thermal diffusion, and the N-type first buried layer 103, the N-type second buried region 107, and the N-type sixth semiconductor region 144 are thermally connected. In the diffusion process, the impurities are diffused and overlap with each other to be electrically connected.
  • the N-type isolation region is formed in a band-like shape along the outer periphery of the N-type first buried layer 103.
  • the photoresist was divided into two by a photoresist. A rectangular region is formed, and using this as a mask, a high-concentration P-type impurity is implanted by ion implantation to form a shallow junction, and two P-type fourth semiconductor layers 129 as light-receiving portions (anodes) are formed. I do.
  • a BPSG film 131, a metal electrode 133, an interlayer insulating film 135 are formed, a light-shielding film 133 is formed in a portion excluding a light receiving portion, and a passivation film is formed on the entire surface of the wafer.
  • the two-part APD of FIG. 12A and FIG. 12B is formed.
  • an anode electrode of an arbitrary shape can be formed in an arbitrary number of divisions if formed in a desired shape. Can be formed. No additional steps are required for this.
  • the avalanche photodiode uses a P-type substrate 150 as a substrate. If the integrated circuit is not formed on the same substrate, an N-type substrate can be used. At this time, an APD force electrode may be provided on the bottom surface of the substrate.
  • a first P-type region a first: a second P-type region having a lower impurity concentration than the first P-type region formed around the P-type region, and a second P-type region around the first P-type region;
  • the second P-type region is depleted when a high voltage is applied, and each portion of the divided first P-type region is electrically separated.
  • the electric field concentration on the edge of the first P-type region is reduced. Therefore, it is necessary to provide a gap between the divided first P-type regions, to provide a guard ring around the outer periphery of the first P-type region, or to provide another separation means such as an inversion prevention layer. Disappears.
  • a multi-segment APD having a plurality of light-receiving sections in the same element area has been devised.
  • light is detected as a light-receiving element in each of the divided light-receiving sections.
  • the resolution of the position detection of the weak light is improved, and the functions of the measuring device and the like can be improved.
  • edge breakdown In conventional APDs and multi-segmented APDs, the electric field concentrates at the edges (edges) of the PN junction, so that edge breakdown is likely to occur. If edge breakdown occurs, the avalanche phenomenon in the light-receiving part is hindered. I will. Therefore, by providing a guard ring on the periphery of the PN junction, edge breakdown is prevented.
  • an anti-inversion layer for element isolation is provided between the elements or between adjacent light receiving sections of the multi-segment element.
  • the guard ring and the inversion prevention layer function as a photoelectric conversion part, but they do not avalanche multiply, so they are insensitive areas. If the width of the element separation part or the separation area of the divided light receiving part becomes wider, AP The resolution of D is decreasing.
  • a multi-segment APD has been devised in which a guard ring is not provided between adjacent light receiving units, the width of the dead area is reduced, and the resolution is improved (see Japanese Patent Application Laid-Open No. 7-226532). ).
  • Figure 13A shows the conventional A
  • FIG. 13B is a plan view showing the configuration of the PD, and FIG. 13B is a cross-sectional view taken along the line IV-IV.
  • a conventional APD is composed of a P-layer 16 1 of an epitaxial layer formed on a P-type substrate 160 and an N-type diffusion layer formed thereon. Guard rings 1 65 & and 1 65 b and P-type layer 16 for forming high electric field region
  • N-type layers 163a and 163b with higher concentration.
  • the high-concentration N-type layer (N + layer) 163a and 163b are divided light-receiving parts, and force sword electrodes 171a and 171b It is connected to the. Further, anode electrodes 1 and 2 are provided on the bottom surface of the substrate.
  • the depletion layer spreads between adjacent light-receiving parts, reducing the electric field concentration and preventing edge breakdown.
  • N + layers 163a and 163b are provided with N-type guard rings 165a and 165b on the outer periphery, and furthermore, an inversion prevention layer 168b. Are provided in the separation region and the outer peripheral edge of the light receiving unit.
  • a guard ring is not provided between adjacent light receiving units, but a guard ring is provided on an outer peripheral edge of the light receiving unit. Since an inversion prevention layer is provided between the elements, the reduction of the dead area cannot be said to be sufficient, and there has been a problem that miniaturization and improvement in resolution are hindered.
  • the maximum electric field intensity is applied to the PN junction formed on the surface, so the width of the isolation region is increased to some extent so that the electric field does not concentrate on the isolation region between adjacent divided elements.
  • the dead area is widened and the resolution is reduced.
  • an APD with an anode and a power source separated from each other and having high sensitivity from the near-infrared region to the visible region is integrated on the same P-type substrate.
  • a light receiving semiconductor device can be provided.
  • a vertical PNP-Tr having a collector separated from a substrate having a large allowable current, having a small Early effect and a small collector resistance, and having improved frequency characteristics, is separated from the substrate. It is possible to provide a light-receiving semiconductor device with a built-in BiCMOS in which a vertical NPN-Tr with a collector is integrated on the same ⁇ -type substrate.
  • the gain and speed of the amplifier circuit can be increased and the power supply voltage dependence of the circuit operation can be reduced.
  • an APD with temperature compensation can be realized.
  • an optical conversion element equipped with an amplifier that converts an optical signal into an electric signal in optical equipment, an optical system, communication, etc., and the signal is processed by an analog / digital circuit.
  • Semiconductor device that can be provided.

Landscapes

  • Light Receiving Elements (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

曰月糸田
B i CMO S内蔵受光半導体装置およびアバランシェフォトダイォード 技術分野
本発明は、 B i CMO S内蔵受光半導体装置およびこのような半導体装置に適 用できるアバランシェフオトダイオード （APD) に関し、 特に、 縦型 PNPト ランジス夕 （縦型 PNP— T r)、 MO S トランジスタおよび紫外領域、 可視領 域から近赤外領域にわたり高感度の A PDを備えた B i CMOS内蔵受光半導体 装置、 および、 このような半導体装置に適用できるアバランシェフオトダイォ一 ドに関する。 背景技術
従来、 APDの殆どは単独素子として形成されていた。 このため、 受光した信 号を処理するために、 APDは信号処理用集積回路と共に使用され、 または信号 処理用半導体装置と同一パッケージに組み立てられて、 ハイブリッド集積回路 (ハイブリッド I C) として使用されていた。
一方、 特開平 2— 2 1 8 1 60号公報には、 C CDまたは MO S型トランジス 夕と APDとを形成する例が提案されている。 この例では、 イメージセンサにお いて、 トランジスタ等の能動素子と APDとをモノリシックに構成している。 発明の開示
APDをモノリシックに形成する場合、 一般に APDは高速の用途に使用され るため、 信号処理回路も高速、 且つ広帯域で動作できる素子を必要とする。 この ような素子として、 高速の NPNトランジスタ （NPN— T r) および PNP 卜 ランジス夕 （PNP— Tr) が考えられる。 NPN— Trは、 高速動作に適した 縦型構造のものが容易に形成できる。 ところが、 PNP— Trは、 NPN— T r 製造プロセスにおいて寄生的に形成される横型構造となるので、 低速で帯域も狭 い。
しかしながら、 ハイブリッド I Cとする方法では、 APDと信号処理回路とを 同一パッケージに組み立てるので、 組立ての構成が複雑である。 また、 ハイプリ ッド I Cであるために、 誘導により雑音を生じやすく、 また寄生容量も増加す る。 更に、 信号処理回路と共に APDをアレイ化して配置することが困難であ る。
特開平 2— 2 18160号公報に記載された例では、 選択ェピタキシャル成長 等の複雑な製造工程を必要とするため、 APDの特性が十分に得られなかった り、 APDを安定して製造することが困難であったりする。 また、 この公報に開 示された NPNトランジスタは寄生的な構造をしているので、 ェミッタ抵抗、 コ レクタ抵抗、 ベース抵抗といった寄生抵抗が大きい。 このため、 トランジスタの 直線性や周波数特性等が APDからの信号を処理するには必ずしも十分ではな レ、。 言い換えれば、 微弱な高速光信号を検出できる高性能な APDを製造するに は、 APDの PN接合の形成条件に厳しい制約があり、 特性が素子構造に依存す る。 一方、 バイポーラトランジスタや MO S型トランジスタ等の集積回路は、 こ れらの素子を集積するために、 製造条件に制約がある。 このため、 両者の特性を 引き出しつつ、 同一基板上に形成することは難しい。
一方、 バイポーラトランジスタを形成するためには、 基板上にェピタキシャル 層を成長する。 ところが、 バイポーラトランジスタに使用するェピタキシャル層 は比較的薄いが、 近赤外領域まで高い感度を得るために、 APDでは比較的厚い ェピタキシャル層が必要である。 この要求を両立させることも難しい。
APDの信号処理回路に使用する素子として、 縦型 NPN— Trに加えて、 縦 型 PNP_Trがあると高速対応のコンプリメンタリ回路の設計が可能となる。 縦型 NPN— T rを構成するには、 P型基板を用いるのが好適である。 そこで、 縦型 PNP— Trも P型基板上に構成しなくてはならない。 しかし、 Ρ型基板で は、 縦型 PNP— Trのコレクタを基板と分離できないので、 コレクタが常に接 地されてしまう。 したがって、 信号処理回路に好適な縦型 PNP— Trを得るこ とができない。
本発明の目的は、 縦型 PNP— Trおよび APDの特性を損なうことなく、 こ れらを同一の P型半導体基板上に構成した B i CMOS内蔵受光半導体装置、 及 びこの半導体装置に適用できる APDを提供することにある。
そこで、 本発明を次のような構成とした。
本発明に係わる B i CMOS内蔵受光半導体装置は、 P型半導体基板 1内の上 面表層のアバランシヱフォトダイオード形成領域 （APD形成領域） および縦型 PNPトランジスタ形成領域 （縦型 PNP— Tr形成領域） に形成された N型第 1埋め込み層 3と、 P型半導体基板 1および N型第 1埋め込み層 3上であって、 APD形成領域、 縦型 PNP— T r形成領域、 MO S型 Pチャネルトランジスタ 形成領域 （PMOS— Tr形成領域）、 MOS型 Νチャネルトランジスタ形成領 域 （NMOS— Tr形成領域） および縦型 NPNトランジスタ形成領域 （縦型 N PN— Tr形成領域） に形成された P型第 1半導体層 5と、 PMOS— Tr形成 領域および縦型 NP N— T r形成領域の P型第 1半導体層 5内の上面表層に形成 された N型第 2埋め込み領域 7と、 縦型 PNP— T r形成領域の N型第 1埋め込 み層 3上であって、 P型第 1半導体層 5内の上面表層に形成された P型第 1埋め 込み層 9と、 APD形成領域の N型第 1埋め込み層 3上であって、 P型第 1半導 体層 5内の上面表層に形成された P型第 2埋め込み層 1 1と、 P型第 1半導体層 5、 P型第 1埋め込み層 9、 P型第 2埋め込み層 1 1および N型第 2埋め込み領 域 7上に形成された P型第 2半導体層 13と、 縦型 NPN— T r形成領域の N型 第 2埋め込み領域 7上に接して形成された N型第 1半導体層 1 5と、 P M 0 S— T r形成領域の N型第 2埋め込み領域 7上に接して形成された N型第 2半導体層 17と、 縦型 PNP— Tr形成領域の P型第 1埋め込み層 9上に形成された N型 第 3半導体層 19と、 縦型 NPN— Tr形成領域の N型第 1半導体層 15内の表 面上層に形成された N型第 4半導体層 25と、 縦型 NPN— Tr形成領域の N型 第 1半導体層 15内の表面上層にあって、 N型第 4半導体層 25の底面および側 面を囲んで形成された P型第 3半導体層 27と、 縦型 PNP— Tr形成領域の N 型第 3半導体層 19内の表面上層に形成された Ρ型第 4半導体層 29と、 を備え て成り、 縦型 PNP— Trは、 当該縦型 PNP— Tr形成領域の P型第 1埋め込 み層 9、 P型第 1半導体層 5および P型第 2半導体層 13をコレクタとし、 N型 第 3半導体層 19をべ一スとし、 P型第 4半導体層 29をェミッタとして構成さ れ、 縦型 NPN— Trは、 当該縦型 NPN— Tr形成領域の N型第 2埋め込み領 域 7および N型第 1半導体層 15をコレクタとし、 P型第 3半導体層 27をべ一 スとし、 N型第 4半導体層 25をエミヅ夕とし構成され、 APDは、 当該 APD 形成領域の P型第 1半導体層 5および P型第 2半導体層 13をアノードとし、 A PD形成領域の N型第 1埋め込み層 3を力ソードとして構成され、 更に、 縦型 P NP— Trのコレクタは、 縦型 PNP— Tr形成領域の N型第 1埋め込み層 3上 に接すると共に P型第 1埋め込み層 9を囲んで形成された N型第 2埋め込み領域 7と、 この N型第 2埋め込み領域 7上に接して形成された N型第 5半導体領域 4
1とにより分離され、 APDのアノードは、 APD形成領域の N型第 1埋め込み 層 3上に接すると共に P型第 2埋め込み層 1 1を囲んで形成された N型第 2埋め 込み領域 7と、 この N型第 2埋め込み領域 7上に接して形成された N型第 6半導 体領域 42とにより分離されている。
このように、 P型第 1半導体層 5と P型第 2半導体層 13とを N型第 1埋め込 み層 3上に形成して APDのアノードとしたので、 これらの P型層全体の厚さに よって APDの特性を向上できる。 また、 N型第 2埋め込み領域 7および P型第 1埋め込み層 9を P型第 1半導体層 5上に形成するので、 P型第 2半導体層 13 の厚さを調整して、 縦型 NPN— T rおよび縦型 PNP— T rの特性をそれぞれ 調整できる。 つまり、 P型第 1半導体層 5の厚さを調整すれば、 バイポーラトラ ンジス夕の特性に影響を与えずに APDの長波長に対する感度と応答特性を向上 できる。
A P D形成領域において、 N型第 1埋め込み層 3を P型基板 1上に形成してい るので、 力ソードを分離できる。 また、 P型第 2埋め込み層 1 1を囲んで形成さ れた N型第 2埋め込み領域 7と、 この N型第 2埋め込み領域 7上に接して形成さ れた N型第 6半導体領域 4 2とからなる分離領域を N型第 1埋め込み層 3上に接 して設け、 この分離領域により、 P型第 1半導体層 5および P型第 2半導体層 1 3を P型基板 1と分離したので、 アノードを分離できる。 このように、 アノード およびカソードが分離されるので、 A P Dを独立した素子として取り扱うことが できる。 更に、 P型第 1半導体層 5上の表面上層に P型第 2埋め込み層 1 1を形 成したので、 A P Dの特性の調整が容易になる。 つまり、 P型第 2埋め込み層 1 1の不純物プロファイルにより、 アバランシヱ降伏電圧を調整できる。
縦型 P N P— T r形成領域において、 N型第 1埋め込み層 3上に P型第 1埋め 込み層 9を形成するので、 コレクタを P型基板 1から分離できる。 また、 N型第 1埋め込み層 3上に接して上記分離領域を設け、 P型第 1半導体層 5および P型 第 2半導体層 1 3を他の P型半導体層と分離したので、 コレクタを分離できる。 更に、 P型第 1半導体層 5上に P型第 1埋め込み層 9を形成するので、 コレクタ 抵抗を低減できる。 更に、 また、 N型第 3半導体層 1 9をベースとし、 P型第 4 半導体層 2 9をエミッタとするので、 ベースプロファイルとエミッ夕接合の形成 を他の素子と独立して制御できる。 つまり、 縦型 P N P— T rの電流増幅率、 ァ 一リ電圧および周波数特性等を高性能にできる。
縦型 N P N— T r形成領域において、 P型第 1半導体層 5上に N型第 2埋め込 み領域 7を形成しているので、 低抵抗のコレクタを形成できると共に、 コレクタ を P型基板 1から分離できる。 また、 P型第 3半導体層 2 7をベースとし、 N型 第 4半導体層 2 5をエミッ夕とするので、 ベースプロファイルとエミッ夕の接合 形成を他の素子と独立して制御できる。 つまり、 縦型 N P N— T rの電流増幅 率、 アーリ電圧および周波数特性等を高性能にできる。 NMOS— T r形成領域を、 Ρ型第 2半導体層 1 3の上面表層に設けるので、 製造工程が簡素にできる。
また、 PMOS— Tr形成領域を、 N型第 2埋め込み領域 7上の N型第 2半導 体層 1 7の上面表層に設けるので、 この N型層をベースとする寄生の PNPトラ ンジス夕の h f eを小さくできる。 このため、 ラッチアップ耐性を向上でき る。
分離領域が、 N型第 2埋め込み領域 7とこの上に形成された N型第 5半導体領 域 4 1、 N型第 6半導体領域 42とにより構成されるので、 小さい分離領域で素 子分離ができる。 この結果、 NMOS— T r形成領域の P型第 1半導体層 5を他 の素子形成領域と分離できる。
本発明に係わる B i CMO S内蔵受光半導体装置は、 縦型 PNP— T rのべ一 スである N型第 3半導体層 1 9が、 N型第 2半導体層 1 7と同一プロセスで形成 されていてもよい。
このように、 N型第 3半導体層 1 9を N型第 2半導体層 1 Ίと同一プロセスで 形成すれば、 縦型 PNP— Trのベースと PMOS_Trの基板ゲート部の N型 層とを同時に形成できるので、 製造工程が簡素にできる。
本発明に係わる B i CMOS内蔵受光半導体装置は、 縦型 PNP— T r、 縦型 NPN— Tr、 NMOS— Trおよび PM〇S— T r上に遮光膜 37を有すると 共にアバランシヱフォトダイオードのアノード上には遮光膜 37の開口部を有す るようにしてもよい。
このように、 縦型 PNP_Tr、 縦型 ΝΡΝ— Τ Γ、 NMOS— Trおよび Ρ MOS— Τ Γ上に遮光膜 37を有するようにすれば、 照射される光の量に係わら ず、 これらの素子が安定して動作する。 また、 アノード上に遮光膜 37の開口部 を有するようにすれば、 アノード部に光を導入できる。
本発明に係わる B i CMOS内蔵受光半導体装置は、 N型第 5半導体領域 4 1 および N型第 6半導体領域 42は、 N型第 1半導体層 1 5および N型第 2半導体 層 1 7の少なくとも一方と同一プロセスで形成されていてもよい。
このように、 N型第 1半導体層 1 5および N型第 2半導体層 1 7の少なくとも 一方と同一の工程で N型第 5半導体領域 4 1および N型第 6半導体領域 4 2を形 成すれば、 製造工程を簡素にできる。
本発明に係わる B i C M O S内蔵受光半導体装置では、 アバランシェフオトダ ィオードは、 アノード上に形成された P型第 4半導体層を有し、 P型第 4半導体 層は互いに分離された複数の P型半導体部を含むことができる。
複数の P型半導体部を設ければアバランシヱフォトダイォ一ドに電圧が印加さ れると、 各 P型半導体部は電気的に分離される。 このため、 複数のアノードを有 するアバランシェフォトダイォ一ドとして動作する。
本発明に係わる B i C M O S内蔵受光半導体装置では、 複数の P型半導体部 は、 アレイ状に配置されることができる。
複数の P型半導体部をアレイに配置すれば、 アレイ内のいずれの P型半導体部 で光が検出されているかの情報を得ることができる。
また、 上記のような B i C M O S内蔵受光半導体装置に適用できる A P Dは以 下のような構成を有することができる。
この A P Dは、 第 1の P型領域と、 第 1の P型領域の周囲に形成され第 1の P 型領域より不純物濃度が低い第 2の P型領域と、 第 2の P型領域の周囲に形成さ れた N型領域とを備え、 第 1の P型領域は、 複数に P型部を備える。
このような構成を備えた A P Dでは、 高電圧印加時に第 2の P型領域が空乏化 し、 分割された第 1の P型領域の各部分が電気的に分離される。 従って、 第 1の P型領域を構成する P型部間の間隔を大きくしたり、 第 1の P型領域の外周にガ ードリングを設けたり、 又は、 反転防止層といったような分離手段を設ける必要 が無くなる。
また、 A P Dを上記構成にすることにより、 高電圧印加時に第 2の P型領域が 空乏化し、 第 1の P型領域の縁部への電界集中が緩和される。 本発明の A PDは、 第 1の P型領域を 2つの P型部に分割するように形成する ことができる。
また、 本発明の APDは、 第 1の P型領域を 4つの P型部に分割するように形 成することができる。
更に、 本発明の APDは、 N型領域が、 P型基板上に形成されていることがで きる。
上記構成のように、 P型基板上に N型領域を形成すると、 電気的に分離された 複数の N型領域を同一の P型基板上に形成できる。 図面の簡単な説明
図 1 A〜図 1 Cは、 B i CMOS内蔵受光半導体装置の製造方法を説明するた めの各工程における断面図である。
図 2 A〜図 2 Cは、 B i CMOS内蔵半導体受光装置の製造方法を説明するた めの各工程における断面図である。
図 3 A〜図 3 Cは、 B i CMOS内蔵受光半導体装置の製造方法を説明するた めの各工程における断面図である。
図 4 A及び図 4Bは、 B i CMOS内蔵半導体受光装置の製造方法を説明する ための各工程における断面図である。
図 5は、 図 4Bに対応する B i CMOS内蔵受光半導体装置の平面図である。 図 6は、 別の構造を有する APDの平面図である。
図 7は、 別の構造を有する APDの平面図である。
図 8 Aは、 別の構造を有する APDの平面図である。 図 8Bは、 異なる構造を 有する APDの I I— I I断面の断面図である。
図 9は、 実施形態に係る APDの一断面を表す図である。
図 10は、 実施形態に係る APDを用いた集積回路の回路図である。
図 1 1は、 実施形態に係る APDの一断面を表す図である。 図 12 Aは、 2分割 APDの平面図であり、 図 12 Bは、 I I I一 I I I断面 の断面図である。
図 13 Aは、 従来の APDの構成を示す平面図であり、 図 13Bは、 I V— I V線の断面図である。
発明を実施するための最良の形態
以下、 添付図面を参照しながら本発明を説明する。 また、 同一の部分には同一 の符号を付して、 重複する説明は省略する。
図 1A〜図 1 C、 図 2A〜図 2 C、 図 3A〜図 3 C、 図 4A及び図 4Bは、 本 発明の B i CMOS内蔵受光半導体装置の製造工程の各工程における断面図であ る。 これらを用いて、 B i CMO S内蔵受光半導体装置の製造プロセスについて 説明する。
半導体基板は、 P型 S i基板 1を使用する （図 1A)。 基板 1は、 不純物濃度 が 1 X 101 4 c m一3以上 2 X 10 上 5 c m— 以下が好ましく、 面方位は (100) を使用することが好ましい。
まず、 基板 1の上面表層に N型第 1埋め込み層 3を形成する （図 1 B)。 N型 埋め込み層 3は、 基板 1上に S i酸化膜を形成し、 フォトリソグラフィ技術を用 いてこの酸化膜の所定の領域をエッチングにより除去し、 残存 S i酸化膜をマス クにして N型不純物を熱拡散で導入して形成する。 不純物は、 アンチモン （S b) あるいは砒素 （As) が好ましい。
N型第 1埋め込み層 3は、 図 1 Bに示すように、 APD形成領域および縦型 P NP— Tr形成領域に形成される。 APD形成領域に形成されると、 力ソードと なる。 力ソードの抵抗を低くするために、 接合の深さは4〃111〜6〃111程度が好 ましく、 表面濃度は 1 X 10 1 9 c m— 3以上 5 X 10 1 9 c m— 3以下が好 ましい。 このように形成すると、 基板 1から力ソードを電気的に分離できる。 ま た、 縦型 PNP— Tr形成領域に形成されると、 コレクタを基板 1から電気的に 分離するための N型埋め込み層として利用される。
次に、 P型第 1半導体層 5をウェハ表面全面に形成する （図 1 C)。 この層 5 を、 縦型 NPN— T r形成領域、 NM〇S— Tr形成領域、 PMOS_Tr形成 領域、 縦型 PNP— Tr形成領域および APD形成領域に形成してもよい。 P型 第 1半導体層 5は、 濃度が一様で比較的厚い半導体層を形成するために、 ェピ夕 キシャル成長により形成する。 P型半導体層 5の厚みは、 N型第 1埋め込み層 3 と後に形成される N型第 2埋め込み領域 7がつながる範囲で厚み調整し、 APD の空乏層の広がり、 動作電圧、 入射波長、 分光感度によって決定する。 また、 こ の層 5を基板と考えて、 NMOS— Tr、 PMOS-Tr, 縦型 NPN— Trお よび縦型 PNP— Trを形成するので、 比抵抗および不純物濃度は基板 1と同じ 程度が好ましい。 特に、 不純物濃度は 1 X 10 1 4 c m— 以上 1 X 1 0 丄 5 cm— 3以下の範囲でもよい。
続いて、 P型第 1半導体層 5の上面表層に N型第 2埋め込み領域 7を形成する (図 2A)。 N型第 2埋め込み領域 7は、 フォ トリソグラフィ技術を用いて、 N 型第 1埋め込み層 3と同じ方法により形成できる。 不純物は、 アンチモン （S b) あるいは砒素 （As) が好ましい。 コレクタ抵抗を低くするために、 接合の 深さは 4〃 m〜 6〃 mが好ましく、 表面濃度は 1 x 10 1 9 c m— 3以上 5 x 10 1 9 cm— 3以下が好ましい。 なお、 図 2 Aで N型第 1埋め込み層 3が P 型第 1半導体層 5の領域まで拡大されて示されているが、 これは N型第 2埋め込 み領域 7を形成する工程において N型第 1埋め込み層 3の不純物が P型第 1半導 体層 5に拡散して N型領域が拡大するからである。 しかし、 以下では同様のこと は記述を省略する。
N型第 2埋め込み領域 7は、 図 2 Aに示すように、 縦型 NPN— Tr形成領 域、 PMOS— Tr形成領域、 縦型 PNP— Tr形成領域および APD形成領域 に形成される。 N型第 2埋め込み領域 7は、 縦型 NPN— T r形成領域に形成さ れると縦型 NPN— Trのコレクタとなり、 PMOS— Tr形成領域に形成され ると基板ゲート部 （図 4Bの B部） となる。 このように、 コレクタおよび基板ゲ 一ト部を P型第 1半導体層 5上面表層に形成するので、 縦型 NPN— Trおよび PMO S— T rに関しては、 P型第 1半導体層 5を基板とみなして夫々の素子を 構成できる。 また、 APD形成領域ぉょび縦型PNP— T Γ形成領域では、 N型 第 2埋め込み領域 7は、 N型第 1埋め込み層 3上に分離領域として形成される。 このように形成すると、 N型第 2埋め込み領域 7と N型第 1埋め込み層 3とが重 なり合って、 電気的に接続される。 分離領域は、 N型第 1埋め込み層 3上の外周 に沿って帯状の閉じた領域に形成される。 詳述すれば、 縦型 PNP— Tr形成領 域では、 後に形成される Ρ型第 1埋め込み層 9を囲んでコレクタ分離領域として 形成される。 APD形成領域では、 後に形成される Ρ型第 2埋め込み層 1 1を囲 んでカソード分離領域として形成される。
続いて、 Ρ型第 1埋め込み層 9を縦型 PNP— Tr形成領域に形成する （図 2 A) o P型第 1埋め込み層 9は、 フォトリソグラフィ技術を用いてイオン注入に より形成することが好ましく、 不純物はボロン （B + ) が好ましい。 P型第 1 埋め込み層 9は、 N型第 1埋め込み層 3上であって、 先に形成した N型第 2埋め 込み領域 7の内側に形成される。 コレクタ抵抗を低くするために、 ドーズ量は 5
X 101 3 c m— Δ以上 3 x l 0 l j cm— 2以下が好ましい。
次に、 P型第 2埋め込み層 1 1を APD形成領域に形成する （図 2A；)。 P型 第 2埋め込み層 1 1は、 フォトリソグラフィ技術を用いてイオン注入により形成 することが好ましく、 また不純物はボロン （B + ) が好ましい。 P型第 2埋め 込み層 1 1は、 N型第 1埋め込み層 3上であって、 先に形成した N型第 2埋め込 み領域 7の内側に形成される。 APDの特性を向上させるために、 ドーズ量は 3
X 101 1 cm一 以上 3 X 10 1 3 cm— 2以下が好ましい。 この不純物層 により APDの特性を調整できる。 つまり、 P型第 2埋め込み層 1 1は P型第 1 半導体層 5の上面表層に N型第 1埋め込み層 3と対向して配置されるので、 その 不純物プロファイルにより N型第 1埋め込み層 3からの空乏層の広がり具合が制 御される。 したがって、 アバランシェ降伏電圧を調整できる。
なお、 N型第 2埋め込み領域 7の形成に先立ち、 P型第 1埋め込み層 9および P型第 2埋め込み層 1 1を形成してもよい。
これらの不純物層を形成後、 P型第 2半導体層 13をウェハ表面全面に形成す る （図 2 B)。 また、 この層 13を、 縱型 NPN— T r形成領域、 NMOS— T r形成領域、 P M 0 S— T r形成領域、 縦型 P N P— T r形成領域および A P D 形成領域に形成してもよい。 P型第 2半導体層 13は、 濃度が一様で比較的厚い 半導体層を形成するために、 ェピタキシャル成長により形成する。 ェピ夕キシャ ル層の厚さは、 バイポーラトランジスタの特性を十分に発揮させるために、 5〃 π！〜 10 m程度が好ましく、 不純物濃度は基板 1と同じ程度が好ましい。 NM 03—丁 形成領域では、 P型第 2半導体層 13は、 既に形成された P型第 1半 導体層 5と一体となって NMO S— Trの基板ゲート部 （図 4 Βの C部） にな る。 APD形成領域では、 Ρ型第 1半導体層 5および Ρ型第 2半導体層 13が光 吸収層となるので、 これら 2つの層の厚さにより長波長側の感度が決定される。 したがって、 Ρ型第 1半導体層 5を厚くすることにより全光吸収層を厚くする と、 バイポーラトランジスタの特性を変更することなく APDの長波長感度を上 げることができる。
次に、 フォトリソグラフィ技術を用い Ν型不純物をイオン注入して、 Ν型第 1 半導体層 15を形成する （図 2 C)。 N型第 1半導体層 15は、 比較的深く低い 濃度に制御された半導体層であるので、 イオン注入により形成され、 また不純物 は燐 （P + ) を使用することが好ましい。 縦型 NPN— T r特性を十分に発揮 させるため、 ドーズ量は 3 X 10 1 2 cm— 2以上 6 X 10 1 cm— 2以下 が好ましい。
N型第 1半導体層 15は、 図 2 Cに示すように、 APD形成領域の N型第 6半 導体領域 42と同一プロセスにて形成してもよい。
縦型 NPN— T r形成領域では、 N型第 1半導体層 15は、 特に N型第 2埋 め込み領域 7上に略同一形状で形成されることが好ましい。 このように形成する と、 不純物の拡散によって重なり合い電気的に接続されるので、 低抵抗のコレク 夕を形成できる。
APD形成領域では、 N型第 6半導体領域 42は、 アノード分離領域に形成さ れる。 この分離領域は、 N型第 2埋め込み領域 7上に接し、 アノードの周囲を囲 んで帯状の閉じた領域に形^^される。 このように形成すると、 不純物の拡散によ つて相互に重なり合い電気的に接続される。 更に、 小さい領域でアノードが分離 できるので、 N型第 2埋め込み領域 7と略同一形状で形成されることが好まし レ、o
続けて、 N型第 1半導体層 15と同様にして、 N型第 2半導体層 17を形成す る （図 2 C)。 PMO S— T r特性を十分に発揮させるために、 ドーズ量は 6 x
101 2 cm— 以上 8 X 101 ώ cm— 2以下が好ましい。
N型第 2半導体層 17は、 図 2 Cに示すように、 縦型 PNP— Tr形成領域の
N型第 3半導体層 19および N型第 5半導体領域 4 1と同一プロセスにて形成し てもよい。
PMOS— Tr形成領域では、 N型第 2半導体層 17は、 N型第 2埋め込み領 域 7上に形成され、 略同一形状で形成されることが好ましい。 このようにする と、 不純物の拡散によって N型第 2埋め込み領域 7と重なり合い、 基板ゲート部 が形成される。 寄生トランジスタの N型ベースの不純物濃度が高く、 厚い層とな るためトランジスタ動作を抑え、 ラッチアップ耐性が向上する。 また、 これらは P型第 1半導体層 5および P型第 2半導体層 13により側面および底面が囲まれ るので、 基板 1、 縦型 ΝΡΝ— Trのコレクタおよび他の PMOS— Tr基板ゲ ート部から電気的に分離される。
縦型 PNP— Tr形成領域では、 N型第 5半導体領域 41は、 コレクタ分離領 域に形成される。 この分離領域は、 N型第 2埋め込み領域 7上に接し、 コレクタ の周囲を囲んで帯状の閉じた領域に形成される。 このように形成すると、 不純物 の拡散によって重なり合い電気的に接続される。 更に、 小さい領域でコレクタが 分離できるので、 N型第 2埋め込み領域 7と略同一形状で形成されることが好ま しい。 N型第 3半導体層 19は、 P型第 1埋め込み層 9上にあって、 P型第 2半 導体層 13の表面に形成され、 縦型 PNP— T rのベースとなる。
N型第 1半導体層 15および N型第 2半導体層 17のイオン注入後に、 高温の 熱工程を通して、 N型層 15、 17の深さを 2〃m〜4〃mにすることが好まし い。
続いて、 LOCOS 2 1を形成する （図 3 A；)。 LOCOS 2 1は、 例えば、 次の方法により形成できる。 ウェハ表面の S i酸化膜上に S i窒化膜を堆積し、 フォトリソグラフィ技術により活性領域以外の S i窒化膜をエッチングにより除 いた後に酸化炉で酸化を行うと、 S i窒化膜が存在しない部分の酸化膜が厚くな り、 活性領域以外の領域にフィールド酸化膜 2 1が形成される。 フィールド酸化 膜 2 1は、 縦型 PNP— Tr形成領域、 縦型 NPN— Tr形成領域、 PM0S— T r形成領域、 N M 0 S— T r形成領域および A P D形成領域内のそれぞれの活 性領域間に形成される。 このように形成すると、 活性領域に形成された APD、 NM〇 S— T r、 PMO S -Τ Γ, 縦型 ΡΝΡ— Τ rおよび縦型 ΝΡΝ— Τ Γ が、 フィールド酸化膜 2 1によりそれそれの領域を分離できる。
この後に、 PMO S— T rのチャネル領域および NMO S— T rのチャネル領 域にそれぞれイオン注入で不純物導入を行って、 PMOS— Trおよび NM0S — T rのゲート表面領域を適切な不純物濃度にする。 このイオン注入よつて、 P MO S— T rおよび NMO S_T rのしきい値電圧がそれぞれ決定される。 そし て、 ゲート酸化膜をチャネル部に形成する。
続いて、 ポリシリコンを CVD法で堆積して、 低抵抗化のために燐拡散を行つ た後に、 フォトリソグラフィ技術を用いてポリシリコンをパターニングし、 エツ チングして、 NMOS— Trおよび PMOS— Trのゲート電極 23と配線とを 形成する （図 3Α)。 次に、 縦型 N P N— T r形成領域にベースとして Ρ型第 3半導体層 27を形成 する （図 3Β)。 Ρ型第 3半導体層 27は、 Ν型第 1半導体層 15内の上面表層 にこの半導体層 15によって側面および底面を囲まれて形成される。 Ρ型第 3半 導体層 27は、 フォトリソグラフィ技術を用いて Ρ型不純物を低エネルギーでィ オン注入を行って形成され、 不純物は Β +を用いる。 縦型 NPN— Trの特性 を十分に発揮させるために、 ドーズ量は 5 X 10 1 o cm— 2以上 3 X 1 01 4 cm— 2以下が好ましい。 活性化後の接合の深さは、 縦型 NPN— T rの高 速化を図るために、 0. 5〃m〜0. 7〃m程度が好ましい。
続いて、 N型第 4半導体層 2 5を基板表層の活性領域内に形成する （図 3 B)。 N型第 4半導体層 25は、 接合が浅く高濃度に形成するため、 イオン注入 により、 砒素 （A s T ) を不純物に用いることが好ましい。 NMOS— T rお よび NPN— T rのエミッ夕の特性を十分に発揮させるために、 ドーズ量は 3 X
101 5 c m— 2以上 10 X 10 1 5 c m— 2以下が好ましく、 活性化後の接 合の深さは 0. 2〃m〜0. 4 mが好ましい。
N型第 4半導体層 25は、 縦型 PNP— Tr形成領域、 縦型 NPN— Tr形成 領域、 APD形成領域および NMOS— T r形成領域に形成される。 詳述する と、 N型第 4半導体層 25は、 縦型 PNP— Tr形成領域では、 N型第 2半導体 層 19の上面表層に形成されるとベースの拡散電極となる。 縦型 NPN— Tr形 成領域では、 P型第 3半導体層 27内の上面表層に形成されるとエミッ夕とな り、 また N型第 1半導体層 15内の上面表層に形成されるとコレクタの拡散電極 となる。 APD形成領域では、 分離領域の N型第 1半導体層 15の上部表層に形 成されると、 分離領域に対する拡散電極となる。 NMOS— T r形成領域内で は、 ゲート電極 23の両側に隣接して形成されると、 NMOS— Trのソース - ドレインとなる。 このような高濃度の拡散層は、 N型半導体層とメタル電極 33 とのオーム性接触を形成するために利用される。
次に、 P型第 4半導体層 29を APD形成領域等の表層の活性領域に形成する (図 3 C)。 P型第 4半導体層 2 9は、 接合が浅く高濃度に形成するため、 ィォ ン注入により P型不純物は B +を用いることが好ましい。 PM〇 S— T rおよ び PNP— T rのエミッ夕の特性を十分に発揮させるために、 ドーズ量は 1 X 1
0 1 5 c m— 2以上 5 X 1 0 1 5 c m— 2以下が好ましく、 活性化後の接合の 深さは、 0. 2〃m〜0. 4〃111が好ましい。
P型第 4半導体層 29は、 縦型 PNP— Tr形成領域、 APD形成領域、 縦型 NPN— Tr形成領域、 PMOS— Tr形成領域に形成される。 詳述すれば、 P 型第 4半導体層 29は、 縦型 PNP— Tr形成領域では、 N型第 3半導体層 1 9 の上面表層に形成されるとエミッタとなり、 P型第 2半導体層 1 3の上面表層に 形成されるとコレクタの拡散電極となる。 APD形成領域では、 アノード分離領 域の内側であって、 N型第 1埋め込み層 3上にアノードの拡散電極として形成さ れる。 縦型 NPN— Tr形成領域では、 第 3の P型拡散層 27の上部表層に形成 されると、 ベースの P型拡散電極となる。 PMOS— Tr形成領域内では、 ゲ一 ト電極 8の両側に隣接して形成されると、 PMOS— Trのソース · ドレインと なる。 このような高濃度の拡散層は、 P型半導体層とメタル電極 33とのオーム 性接触を形成するために利用される。
次に、 全面に BP S G膜 3 1を CVD法で成長する （図 4A)。 BP SG膜 3 1は熱処理を行って、 リフローによりウェハ表面の平坦性を良好にする。
そして、 メタル電極 33、 拡散電極 25、 2 9およびゲートポリシリコン 23 を接続するために、 コンタクト用のビアホールを異方性エッチングにより BP S G膜 3 1に開孔する （図 4 A；)。
その後、 ウェハ全面にメタルを堆積し、 フォトリソグラフィ技術によってパ夕 —ニングし、 エッチングして、 メタル電極 33を形成する （図 4 A；)。 加工が容 易なので、 メタルはアルミニウムを用いることが好ましい。 また、 ステップカバ リッジが良好なので、 メタルの堆積はスパッタ法が好ましい。 なお、 メタル電極 33は、 N型拡散電極 2 5および P型拡散電極 29上に設けると、 オーム性接触 が得られる。
続いて、 ウェハ全面に層間絶縁膜 35を形成する （図 4 B)。 層間絶縁膜 35 は、 形成が容易なので、 S i酸化膜、 S i窒化膜またはこれらの多層膜が好まし い。
次に、 遮光膜を層間絶縁膜 35上に堆積する （図 4 B)。 APDのアノード以 外の領域に光が入射しないようにするために、 フォトリソグラフィ技術を用いて APDの領域の遮光膜を除く。 遮光膜 37は、 遮光性が良いので、 金属が好まし レ、。 金属としては、 特に、 成膜および加工が容易なので、 アルミニウムが好まし レ、。 遮光膜 37は、 縦型 PNP— Tr、 縦型 ΝΡΝ— Τ Γ、 NMOS— Τ Γおよ び PMOS— Trを覆うように 2次元的に形成されると共に、 アノード上には遮 光膜 37の開口部を有している。 なお、 遮光膜 37がアルミニウム等の金属膜で あるときは、 素子間を接続する配線としても利用できる。
更に、 ウェハ表面全面にパッシベ一シヨン膜 39を堆積する （図 4B)。
以上説明した方法により、 B i CMOS内蔵受光半導体装置 （図 4B) が製造 できる。 すなわち、 図 4 Bに示すように、 B i CMO S内蔵受光半導体装置の左 側から右側へ、 縦型 PNP— T r形成領域、 PMOS— Tr形成領域、 NMOS -Tr形成領域、 縦型 NPN— Tr形成領域および A P D形成領域を配置して、 APD形成領域および縦型 P N P— T r形成領域の P型半導体基板 1内の上面表 層に形成された N型第 1埋め込み層 3と、 P型半導体基板 1および N型第 1埋め 込み層 3上であって、 APD形成領域、 縦型 PNP— T r形成領域、 NMOS— T r形成領域、 P M 0 S— T r形成領域および縦型 N P N— T r形成領域に形成 された P型第 1半導体層 5と、 PM〇 S— T r形成領域および縦型 NPN— T r 形成領域の P型第 1半導体層 5内の上面表層に形成された N型第 2埋め込み領域 7と、 縦型 PNP— Tr形成領域の N型第 1埋め込み層 3上であって、 P型第 1 半導体層 5内の上面表層に形成された P型第 1埋め込み層 9と、 APD形成領域 の N型第 1埋め込み層 3上であって、 P型第 1半導体層 5内の上面表層に形成さ れた P型第 2埋め込み層 1 1と、 P型第 1半導体層 5、 P型第 1埋め込み層 9、 P型第 2埋め込み層 1 1および N型第 2埋め込み領域 7上に形成された P型第 2 半導体層 1 3と、 縦型 NPN— T r形成領域の N型第 2埋め込み領域 7上に接し て形成された N型第 1半導体層 1 5と、 PMOS— Tr形成領域の N型第 2埋め 込み領域 7上に接して形成された Ν型第 2半導体層 1 7と、 縦型 ΡΝΡ— Tr形 成領域の P型第 1埋め込み層 9上に形成された N型第 3半導体層 1 9と、 縦型 N PN—T Γ形成領域のN型第1半導体層 1 5内の表面上層に形成された N型第 4 半導体層 25と、 縦型 NPN— Tr形成領域の N型第 1半導体層 1 5内の表面上 層にあって、 N型第 4半導体層 25の底面および側面を囲んで形成された P型第 3半導体層 27と、 縦型 PNP_T r形成領域の N型第 3半導体層 1 9内の表面 上層に形成された P型第 4半導体層 2 9と、 を備えている。
そして、 縦型 PNP— Trは、 当該縦型 PNP— T r形成領域の P型第 1埋め 込み層 9、 P型第 1半導体層 5および P型第 2半導体層 1 3をコレクタとし、 N 型第 3半導体層 1 9をベースとし、 P型第 4半導体層 29をェミッタとして構成 される。 また、 縦型 NPN— Trは、 当該縦型 NPN— T r形成領域の N型第 2 埋め込み領域 7および N型第 1半導体層 1 5をコレクタとし、 P型第 3半導体層 27をベースとし、 N型第 4半導体層 25をエミッ夕として構成される。 更に、 APDは、 当該 APD形成領域の P型第 1半導体層 5および P型第 2半導体層 1 3をアノードとし、 A PD形成領域の N型第 1埋め込み層 3を力ソードとして構 成される。
更に、 縦型 PNP— T rのコレクタは、 縦型 PNP— T r形成領域の N型第 1 埋め込み層 3上に接すると共に P型第 1埋め込み層 9を囲んで形成された N型第 2埋め込み領域 7と、 この N型第 2埋め込み領域 7上に接して形成された N型第 5半導体領域 4 1と、 により分離され、 APDのアノードは、 APD形成領域の N型第 1埋め込み層 3上に接すると共に P型第 2埋め込み層 1 1を囲んで形成さ れた N型第 2埋め込み領域 7と、 この N型第 2埋め込み領域 Ί上に接して形成さ れた N型第 6半導体領域 42と、 により分離された B i CMO S内蔵受光半導体 装置 （図 4B) が製造できる。
以下、 本発明の B i CMOS内蔵受光半導体装置の平面構成について説明す る。 図 5は、 上述の製造方法で製造した B i CMOS内蔵受光半導体装置の平面 図であり、 図 5の I— I断面の断面図が図 4 Bである。 また、 各半導体層の配置 を明示できるように、 メタル電極 33および遮光膜 37の図示は省略する。 図 5 では、 基板 1の左側から右側へ、 縦型 PNP— Tr形成領域、 PMOS— Tr形 成領域、 N M 0 S— T r形成領域、 縦型 NPN— Tr形成領域および A P D形成 領域が配置されている。
縦型 PNP— T r形成領域では、 N型第 4半導体層 19 (ベース、 B 1) は P 型拡散層 29 (エミヅ夕、 E 1 ) の周囲を囲んで設けられ、 また P型第 1埋め込 み層 9、 P型第 2半導体層 13 (コレクタ、 C 1) はべ一ス 19の周囲を囲んで 設けられているので、 PNPからなる構造が形成される。 この PNP構造によ り、 P型第 1埋め込み層 9によりコレクタ抵抗が低減され、 且つ縦方向に増幅電 流が流れる縦型 PNP— T rが形成される。 また、 ベースプロファイルとェミツ 夕接合の形成を他の素子と独立して制御できるので、 電流増幅率、 アーリ電圧お よび周波数特性等を高性能にできる。 更に、 N型第 1埋め込み層 3上に接して形 成された N型第 2半導体領域 7と、 この領域 7上に形成された N型第 5半導体領 域 41と、 によりコレクタ分離領域を構成し、 且つ帯状の閉じた形状のコレクタ 分離領域によって P型第 1埋め込み層 9を囲むので、 P型第 1埋め込み層 9、 P 型第 1半導体層 5および P型第 2半導体層 13が分離される。 したがって、 コレ クタに独立した電位を与えることができる。 なお、 コレクタ （C 1) の拡散電極 29は、 コレクタ抵抗を低減するために、 ベース （B 1) を囲んで形成すること が好ましい。
PMOS— Tr形成領域では、 基板ゲート部の電位を固定するために、 N型第
2半導体層 17内の領域にも N型拡散層 25が設けられる。 このように拡散電極 を多数設けると、 基板ゲート部の電位を均一、 且つ安定にできる。 また、 ソース およびドレインは、 ゲート電極 23で 2分割にされた活性領域に形成された P型 第 4半導体層 29からなる。 ソースおよびドレイン 29は、 自己整合的に形成す ることが好ましい。
NMOS— Tr形成領域では、 基板ゲート部の電位を固定するために、 P型第
2半導体層 13内の領域にも P型拡散層 29が設けられる。 このように拡散電極 を多数設けると、 基板ゲート部の電位を均一、 且つ安定にできる。 また、 ソース およびドレインは、 ゲート電極 23で 2分割にされた活性領域に形成された第 4 の N型拡散層 25からなる。 ソースおよびドレイン 25は、 自己整合的に形成す ることが好ましい。
縦型 NPN— Tr形成領域では、 Ρ型第 3半導体層 27 (ベース、 Β 2) は、 Ν型拡散層 25 (ェミッタ、 Ε 2) の周囲を囲んで設けられ、 また Ν型第 1半導 体層 1 5 (コレクタ、 C 2 ) は、 ベース 27の周囲を囲んで設けられているの で、 ΝΡΝからなる構造が形成される。 この ΝΡΝ構造により、 Ν型第 2埋め込 み領域 7によりコレクタ抵抗が低減され、 且つ縦方向に増幅電流が流れる縦型 Ν PN— Trが形成される。 また、 ベースプロファイルとェミッタ接合の形成を他 の素子と独立して制御できるので、 電流増幅率、 アーリ電圧および周波数特性等 を高性能にできる。 更に、 N型第 2埋め込み領域 7および N型第 1半導体層 1 5 は、 P型第 1半導体層 5および P型第 2半導体層 13により囲まれているので、 コレクタに独立した電位を与えることができる。 なお、 コレクタ （C 2) の拡散 電極 25は、 コレクタ抵抗を低減するために、 ベース （B 2) を囲んで形成する ことが好ましい。
APD形成領域では、 P型第 1半導体層 5と P型第 2半導体層 13とからな る領域を光吸収層としてアノード領域に設け、 この P型第 2半導体層 13内の上 部表層に設られた P型第 4半導体層 29がアノード （A) 電極となる。 力ソード (K) は、 P型基板 1上に設けられた N型第 1埋め込み層 3から成るので、 基板 1から分離されて、 カソード引き出し領域によりウェハ表面に引き出されてい る。 この引き出し領域は、 N型第 1埋め込み層 3上に接して形成された N型第 2 半導体領域 7と、 この領域 7上に形成された N型第 6半導体領域 42と、 から構 成されている。 そして、 力ソード引き出し領域はアノード （A) 電極 29または P型第 2埋め込み層 1 1を囲んで帯状の閉じた領域に形成すれば、 光吸収領域と して 5、 13が光吸収領域として寄与する領域と寄与しない領域として分離され る。 したがって、 力ソードに加えて、 アノードも分離される。 つまり、 力ソード 引き出し領域はアノード分離領域と兼用できる。 なお、 力ソードの周囲の電位を 安定させるために、 P型拡散電極 29からなるガードリングにより、 力ソードを 囲むことが好ましい。
図 4 Bの縦型 PNP— T rのべ一スである N型第 3半導体層 1 9の形成条件 は、 縦型 PNP— T rの高速化を図るために、 PMO S— T r基板ゲート部の形 成条件と変えてもよい。 この場合は、 不純物はリン （P + ) を使用し、 ドーズ 量は 3 X 10 1 3 c m— ώ以上 3 X 101 4 c m— 2以下が好ましい。 このよ うに、 ベースを他の工程と独立に形成すると、 縦型 PNP— T rの特性を独立し て制御できる。
また、 N型第 3半導体層 19は、 N型第 1半導体層 15を形成するイオン注入 および N型第 2半導体層 1 7を形成するイオン注入を共に行って形成してもよ い。 このようにすると、 イオン注入量が増えた分、 縦型 PNP— Trの he f が下がり耐圧が増加するが、 目的、 状況に応じて選択することができる。
更に、 N型第 3半導体層 19の形成は、 縦型 NPN— Trおよび PM〇S— T rを形成する熱工程の後にイオン注入を行い、 その後の縦型 NPN— T rのべ一 スの熱工程と兼用して活性化を行ってもよい。 このようにすると、 0. 5 Π！〜 1〃mの浅い接合となり、 ベース幅の小さい高速用 PNP— T rが形成できる。 図 6は、 2個の APDを配置した場合の平面図である。 P型第 2半導体層 13 の上部表層に独立した P型第 4半導体層 29を設け、 その周囲をカソ一ド引き出 し領域で囲むと、 共通の力ソード （K) と独立したアノード （A l、 A2) とを 有する APDを構成できる。 これらを並列に接続すれば、 APDの直列抵抗を小 さくできる。 また、 複数個の APDのそれそれに信号処理回路を接続すれば、 ァ レイ化された受光半導体装置を構成できる。
図 7は、 更に力ソードも独立した APDを 2個配置した場合の平面図である。
P型第 2半導体層 13の上部表層に独立した P型第 4半導体層 29を設け、 それ それの周囲を力ソード引き出し領域で囲むと、 独立した力ソード （K l、 Κ 2) と独立したアノード （A l、 Α2) とを有する APDを構成できる。 複数個の A PDのそれそれに信号処理回路を接続すれば、 アレイ化された受光半導体装置を 構成できる。 更に、 独立した力ソードを有するので、 回路接続上の制限を緩和で きる。 更に、 また、 それぞれの APDにおいて P型第 2埋め込み層 1 1の濃度を 異なるように形成すれば、 異なる特性の A P Dを同一基板 1上に形成できる。 図 8 Aは APDを 2個配置した場合の平面図であり、 図 8Bは I I— I I断面 図である。 図 8 Aにおいては、 P型第 1半導体層 5と P型第 2半導体層 13との 界面に単一の矩形の P型第 2埋め込み層 1 1を設け、 この埋め込み層 1 1上にあ つて、 P型第 2半導体層 13の上部表層に矩形の分離された 2個の P型第 4半導 体層 29を相互に近接して設ける。 更に、 これらの周囲を共通の力ソード引き出 し領域で囲んで APDを構成する。 このような APDでは、 アノードと力ソード 間に高電圧を印加して P型第 2半導体層 5、 13を完全に空乏化させると、 2個 の P型第 4半導体層 29は空乏層により電気的に分離される。 したがって、 共通 な力ソードを有すると共に、 電気的に分離された 2個のアノードを有する APD として動作する。 このようにすれば、 複数のアノードを近接して配置できるの で、 独立したアノードを有する小型の APDを構成できる。
なお、 図 5〜図 7及び図 8 Aの平面図に示すように、 APDの構成する半導体 部であって高電圧が印加されるものは、 角部分に丸みをつけることがことが好ま しい。 このようにすると電界を緩和できるので、 APDの耐圧を向上させること ができる。
図面をもって説明はしないが、 縦型 NPN— T rのエミヅ夕は、 NMOS— T rのソース · ドレイン 25と別の工程で形成してもよい。 この工程は、 図 3 Cに 相当する工程で行うことができる。 例えば、 ェミッタ部の酸化膜を除去してゥェ ハ表面全面にポリシリコンを堆積して、 そのポリシリコンに不純物を導入しフォ トリソグラフィ技術を用いてパターンを形成し、 さらにポリシリコンから不純物 を拡散させてエミッ夕を形成しても良い。 ポリシリコンへの不純物導入は、 不純 物は砒素 （As + )、 リン （P + ) を用い、 イオン注入で行うことが好ましい。 このようにすると第 3の P型半導体層 27内の上部表層に接合が浅く高濃度の N 型半導体層を形成できるので、 これをェミッタとすれば、 高性能の縦型 NPN— T rを構成できる。
また、 縦型 PNP— Trのエミッ夕は、 PMOS— Trのソース · ドレイン 2 9と別の工程で形成してもよい。 このエミヅ夕は、 縦型 NPN— T rのエミヅ夕 と同様の方法で形成できるので、 詳細は省略する。
以下の説明は、 特に、 受光半導体装置であるアバランシェフオトダイオード
(APD) に関するものであり、 分割された受光領域を有する多分割型 APDに 関するものである。
これから説明される APDは、 既に掲げられた本願の課題に加えて更に、 引き 続いて説明される課題もまた解決できることを留意すべきである。 その課題と は、 不感領域となる分離領域を縮小して分解能を向上させ、 小型化を図ることが できる APDを提供することである。
このため、 以下の提供される説明は、 単独の APDについて行われるが、 この APDは、 既に説明された B i CMO S内蔵受光半導体装置の発明に適用でき る。 しかしながら、 単独の APDに適用しても上記の課題を解決できる。 また、 B i CMOS内蔵受光半導体装置に基づいて説明した APDも単独の APDに適 用することができる。 更に、 B i CMOS内蔵受光半導体装置に基づいて説明し た APDの記述は、 これから説明される APDに対しても同様に当てはまる。 本願の課題に加えて上記の課題を解決できる A P Dについて説明する。 まず、 本実施形態に従う APDを説明する。 図 9は、 本実施形態に係る APD 1 10の 一断面 200を表す図である。 APD 1 10は、 第 1の P型領域と、 第 2の P型 領域と、 N型領域とを、 P型基板 150上を備える。 第 1の P型領域は高濃度 P 型領域 154を含み、 第 2の P型領域は、 高濃度 P型領域 154の周囲に形成さ れ高濃度 P型領域 154より低不純物濃度の低濃度 P型領域 153を含み、 N型 領域は、 低濃度 P型領域 153の周囲に形成される。 この N型領域は、 P型基板 150および P型領域 159によって囲まれている。
高濃度 P型領域 1 54は、 4つの受光部 1 54 a〜 154 dに分割されてい る。 各受光部 154 a〜 1 54 dの形状は矩形または正方形であり、 個々の受光 部に着目すると、 1つの受光部はいずれか 2つの受光部に隣接するように配置さ れている。 つまり、 高濃度 P型領域 154には、 縦方向に 2個および横方向に 2 個の受光部 154 a〜l 54 dがアレイに配置されている。 また、 上記 N型領域 は、 低濃度 P型領域 153の下部に形成された N型埋め込み層 151と低濃度 P 型領域 153の側面部に形成された N型拡散層 152からなる。
さらに、 各受光部 154 a〜l 54 dには、 アノード電極 156が設けられて おり、 また、 N型拡散層 152には、 力ソード電極 158が設けられている。 つまり、 APD 1 10は、 複数の P型半導体部を有する P型層と、 複数の P型 半導体部の各々の周囲に形成され前記 P型半導体層より不純物濃度が低い P型領 域と、 P型領域を電気的に分離するように形成された N型領域と、 を備える。 各構成要素を形成する材料について説明する。 P型基板 150は、 例えば、 1
X 1 0 1 5 /cm 3程度の不純物濃度を有する P型半導体から形成されてお り、 また、 N型埋め込み層 151、 N型拡散層 152は、 それぞれ、 例えば、 1 x l 01 9/cm3程度、 1 X 10 1 7/cm。程度の不純物濃度を有する N 型半導体から形成されている。 さらに、 低濃度 P型領域 153は、 例えば、 2 x 10 1 5/cm3 程度の不純物濃度を有する P型半導体から形成されており、 また、 高濃度 P型領域 1 54は、 例えば表面不純物濃度が 1 X 102 0 /cm
3程度の P型半導体から形成された浅い拡散層となっている。
また、 低濃度 P型領域 153は、 N型埋め込み層 151と N型拡散層 152と から成る N型領域で囲まれて形成されており、 周囲の N型領域に高電圧を印加し た場合に完全に空乏化することが好ましい。 一方、 この低濃度 P型領域 1 53 は、 APD l 10の光電変換部としても機能しており、 長波長領域における感度 を向上させるには比較的厚い層とする必要がある。 そのため、 低濃度 P型領域 1
53は、 印加電圧及び電界強度を考慮して、 高電圧印加時に十分に空乏化され、 且つ、 十分な感度が得られるように厚さと不純物濃度とを調節して形成されてい る。 本実施形態に係る APD 1 10においては、 低濃度 P型領域 153の厚さが 4〃m程度となっている。
続いて、 本実施形態に係る APDの作用について説明する。 APD 1 10のァ ノード電極 156と力ソード電極 158との間に高い逆電圧を印加すると、 低濃 度 P型領域 153内でアバランシェ増倍が発生する。 ここで、 APD 1 10は、 低濃度 P型領域 153と N型埋め込み層 15 1との間で PN接合が形成されてい るため、 高電圧印加時に低濃度 P型領域 1 53と N型埋め込み層 151の接合の 部分が空乏化し、 この空乏層は低濃度 P型領域 153内に拡がる。 従って、 各受 光部 154 a〜 154 dは、 空乏化した低濃度 P型領域 153によって電気的に 分離される。 そのため、 各受光部 154 a〜 154 dの間隙、 又は、 高濃度 P型 領域 154の外周にガードリング、 又は、 反転防止層等の特別な分離手段を設け ること無く、 各受光部 154 a〜 154 dを 4つの独立した分割素子として機能 させることができる。
さらに、 低濃度 P型領域 153と高濃度 P型領域 154との接合部ではなく、 低濃度 P型領域 153と N型埋め込み層 15 1との接合部に空乏層を発生させる ことで、 高濃度 P型領域 154を形成する各受光部 154 a〜l 54 dの縁辺部 への電界集中が緩和される。
実際に、 APD 1 10のアノード電極 156と力ソード電極 158との間に高 い逆電圧を印加した状態で、 受光部 154 a〜l 54 dから光が入射すると、 入 射した光の強度に応じて受光部 154 a〜 154 d、 空乏化した低濃度 P型領域 153、 N型領域において電子と正孔の対が発生し、 発生したキャリアは高電界 によってそれぞれ加速され、 空乏層を越えてなだれ現象を引き起こし、 大きな逆 電流を発生する。 これにより微弱な光を大きな電流として取り出すようになって いる。
また、 APD 1 10は、 空乏化した低濃度 P型領域 153の電界により、 光電 変換によって生じたキャリアが光が入射した位置の真上のアノード電極 156に 垂直に引かれて検出される。
また、 低濃度 P型領域 153は、 周囲を上記の N型領域によって囲まれている ので、 P型基板 150とは電気的に分離された状態となっている。 これにより、 P型基板 150上に、 他のバイポーラの NPNトランジスタ、 PNPトランジス 夕、 CMOS等を用いた信号処理回路を形成して、 集積回路を作成することもで きる。
続いて、 本実施形態に係る APDの効果について説明する。 APD 1 10は、 低濃度 P型領域 153と N型埋め込み層 15 1との間で PN接合が形成されてい るため、 高電圧印加時に低濃度 P型領域 153と N型埋め込み層 15 1の接合面 が空乏化し、 この空乏層は低濃度 P型領域 153内に拡がる。 従って、 各受光部 154 a〜l 54dは、 空乏化した低濃度 P型領域 153によって電気的に分離 されるとともに、 各受光部 154 a〜l 54 dの縁辺部への電界集中が緩和され る。 そのため、 各受光部 154 a〜 154 dの間隙、 又は、 高濃度 P型領域 15 4の外周にガードリング、 又は、 反転防止層等の別個の分離手段を設ける必要が 無くなる。 その結果、 各受光部 154 a〜 154 dの間隙、 或いは、 他の素子と の間隙を小さくすることが可能となり、 不感領域である分離領域が縮小され分解 能が向上するとともに、 素子の小型化を図ることが可能となる。
具体的には、 受光部 1 54 a〜l 54 dを含む高濃度 P型領域 154の層の深 さが 0. 3 /m程度の場合、 分離領域の幅が 2 m程度であっても、 各受光部 1 54 a〜 154 dを十分に分離することができる。
APD 1 10は、 空乏化した低濃度 P型領域 153の電界により、 光電変換に よって生じたキャリアが光が入射した位置の真上のアノード電極 156に垂直に 引かれて検出される。 その結果、 アバランシェ電流を入射光の真上に位置する受 光部で検出することができ、 クロストークを少なくし、 雑音を低減化することが できる効果がある。
APD 140は、 高濃度 P型領域 154を 4分割して受光部 1 54 a〜 154 dを形成するため、 同一素子領域内に 4個の受光素子を形成することができ、 製 造工程を増加させることなく、 容易に分解能を向上させることができる。
次に、 図 9に示した APD 1 10を用いて集積回路を構成した例について図 1 0を用いて説明する。 図 10は、 APD 1 10を用いた集積回路の回路構成図で ある。
図 10に示すように、 本集積回路は、 1チップ上に APD 1 10が形成され、 4つの受光部 154 a~ 154 dのそれぞれにアンプ及び抵抗が接続されて構成 されており、 4つの受光部 154 a〜l 54 dからの信号を独立して取り出せる ようになつている。 図 10に示す集積回路は、 同一基板上に、 APD 1 10と 4 組のアンプ部とを形成して、 それらを金属配線で接続することによりモノリシッ クに形成することができるものである。 このアンプ部の各々は、 図 10において 増幅回路 Ampと抵抗 Rf とを備える。 アンプ部は、 同一基板上に形成されたバ ィポーラトランジスタ及び抵抗を有する。
続いて、 実施形態に係る APDについて説明する。 図 1 1は、 本実施形態に係 る APD 120の一断面 201を表す図である。 本実施形態に係る APD 120 が、 先の実施形態に係る APD 1 10と以下の点で異なる。 それは、 先の実施形 態に係る APD 1 1 0では、 高濃度 P型領域 1 54が、 分割されて受光部 1 54 a〜 1 54 dの 4つの部分になり、 各受光部 1 54 a〜l 54 dは、 縦および横 に 2個ずつアレイに並んでいる。 一方、 本実施形態に係る APD 1 20は、 高濃 度 P型領域 1 54力 受光部 1 54 a、 1 54 bの 2つの部分に分割され、 受光 部 1 54 a、 1 54 bは隣接している。
また、 APD 1 20の作用及び効果は、 第 1の実施形態に係る APD 1 1 0と 同様である。
続いて、 上記実施形態に係る APD 1 1 0及び APD 1 20の製造方法を、 高 濃度 P型領域が 2分割された APD (以下、 2分割 APDという） を例にとって 説明する。 図 1 2 Aは、 2分割 APDの平面図であり、 図 1 2 Bは、 1 1 1ー1 I I断面における断面図である。 図 1 2 A及び図 1 2 Bに示すように、 本実施の 形態の 2分割 APDは、 P型基板 1 0 1上に形成された P型第 1半導体層 1 05 と、 P型第 2半導体層 1 1 3と、 P型第 1半導体層 1 05と P型第 2半導体層 1 13との界面に形成された単一の矩形の P型第 2埋め込み層 1 1 1と、 P型第 2 半導体層 1 1 3の上部表層に 2個に分離されて形成された P型第 4半導体層 1 2 9と、 これら P型領域の周囲を取り囲んで形成された N型第 1埋め込み層 1 03 及び力ソード引き出し領域である N型第 2埋め込み領域 1 07とから構成されて いる。
図 1 2 Aから分かるように、 分割されているのは、 表層の受光部である P型第 4半導体層 1 2 9だけであり、 下層の構造は全て 4つの受光素子に対して共通と なっている。 また、 2分割された P型第 4半導体層 1 29のそれそれを分離する 領域の幅は数/ 程度と狭く形成しているが、 上述したように、 空乏層領域の延 長上であるため分割素子間は十分分離される。
また、 PN接合部が表層部から離れているため、 表層部への電界集中によるェ ッジブレークダウンの心配が無くなり、 受光部外周のガードリングは設けていな い。 ここで、 図 1 1と対応させて説明すると、 図 1 1における N型埋め込み層 1 5 1は、 図 1 2の N型第 1埋め込み層 1 0 3に相当し、 図 1 1における N型拡散層 1 5 2は、 図 1 2の N型第 2埋め込み領域 1 0 7と N型第 4半導体層 1 2 5及び N型第 6半導体領域 1 4 2に相当し、 図 1 1における低濃度 P型領域 1 5 3は、 図 1 2の P型第 1半導体層 1 0 5と P型第 2半導体層 1 1 3と P型第 2埋め込み 層 1 1 1に相当し、 図 1 1の受光部 1 5 4 a及び 1 5 4 bは、 図 1 2の 2個の P 型第 4半導体層 1 2 9に相当している。
ここで、 P型第 1半導体層 1 0 5と P型第 2半導体層 1 1 3との界面に設けら れた低濃度の P型第 2埋め込み層 1 1 1は、 A P Dの特性を制御するために形成 されるものである。 具体的には、 P型第 2埋め込み層 1 1 1は、 N型第 1埋め込 み層 1 0 3と対向して配置され、 その不純物プロファイルによって N型第 1埋め 込み層 1 0 3からの空乏層の広がり具合を制御することができ、 その結果として アバランシヱ降伏電圧を調整することができるものである。
2分割 A P Dを製造するには、 まず、 P型 S i基板 1 0 1上に S i酸化膜を形 成し、 パターニング後、 S i酸化膜をマスクとして N型不純物を熱拡散して N型 第 1埋め込み層 1 0 3を形成し、 その上に P型第 1半導体層 1 0 5をェピタキシ ャル成長により形成する。 そして、 熱拡散により N型第 1埋め込み領域 1 0 7 を、 イオン注入により P型第 2埋め込み層 1 1 1を形成し、 更にその上部に P型 第 2半導体層 1 1 3をェピタキシャル成長により形成する。
そして、 N型第 6半導体領域 1 4 2を熱拡散により形成し、 N型第 1埋め込み 層 1 0 3と N型第 2埋め込み領域 1 0 7と N型第 6半導体領域 1 4 2とは熱拡散 工程により不純物が拡散して互いに重なり合い、 電気的に接続される。
これにより、 これらの N型領域によって囲まれた P型領域が形成される。 図 1 2 Bに示すように、 N型の分離領域は、 N型第 1埋め込み層 1 0 3の外周に沿つ て帯状に閉じた形状に形成される。
そして、 P型第 2半導体層 1 1 3上に、 フォトレジストによって 2分割された 矩形領域を形成し、 これをマスクとしてイオン注入により高濃度の P型不純物を 打ち込んで浅い接合を形成し、 受光部 （アノード） としての 2つの P型第 4半導 体層 1 2 9を形成する。
そして、 B P S G膜 1 3 1、 メタル電極 1 3 3、 層間絶縁膜 1 3 5を形成し、 受光部分を除いた部分に遮光膜 1 3 7を形成し、 ウェハ全面にパッシベーシヨン 膜を形成して図 1 2 Aおよび図 1 2 Bの 2分割 A P Dが形成されるものである。 尚、 ここでは、 受光領域となる P型第 4半導体層 1 2 9が 2つの矩形または正 方形の受光部を有する A P Dについて説明した。 P型第 4半導体層 1 2 9を形成 する際のイオン注入のマスクとなるレジストパ夕一ンを所望の分割数、 所望の形 状に形成すれば任意の分割数で任意の形状のアノード電極を形成できる。 このた めの追加の工程が必要になることはない。
上記実施形態に係るアバランシェフオトダイオードは、 基板として P型基板 1 5 0を用いている。 集積回路を同一基板上に形成しない場合には、 N型基板を使 用できる。 このとき、 A P D力ソード電極を基板底面に設けるようにしても良 い。
このような A P Dは次のような効果を有する。 第 1の P型領域と、 第 1の： P型 領域の周囲に形成された、 第 1の P型領域より低不純物濃度の第 2の P型領域 と、 第 2の P型領域の周囲に形成された N型領域とを備えて構成したことによ り、 高電圧印加時に第 2の P型領域が空乏化し、 分割された第 1の P型領域の各 部分を電気的に分離することができるとともに、 第 1の P型領域の縁辺部への電 界集中が緩和される。 従って、 分割された第 1の P型領域の各部分の間隙を設け たり、 第 1の P型領域の外周にガードリング設けたり、 又は、 反転防止層等の別 個の分離手段を設ける必要が無くなる。
その結果、 分割された第 1の P型領域の各部分の間隙、 或いは、 他の素子との 間隙を小さくすることが可能となり、 不感領域である分離領域が縮小され分解能 が向上するとともに、 素子の小型化を図ることが可能となる。 このような効果を有する APDを従来技術と対比して説明する。 従来の APD の受光部で光電変換されたキヤリアを半導体の PN接合部に形成した逆方向の高 電界領域に進入させると、 キャリアは高電界によって加速されて、 中性の半導体 原子に衝突し、 別のキャリアを生ずる。 更に、 そのキャリアは別の半導体原子に 衝突して更に新たなキャリアを生ずる。 以下同様に次々とキャリアが発生して、 キヤリアが指数関数的に増加する現象がなだれ現象であり、 微弱な光の信号電流 を増幅することができるものである。
また、 近年、 同一素子領域内に複数の受光部を備えた多分割 APDが考案され ており、 このような多分割 APDを用いると、 分割された受光部毎に受光素子と して光を検出することができ、 微弱光の位置検出の分解能が向上し、 測定装置等 の機能を向上させることができるものである。
しかし、 従来の APD及び多分割 APDにおいては、 PN接合の端部 （エツ ジ） に電界が集中するため、 エッジブレークダウンが生じやすく、 エッジブレー クダウンが生じると、 受光部におけるなだれ現象が阻害されてしまう。 そのた め、 PN接合の周縁部にガードリングを設けることによってエッジブレークダウ ンを防ぐようになつていた。
また、 素子間や、 多分割素子の隣接する受光部の間には、 素子分離のための反 転防止層が設けられている。 但し、 ガードリングや反転防止層は、 光電変換部と しては機能するが、 アバランシェ増倍しないため不感領域となり、 素子分離部又 は分割された受光部の分離領域の幅が広くなると、 AP Dの分解能は低下してし つ。
そこで、 多分割 APDにおいて、 隣接する受光部の間にガードリングを設け ず、 不感領域の幅を縮小して、 分解能を向上させる多分割 APDが考案されてい る （特開平 7— 226532号公報参照）。
ここで、 従来の多分割 APDの構成について説明する。 図 13 Aは、 従来の A
PDの構成を示す平面図であり、 図 13Bは、 I V— I V断面の断面図である。 図 1 3 Bに示すように、 従来の APDは、 P型基板 1 60上に形成されたェピ タキシャル層の P—層 1 6 1と、 更にその上部に形成された N型拡散層である ガードリング 1 65 &及び1 65 bと、 高電界領域を形成するための P型層 1 6
4 a及び 1 64 bと、 更に高濃度の N型層 （N +層） 1 6 3 a、 1 6 3 bとか ら構成されている。
図 1 3 Aに示すように、 高濃度の N型層 （N +層） 1 6 3 a、 1 63 bが分 割された受光部であり、 力ソード電極 1 7 1 a、 1 7 1 bに接続されている。 ま た、 基板底面にはアノード電極 1 Ί 2が設けられている。
上記構成の従来の多分割 APDでは、 隣接する受光部間には空乏層が広がって 電界集中は緩和され、 エッジブレークダウンが防止されるため、 高濃度の N型層
(N +層） 1 6 3 a、 1 6 3 bを分離する領域にはガードリングは設けられて いない。
しかし、 高濃度の N型層 （N +層） 1 6 3 a、 1 63 bの外周縁部には N型 のガ一ドリング 1 65 a及び 1 65 bが設けられ、 更に反転防止層 1 68が受光 部の分離領域及び外周縁部に設けられている。
このように、 上記従来の多分割 APDは、 隣接する受光部間にはガードリング が設けられていないが、 受光部の外周縁部にはガードリングが設けられており、 また、 分割素子間、 素子間共に反転防止層が設けられているため、 不感領域の縮 小は十分とは言えず、 小型化及び分解能向上の妨げとなるという問題点があつ た。
また、 上記従来の多分割 APDでは、 表面に形成される PN接合に最大の電界 強度がかかるため、 隣接する分割素子間の分離領域に電界が集中しないように、 分離領域の幅をある程度大きくする必要があり、 不感領域が広くなって分解能を 低下させてしまうという問題点があつた。
このような問題点は、 不感領域となる分離領域を縮小して分解能を向上された
APDを提供することによって解決される。 本実施例で説明した APDでは、 既 に説明したように、 この課題を解決することができる。 産業上の利用可能性
以上、 詳細に説明したように、 本発明によって、 アノードおよび力ソードが分 離され、 且つ近赤外領域から可視領域に高い感度を持つ APDを同一の P型基板 上に集積した B i CMOS内蔵受光半導体装置を提供できる。
また、 本発明によって、 基板と分離されたコレクタを有し、 許容電流が大き く、 アーリ効果およびコレクタ抵抗が小さく、 そして周波数特性が改善された縦 型 PNP— T rと、 基板から分離されたコレクタを有する縦型 NPN— T rと を、 同一の Ρ型基板上に集積された B i CMOS内蔵受光半導体装置を提供でき る。
したがって、 A P Dの信号処理回路にコンプリメンタリ回路を利用できるの で、 増幅回路の利得の増加、 高速化が実現できると共に、 回路動作の電源電圧依 存性を低減できる。
また、 APDとその信号処理回路とを対にしてアレイ状に配置すれば、 信号処 理が高速なアレイ化された APDを実現できる。
更に、 B i CMOS回路を用いれば、 温度補償付き APDを実現できる。 すな わち、 この受光半導体装置を利用すると、 光機器、 光システム、 通信等で光信号 を電気信号に変換する増幅器を備えた光変換素子と、 その信号をアナログ ·デジ 夕ル回路で処理できる半導体装置とを提供できる。

Claims

言青求の範囲
1 . P型半導体基板内の上面表層のアバランシェフォトダイォード形成 領域および縦型 P N P トランジスタ形成領域に形成された N型第 1埋め込み層 と、
前記 P型半導体基板および前記 N型第 1埋め込み層上であって、 前記アバラン シェフオトダイオード形成領域、 前記縦型 P N Pトランジスタ形成領域、 M〇 S 型 Nチャネルトランジスタ形成領域、 M O S型 Pチャネルトランジスタ形成領域 および縦型 N P Nトランジスタ形成領域に形成された P型第 1半導体層と、 前記 M 0 S型 Pチャネルトランジスタ形成領域および前記縦型 N P Nトランジ ス夕形成領域の前記 P型第 1半導体層内の上面表層に形成された N型第 2埋め込 み領域と、
前記縦型 P N P トランジス夕形成領域の前記 N型第 1埋め込み層上であって、 前記 P型第 1半導体層内の上面表層に形成された P型第 1埋め込み層と、 前記アバランシェフオトダイォード形成領域の前記 N型第 1埋め込み層上であ つて、 前記 P型第 1半導体層内の上面表層に形成された P型第 2埋め込み層と、 前記 P型第 1半導体層、 前記 P型第 1埋め込み層、 前記 P型第 2埋め込み層お よび前記 N型第 2埋め込み領域上に形成された P型第 2半導体層と、
前記縦型 N P Nトランジス夕形成領域の N型第 2埋め込み領域上に接して形成 された N型第 1半導体層と、
前記 M 0 S型 Pチャネルトランジスタ形成領域の N型第 2埋め込み領域上に接 して形成された N型第 2半導体層と、
前記縦型 P N Pトランジスタ形成領域の前記 P型第 1埋め込み層上に形成され た N型第 3半導体層と、
前記縦型 N P Nトランジス夕形成領域の前記 N型第 1半導体層内の表面上層に 形成された N型第 4半導体層と、
前記縦型 N P Nトランジス夕形成領域の前記 N型第 1半導体層内の表面上層に あって、 前記 N型第 4半導体層の底面および側面を囲んで形成された P型第 3半 導体層と、
前記縦型 P N Pトランジス夕形成領域の N型第 3半導体層内の表面上層に形成 された P型第 4半導体層と、
を備えて成り、
前記縦型 P N Pトランジスタは、 当該縦型 P N Pトランジスタ形成領域の前記 p型第 1埋め込み層、 前記 P型第 1半導体層および前記 P型第 2半導体層をコレ クタとし、 前記 N型第 3半導体層をベースとし、 前記 P型第 4半導体層をェミツ 夕として構成され、
前記縦型 N P Nトランジスタは、 当該縦型 N P Nトランジスタ形成領域の前記
N型第 2埋め込み領域および前記 N型第 1半導体層をコレクタとし、 前記 P型第 3半導体層をべ一スとし、 前記 N型第 4半導体層をェミッタとして構成され、 前記アバランシェフォトダイォードは、 当該アバランシェフォトダイォード形 成領域の前記 P型第 1半導体層および前記 P型第 2半導体層をアノードとし、 前 記アバランシヱフォトダイォ一ド形成領域の前記 N型第 1埋め込み層をカソ一ド として構成され、
更に、 前記縦型 P N Pトランジスタのコレクタは、 前記縦型 P N Pトランジス 夕形成領域の前記 N型第 1埋め込み層上に接すると共に前記 P型第 1埋め込み層 を囲んで形成された前記 N型第 2埋め込み領域と、 この N型第 2埋め込み領域上 に接して形成された N型第 5半導体領域とにより分離され、
前記アノードは、 前記アバランシヱフォトダイォ一ド形成領域の前記 N型第 1 埋め込み層上に接すると共に前記 P型第 2埋め込み層を囲んで形成された前記 N 型第 2埋め込み領域と、 この N型第 2埋め込み領域上に接して形成された前記 N 型第 6半導体領域とにより分離されていることを特徴とする B i C M O S内蔵受 光半導体装置。
2 . 前記縦型 P N Pトランジスタのベースである前記 N型第 3半導体 層は、 前記 N型第 2半導体層と共通に形成されていることを特徴とする請求項 1 に記載の B i C M 0 S内蔵受光半導体装置。
3. 前記縦型 PNPトランジスタ、 前記縦型 NPNトランジスタ、 前 記 MO S型 Nチャネルトランジスタおよび前記 MO S型 Pチャネルトランジスタ 上に遮光膜を備えると共に前記アバランシエフオトダイォードのァノ一ド上には 前記遮光膜の開口部を備えることを特徴とする請求項 1または請求項 2に記載の B i CMOS内蔵受光半導体装置。
4. 前記 N型第 5半導体領域および前記 N型第 6半導体領域は、 前記 N型第 1半導体層および前記 N型第 2半導体層の少なくとも一方と同一の作製ェ 程で形成されていることを特徴とする請求項 1〜3のいずれかに記載の B i CM OS内蔵受光半導体装置。
5. 前記アバランシェフオ トダイオードは、 前記アノード上に形成さ れた前記 P型第 4半導体層を有し、 前記 P型第 4半導体層は互いに分離された複 数の P型半導体部を含む、 ことを特徴とする請求項 1〜4のいずれかに記載の B i CMOS内蔵受光半導体装置。
6. 前記複数の P型半導体部は行および列に配置されている、 ことを 特徴とする請求項 5に記載の B i CMOS内蔵受光半導体装置。
7. 複数の P型半導体部を有する P型層と、
前記複数の P型半導体部の各々の周囲に形成され前記 P型半導体層より不純物 濃度が低い P型領域と、
前記 P型領域の周囲に形成された N型領域と、
を備えることを特徴とするアバランシェフォトダイオード。
8. 前記 P型半導体層は 2つの P型半導体部を含むことを特徴とする 請求項 7に記載のアバランシェフォトダイォード。
9. 前記 P型半導体層は 4つの P型半導体部を含むことを特徴とする 請求項 7に記載のアバランシェフォトダイォード。
1 0 . 前記 N型領域が P型基板上に形成されていることを特徴とする 請求項？〜 9のいずれか 1項に記載のアバランシェフォトダイォ一ド。
PCT/JP1999/000397 1998-01-30 1999-01-29 LIGHT-RECEIVING SEMICONDUCTOR DEVICE WITH BUIT-IN BiCMOS AND AVALANCHE PHOTODIODE WO1999039391A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
AU21854/99A AU2185499A (en) 1998-01-30 1999-01-29 Light-receiving semiconductor device with buit-in bicmos and avalanche photodiode
US09/628,446 US6392282B1 (en) 1998-01-30 2000-07-28 BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP10019302A JPH1146010A (ja) 1997-05-27 1998-01-30 アバランシェフォトダイオード
JP10/19311 1998-01-30
JP01931198A JP4077063B2 (ja) 1997-05-27 1998-01-30 ＢｉＣＭＯＳ内蔵受光半導体装置
JP10/19302 1998-01-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US09/628,446 Continuation-In-Part US6392282B1 (en) 1998-01-30 2000-07-28 BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode

Publications (1)

Publication Number Publication Date
WO1999039391A1 true WO1999039391A1 (en) 1999-08-05

Family

ID=26356138

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/000397 WO1999039391A1 (en) 1998-01-30 1999-01-29 LIGHT-RECEIVING SEMICONDUCTOR DEVICE WITH BUIT-IN BiCMOS AND AVALANCHE PHOTODIODE

Country Status (3)

Country Link
US (1) US6392282B1 (ja)
AU (1) AU2185499A (ja)
WO (1) WO1999039391A1 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218719B1 (en) * 1998-09-18 2001-04-17 Capella Microsystems, Inc. Photodetector and device employing the photodetector for converting an optical signal into an electrical signal
GB2367945B (en) * 2000-08-16 2004-10-20 Secr Defence Photodetector circuit
US6559488B1 (en) * 2000-10-02 2003-05-06 Stmicroelectronics, Inc. Integrated photodetector
JP2002280971A (ja) * 2001-03-15 2002-09-27 Toshiba Corp 光受信半導体装置および電気機器
GB0216069D0 (en) 2002-07-11 2002-08-21 Qinetiq Ltd Photodetector circuits
US8519503B2 (en) 2006-06-05 2013-08-27 Osi Optoelectronics, Inc. High speed backside illuminated, front side contact photodiode array
US7880258B2 (en) * 2003-05-05 2011-02-01 Udt Sensors, Inc. Thin wafer detectors with improved radiation damage and crosstalk characteristics
US7709921B2 (en) 2008-08-27 2010-05-04 Udt Sensors, Inc. Photodiode and photodiode array with improved performance characteristics
US8686529B2 (en) 2010-01-19 2014-04-01 Osi Optoelectronics, Inc. Wavelength sensitive sensor photodiodes
US7105906B1 (en) * 2003-11-19 2006-09-12 National Semiconductor Corporation Photodiode that reduces the effects of surface recombination sites
US7683308B2 (en) * 2004-01-12 2010-03-23 Ecole Polytechnique Federale de Lausanne EFPL Controlling spectral response of photodetector for an image sensor
JP4556023B2 (ja) * 2004-04-22 2010-10-06 独立行政法人産業技術総合研究所 システムインパッケージ試験検査装置および試験検査方法
US7329465B2 (en) * 2004-10-29 2008-02-12 3M Innovative Properties Company Optical films incorporating cyclic olefin copolymers
US7547872B2 (en) * 2005-02-14 2009-06-16 Ecole Polytechnique Federale De Lausanne Integrated circuit comprising an array of single photon avalanche diodes
US7501628B2 (en) * 2005-02-14 2009-03-10 Ecole Polytechnique Federale De Lausanne Epfl Transducer for reading information stored on an optical record carrier, single photon detector based storage system and method for reading data from an optical record carrier
JP4105170B2 (ja) * 2005-03-02 2008-06-25 日本テキサス・インスツルメンツ株式会社 半導体装置およびその検査方法
JP5437791B2 (ja) * 2006-04-25 2014-03-12 コーニンクレッカ フィリップス エヌ ヴェ （Ｂｉ）ＣＭＯＳプロセスによるアバランシェフォトダイオードの製造方法
JP2007299890A (ja) * 2006-04-28 2007-11-15 Fujitsu Ltd 半導体装置の製造方法
GB2442253A (en) * 2006-09-13 2008-04-02 X Fab Uk Ltd A Semiconductor device
JP4413940B2 (ja) * 2007-03-22 2010-02-10 株式会社東芝 固体撮像素子、単板カラー固体撮像素子及び電子機器
RU2468474C2 (ru) * 2007-04-24 2012-11-27 Конинклейке Филипс Электроникс Н.В. Фотодиоды и их изготовление
JP2009064800A (ja) * 2007-09-04 2009-03-26 Nec Electronics Corp 分割フォトダイオード
JP2009260160A (ja) * 2008-04-21 2009-11-05 Panasonic Corp 光半導体装置
EP2455985A3 (en) * 2008-07-10 2013-07-17 STMicroelectronics (Research & Development) Limited Improvements in single photon avalanche diodes
JP2012503314A (ja) 2008-09-15 2012-02-02 オーエスアイ．オプトエレクトロニクス．インコーポレイテッド 浅いｎ＋層を有する薄い能動層フィッシュボーン・フォトダイオードとその製造方法
JP2010103221A (ja) * 2008-10-22 2010-05-06 Panasonic Corp 光半導体装置
US7892907B2 (en) * 2008-10-31 2011-02-22 Freescale Semiconductor, Inc. CMOS latch-up immunity
US8399909B2 (en) 2009-05-12 2013-03-19 Osi Optoelectronics, Inc. Tetra-lateral position sensing detector
US8669640B2 (en) * 2009-07-14 2014-03-11 Freescale Semiconductor, Inc. Bipolar transistor
DE102013018789B4 (de) 2012-11-29 2025-03-06 Infineon Technologies Ag Steuern lichterzeugter Ladungsträger
US8912615B2 (en) 2013-01-24 2014-12-16 Osi Optoelectronics, Inc. Shallow junction photodiode for detecting short wavelength light
US11121271B2 (en) 2013-05-22 2021-09-14 W&WSens, Devices, Inc. Microstructure enhanced absorption photosensitive devices
US10446700B2 (en) * 2013-05-22 2019-10-15 W&Wsens Devices, Inc. Microstructure enhanced absorption photosensitive devices
EP3000134B1 (en) 2013-05-22 2021-03-10 Shih-Yuan Wang Microstructure enhanced absorption photosensitive devices
US10468543B2 (en) 2013-05-22 2019-11-05 W&Wsens Devices, Inc. Microstructure enhanced absorption photosensitive devices
US10700225B2 (en) 2013-05-22 2020-06-30 W&Wsens Devices, Inc. Microstructure enhanced absorption photosensitive devices
DE102014211829A1 (de) * 2014-06-20 2015-12-24 Robert Bosch Gmbh Thermodiodenelement für einen Fotosensor zur Infrarot-Strahlungsmessung, Fotosensor und Verfahren zum Herstellen eines Thermodiodenelements
DE112016004224T5 (de) * 2015-09-17 2018-06-14 Sony Semiconductor Solutions Corp. Festkörperbildgebungsvorrichtung, elektronische Vorrichtung und Verfahren zum Herstellen der Festkörperbildgebungsvorrichtung
JP2019207898A (ja) * 2016-09-29 2019-12-05 シャープ株式会社 アバランシェフォトダイオード
JP6701135B2 (ja) * 2016-10-13 2020-05-27 キヤノン株式会社 光検出装置および光検出システム
EP3309847B1 (en) * 2016-10-13 2024-06-05 Canon Kabushiki Kaisha Photo-detection apparatus and photo-detection system
JP6921508B2 (ja) * 2016-11-29 2021-08-18 キヤノン株式会社 光検出装置および光検出システム
GB2557303B (en) * 2016-12-05 2020-08-12 X Fab Semiconductor Foundries Gmbh Photodiode device and method of manufacture
JP2019165181A (ja) 2018-03-20 2019-09-26 株式会社東芝 光検出装置
JP7129199B2 (ja) * 2018-04-11 2022-09-01 キヤノン株式会社 光検出装置、光検出システム及び移動体
JP7182978B2 (ja) * 2018-09-28 2022-12-05 キヤノン株式会社 光検出装置、光検出システム
JP2020107980A (ja) * 2018-12-27 2020-07-09 キヤノン株式会社 光検出装置および撮像システム
JP7327949B2 (ja) * 2019-02-27 2023-08-16 キヤノン株式会社 光電変換装置、光電変換システム、及び移動体
US20220344539A1 (en) * 2021-04-23 2022-10-27 Virginia Commonwealth University P-type beryllium doped gallium nitride semiconductors and methods of production

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02142181A (ja) * 1988-11-22 1990-05-31 Sharp Corp 回路内蔵受光素子
JPH04146671A (ja) * 1990-10-08 1992-05-20 Sharp Corp 回路内蔵受光素子
JPH04304665A (ja) * 1991-04-01 1992-10-28 Olympus Optical Co Ltd 半導体装置
JPH05226627A (ja) * 1992-02-10 1993-09-03 Sharp Corp 半導体装置
JPH07231076A (ja) * 1994-02-17 1995-08-29 Canon Inc 光電変換装置
JPH09275199A (ja) * 1996-04-05 1997-10-21 Olympus Optical Co Ltd 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53137688A (en) 1977-05-07 1978-12-01 Mitsubishi Electric Corp Semiconductor device of mesa type
JPH02218160A (ja) 1989-02-20 1990-08-30 Nec Corp 固体撮像素子
JPH04256376A (ja) 1991-02-08 1992-09-11 Hamamatsu Photonics Kk アバランシェホトダイオード及びその製造方法
JP3243952B2 (ja) 1993-12-16 2002-01-07 株式会社ニコン 多分割アバランシェフォトダイオード

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02142181A (ja) * 1988-11-22 1990-05-31 Sharp Corp 回路内蔵受光素子
JPH04146671A (ja) * 1990-10-08 1992-05-20 Sharp Corp 回路内蔵受光素子
JPH04304665A (ja) * 1991-04-01 1992-10-28 Olympus Optical Co Ltd 半導体装置
JPH05226627A (ja) * 1992-02-10 1993-09-03 Sharp Corp 半導体装置
JPH07231076A (ja) * 1994-02-17 1995-08-29 Canon Inc 光電変換装置
JPH09275199A (ja) * 1996-04-05 1997-10-21 Olympus Optical Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
AU2185499A (en) 1999-08-16
US6392282B1 (en) 2002-05-21

Similar Documents

Publication Publication Date Title
WO1999039391A1 (en) LIGHT-RECEIVING SEMICONDUCTOR DEVICE WITH BUIT-IN BiCMOS AND AVALANCHE PHOTODIODE
JP2002043557A (ja) 固体撮像素子を有する半導体装置およびその製造方法
JP4077063B2 (ja) ＢｉＣＭＯＳ内蔵受光半導体装置
US20090261441A1 (en) Optical semiconductor device
US5994162A (en) Integrated circuit-compatible photo detector device and fabrication process
JP3512937B2 (ja) 半導体装置
JP2003224253A (ja) 光半導体集積回路装置およびその製造方法
US7851839B2 (en) High-sensitivity image sensor and fabrication method thereof
JPH09232621A (ja) 半導体装置
JPH1146010A (ja) アバランシェフォトダイオード
JP3918220B2 (ja) 半導体装置及びその製造方法
KR100711172B1 (ko) 반도체 장치
JP3813687B2 (ja) ＢｉＣＭＯＳ内蔵受光半導体装置
JP3244425B2 (ja) 光半導体集積回路
JPH10233525A (ja) アバランシェフォトダイオード
JPH09148617A (ja) 光半導体装置
JPH09275199A (ja) 半導体装置及びその製造方法
JPH04151874A (ja) 半導体装置
JP2003224252A (ja) 光半導体集積回路装置
JP3553715B2 (ja) 光半導体装置
JPH10189928A (ja) ＢｉＣＭＯＳ内蔵受光半導体装置
JPH1093129A (ja) ＢｉＣＭＯＳ内蔵受光半導体装置
US7061031B1 (en) High-sensitivity image sensor and fabrication method thereof
Zimmermann et al. Silicon technologies and integrated photodetectors
JPH09205190A (ja) 隣接して形成された複数のシリコン・フォト・ダイオード素子を有する半導体集積回路装置及びその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AL AM AT AU AZ BA BB BG BR BY CA CH CN CU CZ DE DK EE ES FI GB GE GH GM HR HU ID IL IN IS KE KG KR KZ LC LK LR LS LT LU LV MD MG MK MN MW MX NO NZ PL PT RO RU SD SE SG SI SK SL TJ TM TR TT UA UG US UZ VN YU ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW SD SZ UG ZW AM AZ BY KG KZ MD RU TJ TM AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE BF BJ CF CG CI CM GA GN GW ML MR NE SN TD TG

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 09628446

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: KR

REG Reference to national code

Ref country code: DE

Ref legal event code: 8642

122 Ep: pct application non-entry in european phase
点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载