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WO1999035695A1 - Soi-hochspannungsschalter - Google Patents

Soi-hochspannungsschalter Download PDF

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WO1999035695A1
WO1999035695A1 PCT/DE1998/003592 DE9803592W WO9935695A1 WO 1999035695 A1 WO1999035695 A1 WO 1999035695A1 DE 9803592 W DE9803592 W DE 9803592W WO 9935695 A1 WO9935695 A1 WO 9935695A1
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Definitions

  • the present invention relates to an SOI high-voltage switch with an FET structure in which a drift zone of one conductivity type is provided between a gate electrode and a drain electrode in the drain region.
  • a gate 6 preferably consists of n + -doped polycrystalline silicon and is connected to a gate electrode G via a metallization 7 made of, for example, aluminum.
  • further metallizations 7 connect the source zone 5 or the drain zone 3 to a source electrode S, which is grounded, and a drain electrode D, to which a positive voltage is applied.
  • FIG. 4 shows a further exemplary embodiment of the SOI high-voltage switch according to the invention using an SOI-HV-FET, whereby, in contrast to the exemplary embodiment of FIG. 1, additional field plates 12 are provided which further increase the dielectric strength of the edge structure. These field plates 12 can optionally be connected to gate G or source S and to one another.

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Abstract

Die Erfindung betrifft einen SOI-Hochspannungsschalter mit einer FET-Struktur, bei der zwischen einer Gateelektrode (6) und einer Drainelektrode (7, D) im Drainbereich (3, 2) eine Driftzone (11) des einen Leitfähigkeitstyps vorgesehen ist. In diese Driftzone (11) sind säulenartige Gräben (8) in der Form eines Gitters eingelassen, die mit Halbleitermaterial (9, 10) des anderen Leitfähigkeitstyps gefüllt sind.

Description

SOI-Hochspannungsschalter
Die vorliegende Erfindung betrifft einen SOI-Hochspannungs- schalter mit einer FET-Struktur, bei der zwischen einer Gateelektrode und einer Drainelektrode im Drainbereich eine Driftzone des einen Leitfähigkeitstyps vorgesehen ist.
SOI-Strukturen sind für die Realisierung von mit Hochspannung betriebenen integrierten Schaltungen (HV-IC) an sich besonders geeignet. Solche HV-IC s können nämlich unter Umständen Vollbrücken mit Treiberfunktionen auf einem Chip realisieren. Voraussetzung ist aber, daß hierfür benötigte laterale SOI- Strukturen relativ hochohmige Driftzonen in ihrem Drainbereich haben.
Dieses Problem ist an sich schon seit längerem auch bei vertikalen Strukturen bekannt: um beispielsweise beim Abschalten von GTO-Thyristoren eine Abnahme des abschaltbaren Stromes mit steigender Spannung zu verhindern, werden zusätzlich zu Feldringen in das Gebiet von Raumladungszonen bei einem Substrat des einen Leitfähigkeitstyps frei floatende Gebiete des anderen Leitfähigkeitstyps eingefügt, wobei die Dotierung dieser frei floatenden Gebiete so vorgenommen wird, daß eine Umdotierung des Substrates auf jeden Fall gewährleistet ist (vgl. EP 0 344 514 Bl) . Außerdem ist es bekannt, bei einem SOI-Dünnfilmtransistor eine Driftzone mit einem linearen Dotierungsprofil zu versehen, um so die Spannungsfestigkeit zu verbessern (vgl. EP 0 497 427 Bl).
Die erstgenannte Maßnahme, also das Einbringen eines frei floatenden Gebietes berücksichtigt nicht die speziellen Bedürfnisse von lateralen Anordnungen und geht auch nicht auf die Gestaltung des Randes der FET-Struktur ein. Die zweite Maßnahme, also das Vorsehen eines linearen Dotierungsprofiles im Bereich der Driftzone, ist relativ aufwendig und erfordert eine Anpassung an die Ausdehnung der Driftzone.
Ausgehend von einem solchen Stand der Technik ist es Aufgabe der vorliegenden Erfindung, einen SOI-Hochspannungsschalter zu schaffen, der für praktisch beliebige laterale Erstreckungen einfach herstellbar ist und eine hohe Spannungsfestigkeit aufweist.
Diese Aufgabe wird bei einem SOI-Hochspannungsschalter der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in die Driftzone säulenartige Gräben eingelassen sind, die mit Halbleitermaterial des anderen Leitfähigkeitstyps gefüllt sind.
Diese Gräben, die in bevorzugter Weise mit polykristallinem Silizium gefüllt sind, das mit Dotierstoff des anderen Leitfähigkeitstyps dotiert ist, sind beispielsweise gitterartig in Reihen angeordnet, wobei der Abstand der in Richtung senkrecht zu der Verbindungsrichtung zwischen Drain und Source verlaufenden Reihen bei einer n-Dotierung der Driftzone von etwa 2 x 1015 cm-3 ca. 3 bis 30 μm und vorzugsweise 6 bis 10 μm beträgt, während der Abstand der Gräben in einer Reihe voneinander ungefähr 2 bis 5 μm betragen kann, wenn die Gräben, die einen kreisrunden oder rechteckförmigen Querschnitt haben können, im Querschnitt Abmessungen von etwa 0,1 bis 3 μm und insbesondere 1 bis 2 μm haben.
Zur weiteren Erhöhung der Spannungsfestigkeit können im Randbereich auf der Oberfläche noch Feldplatten angebracht werden, die mit Gate oder Source des SOI-Hochspannungsschalters zu verbinden sind.
Die einzelnen Gräben werden auf einmal in die Driftzone, beispielsweise durch Atzen, eingebracht und anschließend mit p- dotiertem polykristallinem Silizium gefüllt, wenn die Driftzone n-dotiert ist. Der Dotierstoff dringt bei einer Wärmebehandlung aus dem polykristallinem Silizium aus, so daß eine Anzahl von "Stöpsel"- oder "Knödel"-artigen Quellen von p- Dotierstoff, beispielsweise Bor, in der n-leitenden Driftzone vorhanden ist. Damit ist es möglich, die Driftzone höher zu dotieren, ohne die Gefahr einer Verminderung der Spannungsfestigkeit hervorzurufen.
Die Gräben sind speziell so angeordnet, daß die zwischen ihnen liegenden Bereiche der Driftzone, sogenannte Zwischenzonen, bei angelegter positiver Drainspannung an die ^-leitende Drainzone bzw. die n-leitende Driftzone, zuvor von Ladungsträgern ausgeräumt werden, bevor ein Durchbruch zwischen dem p-leitenden Graben und dem n-leitenden Umfeld der Driftzone eintreten kann.
Das erfindungsgemäße Prinzip, also das Einbringen von einzelnen, gitterartig angeordneten Gräben, die mit Halbleitermaterial des anderen Leitfähigkeitstyps gefüllt sind, in eine Driftzone des einen Leitfähigkeitstyps, kann in vorteilhafter Weise nicht nur bei SOI-FETs, sondern auch beispielsweise bei SOI-IGBTs (Bipolartransistor mit isoliertem Gate) angewandt werden, wenn auch bei höheren Spannungen eine große Stromtragfähigkeit angestrebt wird.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch einen SOI-Hochspannungsschalter mit FET-Struktur als einem ersten Ausführungsbeispiel der Erfindung,
Fig. 2 einen zu Fig. 1 sehr ähnlichen Schnitt durch einen SOI-Hochspannungs-IGBT nach einem zwei- ten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 3 eine Draufsicht auf einen SOI-Hochspannungsschalter nach der vorliegenden Erfindung und
Fig. 4 einen SOI-Hochspannungsschalter mit FET-
Struktur und Feldplatten gemäß einem weiteren Ausführungsbeispiel der Erfindung.
In den Figuren sind einander entsprechende Bauteile mit den gleichen Bezugszeichen versehen.
Fig. 1 zeigt einen Schnitt durch eine SOI-HV-FET-Struktur mit einer Isolatorschicht 1, in die eine monokristalline Siliziumschicht 2 ("Insel") eingebettet ist. Diese Insel hat eine Schichtdicke von beispielsweise etwa 20 μm und ist beispielsweise n-dotiert. Die Dotierungskonzentration kann dabei etwa 2 x 1015 cm-3 betragen. Selbstverständlich sind auch andere Schichtdicken und Dotierungskonzentrationen für die Halbleiterschicht 2 möglich: so sind beispielsweise für die Schichtdicke Werte zwischen 1 und 50 μm denkbar.
In der Halbleiterschicht 2 befindet sich eine Drainzone 3, die n+-dotiert ist. Die Drain kann auch aus einem sogenannten Schottky-Kontakt, also einem Kontakt zwischen Metall und Silizium, oder aus einer Kombination einer n+-leitenden Zone 3' und einer p+-leitenden Zone 3" bestehen, wie dies in Strichlinien in Fig. 1 angedeutet ist. Im Fall eines Schottky-Kon- taktes ist dieser auf der Halbleiterschicht 2 angeordnet (in Fig. 1 entfällt also dann die Zone 3), während die ^-leitende Zone 3' und die p+-leitende Zone 3" getrennt oder kurzgeschlossen (wie dargestellt) kontaktiert sein können. Außerdem sind in üblicher Weise eine p-dotierte Wanne 4 und eine n+- dotierte Sourcezone 5 vorgesehen. Ein Gate 6 besteht vorzugsweise aus n+-dotiertem polykristallinem Silizium und ist über eine Metallisierung 7 aus beispielsweise Aluminium an eine Gateelektrode G angeschlossen. In ähnlicher Weise verbinden weitere Metallisierungen 7 die Sourcezone 5 bzw. die Drainzone 3 mit einer Sourceelek- trode S, die geerdet ist, und einer Drainelektrode D, an der eine positive Spannung anliegt.
Erfindungsgemäß sind in dem die Driftzone bildenden Gebiet der Halbleiterschicht 2 zwischen Gate 6 und Drainzone 3 gitterartig angeordnete, mit p-leitendem Halbleitermaterial gefüllte Gräben 8 vorgesehen, die beispielsweise eine p+-do- tierte polykristalline Siliziumfüllung 9 haben, aus der der p-leitende Dotierstoff, beispielsweise Bor, in die umgebende Halbleiterschicht 2 ausdiffundiert ist, so daß dort p-leitende Gebiete 10 entstehen.
Fig. 2 zeigt einen Schnitt durch einen Hochvolt-IGBT, bei dem eine Drainzone 13 p-dotiert ist.
Fig. 3 zeigt eine Draufsicht ("Layout") auf eine SOI-HV-FET- Struktur entsprechend der Anordnung von Fig. 1, wobei hier zur Verdeutlichung der Darstellung die Isolatorschicht 1 und die Metallisierungen 7 teilweise weggelassen sind. Wie nun aus der Fig. 3 zu ersehen ist, bilden die Gräben 8 ein Gitter von einzelnen "Säulen"- oder "Knödel"-artigen Gebieten 10 mit p-leitendem Dotierstoff in der Driftzone 11 zwischen Gate 6 und Drainzone 3. Der Abstand d zwischen den einzelnen Reihen beträgt etwa 3 bis 30 μm und vorzugsweise 5 bis 10 μm, wenn die Dotierungskonzentration in der Driftzone 11 einen Wert von zweimal 1015 cm-3 hat. In den einzelnen Reihen sind die Gräben 8 voneinander um etwa 2 bis 5 μm beabstandet, während die Abmessung eines Grabens 8 im Querschnitt Werte zwischen 0,1 bis 3 μm, vorzugsweise zwischen 1 und 2 μm hat. Die einzelnen Gräben 8 sind so angeordnet, daß die Bereiche zwischen den Reihen dieser Gräben, sogenannte Zwischenzonen, bei angelegter positiver Drainspannung von Ladungsträgern zuvor ausgeräumt werden, bevor ein Durchbruch zwischen dem p- leitenden Gebiet 10 und dem n-leitenden Umfeld der Driftzone 11 auftreten kann. Es ist aber auch möglich, daß die Drainzone bzw. -elektrode in der Mitte einer Silizium-Insel angeordnet wird, und daß Source, Gate und Driftzone ringförmig Drain umgeben.
Fig. 4 zeigt ein weiteres Ausführungsbeispiel des erfindungsgemäßen SOI-Hochspannungsschalters anhand eines SOI-HV-FETs, wobei im Unterschied zu dem Ausführungsbeispiel von Fig. 1 noch zusätzlich Feldplatten 12 vorgesehen sind, die die Spannungsfestigkeit der Randstruktur weiter steigern. Diese Feldplatten 12 können gegebenenfalls mit Gate G oder mit Source S und miteinander verbunden werden.

Claims

Patentansprüche
1. SOI-Hochspannungsschalter mit einer FET-Struktur, bei der zwischen einer Gateelektrode (6) und einer Drainelektrode (7, D) im Drainbereich (2, 3) eine Driftzone (11) des einen Leitfähigkeitstyps vorgesehen ist, dadurch gekennzeichnet, daß in die Driftzone (11) säulenartige Gräben (8) eingelassen sind, die mit Halbleitermaterial (9, 10) des anderen Leitfähigkeitstyps gefüllt sind.
2. SOI-Hochspannungsschalter nach Anspruch 1, dadurch gekennzeichnet, daß die Gräben (8) mit polykristallinem Silizium (9) gefüllt sind, das mit Dotierstoff des anderen Leitfähigkeitstyps dotiert ist, und daß aus dem polykristallinen Silizium durch Diffusion die Umgebung dotiert ist.
3. SOI-Hochspannungsschalter nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gräben (8) gitterartig in Reihen angeordnet sind.
4. SOI-Hochspannungsschalter nach Anspruch 3, dadurch gekennzeichnet, daß der Abstand der in Richtung senkrecht zur Verbindungsrichtung zwischen Drainzone (3) und Sour- cezone (5) verlaufenden Reihen 3 bis 30 μm, vorzugsweise 5 bis 10 μm bei einer n-leitenden Dotierung der Driftzone (11) von etwa 2 x 1015 cm-3 beträgt.
5. SOI-Hochspannungsschalter nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Querschnittsabmessung der Gräben (8) etwa 0,1 bis 3 μm, vorzugsweise 1 bis 2 μm beträgt.
6. SOI-Hochspannungsschalter nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß der Abstand der Gräben (8) in einer Reihe etwa 2 bis 5 μm beträgt.
7. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis
6, gekennzeichnet durch Feldplatten (12) , die im Bereich zwischen Gateelektrode (6) und Drain (3, 7, D) in einer Isolatorschicht (1) vorgesehen sind.
8. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis
7, dadurch gekennzeichnet, daß die Gräben (8) derart angeordnet sind, daß bei einer n-leitenden Driftzone (11) und positiver Drainspannung der Bereich zwischen den Gräben (8) von Ladungsträgern ausgeräumt wird, bevor ein Durchbruch zwischen den Gräben (8) und der Driftzone (11) eintritt.
9. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis
8, dadurch gekennzeichnet, daß die Drainzone durch einen Schottky-Kontakt gebildet ist.
10. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Drainzone aus einer n+-leitenden Zone (3') und einer p+-leitenden Zone (3") besteht, die getrennt oder kurzgeschlossen kontaktiert sind.
11. SOI-Hochspannungsschalter nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß Source und Gate in einem geschlossenen Ring Drain umgeben.
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