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WO1999005792A1 - Synthetiseur de frequence a boucle a phase asservie et methode permettant d"agir sur celui-ci - Google Patents

Synthetiseur de frequence a boucle a phase asservie et methode permettant d"agir sur celui-ci Download PDF

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WO1999005792A1
WO1999005792A1 PCT/JP1997/002570 JP9702570W WO9905792A1 WO 1999005792 A1 WO1999005792 A1 WO 1999005792A1 JP 9702570 W JP9702570 W JP 9702570W WO 9905792 A1 WO9905792 A1 WO 9905792A1
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WO
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frequency
voltage
control voltage
value
signal
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Application number
PCT/JP1997/002570
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English (en)
French (fr)
Inventor
Hiroshi Suzuki
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Denki Kabushiki Kaisha filed Critical Mitsubishi Denki Kabushiki Kaisha
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Priority to EP97933010A priority patent/EP0929157A4/en
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
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    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop

Definitions

  • the present invention relates to a PLL frequency synthesizer used for a mobile telephone such as a cellular telephone and the like, which switches frequencies at high speed, and a method for controlling the PLL frequency synthesizer.
  • FIG. 1 is a block diagram showing an example of the configuration of a conventional PLL frequency synthesizer disclosed in, for example, Japanese Patent Application Laid-Open No. 6-125720, where 1 is a reference frequency.
  • a phase comparator that compares the phase of the divided signal and outputs a phase difference signal having a value corresponding to the phase difference, 4 is driven by the phase difference signal output from the phase comparator 3 and
  • a charge pump that outputs a pulse signal having a width corresponding to the phase difference between the pulse signal and the peripheral signal, 5 smoothes the pulse signal from the charge pump 4 and outputs it to the voltage control transmitter 6 as a control signal It is a loop filter evening.
  • the output signal of the voltage controlled oscillator 6 having the target frequency is divided by the set frequency by the operation of the frequency divider 2 to be a frequency-divided signal.
  • the reference frequency signal and the frequency-divided signal output from the reference oscillator 1 are input to the phase comparator 3.
  • the phase comparator 3 compares the phases of these signals and outputs a phase difference signal having a value corresponding to the phase difference to the charge pump 4.
  • the charge pump 4 is driven by the phase difference signal output from the phase comparator 3 and outputs a pulse signal having a width corresponding to the phase difference between the reference frequency signal and the frequency-divided signal to the loop filter 5.
  • the loop filter 5 smoothes the pulse signal from the charge pump 4 and outputs a control voltage for controlling the voltage controlled oscillator 6.
  • the control voltage supplied to the voltage controlled oscillator 6 changes. Therefore, when there is a phase difference between the reference frequency signal from the reference oscillator 1 and the frequency-divided signal from the frequency divider 2, the charge pump 4 outputs a pulse signal having a width corresponding to the phase difference. Therefore, the control voltage supplied to the voltage controlled oscillator 6 changes, and the frequency of the output signal of the voltage controlled oscillator 6 changes. This operation is continued until there is no phase difference between the reference signal frequency and the divided signal. When the phase difference disappears, the PLL frequency synthesizer is in a synchronized state.
  • the frequency of the output signal of the voltage controlled oscillator 6 is obtained by multiplying the frequency of the reference frequency signal by the frequency division number set in the frequency divider 2. It is equal to the frequency. Therefore, by changing the frequency division number (integer) set in frequency divider 2, the output signal of voltage controlled oscillator 6 can be set to a frequency that is an integral multiple of the reference frequency signal.
  • the smoothing function of the loop filter 5 that smoothes the pulse signal output from the charge pump 4 and generates the control voltage to the voltage controlled oscillator 6 must be insufficient.
  • the phase noise of the output signal of the voltage controlled oscillator 6 and the spurious generated near the target frequency increase.
  • the smoothing effect of loop fill 5 it is necessary to increase the time constant of loop fill 5 for that purpose.
  • the time constant of the loop fill 5 is large, the time required for the system to transition from the asynchronous state to the synchronous state becomes longer.
  • the present invention has been made to solve the above-described problems, and uses a loop filter having a large time constant to suppress a phase noise and a spurious signal and to perform a high-speed PLL frequency synthesis.
  • the goal is to get the. Disclosure of the invention
  • the PLL frequency synthesizer includes: a voltage detection unit configured to detect a current value of a control voltage applied to a voltage controlled oscillator; A table indicating the correspondence between the set value and a plurality of set values of the control voltage applied to the voltage controlled oscillator is stored in advance, and the set value of the control voltage corresponding to the frequency division number set in the frequency divider is stored.
  • the storage means for reading out the set value and outputting the set value, and comparing the current value of the control voltage detected by the voltage detection means with the set value of the control voltage output from the storage means, and comparing the comparison result.
  • the output frequency of the voltage controlled oscillator is changed so that the difference between the target frequency and the output frequency of the voltage controlled oscillator is reduced.
  • switching to the phase comparison operation between the reference frequency signal and the output signal of the voltage-controlled oscillator is performed as in the conventional example. Eventually, it can be converged to a synchronous state. Therefore, it is possible to achieve both frequency switching in a short time and high frequency stability in a synchronized state and suppression of phase noise and spurious.
  • the PLL frequency synthesizer according to the second aspect of the present invention further includes a temperature detecting means for detecting the temperature of the voltage-controlled oscillator or a temperature around the voltage-controlled oscillator, and the storage means stores a plurality of temperature conditions.
  • a table indicating the correspondence between the plurality of set values of the frequency division number and the plurality of set values of the control voltage for each of them is stored in advance, and the temperature information output from the temperature detecting means and the set value are stored.
  • the set value of the control voltage corresponding to the frequency is read from the table and output to the voltage value comparing means.
  • the PLL frequency synthesizer according to the invention according to claim 3 is configured such that, when the PLL frequency synthesizer reaches a synchronous state, the current value of the control voltage output from the voltage detection means is stored in the storage means,
  • the apparatus further comprises rewrite control means for rewriting the set value of the control voltage corresponding to the currently set frequency division number.
  • the set value of the control voltage is updated to the latest value, so that there is an effect that the secular change of the characteristic of the system can be automatically corrected.
  • control means is configured such that a difference between a current value of the control voltage detected by the voltage detection means and a set value of the control voltage from the storage means is equal to or less than a predetermined value.
  • the switching means is controlled so that the charge pump is driven by the phase difference signal from the phase comparator only when the phase of the divided signal matches the phase of the reference frequency signal.
  • a method for controlling a PLL frequency synthesizer according to the invention according to claim 5 includes a control voltage detecting step of detecting a current value of the control voltage, and a plurality of set values of a frequency division number set in the frequency divider. And a table indicating the correspondence between the control voltage applied to the voltage-controlled oscillator and a plurality of setting values applied to the voltage-controlled oscillator.
  • a storage step, a control corresponding to the currently set frequency of the frequency divider from the stored table A reading step for reading the set value of the voltage, a comparison step and a knob for comparing the set value with the current value of the detected control voltage, and a current value of the control voltage detected in the comparison step and the set value of the control voltage.
  • the charge pump is driven by a signal having a value corresponding to the set value of the control voltage instead of the phase difference signal from the phase comparator. And a charge pump driving step of driving the charge pump based on the phase difference signal from the phase comparator.
  • the method for controlling a PLL frequency synthesizer according to the invention according to claim 6 further includes a step of detecting a temperature of the voltage controlled oscillator or a temperature around the voltage controlled oscillator, and in the storing step, A table indicating the correspondence between a plurality of set values of the frequency division number and a plurality of set values of the control voltage for each of them is stored in advance, and in a reading step, the detected temperature and the currently set frequency division number are stored. The set value of the corresponding control voltage is read from the stored table.
  • the PLL frequency synthesizer can be prevented from becoming out of synchronization, and a high-speed frequency switching response can be maintained.
  • a method for controlling a PLL frequency synthesizer according to the invention according to claim 7 is a method for controlling the frequency division which is currently set by the detected value of the control voltage when the PLL frequency synthesizer reaches the synchronization state.
  • the method further includes a rewriting step of rewriting the set value of the stored control voltage corresponding to the number.
  • the set value of the control voltage is updated to the latest value, so that there is an effect that the secular change of the characteristic of the system can be automatically corrected.
  • the PLL frequency synthesizer according to the invention described in claim 8 is controlled.
  • the charge pump drive step if the difference between the current value of the detected control voltage and the set value of the read control voltage becomes smaller, the phase of the divided signal matches the phase of the reference frequency signal. Only when this occurs, the charge pump is driven by the phase difference signal from the phase comparator.
  • FIG. 1 is a block diagram showing the configuration of a conventional PLL frequency synthesizer.
  • FIG. 2 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 1 of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 2 of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 3 of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 4 of the present invention.
  • FIG. 6 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 5 of the present invention.
  • FIG. 7 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 6 of the present invention.
  • FIG. 8 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 7 of the present invention.
  • FIG. 9 shows a PLL frequency synthesizer according to the eighth embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 2 is a block diagram showing the configuration of a PLL frequency synthesizer according to Embodiment 1 of the present invention.
  • 1 is a reference oscillator for generating a reference frequency signal having a reference frequency
  • 2 is a reference oscillator.
  • the frequency divider 3 divides the output of the voltage controlled oscillator 6, and 3 compares the phase of the reference frequency signal from the reference oscillator 1 with the phase of the divided signal output from the divider 2 to determine the phase difference.
  • a phase comparator that outputs a phase difference signal having a corresponding value; 4 is a pulse signal driven by the phase difference signal output from the phase comparator 3 and having a width corresponding to the phase difference between the reference frequency signal and the frequency-divided signal.
  • And 5 is a loop filter for smoothing the pulse signal from the charge pump 4 and outputting the smoothed signal to the voltage control transmitter 6 as a control signal.
  • Reference numeral 7 denotes a plurality of set values of the frequency division number set in the frequency divider 2 to obtain the target frequency, and a plurality of set values of the control voltage supplied to the voltage controlled oscillator 6 to obtain the target frequency.
  • a storage device preliminarily storing a table showing a correspondence relationship between the control voltage and a set value of a control voltage input from the storage device 7 and detected by a voltage detector (voltage detection means) 9 Compare the current value of the control voltage, and if the difference is larger than a predetermined threshold, switch the switching circuit (switching means) 10 to connect the input of the charge pump 4 to its own output. It is a voltage value comparator (voltage value comparison means, control means). Note that the time constant of the loop filter 5 of the PLL frequency synthesizer of the present invention is large enough to sufficiently suppress the phase noise and the spurious. Next, the operation will be described.
  • the frequency of the output signal of the voltage controlled oscillator 6 is different from the desired frequency.
  • the phase of the frequency-divided signal from the frequency divider 2 is compared with the phase of the reference frequency signal by the phase comparator 3, and the target frequency is The frequency of the output signal of the voltage controlled oscillator 6 was gradually changed so that the difference between the frequency of the output signal of the voltage controlled oscillator 6 and the frequency of the output signal of the voltage controlled oscillator 6 was reduced, and finally the state was brought into a synchronized state.
  • the instantaneous phase relationship between the frequency-divided signal from the frequency divider 2 and the reference frequency signal is not uniquely determined from the frequency relationship of those signals. Therefore, since the above-described comparison operation for bringing the frequency of the output signal of the voltage controlled oscillator 6 closer to the target frequency is performed based on the phase, not the frequency or the control voltage, the output signal of the voltage controlled oscillator 6 is The frequency tends to gradually approach the target frequency while repeatedly increasing and decreasing, and requires redundant time to converge. Also, as already mentioned, this time is longer as the time constant of loop fill 5 is larger.
  • the storage device 7 When the same frequency division number applied to the frequency divider 2 is input to the storage device 7, the storage device 7 reads the set value of the control voltage corresponding to the set frequency division number from the table, and The set value is output to the voltage comparator 8.
  • the pressure detector 9 detects the current value of the control voltage supplied to the voltage controlled oscillator 6 from the loop filter 5 and outputs the detected value to the voltage value comparator 8.
  • the voltage value comparator 8 compares the set value of the control voltage input from the storage device ⁇ with the current value of the control voltage detected by the voltage detector 9, and determines that the difference is a predetermined threshold value. It is determined whether it is greater than.
  • the switching circuit 10 is switched to connect the input of the charge pump 4 to the output of the voltage comparator 8.
  • the voltage value comparator 8 operates the charge pump 4 so that the difference between the set value of the control voltage output from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 becomes small. Is driven to change the control voltage applied from the loop filter 5 to the voltage-controlled oscillator 6 so that the frequency of the output signal of the voltage-controlled oscillator 6 approaches the target frequency.
  • the voltage value comparator 8 switches the switching circuit 10 And connect the input of charge pump 4 to the output of phase comparator 3.
  • the PLL frequency synthesizer according to the first embodiment switches to the same operation state as the conventional example.
  • the phase difference between the reference signal frequency from the reference oscillator 1 and the frequency-divided signal from the frequency divider 2 disappears, and the PLL frequency synthesizer enters a synchronized state.
  • the frequency of the output signal of the voltage control oscillator 6 is equal to the frequency obtained by multiplying the frequency of the reference frequency signal by the frequency division number set in the frequency divider 2.
  • the set value and the voltage of the control voltage input from the storage device 7 are suppressed while the phase noise ⁇ spurious is suppressed using the loop filter 5 having a large time constant. If the difference between the control voltage detected by the detector 9 and the current value is larger than a predetermined threshold, the control voltage value is controlled based on the information stored in the storage device 7 in advance. This has the effect that the frequency can be changed at high speed at the time of frequency switching. Further, there is an effect that a high frequency stability in a synchronized state can be obtained, and phase noise and near-side spurious can be suppressed.
  • Embodiment 2 Embodiment 2
  • FIG. 3 is a block diagram showing a configuration of a PLL frequency synthesizer according to a second embodiment of the present invention.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and a description thereof will not be repeated.
  • reference numeral 11 denotes a temperature detector which detects the temperature of the voltage controlled oscillator 6 or its surrounding temperature and notifies the storage device 7 of the temperature information.
  • the control voltage applied to the voltage controlled oscillator 6 and the frequency of the output signal output from the voltage controlled oscillator 6 uniquely correspond under certain conditions, but when the conditions such as temperature change, the correspondence also exists. Change.
  • the PLL frequency synthesizer according to the second embodiment has a temperature compensation function in addition to the configuration of the first embodiment.
  • Correspondence relationships between a plurality of set values of the frequency division number and a plurality of set values of the control voltage supplied to the voltage controlled oscillator 6 at each of a plurality of conceivable temperature conditions are measured in advance, and the correspondence relationship is measured.
  • the indicated table is stored in the storage device 7 in advance. Then, when the same frequency division number applied to the frequency divider 2 is applied to the storage device 7, the storage device 7 stores the set frequency division number and the temperature information detected by the temperature detector 11 The corresponding set value of the control voltage is read from the stored correspondence table, and the set value is output to the voltage value comparator 8.
  • the voltage detector 9 detects the current value of the control voltage supplied to the voltage controlled oscillator 6 from the loop filter 5 and outputs it to the voltage value comparator 8, as in the first embodiment.
  • the voltage value comparator 8 includes a set value of the control voltage input from the storage device 7 corresponding to the set frequency division number and the temperature information detected by the temperature detector 11, and a voltage value from the voltage detector 9. The current value of the input control voltage is compared with the current value, and if the difference is larger than a predetermined threshold value, the switching circuit 10 is switched to power the input of the charge pump 4. Connect to the output of pressure comparator 8.
  • the voltage value comparator 8 drives the charge pump 4 so that the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 becomes small. Then, by changing the control voltage supplied from the loop filter 5 to the voltage-controlled oscillator 6, the output frequency of the voltage-controlled oscillator 6 approaches the target frequency. When the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 becomes smaller than a predetermined threshold, the voltage value comparator 8 switches. Switch circuit 10 to connect the input of charge pump 4 to the output of phase comparator 8. As a result, the PLL frequency synthesizer according to the second embodiment switches to the same operation state as the conventional example.
  • the PLL frequency synthesizer is in a synchronized state.
  • the frequency of the output signal of the voltage controlled oscillator 6 is equal to the frequency of the frequency of the reference frequency signal multiplied by the frequency division number set in the frequency divider 2.
  • the storage device 7 stores the correspondence between the previously stored frequency division number, the control voltage value given to the voltage controlled oscillator 6, and the temperature condition.
  • the set value of the control voltage output to the voltage comparator 8 is changed based on the table showing the relationship.
  • the voltage value comparator 8 determines that the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 is a predetermined threshold value. If it is larger, the charge pump 4 is driven so that the difference becomes smaller, and the control voltage supplied from the loop filter 5 to the voltage-controlled oscillator 6 is changed, so that the output frequency of the voltage-controlled oscillator 6 is changed. To the target frequency.
  • a table showing the correspondence between the conditions and the frequency division number and the control voltage value is stored in the storage device 7 in advance, and a means for detecting the conditions is provided. By providing the same, it is possible to add a similar compensation function.
  • FIG. 4 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 3 of the present invention.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and a description thereof will be omitted.
  • reference numeral 12 denotes a set value of the control voltage in the table of the storage device 7 which is read from the storage device 7 and applied to the voltage value comparator 8 when the system is synchronized.
  • a rewrite control circuit (rewrite control means) for updating with the current value of the control voltage detected by the voltage detector 9. '
  • the PLL frequency synthesizer according to the third embodiment has, in addition to the configuration according to the first embodiment, a frequency division number set in the frequency divider 2 to obtain a desired frequency, and the voltage controlled oscillator 6 outputs the desired frequency.
  • a frequency division number set in the frequency divider 2 to obtain a desired frequency
  • the voltage controlled oscillator 6 outputs the desired frequency.
  • a table indicating the correspondence between the voltage and a plurality of set values is stored in the storage device 7 in advance. Same as the frequency division number applied to frequency divider 2.
  • the storage device 7 reads the set value of the control voltage corresponding to the set frequency division number from the table and outputs the set value to the voltage value comparator 8.
  • the voltage detector 9 detects the current value of the control voltage supplied to the voltage controlled oscillator 6 from the loop filter 5 and outputs it to the voltage value comparator 8.
  • the voltage value comparator 8 compares the set value of the control voltage input from the storage device 7 with the current value of the control voltage detected by the voltage detector 9 and determines the difference between the set value and the predetermined threshold. If it is larger, the switching circuit 10 is switched to connect the input of the charge pump 4 to the output of the voltage comparator 8. The voltage value comparator 8 drives the charge pump 4 so that the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 becomes small. Then, by changing the control voltage supplied from the loop filter 5 to the voltage-controlled oscillator 6, the frequency of the output signal of the voltage-controlled oscillator 6 is made closer to the target frequency.
  • the voltage value comparator 8 switches the switching circuit. Switch 10 to connect the input of charge pump 4 to the output of phase comparator 8. As a result, the PLL frequency synthesizer according to the third embodiment switches to the same operation state as the conventional example. Finally, there is no phase difference between the reference signal frequency from reference oscillator 1 and the frequency-divided signal from frequency divider 2, and the PLL frequency synthesizer is in a synchronized state. At this time, the frequency of the output signal of the voltage controlled oscillator 6 is equal to the frequency of the frequency of the reference frequency signal multiplied by the frequency division number set in the frequency divider 2.
  • the rewrite control circuit 12 reads the set value of the control voltage in the table of the storage device 7 which is read from the storage device 7 and applied to the voltage value comparator 8. Is updated with the current value of the control voltage detected by the voltage detector 9. In this way, the desired frequency is always The latest correspondence between the set value of the control voltage applied to the voltage-controlled oscillator 6 and the set value of the frequency division number to obtain it is stored in the storage device 7. This makes it possible to automatically correct changes in the characteristics of the system due to aging and the like.
  • FIG. 5 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 4 of the present invention.
  • the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and a description thereof will be omitted.
  • the output of the phase comparator 3 changes the phase of the reference frequency signal from the reference oscillator 1 to the phase of the frequency-divided signal from the frequency divider 2.
  • a switching control circuit (control means) that drives the switching circuit 10 and switches the input of the charge pump 4 from the voltage value comparator 8 to the phase comparator 3 and connects them at the moment when the phase is aligned.
  • the PLL frequency synthesizer according to the fourth embodiment has a control voltage that can be generated when the input of the charge pump 4 is switched from the voltage comparator 8 to the phase comparator 3 in addition to the configuration of the first embodiment. It is provided with a switching control circuit 13 for reducing disturbance.
  • a table indicating the correspondence between the voltage and a plurality of set values is stored in the storage device 7 in advance. Same as the frequency division number applied to frequency divider 2.
  • the storage device 7 reads the set value of the control voltage corresponding to the set frequency division number from the table and outputs the set value to the voltage value comparator 8.
  • the voltage detector 9 detects the current value of the control voltage supplied to the voltage controlled oscillator 6 from the loop filter 5 and outputs it to the voltage value comparator 8.
  • the voltage value comparator 8 compares the set value of the control voltage input from the storage device 7 with the current value of the control voltage detected by the voltage detector 9 and determines the difference between the set value and the predetermined threshold value. If it is larger, the switching circuit 10 is switched to connect the input of the charge pump 4 to the output of the voltage comparator 8. The voltage value comparator 8 drives the charge pump 4 so that the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 becomes small. Then, by changing the control voltage supplied from the loop filter 5 to the voltage-controlled oscillator 6, the frequency of the output signal of the voltage-controlled oscillator 6 is made closer to the target frequency.
  • the voltage value A signal instructing switching is output from the comparator 8 to the switching control circuit 13.
  • the switching control circuit 13 receives the switching instruction, the output of the phase comparator 3 indicates that the phase of the reference frequency signal from the reference oscillator 1 is aligned with the phase of the frequency-divided signal from the frequency divider 2.
  • the switching circuit 10 is driven to switch the input of the charge pump 4 from the voltage value comparator 8 to the phase comparator 3 for connection.
  • the frequency pull-in operation immediately after the input of the charge pump 4 is connected to the phase comparator 3 is performed smoothly, and the frequency switching response can be further speeded up. Note that, even if the switching control circuit 13 receives the switching instruction, if the phase of the reference frequency signal from the reference oscillator 1 is not aligned with the phase of the divided signal from the frequency divider 2, the input of the charge pump 4 The voltage The switching circuit 10 is controlled while being connected to the value comparator 8.
  • the PLL frequency synthesizer according to the fourth embodiment is Switches to the same operating state as the example. In this way, the phase difference between the reference signal frequency from the reference oscillator 1 and the frequency-divided signal from the frequency divider 2 disappears, and the PLL frequency synthesizer is in a synchronized state. At this time, the frequency of the output signal of the voltage controlled oscillator 6 is equal to the frequency obtained by multiplying the frequency of the reference frequency signal by the frequency division number set in the frequency divider 2.
  • the switching control circuit 13 operates to send the phase difference signal from the phase comparator 3 to the charge pump 4 instead of the output signal from the voltage comparator 8.
  • the disturbance of the control voltage that may occur when the switching circuit 10 is driven to output the output is suppressed, and the frequency pull-in operation immediately after the input of the charge pump 4 is connected to the phase comparator 3 can be smoothly performed. As a result, there is an effect that the frequency switching response can be further speeded up.
  • FIG. 6 is a block diagram showing a configuration of a PLL frequency synthesizer according to a fifth embodiment of the present invention.
  • the same reference numerals as those in FIGS. 3 and 4 denote the same or corresponding parts, and will be described. Is omitted.
  • the PLL frequency synthesizer according to the fifth embodiment has a configuration that combines the features of the PLL frequency synthesizers according to the second and third embodiments. That is, the PLL frequency synthesizer according to the present embodiment includes a plurality of set values of the number of divisions set in the frequency divider 2 for obtaining the target frequency, and a voltage-controlled oscillator for obtaining the target frequency.
  • a storage device 7 in which a table indicating a correspondence relationship between a plurality of set values of the control voltage given to the storage device 6 is stored in advance, and a voltage detector 9 for detecting a current value of the control voltage applied to the voltage controlled oscillator 6.
  • the control voltage set value input from the storage device 7 is compared with the current value of the control voltage detected by the voltage detector 9, and if the difference is larger than a predetermined threshold value, switching is performed.
  • the control value set in the table of the storage device 7 read from the temperature detector 11 and the storage device 7 and applied to the voltage value comparator 8 is controlled by the voltage detector 9. Rewrite system that updates with the current value of voltage And a circuit 1 2.
  • the basic operation is the same as the operation of the PLL frequency synthesizer according to the second embodiment. That is, the storage device 7 sets the control voltage to be output to the voltage value comparator 8 based on a table indicating the correspondence between the previously stored frequency division number, the control voltage value given to the voltage controlled oscillator 6, and the temperature condition. Read out the value. As described above, the voltage value comparator 8 determines whether the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 is a predetermined threshold.
  • the charge pump 4 is driven so that the difference becomes smaller, and the control voltage applied from the loop filter 5 to the voltage-controlled oscillator 6 is changed, whereby the output of the voltage-controlled oscillator 6 is changed. Bring the frequency closer to the desired frequency.
  • the rewrite control circuit 12 reads the data from the storage device 7 and applies the voltage to the voltage value comparator 8 as in the third embodiment.
  • the control voltage setting value is updated with the current value of the control voltage detected by the voltage detector 9. In this way, always In addition, the latest correspondence between the control voltage value applied to the voltage controlled oscillator 6 and the frequency division number to obtain the target frequency is stored in the storage device 7. This makes it possible to automatically correct changes in the characteristics of the system due to aging and the like.
  • the fifth embodiment even when the temperature of the voltage controlled oscillator 6 or its ambient temperature changes during operation, it is possible to avoid synchronization failure and maintain a high-speed frequency switching response. It has the effect of being able to do so.
  • a table showing the correspondence between the conditions as parameters and the frequency division number and control voltage value is stored in the storage device 7 in advance, and a means for detecting the conditions is provided. By providing the same, it is possible to add a similar compensation function.
  • Embodiment 6 it is possible to realize a high-speed frequency switching response while suppressing the phase noise and the neighboring spurious, and to automatically correct the secular change of the characteristic of the system.
  • FIG. 7 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 6 of the present invention.
  • the same reference numerals as those in FIGS. 3 and 5 denote the same or corresponding parts. Description is omitted.
  • the PLL frequency synthesizer according to the sixth embodiment has a configuration having the features of the PLL frequency synthesizers according to the second embodiment and the fourth embodiment. That is, the PLL frequency synthesizer according to the present embodiment provides a plurality of set values of the frequency division number set in the frequency divider 2 to obtain the target frequency and the voltage control oscillator 6 to obtain the target frequency.
  • a storage device 7 in which a table indicating the correspondence between a plurality of set values of the control voltage to be set and a control voltage applied to the voltage-controlled oscillator 6
  • the voltage detector 9 that detects the current value of the control voltage is compared with the set value of the control voltage input from the storage device 7 and the current value of the control voltage detected by the voltage detector 9, and the difference is determined.
  • the switching circuit 10 is switched to connect the input of the charge pump 4 to its own output, the voltage comparator 8 and the temperature of the voltage-controlled oscillator 6 or its surrounding temperature.
  • the switching instruction is received from the temperature detector 11 that detects the temperature information and notifies the storage device 7 of the detected temperature information and the voltage value comparator 8, the output of the phase comparator 3 changes the phase of the reference frequency signal from the reference oscillator 1
  • the switching circuit 10 is driven to switch the input of the charge pump 4 from the voltage comparator 8 to the phase comparator 3 for connection.
  • a switching control circuit 13 is provided.
  • the basic operation is the same as the operation of the PLL frequency synthesizer according to the second embodiment. That is, as in the second embodiment, the storage device 7 stores a voltage value comparator based on a table indicating the correspondence between the previously stored frequency division number, the control voltage value given to the voltage controlled oscillator 6, and the temperature condition. Read the set value of the control voltage output to 8.
  • the voltage value comparator 8 determines whether the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 is a predetermined value.
  • the charge pump 4 is driven so that the difference is reduced, and the control voltage supplied from the loop filter 5 to the voltage-controlled oscillator 6 is changed to control the voltage. Bring the output frequency of the oscillator 6 closer to the target frequency.
  • the voltage A signal instructing the switching to the switching control circuit 13 is output from the value comparator 8.
  • the switching control circuit 13 When the switching instruction is received, the switching circuit 10 is output at the moment when the output of the phase comparator 3 indicates that the phase of the reference frequency signal from the reference oscillator 1 is aligned with the phase of the frequency-divided signal from the frequency divider 2. To switch the input of the charge pump 4 from the voltage comparator 8 to the phase comparator 3 and connect them. By this operation, the frequency pull-in operation immediately after the input of the charge pump 4 is connected to the phase comparator 3 is performed smoothly, and the frequency switching response can be further speeded up.
  • the sixth embodiment even when the temperature of the voltage controlled oscillator 6 or its ambient temperature changes during operation, it is possible to avoid synchronization failure and maintain a high-speed frequency switching response. It has the effect of being able to do so. Also, for conditions other than the temperature, a table showing the correspondence between the conditions and the frequency division number and the control voltage value is stored in the storage device 7 in advance, and means for detecting the conditions is provided. This makes it possible to add a similar compensation function.
  • the disturbance of the control voltage that may occur when driving the switching circuit 10 is suppressed, and the frequency pull-in operation immediately after the input of the charge pump 4 is connected to the phase comparator 3 is performed. Can be performed smoothly, and as a result, the frequency switching response can be further speeded up.
  • FIG. 8 is a block diagram showing a configuration of a PLL frequency synthesizer according to Embodiment 7 of the present invention.
  • the same reference numerals as those in FIGS. 4 and 5 denote the same or corresponding parts. Description is omitted.
  • the PLL frequency synthesizer according to the seventh embodiment has the features of the PLL frequency synthesizers according to the third embodiment and the fourth embodiment. It has a combined configuration. That is, the PLL frequency synthesizer according to the present embodiment provides a plurality of setting values of the frequency division number set in the frequency divider 2 to obtain the target frequency and the voltage control oscillator 6 to obtain the target frequency.
  • a storage device 7 in which a table indicating a correspondence relationship between a plurality of set values of the control voltage to be stored is stored in advance, a voltage detector 9 for detecting a current value of the control voltage applied to the voltage controlled oscillator 6, The set value of the control voltage input from the storage device 7 is compared with the current value of the control voltage detected by the voltage detector 9, and if the difference is larger than a predetermined threshold value, the switching circuit A voltage value comparator 8 that switches 10 to connect the input of the charge pump 4 to its own output, and a voltage value comparator 8 that is read from the memory device 7 and applied to the voltage value comparator 8 in the table of the memory device 7.
  • the rewrite control circuit 12 updates the control voltage with the current value of the control voltage detected by the comparator 9, and when the switching instruction is received from the voltage comparator 8, the output of the phase comparator 3 changes to the reference from the reference oscillator 1.
  • the switching circuit 10 is driven to compare the input of the charge pump 4 with the voltage comparator 8 from the voltage comparator 8. And a switching control circuit 13 for switching to the device 3 for connection.
  • the basic operation is the same as the operation of the PLL frequency synthesizer according to the fourth embodiment. That is, when the difference between the set value of the control voltage from the storage device 7 and the current value of the control voltage detected by the voltage detector 9 becomes equal to or smaller than a predetermined threshold value, the same as in the fourth embodiment described above. Then, a signal instructing the switching to the switching control circuit 13 is output from the voltage comparator 8. Upon receiving the switching instruction, the switching control circuit 13 confirms that the output of the phase comparator 3 matches the phase of the reference frequency signal from the reference oscillator 1 with the phase of the divided signal from the frequency divider 2. At the moment when the switch circuit 10 is driven, Switch the input of the yard pump 4 from the voltage comparator 8 to the phase comparator 3 and connect it. With this operation, the frequency pull-in operation immediately after the input of the charge pump 4 is connected to the phase comparator 3 is performed smoothly, and the frequency switching response can be further speeded up.
  • the rewrite control circuit 12 reads the control from the storage device 7 and applies the voltage to the voltage value comparator 8 in the table of the storage device 7 as in the third embodiment.
  • the set value of the voltage is updated with the current value of the control voltage detected by the voltage detector 9. In this way, the latest correspondence between the control voltage value applied to the voltage controlled oscillator 6 and the frequency division number to obtain the desired frequency is always stored in the storage device 7. This makes it possible to automatically correct changes in the characteristics of the system due to aging and the like.
  • the disturbance of the control voltage that may occur when the switching circuit 10 is driven is suppressed, and the frequency immediately after the input of the charge pump 4 is connected to the phase comparator 3 is suppressed.
  • the pull-in operation can be performed smoothly, and as a result, the frequency switching response can be further speeded up.
  • Embodiment 8 it is possible to realize a high-speed frequency switching response while suppressing the phase noise and the neighboring spurious, and to automatically correct the secular change of the characteristic of the system.
  • FIG. 9 is a block diagram showing a configuration of a PLL frequency synthesizer according to an eighth embodiment of the present invention.
  • the same reference numerals as those in FIGS. 3 to 5 indicate the same or corresponding parts, and will be described. Is omitted.
  • the PLL frequency synthesizer according to the eighth embodiment is different from the above-described embodiment. It has a configuration that combines the features of the PLL frequency synthesizer according to Embodiment 4 from Embodiment 2. That is, the PLL frequency synthesizer according to the present embodiment includes a plurality of setting values of the frequency division number set in the frequency divider 2 for obtaining the target frequency, and the voltage control oscillator 6 for obtaining the target frequency.
  • a storage device 7 in which a table indicating a correspondence relationship between a plurality of set values of a given control voltage is stored in advance, a voltage detector 9 for detecting a current value of a control voltage applied to a voltage controlled oscillator 6,
  • the set value of the control voltage input from the storage device 7 is compared with the current value of the control voltage detected by the voltage detector 9. If the difference is larger than a predetermined threshold value, the switching circuit 1
  • a voltage value comparator 8 that switches 0 to connect the input of the charge pump 4 to its own output, and a temperature detector that detects the temperature of the voltage-controlled oscillator 6 or its surroundings and notifies the storage device 7 of the temperature information.
  • Container 1 1 and memory Rewrites the set value of the control voltage in the table of the storage device 7 read from the unit 7 and applied to the voltage value comparator 8 with the current value of the control voltage detected by the voltage detector 9.
  • the output of the phase comparator 3 changes the phase of the reference frequency signal from the reference oscillator 1 to the phase of the frequency-divided signal from the frequency divider 2.
  • a switching control circuit 13 that drives the switching circuit 10 to switch the input of the charge pump 4 from the voltage value comparator 8 to the phase comparator 3 at the moment when the alignment is completed,
  • the basic operation is the same as the operation of the PLL frequency synthesizer according to the second embodiment. That is, the storage device 7 sets the control voltage to be output to the voltage value comparator 8 based on a table indicating the correspondence between the frequency division number stored in advance, the control voltage value given to the voltage controlled oscillator 6 and the temperature condition. Read out the value.
  • the voltage value comparator 8 If the difference between the set value of the control voltage and the current value of the control voltage detected by the voltage detector 9 is larger than a predetermined threshold value, the charge pump 4 is driven so that the difference becomes smaller. Then, by changing the control voltage supplied from the loop filter 5 to the voltage-controlled oscillator 6, the output frequency of the voltage-controlled oscillator 6 approaches the target frequency.
  • the voltage value comparison is performed in the same manner as in the fourth embodiment.
  • the switch 8 outputs a signal to the switching control circuit 13 to instruct the switching.
  • the switching control circuit 13 checks that the output of the phase comparator 3 matches the phase of the reference frequency signal from the reference oscillator 1 with the phase of the divided signal from the frequency divider 2.
  • the switching circuit 10 is driven to switch the input of the charge pump 4 from the voltage comparator 8 to the phase comparator 3 and connect them.
  • the rewrite control circuit 12 reads out the data from the storage device 7 and applies the voltage to the voltage value comparator 8 as in the third embodiment.
  • the set value of the voltage is updated with the current value of the control voltage detected by the voltage detector 9. In this way, the latest correspondence between the control voltage value applied to the voltage controlled oscillator 6 and the frequency division number to obtain the desired frequency is always stored in the storage device 7. This makes it possible to automatically correct changes in the characteristics of the system due to aging and the like.
  • the eighth embodiment even when the temperature of the voltage controlled oscillator 6 or its ambient temperature changes during operation, synchronization becomes impossible. This has the effect of maintaining a high-speed frequency switching response. Also, for conditions other than temperature, the condition is set as a parameter, and a table indicating the correspondence between the parameter and the frequency division number and the control voltage value is stored in the storage device 7 in advance, and means for detecting the condition is provided. This makes it possible to add a similar compensation function.
  • the disturbance of the control voltage that may occur when driving the switching circuit 10 is suppressed, and the frequency immediately after the input of the charge pump 4 is connected to the phase comparator 3 is suppressed.
  • the pull-in operation can be performed smoothly, and as a result, the frequency switching response can be further speeded up.
  • the PLL frequency synthesizer according to the present invention provides high frequency stability in a synchronized state by switching frequencies at high speed in a mobile phone such as a cellular phone while suppressing phase noise and nearby spurious. Suitable for

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明 細 書
P L L周波数シンセサイザおよび P L L周波数
シンセサイザを制御する方法 技術分野
この発明は、 セルラー電話等の移動電話等に使用され高速に周波数を 切り換える P L L周波数シンセサイザおよび P L L周波数シンセサイザ を制御する方法に関するものである。 背景技術
第 1図は例えば日本特許公開公報平 6— 1 2 5 2 7 0号に開示された 従来の P L L周波数シンセサイザの一例の構成を示すブロ ック図であり 、 図において、 1は基準となる周波数を有する基準周波数信号を発生す る基準発振器、 2は電圧制御発信器 6の出力を分周する分周器、 3は基 準発振器 1からの基準周波数信号の位相と分周器 2が出力する分周信号 の位相とを比較してその位相差に相当する値を有する位相差信号を出力 する位相比較器、 4は位相比較器 3の出力する位相差信号によって駆動 され、 基準周波数信号と分周信号との間の位相差に応じた幅を有するパ ルス信号を出力するチヤ一ジポンプ、 5はチヤ一ジポンプ 4からのパル ス信号を平滑して制御信号として電圧制御発信器 6へ出力するループフ ィル夕である。
次に動作について説明する。
目的の周波数を有する電圧制御発振器 6の出力信号は、 分周器 2の作 用により、 設定された分周数で分周され、 分周信号となる。 基準発振器 1の出力である基準周波数信号と分周信号とが位相比較器 3に入力され ると、 位相比較器 3はそれらの信号の位相を比較し位相差に相当する値 を有する位相差信号をチャージポンプ 4に出力する。 チャージポンプ 4 は、 位相比較器 3の出力する位相差信号によって駆動され、 基準周波数 信号と分周信号との間の位相差に相当する幅を有するパルス信号をルー プフィル夕 5 に出力する。 ループフ ィル夕 5は、 チャージポンプ 4から のパルス信号を平滑して、 電圧制御発振器 6 を制御するための制御電圧 を出力する。 ループフィル夕 5がチヤ一ジポンプ 4からのパルス信号を 受け取ると、 ループフ ィル夕 5 内のキャパシ夕が充電されるかまたはキ ャパシ夕に蓄えられた電荷が放電される。 その結果、 電圧制御発振器 6 へ供給される制御電圧が変化する。 したがって、 基準発振器 1 からの基 準周波数信号と分周器 2からの分周信号との間に位相差がある場合には 、 チャージポンプ 4はその位相差に相当する幅を有するパルス信号を出 力するので、 電圧制御発振器 6へ供給される制御電圧が変化し、 電圧制 御発振器 6の出力信号の周波数が変化する。 この動作は、 基準信号周波 数と分周信号との間に位相差がなく なるまで継続される。 位相差がなく なったとき、 P L L周波数シンセサイザは同期状態となり、 このときの 電圧制御発振器 6の出力信号の周波数は、 基準周波数信号の周波数に分 周器 2 に設定された分周数を乗じた周波数に等しく なる。 したがって、 分周器 2 に設定する分周数 (整数) を変化させることによ り、 電圧制御 発振器 6の出力信号を、 基準周波数信号の整数倍の周波数に設定するこ とができる。
従来の P L L周波数シンセサイザは以上のように構成されているので 、 チャージポンプ 4から出力されるパルス信号を平滑し電圧制御発振器 6への制御電圧を生成するループフィル夕 5の平滑作用が十分でなけれ ば、 電圧制御発振器 6の出力信号の位相雑音や、 目的の周波数の近傍に 発生するスプリアスが増大するという課題があった。 この課題を解決す るための措置としてループフィル夕 5の平滑作用を十分に大き くするこ とが考えられるが、 そのためにはループフィル夕 5の時定数を大き くす る必要がある。 しかしながら、 一般に、 ループフィル夕 5の時定数が大 きいと、 系が非同期状態から同期状態に遷移するために必要な時間が長 くなつてしまう。 したがって、 ループフィル夕 5の平滑作用を十分に大 き く しょう とすると、 分周数を変更して出力信号の周波数を変化させる 場合の遷移時間を長く して しまう こととなる。 すなわち、 周波数切り換 え時の応答が遅くなる。 逆に、 周波数切り換え応答を速く するためには 、 位相雑音ゃスプリアスの増大を許容する必要がある。 このように、 従 来の P L L周波数シンセサイザでは、 位相雑音ゃスプリアスの抑制と、 周波数切り換え応答の高速化とは、 ト レー ドオフの関係にあり、 これら を両立させることが困難であるという課題があった。
この発明は上記のような課題を解決するためになされたもので、 時定 数の大きなループフィル夕を用いて、 位相雑音ゃスプリアスを抑制しな がら、 なおかつ、 高速に周波数切り換えられる P L L周波数シンセサイ ザを得ることを目的とする。 発明の開示
請求の範囲第 1項記載の発明に係る P L L周波数シンセサイザは、 電 圧制御発振器に印加する制御電圧の現在の値を検出する電圧検出手段と 、 分周器に設定される分周数の複数の設定値と電圧制御発振器に印加さ れる制御電圧の複数の設定値との対応関係を示すテーブルを予め記憶し ており、 分周器に設定された分周数に対応する制御電圧の設定値をテ一 プルから読み出しこの設定値を出力する記憶手段と、 電圧検出手段によ り検出された制御電圧の現在の値と記憶手段から出力される制御電圧の 設定値とを比較しその比較結果を出力するとともに、 その設定値に対応 する出力信号を出力する電圧値比較手段と、 分周器の出力する分周信号 の位相と基準周波数信号の位相差を示す、 位相比較器が生成する位相差 信号と電圧値比較手段の出力信号とを切り換えてチャージポンプへ出力 する切り換え手段と、 比較結果が検出した制御電圧の現在の値と記憶手 段からの制御電圧の設定値との差が所定値より大きい旨を示している場 合には、 電圧値比較手段の出力信号によりチャージポンプを駆動し、 そ れ以外の場合には、 位相比較器からの位相差信号によりチャージポンプ を駆動するように切り換え手段を制御する制御手段とを備えたものであ る。
このことによって、 制御電圧の現在の値を制御電圧の設定値と比較す ることにより 目的の周波数と電圧制御発振器の出力周波数の差が小さく なるように電圧制御発振器の出力周波数を変化させ、 さらに、 制御電圧 の現在の値と制御電圧の設定値との差が所定の範囲内まで近づいた後、 従来例と同様に、 基準周波数信号と電圧制御発振器の出力信号との位相 比較動作に切り換えて最終的に同期状態へ収束させることができる。 し たがって、 短時間での周波数切り換えの実行と、 同期状態における高い 周波数安定度並びに位相雑音およびスプリァスの抑制とを両立させるこ とが可能となる効果を奏する。
請求の範囲第 2項記載の発明に係る P L L周波数シンセサイザは、 電 圧制御発振器の温度またはその周囲の温度を検出する温度検出手段をさ らに備えており、 記憶手段は、 複数の温度条件のそれそれに対する分周 数の複数の設定値と制御電圧の複数の設定値との対応関係を示すテ一ブ ルを予め記憶しており、 温度検出手段から出力される温度情報と設定さ れる分周数とに対応する制御電圧の設定値をテーブルから読み出し電圧 値比較手段に出力するものである。
このことによって、 動作中に電圧制御発振器の温度が変化した場合で も、 P L L周波数シンセサイザが同期不可能になることを避け、 高速な 周波数切り換え応答を維持することができる効果を奏する。
請求の範囲第 3項記載の発明に係る P L L周波数シンセサイザは、 P L L周波数シンセサイザが同期状態に到達した際に、 電圧検出手段から 出力される制御電圧の現在の値で、 記憶手段に記憶された、 現在設定さ れている分周数に対応する制御電圧の設定値を書き換える書き換え制御 手段をさらに備えたものである。
このことによって、 制御電圧の設定値を最新の値に更新するので系の 特性の経年変化を自動的に補正できる効果を奏する。
請求の範囲第 4項記載の発明に係る P L L周波数シンセサイザは、 制 御手段が、 電圧検出手段が検出した制御電圧の現在の値と記憶手段から の制御電圧の設定値との差が所定値以下になつた後、 分周信号の位相と 基準周波数信号の位相とが合致した時にのみ位相比較器からの位相差信 号によ りチャージポンプを駆動するように切り換え手段を制御するもの である。
このことによって、 切り換え手段を制御した際に生じ得る制御電圧の 乱れを抑制するこ とができ、 その結果、 周波数切り換え応答をさらに高 速化することができる効果を奏する。
請求の範囲第 5項記載の発明に係る P L L周波数シンセサイザを制御 する方法は、 制御電圧の現在の値を検出する制御電圧検出ステップと、 分周器に設定される分周数の複数の設定値と電圧制御発振器に印加され る制御電圧の複数の設定値との対応関係を示すテーブルを予め記憶する 記憶ステツプ、 記憶されたテーブルから分周器に現在設定されている分 周数に対応する制御電圧の設定値を読み出す読み出しステップと、 その 設定値と検出した制御電圧の現在の値とを比較する比較ステ、ノブと、 比 較ステップで検出した制御電圧の現在の値と制御電圧の設定値との差が 大きいことが明らかになつた場合には、 位相比較器からの位相差信号に 代えて制御電圧の設定値に対応する値を有する信号によ りチャージボン プを駆動し、 それ以外の場合には、 位相比較器からの位相差信号によ り チャージポンプを駆動するチャージポンプ駆動ステップとを備えたもの である。
このことによって、 短時間での周波数切り換えの実行と、 同期状態に おける高い周波数安定度並びに位相雑音およびスプリアスの抑制とを両 立させることが可能となる効果を奏する。
請求の範囲第 6項記載の発明に係る P L L周波数シンセサイザを制御 する方法は、 電圧制御発振器の温度またはその周囲の温度を検出するス テツプをさらに備えており、 記憶ステップにおいて、 複数の温度条件の それぞれに対する分周数の複数の設定値と制御電圧の複数の設定値との 対応関係を示すテーブルを予め記憶し、 読み出しステップにおいて、 検 出された温度と現在設定されている分周数とに対応する制御電圧の設定 値を記憶されたテ一ブルから読み出すものである。
このことによって、 動作中に電圧制御発振器の温度が変化した場合で も、 P L L周波数シンセサイザが同期不可能になることを避け、 高速な 周波数切り換え応答を維持することができる効果を奏する。
請求の範囲第 7項記載の発明に係る P L L周波数シンセサイザを制御 する方法は、 P L L周波数シンセサイザが同期状態に到達した際に、 検 出した制御電圧の現在の値で、 現在設定されている分周数に対応する記 憶済みの制御電圧の設定値を書き換える書き換えステップをさらに備え ているものである。
このことによって、 制御電圧の設定値を最新の値に更新するので系の 特性の経年変化を自動的に補正できる効果を奏する。
請求の範囲第 8項記載の発明に係る P L L周波数シンセサイザを制御 する方法は、 チャージポンプ駆動ステップにおいて、 検出した制御電圧 の現在の値と読み出した制御電圧の設定値との差が小さ く なつた場合、 分周信号の位相と基準周波数信号の位相とが合致した時にのみ位相比較 器からの位相差信号によ りチャージポンプを駆動するものである。
このことによって、 切り換え手段を制御した際に生じ得る制御電圧の 乱れを抑制することができ、 その結果、 周波数切り換え応答をさらに高 速化することができる効果を奏する。 図面の簡単な説明
第 1 図は従来の P L L周波数シンセサイザの構成を示すブロ ック図で ある。
第 2図はこの発明の実施の形態 1 による P L L周波数シンセサイザの 構成を示すブロ ック図である。
第 3図はこの発明の実施の形態 2 による P L L周波数シンセサイザの 構成を示すブロック図である。
第 4図はこの発明の実施の形態 3 による P L L周波数シンセサイザの 構成を示すプロ ック図である。
第 5図はこの発明の実施の形態 4による P L L周波数シンセサイザの 構成を示すブロック図である。
第 6図はこの発明の実施の形態 5 による P L L周波数シンセサイザの 構成を示すブロック図である。
第 7図はこの発明の実施の形態 6 による P L L周波数シンセサイザの 構成を示すブロ ック図である。
第 8図はこの発明の実施の形態 7 による P L L周波数シンセサイザの 構成を示すブロック図である。
第 9図はこの発明の実施の形態 8 による P L L周波数シンセサイザの 構成を示すブロ ック図である。 発明を実施するための最良の形態
以下、 この発明をよ り詳細に説明するために、 この発明を実施するた めの最良の形態について、 添付の図面にしたがって説明する。
実施の形態 1 .
第 2図はこの発明の実施の形態 1 による P L L周波数シンセサイザの 構成を示すブロ ック図であ り、 図において、 1 は基準となる周波数を有 する基準周波数信号を発生する基準発振器、 2は電圧制御発信器 6の出 力を分周する分周器、 3は基準発振器 1からの基準周波数信号の位相と 分周器 2が出力する分周信号の位相とを比較してその位相差に相当する 値を有する位相差信号を出力する位相比較器、 4は位相比較器 3の出力 する位相差信号によって駆動され、 基準周波数信号と分周信号との位相 差に応じた幅を有するパルス信号を出力するチャージポンプ、 5はチヤ ージポンプ 4からのパルス信号を平滑して制御信号として電圧制御発信 器 6へ出力するループフィル夕である。 また、 7は目的の周波数を得る ために分周器 2 に設定される分周数の複数の設定値と、 目的の周波数を 得るために電圧制御発振器 6 に与えられる制御電圧の複数の設定値との 対応関係を示すテーブルが予め記憶された記憶装置 (記憶手段) 、 8は 記憶装置 7から入力される制御電圧の設定値と電圧検出器 (電圧検出手 段) 9 によ り検出された制御電圧の現在の値とを比較し、 その差が所定 のしきい値よ り大きい場合は、 切り換え回路 (切り換え手段) 1 0 を切 り換えてチャージポンプ 4の入力を自身の出力に接続する電圧値比較器 (電圧値比較手段、 制御手段) である。 なお、 この発明の P L L周波数 シンセサイザのループフィル夕 5の時定数は、 位相雑音ゃスプリァスを 十分に抑制することができるほど大きい。 次に動作について説明する。
目的の周波数を得るために分周数を分周器 2 に設定した直後は、 電圧 制御発振器 6の出力信号の周波数は目的の周波数とは異なる。 既に述べ たように、 従来の P L L周波数シンセサイザでは、 周波数切り換え時に 、 位相比較器 3 によ り分周器 2からの分周信号の位相と基準周波数信号 の位相とを比較し、 目的の周波数と電圧制御発振器 6の出力信号の周波 数との差が小さ くなるように、 電圧制御発振器 6の出力信号の周波数を 徐々に変化させ、 最終的に同期状態へと導いていた。 ところで、 分周器 2からの分周信号と基準周波数信号との間の瞬時的な位相関係は、 それ らの信号の周波数の関係からは一意的には決まらない。 したがって、 電 圧制御発振器 6の出力信号の周波数を目的の周波数へ近づける上記の比 較動作が、 周波数または制御電圧ではなく、 位相に基づいて行われてい るので、 電圧制御発振器 6の出力信号の周波数は増減を繰り返しながら 徐々に目的の周波数に近づいて行く傾向があり、 収束するまでに冗長な 時間を必要とする。 また、 既に述べたように、 この時間はループフィル 夕 5の時定数が大きいほど長い。
これに対して、 この発明によれば、 電圧制御発振器 6 に印加される制 御電圧と出力信号の周波数との間には、 一定の条件の下では一意的な対 応関係があることに着目 し、 分周器 2 に設定される分周数の複数の設定 値と、 目的の周波数を得るために電圧制御発振器 6 に与えられる制御電 圧の複数の設定値との間の一意的な対応関係を示すテーブルが予め記憶 装置 7に記憶される。 この対応関係は、 予め P L L周波数シンセサイザ の動作特性を計測することによって、 求めることができる。
分周器 2 に印加される分周数と同じものが記憶装置 7に入力されると 、 記憶装置 7はその設定された分周数に対応する制御電圧の設定値をテ —ブルから読み出しその設定値を電圧値比較器 8 に出力する。 一方、 電 圧検出器 9は、 ループフィル夕 5から電圧制御発振器 6 に与えられてい る制御電圧の現在の値を検出して電圧値比較器 8に出力する。 電圧値比 較器 8は、 記憶装置 Ίから入力される制御電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の値とを比較し、 その差が所定のしき い値より大きいか否かを判定する。 そして、 その差が所定のしきい値よ り大きい場合は、 切り換え回路 1 0を切り換えてチャージポンプ 4の入 力を電圧値比較器 8の出力に接続する。 電圧値比較器 8は、 記憶装置 7 から出力される制御電圧の設定値と電圧検出器 9 によ り検出された制御 電圧の現在の値との差が小さ くなるように、 チヤ一ジポンプ 4を駆動し 、 ループフィル夕 5から電圧制御発振器 6へ与えられる制御電圧を変化 させることによ り、 電圧制御発振器 6の出力信号の周波数を目的の周波 数に近づける。
上記したように電圧制御発振器 6 に印加される制御電圧とその出力信 号の周波数との間には一定条件下においては一意的な対応関係があり、 制御電圧を変化させた際の出力信号の周波数の時間的な過渡応答も通常 全く 問題とならない程度に高速であるので、 制御電圧の現在の値と設定 値との比較動作は間接的に周波数を比較することと等価である。 その比 較結果にしたがって、 電圧制御発振器 6の出力信号の周波数は、 冗長な 時間を費やすことなく、 目的の周波数に近づく ことができる。
しかしながら、 予め記憶された制御電圧の設定値と電圧制御発振器 6 に与えられている制御電圧の現在の値との比較のみでは、 一般に、 P L L周波数シンセサイザに求められる高い周波数安定度を実現することは 困難である。 したがって、 記憶装置 7から出力される制御電圧の設定値 と電圧検出器 9 によ り検出された制御電圧の現在の値との差が所定のし きい値以下となり、 制御電圧の現在の値が設定値の所定の範囲内まで近 づいた後、 従来例と同様の動作である、 基準発振器 1 からの基準周波数 信号の位相と分周信号の位相との比較動作に切り換え、 最終的に P L L 周波数シンセサイザを同期状態へ収束させる。 すなわち、 記憶装置 7か らの制御電圧の設定値と電圧検出器 9 によ り検出された制御電圧値との 差が所定のしきい値以下になると、 電圧値比較器 8は切り換え回路 1 0 を切り換えて、 チャージポンプ 4の入力を位相比較器 3の出力に接続す る。 この結果、 この実施の形態 1 による P L L周波数シンセサイザは従 来例と同様な動作状態に切り換わる。 そして、 最終的には、 基準発振器 1からの基準信号周波数と分周器 2からの分周信号との間に位相差がな くなり P L L周波数シンセサイザは同期状態となる。 このときの電圧制 御発振器 6の出力信号の周波数は、 基準周波数信号の周波数に分周器 2 に設定された分周数を乗じた周波数に等しく なる。
以上のように、 この実施の形態 1 によれば、 時定数の大きなループフ ィル夕 5 を用いて位相雑音ゃスプリアスを抑制しながら、 記憶装置 7か ら入力される制御電圧の設定値と電圧検出器 9 によ り検出された制御電 圧の現在の値との差が所定のしきい値よ り大きい場合は、 記憶装置 7に 予め記憶した情報に基づいて制御電圧値を制御するので、 周波数切り換 え時に高速に周波数を変化させることができる効果を奏する。 さらに、 同期状態における高い周波数安定度を得ることができ且つ位相雑音や近 傍スプリアスを抑制するこ とができる効果を奏する。 実施の形態 2 .
第 3図はこの発明の実施の形態 2 による P L L周波数シンセサイザの 構成を示すブロ ック図であ り、 図において、 第 1図のものと同一符号は 同一または相当部分を示すので説明を省略する。 また、 第 3図において 、 1 1は電圧制御発振器 6の温度またはその周囲の温度を検出しその温 度情報を記憶装置 7 に通知する温度検出器である。 電圧制御発振器 6に印加される制御電圧と電圧制御発振器 6の出力す る出力信号の周波数とは一定条件下では一意的に対応するが、 温度等の 条件が変化した場合にはその対応関係も変化する。 上記実施の形態 1に 示した構成では、 例えば電圧制御発振器 6の温度が変化すると、 記憶装 置 7に記憶されている分周数の各設定値と制御電圧の各設定値との対応 関係が実際の対応関係からずれてしまうことがあり、 そのために周波数 切り換え応答が遅くなる可能性がある。 さらに、 その対応関係のずれが 電圧値比較器 8のしきい値を越えた場合には、 目的の周波数に収束する ことが不可能になることもあり得る。 このような問題を解決するために 、 この実施の形態 2による P L L周波数シンセサイザは、 上記実施の形 態 1の構成に加えて、 温度補償機能を備えたものである。
次に動作について説明する。
想定し得る複数の温度条件のそれぞれにおける、 分周数の複数の設定 値と電圧制御発振器 6に与えられる制御電圧の複数の設定値との間の対 応関係が予め計測され、 その対応関係を示すテーブルが記憶装置 7に予 め記憶される。 そして、 分周器 2に印加される分周数と同じものが記憶 装置 7に印加されると、 記憶装置 7はその設定された分周数と温度検出 器 1 1 によって検出された温度情報に対応する制御電圧の設定値を記憶 された対応関係のテーブルから読み出しその設定値を電圧値比較器 8に 出力する。 また、 電圧検出器 9は、 上記実施の形態 1 と同様に、 ループ フィル夕 5から電圧制御発振器 6に与えられている制御電圧の現在の値 を検出して電圧値比較器 8に出力する。 電圧値比較器 8は、 設定された 分周数と温度検出器 1 1によって検出された温度情報とに対応した、 記 憶装置 7から入力される制御電圧の設定値と、 電圧検出器 9から入力さ れる制御電圧の現在の値とを比較し、 その差が所定のしきい値より大き い場合は、 切り換え回路 1 0を切り換えてチャージポンプ 4の入力を電 圧値比較器 8の出力に接続する。 電圧値比較器 8は、 記憶装置 7からの 制御電圧の設定値,と電圧検出器 9 によ り検出された制御電圧の現在の値 との差が小さ く なるように、 チャージポンプ 4を駆動し、 ループフィル 夕 5から電圧制御発振器 6へ与えられる制御電圧を変化させることによ り、 電圧制御発振器 6の出力周波数を目的の周波数に近づける。 記憶装 置 7からの制御電圧の設定値と電圧検出器 9 によ り検出された制御電圧 の現在の値との差が所定のしきい値よ り小さ く なると、 電圧値比較器 8 は切り換え回路 1 0を切り換えて、 チャージポンプ 4の入力を位相比較 器 8の出力に接続する。 この結果、 この実施の形態 2 による P L L周波 数シンセサイザは従来例と同様な動作状態に切り換わる。 そして、 最終 的には、 基準発振器 1 からの基準信号周波数と分周器 2からの分周信号 との間に位相差がなく な り P L L周波数シンセサイザは同期状態となる 。 このときの電圧制御発振器 6の出力信号の周波数は、 基準周波数信号 の周波数に分周器 2 に設定された分周数を乗じた周波数に等しくなる。
また、 動作中に電圧制御発振器 6の温度またはその周囲温度が変化す ると、 記憶装置 7は予め記憶された分周数と電圧制御発振器 6 に与えら れる制御電圧値と温度条件との対応関係を示すテーブルに基づき、 電圧 値比較器 8 に出力する制御電圧の設定値を変化させる。 以下、 上記した ように、 電圧値比較器 8は、 記憶装置 7からの制御電圧の設定値と電圧 検出器 9 によ り検出された制御電圧の現在の値との差が所定のしきい値 より大きいならば、 その差が小さ くなるようにチャージポンプ 4を駆動 し、 ループフィル夕 5から電圧制御発振器 6へ与えられる制御電圧を変 化させることによ り、 電圧制御発振器 6の出力周波数を目的の周波数に 近づける。
以上のように、 この実施の形態 2 によれば、 動作中に電圧制御発振器 6の温度またはその周囲温度が変化した場合でも、 同期不可能になるこ とを避け、 高速な周波数切り換え応答を維持することができる効果を奏 する。
また、 温度以外の条件についても、 その条件をパラメ一夕としてそれ と分周数および制御電圧値との対応関係を示すテーブルを記憶装置 7に 予め記憶しておき、 その条件を検出する手段を備えることによ り、 同様 の補償機能を付加することが可能である。 実施の形態 3 .
第 4図はこの発明の実施の形態 3 による P L L周波数シンセサイザの 構成を示すブロック図であり、 図において、 第 1図のものと同一符号は 同一または相当部分を示すので説明を省略する。 また、 第 4図において 、 1 2は系が同期状態になった際に、 記憶装置 7から読み出され電圧値 比較器 8に印加された、 記憶装置 7のテーブル内の制御電圧の設定値を 、 電圧検出器 9 によ り検出された制御電圧の現在の値で更新する書き換 え制御回路 (書き換え制御手段) である。 '
実施の形態 3による P L L周波数シンセサイザは、 上記実施の形態 1 による構成に加えて、 目的の周波数を得るために分周器 2 に設定される 分周数と電圧制御発振器 6が目的の周波数の出力信号を出力するために 必要な制御電圧値との対応関係が、 例えば電圧制御発振器 6等の経年変 化など何らかの要因で、 記憶装置 7に予め記憶させておいた対応関係か らずれてきた場合に、 これを補正する機能を備えたものである。
次に動作について説明する。
上記実施の形態 1 と同様に、 目的の周波数を得るために分周器 2 に設 定される分周数の複数の設定値と、 目的の周波数を得るために電圧制御 発振器 6 に与えられる制御電圧の複数の設定値との対応関係を示すテー ブルが予め記憶装置 7 に記憶される。 分周器 2 に印加される分周数と同 じものが記憶装置 7に印加されると、 記憶装置 7はその設定された分周 数に対応する制御電圧の設定値をテーブルから読み出しその設定値を電 圧値比較器 8に出力する。 また、 電圧検出器 9は、 ループフィル夕 5か ら電圧制御発振器 6 に与えられている制御電圧の現在の値を検出して電 圧値比較器 8に出力する。 電圧値比較器 8は、 記憶装置 7から入力され る制御電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の 値とを比較し、 その差が所定のしきい値よ り大きい場合は、 切り換え回 路 1 0を切り換えてチャージポンプ 4の入力を電圧値比較器 8の出力に 接続する。 電圧値比較器 8は、 記憶装置 7からの制御電圧の設定値と電 圧検出器 9 によ り検出された制御電圧の現在の値との差が小さ くなるよ うに、 チャージポンプ 4を駆動し、 ループフィル夕 5から電圧制御発振 器 6へ与えられる制御電圧を変化させることによ り、 電圧制御発振器 6 の出力信号の周波数を目的の周波数に近づける。 記憶装置 7からの制御 電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の値との 差が所定のしきい値よ り小さ くなると、 電圧値比較器 8は切り換え回路 1 0を切り換えて、 チャージポンプ 4の入力を位相比較器 8の出力に接 続する。 この結果、 この実施の形態 3による P L L周波数シンセサイザ は従来例と同様な動作状態に切り換わる。 そして、 最終的には、 基準発 振器 1からの基準信号周波数と分周器 2からの分周信号との間に位相差 がなくなり P L L周波数シンセサイザは同期状態となる。 このときの電 圧制御発振器 6の出力信号の周波数は、 基準周波数信号の周波数に分周 器 2に設定された分周数を乗じた周波数に等しく なる。
このようにして系が同期状態に到達すると、 書き換え制御回路 1 2は 、 記憶装置 7から読み出され電圧値比較器 8 に印加された、 記憶装置 7 のテ一ブル内の制御電圧の設定値を、 電圧検出器 9 によ り検出された制 御電圧の現在の値で更新する。 このようにして、 常に、 目的の周波数を 得るために電圧制御発振器 6 に与えられる制御電圧の設定値と分周数の 設定値との間の最新の対応関係が記憶装置 7 に格納されることとなる。 これによ り、 経年変化などによる系の特性の変化を自動的に補正するこ とが可能となる。
以上のように、 この実施の形態 3 によれば、 位相雑音および近傍スプ リアスを抑制しつつ、 高速な周波数切り換え応答を実現でき、 さらに、 系の特性の経年変化を自動的に補正できる効果を奏する。 実施の形態 4 .
第 5図はこの発明の実施の形態 4による P L L周波数シンセサイザの 構成を示すブロック図であり、 図において、 第 1図のものと同一符号は 同一または相当部分を示すので説明を省略する。 また、 第 5図において 、 1 3は電圧値比較器 8から切り換え指示を受けると、 位相比較器 3の 出力が基準発振器 1からの基準周波数信号の位相が分周器 2からの分周 信号の位相と揃ったこ とを示した瞬間に、 切り換え回路 1 0を駆動して チャージポンプ 4の入力を電圧値比較器 8から位相比較器 3に切り換え て接続する切り換え制御回路 (制御手段) である。
この実施の形態 4による P L L周波数シンセサイザは、 上記実施の形 態 1の構成に加えて、 チャージポンプ 4の入力を電圧値比較器 8から位 相比較器 3 に切り換える際に発生し得る制御電圧の乱れを緩和するため の切り替え制御回路 1 3を備えているものである。
次に動作について説明する。
上記実施の形態 1 と同様に、 目的の周波数を得るために分周器 2 に設 定される分周数の複数の設定値と、 目的の周波数を得るために電圧制御 発振器 6 に与えられる制御電圧の複数の設定値との対応関係を示すテ一 ブルが予め記憶装置 7 に記憶される。 分周器 2 に印加される分周数と同 じものが記憶装置 7 に印加されると、 記憶装置 7はその設定された分周 数に対応する制御電圧の設定値をテーブルから読み出しその設定値を電 圧値比較器 8 に出力する。 また、 電圧検出器 9は、 ループフィル夕 5か ら電圧制御発振器 6 に与えられている制御電圧の現在の値を検出して電 圧値比較器 8に出力する。 電圧値比較器 8は、 記憶装置 7から入力され る制御電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の 値とを比較し、 その差が所定のしきい値よ り大きい場合は、 切り換え回 路 1 0を切り換えてチャージポンプ 4の入力を電圧値比較器 8の出力に 接続する。 電圧値比較器 8は、 記憶装置 7からの制御電圧の設定値と電 圧検出器 9によ り検出された制御電圧の現在の値との差が小さ くなるよ うに、 チャージポンプ 4を駆動し、 ループフィル夕 5から電圧制御発振 器 6へ与えられる制御電圧を変化させることによ り、 電圧制御発振器 6 の出力信号の周波数を目的の周波数に近づける。
この周波数引き込みの過程において、 記憶装置 7からの制御電圧の設 定値と電圧検出器 9 によ り検出された制御電圧の現在の値との差が所定 のしきい値以下になる と、 電圧値比較器 8から切り換え制御回路 1 3 に 対して切り換えを指示する信号が出力される。 切り換え制御回路 1 3は 、 その切り換え指示を受けると、 位相比較器 3の出力が基準発振器 1か らの基準周波数信号の位相が分周器 2からの分周信号の位相と揃ったこ とを示した瞬間に、 切り換え回路 1 0を駆動してチャージポンプ 4の入 力を電圧値比較器 8から位相比較器 3に切り換えて接続する。 この動作 により、 チャージポンプ 4の入力が位相比較器 3に接続された直後の周 波数引き込み動作がスムーズに行われ、 周波数切り換え応答をさらに高 速化することができる。 なお、 切り換え制御回路 1 3は切り換え指示を 受けとつても、 基準発振器 1 からの基準周波数信号の位相が分周器 2か らの分周信号の位相と揃わないならば、 チャージポンプ 4の入力を電圧 値比較器 8に接続したままに切り換え回路 1 0を制御する。
位相比較器 3の出力が基準発振器 1からの基準周波数信号の位相が分 周器 2からの分周信号の位相と揃ったことを示した瞬間に、 この実施の 形態 4による P L L周波数シンセサイザは従来例と同様な動作状態に切 り換わる。 このようにして、 基準発振器 1からの基準信号周波数と分周 器 2からの分周信号との間に位相差がなく なり P L L周波数シンセサイ ザは同期状態となる。 このときの電圧制御発振器 6の出力信号の周波数 は、 基準周波数信号の周波数に分周器 2 に設定された分周数を乗じた周 波数に等しく なる。
以上のように、 この実施の形態 4によれば、 切り換え制御回路 1 3が 動作して電圧値比較器 8からの出力信号に代えて位相比較器 3からの位 相差信号をチヤ一ジポンプ 4に出力するように切り換え回路 1 0を駆動 する際に生じ得る制御電圧の乱れを抑制してチャージポンプ 4の入力が 位相比較器 3に接続された直後の周波数引き込み動作をスムーズに実行 することができ、 その結果、 周波数切り換え応答をさ らに高速化するこ とができる効果を奏する。 実施の形態 5 .
第 6図はこの発明の実施の形態 5 による P L L周波数シンセサイザの 構成を示すブロ ック図であり、 図において、 第 3図および第 4図のもの と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態 5 による P L L周波数シンセサイザは、 上記実施の形 態 2および上記実施の形態 3 による P L L周波数シンセサイザの特徴を 兼ね備えた構成を有している。 すなわち、 この実施の形態による P L L 周波数シンセサイザは、 目的の周波数を得るために分周器 2 に設定され る分周数の複数の設定値と、 目的の周波数を得るために電圧制御発振器 6 に与えられる制御電圧の複数の設定値との対応関係を示すテーブルが 予め記憶された記憶装置 7 と、 電圧制御発振器 6 に印加される制御電圧 の現在の値を検出する電圧検出器 9 と、 記憶装置 7から入力される制御 電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の値とを 比較し、 その差が所定のしきい値よ り大きい場合は、 切り換え回路 1 0 を切り換えてチャージポンプ 4の入力を自身の出力に接続する電圧値比 較器 8 と、 電圧制御発振器 6の温度またはその周囲の温度を検出しその 温度情報を記憶装置 7 に通知する温度検出器 1 1 と、 記憶装置 7から読 み出され電圧値比較器 8 に印加された、 記憶装置 7のテーブル内の制御 電圧の設定値を、 電圧検出器 9 によ り検出された制御電圧の現在の値で 更新する書き換え制御回路 1 2 とを備えている。
次に動作について説明する。
基本的な動作は上記実施の形態 2 による P L L周波数シンセサイザの 動作と同様である。 すなわち、 記憶装置 7は予め記憶された分周数と電 圧制御発振器 6 に与えられる制御電圧値と温度条件との対応関係を示す テーブルに基づき、 電圧値比較器 8に出力する制御電圧の設定値を読み 出す。 以下、 既に述べたように、 電圧値比較器 8は、 記憶装置 7からの 制御電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の値 との差が所定のしきい値よ り大きいならば、 その差が小さ く なるように チャージポンプ 4を駆動し、 ループフィル夕 5から電圧制御発振器 6へ 与えられる制御電圧を変化させることによ り、 電圧制御発振器 6の出力 周波数を目的の周波数に近づける。
その後系が同期状態に到達すると、 上記実施の形態 3 と同様に、 書き 換え制御回路 1 2は、 記憶装置 7から読み出され電圧値比較器 8 に印加 された、 記憶装置 7のテーブル内の制御電圧の設定値を、 電圧検出器 9 によ り検出された制御電圧の現在の値で更新する。 このようにして、 常 に、 目的の周波数を得るために電圧制御発振器 6 に与えられる制御電圧 値と分周数との間の最新の対応関係が記憶装置 7に格納されることとな る。 これによ り、 経年変化などによる系の特性の変化を自動的に補正す ることが可能となる。
以上のように、 この実施の形態 5によれば、 動作中に電圧制御発振器 6の温度またはその周囲温度が変化した場合でも、 同期不可能になるこ とを避け、 高速な周波数切り換え応答を維持することができる効果を奏 する。 また、 温度以外の条件についても、 その条件をパラメ一夕と して それと分周数および制御電圧値との対応関係を示すテーブルを記憶装置 7に予め記憶しておき、 その条件を検出する手段を備えることによ り、 同様の補償機能を付加することが可能である。
さらに、 この実施の形態 5 によれば、 位相雑音および近傍スプリアス を抑制しつつ、 高速な周波数切り換え応答を実現でき、 さらに、 系の特 性の経年変化を自動的に補正できる効果を奏する。 実施の形態 6 .
第 7図はこの発明の実施の形態 6 による P L L周波数シンセサイザの 構成を示すブロ ック図であ り、 図において、 第 3図および第 5図のもの と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態 6 による P L L周波数シンセサイザは、 上記実施の形 態 2および上記実施の形態 4による P L L周波数シンセサイザの特徴を 兼ね備えた構成を有している。 すなわち、 この実施の形態による P L L 周波数シンセサイザは、 目的の周波数を得るために分周器 2 に設定され る分周数の複数の設定値と、 目的の周波数を得るために電圧制御発振器 6に与えられる制御電圧の複数の設定値との対応関係を示すテーブルが 予め記憶された記憶装置 7 と、 電圧制御発振器 6 に印加される制御電圧 の現在の値を検出する電圧検出器 9 と、 記憶装置 7から入力される制御 電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の値とを 比較し、 その差が所定のしきい値よ り大きい場合は、 切り換え回路 1 0 を切り換えてチャージポンプ 4の入力を自身の出力に接続する電圧値比 較器 8 と、 電圧制御発振器 6の温度またはその周囲の温度を検出しその 温度情報を記憶装置 7 に通知する温度検出器 1 1 と、 電圧値比較器 8か ら切り換え指示を受けると、 位相比較器 3の出力が基準発振器 1 からの 基準周波数信号の位相が分周器 2からの分周信号の位相と揃ったことを 示した瞬間に、 切り換え回路 1 0 を駆動してチャージポンプ 4の入力を 電圧値比較器 8から位相比較器 3 に切り換えて接続する切り換え制御回 路 1 3 とを備えている。
次に動作について説明する。
基本的な動作は上記実施の形態 2 による P L L周波数シンセサイザの 動作と同様である。 すなわち、 上記実施の形態 2 と同様に、 記憶装置 7 は予め記憶された分周数と電圧制御発振器 6 に与えられる制御電圧値と 温度条件との対応関係を示すテーブルに基づき、 電圧値比較器 8に出力 する制御電圧の設定値を読み出す。 以下、 既に述べたように、 電圧値比 較器 8は、 記憶装置 7からの制御電圧の設定値と電圧検出器 9 によ り検 出された制御電圧の現在の値との差が所定のしきい値よ り大きいならば 、 その差が小さ く なるようにチヤ一ジポンプ 4を駆動し、 ループフ ィル 夕 5から電圧制御発振器 6へ与えられる制御電圧を変化させることによ り、 電圧制御発振器 6の出力周波数を目的の周波数に近づける。
記憶装置 7からの制御電圧の設定値と電圧検出器 9 によ り検出された 制御電圧の現在の値との差が所定のしきい値以下になると、 上記実施の 形態 4 と同様に、 電圧値比較器 8から切り換え制御回路 1 3に対して切 り換えを指示する信号が出力される。 切り換え制御回路 1 3は、 その切 り換え指示を受けると、 位相比較器 3の出力が基準発振器 1からの基準 周波数信号の位相が分周器 2からの分周信号の位相と揃ったことを示し た瞬間に、 切り換え回路 1 0を駆動してチャージポンプ 4の入力を電圧 値比較器 8から位相比較器 3 に切り換えて接続する。 この動作によ り、 チャージポンプ 4の入力が位相比較器 3に接続された直後の周波数引き 込み動作がスムーズに行われ、 周波数切り換え応答をさらに高速化する ことができる。
以上のように、 この実施の形態 6 によれば、 動作中に電圧制御発振器 6の温度またはその周囲温度が変化した場合でも、 同期不可能になるこ とを避け、 高速な周波数切り換え応答を維持することができる効果を奏 する。 また、 温度以外の条件についても、 その条件をパラメ一夕として それと分周数および制御電圧値との対応関係を示すテーブルを記憶装置 7に予め記憶しておき、 その条件を検出する手段を備えることによ り、 同様の補償機能を付加することが可能である。
さらに、 この実施の形態 6 によれば、 切り換え回路 1 0を駆動する際 に生じ得る制御電圧の乱れを抑制してチャージポンプ 4の入力が位相比 較器 3に接続された直後の周波数引き込み動作をスムーズに実行するこ とができ、 その結果、 周波数切り換え応答をさらに高速化することがで きる効果を奏する。 実施の形態 7 .
第 8図はこの発明の実施の形態 7による P L L周波数シンセサイザの 構成を示すブロ ック図であ り、 図において、 第 4図および第 5 図のもの と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態 7 による P L L周波数シンセサイザは、 上記実施の形 態 3および上記実施の形態 4による P L L周波数シンセサイザの特徴を 兼ね備えた構成を有している。 すなわち、 この実施の形態による P L L 周波数シンセサイザは、 目的の周波数を得るために分周器 2 に設定され る分周数の複数の設定値と、 目的の周波数を得るために電圧制御発振器 6 に与えられる制御電圧の複数の設定値との対応関係を示すテ一ブルが 予め記憶された記憶装置 7 と、 電圧制御発振器 6 に印加される制御電圧 の現在の値を検出する電圧検出器 9 と、 記憶装置 7から入力される制御 電圧の設定値と電圧検出器 9によ り検出された制御電圧の現在の値とを 比較し、 その差が所定のしきい値よ り大きい場合は、 切り換え回路 1 0 を切り換えてチャージポンプ 4の入力を自身の出力に接続する電圧値比 較器 8 と、 記憶装置 7から読み出され電圧値比較器 8 に印加された、 記 憶装置 7のテーブル内の制御電圧の設定値を、 電圧検出器 9 によ り検出 された制御電圧の現在の値で更新する書き換え制御回路 1 2 と、 電圧値 比較器 8から切り換え指示を受けると、 位相比較器 3の出力が基準発振 器 1 からの基準周波数信号の位相が分周器 2からの分周信号の位相と揃 つたことを示した瞬間に、 切り換え回路 1 0 を駆動して、 チャージボン プ 4の入力を電圧値比較器 8から位相比較器 3に切り換えて接続する切 り換え制御回路 1 3 とを備えている。
次に動作について説明する。
基本的な動作は上記実施の形態 4による P L L周波数シンセサイザの 動作と同様である。 すなわち、 記憶装置 7からの制御電圧の設定値と電 圧検出器 9 によ り検出された制御電圧の現在の値との差が所定のしきい 値以下になると、 上記実施の形態 4 と同様に、 電圧値比較器 8から切り 換え制御回路 1 3に対して切り換えを指示する信号が出力される。 切り 換え制御回路 1 3は、 その切り換え指示を受けると、 位相比較器 3の出 力が基準発振器 1からの基準周波数信号の位相が分周器 2からの分周信 号の位相と揃ったことを示した瞬間に、 切り換え回路 1 0を駆動してチ ヤージポンプ 4の入力を電圧値比較器 8から位相比較器 3に切り換えて 接続する。 この動作によ り、 チャージポンプ 4の入力が位相比較器 3に 接続された直後の周波数引き込み動作がスムーズに行われ、 周波数切り 換え応答をさらに高速化することができる。
系が同期状態に到達すると、 上記実施の形態 3 と同様に、 書き換え制 御回路 1 2は、 記憶装置 7から読み出され電圧値比較器 8 に印加された 、 記憶装置 7のテーブル内の制御電圧の設定値を、 電圧検出器 9 によ り 検出された制御電圧の現在の値で更新する。 このようにして、 常に、 目 的の周波数を得るために電圧制御発振器 6 に与えられる制御電圧値と分 周数との間の最新の対応関係が記憶装置 7 に格納されることとなる。 こ れによ り、 経年変化などによる系の特性の変化を自動的に補正すること が可能となる。
以上のように、 この実施の形態 7によれば、 切り換え回路 1 0を駆動 する際に生じ得る制御電圧の乱れを抑制してチャージポンプ 4の入力が 位相比較器 3に接続された直後の周波数引き込み動作をスムーズに実行 することができ、 その結果、 周波数切り換え応答をさらに高速化するこ とができる効果を奏する。
さらに、 この実施の形態 7によれば、 位相雑音および近傍スプリアス を抑制しつつ、 高速な周波数切り換え応答を実現でき、 さらに、 系の特 性の経年変化を自動的に補正できる効果を奏する。 実施の形態 8 .
第 9図はこの発明の実施の形態 8 による P L L周波数シンセサイザの 構成を示すブロ ック図であり、 図において、 第 3図から第 5図のものと 同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態 8による P L L周波数シンセサイザは、 上記実施の形 態 2から上記実施の形態 4による P L L周波数シンセサイザの特徴を兼 ね備えた構成を有している。 すなわち、 この実施の形態による P L L周 波数シンセサイザは、 目的の周波数を得るために分周器 2に設定される 分周数の複数の設定値と、 目的の周波数を得るために電圧制御発振器 6 に与えられる制御電圧の複数の設定値との対応関係を示すテーブルが予 め記憶された記憶装置 7 と、 電圧制御発振器 6に印加される制御電圧の 現在の値を検出する電圧検出器 9 と、 記憶装置 7から入力される制御電 圧の設定値と電圧検出器 9により検出された制御電圧の現在の値とを比 較し、 その差が所定のしきい値より大きい場合は、 切り換え回路 1 0を 切り換えてチャージポンプ 4の入力を自身の出力に接続する電圧値比較 器 8 と、 電圧制御発振器 6の温度またはその周囲の温度を検出しその温 度情報を記憶装置 7に通知する温度検出器 1 1 と、 記憶装置 7から読み 出され電圧値比較器 8に印加された、 記憶装置 7のテーブル内の制御電 圧の設定値を、 電圧検出器 9により検出された制御電圧の現在の値で更 新する書き換え制御回路 1 2 と、 電圧値比較器 8から切り換え指示を受 けると、 位相比較器 3の出力が基準発振器 1からの基準周波数信号の位 相が分周器 2からの分周信号の位相と揃ったことを示した瞬間に、 切り 換え回路 1 0を駆動してチャージポンプ 4の入力を電圧値比較器 8から 位相比較器 3に切り換えて接続する切り換え制御回路 1 3 とを備えてい o
次に動作について説明する。
基本的な動作は上記実施の形態 2による P L L周波数シンセサイザの 動作と同様である。 すなわち、 記憶装置 7は予め記憶された分周数と電 圧制御発振器 6に与えられる制御電圧値と温度条件との対応関係を示す テーブルに基づき、 電圧値比較器 8に出力する制御電圧の設定値を読み 出す。 以下、 既に述べたように、 電圧値比較器 8は、 記憶装置 7からの 制御電圧の設定値と電圧検出器 9 によ り検出された制御電圧の現在の値 との差が所定のしきい値よ り大きいならば、 その差が小さ くなるように チャージポンプ 4を駆動し、 ループフィル夕 5から電圧制御発振器 6へ 与えられる制御電圧を変化させることによ り、 電圧制御発振器 6の出力 周波数を目的の周波数に近づける。
記憶装置 7からの制御電圧の設定値と電圧検出器 9 により検出された 制御電圧の現在の値との差が所定のしきい値以下になると、 上記実施の 形態 4 と同様に、 電圧値比較器 8から切り換え制御回路 1 3に対して切 り換えを指示する信号が出力される。 切り換え制御回路 1 3は、 その切 り換え指示を受けると、 位相比較器 3の出力が基準発振器 1 からの基準 周波数信号の位相が分周器 2からの分周信号の位相と揃ったことを示し た瞬間に、 切り換え回路 1 0を駆動してチャージポンプ 4の入力を電圧 値比較器 8から位相比較器 3に切り換えて接続する。 この動作によ り、 チャージポンプ 4の入力が位相比較器 3に接続された直後の周波数引き 込み動作がスムーズに行われ、 周波数切り換え応答をさらに高速化する ことができる。
系が同期状態に到達すると、 上記実施の形態 3 と同様に、 書き換え制 御回路 1 2は、 記憶装置 7から読み出され電圧値比較器 8に印加された 、 記憶装置 7のテーブル内の制御電圧の設定値を、 電圧検出器 9 によ り 検出された制御電圧の現在の値で更新する。 このようにして、 常に、 目 的の周波数を得るために電圧制御発振器 6 に与えられる制御電圧値と分 周数との間の最新の対応関係が記憶装置 7 に格納されることとなる。 こ れによ り、 経年変化などによる系の特性の変化を自動的に補正すること が可能となる。
以上のように、 この実施の形態 8によれば、 動作中に電圧制御発振器 6の温度またはその周囲温度が変化した場合でも、 同期不可能になるこ とを避け、 高速な周波数切り換え応答を維持することができる効果を奏 する。 また、 温 以外の条件についても、 その条件をパラメ一夕として それと分周数および制御電圧値との対応関係を示すテーブルを記憶装置 7に予め記憶しておき、 その条件を検出する手段を備えることによ り、 同様の補償機能を付加することが可能である。
さ らに、 この実施の形態 8によれば、 切り換え回路 1 0を駆動する際 に生じ得る制御電圧の乱れを抑制してチャージポンプ 4の入力が位相比 較器 3 に接続された直後の周波数引き込み動作をスムーズに実行するこ とができ、 その結果、 周波数切り換え応答をさらに高速化することがで きる効果を奏する。
また、 この実施の形態 8によれば、 位相雑音および近傍スプリアスを 抑制しつつ、 高速な周波数切り換え応答を実現でき、 さらに、 系の特性 の経年変化を自動的に補正できる効果を奏する。 産業の利用可能性
以上のように、 この発明に係る P L L周波数シンセサイザは、 セルラ 一電話等の移動電話等において、 位相雑音および近傍スプリアスを抑制 しつつ、 高速に周波数を切り換えて同期状態において高い周波数安定度 を提供するのに適している。

Claims

請 求 の 範 囲
1 . 基準となる周波数を有する基準周波数信号を発生する基準発振器と 、 印加される制御電圧に応じた周波数を有する出力信号を出力する電圧 制御発振器と、 設定される分周数にしたがって前記電圧制御発振器から の前記出力信号の周波数を分周して分周信号を生成する分周器と、 前記 分周器からの前記分周信号の位相と前記基準周波数信号の位相とを比較 しその位相差を示す位相差信号を出力する位相比較器と、 前記制御電圧 の現在の値を検出する電圧検出手段と、 前記分周器に設定される分周数 の複数の設定値と前記電圧制御発振器に印加される制御電圧の複数の設 定値との対応関係を示すテーブルを予め記憶しており、 前記分周器に設 定された分周数に対応する制御電圧の設定値を前記テ一ブルから読み出 し該設定値を出力する記憶手段と、 印加される信号により駆動され電荷 を充放電するチャージポンプと、 前記チャージポンプからの出力を積分 し前記電圧制御発振器への前記制御電圧を生成するループフィル夕と、 前記電圧検出手段により検出された前記制御電圧の現在の値と前記記憶 手段から出力される制御電圧の前記設定値とを比較しその比較結果を出 力するとともに、 該設定値に対応する出力信号を出力する電圧値比較手 段と、 前記位相比較器からの前記位相差信号と前記電圧値比較手段の前 記出力信号とを切り換えていずれか一方を前記チャージポンプへ出力す る切り換え手段と、 前記比較結果が検出した前記制御電圧の現在の値と 前記記憶手段からの制御電圧の前記設定値との差が所定値より大きい旨 を示している場合には、 前記電圧値比較手段の前記出力信号により前記 チャージポンプを駆動し、 それ以外の場合には、 前記位相比較器からの 前記位相差信号により前記チャージポンプを駆動するように前記切り換 え手段を制御する制御手段とを備えた P L L周波数シンセサイザ。
2 . 前記電圧制御発振器の温度またはその周囲の温度を検出する温度検 出手段を備えており、 前記記憶手段は、 複数の温度条件のそれそれに対 する前記分周数の複数の設定値と前記制御電圧の複数の設定値との対応 関係を示すテーブルを予め記憶しており、 前記温度検出手段から出力さ れる温度情報と設定される分周数とに対応する前記制御電圧の設定値を 前記テーブルから読み出し該設定値を前記電圧値比較手段に出力するこ とを特徴とする請求の範囲第 1項記載の P L L周波数シンセサイザ。
3 . 当該 P L L周波数シンセサイザが同期状態に到達した際に、 前記電 圧検出手段から出力される前記制御電圧の現在の値で、 前記記憶手段に 記憶された、 現在設定されている分周数に対応する前記制御電圧の前記 設定値を書き換える書き換え制御手段をさらに備えたことを特徴とする 請求の範囲第 1項または請求の範囲第 2項記載の P L L周波数シンセサ ィザ。
4 . 前記制御手段は、 前記電圧検出手段が検出した前記制御電圧の現在 の値と前記記憶手段からの前記制御電圧の前記設定値との差が所定値以 下になつた後、 前記分周信号の位相と前記基準周波数信号の位相とが合 致した時にのみ前記位相比較器からの前記位相差信号により前記チヤ一 ジポンプを駆動するように前記切り換え手段を制御することを特徴とす る請求の範囲第 2項から請求の範囲第 4項のうちのいずれか一項記載の P L L周波数シンセサイザ。
5 . 基準となる周波数を有する基準周波数信号を発生する基準発振器と 、 印加される制御電圧に応じた周波数を有する出力信号を出力する電圧 制御発振器と、 設定される分周数にしたがって前記電圧制御発振器から の前記出力信号の周波数を分周して分周信号を生成する分周器と、 前記 分周器からの前記分周信号の位相と前記基準周波数信号の位相とを比較 しその位相差を示す位相差信号を出力する位相比較器と、 前記位相差信 号により駆動され電荷を充放電するチャージポンプと、 前記チヤ一ジポ ンプからの出力を積分し前記電圧制御発振器への前記制御電圧を生成す るループフィル夕とを有する P L L周波数シンセサイザを制御する方法 において、 前記制御電圧の現在の値を検出する制御電圧検出ステップと 、 前記分周器に設定される分周数の複数の設定値と前記電圧制御発振器 に印加される制御電圧の複数の設定値との対応関係を示すテーブルを予 め記憶する記憶ステップ、 記憶された前記テーブルから前記分周器に現 在設定されている分周数に対応する前記制御電圧の設定値を読み出す読 み出しステップと、 該設定値と検出した前記制御電圧の現在の値とを比 較する比較ステップと、 該比較ステツプにおいて前記制御電圧の現在の 値と前記制御電圧の前記設定値との差が大きいことが明らかになった場 合には、 前記位相比較器からの前記位相差信号に代えて前記制御電圧の 前記設定値に対応する値を有する信号により前記チャージポンプを駆動 し、 それ以外の場合には、 前記位相比較器からの前記位相差信号により 前記チャージポンプを駆動するチャージポンプ駆動ステップとを備えた P L L周波数シンセサイザを制御する方法。
6 . 前記電圧制御発振器の温度またはその周囲の温度を検出するステツ プを備えており、 前記記憶ステップにおいて、 複数の温度条件のそれそ れに対する前記分周数の複数の設定値と前記制御電圧の複数の設定値と の対応関係を示すテーブルを予め記憶し、 前記読み出しステップにおい て、 検出された温度と現在設定されている分周数とに対応する前記制御 電圧の設定値を前記テーブルから読み出すことを特徴とする請求の範囲 第 5項記載の P L L周波数シンセサイザを制御する方法。
7 . 前記 P L L周波数シンセサイザが同期状態に到達した際に、 検出し た前記制御電圧の現在の値で、 現在設定されている分周数に対応する記 憶済みの前記制御電圧の前記設定値を書き換える書き換えステップをさ らに備えたことを特徴とする請求の範囲第 5項または請求の範囲第 6項 記載の P L L周波数シンセサイザを制御する方法。
8 . 前記チャージポンプ駆動ステップにおいて、 検出した前記制御電圧 の現在の値と読み出した前記制御電圧の前記設定値との差が小さ く なつ た場合、 前記分周信号の位相と前記基準周波数信号の位相とが合致した 時にのみ前記位相比較器からの前記位相差信号によ り前記チャージボン プを駆動することを特徴とする請求の範囲第 5項から請求の範囲第 7項 のうちのいずれか一項記載の P L L周波数シンセサイザを制御する方法
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