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WO1999066557A1 - Semiconductor device - Google Patents

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WO1999066557A1
WO1999066557A1 PCT/JP1999/002913 JP9902913W WO9966557A1 WO 1999066557 A1 WO1999066557 A1 WO 1999066557A1 JP 9902913 W JP9902913 W JP 9902913W WO 9966557 A1 WO9966557 A1 WO 9966557A1
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WO
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semiconductor device
circuit
area
region
circuit region
Prior art date
Application number
PCT/JP1999/002913
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English (en)
French (fr)
Inventor
Minehiro Nemoto
Yasuyuki Kojima
Nobuyasu Kanekawa
Seigou Yukutake
Katsuhiro Furukawa
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to US09/446,846 priority Critical patent/US6407432B1/en
Priority to KR1020007002027A priority patent/KR20010023387A/ko
Priority to EP99922620A priority patent/EP1089337A1/en
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Definitions

  • the present invention relates to a semiconductor device including an insulating bra that isolates circuit regions and transmits electric signals, or an isolator using the same, and an application circuit using the isolator.
  • transformers and photobras of individual parts have been used. These are generally referred to as insulation bras or isolator devices.
  • insulation bras or isolator devices For example, in the field of communications, high insulation is provided at the boundary between the network and the terminal to protect highly public network equipment and terminal equipment. Is required. In order to ensure this high insulation, isolators such as small transformers for communication have been used. Also, in the fields of measurement and medical treatment, it is necessary to insulate the sensor unit from the signal detection unit such as the signal waveform processing circuit and the signal processing unit for safety and noise immunity to the human body and measurement equipment. Isolates have been used as insulation separation means.
  • an isolator using a photocoupler that combines a light emitting element and a light receiving element was devised.
  • the electrical characteristics fluctuate due to external characteristics such as temperature changes due to the structure of the element.
  • a correction circuit that required precise control was required.
  • special manufacturing processes are required for light-emitting and light-receiving elements in addition to the general semiconductor device manufacturing process. Therefore, it is generally expensive, and it has been difficult to fabricate semiconductor devices such as light-emitting 'light-receiving elements and driving' detection and correction circuits at the same time.
  • Capacitive isolators have been developed for miniaturization and cost reduction.
  • a ceramic component for power or surge protection is known as an individual component for forming an insulation barrier, and a circuit for signal transmission using this is a capacitive insulating amplifier or a capacitive insulating braid. is called.
  • a transmission method for transmitting signals through a capacitive insulating barrier a PWM (Pulse Width Modulation) method or the like is generally used. It has been applied in the field of isoleats.
  • USP 4,757,528 discloses the idea of making a monolithic semiconductor using a capacitive insulating barrier.
  • Japanese Patent Application Laid-Open No. 7-307708 proposes a modem application circuit system for three capacitive insulating barriers and digital PWM signal transmission using the same. .
  • the technology prior to the 528 patent is an insulation barrier that can have high withstand voltage performance, a signal modulation circuit that converts input signals into waveforms suitable for transmission, and a signal demodulation circuit that returns received transmission signals to the original signals.
  • a signal modulation circuit that converts input signals into waveforms suitable for transmission
  • a signal demodulation circuit that returns received transmission signals to the original signals.
  • the 528 patent describes a circuit that is an application circuit using a monolithic semiconductor.
  • the idea of constructing a face is to use a capacitive insulating barrier and a PWM transmission method.
  • a monolithic semiconductor is formed on a monolithic semiconductor with a capacitive insulating barrier using a dielectric isolation process and an insulating plug consisting of a PWM circuit, and signals in the voice band are transmitted.
  • a technique related to the control of an insulating switch by a heat pulse What kind of method is used to construct an insulating barrier and a control circuit on a monolithic semiconductor substrate, and as a result, how? No effect is shown.
  • the present invention has been made in consideration of the above-described problems, and is intended to realize a miniaturized or low-priced insulating barrier having high insulating properties, and a monolithic isolator using the insulating barrier.
  • the present invention provides an arrangement method for configuring an insulation barrier, its control circuit, and peripheral application circuits in one semiconductor chip and realizing high withstand voltage performance between insulated and isolated regions. provide.
  • the present invention provides design technology for realizing high withstand voltage performance when a semiconductor device with a monolithic isolator is mounted in an IC package. Disclosure of the invention
  • one semiconductor chip includes a circuit region, a plurality of first terminal electrodes and a plurality of second terminal electrodes electrically connected to the circuit region, and a plurality of first terminal electrodes. And a plurality of second terminal electrodes, and an insulating separation region for transmitting a signal between the first terminal electrode and the second terminal electrode.
  • the semiconductor device is reduced in size while having insulating properties.
  • the semiconductor device according to the present invention is electrically insulated and separated from a plurality of circuit regions by using an SOI. (Silicon on Insulator) substrate or a dielectric isolation substrate and an isolation trench by trench technology. .
  • SOI Silicon on Insulator
  • the points for realizing miniaturization, low cost, and high withstand voltage performance are as follows.
  • the necessary withstand voltage performance can be obtained in all parts of the semiconductor device.
  • the isolation between the supporting substrate part of the semiconductor device and the circuit area is performed so that the required withstand voltage performance can be obtained.
  • the areas occupied by the circuit regions that are insulated and separated from each other are designed to be equal so that the voltage sharing is equal even when a high voltage is applied between the circuit regions.
  • the non-uniformity of the shared voltage generated when a high voltage is applied between the circuit regions is used to separate the circuits. The problem can be solved by changing the configuration of the insulating isolation groove according to the circuit area. In addition, an unpowered area surrounded by insulating isolation grooves is provided inside the circuit area, a power supply area for adjustment is newly provided outside the circuit area, and an external capacitor is connected outside the semiconductor device. Alternatively, the unevenness of the shared voltage is eliminated by using these together.
  • the distance between the terminal electrodes requiring withstand voltage is set to a value that does not cause dielectric breakdown.
  • the layout is such that the required withstand voltage is obtained not only inside the semiconductor device but also outside the semiconductor device.
  • a bonding wire for electrically connecting the terminal electrode and the lead and a part of the semiconductor device exposed from the insulating film (a bonding pad opening or a semiconductor chip) for mounting on a package. (Such as at the end of the cable) to a value that does not cause dielectric breakdown.
  • the distance between leads that require insulation separation is set to a value that does not cause dielectric breakdown.
  • the distance between the inner leads that require insulation separation, the distance between the inner leads and the die pad on which the semiconductor device is mounted, and the distance between the outer leads that are drawn out of the package are adjusted according to the required withstand voltage. Set to a value that does not cause dielectric breakdown.
  • the terminal section is designed to be higher than the withstand voltage value inside the semiconductor so that the device performance can be sufficiently brought out.
  • the present invention it becomes possible for the first time to mount a semiconductor device in which a plurality of insulated and isolated circuit regions and an isolator are monolithically mounted on an IC package or the like and provide it in a form that can be actually used.
  • the semiconductor device according to the present invention is applied to a modem circuit or a terminal device having a built-in modem circuit in the field of communication, these circuits and devices can be reduced in size.
  • the semiconductor device according to the present invention Can be applied not only to the communication field, but also to the measurement and medical fields. For example, if used for insulation separation between various sensors and signal processing circuits, noise immunity and safety to the human body can be improved.
  • FIG. 1 is a schematic diagram showing one embodiment of a semiconductor device according to the present invention.
  • FIG. 2 is a schematic sectional view showing one embodiment of the semiconductor device according to the present invention.
  • FIG. 3 shows an embodiment of an isolator incorporated in a semiconductor device according to the present invention.
  • FIG. 4 shows another embodiment of the isolator incorporated in the semiconductor device according to the present invention.
  • FIG. 5 shows an embodiment in which the capacity used for the isolation is formed.
  • FIG. 6 shows another embodiment in which the capacity used for the isolation is formed.
  • FIG. 7 is a schematic diagram showing another embodiment of the semiconductor device according to the present invention.
  • FIG. 8 is a schematic sectional view showing one embodiment of the semiconductor device according to the present invention.
  • FIG. 9 is a schematic diagram showing another embodiment of the semiconductor device according to the present invention.
  • FIG. 10 is a schematic sectional view showing one embodiment of the semiconductor device according to the present invention.
  • FIG. 11 shows another embodiment of the isolator incorporated in the semiconductor device according to the present invention.
  • FIG. 12 is a perspective view showing a mounting form of one embodiment of the semiconductor device according to the present invention.
  • FIG. 13 shows an embodiment in which the semiconductor device according to the present invention is incorporated in a package.
  • FIG. 14 shows another embodiment in which the semiconductor device according to the present invention is incorporated in a package.
  • FIG. 15 shows another embodiment in which the semiconductor device according to the present invention is incorporated in a package.
  • FIG. 16 is an embodiment showing a lead frame shape according to the present invention.
  • FIG. 17 shows an embodiment in which the semiconductor device according to the present invention is applied to a modem AFE.
  • FIG. 18 shows an embodiment in which the semiconductor device according to the present invention is applied to an isolator array. It is.
  • FIG. 19 shows another embodiment to which the semiconductor device according to the present invention is applied.
  • FIG. 1 is a diagram schematically showing the structure of a semiconductor device according to one embodiment of the present invention.
  • the semiconductor device is composed of one semiconductor chip 1, and is roughly divided into a primary circuit area 2, a secondary circuit area 3, an electrically insulating and separating these circuit areas, and an isolation area 4 for transmitting signals. It consists of.
  • Each region is formed in a single-crystal semiconductor region of a semiconductor chip, and each semiconductor region is electrically separated from each other by an insulating separation groove 6 using an insulator such as silicon oxide.
  • the primary circuit area 2 is surrounded by the isolation groove 6a
  • the secondary circuit area 3 is surrounded by the insulation separation groove 6b.
  • the isolation region 4 is surrounded by an insulating groove 6d.
  • the isolation consists of two flat high-voltage capacitors composed of wiring 32, interlayer insulating film and semiconductor region 30. In the embodiment, a total of three isolators are mounted. By enclosing the primary circuit area 2, the secondary circuit area 3, and the isolation area 4 with an insulator 6c, the semiconductor area 8 surrounding each area and the semiconductor chip exposed by dicing are removed. The outer peripheral silicon regions 33 are insulated from each other. In the figure, the insulator separating each region is a single groove, but if a high dielectric strength voltage is required, it is composed of multiple insulating separation grooves.
  • the required insulation separation withstand voltage between the primary circuit area 2 and the secondary circuit area 3 is 3000 V
  • the withstand voltage per isolation groove is 100 V
  • the primary circuit area 2 has 15 Enclosed in the isolation insulation groove 6a and withstand voltage of 1500V.
  • the box has a withstand voltage of 1500 V, and thus a withstand voltage of 3000 V between each area.
  • the insulating separation groove 6 e surrounding the high withstand voltage capacity constituting the isolator 4 is necessary to electrically separate the surrounding area and the capacity part, so one or two insulating separation grooves are required. 6 e is enough.
  • CMOS composed of an n-type M0SFET and a p-type M0SFET is converted to an n-type
  • the latch-up phenomenon can be prevented.
  • the number of the isolation trenches 6 surrounding the region is changed between a portion requiring a high withstand voltage and a portion requiring a relatively low isolation.
  • a dielectric isolation substrate or an SOI (Silicon on Insulator) substrate is used to obtain a high dielectric strength voltage.
  • the primary-side circuit region 2 and the secondary-side circuit region 3 are electrically separated because the isolating region 4 is interposed therebetween.
  • the signal is transmitted through the isolator region 4 between the primary circuit region and the secondary circuit region.
  • a plurality of bonding pads 5, which are terminal electrodes for signal input / output, are provided in each circuit area on the primary circuit area 2 side and the secondary circuit area side. Although not shown, the bonding pads 5 on the primary circuit area 2 and the secondary circuit area 3 are electrically connected to the primary circuit area 2 and the secondary circuit area 3 respectively.
  • the bonding pad 5a on the primary circuit area 2 and the bonding pad 5b on the secondary circuit area 3 are electrically insulated and separated by the isolation area 4. At the same time, the signal is transmitted through the isolating region 4.
  • the bonding pads 5 are arranged along two opposing sides of the rectangular semiconductor chip 1 at the periphery of the rectangular semiconductor chip 1. For this reason, the bonding pad 5a on the side of the primary circuit area 2 and the bonding pad 5b on the side of the secondary circuit area 3 are separated from each other with the isolating area 4 interposed therebetween. It is placed on the semiconductor chip with the secondary circuit area 3 and the secondary circuit area 3 in between.
  • a required dielectric strength voltage can be obtained between the bonding pad on the primary circuit region 2 and the bonding pad on the secondary circuit region 3.
  • the distance 7 between the bonding node 5a on the primary circuit area 2 and the bonding pad 5b on the secondary circuit area 3 is less than the withstand voltage of the isolation area 4 and the primary
  • the distance between the bonding pad 5a on the side circuit area 2 and the bonding pad 5b on the secondary circuit area 3 should be large enough to prevent dielectric breakdown. This is because the bonding pad 5 is the only part of each circuit area that is exposed from the insulator, and the withstand voltage of the insulator of the semiconductor device is reduced. This is because the insulation breakdown voltage is determined by the environment surrounding the semiconductor device (for example, mold material ⁇ atmosphere).
  • the feature of this embodiment is that a plurality of circuit regions insulated and separated from each other in one semiconductor chip and an isolator that transmits only signals while maintaining the insulation and separation between these circuit regions are integrated. Where you are.
  • a semiconductor device having high insulation properties between circuit areas but capable of being downsized is obtained. This makes it possible to reduce the size and cost of the isolator.
  • FIG. 2 is a diagram showing a schematic cross-sectional structure of one embodiment of the present invention shown in FIG. This embodiment is an example using the S0I substrate 11.
  • This embodiment is composed of a support substrate 9, a buried insulating layer 10, circuit regions 2, 3, insulating isolation grooves 6, an isolating circuit region 30, an interlayer insulating film 31, a wiring 32, and the like. .
  • the device groups in each circuit area are omitted.
  • the primary circuit area 2 is electrically insulated and separated from other areas by the buried insulating layer 10 of the S0I substrate, the insulating separation groove 6a filled with an insulator, and the interlayer insulating film 31.
  • the secondary side circuit region 3 is electrically insulated and separated from other regions by the buried insulating layer 10 of the S0I substrate, the insulating separation groove 6 b buried with the insulator, and the interlayer insulating film 31.
  • the insulating layer 4 which electrically insulates and separates the circuit area and transmits signals, is composed of an interlayer insulating film 31 and wiring 32, an insulating semiconductor area 30a, and an insulating area surrounding the isolating semiconductor area. It consists of a flat high-voltage capacitor 13 consisting of isolation grooves 6 e, an interlayer insulation film 31, wiring 32, an isolation semiconductor region 30 b, and an insulation isolation groove 6 f surrounding the isolator semiconductor region.
  • each isolation groove is shown as a single groove.
  • the required isolation voltage between each region is 3000 V
  • the withstand voltage per insulation groove is 3000 V. If the voltage is 100 V, the insulation separation groove 6 a surrounding the primary circuit area, the insulation separation groove 6 b surrounding the secondary circuit area, and the insulation separation groove 6 d surrounding the isolator are each 15 insulation layers. It consists of a groove.
  • the outermost silicon region 33 has the same potential.
  • the potential of the outermost silicon region 33 and the potential of the semiconductor region 8 between the circuit regions may differ if the stray capacitance of the circuit region is different.
  • the outermost silicon region 3 3 is insulated and separated by the insulating separation groove 6 c.
  • the voltage is shared by not only the isolator 12 but also all parts of the semiconductor device, so that the designed withstand voltage can be applied to any part of the semiconductor device.
  • the breakdown must not occur below the voltage.
  • the portion of the bonding pad 5 that is electrically connected to each circuit area is the only part of the insulated and separated circuit area that is exposed from the insulating separator, and is insulated below the withstand voltage inside the semiconductor area. A distance 7 that does not destroy it is necessary. In other words, care must be taken to prevent dielectric breakdown below the designed withstand voltage not only inside the semiconductor device but also outside.
  • a monolithic semiconductor device having a plurality of circuit regions and a built-in isolator can be obtained which has high insulating properties and can be miniaturized.
  • the semiconductor device according to the present embodiment requires special semiconductor manufacturing processes and LSI assembly. Since it can be manufactured by a normal manufacturing process that does not include any process, it is possible to realize a low price.
  • FIG. 3 is a diagram schematically showing one embodiment of a circuit configuration of a capacitive isolator incorporated in a semiconductor device according to the present invention. Using this figure, the transmission method of the isolator will be briefly described.
  • the isolation unit 4 is composed of a driver unit 14 and two high If pressure capacitors 13 connected in series, and a transmission unit and a receiver unit consisting of a total of four high withstand voltage capacitors that constitute two transmission paths. It consists of 15 Since the driver circuit 14 and the receiver section 15 are electrically insulated from each other, they have power terminals 16 and 17 for connecting to independent power supplies, and ground terminals 18 and 19, respectively. ing.
  • the signal to be transmitted is input to the input terminal 20 of the driver section 14, and is converted into two complementary signal waveforms for driving one terminal of the capacity 13 by a driver circuit.
  • the signal transmitted through the capacity 13 is detected by the receiver 15 and restored to a signal equivalent to the input waveform.
  • the embodiment of Fig. 4 is an example in which a transformer 22 is formed on a semiconductor chip instead of the capacity.
  • the isolating area 4 of this embodiment is composed of a signal modulation circuit 14, a transformer 22, and a signal demodulation circuit 15.
  • the transformer 22 is formed by using a plurality of wirings 23 and a multilayer wiring technology for semiconductor devices. Up to this point, the description has been made mainly using the capacitive isolation using a high withstand voltage capacity. However, if the same effect can be obtained by forming the same on the same semiconductor chip, as shown in the present embodiment, the capacity is increased. It is not limited to an evening using evening.
  • FIG. 5 shows an embodiment in which the capacity used for the capacitive isolation is formed in the semiconductor device.
  • S 0 I substrate 1 1 is support substrate 9 and buried insulating layer 10, insulation separation groove It consists of 6.
  • the primary circuit area 2, the capacity 13, and the secondary circuit area 3 are isolated from each other by the insulating groove 6.
  • the high withstand voltage capacity 26 according to the present embodiment is composed of the semiconductor region 27, the semiconductor region 28, and the insulating separation groove 6 of the SOI substrate used for insulating and separating the primary circuit and the secondary circuit. I have. That is, the insulating separation groove 6 is used as a dielectric material for the capacity.
  • the high withstand voltage capacity 26 formed in this way is connected to signal modulation and demodulation circuits and circuit areas 2 and 3 that are isolated through wiring.
  • the process of forming insulating isolation grooves 6 in SOI substrates and SOI substrates is also a general semiconductor manufacturing process that has come to be used in recent LSIs and power ICs. According to the present embodiment, high insulation properties and miniaturization can be realized without incurring the manufacturing cost of forming the capacity.
  • FIG. 6 shows another embodiment in which a capacity used for a capacitive isolator is formed.
  • the dielectric isolation substrate 25 is used in the present embodiment, the same applies when the SOI substrate 11 described with reference to FIG. 5 is used.
  • the primary circuit area 2, capacity 13, and secondary circuit area 3 are insulated and separated from each other by the insulating separation film 24.
  • the flat-type high withstand voltage capacity 29 according to the present embodiment is composed of the semiconductor region 30, the interlayer insulating film 31 of multilayer wiring of the LSI, and the wiring 32. Therefore, in this embodiment, no special manufacturing process is required to form the high withstand voltage capacity 29.
  • the manufacturing process of the flat-plate high withstand voltage capacitor 29 involves manufacturing the dielectric isolation substrate 25 and the SOI substrate 11 necessary to insulate and separate the primary circuit area 2 and the secondary circuit area 3 from each other. Since it has nothing to do with the process, any type of substrate may be used.
  • the withstand voltage capability can be increased by thickening the interlayer insulating film. Therefore, when high withstand voltage is required, miniaturization and cost reduction can be realized more easily than the capacity using a trench structure in Fig. 5. And it is possible.
  • FIG. 7 is a diagram schematically showing the structure of a semiconductor device according to another embodiment of the present invention.
  • the semiconductor device is composed of one semiconductor chip 1, and is roughly divided into a primary circuit area 2 and a secondary circuit area 3.
  • the difference from the embodiment shown in Fig. 1 is that the circuit of the isolator 4 is divided into the primary circuit side and the secondary circuit side in the isolated circuit areas 2 and 3, and the isolator area is divided into the primary circuit area. 2 and the secondary circuit area 3.
  • the part requiring high voltage insulation isolation can be shared with the insulation isolation part in the circuit area, and the area occupied by the insulation isolation area surrounding the isolator can be reduced.
  • the distance ⁇ between the terminal electrode of the primary circuit area 2 and the terminal electrode of the secondary circuit area 3 is set to a distance that can obtain the required dielectric strength, as shown in the figure.
  • the terminal electrodes need not be arranged in a single row.
  • FIG. 8 is a diagram schematically showing a cross-sectional view of a chip end face of one embodiment according to the present invention.
  • the potential of the support substrate 9 is close to the middle between the primary circuit area and the secondary circuit area. Potential.
  • the bonding pad opening 34 is the only part that is exposed from the semiconductor region surrounded by the insulator.
  • the voltage applied between the end of the outermost peripheral silicon region 33 and the bonding pad opening 34 and between the end 33 of the outermost peripheral silicon region 33 and the bonding wire 35 is about 1/2.
  • a withstand voltage is required.
  • the minimum distance 3 6 between the outermost silicon region 33 and the opening of the bonding pad and the minimum distance 37 between the end of the outermost silicon region 33 and the bonding wire 35 are the withstand voltage of the isolation region inside the chip.
  • the withstand voltage which is determined by the electrical characteristics of the mold material surrounding the chip, is set to be higher than that.
  • the outermost silicon By setting the distance between the contact region and the opening of the bonding pad or the distance between the outermost silicon region and the bonding wire to be higher than the required withstand voltage, it is not necessary to use a special package or a molding material for the package, which increases costs.
  • FIG. 9 is a diagram schematically showing the structure of a semiconductor device according to another embodiment of the present invention.
  • the semiconductor device 1 is composed of one semiconductor chip 1 and is roughly divided into a primary circuit region 2 and a secondary circuit region 3.
  • the primary circuit area 2 is surrounded by a plurality of insulation separation grooves 40
  • the secondary circuit area 3 is surrounded by a plurality of insulation separation grooves 41.
  • the primary circuit area The minimum number of insulating grooves 40 surrounding 2 is 15 and the number of insulating grooves 41 surrounding the secondary circuit area 3 is also required at least 15.
  • the primary and secondary circuit regions are separated. It is enclosed by an insulating separation groove 6c to include.
  • the isolator part which is the transmission means, is divided into a primary circuit 38 and a secondary circuit 39, and is not shown.
  • the area occupied by the primary circuit region 2 and the area occupied by the secondary circuit region 3 generally differ in many cases.
  • FIG. 10 is a diagram showing a schematic sectional structure of FIG.
  • the primary circuit area 2 and the secondary circuit area 3 are electrically insulated and separated from other areas, but are connected by some parasitic capacitance in terms of circuit.
  • a buried insulating layer 10 forms a parasitic capacitance 44 between the primary circuit region 2 and the support substrate 9 between the circuit region and the support substrate.
  • a parasitic capacitance 45 is formed between the secondary circuit region 3 and the support substrate 9. At this time, the primary circuit area and the secondary circuit area are connected by the parasitic capacitors 44 and 45 and the support substrate 9.
  • the parasitic capacitances 46 and 47 are formed by the insulating separation grooves 40 and 41 that insulate and separate the primary circuit region and the secondary circuit region, and connect the primary circuit region and the secondary circuit region. ing. If the area occupied by each circuit region is different, the capacitance 4 4 between the primary circuit region 2 and the support substrate 9 is also different, and the capacitance 4 5 between the secondary circuit region 3 and the support substrate 9 is also different. The larger the area, the larger the capacitance value.
  • the parasitic capacitance caused by the insulating separation grooves 40 and 41, which insulate and separate each region also increases as the area of the circuit region increases, because the peripheral length surrounding the circuit region increases. Therefore, when the area of the primary circuit area is larger than the area of the secondary circuit area, the following relationship holds for the capacitance value of each parasitic capacitance.
  • the capacitance between the primary circuit and the support substrate is 4 4 more than the capacitance between the secondary circuit and the support substrate 4 5. Since the value is large, the potential of the supporting substrate 9, which is ideally 1/2 of the applied voltage, is higher than 1/2, and the buried insulating layer thickness 10 of the S0I substrate 11 is increased to withstand. Voltage performance must be increased. Similarly, because the separation trench parasitic capacitances 46 and 47 also differ, the voltage shared by the insulation separation trenches 40 and 41 is ideally obtained by dividing the applied voltage by the number of insulation separation trenches.
  • the first method to solve the problem due to the uneven parasitic capacitance is to set the primary circuit area 2 and the secondary circuit area 3 shown in Fig. 9 to have the same area.
  • the thickness of the buried insulating layer 10 of the S0I substrate 11 in FIG. 10 is the same as the withstand voltage required between the primary circuit and the secondary circuit. Since the withstand voltage value can be set to 1/2 of the above, it can be set to the minimum necessary thickness.
  • the shared voltage of the insulating separation groove 6 is also equal, so that the required minimum value can be set. Therefore, it is possible to minimize the increase in cost due to an increase in the thickness of the buried insulating layer and an increase in the area of the isolation trench.
  • the area of the primary circuit area and the secondary circuit area If the area of the area is significantly different, the unnecessary circuit area increases with the equalization of the area, which leads to an increase in the chip area. Therefore, in actual application, it is desirable to compare the merits of equalizing the circuit area with the disadvantages, and apply them when there is a merit.
  • the second method to solve the problem due to the non-uniformity of the parasitic capacitance is to take measures to eliminate the non-uniformity of the voltage sharing due to the parasitic capacitance, assuming that the circuit areas have different areas.
  • the withstand voltage of the isolation trench with the smaller circuit area should be increased.
  • the required withstand voltage between the primary and secondary circuits is 3000 V and the withstand voltage per insulation separation groove is 100 V, ideally the required number of insulation separation grooves is 15 in each circuit area. A total of 30 books are required.
  • the isolation trench parasitic capacitance is different, the voltage shared by one of the isolation trenches 40 of the isolation trench 40 surrounding the primary circuit region 2 with a large circuit area is lower than 100 V, and the circuit area is small.
  • one of the insulating separation grooves 41 surrounding the small secondary circuit area has a voltage higher than 100V, dielectric breakdown occurs.
  • the applied voltage is 3000V
  • the peripheral length of the secondary circuit area is 4, (1 vertical, 1 horizontal)
  • the peripheral length of the primary circuit area is 6 (for example, 1 vertical and 2 horizontal).
  • the withstand voltage of the insulating isolation groove 40 surrounding the primary circuit area 2 is from 84.3 V to 86. IV (Even if the insulating isolation groove surrounds the same circuit area, it is almost the same as the isolation groove near the inner periphery of the circuit area.
  • the shared voltage of the insulating separation groove 41 surrounding the secondary circuit area 3 changes from 113.2V to 116.5V, and the shared voltage of the insulating separation groove in the secondary circuit area exceeds the withstand voltage capability. Therefore, by increasing the number of separation grooves in the secondary circuit area 3 by 5 to a total of 20 grooves, the shared voltage per insulation separation groove can be set to 96.5 V, which can be kept below the withstand voltage. Of course, by reducing the number of insulation grooves 40 in the primary circuit area 2 where the shared voltage is low, the total number of insulation grooves required between the primary and secondary circuits (30 in this case) can be reduced.
  • a value that does not exceed the withstand voltage of all the isolation grooves without increasing It becomes possible.
  • the primary side was 15 and the secondary side was 20, and a total of 35 were necessary.
  • the primary side originally had a low shared voltage, so 11 was used, and the secondary side was 20. By doing so, the total number can be reduced to 31.
  • the area occupied by the insulating isolation groove does not increase, so that the cost increase due to an increase in the chip area can be suppressed.
  • a non-feeding region 42 surrounded by 6 g of isolation grooves is provided, and the primary circuit and the supporting substrate are mounted. It is a way to reduce the capacity between.
  • a specific method will be described below.
  • semiconductor elements such as M0SFETs are actually integrated in the primary circuit area 2 and the secondary circuit area 3. In this case, the potential of each semiconductor region is fixed to the power supply voltage or the ground potential. Therefore, a parasitic capacitance appears between each semiconductor region and the supporting substrate 9 of the S0I substrate.
  • each parasitic capacitance increases in proportion to the area occupied by the semiconductor region. Therefore, in order to reduce this parasitic capacitance, no power supply voltage or ground potential is connected inside the circuit area. That is, the electrically floating region 42 is formed by the insulating separation groove 6 g. Then, the floating region surrounded by the insulating separation groove 6 g, that is, the unpowered region 42 is not directly electrically connected to the primary-side circuit. The parasitic capacitance formed by 9 and the buried insulating layer 10 is excluded from the original parasitic capacitance of the primary circuit region 2.
  • the parasitic capacitance due to the unpowered region 42 and the supporting substrate 9 is connected in series with the small parasitic capacitance due to the insulating separation groove 6 g surrounding the unpowered region 42, so that the parasitic capacitance is almost negligible. It becomes the capacitance value, and apparently the capacitance of the supporting substrate in the unpowered area can be eliminated.
  • Such an unpowered area can be realized by setting a floating potential in an area where there is no circuit and power is not required, such as the area under the bonding pad 43 and the gap between circuits. In this way, the capacity 44 between the primary circuit area and the support board can be reduced without changing the circuit area, and can be set to the same value as the capacity 45 between the secondary circuit area and the support board.
  • a new power supply area surrounded by the insulating separation groove 6 is newly set and electrically connected to the secondary circuit area 3 having a small circuit area, so that the secondary circuit and the support substrate can be connected. The capacity between them may be increased to maintain the balance of voltage sharing.
  • the second method of eliminating the uneven voltage distribution due to the uneven capacitance between the circuit area and the support substrate is to connect an external capacitor between the ground terminal electrode of each circuit area and the support substrate outside the semiconductor chip.
  • the voltage value is determined by the capacitance of the external capacitor.
  • a capacitance 48 that is sufficiently larger than the capacitance between each circuit area and the support substrate is externally connected, the voltage of the support substrate is determined by the capacitance ratio of the external capacitance 48 .
  • the external capacitance 48 apparently increases the capacitance between the circuit area and the support substrate, there is also an advantage in that crosstalk between the isolator and the noise is reduced and noise immunity is improved.
  • FIG. 11 is a diagram schematically showing one embodiment of a circuit configuration of a capacitive isolator incorporated in a semiconductor device according to the present invention.
  • Isolator 4 consists of driver 14, capacitor 13, and receiver 15. Since the driver section 14 and the receiver section 15 must be electrically insulated from each other, they have power terminals 16, 17, 18, and 19 for connecting to independent power supplies. .
  • a capacitor 49 is connected between the power supply near the driver section 14 of the isolator and the ground. Since the signal is transmitted using a complementary signal, the driver section 14 is basically composed of an inverter. For this reason, large current peaks occur at the rise and fall of the transmission signal. This current peak becomes a noise source not only for the driver section 14 but also for the outer circuit.
  • FIG. 12 is a perspective view (partially a cross-sectional view) showing a mounting form of one embodiment of the semiconductor device 1 according to the present invention shown in FIGS. 1, 7, and 9.
  • SOP Small Outline Package
  • the semiconductor chip 1 of the present invention is mounted on the die pad 54 of the lead frame.
  • the primary circuit area 2 of the semiconductor device is bonded to the bonding pad 5 and the lead 52a by bonding wires 35a such as aluminum or gold. And electrically connect to the outside of the semiconductor device.
  • the secondary circuit area 3 is also connected between the bonding pad 5 and the lead 52b by the bonding wire 35b, and is electrically connected to the outside of the semiconductor device.
  • the semiconductor device according to the present embodiment electrically connected to the leads 52 by the bonding wires 35 in this way is molded with a molding material 72 such as a resin.
  • a high voltage is applied between the lead 52 a connected to the primary circuit area 2 and the lead 52 b connected to the secondary circuit area 3.
  • the inside of the semiconductor device 1 is electrically insulated and separated by an insulating separator such as the buried insulating layer 10. Since the supporting substrate 9 of the semiconductor device has a potential of about 1/2 of the applied voltage, the potential of the die pad is also about 1/2 of the applied voltage.
  • these insulation distances are set so as to ensure a withstand voltage performance higher than the withstand voltage value of the isolator specified in the specifications regardless of inside or outside the mold.
  • FIG. 13 shows an embodiment in which the semiconductor device according to the present invention shown in FIGS. 1, 7, and 9 is molded in an external package.
  • the semiconductor chip 1 including the isolator arranged on the lead frame connects the bonding pads of the semiconductor device to the leads 52a and 52b by bonding wires 51 such as aluminum or gold.
  • the leads 52a and 52b are provided outside of the semiconductor chip 1 to secure an insulation distance.
  • the bonding pads on the primary circuit region 2 and the bonding pads on the secondary circuit region 3 are provided.
  • the leads 52a and 52b are electrically connected to the bonding pads on the primary circuit area 2 and the bonding pads on the secondary circuit area 3, respectively.
  • the space distance 53 between the leads 52a and 52b should be large enough to prevent dielectric breakdown between the leads 52a and 52b. In practice, the distance should be equal to or greater than the minimum space distance determined by the withstand voltage performance. Therefore, an SOP type package, in which the distance between the primary lead 52a and the secondary lead 52b can be easily set, is preferred. Of course, as long as the minimum clearance specified in the product specifications is satisfied, not only SOP type packages but also packages such as QFP (Quad Flat Package) may be used.
  • the leads 52a and 52b are arranged outside the periphery of the rectangular semiconductor chip 1 along two opposing sides of the rectangle. The two sides where the bonding pads are arranged. Since the leads extend outward from the periphery of the semiconductor chip and in a direction perpendicular to the two sides described above, the leads 52a and 52b are arranged with a sufficient insulation distance. Is done.
  • the inner leads (the parts where the leads are molded) in which the semiconductor device is molded.
  • the potential of the supporting substrate is about half the potential of the primary circuit area and the secondary circuit area.
  • the distance 55 between the die pad 54 holding the semiconductor chip and the inner lead electrically connected to the primary circuit area or the secondary circuit area is the distance required to withstand this voltage.
  • the minimum distance between the die pad 54 and the inner lead can be obtained from the electrical characteristics of the molding material and the withstand voltage specification. In this example, it is 0.35 mm.
  • the distance 57 between the lead 56 pulled out from the die pad 54 and the outer lead 52 electrically connected to the primary circuit area or the secondary circuit area is set to the required insulation distance. I do.
  • the distance between the die pad and the ferrite lead can be determined by the withstand voltage determined by the minimum clearance.
  • the monolithically configured semiconductor device according to the present invention can be used inexpensively for general purpose without using expensive dedicated packages or multi-chip modules.
  • Fig. 14 shows another embodiment in which the semiconductor device of Figs. 1, 7, and 9 is molded into a package.
  • the details of the semiconductor chip and the wiring such as bonding wires are omitted.
  • the lead 56 pulled out from the die pad electrically connected to the supporting substrate portion of the semiconductor device 1 and the lead 52 connected to the bonding pads of the primary circuit and the secondary circuit are bonded.
  • the unused lead 58 that is not connected to the pad is sandwiched.
  • the primary circuit, the supporting substrate that has an almost intermediate potential between the primary and secondary sides can be used.
  • 2 High insulation characteristics can be provided between the secondary circuits, and further miniaturization is possible.
  • Fig. 15 shows another embodiment in which the semiconductor device of Figs. 1, 7, and 9 is molded into a package. The details of the semiconductor chip and the wiring are omitted in Fig. 14.
  • a semiconductor device is molded using a QFP type package.
  • the leads connected to the terminal electrodes of the primary circuit are shown at the upper 59a and the right 59b of the figure, and the leads connected to the terminal electrodes of the secondary circuit area are the lower 60a and the left 60a. summarized in b.
  • the distance between the lead 56 pulled out from the die pad 54 and the lead between the primary circuit and the secondary circuit is set to the required insulation distance.
  • the method of providing an unused lead and providing a necessary space distance as described with reference to FIG. 14 is effective.
  • the lead group 59a connected to the primary circuit area is used.
  • the distance between the rightmost lead 58 and the lead 56 pulled out of the die pad 54. 57 a must be a space distance that does not cause dielectric breakdown below the withstand voltage of the semiconductor device. No.
  • the lead 58 connected to the primary circuit is disconnected by disconnecting the rightmost lead 58 from the primary circuit area.
  • the distance between 59a and the lead 56 pulled out of the die pad is set as the distance 57b between the primary circuit side lead group 59a and the unconnected lead 58, and the distance between the unconnected lead 58 and the die pad.
  • This can be regarded as the value obtained by adding the distance 5 7a between the nodes 56, and the distance required for insulation separation can be obtained.
  • care must be taken to set the distance between the outer leads drawn out of the package to be greater than the required insulation distance. Compared with, the number of leads available for the package occupation area can be increased, which is more effective for integration.
  • Fig. 16 shows another embodiment in which the semiconductor device of Figs. 1, 7, and 9 is molded into a package.
  • the details of the semiconductor chip are omitted in Fig. 16.
  • the lead 56 is pulled out from the die pad 54 on which the semiconductor device is mounted, and the lead 56 is connected between the ground terminal electrode of the primary circuit and the ground terminal electrode of the secondary circuit, respectively.
  • a high voltage chip capacitor 61 is connected.
  • SOP and QFP type packages are taken as examples.
  • the present invention can be applied to the case where the semiconductor device of the present invention is mounted by TCP (Tape Carrier Package) type package and potting. Needless to say.
  • the semiconductor device according to each of the above embodiments is used as a modem circuit connected between a communication line and a terminal device for modulating and demodulating a signal transmitted between the communication line and the terminal device.
  • the terminal device can be insulated and separated.
  • the semiconductor device according to the above embodiment is used for medical equipment, it is possible to insulate and separate various sensor units from the signal processing circuit.
  • Fig. 17 shows one embodiment in which this embodiment is applied to configure an analog front end LSI for a modem.
  • the primary circuit area 2 is a telephone line circuit (Line circuit)
  • the secondary circuit area 3 is a terminal circuit (Host circuit).
  • the insulation between the Line and the Host must be at least 300 V, but according to this embodiment, a dielectric strength of several thousand V is possible.
  • the isolator 4 plays a role of transmitting a signal from the Line side to the Host side or from the Host side to the Line side while maintaining insulation between the Line and the Host.
  • Isolator 4 uses a high-withstand-voltage capacitor for insulation and a capacitive isolator consisting of a transmitting and receiving amplifier for ease of manufacture and cost reduction.
  • the bonding pad 5 is designed so that the minimum clearance 7 satisfies the distance for insulation coordination specified by safety standards. To place.
  • the internal circuit of the terminal such as a logical operation circuit can be insulated and separated from the communication line.
  • Fig. 18 shows one embodiment of the present invention in which the isolator 4 is integrated, specializing in the isolation and signal transmission between the primary side circuit 2 and the secondary side circuit 3.
  • the isolator can be formed in exactly the same manufacturing process as that of the conventional semiconductor device, so that the manufacturing can be performed at lower cost.
  • a large number of isolators can be integrated on the same semiconductor chip, they can be arranged at the minimum distance that does not cause dielectric breakdown. Cost reduction by reducing the chip area and the number of parts, miniaturization, and multiplicity. Channelization is possible.
  • FIG. 19 is a diagram showing another embodiment according to the present invention.
  • the control circuit 70 including the receiver circuit section of the isolator is arranged in the common circuit area 66, and the control circuit including the driver circuit section 71 of the isolator is separated from the independent circuit area 67. It consists of 6-9.
  • electrical isolation can be realized between the driver circuit and receiver circuit, and between each driver circuit, and signals can be transmitted from the isolated circuits.
  • a small or low-priced semiconductor device having high insulation properties Can be realized.

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Description

技術分野
本発明は、 回路領域間を絶縁分離し、 かつ電気信号を伝達する絶縁力ブラ、 あ るいはそれを用いたアイソレー夕、 並びにアイソレー夕を用いた応用回路を含む 半導体装置に関する。 背景技術
安全性を確保するためやノイズなどを低減するために， 複数の回路間を電気的 に絶縁分離する必要がある場合 （ 1次側回路と 2次側回路を絶縁する必要がある 時） ， 従来は個別部品のトランスやフォト力ブラなどが用いられてきた。 これら は一般に絶縁力ブラやアイソレー夕と呼ばれている. 例えば通信の分野において は， 公共性の高いネッ トワーク設備の保護と端末装置の保護のために， ネッ ト ワークと端末の境界に高い絶縁性が要求されている。 この高い絶縁性を確保する ために， 従来から通信用の小型トランスなどのアイソレー夕が使われてきた。 ま た， 計測， 医療等の分野においては， 人体や計測機器に対する安全性や対ノイズ 性のため， センサ部と信号波形処理回路など信号検出部と信号処理部とを絶縁す る必要があり， ァイソレー夕は絶縁分離手段として用いられてきた。
トランスで絶縁する場合， トランスに用いる材料や構造などの制約のため， 他 の個別部品と比較すると小型化には限界があった。 したがって， 近年急速に発達 してきた携帯型端末装置やカード型ィン夕ーフェイス装置などの小型化， 軽量化 の要求に十分こたえられない場合があった。 また， トランジスタや抵抗などの他 の個別部品と比較すると価格が高く， 小型化のために特殊な材料を用いた場合さ らに価格の上昇を招いた。
これら小型化， 軽量化， 低価格化の課題を解決するために， 発光素子と受光素 子を組み合わせたフォトカブラを用いたアイソレー夕が考案された。 しかし， フォト力ブラ形のアイソレー夕の場合， 素子の構造上， 温度変化などの外部特性 で電気特性が変化しゃすく， これらを補正しょうとすれば精密な制御が必要な補 正回路が必要であった。 また， 一般的な半導体装置の製造工程とは別に発光， お よび受光素子用に特別な製造工程が必要である。 したがって， 一般に高価であり， また， 発光 '受光素子と駆動'検出 ·補正回路等の半導体装置を同時に作り込む事は 困難であった。
小型化 ·低価格化を目的として， 容量性アイソレー夕が開発されている。 絶縁 バリアを構成するための個別部品として， 電力用， あるいはサージ保護用のセラ ミックキャパシ夕が知られており， これを用いた信号伝送用の回路は容量性絶縁 アンプ， もしくは容量性絶縁力ブラと呼ばれている。 容量性絶縁バリアを通じて 信号を伝送する伝送方法として， P WM (パルス幅変調） 方式などが一般に用い られているが， この方式は容量性絶縁力ブラなどに使われる以前から絶縁トラン スゃフォトカブラを用いたアイソレー夕で応用されてきた。
モデム等の回線イン夕一フェイス応用では， USP4, 757，528 (以下 5 2 8特許と 略す） で容量性絶縁バリアを用いたモノリシック半導体化のアイデアについて開 示している。 また， モノリシヅクではないが， 特開平 7— 3 0 7 7 0 8号公報に おいて， 3つの容量性絶縁バリアとこれを用いたデジタル P WM信号伝送のモデ ム応用回路方式が提案されている。
アイソレー夕には， 今後さらなる小型化， 軽量化， 低価格化等の要求があり， この観点でこれら従来技術を検討すると， 以下のような課題と問題点がある。
5 2 8特許以前の技術は， 高耐電圧性能を有す得る絶縁バリアと， 入力信号を 伝送に適した波形にする信号変調回路部， 受け取った伝送信号を元の信号に戻す 信号復調回路部はそれぞれ別の部品であり， 複数の部品を同一パッケージなどに 搭載してアイソレー夕を構成している。 したがって， 部品点数が多く， しかも組 立工程も複雑になるため低コスト化に問題がある。 また， 複数の部品を 1つに モ一ルドするため， 小型化にも問題があつた。
5 2 8特許では， モノリシック半導体を用いた応用回路である回線ィン夕一 フェイスを構成するアイデアとして， 容量性絶縁バリアと P WM伝送方式を用い る事が示されている。 この製造方法は， モノリシヅク半導体上に誘電体分離プロ セスを用いた容量性絶縁バリアと P WM回路からなる絶縁力プラを形成し， 音声 帯域の信号を伝送するとしている。 しかし， 開示されているのは熱パルスによる 絶縁スィッチの制御に関する技術であり， モノリシック半導体基板上にどのよう な構造の絶縁バリアや制御回路を， どのような方法によって構成するのか， その 結果どのように動作して， どのような効果を示すのかは開示されていない。
特開平 7— 3 0 7 7 0 8号公報では， 従来 1つの伝送パスに 2つの絶縁バリア が使われてきたのに対して， 3つの容量性絶縁バリアで 3つの信号を伝送する回 路構成が示されている。 しかし， どのように動作させて信号伝送するのかは示さ れていない。 また， これらの回路を絶縁バリアを含めてモノリシック化する提案 もされていない。
トランスゃフォトカブラなどを用いた従来技術によるアイソレー夕の場合， 実 装における部品点数の多さや部品自体の構造のため， 市場が求めるような小型化 や低価格化には限界があった。 また， トランスを用いたアイソレー夕などと比較 して， 小型化が期待される容量性絶縁バリアを用いたアイソレー夕が提案されて いるが， 容量性バリアやその伝送回路は個別部品であって， その小型化には限界 があった。 さらに， これらをマルチチップモジュールで構成した場合， モジユー ルの製造コス卜が高くなるという問題もあった。
モノリシックに周辺回路と容量性バリアを構成するアイデアが開示されてはい るが， 容量性バリアの具体的な構造や容量性バリアを用いるための回路， それら の配置などは開示されていない。 したがって， 具体的な実現手段や構成が明示さ れておらず， より一層の小型化， 低価格化を実現するための具体的な技術は提示 されていない。
本発明は， 上記のような問題を考慮してなされたものであり， 小型化， または 低価格化を実現し， かつ高い絶縁性を有する絶縁バリア， およびその絶縁バリア を用いたモノリシックアイソレー夕 I C， および応用回路 I Cを提供する。 また、 本発明は， 絶縁バリアやその制御回路， および周辺応用回路を 1つの半 導体チップ内に構成し， かつ絶縁分離された領域間で高い耐電圧性能を実現する するための， 配置方法を提供する。
本発明は， モノリシックアイソレー夕構成した半導体装置を I Cパッケージに実 装したときに高い耐電圧性能を実現するための， 設計技術を提供する。 発明の開示
本発明による半導体装置は， 1つの半導体チップが， 回路領域と， 回路領域に 電気的に接続される複数の第 1の端子電極及び複数の第 2の端子電極と， 複数の 第 1の端子電極と複数の第 2の端子電極との間を電気的に分離するとともに， 第 1の端子電極と第 2の端子電極との間で信号を伝達する絶縁分離領域とを有する。 これにより， 絶縁性を有しながらも， 半導体装置は小型化される。 ここで， 本発 明による半導体装置を， S O I. (Silicon on Insulator) 基板， もしくは誘電体 分離基板とトレンチ技術による絶縁分離溝を用いる事によって， 複数の回路領域 間を電気的に絶縁分離する。 また， 回路領域間の信号伝送手段として， 絶縁分離 溝を応用した高耐電圧容量や， 層間絶縁膜を利用した高耐電圧容量， 配線と層間 絶縁膜を応用したトランスなどを用いる。
この時， 本発明による半導体装置を実際に構成するにあたり， 小型化， 低価格 化と高い耐電圧性能を実現するためのボイントは， 以下の点にある。
( 1 ) 絶縁分離された複数の回路領域とアイソレータをモノリシック化 した半導体装置のチップレイアウトにおいて， 半導体装置のあらゆる部分におい て必要な耐電圧性能が得られるように， 回路領域間の絶縁分離のほか， 半導体装 置の支持基板部分と回路領域間の絶縁分離においても必要な耐電圧性能が得られ るように絶縁分離する。
( 2 ) 前記の半導体装置のチップレイアウトにおいて， 互いに絶縁分離さ れた回路領域の占める面積が等しくなるように設計し， 回路領域間に高電圧を加 えても電圧分担が等しくなるようにする。 ( 3 ) 前記の半導体装置のチップレイアウトにおいて， 互いに絶縁分離さ れた回路領域の占める面積が異なる時， 回路領域間に高電圧を加えた場合に生じ る分担電圧の不均等を， 回路を分離する絶縁分離溝の構成を回路面積に応じて変 更する事により解消する。 また， 回路領域内部に絶縁分離溝で囲んだ未給電領域 を設けたり， 回路領域の外部に調整用の給電領域を新たに設けたり， 半導体装置 の外部に外付けの容量を接続する。 あるいはこれらの併用で分担電圧の不均等を 解消する。
( 4 ) 前記の半導体装置のチップレイアウトにおいて， 絶縁膜からむき 出しになる端子のうち， 耐電圧が必要な端子電極間の距離を， 絶縁破壊を起こさ ないような値にする。 つまり， 半導体装置の内部に加え， 半導体装置の外部にお いても必要な耐電圧を得るようなレイァゥ卜にする。
( 5 ) 前記の半導体装置において， パヅケージに実装するため， 端子電極 とリード間を電気的に接続するボンディングワイヤと， 絶縁膜からむき出しに なった半導体装置の一部 （ボンディングパッド開口部や半導体チップの終端部な ど） の距離を， 絶縁破壊を起こさないような値にする。
( 6 ) 前記の半導体装置を実装したパッケージにおいて， 絶縁分離が必要 なリード間の距離を絶縁破壊を起こさない値にする。 具体的には， 絶縁分離が必 要なィンナーリード間の距離や， インナーリードと半導体装置を載せたダイパッ ド間の距離， パッケージから引き出されたアウターリード間の距離を， 必要な耐 電圧に応じた絶縁破壊を生じない値に設定する。 もちろん， 端子部は半導体内部 の耐電圧値よりも高くなるように設計し， デバイス性能を十分に引き出すように する。
本発明を適用する事によって， 絶縁分離された複数の回路領域とアイソレー夕 をモノリシック化した半導体装置を I Cパッケージなどに実装し， 実際に使用で きる形態で提供する事が始めて可能になる。 また， 本発明による半導体装置を， 通信の分野におけるモデム回路やモデム回路を内蔵する端末装置に応用すれば， これらの回路や装置を小型化することができる。 なお， 本発明による半導体装置 は， 通信分野のみならず， 計測や医療の分野にも応用できる。 例えば， 各種のセ ンサと信号処理回路との間の絶縁分離に用いれば， 耐ノイズ性や人体に対する安 全性を向上することができる。 図面の簡単な説明
図 1は、 本発明による半導体装置の 1実施例を示した模式図である。
図 2は、 本発明による半導体装置の 1実施例を示した略断面図である。
図 3は、 本発明による半導体装置に内蔵されるアイソレー夕の 1実施例である。 図 4は、 本発明による半導体装置に内蔵されるアイソレー夕の別の実施例であ る。
図 5は、 アイソレー夕に用いるキャパシ夕を形成した 1実施例である。
図 6は、 アイソレ一夕に用いるキャパシ夕を形成した別の実施例である。
図 7は、 本発明による半導体装置の別の実施例を示した模式図である。
図 8は、 本発明による半導体装置の 1実施例を示した略断面図である。
図 9は、 本発明による半導体装置の別の実施例を示した模式図である。
図 1 0は、 本発明による半導体装置の 1実施例を示した略断面図である。
図 1 1は、 本発明による半導体装置に内蔵されるアイソレータの別の実施例で ある。
図 1 2は、 本発明による半導体装置の 1実施例の実装形態を示した斜視図である。 図 1 3は、 本発明による半導体装置をパッケージに組み込んだ 1実施例である。 図 1 4は、 本発明による半導体装置をパッケージに組み込んだ別の実施例であ る。
図 1 5は、 本発明による半導体装置をパッケージに組み込んだ別の実施例であ る。
図 1 6は、 本発明によるリードフレーム形状を示した 1実施例である。
図 1 7は、 本発明による半導体装置をモデム A F Eに応用した 1実施例である。 図 1 8は、 本発明による半導体装置をアイソレー夕アレイに応用した 1実施例 である。
図 1 9は、 本発明による半導体装置を応用した別の実施例である。 発明を実施するための最良の形態
図 1は本発明の 1実施例である半導体装置の構造を模式的に示した図である。 半 導体装置は 1つの半導体チップ 1からなり， 大きく分けて 1次側回路領域 2 , 2 次側回路領域 3， これら回路領域を電気的に絶縁分離し， かつ信号を伝送するァ イソレー夕領域 4で構成している。 それぞれの領域は半導体チップの単結晶半導 体領域に形成するが， 各半導体領域は， 酸化シリコンなどの絶縁体を用いた絶縁 分離溝 6によって電気的に互いに分離している。 図 1では， 1次側回路領域 2は絶 縁分離溝 6 aで囲み， 2次側回路領域 3は絶縁分離溝 6 bで囲んでいる。 また， ァ イソレー夕領域 4は絶縁分離溝 6 dで囲んでいる。 アイソレー夕は， 配線 3 2と 層間絶縁膜と半導体領域 3 0で構成した平板形の高耐電圧キャパシ夕を 2つ用い て 1つのアイソレー夕を構成する。 実施例では合計 3個のアイソレー夕を実装して いる。 1次側回路領域 2 , 2次側回路領域 3， アイソレー夕領域 4を絶縁体 6 cで 囲むことにより， 各領域の周りにある半導体領域 8と， ダイシングによってむき 出しとなつた半導体チップの最外周シリコン領域 3 3の間を絶縁分離している。 図では， 各領域を分離している絶縁体は 1本の溝としているが， 高い絶縁耐電 圧が必要な場合， 複数からなる絶縁分離溝で構成する。 本実施例では， 1次回路領 域 2と 2次回路領域 3の間に必要な絶縁分離耐電圧が 3000V , 分離溝 1本あたりの 耐電圧能力が 100Vで， 1次側回路領域 2を 15本の絶縁分離溝 6 aで囲み 1500Vの 耐電圧. 2次側回路領域を 15本の絶縁分離溝 6 bで囲み 1500Vの耐電圧， ァイソ レー夕領域 4を 15本の絶縁分離溝 6 dで囲み 1500Vの耐電圧， よって各々領域間 で 3000Vの耐電圧を得ている。 一方， アイソレー夕 4を構成する高耐電圧キャパ シ夕を囲む絶縁分離溝 6 eは， 周囲とキャパシ夕部を電気的に分離するために必 要であるため， 1〜2本の絶縁分離溝 6 eで十分である。 例えば， 回路領域内部 において， n型 M0SFETと p型 M0SFETで構成した CMOSを， 絶縁分離溝 1本を用いて n型 MOSFETが占める部分を囲むことによりラッチアツプ現象を防ぐことができる。 こ のように本実施例では， 絶縁分離溝 6を， 高い絶縁分離耐電圧が必要な部分と， 比較的低い絶縁分離が必用な部分で分離溝で領域を囲む本数を変えている。
このような半導体チップを形成する半導体基板としては， 高い絶縁耐電圧を得 るために， 誘電体分離基板や S O I (Silicon on Insulator) 基板が用いられる。 半導体チップ 1において， 1次側回路領域 2と 2次側回路領域 3は， アイソレー 夕領域 4を間に挟んで配置するため確実に電気的に分離される。 その一方， 1次 側回路領域と 2次側回路領域との間で， 信号はアイソレー夕領域 4を通って伝送 される。 信号入出力用の端子電極である複数のボンディングパッ ド 5は， 1次側 回路領域 2の側と 2次側回路領域の側において， それぞれ各回路領域内に設ける。 図示してはいないが， 1次側回路領域 2の側及び 2次側回路領域 3の側のボン ディングパッド 5は， それぞれ 1次側回路領域 2及び 2次側回路領域 3と電気的 に接続する。 したがって， 1次側回路領域 2の側のボンディングパッド 5 aと 2 次側回路領域 3の側のボンディングパヅド 5 bとの間は， アイソレ一夕領域 4に よって電気的に絶縁分離されるとともに， アイソレー夕領域 4を介して信号を伝 送する。 ボンディングパッ ド 5は， 矩形状の半導体チップ 1の周辺部において， その矩形の向かい合う 2辺に沿って配列する。 このため， 1次側回路領域 2の側 のボンディングパッド 5 aと 2次側回路領域 3の側のボンディングパヅド 5 bは， アイソレー夕領域 4を間に挟んで， さらに 1次側回路領域 2と 2次側回路領域 3 を間に挟んで， 半導体チップ上で離れて配置する。 したがって， 1次側回路領域 2の側のボンディングパッドと 2次側回路領域 3の側のボンディングパッドとの 間に必要な絶縁耐電圧が得られる。 なお， 1次側回路領域 2の側のボンディング ノ ッド 5 aと 2次側回路領域 3の側のボンディングパッド 5 bとの間の距離 7は， アイソレー夕領域 4の耐電圧以下で 1次側回路領域 2の側のボンディングパヅド 5 aと 2次側回路領域 3の側のボンディングパッ ド 5 bとの間が絶縁破壊を起こ さないような大きさの距離にする。 これは， ボンディングパッ ド部 5が各回路領 域で唯一， 絶縁分離体からむき出しになるため， 半導体装置の絶縁体の耐電圧で は決まらず， 半導体装置を取り囲む環境 （たとえはモールド材ゃ大気など） で絶 縁破壊電圧が決まるからである。
このように本実施例の特徴は， 1つの半導体チップ内に互いに絶縁分離した複 数の回路領域と， これら回路領域間の絶縁分離を保ちつつ， 信号のみを伝送する アイソレ一夕を集積しているところにある。 その結果， 本実施例によれば回路領 域間で高い絶縁性を有しながらも小型化が可能な半導体装置となる。 これにより， アイソレータの小型化と低価格化を実現する事ができる。
図 2は， 図 1に示した本発明の 1実施例の略断面構造を示した図である。 本実 施例では S0I基板 1 1を用いた例である。 本実施例は， 支持基板 9， 埋め込み絶縁 層 1 0 , 回路領域 2 , 3 , 絶縁分離溝 6 , アイソレー夕用回路領域 3 0 , 層間絶 縁膜 3 1 , 配線 3 2などから構成されている。 なお， 各回路領域内のデバイス群 は省略して記載している。 1次側回路領域 2は， S0I基板の埋め込み絶縁層 1 0と 絶縁体で埋められた絶縁分離溝 6 a , 層間絶縁膜 3 1によって電気的に他の領域 と絶縁分離される。 同様に 2次側回路領域 3は S0I基板の埋め込み絶縁層 1 0と絶 縁体で埋められた絶縁分離溝 6 b , 層間絶縁膜 3 1によって電気的に他の領域と 絶縁分離される。 回路領域を電気的に絶縁分離し， かつ信号を伝送するァイソ レー夕 4は， 層間絶縁膜 3 1と配線 3 2 , アイソレー夕用半導体領域 3 0 a， お よびアイソレー夕用半導体領域を囲む絶縁分離溝 6 eからなる平板形高耐圧キャ パシ夕 1 3と， 層間絶縁膜 3 1と配線 3 2， アイソレー夕用半導体領域 3 0 b， およびアイソレータ用半導体領域を囲む絶縁分離溝 6 f からなる平板形高耐圧 キャパシ夕 1 3を 2個直列に接続し， さらにこれらを絶縁分離溝 6 dで取り囲む ようにして構成している。 このように， 各回路領域を埋め込み絶縁層 1 0と絶縁 分離溝 6 , 層間絶縁膜 3 1で囲む構造により， 1次側回路領域 2と 2次側回路領 域 3の間に高電圧を加えても回路領域間の電気的絶縁が保たれる。 また， 図 1でも 述べたように， 高い絶縁分離耐電圧が必要な場合， 各領域を分離する絶縁分離溝 は複数本で構成されることが多い。 図 2では各絶縁分離溝は 1本で表記されている が， 例えば各領域間で必要な絶縁分離耐電圧が 3000 V， 絶縁分離溝 1本あたりの耐 電圧が 100Vであれば， 1次側回路領域を囲む絶縁分離溝 6 a， 2次側回路領域を囲 む絶縁分離溝 6 b , アイソレー夕を囲む絶縁分離溝 6 dはそれぞれ 15本の絶縁分 離溝で構成する。
ここで， 1次回路領域と 2次回路領域に高電圧を加えたとき， 各半導体領域がど のような電位になるかを考えてみる。 1次側回路領域 2と 2次側回路領域 3の間 に高電圧を加えた時， 支持基板 9の電位は， 埋め込み絶縁層 1 0を挟んで， 1次側 回路領域 2と 2次側回路領域 3の中間に位置するため， 加えた電圧のほぼ半分の電 位となる。 同様に， 1次側回路領域 2を囲む絶縁分離溝 6 aと 2次側回路領域 3を 囲む絶縁分離溝 6 bとの間にある半導体領域 8も， 加えた電圧のほぼ半分の電位 となる。 ここで， 半導体チップをダイシングした際， チップ端面はむき出しとな り， 支持基板 9と最外周シリコン領域 3 3がショートしている事が十分考えられ るので， 支持基板 9の電位とチップ表面の最外周シリコン領域 3 3は同電位と見 なすのが妥当である。 最外周シリコン領域 3 3の電位と各回路領域間の半導体領 域 8の電位は， 回路領域の浮遊容量が異なる場合， 電位に差が生じるため， 各回 路領域の外周にある半導体領域 8とチップの最外周シリコン領域 3 3を絶縁分離 溝 6 cで絶縁分離する。
このように， 1次側と 2次側回路間に電圧を加えた時， アイソレー夕 1 2ばかり でなく半導体装置のあらゆる部分で電圧を分担するため， 半導体装置のいかなる 部分においても， 設計した耐電圧以下で絶縁破壊が生じないようにしなければな らない。 また， 各回路領域と電気的に接続されたボンディングパッド 5の部分は， 絶縁分離された回路領域の中で唯一， 絶縁分離体からむき出しとなるため， 半導 体領域内部の耐電圧以下で絶縁破壊しないような距離 7が必要である。 つまり， 半導体装置の内部ばかりでなく， 外部においても設計した耐電圧以下で絶縁破壊 が生じないような配慮が必要である。
以上説明してきたように， 本実施例によれば高 、絶縁性を有しながらも小型化 が可能な， 複数の回路領域とアイソレー夕を内蔵したモノリシック半導体装置が 得られる。 また， 本実施例の半導体装置は， 特別な半導体製造工程や L S I組立 工程を含まない通常の製造プロセスによって製造できるので， 低価格化が実現で ぎる。
図 3は， 本発明による半導体装置に内蔵される容量性アイソレー夕の回路構成 の 1実施例を模式的に示した図である。 この図を用いてアイソレー夕の伝送方式 を簡単に説明する。
アイソレー夕 4は， ドライバ部 1 4と， 高 If圧キャパシ夕 1 3を 2個直列に接 続し， かつ 2つの伝送パスを構成した合計 4個の高耐圧キャパシ夕からなる伝送 部， レシーバ部 1 5で構成している。 ドライバ回路 1 4 , およびレシーバ部 1 5 は相互に電気的に絶縁しているので， それぞれ独立した電源と接続するための電 源端子 1 6， 1 7や， 接地端子 1 8 , 1 9を備えている。 伝達する信号は， ドラ ィバ部 1 4の入力端 2 0に入力し， ドライバ回路によってキャパシ夕 1 3の一方 の端子を駆動する相補型の 2つの信号波形に変換する。 キャパシ夕 1 3を通して 伝達した信号はレシーバ部 1 5.によって検出し， 入力した波形と同等の信号に復 元する。 このような構成によって， 入力と出力の間に高い絶縁特性を実現しなが ら信号成分のみを出力側に伝達することができる。 このような構成によって， 入 力と出力の間に高い絶縁特性を実現しながら， 信号成分のみを出力側に伝達する 事ができる。 本実施例ではパルス伝送方式を用いたが， 他の公知技術を用いても 良い。
図 4の実施例は， キャパシ夕の変わりにトランス 2 2を半導体チップ上に形成 した例である。 本実施例のアイソレー夕領域 4は， 信号変調回路 1 4， トランス 2 2 , 信号復調回路 1 5で構成する。 トランス 2 2は， 複数の配線 2 3と半導体 装置の多層配線技術を用いて形成する。 ここまで主に高耐電圧キャパシ夕を用い た容量性アイソレ一夕を用いて説明したが， 同一半導体チップ上に形成し同様の 効果が得られるのであれば， 本実施例で示したようにキャパシ夕を用いたァイソ レー夕に限定されるものではない。
図 5は容量性アイソレー夕に用いられるキャパシ夕を半導体装置に形成した 1 実施例である。 S 0 I基板 1 1は支持基板 9と埋め込み絶縁層 1 0 , 絶縁分離溝 6で構成する。 絶縁分離溝 6により 1次側回路領域 2， キャパシ夕 1 3， 2次側 回路領域 3は相互に絶縁分離している。 本実施例による高耐電圧キャパシ夕 2 6 は， 半導体領域 2 7 , 半導体領域 2 8， 1次側回路と 2次側回路を絶縁分離する ために用いる S O I基板の絶縁分離溝 6で構成している。 すなわち， 絶縁分離溝 6をキャパシ夕の誘電体として用いている。 こうして形成した高耐電圧キャパシ 夕 2 6は， 信号の変復調回路， および配線を通して絶縁分離された回路領域 2 , 3と接続される。 このように絶縁分離溝 6を用いてキャパシ夕を形成した場合， 高耐電圧のキャパシ夕 2 6を形成するために特別に追加する製造工程はない。 ま た， S O I基板や S O I基板に絶縁分離溝 6を形成する工程も， 最近の L S Iや パワー I Cで用いられるようになった一般的な半導体製造プロセスである。 本実 施例によれば， キャパシ夕を形成することによる製造コストを発生させることな く高絶縁性， 小型化を実現できる。
図 6は容量性アイソレー夕に用いられるキャパシ夕を形成した別の 1実施例で ある。 本実施例では誘電体分離基板 2 5を用いているが， 図 5で説明した S O I 基板 1 1を用いても同様である。 1次側回路領域 2 , キャパシ夕 1 3， 2次側回 路領域 3は， 絶縁分離膜 2 4によって相互に絶縁分離する。 本実施例による平板 形の高耐電圧キャパシ夕 2 9は， 半導体領域 3 0 , L S Iの多層配線の層間絶縁 膜 3 1， 配線 3 2で構成している。 したがって， 本実施例の場合は， 高耐電圧 キャパシ夕 2 9を形成するために特別な製造工程はまったく必要ない。
また， 平板型高耐電圧キャパシ夕 2 9の製造工程は， 1次側回路領域 2と 2次 側回路領域 3を 絶縁分離するために必要な誘電体分離基板 2 5や S O I基板 1 1 の製造工程とは無関係であるため， 基板の種類はどれを用いてもよい。 また， 高 ぃ耐電圧能力が必要な場合， トレンチ構造を用いたキャパシ夕では， 絶縁分離溝 の増加によって絶縁分離のための領域が増大するため， アイソレー夕領域の増大 を招くが， 平板形キャパシ夕は層間絶縁膜を厚くする事で耐電圧能力を高くする 事ができる。 したがって高い耐電圧能力が必要な場合， 図 5のトレンチ構造を用 いたキャパシ夕 2 6と比較して， より一層容易に小型化， 低価格化を実現するこ とが可能である。
図 7は本発明の別の 1実施例を示した半導体装置の構造を模式的に示した図であ る 。 半導体装置は 1つの半導体チップ 1からなり， 大きく分けて 1次側回路領域 2 , 2次側回路領域 3で構成している。 図 1に示した実施例との違いは， 絶縁分 離した回路領域 2， 3の中にアイソレー夕 4の回路を 1次回路側と 2次回路側に 分割し， アイソレー夕領域を 1次側回路領域 2と 2次側回路領域 3に配置した点 にある。 本構成によれば， 高耐圧の絶縁分離が必要な部分を回路領域の絶縁分離 部とを共通化できるので， アイソレータを囲む絶縁分離領域の占める面積を削減 する事ができる。 これにより， 高耐電圧化によって絶縁分離領溝が占める面積が 大きくなる場合， チップ面積の縮小に効果的でありコスト低減に効果がある。 ま た， 1次側回路領域 2の端子電極と 2次側回路領域 3の端子電極との間の距離 Ίは， 必要な絶縁耐圧が得られるだけの距離に設定すれば， 図に示したように端子電極 が 1列に並んでいる必要はな 、。
図 8は， 本発明による 1実施例のチップ端面の断面図を模式的に示した図であ る。 図 2で説明したように， 1次側回路領域と 2次側回路領域の間に高電圧を加 えた場合， 支持基板 9の電位は 1次側回路領域と 2次側回路領域の中間に近い電 位となる。 半導体チップをダイシングした際， チップ端面はむき出しとなり， 支 持基板 9と最外周シリコン領域 3 3がショートしている事が十分考えられるので， 支持基板 9の電位とチップ表面の最外周シリコン領域 3 3は同電位とみなす必要 がある。 一方， ボンディングパッド開口部 3 4は絶縁体で囲まれた半導体領域か ら唯一むき出しになる部分である。 したがって， 最外周シリコン領域 3 3の端部 とボンディングパッド開口部 3 4との間， および最外周シリコン領域の端部 3 3 とボンディンググワイヤ 3 5の間にも加えた電圧の約 1 / 2ほどの耐電圧が必要で ある。 最外周シリコン領域 3 3とボンディングパッド開口部間の最小距離 3 6 , および最外周シリコン領域 3 3の端部とボンディングワイヤ 3 5間の最小距離 3 7は， チップ内部の絶縁分離領域の耐電圧よりも， チップを包むモールド材の電 気的特性で決まる耐電圧のほうが高いように設定する。 このように， 最外周シリ コン領域とボンディングパッド開口部間距離や最外周シリコン領域とボンディン グワイヤ間の距離を必要耐圧以上に設定する事により， コストの上昇を招く特別 なパッケージやパッケージのモールド材料等を用いる必要が無くなる。
図 9は， 本発明の別の 1実施例を示した半導体装置の構造を模式的に示した図で ある。 半導体装置 1は 1つの半導体チップ 1からなり， 大きく分けて 1次側回路 領域 2， 2次側回路領域 3で構成されている。 また， 1次側回路領域 2は複数の絶 縁分離溝 4 0で， 2次側回路領域 3は複数の絶縁分離溝 4 1で囲まれている。 この 図では， 省略されて記載されているが， 例えば 1次側と 2次側回路間で必用な耐 電圧が 3000V, 絶縁分離溝の耐電圧が 1本あたり 100Vの場合， 1次側回路領域 2を囲 む絶縁分離溝 4 0の本数は最低でも 15本， 同様に 2次側回路領域 3を囲む絶縁分離 溝 4 1の本数は最低でも 15本必要である。 また， 半導体装置の支持基板とショー トしていると考えられるチップの最外周半導体領域 33と各回路領域の外側にある 半導体領域 8を絶縁分離するため， 1次側， 2次側回路領域を含むように絶縁分 離溝 6 cで囲んでいる。 なお， 本図では， 図 7で説明したように伝送手段である アイソレー夕部分を， 1次側回路 3 8と 2次側回路 3 9に分割し， かつ省略して 表記している。 図に示したように， 一般に 1次側回路領域 2の占める面積と 2次 側回路領域 3の占める面積が異なるケースが多い。
図 1 0は図 9の略断面構造を示した図である。 1次側回路領域 2や 2次側回路領 域 3は， 他の領域から電気的に絶縁分離されているが， 回路的にはいくつかの寄 生容量で結合している。 例えば 1次回路領域 2と支持基板 9の間は， 埋め込み絶 縁層 1 0によって回路領域と支持基板間に寄生容量 4 4が形成される。 同様に 2 次回路領域 3と支持基板 9の間にも寄生容量 4 5が形成される。 この時， この寄 生容量 4 4 , 4 5と支持基板 9によって 1次回路領域と 2次回路領域は接続して いる。 また， 1次回路領域と 2次回路領域を絶縁分離している絶縁分離溝 4 0 , 4 1によって， 寄生容量 4 6， 4 7が形成され， 1次回路領域と 2次回路領域が 接続している。 各回路領域の占める面積が異なる場合， 1次側回路領域 2と支持 基板 9間の容量 4 4 . 2次側回路領域 3と支持基板 9の間の容量 4 5も異なり， 面積が広いほど容量値も大きくなる。 また， 各領域間を絶縁分離している絶縁分 離溝 4 0 , 4 1による寄生容量も， 回路領域の面積が広いほど回路領域を取り囲 む周辺長が長くなるため大きくなる。 よって， 1次側回路領域の面積が 2次側回 路領域の面積よりも大きい場合， 各寄生容量の容量値には以下の関係が成り立つ。
( 1次側回路 2と支持基板間の容量 4 4 ) > ( 2次側回路 3と支持基板間 の容量 4 5 )
( 1次側回路 2の分離溝寄生容量 4 6 ) > ( 2次側回路 3の分離溝寄生容 量 4 7 )
ここで 1次側回路に高電圧を加え， 2次側回路を接地した場合， 1次側回路と 支持基板間の容量 4 4のほうが 2次側回路と支持基板間の容量 4 5よりも容量値 が大きいため， 理想的には加えた電圧の 1 / 2となる支持基板 9の電位は， 1 / 2よりも高い電位となり， S0I基板 1 1の埋め込み絶縁層厚 1 0を厚くして耐電圧 性能を大きくする必要がある。 同様に， 分離溝寄生容量 4 6， 4 7にも差がある ため， 各絶縁分離溝 4 0， 4 1の分担する電圧は理想的には加えた電圧を絶縁分 離溝の数で割った電圧となるが， 寄生容量の小さい 2次側回路の絶縁分離溝 4 1の ほうが分担電圧が高くなる。 したがって何も対応策をとらなかった場合， 回路領 域と支持基板間の耐圧や絶縁分離溝の耐圧は， 分担電圧の一番高い値に設定しな ければならない。 そこで， これらの問題点を解決する方法を図 9， および図 1 0 を用いて説明する。
これら寄生容量の不均等による問題点を解決する第 1の方法は， 図 9に示した 1次側回路領域 2と 2次側回路領域 3の面積が等しくなるように設定する事であ る。 この方法によれば， 各回路領域の形成する容量値が等しくなるため， 図 1 0 の S0I基板 1 1の埋め込み絶縁層 1 0の厚みは 1次側回路と 2次側回路間に必要な 耐圧の 1 / 2の耐電圧値に設定できるので， 必要最小限の厚みに設定できる。 ま た， 絶縁分離溝 6の分担電圧も均等になるので， 必要最小限の値に設定できる。 したがって， 埋め込み絶縁層の膜厚増大や絶縁分離溝領域の増大によるコスト上 昇を最小限にする事が可能である。 一方， 1次側回路領域の面積と 2次側回路領 域の面積が大きく異なる場合， 面積の均等化に伴う不要回路領域が大きくなるた め， チップ面積の増大を招く。 したがって， 実際に適用する場合， 回路面積を均 等にする事のメリットとデメリヅトを比較して， メリッ 卜がある場合に適用する ことが望ましい。
寄生容量の不均等による問題を解決する第 2の方法は， 回路領域の面積が異な る事を前提にして， 寄生容量による電圧分担の不均等をなくす対策を施す事であ る。 いくつかの対策を図 9， および図 1 0を用いて説明する。
図 9において， 絶縁分離溝 4 0 , 4 1の分担電圧不均等を解消するには， 回路 領域の面積が小さいほうの絶縁分離溝の耐電圧を強化すればよい。 本実施例では 1次側回路と 2次側回路間で必要な耐圧が 3000V， 絶縁分離溝 1本あたりの耐圧が 100Vでは， 理想的には必要な絶縁分離溝の本数は各回路領域に 15本， 合計 30本必 要である。 しかしながら， 分離溝寄生容量が異なるため， 回路面積の大きい 1次 側回路領域 2を囲む絶縁分離溝 4 0の絶縁分離溝 4 0の 1本が分担する電圧が 100V よりも低くなり， 回路面積の小さい 2次側回路領域を囲む絶縁分離溝 4 1の 1本が 分担する電圧が 100Vよりも高くなつて絶縁破壊を起こす。 1次側回路領域 2と 2次 側回路領域 3の面積比が 1 ： 2 , 加えた電圧が 3000Vであり， 2次側回路領域の周 辺長を 4とすれば （縦 1， 横 1) 1次側回路領域の周辺長は 6 (例えば縦 1， 横 2) となる。 この時， 1次側回路領域 2を囲む絶縁分離溝 4 0の分担耐圧は 84.3Vから 86. IV (同じ回路領域を囲む絶縁分離溝でも， 回路領域の内周部に近い分離溝のほ うが周辺長が短いため寄生容量が小さくなるので， 分担電圧は大きくなる） 。 2次 側回路領域 3を囲む絶縁分離溝 4 1の分担電圧は 113.2Vから 116.5Vとなり， 2次 側回路領域の絶縁分離溝の分担電圧が耐電圧能力以上の値になってしまう。 そこ で， 2次側回路領域 3の分離溝本数を 5本増やして合計 20本とすることにより， 絶縁分離溝 1本あたりの分担電圧を 96.5Vとして， 耐電圧以下に押さえることがで きる。 もちろん， 分担電圧が低い 1次側回路領域 2の絶縁分離溝 4 0の本数を減 らす事により， 1次， 2次側回路間の必要な絶縁分離溝の総数（この場合 30本）を ほとんど増やす事なく， すべての絶縁分離溝がそれぞれの耐電圧値を超えない値 にする事が可能となる。 例えば先ほどの例では， 1次側を 15本， 2次側を 20本とし て合計 35本必用であつたが， 1次側は元々分担電圧が低いので 11本とし， 2次側は 20本とすることで， 合計 31本に押さえることができる。 これにより， 回路領域の 面積が異なる場合においても， 絶縁分離溝の占有する面積を増加させる事がない ので， チップ面積増加によるコスト上昇を押さえる事かできる。
次に， 回路領域と支持基板間容量の不均等による分担電圧の不均等を解消する 方法を 2つ説明する。 まず第 1の方法は， 図 9に示したように回路面積の大きな 1次側回路領域 2に絶縁分離溝 6 gで囲んだ未給電領域 4 2を設けて， 1次側回 路と支持基板間の容量を減らす方法である。 以下に具体的な方法を説明する。 1次 側回路領域 2や 2次側回路領域 3には， 図 9では省略しているが， 実際には M0SFET などの半導体素子を集積している。 この場合， 各半導体領域の電位は電源電圧， もしくは接地電位に固定している。 そのため， 各半導体領域と S0I基板の支持基板 9の間に寄生容量が現れる。 既に述べたように， 各寄生容量は半導体領域の占め る面積に比例して大きくなる。 そこで， この寄生容量を減らすため， 回路領域内 部に電源電圧や接地電位にも接続されていない。 つまり電気的にフローティング な領域 4 2を絶縁分離溝 6 gで形成する。 すると， 絶縁分離溝 6 gで囲まれたフ ローテイング領域， つまり未給電領域 4 2は， 1次側回路と電気的に直接接続して いないため， 未給電領域 4 2の占める面積が支持基板 9と埋め込み絶縁層 1 0で 形成する寄生容量分は元の 1次回路領域 2の寄生容量から除外される。 より正確に は， 未給電領域 4 2と支持基板 9による寄生容量は， 未給電領域 4 2を囲む絶縁 分離溝 6 gによる微少な寄生容量と直列接続されるため， ほぼ無視できるほど微 少な寄生容量値になり， 見かけ上， 未給電領域の対支持基板容量をなくす事がで きる。 このような未給電領域は， ボンディングパッドの下 4 3や回路の隙間など， 回路がなく， 給電が必要でない領域をフローティング電位とすることで実現でき る。 こうして， 1次側回路領域と支持基板間の容量 4 4を回路面積を変更するこ となく減らすことができ， 2次側回路領域と支持基板間の容量 4 5と同じ値に設 定できる。 本方式によれば， 面積面積が異なる時に生じる電圧分担の不均等を， チップ面積を増やす事なく解消する事が可能であるので， チップ面積増大による コスト上昇を押さえる事ができる。 もちろん， チップ面積に余裕があれば， 絶縁 分離溝 6で囲んだ給電領域を新たに設定し， 回路面積の小さい 2次側回路領域 3 と電気的に接続する事で 2次側回路と支持基板間の容量を増大させて電圧分担の バランスを保っても良い。
回路領域と支持基板間の容量の不均等による分担電圧の不均等を解消する第 2 の方法は， 半導体チップの外側に各回路領域の接地端子電極と支持基板の間に外 付けの容量を接続し， 外付け容量の容量値で電圧分担が決まるようにする方法で ある。 図 1 0に示したように， 例えば各回路領域と支持基板間の容量よりも十分 に大きな容量 4 8を外付けすれば， 支持基板の電圧は外付け容量 4 8の容量比で 決定される。 本方式の場合， 先に示した給電， 未給電領域を設定する方法よりも 回路領域と支持基板間の容量を大きく制御する事が可能である。 また， 外付け容 量 4 8によって見かけ上， 回路領域と支持基板間の容量が大きくなるので， アイ ソレー夕間のクロストークが減少し， 対ノイズ性能が向上するといぅメリットも ある。
以上， 回路面積の不均等が引き起こす分担電圧不均等の問題を解決する方法を 3つ例に挙げて説明したが， それぞれを組み合わせて対策を取ればより効果的で ある事は言うまでもない。
図 1 1は， 本発明による半導体装置に内蔵する容量性アイソレー夕の回路構成 の 1実施例を模式的に示した図である。 アイソレー夕 4はドライバ部 1 4とキヤ パシ夕 1 3， レシーバ部 1 5で構成されている。 ドライバ部 1 4およびレシーバ 部 1 5は相互に電気的に絶縁されている必要があるので， それぞれ独立した電源 と接続するための電源端子 1 6 , 1 7 , 1 8， 1 9を備えている。 本実施例では， アイソレー夕のドライバ部 1 4近傍の電源と接地の間に容量 4 9を接続する。 相 補型の信号によって伝送するので， ドライバ部 1 4は基本的にインバ一夕で構成 する。 このため， 伝送信号の立ち上がりや立ち下がりで大きな電流ピークを生じ る。 この電流ピークはドライバ部 1 4だけでなく外側の回路の雑音源になる。 し かし， ドライバ部 1 4近傍の電源と接地の間に容量 4 9を接続することにより， 電源配線の抵抗 5 0と容量 4 9によるフィル夕が形成され， また容量 4 9が電池 の役目を果たす事により， アイソレー夕の送信アンプが発生する電流波形による 電源パッド部でのピーク電流を低減する効果がある。 したがって， パッド部での 雑音減少， および他の回路への雑音の影響が低減するので， 対雑音性能の向上の ためには効果的である。 また， 図 1 0で説明した回路面積の不均等を解消するた めの調整回路領域に本実施例の容量を形成する事で， 分担電圧のバランス化と雑 音の低減を両立する事が可能である。
図 1 2は， 図 1や図 7 , 図 9に示した本発明による半導体装置 1の 1実施例の 実装形態を示す斜視図 （一部は断面図）である. SOP (Small Outline Package) 夕 イブのパヅケージにモールドし， 図においては見やすいように半導体装置を大き めに誇張し， その断面を簡略化して表記している。 リードフレームのダイパッド 5 4上に， 本発明の半導体チップ 1を搭載する. 半導体装置の 1次側回路領域 2は, アルミや金などのボンディングワイヤ 3 5 aによってボンディングパッ ド 5と リード 5 2 aの間を接続し， 半導体装置の外部と電気的に接続する。 同様に 2次側 回路領域 3もボンディングワイヤ 3 5 bによってボンディングパッド 5とリード 5 2 bの間を接続し， 半導体装置の外部と電気的に接続する。 このようにしてボ ンデイングワイヤ 3 5でリード 5 2と電気的に接続した本実施例による半導体装 置は， レジンなどのモールド材 7 2によってモールドする。 ここで， 1次側回路領 域 2と接続したリード 5 2 aと 2次側回路領域 3と接続したリード 5 2 bの間に高 電圧を加える。 半導体装置 1の内部においては埋め込み絶縁層 1 0などの絶縁分 離体によって電気的に絶縁分離している。 半導体装置の支持基板 9は， 加えた電 圧のおよそ 1 / 2の電位となるので， ダイパッドの電位も印加電圧の約 1 / 2と なる。 したがって， 1次側リード 5 2 aと 2次側リード 5 2 bに電圧を加えると， リード 5 2 a—リード 5 2 b間のほか， 半導体装置 1の 1次側回路領域 2— 2次 側回路領域 3間， 回路領域—支持基板 9間， 1次側ボンディングワイヤ 3 5 a— 2次側ボンディングワイヤ 3 5 b間， ボンディングワイヤ 3 5一支持基板 9間， ダイパッド 54—リード 52間など， いろいろな領域で電位差が生じる。 しかし， これまで説明してきた半導体装置内部における絶縁分離に加えて， 半導体外部に おいても絶縁のための処理をする事で， 全体として耐電圧を確保する事ができる。 図 12において， ボンディングワイヤ 35を引き出す方向を， 1次側と 2次側で反 対の方向に引き出す。 このような構造にすることによって， 半導体装置の外部に おいても絶縁距離をとる。 もちろんこれらの絶縁距離は， モールド内， モ一ルド 外を問わず， 仕様で規定したアイソレー夕の耐電圧値よりも高い耐電圧性能を確 保するように設定する事は言うまでもない。 次に， 図 13から図 16で本発明に よる半導体装置の実装形態について説明する。
図 13は， 図 1や図 7， 図 9に示した本発明による半導体装置を外部パッケ一 ジにモールドした 1実施例である。 リードフレーム上に配置されたアイソレ一夕 を含む半導体チップ 1は， アルミや金などのボンディングワイヤ 51によって半 導体装置のボンディングパッドとリード 52 a, 52 b間を接続する。 リード 5 2 a, 52bは， 絶縁距離を取るために， 半導体チップ 1の外部において， それ それ 1次側回路領域 2の側のボンディングパッド側と 2次側回路領域 3の側のボ ンデイングパッド側に設ける。 そして， リード 52 a, 52bは， それぞれ 1次 側回路領域 2の側のボンディングパッド側， 2次側回路領域 3の側のボンディン グパッドに電気的に接続する。
リード 52 a, 52 bの間の空間距離 53は， リード 52 a， 52b間が絶縁 破壊を起こさないような大きさの距離にする。 実際には， 耐電圧性能で定めた最 小空間距離以上になるようにする。 したがって， 1次側のリード 52 aと 2次側 のリード 52 bの距離が容易にとれる SOPタイプのパッケージがよい。 もちろ ん， 製品仕様に定めた最小空間距離を満たしていれば， SOPタイプのパッケ一 ジに限らず QFP (Quad Flat Package) などのパッケージを用いていも良い。 な お， 本実施例においては， リード 52 a， 52bは， それぞれ， 矩形状の半導体 チップ 1の周辺部の外側において， その矩形の向かい合う 2辺に沿って配列され ること， それらの 2辺がボンディングパッドが配列される 2辺であること， さら にリ一ドが半導体チップの周辺部から外側に向かってしかも前述の 2辺に対して 垂直な方向に延びていることにより， リード 5 2 a， 5 2 bは十分な絶縁距離を とって配置される。
また， 半導体装置がモールドされているインナーリード （リードがモールドさ れている部分） についても注意が必要である。 これまで説明したように， 1次側 回路領域と 2次側回路領域間に高電圧を加えたとき， 支持基板の電位は 1次側回 路領域と 2次側回路領域のおよそ半分の電位となる。 したがって， 半導体チップ を保持しているダイパッド 5 4と 1次側回路領域， または 2次側回路領域と電気 的に接続されているインナーリード間の距離 5 5は， この電圧に耐えるに必要な 距離に設定する。 この際， ダイパッ ド 5 4とインナ一リード間の最小距離は， モールド材料の電気的特性と耐電圧仕様から求める事ができ， この実施例では 0.35mmである。 同様にダイパヅド 5 4から引き出されているリード 5 6と 1次 側回路領域， または 2次側回路領域と電気的に接続されているアウターリード 5 2間の距離 5 7も必要な絶縁距離に設定する。 この際， ダイパッ ドとァゥ夕一 リード間の距離は， 最小空間距離によって決まる耐電圧で決定できる。
本構成によって， モノリシックに構成された本発明による半導体装置は， 高価 な専用のパッケージやマルチチップモジュール等を用いる事なく， 安価な汎用の
S O Pタイプや Q F Pタイプのパッケージで提供する事ができるので， 低価格化 に大変効果的である。
図 1 4は図 1や図 7， 図 9の半導体装置をパッケージにモ一ルドした別の 1実 施例である。 なお， 図 1 4においては， 半導体チップの詳細及びボンディングヮ ィャなどの配線を省略している。 本実施例では， 半導体装置 1の支持基板部分に 電気的に接続したダイパッドから引き出したリード 5 6と， 1次側回路および 2 次側回路のボンディングパヅドに接続したリード 5 2を， ボンディングパヅドに 接続していない未使用リード 5 8を挟むように配置する。 これにより， リード間 の距離が狭く， 必要とする空間距離が取れないような狭ピッチリードのパッケ一 ジにおいても， 1次側回路， 1次側と 2次側のほぼ中間電位となる支持基板， 2 次側回路の相互間を高い絶縁特性を持たせることが可能となり， より一層の小型 化が可能である。
図 1 5は， 図 1や図 7， 図 9の半導体装置をパッケージにモールドした別の 1 実施例である。 なお， 図 1 4においては， 半導体チヅプの詳細及び配線は省略し ている。 本実施例では， QFPタイプのパッケージを用いて半導体装置をモールドし た例である。 1次側回路の端子電極と接続したリードは， 図の上部 5 9 aおよび 右側 5 9 bに， 2次側回路領域の端子電極と接続したリードは， 下部 6 0 aおよ び左側 6 O bにまとめている。 本実施例の場合， ダイパッド 5 4から引き出され ているリード 5 6と 1次側回路， 2次側回路のリード間距離は， 必要な絶縁距離 に設定する。 本実施例においても， 図 1 4で説明した未使用リードを設けて必要 な空間距離を取る方法が有効である事は言うまでもない. 例えば， 1次側回路領域 と接続したリード群 5 9 aの一番右端のリード 5 8と， ダイパッド 5 4から引き 出したリード 5 6の間の距離.5 7 aは， 半導体装置の耐電圧以下で絶縁破壊を起 こさないような空間距離でなくてはならない。 この時， パッケージのリードビッ チが必要は絶縁分離距離よりも小さかった場合， 一番右端のリード 5 8を 1次側回 路領域と未接続にすることで， 1次側回路と接続したリード群 5 9 aとダイパッド から引き出したリード 5 6との距離を， 1次回路側リード群 5 9 aと未接続リ一ド 5 8間の距離 5 7 bに， 未接続リード 5 8とダイパッドのリ一ド 5 6間の距離 5 7 aを加えた値と見なせ， 絶縁分離に必要な距離を得る事ができる。 このように 本実施例の場合， パッケージの外側に引き出したアウターリード間の距離が， 必 要な絶縁距離以上に設定するように注意を払う必要があるが， SOPタイプのパッ ケージを用いたものと比較すると， パッケージの占有面積に対して利用可能な リ一ドの本数を多く取る事ができるので， 集積化にはより効果的である。
図 1 6は， 図 1や図 7， 図 9の半導体装置をパッケージにモールドした別の 1 実施例である。 なお， 図 1 6においては， 半導体チップの詳細は省略している。 本実施例では， 半導体装置をのせたダイパッド 5 4からリード 5 6を引き出し， 1次側回路， 2次側回路の接地端子電極と接続したリード 5 2との間にそれぞれ 高耐圧のチップコンデンサ 6 1を接続している。 本実施例のように 1次側のリ一 ド群ゃ 2次側リード群と異なる方向にダイパッド 5 3からのリード 5 6を引き出 す事により， 1次側回路とダイパッド間， および 2次側回路とダイパッド間の絶 縁分離を容易に実現する事が可能である。 また， 本実施例により， 図 9および図 1 0で説明した外付け容量を実装する事が容易になる。
なお， 上記の各実施例は， 適宜組み合わせることが可能である。 以上説明して きた実施例では， SOPや QFPタイプのパッケージを例に取り上げたが， TCP (Tape Carrier Package) タイプのパッケージとポッティングによって本発明の半導体装 置を実装した場合においても適用できる事は言うまでもない。 また， 上記の各実 施例による半導体装置を， 通信回線と端末装置との間に接続され通信回線と前記 端末装置との間で伝送される信号を変復調するモデム回路に用いて， 通信回線と 端末装置との間を絶縁分離することができる。 また， 上記の実施例による半導体 装置を医療'計測機器に用いれば， 各種センサ部と信号処理回路の間を絶縁分離す る事ができる。
図 1 7は， 本実施例を応用してモデム用アナログフロン トエン ド （Analog Front End) LSIを構成した 1実施例である。 本実施例の場合， 1次側回路領域 2 を電話回線側回路 （Line側回路） ， 2次側回路領域 3を端末側回路 （Host側回 路） とする。 Lineと Host間は 3 0 0 0 V以上の絶縁性が必要であるが， 本実施例 によれば， 数千 Vの絶縁耐圧が可能である。 アイソレータ 4は L i n eと H o s t間の絶縁を保ちながら L i n e側から H o s t側へ， もしくは H o s t側から L i n e側へ信号を伝送する役目を果たしている。 Line側回路にはフィル夕ゃァ ンプ 6 2， A/D (Analog to Digital ) コンバータ 6 3 , D /A (Digital to Analog) コンパ一夕 6 4の回路が形成され， Host側には各種のデジタルフィル夕 や D S P (Digital Signal Processor) 6 5が形成される。 アイソレー夕 4は製 造の容易性と低価格化の面から， 絶縁分離のための高耐圧のキャパシ夕と送信， 受信アンプからなる容量性アイソレー夕を用いる。 ボンディングパッド 5は， 最 小空間距離 7が安全規格によって定められた絶縁協調のための距離を満たすよう に配置する。 さらに， このようなモデム回路を， パーソナルコンビュ一夕などの 端末装置に内蔵すれば， 論理演算回路などの端末装置の内部回路と通信回線との 間を絶縁分離することができる。 このように， 本発明による半導体装置をモデム 回路やモデム回路を内蔵する端末装置に応用すれば， これらの回路や装置を小型 化することができる。
図 1 8は， 1次側回路 2と 2次側回路 3間の絶縁分離と信号伝送に特化して， アイソレー夕 4を集積化した本発明を応用した 1実施例である。 従来から用いら れているフォトダイォードを用いたアイソレー夕と比較して， 従来の半導体装置 の製造工程とまったく同一の製造工程でアイソレータを形成できるため， より低 コストで製造ができる。 また， 同一半導体チップ上に多数のアイソレー夕を集積 できるので， 絶縁破壊を起こさない最小限の距離に配置する事ができ， チップ面 積縮小や部品点数の削減などによるコスト低減， 小型化， 多チャンネル化が可能 である。
図 1 9は， 本発明による別の 1実施例を示した図である。 これまで説明してき た実施例は 2つの絶縁分離された回路領域を用いた例であつたが， 絶縁分離され た回路領域を複数存在させる事も可能である。 本実施例では， アイソレー夕のレ シ一バ回路部を含む制御回路 7 0を共通の回路領域 6 6に配置し， アイソレータ のドライバ回路部 7 1を含む制御回路を独立した回路領域 6 7から 6 9で構成し ている。 本構成により， ドライバ回路とレシーバ回路間， および各ドライバ回路 間で電気的に絶縁分離が実現でき， かつそれぞれ絶縁分離された回路からの信号 伝送が可能となる。 本実施例を用いれば， 互いに独立した電気機器の各種情報を 高い絶縁分離を実現したままで情報の集積化が可能となる。 また， これまで説明 してきたアイソレー夕と製造方法に違いはないため， 小型かつ低価格で実現する 事が可能である。 産業上の利用可能性
本発明によれば， 高い絶縁性を有しながらも小型， または低価格の半導体装置 が実現できる。

Claims

特許請求の範囲
1 . 1つの半導体チップが、
第 1の回路領域と、
前記回路領域に電気的に接続される複数の第 1の端子電極と、
第 1の回路領域とは電気的に絶縁分離された第 2の回路領域と、
第 2の回路領域と電気的に接続される複数の第 2の端子電極と、
前記複数の第 1の端子電極と前記複数の第 2の端子電極との間を電気的に分離 し、 かつ前記第 1の端子電極と前記第 2の端子電極との間で信号を伝達する伝送 手段を有することを特徴とする半導体装置。
2 . 請求項 1において、 前記複数の第 1の端子電極と前記複数の第 2の端子電 極との間の距離は、 少なくとも前記絶縁分離領域の耐電圧以下の電圧で絶縁破壊 を起こさないような値に設定されていることを特徴とする半導体装置。
3 . 請求項 1において、 前記複数の第 1の端子電極が前記半導体チップの 1辺 に沿って配列され、 前記複数の第 2の端子電極が前記半導体チップの前記 1辺と 対向する他の 1辺に沿って配列されることを特徴とする半導体装置。
4 . 請求項 1において、 前記伝送手段が、 前記半導体チップの半導体領域に形 成された絶縁分離溝を誘電体とするキャパシ夕を内蔵していることを特徴とする 半導体装置。
5 . 請求項 1において、 前記伝送手段が半導体チップ上の層間絶縁膜を誘電体 とする平板形キャパシ夕を内蔵していることを特徴とする半導体装置。
6 . 請求項 1において、 前記端子電極のボンディング用開口部と半導体チップ の終端部間の最小距離は、 少なくとも前記絶縁分離領域の耐電圧以下の電圧で絶 縁破壊を起こさないような値に設定されていることを特徴とする半導体装置。
7 . 請求項 1において、 前記端子電極に接続されたボンディングワイヤと半導 体チップの終端部間の最小距離は、 少なくとも前記絶縁分離領域の耐電圧以下の 電圧で絶縁破壊を起こさないような値に設定されていることを特徴とする半導体
8 . 請求項 1において、 前記第 1の回路領域の占める面積と前記第 2の回路領 域の占める面積が異なるとき、 占有面積が小さい回路領域の耐電圧能力の方をよ り高くすることを特徴とする半導体装置。
9 . 請求項 8の半導体装置において、 回路領域を絶縁分離溝で絶縁分離し、 占 有面積が小さい回路領域を絶縁分離している絶縁分離溝の本数うの方をより大き くすることによって、 耐電圧能力をより高くしたことを特徴とする半導体装置。
1 0 . 請求項 1において、 前記第 1の回路領域の占める面積と前記第 2の回路 領域の占める面積が異なるとき、 占有面積が大きい回路領域の内部に絶縁分離手 段によって電気的にどの領域とも接続されていない領域を設定したことを特徴と する半導体装置。
1 1 . 請求項 1において、 前記第 1の回路領域の占める面積と前記第 2の回路 領域の占める面積が異なるとき、 占有面積が小さい回路領域の外部に占有面積が 小さい回路領域と電気的に接続された領域を絶縁分離手段によって新たに設定し たことを特徴とする半導体装置。
1 2 . 請求項 1において、 前記第 1の回路領域の占める面積と前記第 2の回路 領域の占める面積が異なるとき、 占有面積が大きい回路領域の内部に絶縁分離手 段によって電気的にどの領域とも接続されていない領域を設定し、 かつ占有面積 が小さい回路領域の外部に占有面積が小さい回路領域と電気的に接続された領域 を絶縁分離手段によって新たに設定したことを特徴とする半導体装置。
1 3 . 請求項 1において、 前記第 1の回路領域の占める面積と前記第 2の回路 領域の占める面積が異なるとき、 前記半導体装置の外部に、 回路領域と回路領域 以外の間に容量を接続したことを特徴とする半導体装置。
1 4 . 請求項 1において、 伝送手段の近くの電源と接地間に容量を接続したこ とを特徴とする半導体装置。
1 5 . 請求項 1 4おいて、 前記容量の占める面積を、 各回路領域の面積が等し くなる値に設定したことを特徴とする半導体装置。
1 6 . 請求項 1において、 さらに、 前記半導体チップの外部に、 前記複数の第 1の端子電極側に位置する複数の第 1のリードと、 前記複数の第 2の端子電極側 に位置する複数の第 2のリードとを有し、 前記複数の第 1の端子電極は前記複数 の第 1のリードに電気的に接続され、 前記複数の第 2の端子電極は前記複数の第 2のリードに接続されることを特徴とする半導体装置。
1 7 , 請求項 1 6おいて、 前記複数の第 1のリードと、 前記複数の第 2のリー ドとの間の距離は、 少なくとも前記絶縁分離領域の耐電圧以下の電圧で絶縁破壊 を起こさないような値に設定されていることを特徴とする半導体装置。
1 8 . 請求項 1 6おいて、 半導体装置の支持基板に電気的に接続されたダイパ ッドと前記複数のリ一ド間の距離は、 少なくとも前記絶縁分離領域の耐電圧以下 の電圧で絶縁破壊を起こさないような値に設定されていることを特徴とする半導 体装置。
1 9 . 請求項 1 6において、 前記複数の第 1のリードが前記半導体チップの 1 辺に沿って配列され、 前記複数の第 2のリ一ドが前記半導体チップの前記 1辺と 対向する他の 1辺に沿って配列されることを特徴とする半導体装置。
2 0 . 請求項 1 6おいて、 前記複数のリ一ドは、 前記半導体チップの周辺部か ら外側に向かって伸びていることを特徴とする半導体装置。
2 1 . 請求項 1 6おいて、 前記複数のリ―ドは、 前記半導体チップの周辺部か ら外側に向かって、 前記一辺および前記他の一辺に対し垂直な方向に伸びている ことを特徴とする半導体装置。
2 2 . 請求項 1 6おいて、 前記複数のリ一ドに、 前記複数の端子電極と接続さ れないものが含まれることを特徴とする半導体装置。
2 3 . 通信回線と端末装置との間に接続され、 前記通信回線と前記端末装置と の間で伝送される信号を変復調し、 請求項 1乃至 2 2のいずれか 1項に記載の半 導体装置によって前記通信回線と前記端末装置との間を絶縁分離するモデム回路。
2 4 . 通信回線と内部回路との間に接続され、 前記通信回線と前記内部回路と の間で伝送される信号を変復調し、 請求項 1乃至 2 2のいずれか 1項に記載の半 導体装置によって前記通信回線と前記内部回路との間を絶縁分離するモデム回路、 を内臓する端末装置。
2 5 . 請求項 1乃至 2 2のいずれか 1項に記載の半導体装置によって、 複数の 伝送手段を集積し、 前記第 1の端子電極と他の端子電極との間で、 絶縁分離と信 号伝送を実現したアイソレータアレイ。
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