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WO1998038571A1 - Processeur de donnees - Google Patents

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WO1998038571A1
WO1998038571A1 PCT/JP1997/000591 JP9700591W WO9838571A1 WO 1998038571 A1 WO1998038571 A1 WO 1998038571A1 JP 9700591 W JP9700591 W JP 9700591W WO 9838571 A1 WO9838571 A1 WO 9838571A1
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WO
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wait
cpu
bus cycle
instruction
signal
Prior art date
Application number
PCT/JP1997/000591
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English (en)
French (fr)
Inventor
Shuichi Seki
Original Assignee
Mitsubishi Denki Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Denki Kabushiki Kaisha filed Critical Mitsubishi Denki Kabushiki Kaisha
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Priority to US09/117,367 priority patent/US6216217B1/en
Priority to JP53748998A priority patent/JP3568539B2/ja
Priority to PCT/JP1997/000591 priority patent/WO1998038571A1/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking

Definitions

  • the present invention relates to a central processing unit (hereinafter, referred to as a CPU) and a data processing device having a device to be accessed such as a memory or an input / output device accessed by the CPU, and particularly to a device that operates at a low speed from a CPU. It relates to control of bit operations when accessing an access device.
  • a CPU central processing unit
  • data processing device having a device to be accessed such as a memory or an input / output device accessed by the CPU, and particularly to a device that operates at a low speed from a CPU. It relates to control of bit operations when accessing an access device.
  • FIG. 1 is a diagram showing a configuration of such a conventional data processing device.
  • reference numeral 1 denotes a CPU for performing overall control of the data processing device
  • reference numeral 2 denotes an address decoder for decoding an address output from the CPU 1.
  • Reference numeral 3 denotes a low-speed input / output device (hereinafter, referred to as a low-speed device) among input / output devices as access target devices to which a predetermined address is assigned
  • 4 denotes a CPU 1 and an address decoder 2. It is an address / data bus connecting to the low-speed device 3.
  • 5 is a chip select signal output from the address decoder 2
  • 6 is The read signal output from CPU 1 and 7 are also write signals.
  • 8 is a chip select terminal of the low-speed device 3
  • 9 is a weight terminal of the CPU 1. .
  • CPU 1 When CPU 1 reads data from low-speed device 3, CPU 1 first outputs the address in the device to be read on address Z data bus 4. The address output from the CPU 1 is sent to the address decoder 2, and the address decoder 2 decodes the address and outputs a chip select signal 5 for selecting a desired device to be accessed. The low-speed device 3 is selected by inputting the chip select signal 5 to the chip select terminal 8.
  • the low-speed device 3 selected by the chip select signal 5 receives the read signal 6 from the CPU 1, the low-speed device 3 outputs data on the address / data bus 4.
  • CPU 1 performs the write operation because select signal 5 is fed back to write terminal 9 of CPU 1. After this write operation, the data output from the low-speed device 3 onto the address / data bus 4 is read into the CPU 1 by the read signal 6.
  • CPU 1 when CPU 1 writes data to low-speed device 3, as in the case of reading data, CPU 1 first sets the address in the device to be written to address Z data overnight bus 4. Is output.
  • the address decoder 2 decodes the address and outputs a chip select signal 5.
  • the chip select signal 5 is input to the chip select terminal 8 of the low speed device 3, the low speed device 3 Selected.
  • CPU 1 outputs an address on address / data bus 4 and then outputs write signal 7 to store the data to be written on address / data bus 4.
  • the chip select signal 5 that selects the low-speed device 3 is fed back to the wait terminal 9 of the CPU 1, so that the CPU 1 performs an idle operation.
  • the data output on the address Z data bus 4 is written to the low-speed device 3 by the write signal 7 from the CPU 1.
  • the address to be accessed for weight is fixed by the address decoder 2, and to change this, the troublesome circuit of replacing the address decoder 2 is required. There was an issue that needed to be changed.
  • the CPU is provided with means for centrally storing the response speed corresponding to each input / output device, and each input / output device is selected. Each time it is performed, the stored information is read and the eight operation is performed. In this case, the wait operation is realized by the selection of the I / O device, so that the program can freely set the weight and release the wait without depending on the address space or read / write access. There was a problem that it was not possible to do.
  • the device described in Japanese Patent Application Laid-Open No. 3-939534 receives a ready signal transmitted from a memory or an input / output device, and can program an active position of a ready signal transmitted to a CPU.
  • the wait operation is performed by changing to.
  • the control that depends on the address space is inevitable due to the structure of receiving signals from a memory or an input / output device.
  • the present invention has been made in order to solve the above-described problems, and by changing a CPU address space or changing a memory or an input / output device, a way is provided for each read or write access. Even if a reset operation is required, troublesome circuit change work is not required, and the wait setting / wait release can be freely performed by the program without depending on the address space or read / write access.
  • the purpose is to obtain a data processing device that can. Disclosure of the invention
  • the present invention relates to a CPU which performs an input operation by inputting an input signal to an input terminal, a wait Z wait release instruction setting register in which an input instruction and an input release instruction from the CPU are set, and , End A weight control device that outputs a weight signal to the weight terminal of the CPU in accordance with the setting of this wait note release order setting register regardless of the address space. .
  • This allows the program to freely set the weight / cancel the wait without depending on the address space, and if the address space is changed or the memory or I / O device is changed.
  • a CPU that extends a bus cycle while a ready signal is input to a ready terminal, a wait order and wait release instruction from the CPU, and a bus cycle extension count N are set.
  • a data processing device is constituted by a bit control device that outputs an N cycle width ready signal to a ready terminal of the CPU according to the setting. This makes it possible to extend the bus cycle N times freely in a program regardless of the address space, and the number N of bus cycles becomes programmable. It is possible to realize a data processing device that can respond to simple memories and input / output devices only by changing programs.
  • the present invention also provides a CPU that extends a bus cycle while a ready signal is input to a ready terminal, a bus cycle extension number designation register in which the CPU designates a bus cycle extension number N, / ⁇ Eighth release instruction setting register and an Eighth controller that outputs an N-cycle ready signal to the ready terminal of the CPU according to the settings of these registers regardless of the address space.
  • Configured processing equipment Things This makes it possible to freely extend the number of bus cycles by a program irrespective of the address space, and to make the number of times to extend the bus cycle more programmable, so that more diverse memory and input / output devices can be used. Therefore, it is possible to realize a data processing device capable of responding only to program changes.
  • the present invention provides a CPU that performs an weight operation by inputting a weight signal to a weight terminal, a weight instruction from the CPU, and a number of weights that enable the weight operation M to be set.
  • the M-cycle width wait is applied to the CPU's weight pin.
  • a data processing device is constituted by a weight control device that outputs a signal.
  • the present invention provides a CPU for extending a bus cycle while a ready signal is input to a ready terminal, a register for designating the number of times to extend a bus cycle, and a wait with a function for designating the number of effective cycles for wait operation.
  • a data processing device consisting of a setting register and a light control device that outputs a ready signal to the ready terminal of the CPU according to the settings of both registers regardless of the address space It is.
  • N bus cycles can be extended freely by a program without depending on the address space, and the number M of wait operations becomes programmable. Just set the count value and wait It is possible to realize a data processing device that can set / release a wait without issuing a release instruction.
  • FIG. 1 is a diagram showing the configuration of a conventional data processing device
  • FIG. 2 is a diagram showing the configuration of a data processing device according to the first embodiment of the present invention
  • FIG. 3 is a diagram showing the configuration of the data processing device according to the first embodiment.
  • FIG. 4 is a diagram showing an operation timing
  • FIG. 4 is a diagram showing a configuration of a data processing device according to Embodiment 2 of the present invention
  • FIG. 5 is a diagram showing a configuration of a data processing device according to Embodiment 3 of the present invention.
  • FIG. 6 is a diagram showing a configuration of a data processing device according to a fourth embodiment of the present invention
  • FIG. 7 is a diagram showing a configuration of a data processing device according to a fifth embodiment of the present invention.
  • FIG. 2 shows an example of the configuration of a preferred data processing device according to the present invention
  • FIG. 3 shows its operation timing.
  • reference numeral 1 denotes a CPU for controlling the whole of the data processing apparatus; 2, an address decoder for decoding an address output from the CPU 1; 3, an assigned address to which a predetermined address is assigned;
  • Low-speed device as device, 4 is address / data bus connecting CPU 1 to address decoder 2 and low-speed device 3
  • 5 is chip select signal output from address decoder 2
  • 6 is output from CPU 1.
  • 7 is a write signal output from CPU 1
  • 8 is a chip select from address decoder 2.
  • the chip select terminal of the low-speed device 3 to which the cut signal 5 is input, 9 is the wait terminal of the CPU 1, and these are the parts corresponding to those of the prior art shown by the same reference numerals in FIG. It is.
  • Reference numeral 10 denotes an input signal input to the input terminal 9 of the CPU 1
  • reference numeral 11 denotes a wait signal output from the CPU 1 connected to the CPU 1 via the address / data bus 4, and a release of the wait.
  • the instruction is set. This is the A / I / I release instruction setting register.
  • 12 generates a weight signal 10 to the CPU 1 irrespective of the address space in accordance with the setting contents of the weights wait release instruction setting register 11, and as a weight control device.
  • Reference numeral 13 denotes a CPU peripheral circuit composed of the above-mentioned wait / no-wait / bit-out instruction setting register 11, the wait signal generator 12, and the address decoder 2.
  • the wait is set in the wait / wait release instruction setting register 11 from the state without wait, the data is written to the low-speed device 3, and the wait is released.
  • CPU 1 fetches the next instruction to be executed from R ⁇ by the built-in program counter, and then releases the wait nowait assigned to memory in the CPU 1's ⁇ ⁇ ⁇ ⁇ ⁇ (input / output device) area.
  • the write instruction output on the address / data bus 4 overnight is set by the write signal 7 generated two clocks after that. Write to register 11.
  • the write signal generation unit 12 starts to operate in the next program state, that is, at the time of the next operation code fetch.
  • the wait signal 10 generated as described above is input to the wait terminal 9 of the CPU 1, thereby enabling the wait operation. From here, the wait operation is performed as shown in the latter half of FIG. 3 (b). It operates in the state with the switch.
  • the instruction to be executed next is latched from the ROM in the same manner as described above.
  • the wait operation is also performed for the operation of the operation code cycle (in the example shown in Fig. 3 (a), , And a read signal 6 for reading the operation code and the operation code is generated every two clocks).
  • CPU 1 outputs the address in the device to be written on address data bus 4.
  • This address is input to the address decoder 2 from the address / data bus 4, and the address decoder 2 outputs a chip select signal 5 based on the address.
  • the chip select signal 5 output from the address decoder 2 is selected from the three low-speed devices CPU 1 input to the chip select terminal 8.
  • CPU 1 outputs an address on address Z data bus 4, then outputs write signal 7, and further outputs data to be written on address / data bus 4.
  • CPU 1 since the wait instruction has been written in the wait / wait release instruction setting register 11 and it is in the light setting state, CPU 1 outputs from the light signal generator 12.
  • the wait operation is performed by the executed wait signal 10. That is, according to the example shown in FIG. 3 (a), the write data output on the addressless data bus 4 is It is written to the low-speed device 3 by the write signal 7 generated four clocks after the read signal 6 for reading the operand and the operation code.
  • the CPU 1 When releasing the wait state set in this way, the CPU 1 causes the built-in program counter to flush the next instruction to be executed from the ROM, as shown in FIG. 3 (b). Thereafter, CPU 1 writes a wait release instruction to wait wait release instruction setting register 11 allocated to the memory of the IZO area. In this way, when the wait release instruction is written to the wait / wait release instruction setting register 11, the wait signal generation unit 12 starts from the next program state, that is, from the next operation code flip. The unity signal (in this case, the signal for canceling the state of 8) generated by the above operation is input to the wait terminal 9 of the CPU 1, thereby disabling the 8 operation. With the above operation, CPU 1 operates without writing for subsequent instructions.
  • Embodiment 2 As described above, according to the first embodiment, it is possible to set / cancel the wait freely by a program without depending on the address space. Even if there is a device change, it can be easily dealt with only by changing the program.
  • Embodiment 2
  • the wait Z wait release instruction setting register is used in which only the wait instruction and the wait release instruction are set, and the wait / wait release instruction is simply set for all accessed devices. Cancel However, by providing the function to specify the number of bus cycle extensions N in the wait Z wait release instruction setting register, N delays specified for all accessed devices are performed. It is also possible to make it accessible to the public.
  • FIG. 4 shows a configuration example of such a preferred data processing device according to the present invention.
  • reference numeral 14 denotes a wait / wait release instruction setting register having a bus cycle extension number designation function, which enables designation of the extension number N of the bus cycle.
  • 15 is a wait control signal generation register that generates a ready signal to CPU 1 in accordance with the setting contents of the wait Z wait release instruction setting register 14 having the bus cycle extension count designation function.
  • a single signal generator 16 is the ready one signal.
  • Reference numeral 17 denotes a ready terminal of the CPU 1 to which the ready signal 16 is inputted. The CPU 1 extends the bus cycle while the ready signal 16 is inputted to the ready terminal 17. You can do it.
  • the other parts are denoted by the same reference numerals as the corresponding parts in Embodiment 1 shown in FIG. 2, and the description thereof is omitted.
  • the CPU 1 writes a wait instruction to the wait / wait release instruction setting register 14 having a bus cycle extension number designation function, and the corresponding wait Z wait. Also write the bus cycle extension count N to the release instruction setting register 14.
  • the ready one signal generator 15 receives the write instruction from the next program state. It has a bus cycle extension count designation function. Based on the setting contents of the input / output cancellation instruction setting register 14, it generates and outputs a ready signal 16 with a width of N cycles.
  • the one signal 16 is sent from the ready one signal generator 15 to the CPU 1, and when the ready signal 16 is input to the ready terminal 17, the ready signal 16 is sent to the ready terminal 17. During N bus cycles input to pins 17, wait access is performed by bus cycle extension.
  • the CPU 1 When releasing such a wait state, the CPU 1 stores the wait / wait release instruction setting register 14 having this bus cycle extension number designation function in the same manner as in the first embodiment. This is done by writing a wait release instruction.
  • the auto / wait release instruction setting register is provided with a bus cycle extension frequency designation function, and the bus cycle extension frequency N specified by the CPU is also set to the auto-wait / no-wait release instruction setting register.
  • a bus cycle extension number designation register for retaining the bus cycle extension number N specified by the CPU may be provided separately.
  • FIG. 5 shows an example of the configuration of such a preferred data processing device according to the present invention.
  • reference numeral 18 denotes a bus cycle extension number designation register for holding a bus cycle extension number N designated by the CPU 1. It is.
  • a wait / wait release instruction setting register 14 with a bus cycle extension count designating function is provided in the third embodiment.
  • the second embodiment differs from the second embodiment in that it is replaced by the specification register 18 and the wait Z wait release instruction setting register 11 which does not have the bus cycle extension number specification function shown in the first embodiment. It is different from a data processing device.
  • the CPU 1 writes the bus cycle extension count N to the bus cycle extension count designation register 18 and then writes the wait / wait release instruction setting register 11 to the wait / wait release instruction setting register 11 in the same manner as in the first embodiment. Write a match. In this way, the bus cycle extension count N is written to the bus cycle extension count designation register 18, and the unit Z wait release cancellation setting register is written.
  • the ready one signal generator 15 When a write instruction is written to 11, the ready one signal generator 15 starts these wait and wait release instruction setting registers 11 and the bus cycle extension count designation register 18 from the next program state. Based on the setting of, a ready one signal 16 with a width of N cycles is generated and output. The ready one signal 16 is sent from the ready one signal generator 15 to the CPU 1 and input to the ready one terminal 17 in the same manner as in the second embodiment. During N bus cycles in which is input, wait access is performed by extending the bus cycle.
  • the bus cycle is extended.
  • N bus cycles can be extended for all the accessed devices by setting the number of times N.
  • the byte instruction is set.
  • FIG. 6 shows a configuration example of such a preferred data processing device according to the present invention.
  • the same reference numerals as in FIG. 2 denote parts corresponding to those in the first embodiment, and a description thereof will be omitted.
  • reference numeral 19 designates a wait instruction setting and a wait operation valid cycle number (number of times the wait operation is performed) M is set together with the wait instruction setting.
  • This register is not a register for setting the byte release instruction.
  • 20 indicates the number of cycles output from CPU 1 to the input signal generator 12 as an input control device controlled by the wait setting register 19 with the input operation valid cycle number specification function. The operation is described below.
  • the CPU 1 writes the number of valid cycles M of the eight operation to the light setting register 19 having the function of specifying the number of valid operation cycles, and writes A wait instruction is also written on the setting register 19.
  • the wait signal generator 1 2 from the next program state, the CPU 1 receives the signal from CPU 1 based on the number M of valid cycles of the wait operation set in its wait setting register 19.
  • the cycle clock 20 is counted, and a jet signal 10 having a width of M cycles is generated and output.
  • the weight signal 10 having the M sigle width is sent from the wait signal generator 12 to the CPU 1, and when the weight signal 10 is input to the weight terminal 9 in the CPU 1, the weight signal during the M cycle is output.
  • wait access is performed. After M byte accesses are performed, the bit release is automatically performed, after which normal access can be performed.
  • the wait can be set and the automatic wait can be freely released by the program irrespective of the address space, and the number of effective cycles of the wait operation M Therefore, if the count value is set, it is possible to cancel the setting Z of the light without issuing a wait release instruction.
  • Embodiment 5
  • the wait setting register in which the wait instruction is set has a function of designating the number M of effective cycles of the wait operation, thereby enabling access during the designated M cycles.
  • the bus cycle is extended.
  • it is also possible to extend the bus cycle N times by setting the bus cycle extension number N in the register for specifying the number of bus cycle extensions. .
  • FIG. 7 shows an example of the configuration of such a preferred data processing apparatus according to the present invention.
  • Portions corresponding to the respective portions of the fourth embodiment are denoted by the same reference numerals as in FIG. 6, and description thereof is omitted.
  • reference numeral 18 denotes a bus cycle extension count specifying register which holds the bus cycle extension count N specified by the CPU 1, and is the same as that of the third embodiment shown in FIG. It is equivalent to that. 21 generates a ready signal to CPU 1 in accordance with the settings of this bus cycle extension count designation register 18 and the gate setting register 19 with the count of the number of valid operation cycles.
  • a ready one signal generation unit as a wait control device, 16 is the ready one signal
  • 17 is the ready one terminal of the CPU 1.
  • the CPU 1 After writing the bus cycle extension count N to the bus cycle extension count designation register 18, the CPU 1 executes the wait setting register 1 with the wait operation valid cycle count designation function in the same manner as in the fourth embodiment. In 9, write the number of valid cycles M of the wait operation and the wait instruction. In this way, the bus cycle extension count N is stored in the bus cycle extension count designation register 18, and the effective cycle count M of the wait operation is set in the wait setting register 19 having the wait operation valid cycle count designation function.
  • the ready signal generation unit 21 executes the bus cycle extension count N set in the bus cycle extension count designation register 18 and ⁇ from the next program state. The ready one signal 16 is generated and output based on the number M of valid cycles of the eight operation set in the wait setting register 19 with the function to specify the number of valid operation cycles.
  • the ready signal 16 has a width of N cycles based on the number N of bus cycle extensions set in the bus cycle extension frequency designation register 18 and is sent to the CPU 1 from the ready one signal generator 21. .
  • this ready one signal 16 is input to the ready one terminal 1 CPU, the CPU 1 performs the byte access by extending N bus cycles.
  • an array access is performed for an access during M cycles based on the number M of valid cycles of the gate operation set in the bit setting register 19, an array access is performed. After this M cycle wait access is performed, Wait release is performed dynamically, and normal access can be performed thereafter.
  • N bus cycles can be extended freely by a program irrespective of the address space. Since the number M of valid cycles is programmable, setting the count value has the effect that the wait setting can be released without performing a wait release instruction.
  • the data processing device uses an input / output device having a difference between read access and write access. It is useful for systems where waste occurs and data writing cannot be performed in accordance with high-speed read access.Particularly, in the prototype stage, a system control program was developed using expensive flash memory. However, at the product stage, it is suitable for use in microcomputer application systems that replace the flash memory with inexpensive one-time ROM.

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Description

明 細 書 データ処理装置
技術分野
この発明は、 中央演算処理装置 （以下、 C P Uという） と、 C P Uに よりアクセスされるメモリや入出力デバイスなどの被アクセスデバイス を備えたデータ処理装置に関し、 特に、 c P Uから低速で動作する被ァ クセスデバイスにアクセスする際のゥヱィ ト動作の制御に関するもので ある。 背景技術
従来から、 低速で動作する被アクセスデバイスにゥヱイ トアクセスす るデータ処理装置は知られている。 この種のデータ処理装置は、 C P U のゥヱイ ト端子にチップセレク ト信号をフィ 一 ドバックすることによつ て、 低速で動作する被アクセスデバイスへのアクセスに際して、 C P U にウェイ ト動作を行なわせるようにしている。
第 1図はそのような従来のデータ処理装置の構成を示す図である。 図 において、 1 は当該データ処理装置の全体的な制御を行なう C P Uであ り、 2はこの C P U 1から出力されたァ ドレスをデコ一 ドするためのァ ドレスデコーダである。 3は所定のァ ドレスが割り当てられた被ァクセ スデバイスとしての入出力デバイス中の、 低速で動作する入出力デバイ ス （以下、 低速デバィスという） であり、 4は C P U 1 とア ドレスデコ ーダ 2および低速デバィス 3 とを結ぶァ ドレス/データバスである。 5 はア ドレスデコーダ 2より出力されるチップセレク ト信号であり、 6は C P U 1 より出力される リー ド信号、 7は同じく ライ ト信号である。 8 は低速デバィス 3のチップセレク ト端子であり、 9は C P U 1 のゥヱイ ト端子である。. .
次に動作について説明する。
C P U 1が低速デバィス 3からデータの読み出しを行なう場合、 C P U 1 は、 まず、 ア ドレス Zデータバス 4上に読み出したいデバイス内の ァ ドレスを出力する。 C P U 1 より出力されたァ ドレスはァ ドレスデコ ーダ 2に送られ、 ア ドレスデコーダ 2はそのア ドレスをデコー ドして所 定の被アクセスデバイスを選択するチップセレク ト信号 5を出力する。 このチップセレク ト信号 5がチップセレク ト端子 8に入力されることに より、 低速デバイス 3の選択が行なわれる。
チップセレク ト信号 5により選択された低速デバィス 3は、 C P U 1 からのリ一 ド信号 6を受けると、 ア ドレス/データバス 4上にデータを 出力するが、 このとき低速デバイス 3を選択したチップセレク ト信号 5 が C P U 1 のゥヱイ ト端子 9にフィ一 ドバックされているため、 C P U 1 はゥヱイ ト動作を行なう。 このゥヱイ ト動作の後、 低速デバィス 3よ りア ドレス/データバス 4上に出力されたデータは、 リー ド信号 6によ り C P U 1 に読み込まれる。
次に、 C P U 1が低速デバィス 3にデータを書き込む場合も、 読み出 しの場合と同様に、 C P U 1 は、 まず、 ア ドレス Zデ一夕バス 4上に書 き込みたいデバイス内のア ドレスを出力する。 ア ドレスデコーダ 2はそ のア ドレスをデコー ドしてチップセレク ト信号 5を出力し、 このチップ セレク ト信号 5が低速デバイス 3のチップセレク ト端子 8に入力される ことによって、 低速デバイス 3が選択される。
C P U 1 は、 ア ドレス/データバス 4上にア ドレスを出力した後、 ラ イ ト信号 7を出力し、 書き込みたいデータをア ドレス/データバス 4上 に出力するが、 このとき低速デバイス 3を選択したチップセレク 卜信号 5が C P U 1 のウェイ ト端子 9にフィ一 ドバックされているため、 C P U 1 はゥヱイ 卜動作を行なう。 このゥヱイ ト動作の後、 ァ ドレス Zデ一 夕バス 4上に出力されたデータが、 C P U 1からのライ ト信号 7によつ て低速デバィス 3に書き込まれる。
従来のデータ処理装置は以上のように構成されているので、 ウェイ ト アクセスするァ ドレスがァ ドレスデコーダ 2により固定されてしまい、 これを変更するにはァ ドレスデコーダ 2を交換するという面倒な回路変 更をしなければならないという課題があった。
また、 ゥヱイ トアクセスがア ドレスに依存しているため、 例えばリー ドアクセスは高速、 ライ トアクセスは低速というようなリー ド Zライ ト アクセスに差がある低速デバイス 3を使用した場合には、 ライ トァクセ スに合わせると C P U 1 に無駄な処理時間を強いることとなり、 一方リ ― ドアクセスに合わせた場合には、 データがライ 卜できないというよう な問題が生じるといつた課題があつた。
さらには、 近年、 マイクロコンピュータ応用システムにおいて、 シス テム制御プログラムをフラッ シュメモリに書き込むことが多くなってい るが、 試作段階においては高価なフラッシュメモリ にプログラムの書き 込みを行ない、 製品段階においては安価なワンタイム R O M (読み取り 専用記憶装置） に置き換えを行なうような場合に、 書き込みが低速なフ ラッシュメモリにおいては、 上記のような理由でリ ー ドアクセス、 すな わちシステム全体の動作速度が遅くなったり、 あるいはフラッシュメモ リ にデータが書き込めないといつた問題が生じるなどといつた課題もあ つた。
なお、 このような従来のデータ処理装置に関連のある技術が記載され ている文献としては、 例えば特開昭 6 2— 2 1 7 3 5 0号公報、 特開平 3 - 9 9 3 5 4号公報などがある。
上記特開昭 6 2— 2 1 7 3 5 0号公報に記載の装置は、 各入出力デバ イスに対応して応答速度を集中的に記憶する手段を C P Uに設け、 各入 出力デバイスが選択される都度、 その記憶情報を読み出してゥエイ ト動 作を行なう ものである。 この場合、 ウエイ ト動作が入出力デバイスの選 択によって実現されるものとなっているため、 ア ドレス空間やリー ド/ ライ トアクセスによらずに、 プログラムにより 自由にゥヱイ ト設定ダウ エイ ト解除を行なう ことができないという課題があった。
また、 特開平 3 - 9 9 3 5 4号公報に記載の装置は、 メモ リや入出力 デバイスから伝送されるレディ一信号を受信し、 C P Uへ送信するレデ ィ一信号のァクティ ブ位置をプログラマブルに変化させることによって ウェイ ト動作を行なう ものである。 この場合にも、 メモリや入出力デバ イスから信号を受信するという構造上、 どう してもア ドレス空間に依存 する制御になってしまう という課題があつた。
この発明は、 上記のような課題を解決するためになされたもので、 C P Uのァ ドレス空間を変更したり、 メモ リや入出力デバイスを変更した ことによって、 リー ドまたはライ トアクセスごとにウェイ ト動作が必要 になった場合でも、 面倒な回路変更作業が不要であり、 ア ドレス空間や リー ド/ライ トアクセスによらずに、 プログラムによってウェイ ト設定 /ウェイ ト解除を自由に行なうことができるデータ処理装置を得ること を目的とする。 発明の開示
この発明は、 ゥヱイ ト端子へのゥヱイ ト信号入力によってゥヱイ ト動 作を行なう C P Uと、 この C P Uからのゥヱイ ト命令およびゥヱイ ト解 除命令が設定されるウェイ ト Zウェイ ト解除命令設定レジスタと、 了 ド レス空間によらずにこのウェイ トノウ イ ト解除命合設定レジスタの設 定に応じて、 C P Uのゥヱイ ト端子にゥヱイ ト信号を出力するウェイ ト 制御装置とによってデータ処理装置を構成したものである。 このことに よって、 ア ドレス空間によらずにプログラムにて自由に、 ゥヱイ ト設定 /ウェイ ト解除ができるようになり、 ァ ドレス空間の変更、 あるいはメ モリや入出力デバイスの変更があつた場合でも、 プログラムの変更のみ で対応可能なデータ処理装置を実現することができる。
また、 この発明は、 レディ 一端子へレディ一信号が入力されている間 バスサイクルの延長を行なう C P Uと、 C P Uからのウェイ ト命合およ びゥヱイ ト解除命令とバスサイクル延長回数 Nが設定される、 バスサイ クル延長回数指定機能付きのゥ イ 卜/ゥエイ ト解除命令設定レジスタ と、 ァ ドレス空間によらずにこのバスサイクル延長回数指定機能付きの ウェイ 卜/ゥヱイ ト解除命令設定レジス夕の設定に応じて、 C P Uのレ ディ一端子に Nサイクル幅のレディ一信号を出力するゥ ィ ト制御装置 とによってデータ処理装置を構成したものである。 このことによって、 ァ ドレス空間によらずにプログラムにて自由に、 N回のバスサイクル延 長を行なう ことができるようになり、 またバスサイクル延長回数 Nがプ ログラマブルとなるため、 さ らに多様なメモリや入出力デバイスに対し てもプログラムの変更のみで対応可能なデータ処理装置を実現すること ができる。
また、 この発明は、 レディ 一端子へレディ一信号が入力されている間 バスサイクルの延長を行なう C P Uと、 C P Uからバスサイクル延長回 数 Nが指定されるバスサイクル延長回数指定レジスタと、 ゥヱイ ト/ゥ エイ ト解除命令設定レジスタと、 ア ドレス空間によらずにこれら両レジ スタの設定に応じて、 C P Uのレディ一端子に Nサイクル幅のレディ一 信号を出力するゥエイ ト制御装置とによってデータ処理装置を構成した ものである。 このことによって、 ア ドレス空間によらずにプログラムに て自由に、 Ν回のバスサイクル延長が可能になり、 またバスサイクル延 長回数 Νがプログラマブルとなるため、 さらに多様なメモリや入出力デ バイスに対してもプログラムの変更のみで対応可能なデータ処理装置を 実現することができる。
また、 この発明は、 ウェイ ト端子へのゥヱイ ト信号入力によりゥヱイ ト動作を行なう C P Uと、 C P Uからのゥヱイ ト命令とゥヱィ ト動作有 効サイクル数 Mが設定されるゥエイ ト動作有効サイクル数指定機能付き のゥヱイ ト設定レジスタと、 ア ドレス空間によらずにこのゥヱイ ト動作 有効カウン ト数指定機能付きのウェイ ト設定レジスタの設定に応じて、 C P Uのゥヱイ ト端子に Mサイクル幅のウェイ ト信号を出力するウェイ ト制御装置とによってデータ処理装置を構成したものである。 このこと によって、 ア ドレス空間によらずにプログラムにて自由に、 ゥヱイ ト設 定および自動ゥ イ ト解除ができるようになり、 またウェイ ト動作を行 なう回数 Mがプログラマブルとなるため、 カウン ト値の設定を行なうだ けで、 ウェイ ト解除命令を行なう ことなく ウェイ トの設定 Z解除ができ るデータ処理装置を実現することができる。
また、 この発明は、 レディ 一端子へレディ一信号が入力されている間 バスサイクルの延長を行なう C P Uと、 バスサイクル延長回数指定レジ ス夕と、 ウェイ ト動作有効サイクル数指定機能付きのウェイ ト設定レジ ス夕と、 ア ドレス空間によらずにこれら両レジスタの設定に応じて、 C P Uのレディ一端子にレディ 一信号を出力するゥ イ ト制御装置とによ つてデータ処理装置を構成したものである。 このことによって、 ァ ドレ ス空間によらずにプログラムにて自由に、 N回のバスサイクル延長を行 なう ことができるようになり、 さらにウェイ ト動作を行なう回数 Mがプ ログラマブルとなるため、 カウン ト値の設定を行なうだけで、 ウェイ ト 解除命令を行なうことなく ウェイ 卜の設定/解除ができるデータ処理装 置を実現することができる。 図面の簡単な説明
第 1図は従来のデータ処理装置の構成を示す図、 第 2図はこの発明の 実施の形態 1によるデータ処理装置の構成を示す図、 第 3図は上記実施 の形態 1 によるデータ処理装置の動作タイ ミ ングを示す図、 第 4図はこ の発明の実施の形態 2によるデータ処理装置の構成を示す図、 第 5図は この発明の実施の形態 3によるデータ処理装置の構成を示す図、 第 6図 はこの発明の実施の形態 4によるデータ処理装置の構成を示す図、 第 7 図はこの発明の実施の形態 5によるデータ処理装置の構成を示す図であ る。 発明を実施するための最良の形態
以下、 この発明をより詳細に説明するために、 この発明を実施するた めの最良の形態について、 添付の図面に従ってこれを説明する。
実施の形態 1 .
第 2図はこの発明にかかる好ましいデータ処理装置の構成の一例を示 しており、 第 3図はその動作タイ ミ ングを示している。 第 2図において 、 1はこのデータ処理装置の全体制御を行なう C P U、 2はこの C P U 1から出力されたア ドレスをデコー ドするア ドレスデコーダ、 3は所定 のァ ドレスが割り当てられた、 被アクセスデバイスとしての低速デバィ ス、 4は C P U 1 とア ドレスデコーダ 2および低速デバィス 3とを結ぶ ア ドレス/データバス、 5はア ドレスデコーダ 2より出力されるチップ セレク ト信号、 6は C P U 1 より出力されるリード信号、 7は C P U 1 より出力されるライ ト信号、 8はァ ドレスデコーダ 2からのチップセレ ク ト信号 5が入力される低速デバィス 3のチップセレク ト端子、 9は C P U 1 のウェイ ト端子であり、 これらは第 1図に同一符号を付して示し た従来のそれら.に相当する部分である。
また、 1 0は C P U 1 のゥヱイ ト端子 9に入力されるゥヱイ ト信号で あり、 1 1 はア ドレス/データバス 4によって C P U 1 と接続され、 C P U 1 の出力するウェイ ト命令およびゥェィ ト解除命令が設定されるゥ エイ 卜 /ゥヱイ ト解除命令設定レジスタである。 1 2はこのゥヱイ トズ ウェイ ト解除命令設定レジスタ 1 1 の設定内容に応じて、 ア ドレス空間 によらずに C P U 1へのゥヱイ ト信号 1 0を発生する、 ゥヱイ ト制御装 置としてのゥヱイ ト信号発生部であり、 1 3はこれらゥヱイ トノウヱイ ト解除命令設定レジスタ 1 1 およびウェイ ト信号発生部 1 2 と、 ァ ドレ スデコーダ 2 とによって構成される C P U周辺回路である。
次に動作について説明する。
なお、 ここでは、 ウェイ トなしの状態からゥ イ 卜/ウェイ ト解除命 令設定レジスタ 1 1 にゥヱイ 卜設定を行ない、 低速デバィス 3にデータ をライ ト した後、 設定したウェイ 卜の解除を行なう という一連の動作を 例に挙げて説明する。 まず、 C P U 1 は内蔵するプログラムカウン夕に よって次に実行する命令を R〇 Μより フ ェ ッチした後、 C P U 1 の Ι Ζ 〇 （入出力機器） 領域にメモリ割り付けされたウェイ トノウェイ ト解除 命令設定レジスタ 1 1 にゥヱイ ト命令をライ トする。 すなわち、 ここま では第 3図 （ a ) の前半部に示すようにウェイ トなしの状態で動作し、 1 クロックごとに発生するリ一ド信号 6にてオペラン ドとォペコ一 ドの 読み込みが行なわれ、 その 2クロック後に発生するラィ ト信号 7によつ て、 ア ドレス/データバス 4のデ一夕バス上に出力されたゥヱイ ト命令 がア ドレス指定されたゥヱイ ト Zゥヱイ ト解除命令設定レジスタ 1 1 に ライ 卜される。 このようにして、 ゥヱイ ト Zゥヱイ ト解除命令設定レジスタ 1 1 にゥ ヱイ ト命令がライ トされると、 次のプログラムステー ト、 すなわち次の オペコー ドフェッチ時より、 ゥヱイ ト信号発生部 1 2にて生成されたゥ エイ ト信号 1 0が C P U 1のウェイ ト端子 9に入力され、 これによつて ウェイ ト動作が有効となり、 ここからは第 3図 （ b ) の後半部に示すよ うにウェイ トありの状態で動作する。
このゥヱイ トありの状態において C P U 1が低速デバィス 3にライ ト アクセスを行なう場合、 まず上記と同様にして、 次に実行する命令を R O Mよりフヱツチする。 このとき、 ゥヱイ ト/ゥヱイ ト解除命令設定レ ジス夕 1 1はウェイ ト設定になっているので、 ォペコ一 ドフエツチサイ クルに対してもゥヱイ ト動作 （この第 3図 （ a ) に示した例では、 オペ ラン ドとォペコー ドを読み込むためのリ― ド信号 6が 2クロックごとに 発生） が行われる。
次に C P U 1 は、 ア ドレスノデータバス 4上に書き込みをしたいデバ イス内のア ドレスを出力する。 このア ドレスはア ドレス/データバス 4 よりア ドレスデコーダ 2に入力され、 ア ドレスデコーダ 2はそのア ドレ スに基づいてチップセレク ト信号 5を出力する。 このア ドレスデコーダ 2の出力するチップセレク ト信号 5がチップセレク ト端子 8に入力され た低速デバィス 3カ^ C P U 1 より選択されたことになる。
C P U 1 は、 ア ドレス Zデータバス 4上にア ドレスを出力した後、 ラ ィ ト信号 7を出力し、 さらに書き込みたいデータをァ ドレス/データバ ス 4上に出力する。 なお、 このときウェイ 卜/ウェイ ト解除命令設定レ ジス夕 1 1 にはウェイ ト命令が書き込まれていてゥ イ ト設定状態とな つているので、 C P U 1はゥヱイ ト信号発生部 1 2 より出力されるゥェ ィ ト信号 1 0によりウェイ ト動作を行なう。 すなわち、 第 3図 （ a ) に 示す例によれば、 ア ドレスノデータバス 4上に出力された書込データは 、 オペラン ドとォペコ一 ドを読み込むためのリ一ド信号 6の 4クロック 後に発生するライ ト信号 7により、 低速デバィス 3に書き込まれる。
このようにし.て設定されたウェイ 卜状態を解除する場合、 C P U 1 は 第 3図 （ b ) に示すように、 内蔵するプログラムカウンタによって、 次 に実行する命令を R O Mよりフヱツチする。 その後、 C P U 1 はその I Z O領域にメモリ割り付けされたウェイ 卜 ウェイ ト解除命合設定レジ スタ 1 1 にゥヱイ ト解除命令をライ 卜する。 このようにして、 ゥヱイ 卜 /ウェイ 卜解除命令設定レジスタ 1 1 にウェイ ト解除命令がライ 卜され ると、 次のプログラムステー ト、 すなわち次のオペコー ドフヱツチ時よ り、 ウェイ ト信号発生部 1 2で生成されたゥニイ 卜信号 （この場合、 ゥ エイ トを解除するための信号） 1 0が C P U 1 のウェイ ト端子 9に入力 され、 これによつてゥエイ ト動作が無効となる。 以上の動作により、 こ れ以降の命令に対しては C P U 1はゥヱイ トなしで動作する。
以上、 低速デバィス 3に対してライ トアクセスする場合を例にとって 説明したが、 リー ドアクセスする場合についても、 同様の動作が行なわ れる。
以上のように、 この実施の形態 1 によれば、 ア ドレス空間によらずに プログラムによって、 自由にウェイ 卜の設定/解除を行なう ことが可能 となり、 ア ドレス空間の変更、 あるいはメモリや入出力デバイスの変更 があつた場合でも、 プログラムの変更のみで容易に対応することができ る効果カヾぁる。 実施の形態 2 .
なお、 上記実施の形態 1では、 ウェイ ト Zウェイ ト解除命令設定レジ スタとしてウェイ ト命令およびウェイ ト解除命令のみが設定されるもの を用い、 全ての被アクセス装置に対して単純にゥヱイ 卜/ゥヱイ ト解除 を行なう場合について説明したが、 ウェイ ト Zウェイ ト解除命令設定レ ジス夕にバスサイクル延長回数 Nの指定機能を持たせることにより、 全 ての被アクセス装置に対して指定された N回のゥヱイ トアクセスができ るようにすることも可能である。
第 4図はそのようなこの発明にかかる好ま しいデータ処理装置の構成 例を示している。 図において、 1 4はそのバスサイクル延長回数指定機 能付きのウェイ 卜/ウェイ ト解除命令設定レジスタであり、 バスサイク ルの延長回数 Nの指定もできるようになつている。 1 5はこのバスサイ クル延長回数指定機能を有するウェイ ト Zウェイ ト解除命令設定レジス 夕 1 4の設定内容に応じて、 C P U 1へのレディ一信号を発生するゥヱ ィ ト制御装置としてのレディ一信号発生部であり、 1 6はそのレディ一 信号である。 1 7はこのレディ一信号 1 6が入力される C P U 1 のレデ ィ一端子であり、 C P U 1 はそのレディ 一端子 1 7にレディ 一信号 1 6 が入力されている期間、 バスサイクルの延長を行なう ことができるよう になっている。 なお、 他の部分については、 第 2図に示した実施の形態 1 における相当部分と同一符号を付してその説明を省略する。
次に動作について説明する。
C P U 1 は実施の形態 1 の場合と同様にして、 バスサイクル延長回数 指定機能付きのゥ イ 卜/ウェイ ト解除命令設定レジスタ 1 4にウェイ ト命令をライ 卜するとともに、 当該ウェイ ト Zウェイ ト解除命令設定レ ジス夕 1 4にバスサイクル延長回数 Nもライ トする。 このようにして、 ウ ェイ トノウヱイ ト解除命令設定レジスタ 1 4にバスサイクル延長回数 Nとゥヱイ ト命令がライ 卜されると、 レディ一信号発生部 1 5は次のプ ログラムステー 卜より、 そのバスサイクル延長回数指定機能を有するゥ ヱイ 卜 /ゥヱイ ト解除命令設定レジスタ 1 4の設定内容に基づいて、 N サイクルの幅を持つレディ一信号 1 6を生成して出力する。 このレディ 一信号 1 6はレディ 一信号発生部 1 5より C P U 1 に送られ、 C P U 1 はこのレディ一信号 1 6がレディ一端子 1 7に入力されると、 このレデ ィ一信号 1 6がレディ一端子 1 7に入力されている N回のバスサイクル の間、 バスサイクル延長によるウェイ トアクセスを行なう。
なお、 このようなウェイ ト状態を解除する場合には、 実施の形態 1 の 場合と同様に、 このバスサイクル延長回数指定機能を備えたウェイ 卜 / ウェイ ト解除命令設定レジスタ 1 4に C P U 1 よりウェイ ト解除命令を ライ 卜することによつて行なう。
以上のように、 この実施の形態 2によれば、 ア ドレス空間によらずに プログラムによって、 自由に N回のバスサイクル延長およびゥヱイ ト解 除ができるようになり、 またバスサイクル延長回数 Nがプログラマブル となるため、 さらに多様なメモリや入出力デバイスに対してもプログラ ムの変更のみで対応することができる効果がある。 実施の形態 3 .
また、 上記実施の形態 2では、 ゥエイ 卜/ウェイ ト解除命令設定レジ スタにバスサイクル延長回数指定機能を持たせて、 C P Uより指定され るバスサイクル延長回数 Nもこのゥヱイ トノウヱイ ト解除命令設定レジ ス夕に保持させる場合について説明したが、 C P Uより指定されるバス サイクル延長回数 Nを保持するバスサイクル延長回数指定レジスタを別 途設けるようにしてもよい。
第 5図はそのようなこの発明にかかる好ましいデータ処理装置の構成 例を示しており、 図において、 1 8が C P U 1 より指定されるバスサイ クル延長回数 Nを保持するそのバスサイクル延長回数指定レジスタであ る。 この実施の形態 3は、 バスサイクル延長回数指定機能付きのウェイ 卜/ウェイ ト解除命令設定レジスタ 1 4カ^ 当該バスサイクル延長回数 指定レジスタ 1 8 と、 実施の形態 1 に示したバスサイクル延長回数指定 機能を持たないウェイ ト Zウェイ ト解除命令設定レジスタ 1 1 とによつ て代替されている点で、 実施の形態 2におけるデータ処理装置とは異な つている。
次に動作について説明する。
C P U 1 はバスサイクル延長回数指定レジスタ 1 8にバスサイクル延 長回数 Nをライ 卜 し、 その後実施の形態 1 の場合と同様にして、 ウェイ 卜/ゥヱイ ト解除命令設定レジスタ 1 1 にゥヱイ ト命合をライ 卜する。 このようにして、 バスサイクル延長回数指定レジスタ 1 8にバスサイク ル延長回数 Nがライ 卜され、 ゥ イ 卜 Zウェイ ト解除命合設定レジスタ
1 1 にゥヱイ ト命令がライ 卜されると、 レディ一信号発生部 1 5は次の プログラムステー トより、 これらウェイ ト zウェイ ト解除命令設定レジ スタ 1 1 とバスサイクル延長回数指定レジスタ 1 8の設定内容に基づい て、 Nサイクルの幅を持つレディ一信号 1 6を生成して出力する。 この レディ 一信号 1 6は実施の形態 2の場合と同様に、 レディ一信号発生部 1 5より C P U 1 に送られてそのレディ一端子 1 7に入力され、 C P U 1 はこのレディ一信号 1 6が入力されている N回のバスサイクルの間、 バスサイクル延長によるウェイ トアクセスを行なう。
以上のように、 この実施の形態 3によれば、 ア ドレス空間によらずに プログラムによって、 自由に N回のバスサイクル延長およびウェイ ト解 除ができるようになり、 またバスサイクル延長回数 Nがプログラマブル となるため、 より多様なメモリや入出力デバイスに対してもプログラム の変更のみで対応することができる効果がある。 実施の形態 4 .
また、 上記実施の形態 2および実施の形態 3では、 バスサイクル延長 回数 Nを設定することにより、 全ての被アクセス装置に対して N回のバ スサイクル延長を可能にしたものについて説明したが、 ゥヱイ ト命令が 設定されるゥヱイ 卜設定レジスタにゥヱイ ト動作有効サイクル数 Mの指 定機能を持たせることによって、 指定された Mサイクルの間のアクセス については、 全ての被アクセス装置に対してゥヱイ 卜アクセスできるよ うにすることも可能である。
第 6図はそのようなこの発明にかかる好ましいデータ処理装置の構成 例を示しており、 実施の形態 1 の各部に相当する部分には第 2図と同一 符号を付してその説明を省略する。 図において、 1 9はウェイ ト命令の 設定とともに、 ウェイ ト動作の有効サイクル数 （ウェイ ト動作を行なう 回数） Mの設定が行なわれる、 ウェイ ト動作有効サイクル数カウン ト機 能付きのゥヱイ ト設定レジスタであり、 当該ゥヱイ ト設定レジスタ 1 9 にはゥヱイ ト解除命令の設定は行なわれない。 2 0はこのゥヱイ ト動作 有効サイクル数指定機能付きのウェイ ト設定レジスタ 1 9によって制御 されるゥヱイ ト制御装置としてのゥヱイ ト信号発生部 1 2に対して、 C P U 1 より出力されるサイクル数力ゥン ト用のサイクルクロックである 次に動作について説明する。
C P U 1は実施の形態 1の場合と同様にして、 ウェイ ト動作有効サイ クル数指定機能付きのゥ イ ト設定レジスタ 1 9にゥエイ ト動作の有効 サイクル数 Mをライ 卜するとともに、 当該ウェイ ト設定レジス夕 1 9に ウェイ ト命令もライ トする。 このようにして、 ウェイ ト動作有効サイク ル数指定機能を備えたゥ イ ト設定レジスタ 1 9にゥエイ ト動作の有効 サイクル数 Mとウェイ ト命令がライ 卜されると、 ウェイ ト信号発生部 1 2は次のプログラムステー トより、 そのウェイ ト設定レジスタ 1 9に設 定されたゥヱイ ト動作の有効サイクル数 Mに基づいて C P U 1からのサ ィクルクロック 2 0をカウン 卜 して、 Mサイクルの幅を持つゥヱイ 卜信 号 1 0を生成して出力する。
この Mサイグル幅のゥエイ ト信号 1 0はウェイ ト信号発生部 1 2より C P U 1 に送られ、 C P U 1ではこのゥヱイ 卜信号 1 0がゥヱイ 卜端子 9に入力されると、 Mサイクルの間のアクセスについてはウェイ 卜ァク セスを行なう。 なお、 M回のゥヱイ トアクセスが行なわれた後は、 ゥヱ ィ ト解除が自動的に行なわれて、 それ以降は通常のアクセスを行なう こ とができる。
以上のように、 この実施の形態 4によれば、 ア ドレス空間によらずに プログラムによって、 自由にウェイ ト設定および自動ウェイ ト解除がで きるようになり、 またウェイ ト動作の有効サイクル数 Mがプログラマブ ノレとなるため、 カウン ト値を設定してやれば、 ウェイ ト解除命令を行な わなくてもゥ イ トの設定 Z解除が行なえる効果がある。 実施の形態 5 .
また、 上記実施の形態 4では、 ウェイ ト命令が設定されるウェイ ト設 定レジスタにウェイ ト動作の有効サイクル数 Mの指定機能を持たせるこ とで、 指定された Mサイクルの間のアクセスについてはゥヱイ 卜ァクセ スするものについて説明したが、 さらにバスサイクル延長回数指定レジ ス夕にバスサイクル延長回数 Nを設定することにより、 N回のバスサイ クル延長も行なえるようにすることも可能である。
第 7図はそのようなこの発明にかかる好ましいデータ処理装置の構成 例を示しており、 実施の形態 4の各部に相当する部分には第 6図と同一 符号を付してその説明を省略する。 図において、 1 8は C P U 1 より指 定されるバスサイクル延長回数 Nを保持するバスサイクル延長回数指定 レジスタであり、 第 5図に同一符号を付して示した実施の形態 3におけ るそれと同等のものである。 2 1 はこのバスサイクル延長回数指定レジ スタ 1 8 とゥ イ ト動作有効サイクル数カウン ト機能付きのゥェイ ト設 定レジスタ 1 9の設定内容に応じて、 C P U 1へのレディ 一信号を生成 するウェイ ト制御装置としてのレディ一信号発生部であり、 1 6はその レディ一信号、 1 7は C P U 1のレディ 一端子である。
次に動作について説明する。
C P U 1 はバスサイクル延長回数指定レジスタ 1 8にバスサイクル延 長回数 Nをライ ト した後、 実施の形態 4の場合と同様にして、 ウェイ ト 動作有効サイクル数指定機能付きのウェイ ト設定レジスタ 1 9にウェイ ト動作の有効サイクル数 Mおよびウェイ ト命令のライ トを行なう。 この ようにして、 バスサイクル延長回数指定レジスタ 1 8にバスサイクル延 長回数 Nが、 ウェイ ト動作有効サイクル数指定機能を備えたウェイ ト設 定レジスタ 1 9にゥヱイ ト動作の有効サイクル数 Mとゥヱイ ト命令がそ れぞれライ 卜されると、 レディ一信号発生部 2 1 は次のプログラムステ 一卜より、 バスサイクル延長回数指定レジスタ 1 8に設定されたバスサ ィクル延長回数 N、 およびゥ イ ト動作有効サイクル数指定機能付きの ウェイ ト設定レジスタ 1 9に設定されたゥエイ ト動作の有効サイクル数 Mに基づいてレディ 一信号 1 6を生成して出力する。
このレディー信号 1 6はバスサイクル延長回数指定レジスタ 1 8に設 定されているバスサイクル延長回数 Nに基づく Nサイクルの幅を有する ものであり、 レディ 一信号発生部 2 1 より C P U 1 に送られる。 C P U 1ではこのレディ一信号 1 6がそのレディ一端子 1 Ίに入力されると、 N回のバスサイクル延長によるゥヱイ トアクセスを行なう。 また、 ゥヱ ィ ト設定レジスタ 1 9に設定されているゥェィ ト動作の有効サイクル数 Mに基づく Mサイクルの間のアクセスについてはゥヱイ トアクセスを行 なう。 なお、 この Mサイクルのウェイ トアクセスが行なわれた後は、 自 動的にウェイ ト解除が行なわれて、 それ以降は通常のアクセスを行なう ことができる。
以上のように.、 この実施の形態 5によれば、 ア ドレス空間によらずに プログラムによって、 自由に N回のバスサイクル延長を行なうことがで きるようになり、 さ らにゥエイ ト動作の有効サイクル数 Mがプログラマ ブルとなるため、 カウン ト値を設定すれば、 ウェイ ト解除命令を行なわ なく ともウェイ 卜の設定ノ解除が可能になる効果がある。 産業上の利用可能性
以上のように、 この発明にかかるデータ処理装置は、 リー ドアクセス とライ 卜アクセスに差のある入出力デバイスを使用しているために、 低 速なライ トアクセスに合わせると C P Uの処理時間に無駄が生じ、 高速 なリ一ドアクセスに合わせるとデータライ 卜ができなくなるようなシス テムに用いて有用であり、 特に、 試作段階においては高価なフラッシュ メモリを使用してシステム制御プログラムを開発し、 製品段階において はそのフラッシュメモリを安価なヮンタイム R O Mに置き換えるような マイクロコンピュータ応用システムに用いるのに適している。

Claims

請 求 の 範 囲
1 . ウェイ ト動作が可能な C P Uと、 この C P Uによってアクセスされ るメモリや入出力デバイス等の被アクセスデバイスとを備えたデ一タ処 理装置において、
前記 C P Uからのプログラムによるゥヱイ ト命令およびゥヱイ ト解除 命令が設定されるウェイ トノウェイ ト解除命合設定レジス夕と、
前記ゥヱイ ト/ゥヱイ ト解除命令設定レジスタに設定されたウェイ ト 命令により、 次のプログラムステ一 トより全ての前記被アクセスデバイ スに対してウェイ トアクセスを可能とし、 前記ウェイ 卜/ウェイ ト解除 命令設定レジスタに設定されたウェイ ト解除命令により、 次のプログラ ムステー 卜より全ての前記被アクセスデバイスに対してゥヱイ ト解除を 行なうためのウェイ ト信号を、 前記 C P Uに対して出力するウェイ ト制 御装置とを設けたことを特徴とするデータ処理装置。
2 . ウェイ ト Zゥヱイ ト解除命令設定レジスタを、 C P Uより指定され るバスサイクル延長回数 N も保持するバスサイクル延長回数指定機能付 きのウェイ 卜 Zゥヱイ 卜解除命令設定レジスタとし、
ウェイ ト制御装置が、 前記ゥエイ トダウエイ ト解除命令設定レジスタ に設定されたゥヱイ ト命令とバスサイクル延長回数 Nに基づいて、 次の プログラムステ一 卜より全ての被アクセスデバイスに対して、 N回のバ スサイクル延長によるウェイ トアクセスを可能とするためのレディー信 号を、 前記 C P Uに対して出力するものであることを特徴とする請求の 範囲第 1項記載のデータ処理装置。
3 . C P Uより指定されるバスサイクル延長回数 Nを保持するバスサイ クル延長回数指定レジスタを設け、
ウェイ ト制御装置が、 前記バスサイクル延長回数指定レジス夕に設定 されたバスサイクル延長回数 Nとウェイ ト Zウェイ ト解除命令設定レジ ス夕に設定されたゥヱイ ト命令に基づいて、 次のプログラムステー トよ り全ての被アクセスデバイスに対して、 N回のバスサイクル延長による ウェイ トアクセスを可能とするためのレディー信号を、 前記 C P Uに対 して出力するものであることを特徴とする請求の範囲第 1項記載のデ一 タ処理装置。
4 . ゥヱイ ト動作が可能な C P Uと、 この C P Uによってアクセスされ るメモリや入出力デバイス等の被アクセスデバイスとを備えたデ一夕処 理装置において、
前記 C P Uからのプログラムによるゥヱイ ト命令およびウェイ 卜動作 の有効サイクル数 Mが設定される、 ウェイ ト動作有効サイクル数指定機 能を有したウェイ ト設定レジスタと、
前記ゥヱイ ト設定レジスタに設定されたゥヱイ ト命令により、 次のプ ログラムステー トより全ての前記被ァクセスデバイスに対して、 前記ゥ ヱイ ト動作の有効サイクル数 Mで指定される Mサイクルの間のアクセス についてはゥヱイ トアクセスを可能とし、 それ以降については、 全ての 前記被アクセスデバイスに対してウェイ ト解除を自動的に行なうための ゥ イ ト信号を、 前記 C P Uに対して出力するゥニイ ト制御装置とを設 けたことを特徴とするデータ処理装置。
5 . C P Uより指定されるバスサイクル延長回数 Nを保持するバスサイ クル延長回数指定レジスタを設け、
ウェイ ト制御装置が、 前記バスサイクル延長回数指定レジス夕に設定 されたバスサイクル延長回数 Nと、 ゥエイ ト動作有効サイクル数指定機 能を有するウェイ ト設定レジス夕に設定されたゥ イ ト命令およびゥェ ィ ト動作の有効サイクル数 Mに基づいて、 次のプログラムステ一 卜より 全ての被アクセスデバイスに対して、 N回のバスサイクル延長によるゥ ヱイ トアクセスを可能とするとともに、 Mサイクルの間のアクセスにつ いてはゥヱイ トアクセスを行ない、 それ以降については、 全ての前記被 アクセスデバイスに対してゥヱイ ト解除を自動的に行なうためのゥヱイ ト信号を、 前記 C P Uに対して出力するものであることを特徴とする請 求の範囲第 4項記載のデータ処理装置。
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