+

WO1998003995A9 - - Google Patents

Info

Publication number
WO1998003995A9
WO1998003995A9 WO9803995A9 WO 1998003995 A9 WO1998003995 A9 WO 1998003995A9 WO 9803995 A9 WO9803995 A9 WO 9803995A9
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
data
signal line
data transfer
electrode
Prior art date
Application number
Other languages
English (en)
Publication date

Links

Definitions

  • the present invention relates to a semiconductor device, and more particularly to an IC that handles data necessary for security of encrypted data.
  • the card reader Z writer is used to write information on the card or read out the written information.
  • Such access to the card is first done by entering the PIN.
  • the password is a multi-digit number registered in advance by the card owner. Therefore, when the card owner accesses the card with the card reader / writer, he or she can enter the correct PIN, but a person who is not the card owner illegally accesses the card. Even if you do not enter the correct PIN code, you can not access the card.
  • An encryption process of a semiconductor device capable of performing this encryption is performed, for example, with a configuration as shown in FIG.
  • “AB CD” is input to the data conversion circuit 1 through the data lines 1 1, 1 3, 1 5 and 1 7 respectively.
  • the data conversion circuit 1 converts data in accordance with the first conversion formula.
  • the converted data is input to the data conversion circuit 3 through the data lines 2 1, 2 3, 2 5 and 2 7, respectively.
  • the data conversion circuit 3 converts data in accordance with the second conversion formula.
  • the converted data is output as output data "A 'B' CD '" as data lines 31, 33, 35, and 37, respectively, and becomes encrypted data. Security can be further improved by writing this encrypted data to a card or the like.
  • FIG. 6 as data to be encrypted, “AB CD” is input to the data conversion circuit 1 through the data lines 1 1, 1 3, 1 5 and 1 7 respectively.
  • the data conversion circuit 1 converts data in accordance with the first conversion formula.
  • the converted data is input to the data conversion circuit 3 through the data lines 2
  • each bit data of conversion target data "AB CD" for example, the first "A” is the data line 11 located at the top, respectively. 2 1, 3 1 is converted to “A '", and the third “C” is 3rd from the top data line 1 3, 2 3, 3 3 through “C'*" That is, transfer is performed to the converted data through the data lines arranged in the order of the input bit data, so if the data conversion circuits 1 and 3 If the conversion content is known or analyzed, there is a problem that the code number can be easily deciphered from the encrypted data.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device which makes it more difficult to decipher data and to improve security.
  • Another object of the present invention is to provide a semiconductor device which easily realizes the above object without the need for a complicated manufacturing process.
  • Another object of the present invention is to provide a semiconductor device which achieves the above object without increasing the time required for generating encrypted data. Disclosure of the invention
  • the object is to provide a first electrode having a first electrode and a second electrode, and a first electrode receiving the first signal at the first electrode, as described in claim 1.
  • a second transistor having a first electrode and a second electrode, and a gate electrode, the first electrode receiving a second signal, a second electrode of the first transistor, and And an output signal line connected to the second electrode of the second transistor, and the gate electrodes of the first and second transistors are turned off when the first and second transistors are turned off.
  • a voltage is supplied, which can be achieved by selective impurity implantation to the channel region of the first transistor or the second transistor.
  • the first electrode of the first transistor extends in the first direction, and the data consists of a plurality of bits. And the first electrode of the second transistor extends in the first direction and comprises a plurality of data bits of data. Data transfer to transfer the other one of It can also be achieved that the output signal line consists of a transmission line and extends in a direction orthogonal to the first and second data transfer lines.
  • the gate electrode of the first transistor is provided with a first potential supply extending in parallel to the first data transfer line. It can also be achieved that the gate electrode of the second transistor, which consists of a line, consists of a second potential supply line extending in parallel to the second data transfer line.
  • the first and second potential supply lines are made of polysilicon
  • the first and second data transfer lines are made of polysilicon. It can also be achieved by being formed in the same layer as the first and second potential supply lines.
  • this object can also be achieved by inputting a signal obtained by inverting the level of the first signal.
  • the first signal is fixed at the first potential level
  • the second signal is at the first potential level.
  • the output signal line can also be achieved by being one input of the logic circuit.
  • the logic circuit is an exclusive OR circuit.
  • a plurality of first extending in the first direction and transferring each bit of data consisting of a plurality of bits.
  • a plurality of second data transfer lines extending in a second direction orthogonal to the first direction and receiving and transferring data transferred by the plurality of first data transfer lines.
  • the second electrode is connected to each of the second data transfer lines, and the gate electrode is supplied with the predetermined potential for turning off the plurality of first transistors.
  • the other one of the plurality of first data transfer lines is connected to the first electrode, the second electrode is connected to each second data transfer line, and the gate electrode is in the non-conductive state.
  • the plurality of second transistors supplied with the predetermined potentials, and the plurality of second data transfer lines, respectively of the first transistor or the second transistor connected correspondingly. This can also be achieved by selective impurity implantation to the channel region.
  • the gate electrodes of the first and second transistor are made of polysilicon, and the first and second gate electrodes of the first and second transistor are formed.
  • the data transfer line can also be achieved by being formed of polysilicon and formed in the same layer as the gate electrode.
  • FIG. 1 is a wiring layout diagram of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along the line A-A 'in FIG.
  • FIG. 3 is a wiring layout diagram of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along line B-B 'in FIG.
  • FIG. 5 is a cross-sectional view taken along line C--C in FIG.
  • FIG. 6 is a block diagram showing data encryption of a semiconductor device for explaining the prior art.
  • FIG. 7 is a wiring layout diagram of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 8 is a wiring layout diagram of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 1 is a wiring layout diagram in a semiconductor device showing a first embodiment of the present invention.
  • the wiring layout portion shown in FIG. 1 is, for example, used as a data line portion between the data conversion circuit 1 and the data conversion circuit 3 in FIG. Figure 1 shows the configuration for 2-bit data as a representative.
  • the input signal lines 1 1 0 and 1 1 2 respectively transfer one of the bit data.
  • the input signal lines 1 1 0 and 1 1 2 extend parallel to each other in the first direction (horizontal direction in FIG. 1).
  • Potential supply lines 1 20 and 1 2 2 for transferring a signal having a predetermined potential are disposed between the input signal lines 1 1 0 and 1 1 2.
  • signals having the ground potential are respectively supplied to the power supply lines 120,
  • 1 3 0, 1 3 2 and 1 3 4 are arranged.
  • the output signal lines extend parallel to each other in a second direction (vertical direction in FIG. 1) orthogonal to the first direction. Also shown are contacts 140, 1 42, 14 4 and transistor components 1 7 0, 1 7 2, 1 8 0, 1 8 2, 1 8 4 and 1 8 6 Force These will be explained in more detail later.
  • FIG. 2 shows a cross-sectional view taken along the line AA 'of FIG. Although only the relationship between the input signal lines 1 1 0 and 1 1 2, the potential supply lines 1 2 0 1 and 1 2 2, and the output signal lines 1 3 0 is shown in FIG. Since the same cross section is also applied to 32 and 134, only different portions will be described later, and the description based on the same cross sectional view will be omitted.
  • Fig. 2 the same components as in Fig. 1 are given the same reference numerals.
  • input signal lines 1 1 0 and 1 1 2 are n + diffusion layers formed in a p-type substrate 1 0 1. Between the input signal lines 1 1 0 and 1 1 2 A diffusion layer 150 consisting of an n + diffusion layer is formed. A gate oxide film 160 is formed on the substrate 101. The potential supply line 110 is disposed on the gate oxide film 160 and between the input signal line 110 and the diffusion layer 150. That is, the potential supply line 120 is a gate electrode, and a first transistor in which the input signal line 110 and the diffusion layer 150 are two electrodes is formed. The first transistor is formed in a square portion 180 indicated by a dotted line in FIG.
  • the potential supply line 122 is located on the gate oxide film 160 and is disposed between the input signal line 112 and the diffusion layer 150. That is, the potential supply line 122 is a gate electrode, and a second transistor in which the input signal line 110 and the diffusion layer 150 are two electrodes is formed. The second transistor is formed in a square portion 170 shown by a solid line in FIG.
  • the potential supply lines 120 and 122 are wirings made of polysilicon.
  • An output signal line 130 extends on the potential supply lines 120 and 122 via an insulating layer 16. The output signal line 130 is electrically connected to the diffusion layer 150 by the contact portion 140.
  • the output signal line 130 is in the same layer as the other output signal lines 1 32 and 1 34 which are not shown, and these output signal lines are wires made of metal.
  • an impurity region 105 in which an n-type impurity is ion-implanted or diffused is formed between the input signal line 112 and the diffusion layer 150, that is, in the channel region of the second transistor.
  • the second transistor described above is a depletion type
  • the first transistor in which the n-type impurity is not implanted or diffused in the channel region is an enhanced type.
  • FIG. 1 as in the first transistor, a portion in which the enhancement type transistor is formed by n-type impurity implantation or diffusion not being performed in the channel region is shown as a dotted square portion.
  • the channel region The portion where the depletion type transistor is formed by the ion implantation or diffusion of n-type impurities is shown as a solid square portion.
  • the ground potential is supplied to the gate electrodes of the first and second transistors, so that the first transistor is in the inactive state, and the second transistor is inactive. Data is active. Therefore, the bit data I N 1 transferred by the input signal line 1 1 0 is not transferred to the output signal line 1 3 0. However, the bit data I N 2 transferred by the input signal line 112 is transferred to the output signal line 130 via the second transistor.
  • the other output signal lines 1 32 and 1 3 4 will be described.
  • the square portions 1 84 and 1 8 6 in which the first and second transistors are formed are both shown as dotted line squares, and both n-type impurities are ions in the channel region. Not injected or diffused.
  • bit data IN 1 and IN 2 transferred by input signal lines 1 1 0 and 1 1 2 are both output signal lines 1 3 2. Will not be transferred.
  • the first transistor is formed. As shown by the solid line squares in the square part 172, n-type impurities are ion-implanted or diffused in the channel region. Also, as shown by the dotted square portion in the square portion 182 in which the second transistor is formed, n-type impurities are not ion-implanted or diffused in the channel region. That is, the first transistor formed in the quadrilateral portion 172 is a depression type, and the second transistor formed in the square portion 1 8 2 is an enhancer type.
  • the first transistor is in the activated state
  • the second transistor is Since the transistor is inactive, the bit data IN 1 transferred by the input signal line 1 1 0 is transferred to the output signal line 1 3 4 via the first transistor, and transferred by the input signal line 1 1 2 Bit data IN 2 is not transferred to the output signal line 134.
  • bit data IN 1 transferred by the input signal line 1 1 0 is transferred to the output signal line 1 3 4, transferred to the circuit of the next stage as OUT 3, and transferred by the input signal line 1 1 2.
  • the bit data IN 2 is transferred to the output signal line 130 and transferred to the circuit of the next stage as OUT 1.
  • FIG. 3 is a wiring layout diagram in a semiconductor device showing a second embodiment of the present invention.
  • the wiring layout portion shown in FIG. 3 is, for example, used as a data line portion between the data conversion circuit 1 and the data conversion circuit 3 in FIG. 6 as in FIG.
  • the configuration for bit data of 2 bits is shown as a representative.
  • diffusion layers 2 50, 2 5 2 and 2 5 4 are formed.
  • Each of the input signal lines 2 10 and 2 1 2 transfers one bit data.
  • the input signal lines 2 1 0 and 2 1 2 respectively extend parallel to one another in the first direction.
  • potential supply lines 2 20 2 2 2 2 2 for transferring a signal having a predetermined potential are disposed.
  • a signal having the ground potential is transferred through the power supply lines 220 and 222, respectively.
  • output signal lines 2 3 0, 2 3 2 and 2 3 4 are disposed above these wires.
  • the output signal lines extend parallel to one another in a second direction orthogonal to the first direction.
  • 2 9 0 to 2 9 5 are shown as the auxiliary wiring.
  • FIG. 4 shows the B-B 'sectional view of Fig. 3 and Fig. 5 shows the C1-C' sectional view.
  • FIGS. 4 and 5 only the relationship between the input signal lines 2 1 0 and 2 1 2, the potential supply lines 2 2 0 2 and 2 2 2, and the output signal line 2 3 0, but other output signals Since the same cross section is obtained for the lines 2 3 2 and 2 3 4 only different portions will be described later, and the description with the same cross sectional view will be omitted.
  • FIGS. 4 and 5 the same components as in FIG. 3 are denoted by the same reference numerals.
  • FIG. 4 and 5 the same components as in FIG. 3 are denoted by the same reference numerals.
  • diffusion layers 250-1, 250-2 and 250-3 are n + diffusion layers formed in a P-type substrate 201 respectively.
  • a gate oxide film 260 is formed on the substrate 201.
  • the potential supply line 220 is located on the gate oxide film 260 and is disposed between the diffusion layer 250-1 and the diffusion layer 150-2. That is, the potential supply line 220 is a gate electrode, and a first transistor in which the diffusion layer 250-1 and the diffusion layer 250-2 are two electrodes is configured.
  • the first transistor is formed in a square portion 280 indicated by a dotted line in FIG.
  • the potential supply line 22 2 is disposed on the gate oxide film 2 60 and is disposed between the diffusion layer 250-1 and the diffusion layer 250-3.
  • the potential supply line 222 is a gate electrode, and a second transistor having the diffusion layer 250-1 and the diffusion layer 250-3 as two electrodes is formed.
  • the second transistor is formed in a square portion 270 shown by a solid line in FIG.
  • input signal lines 2 10 and 2 1 2 are formed on gate oxide film 2 6 0 so as to sandwich the first and second transistors.
  • the input signal lines 2 10 and 2 1 2 and the potential supply lines 2. 2 0 and 2 2 2 2 are wires made of polysilicon.
  • Input signal line 2 10 and diffusion layer 2 5 0 2 are electrically connected to auxiliary wiring 2 9 0 formed on insulating film 2 6 2 through contact portions 3 4 0 and 3 4 1. ing.
  • the input signal line 212 and the diffusion layer 250-3 are electrically connected through the auxiliary wiring 291 formed on the insulating film 226 and the contact portions 342 and 343. It is connected to the.
  • This auxiliary wiring is made of metal.
  • a diffusion layer 250-1 is formed in the substrate 201. It can be confirmed from FIG. 3 that the diffusion layer 250-1 in FIG. 5 is a part of the diffusion layer 250-1 in FIG.
  • potentials are provided at positions interposed between the input signal lines 210 and 212 and the input signal lines 210 and 212 via gate oxide film 260.
  • Supply lines 2 20, 2 2 2 are formed ing.
  • the diffusion layer 250-1 is electrically connected to an output signal line 230 formed on the insulating film 262 via a contact portion 240.
  • the output signal line 230 is in the same layer as the auxiliary lines 2 9 0 and 2 9 1 and other auxiliary lines 2 9 2 to 2 5 5 not shown and other output signal lines 2 3 2 2 3 4 These output signal lines are wires made of metal.
  • an impurity region 205 in which an n-type impurity is ion-implanted or diffused is It is formed. Therefore, the second transistor described above is a depletion type, and the first transistor in which the n-type impurity is not ion-implanted or diffused in the channel region is an encumbered type.
  • FIG. 3 a portion where an n-type impurity is not implanted or diffused in the channel region as in the first transistor is shown as a quadrangle portion of a dotted line. There is.
  • a portion where a depletion type transistor is formed by ion implantation or diffusion of an n-type impurity in a channel region, like the second transistor is shown as a square portion of a solid line.
  • bit data IN 1 transferred by the input signal line 2 1 0 is not transferred to the output signal line 2 3 0.
  • bit data IN 2 transferred by the input signal line 2 1 2 is transferred to the output signal line 2 3 0 through the second transistor.
  • other output signal lines 2 32 and 2 34 will be described with reference to FIG.
  • the square portions 2 84 and 2 8 6 in which the first and second transistors are formed as shown by the dotted square portions, In the channel region, n- type impurities are not ion-implanted or diffused.
  • bit data IN 1 and IN 2 transferred through input signal lines 2 1 0 and 2 1 2 are both supplied to output signal line 2 3 2. Not forwarded.
  • the first transistor is formed. As shown by the solid line squares in the square portion 2 72, n-type impurities are ion-implanted or diffused in the channel region. Further, as shown by the dotted square portion in the square portion 22 8 in which the second transistor is formed, n-type impurities are not ion-implanted or diffused in the channel region. That is, the first transistor formed in the square portion 2 72 is a degradation type, and the second transistor formed in the square portion 2 8 2 is an enhancement type. Therefore, since the first transistor is in the activated state and the second transistor is in the inactive state, bit data IN 1 transferred by the input signal line 210 is output through the first transistor. The bit data IN 2 transferred to the signal line 2 34 and transferred by the input signal line 1 1 2 is not transferred to the output signal line 2 3 4.
  • the bit data IN 1 transferred by the input signal line 2 1 0 is transferred to the output signal line 2 3 4, transferred to the circuit of the next stage as OUT 3, and transferred by the input signal line 2 1 2.
  • the bit data IN 2 is transferred to the output signal line 230 and transferred to the circuit of the next stage as OUT 1.
  • another bit data not shown is transferred to the output signal line 2 32. Ru. Therefore, in the second embodiment shown in FIG. 3, since the same operation as that of the first embodiment shown in FIG. 1 can be realized, it goes without saying that the same effect as the first embodiment can be obtained. Also, in the second embodiment, since the input signal line is formed not by the diffusion layer but by the polysilicon wiring, if the number of wirings increases and the resistance due to it can not be ignored, This embodiment is more effective than the first embodiment, and can reduce signal transmission delay.
  • the semiconductor device for decoding includes two deconversions which respectively perform inverse conversion of conversion formulas in the two data conversion circuits shown in FIG.
  • a reverse data conversion circuit is prepared, and a wiring configuration for data transfer between these data reverse conversion circuits may be made as in the present invention. That is, in FIG.
  • the data is transferred to the circuit of the next stage, “B XAY
  • bit data is transferred to the circuit of the next stage, “B XAY
  • “(X and Y are” C “or” D ” the order is changed and converted to" B 'X' A 'Y'”as encrypted bit data.
  • the input bit data "B 'X' A 'Y'" is inversely converted by the data inverse conversion circuit for the data conversion circuit 2 in FIG. 1 into bit data "BXAY". Later, if the configuration as shown in FIG.
  • the order conversion of bit data according to the configuration of the present invention is performed as follows: Since it is understood by the designers of semiconductor devices, it has a table of information to restore the order of bit data, refers to the table, and manages transfer of bit data between the data reverse conversion circuits. You may do it.
  • the present invention is not limited to the above-mentioned composition.
  • the input signal line and the output signal line in the embodiment may be reversed in input and output in relation to their layout.
  • the respective wiring materials are not limited to those shown in the above-mentioned embodiment, and may be appropriately selected as long as the same effect as the present invention can be obtained.
  • the polarity of the substrate, the transistor to be configured, and the potential supplied to the gate electrode of this transistor may be reversed as long as they operate in the same manner.
  • the present invention is not limited to the application to the data line portion between the data conversion circuits as described above, and can be applied.
  • FIG. 7 shows an example applied to a data conversion processing portion in which bit data is inverted and transferred in a certain data transfer line as a third embodiment.
  • the input signal line 3 0 2 is for transferring the input bit data as it is, and the input signal line 3 0 4 is for transferring a signal obtained by inverting bit data via the inverter 3 0 0. It is The input signal line 3 1 0 is connected to the input signal line 3 0 2, and the same bit data as the bit data transferred to the input signal line 3 0 2 is transferred. The input signal line 3 1 2 is connected to the input signal line 3 0 4 and the same bit data as the bit data transferred to the input signal line 3 0 4 is transferred.
  • the input signal lines 3 1 0 and 3 2 0 consist of diffusion layers. Assuming that the substrate on which this diffusion layer is formed is a p-type semiconductor substrate as in FIG.
  • the input signal lines 3 10 and 3 12 are n-type diffusion layers.
  • the common signal line 3 14 is a diffusion layer formed in the shape of a letter of the same conductivity type (n-type in this example) as the input signal lines 3 1 0 and 3 1 2.
  • the input signal line 302 and the input signal line 310 may be the same.
  • the input signal line 3 0 4 and the input signal line 3 1 2 may be identical.
  • the potential supply line 320 extends between the input signal line 3 1 0 and the common signal line 3 1 4 and between the input signal line 3 1 2 and the common communication ⁇ line 3 1 4 Ru.
  • the potential supply line 320 is formed of, for example, polysilicon, and is disposed on the semiconductor substrate in the first layer via the gate oxide film.
  • the input signal line 3 1 0 and the common signal line 3 1 4 are used as the first and second electrodes, respectively, similarly to the tetragonal portion 1 8 0 in FIG.
  • a first transistor is formed with the line 320 as a gate electrode.
  • the square portion 3 70 shown by the solid line similarly to the square portion 1 70 in FIG.
  • the input signal line 3 12 and the common signal line 3 1 4 are used as the first and second electrodes, respectively.
  • a second transistor is formed with the supply line 320 as a gate electrode.
  • n-type impurity implantation or diffused impurity region is formed in the channel region of the second transistor.
  • the second transistor is of the depression type.
  • the n-type impurity implanted or diffused impurity region is not formed in the channel region of the first transistor. Therefore, the first transistor is an enhanced type.
  • the output signal line 330 is for transferring bit data transferred from the input signal line 310 or the input signal line 312 via the first transistor or the second transistor, respectively. .
  • the output signal line 330 is electrically connected to the common signal line 314 by a contact portion 340.
  • the output signal line 330 is formed of, for example, a metal wiring, and is disposed on the semiconductor substrate via the interlayer insulating film in the second layer above the first layer.
  • the first transistor is an enhancement type.
  • the second transistor is a depression type.
  • the first transistor is inactive and the second transistor is active. Therefore, bit data transferred from the input signal line 3 1 0 is not transferred to the output signal line 3 3 0.
  • bit data transferred from the input signal line 32 is transferred to the output signal line 330 via the second transistor.
  • bit data "1" is input as the input signal IN
  • the bit data "0" inverted by the inverter 300 will be transferred to the output signal line 330.
  • an n-type impurity implanted or diffused impurity region is formed in the channel region of the first transistor, and an n-type impurity implantation is performed in the channel region of the second transistor. Assuming that the diffused impurity region is not formed, the bit data "1"-which is input as the input signal IN is transferred to the output signal line 330 as it is via the first transistor. It will be
  • FIG. 8 shows a modification of FIG. 7 as a fourth embodiment.
  • the input signal lines 4 1 0 and 4 1 2 in FIG. 8 correspond to the input signal lines 3 1 0 and 3 1 2 in FIG. 7 respectively.
  • the common signal line 4 1 4 in FIG. 8 corresponds to the input signal line 3 1 4 in FIG.
  • the potential supply line 420 in FIG. 8 corresponds to the potential supply line 320 in FIG.
  • the output signal line 430 in FIG. 8 corresponds to the output signal line 330 in FIG.
  • the contact portion 4 4 0 in FIG. 8 corresponds to the contact portion 3 4 0 in FIG.
  • the input signal lines 4 1 0 and 4 1 2 and the common signal line 4 1 4 are shown because they are shown as being configured on a p-type semiconductor substrate.
  • the diffusion layer to be formed is n-type, and a signal having a ground potential is transferred to the potential supply line.
  • a signal having a power supply potential is transferred to the input signal line 410, and a signal having a ground potential is transferred to the input signal line 42.
  • the output signal line 4 3 0 is connected to one input of an exclusive OR circuit (hereinafter referred to as X-OR circuit) 4 0 0 (shown as signal line 4 0 2 in FIG. 8).
  • X-OR circuit an exclusive OR circuit
  • the output signal line 430 and the signal line 402 may be identical to each other).
  • An arbitrary input signal (for example, bit data etc.) I N 2 power '; and the signal line 40 4 are input to the other human power of the XOR circuit 400.
  • the first and second electrodes are the input signal line 42 1 and the common signal line 4 14 4 respectively, and the first is a gate electrode with the potential supply line 40 2 0 Transistors are formed.
  • the input signal line 410 and the common signal line 410 are used as the first and second electrodes, respectively, and the potential supply line 420 is used as the gate electrode.
  • Two transistors are formed.
  • an n-type impurity implanted or diffused impurity region is formed in the channel region of the first transistor. Therefore, the first transistor is a daisy chain type.
  • FIG. 8 an n-type impurity implanted or diffused impurity region is formed in the channel region of the first transistor. Therefore, the first transistor is a daisy chain type. Further, in the example of FIG.
  • the n-type impurity implanted or diffused impurity region is not formed in the channel region of the second transistor.
  • the second transistor is an enhanced type. Therefore, the first transistor is in the active state, and the second transistor is in the inactive state. Therefore, the signal transferred from the input signal line 42 is not transferred to the output signal line 430. However, the signal transferred from the input signal line 4 1 0 is transferred to the output signal line 4 3 0 through the first transistor. Therefore, in Figure 8, one of the X-OR circuits 400 is Since a signal having a power supply potential is input to the other input as the input signal IN 1, the output of the X ⁇ 0 R circuit 400 is a signal obtained by inverting the potential level of the input signal IN 2.
  • n-type impurity implanted or diffused impurity region is formed in the channel region of the first transistor, and n-type impurity implantation is present in the channel region of the second transistor.
  • a signal having a ground potential is transferred to the output signal line 430 through the second transistor.
  • the signal having the ground potential is input as one of the input signals IN 1 to one input of the X ⁇ 0 R circuit 400, the output of the X ⁇ 0 R circuit 400 is an input signal It becomes a signal of potential level similar to 2.
  • the present invention is applied on the output side in FIG. 7, the present invention is applied on the input side to the logic circuit in FIG. It goes without saying that the same effect as shown in FIG. 7 can be obtained even with the configuration as shown in FIG. Further, in FIG. 8, the X-0 R circuit is taken as an example for the same data conversion as in FIG. 7, but the present invention is not limited to this.
  • the present invention can be easily realized without the need for complicated manufacturing steps. Furthermore, the present invention can be realized without increasing the time taken to generate cryptographic data.
  • the present invention can realize an improvement in security even with a single bit (or a signal to be transferred).

Description

明細書
半導体装置 技術分野
本発明は、 半導体装置に関し、 特に、 暗号データのセキュリティの必 要なデータを扱う I Cに関する。 背景技術
近年、 キャッシュカードや I cカード等の使用が盛んである。 これら のカードの使用に際しては、 カードリーダ Zライタを用いてカードに情 報を書き込み、 あるいは、 書き込まれた情報の読み出しを行うようにし ている。 このような、 カードとのアクセスに際しては、 最初に、 暗証番 号の入力により行なわれる。 暗証番号とは、 カー ドの所有者が予め登録 した複数桁の番号からなるものである。 よって、 カー ド所有者がカード リーダ/ライタにてカードのアクセスを行う場合は、 正しい暗証番号を 入力することができるが、 カードの所有者でない者が不正に力一ドのァ クセスをしょうとしても、 正しい暗証番号を入力しない限り、 カードと のアクセスが行えないものである。
しかしながら、 力一ドに書き込まれた情報を不正に読み出すことを行 える場合があり、 カードにそのまま暗証番号が書き込まれていたりする と、 読み出した暗証番号に基づき、 力一ドリ一ダ /ライ タにてカードと のアクセスが行なわれることがある。 このため、 カー ドには暗証番号を そのまま書き込まずに、 暗号化した暗号デ一タとしておくことが多い。 この暗号化には暗号化するための半導体装置が用 tゝられる。
この暗号化を行うことができる半導体装置の暗号化処理としては、 例 えば、 図 6に示すような構成にて行なわれる。 図 6において、 暗号化対象のデータとして、 " AB CD" がデータ線 1 1、 1 3、 1 5、 1 7を介してそれぞれデータ変換回路 1に入力され る。 データ変換回路 1では、 第 1の変換式に従ってそれぞれデータを変 換する。 変換されたデータはそれぞれデータ線 2 1、 2 3、 2 5、 2 7 を介してデータ変換回路 3に入力される。 データ変換回路 3では、 第 2 の変換式に従ってそれぞれデータを変換する。 この変換されたデータは 出力データ" A' B' C D' " としてそれぞれデータ線 3 1、 3 3、 3 5、 3 7として出力され、 暗号データとなる。 この暗号化されたデー タをカー ド等に書き込んでおく ことで、 セキュリティはより向上され る。 しかしながら、 図 6の構成により暗号化を行う場合、 例えば、 変 換対象データ" AB C D" の各ビッ トデータ、 例えば、 一番最初の" A" はそれぞれ一番上に位置するデータ線 1 1、 2 1、 3 1 を介して" A' " に変換され、 三番目の" C" はそれぞれ上から三番目に位置する データ線 1 3、 2 3、 3 3を介して" C' *' に変換される。 つまり、 入 力されたビッ トデータの順番通りに配置されたデータ線にて変換された データに転送が行なわれるものである。 このため、 もし、 データ変換回 路 1及び 3での変換内容が知られたり、 解析されたりすることで、 暗号 データから暗証番号の解読が容易に行なわれてしまうという問題点があ る。
また、 データ線を順番通りとせず、 例えば、 ビッ トデータ" A" を データ変換回路 1で変換した後、 データ線 2 1をデータ変換回路 3の上 から 3番目の入力となるように配線し、 ビッ トデータ" C" をデータ変 換回路 1で変換した後、 データ線 2 5をデータ変換回路 3の 1番上の入 力となるように配線するようにしても、 その配線バタ一ンを追うこと で、 目視により容易に確認されてしまうという問題点がある。
さらに、 データ線を複雑にしたり、 多く したりすると、 製造工程が増 えたり、 配線数の増加による抵抗分や、 用いる配線材料による抵抗分で 大きな遅延を生じたりするため、 暗号データの生成に時間がかかるとい う問題点がある。
本発明は、 上記問題点に鑑みてなされたものであり、 その目的は喑号 データの解読をより困難にし、 セキュ リティの向上を実現する半導体装 置を提供することにある。
さらに、 本発明は、 上記目的を、 複雑な製造工程を必要とせずに容易 に実現する半導体装置を提供することにある。
さらに、 本発明は、 上記目的を、 暗号データの生成にかかる時間を増 大することなく実現する半導体装置を提供することにある。 発明の開示
この目的は、 本発明にあっては、 請求項 1に記載されるように、 第 1 及び第 2の電極と、 ゲート電極を有し、 第 1の電極で第 1の信号を受信 する第 1の ト ランジスタと、 第 1及び第 2の電極と、 ゲート電極を有 し、 第 1の電極で第 2の信号を受信する第 2の ト ランジスタと、 第 1 の ト ランジスタの第 2の電極及び第 2の ト ランジスタの第 2の電極に接続 された出力信号線とを有し、 第 1及び第 2の ト ランジスタのゲート電極 には第 1及び第 2のトランジスタを非導通状態とする際の電圧が供給さ れ、 第 1の トランジスタあるいは第 2の トランジスタのチャネル領域に 対して選択的な不純物注入をすることで達成することができる。
また、 この目的は、 本発明にあっては、 請求項 2に記載されるよう に、 第 1のト ランジスタの第 1の電極は、 第 1の方向に延在し、 複数 ビッ トからなるデータのビッ トの 1つを転送する第 1のデータ転送線か らなり、 第 2のトランジスタの第 1の電極は、 第 1の方向に延在し、 複 数ビッ トからなるデ一タのビッ トの他の 1つを転送する第 2のデータ転 送線からなり、 出力信号線は第 1及び第 2のデータ転送線とは直交する 方向に延在するものであることでも達成することができる。
また、 この目的は、 本発明にあっては、 請求項 3に記載されるよう に、 第 1のトランジスタのゲート電極は、 第 1のデータ転送線に並行し て延在する第 1の電位供給線からなり、 第 2のト ランジスタのゲート電 極は、 第 2のデータ転送線に並行して延在する第 2の電位供給線からな ることでも達成することができる。
また、 この目的は、 本発明にあっては、 請求項 4に記載されるよう に、 第 1及び第 2の電位供給線はポリシリコンからなり、 第 1及び第 2 のデータ転送線はポリシリコンからなり、 第 1及び第 2の電位供給線と 同じ層に形成されていることことでも達成することができる。
また、 この目的は、 本発明にあっては、 請求項 5に記載されるよう に、 第 2の信号は第 1の信号をレベル反転した信号が入力されることで も達成することができる。
また、 この目的は、 本発明にあっては、 請求項 6に記載されるよう に、 第 1 の信号は第 1の電位レベルに固定されており、 第 2の信号は第 1 の電位レベルとは異なる第 2の電位レベルに固定されており、 出力信 号線は論理回路の一方の入力であることでも達成することができる。 また、 この目的は、 本発明にあっては、 請求項 7に記載されるよう に、 論理回路は排他的論理和回路であることでも達成することができ る。
また、 この目的は、 本発明にあっては、 請求項 8に記載されるよう に、 第 1の方向に延在し、 複数ビッ トからなるデータの各ビッ トを転送 する複数の第 1のデータ転送線と、 第 1の方向とは直交する第 2の方向 に延在し、 複数の第 1のデータ転送線で転送されるデータを受信し、 転 送する複数の第 2のデータ転送線と、 複数の第 1のデータ転送線の 1つ に第 1の電極に接続され、 第 2のデータ転送線毎に、 それぞれ第 2の電 極が接続され、 ゲート電極には非導通状態とする所定の電位が供給され た複数の第 1のトランジスタと、 複数の第 1のデータ転送線の他の 1つ に第 1の電極に接続され、 第 2のデータ転送線毎に、 それぞれ第 2の電 極が接続され、 ゲート電極には非導通状態とする所定の電位が供給され た複数の第 2のトランジスタと、 複数の第 2のデータ転送線それぞれに 対して、 対応して接続されている第 1の ト ランジス タあるいは第 2の ト ランジスタのチヤネル領域に対して選択的な不純物注入をすることで も達成することができる。
また、 この目的は、 本発明にあっては、 請求項 9に記載されるよう に、 第 1及び第 2の ト ランジス タのゲ一 ト電極はポリシリ コンからな り、 第 1及び第 2のデータ転送線はポリシリコンからなり、 ゲート電極 と同じ層に形成されていることでも達成することができる。 図面の簡単な説明
図 1は、 本発明の第 1の実施例における半導体装置の配線レイァゥ ト 図である。 図 2は、 図 1における A— A ' 断面図である。 図 3は、 本発 明の第 2の実施例における半導体装置の配線レイァゥ ト図である。 図 4 は、 図 3における B— B ' 断面図である。 図 5は、 図 3における C一 C 断面図である。 図 6は、 従来技術を説明する半導体装置のデータの 暗号化を示す構成図である。 図 7は、 本発明の第 3の実施例における半 導体装置の配線レイアウ ト図である。 図 8は、 本発明の第 4の実施例に おける半導体装置の配線レイァゥ ト図である。 発明を実施するための最良の形態 以下、 本発明の実施例について図面を用いて詳細に説明する。 図 1は、 本発明の第 1の実施例を示す半導体装置における配線レイァ ゥ ト図である。 図 1に示す配線レイァゥ ト部分は、 例えば、 図 6のデー タ変換回路 1 とデータ変換回路 3との間のデータ線部分として用いられ るものである。 図 1 においては、 2ビッ ト分のビッ トデータに対する構 成を代表として示している。
図 1 において、 入力信号線 1 1 0、 1 1 2はそれぞれ、 ビッ トデ—タ の 1つを転送するものである。 入力信号線 1 1 0、 1 1 2はそれぞれ第 1の方向 （図 1においては水平方向） に互いに並行して延在する。 この 入力信号線 1 1 0、 1 1 2の間には、 所定の電位を有する信号を転送す る電位供給線 1 2 0、 1 2 2を配置している。 この実施例においては所 定の電位として、 接地電位を有する信号がそれぞれ電源供給線 1 2 0、
1 2 2にて転送される。 さらに、 これらの配線の上方には、 出力信号線
1 3 0、 1 3 2、 1 3 4を配置している。 出力信号線はそれぞれ第 1の 方向とは直交する第 2の方向 （図 1 においては垂直方向） に互いに並行 して延在する。 また、 コンタク ト部分 1 4 0、 1 4 2、 1 4 4、 及びト ランジスタ構成部分 1 7 0、 1 7 2、 1 8 0、 1 8 2、 1 8 4、 1 8 6 も示されている力 これらについては後ほど詳しく説明する。
次に、 上記配線の接続関係を説明するため、 図 1の A— A' 断面図を 図 2に示す。 図 2においては、 入力信号線 1 1 0、 1 1 2と、 電位供給 線 1 2 0、 1 2 2と、 出力信号線 1 3 0との関係のみであるが、 他の出 力信号線 1 3 2及び 1 3 4についても同様な断面をとなるので、 異なる 部分を後述することのみとし、 同様な断面図による説明については省略 する。 図 2において、 図 1 と同じ構成要素については同じ符号を付して ある。
図 2において、 入力信号線 1 1 0及び 1 1 2は p型基板 1 0 1内に形 成された n+拡散層である。 この入力信号線 1 1 0及び 1 1 2の間には、 n +拡散層からなる拡散層 1 5 0が形成されている。 基板 1 0 1上には ゲ— ト酸化膜 1 6 0が形成されている。 電位供給線 1 1 0は、 ゲ— ト酸 化膜 1 6 0上であって、 入力信号線 1 1 0と拡散層 1 5 0の間に配置さ れている。 つまり、 電位供給線 1 2 0がゲー ト電極となり、 入力信号線 1 1 0と拡散層 1 5 0を 2つの電極とする第 1のトランジスタが構成さ れる。 この第 1のトランジスタは図 1の点線で示す四角部 1 8 0に形成 されている。 また、 電位供給線 1 2 2は、 ゲー ト酸化膜 1 6 0上であつ て、 入力信号線 1 1 2と拡散層 1 5 0の間に配置されている。 つまり、 電位供給線 1 2 2がゲー ト電極となり、 入力信号線 1 1 0と拡散層 1 5 0を 2つの電極とする第 2の トランジスタが構成される。 この第 2の ト ランジスタは図 1の実線で示す四角部 1 7 0に形成されている。 なお、 電位供給線 1 2 0、 1 2 2はポリシリ コンからなる配線である。 この電 位供給線 1 2 0及び 1 2 2上には絶縁層 1 6 を介して出力信号線 1 3 0が延在している。 この出力信号線 1 3 0はコンタク ト部分 1 4 0によ り、 拡散層 1 5 0と電気的に接続されている。 出力信号線 1 3 0は、 図 示されていない他の出力信号線 1 3 2 、 1 3 4と同層であり、 これらの 出力信号線はメタルからなる配線である。
さらに、 入力信号線 1 1 2と拡散層 1 5 0の間、 つまり、 第 2のトラ ンジスタのチャネル領域には、 n型の不純物がイオン注入あるいは拡散 された不純物領域 1 0 5が形成されている。 従って、 前述の第 2のトラ ンジスタはデイブレツシヨン型となり、 チャネル領域に n型の不純物が ィォン注入あるいは拡散されていない第 1 の トランジスタはェンハンス メン ト型となる。 図 1 においては、 第 1の ト ランジスタのように、 チヤ ネル領域に n型の不純物がィォン注入あるいは拡散されていないことで ェンハンスメン ト型トランジスタが形成されている部分を点線の四角部 として示している。 また、 第 2のトランジスタのように、 チャネル領域 に n型の不純物がイオン注入あるいは拡散されていることでディプレツ シ ヨ ン型ト ランジスタが形成されている部分を実線の四角部として示し ている。
上記のように構成することで、 第 1及び第 2のトランジスタのゲー ト 電極には接地電位が供給されていることから、 第 1のト ランジスタは非 活性状態であり、 第 2のト ラ ンジス タは活性状態である。 従って、 入力 信号線 1 1 0で転送されるビッ トデータ I N 1は出力信号線 1 3 0には 転送されない。 しかし、 入力信号線 1 1 2で転送されるビッ トデータ I N 2は第 2のトランジスタを介して出力信号線 1 3 0に転送される。 次に、 図 1により、 他の出力信号線 1 3 2 、 1 3 4についてを説明す る。 出力信号線 1 3 2については、 第 1及び第 2のトランジスタが形成 されている四角部 1 8 4及び 1 8 6は点線の四角部で示すように、 共に チャネル領域に n型の不純物がイオン注入あるいは拡散されていない。 つまり、 四角部 1 8 4及び 1 8 6に形成された第 1及び第 2のトランジ スタは共にエンハンスメ ン ト型である。 よって、 第 1及び第 2のトラン ジスタは共に非活性状態であるので、 入力信号線 1 1 0及び 1 1 2で転 送されるビッ トデータ I N 1及び I N 2は共に出力信号線 1 3 2には転 送されない。
出力信号線 1 3 4については、 第 1のトランジスタが形成されている 四角部 1 7 2は実線の四角部で示すように、 チャネル領域に n型の不純 物がイオン注入あるいは拡散されている。 また、 第 2のトランジスタが 形成されている四角部 1 8 2は点線の四角部で示すように、 チャネル領 域に n型の不純物がイオン注入あるいは拡散されていない。 つまり、 四 角部 1 7 2に形成された第 1のト ランジスタはデイブレツション型であ り、 四角部 1 8 2 に形成された第 2の ト ランジスタはェンハンスメ ン ト 型である。 よって、 第 1のトランジスタは活性化状態であり、 第 2のト ランジスタは非活性状態であるので、 入力信号線 1 1 0で転送される ビッ トデータ I N 1は第 1のトランジスタを介して出力信号線 1 3 4に は転送され、 入力信号線 1 1 2で転送されるビッ トデータ I N 2は出力 信号線 1 34に転送されない。
従いまして、 入力信号線 1 1 0で転送されるビッ トデータ I N 1は出 力信号線 1 3 4に転送されて OUT 3として次段の回路に転送され、 入 力信号線 1 1 2で転送されるビッ トデータ I N 2は出力信号線 1 3 0に 転送されて OUT 1として次段の回路に転送されることとなる。 なお、 出力信号線 1 3 2には図示せぬ他のビッ トデータが転送される。 よつ て、 ビッ トデータが例えば、 " ABC D" であり、 I N 1 =" A" 、 I N 2 =" B" とすると、 次段の回路へ転送される場合は、 " BXAY" (X及び Yは" C" あるいは" D" ) の順に順番が変更されて転送され ることがわかる。 よって、 次段の回路として図 6のようなデータ変換回 路 3が準備されていれば、 この順番が変更されたデータの暗号化処理が 行なわれることとなる。 このため、 もし、 図 6のデータ変換回路 1及び 3での変換内容が知られたり、 解析されたりしても、 変換されるデータ を構成するビッ トデータの順番の変更を変換の間で行っているので、 暗 号データから変換内容に基づいて単純にその暗証番号の解読はなされな い。 また、 図 1に示す実施例は、 出力信号線毎にそれぞれ構成された第 1及び第 2の トランジスタのチャネル領域に不純物が注入あるいは拡散 されているか否かの違いしかないので、 入力信号線から入力されたビッ トデータがどの出力信号線に転送されるかは、 配線レイアウ トをみても わからない。 さらに、 配線構造は複雑化せず、 信号線毎に 2つのトラン ジスタを構成して、 構成された第 1及び第 2の ト ランジスタのチャネル 領域に不純物が注入あるいは拡散を選択的に行うだけであるので、 製造 工程が複雑化することもないし、 配線構成も何ら複雑ではない。 次に、 第 2の実施例について、 図 3を用いて詳細に説明する。 図 3 は、 本発明の第 2の実施例を示す半導体装置における配線レイァゥ ト図 である。 図 3に示す配線レイァゥ ト部分は、 図 1同様、 例えば、 図 6の データ変換回路 1 とデータ変換回路 3との間のデータ線部分として用い られるものである。 図 3においては、 図 1同様、 2ビッ ト分のビッ ト データに対する構成を代表として示している。
図 3において、 拡散層 2 5 0 、 2 5 2、 2 5 4が形成されている。 入 力信号線 2 1 0、 2 1 2はそれぞれ、 ビッ トデータの 1つを転送するも のである。 入力信号線 2 1 0 、 2 1 2はそれぞれ第 1の方向に互いに並 行して延在する。 この入力信号線 2 1 0 , 2 1 2の間には、 所定の電位 を有する信号を転送する電位供給線 2 2 0、 2 2 2を配置している。 こ の実施例においては所定の電位として、 接地電位を有する信号がそれぞ れ電源供給線 2 2 0、 2 2 2にて転送される。 さらに、 これらの配線の 上方には、 出力信号線 2 3 0 、 2 3 2 、 2 3 4を配置している。 出力信 号線はそれぞれ第 1の方向とは直交する第 2の方向に互いに並行して延 在する。 また、 補助配線として、 2 9 0 ~ 2 9 5が示されている。 ま た、 コンタク ト部分 3 4 0 ~ 3 5 1 、 及びト ランジスタ構成部分 2 7 0、 2 7 2、 2 8 0、 2 8 2、 2 8 4 、 2 8 6も示されているが、 これ らについては後ほど詳しく説明する。
次に、 上記配線の接続関係を説明するため、 図 3の B— B ' 断面図を 図 4に、 C一 C ' 断面図を図 5に示す。 図 4及び図 5においては、 入力 信号線 2 1 0 、 2 1 2と、 電位供給線 2 2 0 、 2 2 2と、 出力信号線 2 3 0との関係のみであるが、 他の出力信号線 2 3 2及び 2 3 4について も同様な断面となるので、 異なる部分を後述することのみとし、 同様な 断面図による説明については省略する。 図 4及び図 5において、 図 3と 同じ構成要素については同じ符号を付してある。 図 4において、 拡散層 2 5 0— 1 、 2 5 0 - 2 , 2 5 0— 3はそれぞ れ P型基板 2 0 1内に形成された n +拡散層である。 基板 2 0 1上には ゲー ト酸化膜 2 6 0が形成されている。 電位供給線 2 2 0は、 ゲ— ト酸 化膜 2 6 0上であって、 拡散層 2 5 0— 1 と拡散層 1 5 0— 2の間に配 置されている。 つまり、 電位供給線 2 2 0がゲ— ト電極となり、 拡散層 2 5 0— 1 と拡散層 2 5 0— 2を 2つの電極とする第 1の トランジスタ が構成される。 この第 1の ト ランジスタは図 3の点線で示す四角部 2 8 0に形成されている。 また、 電位供給線 2 2 2は、 ゲ— ト酸化膜 2 6 0 上であって、 拡散層 2 5 0— 1 と拡散層 2 5 0— 3の間に配置されてい る。 つまり、 電位供給線 2 2 2がゲ— ト電極となり、 拡散層 2 5 0 - 1 と拡散層 2 5 0— 3を 2つの電極とする第 2の ト ランジスタが構成され る。 この第 2のトランジスタは図 1の実線で示す四角部 2 7 0に形成さ れている。 また、 入力信号線 2 1 0、 2 1 2は第 1及び第 2のトランジ スタを挟むように、 ゲ一 ト酸化膜 2 6 0上に形成されている。 なお、 入 力信号線 2 1 0、 2 1 2及び電位供給線 2 .2 0、 2 2 2はポリシリコン からなる配線である。 入力信号線 2 1 0と拡散層 2 5 0— 2は絶縁膜 2 6 2上に形成された補助配線 2 9 0と、 コンタク ト部 3 4 0、 3 4 1 を 介して電気的に接続されている。 同様に、 入力信号線 2 1 2と拡散層 2 5 0— 3は絶縁膜 2 6 2上に形成された補助配線 2 9 1 と、 コンタク ト 部 3 4 2、 3 4 3を介して電気的に接続されている。 この補助配線はメ タルからなるものである。
次に、 図 5において、 基板 2 0 1内には拡散層 2 5 0— 1が形成され ている。 図 5の拡散層 2 5 0— 1は図 4の拡散層 2 5 0— 1に一部であ ることは図 3により確認できる。 基板 2 0 1上にはゲー ト酸化膜 2 6 0 を介して、 入力信号線 2 1 0、 2 1 2及びこの入力信号線 2 1 0と 2 1 2の間に挟まれる位置に配置した電位供給線 2 2 0 , 2 2 2が形成され ている。 拡散層 2 5 0 - 1は絶縁膜 2 6 2上に形成された出力信号線 2 3 0と、 コンタク ト部 2 4 0を介して電気的に接続されている。 出力信 号線 2 3 0は、 補助配線 2 9 0 、 2 9 1及び図示されていない他の補助 配線 2 9 2 ~ 2 9 5及び他の出力信号線 2 3 2 、 2 3 4と同層であり、 これらの出力信号線はメタルからなる配線である。
さらに、 拡散層 2 5 0— 1 と拡散層 2 5 0— 3の間、 つまり、 第 2の ト ランジスタのチャネル領域には、 n型の不純物がイオン注入あるいは 拡散された不純物領域 2 0 5が形成されている。 従って、 前述の第 2の トランジスタはディ プレツショ ン型となり、 チャネル領域に n型の不純 物がイオン注入あるいは拡散されていない第 1のトランジスタはェンノヽ ンスメン ト型となる。 図 3においては、 第 1の トランジスタのように、 チャネル領域に n型の不純物がイオン注入あるいは拡散されていないこ とでェンハンスメン ト型トランジスタが形成されている部分を点線の四 角部として示している。 また、 第 2のトランジスタのように、 チャネル 領域に n型の不純物がイオン注入あるいは拡散されていることでディプ レツシヨ ン型トランジスタが形成されている部分を実線の四角部として 示している。
上記のように構成することで、 第 1及び第 2のトランジスタのゲー ト 電極には接地電位が供給されていることから、 第 1のトランジスタは非 活性状態であり、 第 2のト ランジスタは活性状態である。 従って、 入力 信号線 2 1 0で転送されるビッ トデータ I N 1は出力信号線 2 3 0には 転送されない。 しかし、 入力信号線 2 1 2で転送されるビッ トデータ I N 2は第 2のトランジスタを介して出力信号線 2 3 0に転送される。 次に、 図 3により、 他の出力信号線 2 3 2 , 2 3 4について、 説明す る。 出力信号線 2 3 2については、 第 1及び第 2の トランジスタが形成 されている四角部 2 8 4及び 2 8 6は、 点線の四角部で示すように、 共 にチャネル領域に n型の不純物がィオン注入あるいは拡散されていな い。 つまり、 四角部 2 8 4及び 2 8 6に形成された第 1及び第 2のトラ ンジスタは共にェンハンスメン ト型である。 よって、 第 1及び第 2のト ランジスタは共に非活性状態であるので、 入力信号線 2 1 0及び 2 1 2 で転送されるビッ トデータ I N 1及び I N 2は共に出力信号線 2 3 2に は転送されない。
出力信号線 2 3 については、 第 1 の ト ランジスタが形成されている 四角部 2 7 2は実線の四角部で示すように、 チャネル領域に n型の不純 物がイオン注入あるいは拡散されている。 また、 第 2の ト ランジスタが 形成されている四角部 2 8 2は点線の四角部で示すように、 チャネル領 域に n型の不純物がイオン注入あるいは拡散されていない。 つまり、 四 角部 2 7 2に形成された第 1のトランジスタはデイブレツション型であ り、 四角部 2 8 2に形成された第 2の トランジスタはェンハンスメン ト 型である。 よって、 第 1のト ランジスタは活性化状態であり、 第 2のト ランジスタは非活性状態であるので、 入力信号線 2 1 0で転送される ビッ トデータ I N 1は第 1のトランジスタを介して出力信号線 2 3 4に は転送され、 入力信号線 1 1 2で転送されるビッ トデータ I N 2は出力 信号線 2 3 4に転送されない。
従いまして、 入力信号線 2 1 0で転送されるビッ トデータ I N 1は出 力信号線 2 3 4に転送されて O U T 3として次段の回路に転送され、 入 力信号線 2 1 2で転送されるビッ トデータ I N 2は出力信号線 2 3 0に 転送されて O U T 1 として次段の回路に転送されることとなる なお、 出力信号線 2 3 2には図示せぬ他のビッ トデータが転送される。 よつ て、 図 3に示す第 2の実施例において、 図 1に示す第 1の実施例と同様 の動作が実現できるので、 第 1の実施例と同様の効果が得られることは 言うまでもない。 また、 第 2の実施例では、 入力信号線を拡散層ではなくポリシリコン 配線で構成するするものであるため、 配線数が多くなり、 それによる抵 抗分が無視できないような場合には、 第 1の実施例より有効であり、 信 号伝達の遅延を軽減できる。
なお、 上記発明を適用した半導体装置にて暗号化された暗号データを 復号化する場合は次のようにすればよい。 例えば、 復号化のための半導 体装置が用いられるが、 この復号化のための半導体装置には、 図 6に示 す 2つのデータ変換回路での変換式の逆変換をそれぞれ行う 2つのデ— タ逆変換回路が準備され、 これらデータ逆変換回路間でのデータ転送用 の配線構成を本発明のようにすればよい。 つまり、 本発明の図 1におい て、 ビッ トデータが例えば、 " A B C D " で、 I N 1 =" A " 、 I N 2 =" B" とすると、 次段の回路へ転送される場合は、 " B XAY" (X 及び Yは" C" あるいは" D" ) の順に順番が変更され、 暗号化された ビッ トデータとして" B' X' A' Y' " に変換されたとする。 復号化 のための半導体装置において、 入力されるビッ トデータ" B' X' A' Y' " を図 1のデータ変換回路 2に対するデータ逆変換回路にて逆変換 を行いビッ トデータ" B X A Y" とした後に、 本発明の図 1のような構 成を用いれば、 I N 1 =" B" 、 I N 2 =" A" となるので、 次段とな る図 1のデータ変換回路 1に対するデータ逆変換回路には、 ビッ トデ— タとして" AXB Y" で入力することができる。 よって、 復号化ができ ることは明かである。 なお、 復号化においては、 復号化用の半導体装置 にて、 本発明のような構成を採用する事の他に、 本発明の構成による ビッ トデータの順序変換が行われたことは、 暗号化用の半導体装置の設 計者において理解されていることから、 ビッ トデータの順序を戻す情報 のテーブルを持たせて、 そのテーブルを参照したうえで、 データ逆変換 回路間でのビッ トデータの転送を管理するようにしてもよい。 以上、 詳細に説明したが、 本発明は上記構成に限定されるものではな い。 例えば、 実施例の入力信号線と出力信号線は、 そのレイアウ トの関 係で入力と出力が逆でもよい。 また、 各配線材料も、 上記実施例で示す ものに限定せず、 本発明と同じ効果が得られるものであれば、 適宜選択 してよい。 また、 基板の極性や構成される トランジスタ、 及びこのトラ ンジスタのゲ一 ト電極に供給される電位もそれぞれ同様に動作するもの であれば逆にしてもよい。
また、 本発明は前記したようなデータ変換回路間のデータ線部分への 適用に限らず、 適用することができる。
図 7は、 第 3の実施例として、 あるデータ転送線において、 ビッ トデ —タを反転して転送するようなデータ変換処理部分に適用した例であ る。
図 7において、 入力信号線 3 0 2は入力されたビッ トデータをそのま ま転送するものであり、 入力信号線 3 0 4はインバ一タ 3 0 0を介して ビッ トデータを反転した信号を転送するものである。 入力信号線 3 1 0 は、 入力信号線 3 0 2に接続されるものであり、 入力信号線 3 0 2に転 送されるビッ トデータと同じビッ トデータが転送される。 入力信号線 3 1 2は、 入力信号線 3 0 4に接続されるものであり、 入力信号線 3 0 4 に転送されるビッ トデータと同じビッ トデータが転送される。 入力信号 線 3 1 0 、 3 2 0は拡散層で構成されるものである。 この拡散層が形成 されている基板が、 図 1 と同様に、 p型半導体基板とすれば、 入力信号 線 3 1 0、 3 1 2は n型拡散層である。 また、 共通信号線 3 1 4は、 入 力信号線 3 1 0、 3 1 2と同一の導電型 （この例においては n型） のコ の字型に形成された拡散層である。 なお、 入力信号線 3 0 2と入力信号 線 3 1 0は同一のものであってもよい。 同様に、 入力信号線 3 0 4と入 力信号線 3 1 2は同一のものであってもよい。 電位供給線 3 2 0は入力信号線 3 1 0 と共通信号線 3 1 4の間、 及 び、 入力信号線 3 1 2と共通信^線 3 1 4 との間に延在するものであ る。 入力信号線 3 1 0、 3 1 2を n型拡散層とすれば、 電位供給線 3 2 0は接地電位を有する信号が転送される。 電位供給線 3 2 0は、 例え ば、 ポリシリコンから形成され、 半導体基板上に、 ゲート酸化膜を介し て第 1層目に配置されている。 点線で示す四角部 3 8 0には、 図 1の四 角部 1 8 0と同様に、 入力信号線 3 1 0と共通信号線 3 1 4をそれぞれ 第 1及び第 2の電極とし、 電位供給線 3 2 0をゲート電極とした第 1の ト ランジスタが形成されている。 また、 実線で示す四角部 3 7 0には、 図 1の四角部 1 7 0と同様に、 入力信号線 3 1 2と共通信号線 3 1 4を それぞれ第 1及び第 2の電極とし、 電位供給線 3 2 0をゲート電極とし た第 2のト ランジスタが形成されている。 ここで、 図 7の例において は、 第 2の トランジスタのチャネル領域には、 n型の不純物注入あるい は拡散された不純物領域が形成されている。 よって、 第 2のトランジス タはデイブレツシヨン型となる。 また、 図 7の例においては、 第 1のト ランジスタのチャネル領域には、 n型の不純物注入あるいは拡散された 不純物領域が形成されていない。 よって、 第 1の ト ランジスタはェンハ ンスメン ト型となる。
出力信号線 3 3 0は、 入力信号線 3 1 0あるいは入力信号線 3 1 2か ら転送されてくるビッ トデータをそれぞれ第 1のトランジスタあるいは 第 2のトランジスタを介して転送するためのものである。 出力信号線 3 3 0はコンタク ト部分 3 4 0により、 共通信号線 3 1 4と電気的に接続 されている。 また、 出力信号線 3 3 0は、 例えば、 メ タルからなる配線 で形成され、 半導体基板上に層間絶縁膜を介して、 前記第 1層より上層 の第 2層目に配置されている。
ここで、 上述したように、 第 1の トランジスタはエンハンスメ ン ト型 であり、 第 2のト ランジスタはデイブレツシヨン型である。 よって、 第 1の ト ランジスタは非活性状態であり、 第 2の ト ランジスタは活性状態 となる。 従って、 入力信号線 3 1 0から転送されるビッ トデータは出力 信号線 3 3 0には転送されない。 しかし、 入力信号線 3 1 2から転送さ れるビッ トデータは、 第 2のトランジスタを介して出力信号線 3 3 0に 転送される。 この結果、 例えば入力信号 I Nとしてビッ トデータ'' 1 " が入力されたとすれば、 ィンバータ 3 0 0により反転されたビッ トデ一 タ" 0 " が出力信号線 3 3 0に転送されることとなる。 また、 逆に、 第 1の ト ランジスタのチャネル領域に n型の不純物注入あるいは拡散され た不純物領域が形成されており、 第 2の トランジスタのチャネル領域に は n型の不純物注入ある tゝは拡散された不純物領域が形成されていない とすれば、 入力信号 I Nとして入力されたビッ トデータ" 1 " 力-;、 第 1 のト ランジスタを介して、 そのまま出力信号線 3 3 0に転送されること となる。
このように、 あるデータ転送線に対して、 転送されるビッ トデータを 反転するようなデータ変換処理を行ったか否かについてを単純には解読 することができなくなる。 この他にも、 第 1の実施例で得られる効果は ほぼ同様に得ることができる。
また、 図 8に第 4の実施例として図 7の変形例を示す。 図 8の入力信 号線 4 1 0、 4 1 2は図 7の入力信号線 3 1 0、 3 1 2にそれぞれ対応 する。 図 8の共通信号線 4 1 4は図 7の入力信号線 3 1 4に対応する。 図 8の電位供給線 4 2 0は図 7の電位供給線 3 2 0に対応する。 図 8の 出力信号線 4 3 0は図 7の出力信号線 3 3 0に対応する。 図 8のコンタ ク ト部分 4 4 0は図 7のコンタク ト部分 3 4 0に対応する。
図 8においては、 図 7と同様に、 p型半導体基板に構成されるものと して示しているため、 入力信号線 4 1 0、 4 1 2、 共通信号線 4 1 4を 形成する拡散層は n型であり、 電位供給線には、 接地電位を有する信号 が転送されるものとしている。
また、 図 8において、 入力信号線 4 1 0には電源電位を有する信号が 転送され、 入力信号線 4 1 2には接地電位を有する信号が転送されるも のとしている。 そして、 出力信号線 4 3 0は排他的論理和回路 （以下、 X— O R回路と称する） 4 0 0の一方の入力に接続される （図 8におい ては、 信号線 4 0 2として示されている。 なお、 出力信号線 4 3 0と信 号線 4 0 2とは同一のものであってもよい） 。 なお、 X— O R回路 4 0 0の他方の人力には、 任意の入力信号 （例えば、 ビッ トデータ等） I N 2力';、 信号線 4 0 4から入力される。
また、 点線で示す四角部 4 8 0には、 入力信号線 4 1 2と共通信号線 4 1 4をそれぞれ第 1及び第 2の電極とし、 電位供給線 4 2 0をゲート 電極とした第 1のトランジスタが形成されている。 また、 実線で示す四 角部 4 7 0には、 入力信号線 4 1 0と共通信号線 4 1 4をそれぞれ第 1 及び第 2の電極とし、 電位供給線 4 2 0をゲート電極とした第 2のトラ ンジスタが形成されている。 ここで、 図 8の例においては、 第 1の トラ ンジスタのチャネル領域には、 n型の不純物注入あるいは拡散された不 純物領域が形成されている。 よって、 第 1のト ランジスタはデイブレツ シヨ ン型となる。 また、 図 8の例においては、 第 2のト ランジスタの チャネル領域には、 n型の不純物注入あるいは拡散された不純物領域が 形成されていない。 よって、 第 2の ト ランジスタはエンハンスメン ト型 となる。 このため、 第 1の ト ランジスタは活性状態であり、 第 2の トラ ンジスタは非活性状態となる。 従って、 入力信号線 4 1 2から転送され る信号は出力信号線 4 3 0には転送されない。 しかし、 入力信号線 4 1 0から転送される信号は、 第 1のトランジスタを介して出力信号線 4 3 0に転送される。 このため、 図 8においては、 X— O R回路 4 0 0の一 方の入力には、 入力信号 I N 1 として電源電位を有する信号が入力され るため、 X— 0 R回路 4 0 0の出力は、 入力信号 I N 2の電位レベルを 反転した信号となる。 また、 逆に、 第 1の ト ランジスタのチャネル領域 には、 n型の不純物注入あるいは拡散された不純物領域が形成されてな く、 第 2の トランジスタのチャネル領域には、 n型の不純物注入あるい は拡散された不純物領域が形成されているとすれば、 出力信号線 4 3 0 には、 第 2の トランジスタを介して接地電位を有する信号が転送され る。 この場合は、 X— 0 R回路 4 0 0の一方の入力には、 入力信号 I N 1 として接地電位を有する信号が入力されるため、 X— 0 R回路 4 0 0 の出力は、 入力信号 I N 2と同様な電位レベルの信号となる。
このように、 図 7においては出力側で本発明を適用しているのに対し て、 図 8においては論理回路に対する入力側にて本発明を適用している ものである。 図 8のように構成しても、 図 7と同様な効果が得られるこ とは言うまでもない。 また、 図 8においては、 図 7と同様なデータ変換 の例とするため、 X— 0 R回路を例としたが、 これに限るものではな い。
このように、 図 1〜図 5にて説明したような複数ビッ 卜からなるデー タに対する適用に限らず、 図 7及び図 8のように単ビッ ト （あるいは転 送される信号） に対する適用も可能である。 産業上の利用可能性
以上説明したとおり、 本発明のように構成することにより、 半導体装 置において、 暗号データの解読をより困難にし、 セキュリティの向上を 実現することができる。
さらに、 本発明は、 複雑な製造工程を必要とせずに容易に実現するこ とができる。 さらに、 本発明は、 暗号データの生成にかかる時間を増大することな く実現することができる。
さらに、 本発明は、 単ビッ ト （あるいは転送する信号） においてもセ キュリティの向上を実現することができる。

Claims

請求の範囲
1 . 第 1及び第 2の電極と、 ゲー ト電極を有し、 該第 1 の電極で第 1 の信号を受信する第 1の トランジスタと、
第 1及び第 2の電極と、 ゲート電極を有し、 該第 1の電極で第 2の信 号を受信する第 2の トランジスタと、
前記第 1のトランジスタの前記第 2の電極及び前記第 2のトランジス タの前記第 2の電極に接続された出力信号線とを有し、
前記第 1及び前記第 2のトランジスタの前記ゲー卜電極には該第 1及 び該第 2のト ランジスタを非導通状態とする際の電圧が供給され、 該第 1の トランジスタあるいは該第 2の ト ランジスタのチャネル領域に対し て選択的な不純物注入をすることを特徴とする半導体装置。
2 . 前記第 1の ト ランジスタの前記第 1の電極は、 第 1の方向に延在 し、 複数ビッ 卜からなるデータのビッ 卜の 1つを転送する第 1のデータ 転送線からなり、 前記第 2のトランジスタの前記第 1の電極は、 前記第 1の方向に延在し、 複数ビッ トからなるデータのビッ トの他の 1つを転 送する第 2のデータ転送線からなり、 前記出力信号線は前記第 1及び前 記第 2のデータ転送線とは直交する方向に延在するものであることを特 徴とする請求項 1記載の半導体装置。
3 . 前記第 1の トランジスタの前記ゲート電極は、 前記第 1のデータ 転送線に並行して延在する第 1の電位供給線からなり、 前記第 2のトラ ンジスタの前記ゲート電極は、 前記第 2のデータ転送線に並行して延在 する第 2の電位供給線からなることを特徴とする請求項 1記載の半導体
4 . 前記第 1及び前記第 2の電位供給線はポリシリコンからなり、 前 記第 1及び前記第 2のデータ転送線はポリシリコンからなり、 該第 1及 び該第 2の電位供給線と同じ層に形成されていることを特徴とする半導 体装置。
5 . 前記第 2の信号は前記第 1の信号をレベル反転した信号が入力さ れることを特徴とする請求項 1記載の半導体装置。
6 . 前記第 1の信号は第 1の電位レベルに固定されており、 前記第 2 の信号は前記第 1の電位レベルとは異なる第 2の電位レベルに固定され ており、 前記出力信号線は論理回路の一方の入力であることを特徴とす る請求項 1記載の半導体装置。
7 . 前記論理回路は排他的論理和回路であることを特徴とする請求項 6記載の半導体装置。
8 . 第 1の方向に延在し、 複数ビッ トからなるデータの各ビッ トを転 送する複数の第 1のデータ転送線と、
前記第 1の方向とは直交する第 2の方向に延在し、 前記複数の第 1の データ転送線で転送されるデータを受信し、 転送する複数の第 2のデー タ転送線と、
前記複数の第 1のデータ転送線の 1つに第 1の電極に接続され、 前記 第 2のデータ転送線毎に、 それぞれ第 2の電極が接続され、 ゲート電極 には非導通状態とする所定の電位が供給された複数の第 1のトランジス タと、
前記複数の第 1のデータ転送線の他の 1つに第 1の電極に接続され、 前記第 2のデータ転送線毎に、 それぞれ第 2の電極が接続され、 ゲート 電極には非導通状態とする所定の電位が供給された複数の第 2のトラン ジスタと、
前記複数の第 2のデータ転送線それぞれに対して、 対応して接続され ている前記第 1の トランジスタあるいは前記第 2の ト ランジスタのチヤ ネル領域に対して選択的な不純物注入をすることを特徴とする半導体装
9 . 前記第 1及び前記第 2のトランジスタの前記ゲ一ト電極はポリシ リ コンからなり、 前記第 1及び前記第 2のデータ転送線はポリ シリ コン からなり、 該ゲート電極と同じ層に形成されていることを特徴とする請 求項 8記載の半導体装置。

Family

ID=

Similar Documents

Publication Publication Date Title
KR100798092B1 (ko) Ｍｔｊ가 적층된 셀 메모리 감지 방법 및 장치
JP3537638B2 (ja) Ｎａｎｄセルアレイ及びその形成方法
GB1592115A (en) Electronic store arrangements
JPH0212696A (ja) 集積回路
US20070080374A1 (en) Semiconductor device
US8836076B2 (en) Semiconductor device and method of manufacturing the same
US6490646B1 (en) Integrated circuit device made secure by means of additional bus lines
WO1998003995A9 (ja)
US4766476A (en) C-MOS technology base cell
JP3169384B2 (ja) 半導体装置
EP0117310B1 (en) Transistor array arrangement
JPS5846796B2 (ja) ３トランジスタスタテイツク記憶素子
US20210272916A1 (en) Integrated circuit
US20240346190A1 (en) Security device and substrate
US20250031456A1 (en) Cell architecture of semiconductor device including semiconductor cells connected based on backside power distribution network
JP2000215681A (ja) マスクｒｏｍ及びこれを用いたマイクロコンピュ―タ
TW329052B (en) Semiconductor device
JPH0846145A (ja) 半導体回路装置
JP3153016B2 (ja) 半導体集積回路
JP2510040B2 (ja) Ｃｍｏｓマスタスライス
JPH04163963A (ja) 半導体装置
JPH0410468A (ja) 半導体集積回路
US6677206B2 (en) Non-volatile high-performance memory device and relative manufacturing process
US7808280B2 (en) Semiconductor device
US20020135068A1 (en) Ferroelectric memory
点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载