+

WO1998003978A1 - Dispositif de reference, procede de fixation d'un niveau de reference, procede d'autodiagnostic et memoire semi-conductrice non volatile - Google Patents

Dispositif de reference, procede de fixation d'un niveau de reference, procede d'autodiagnostic et memoire semi-conductrice non volatile Download PDF

Info

Publication number
WO1998003978A1
WO1998003978A1 PCT/JP1997/002269 JP9702269W WO9803978A1 WO 1998003978 A1 WO1998003978 A1 WO 1998003978A1 JP 9702269 W JP9702269 W JP 9702269W WO 9803978 A1 WO9803978 A1 WO 9803978A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
cell
memory cell
reference cell
main surface
Prior art date
Application number
PCT/JP1997/002269
Other languages
English (en)
French (fr)
Inventor
Nobuyoshi Takeuchi
Original Assignee
Nkk Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nkk Corporation filed Critical Nkk Corporation
Publication of WO1998003978A1 publication Critical patent/WO1998003978A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Definitions

  • Reference mounting method reference level setting method, self-diagnosis method, and nonvolatile semiconductor memory device
  • the present invention relates to a semiconductor device, in particular EP ROM, E '2 P ROM , reference device and its's Reference level setting for data references in the nonvolatile memory device such as a hula Sshumemo Li.
  • the present invention relates to a self-diagnosis method using the reference device, and further relates to a nonvolatile semiconductor memory device including the reference device.
  • non-volatile memory devices such as EP ROM, E 2 P ROM, flash memory, etc.
  • Such a reference cell is generally made of the same type as the memory cell in order to represent the characteristics of the memory cell.
  • U.S. Pat. Nos. 4,223,394 describe an isomorphic reference cell in an EPROM.
  • n 1
  • the voltage applied to the reference cell is multi-staged, the output is multi-valued, or a plurality of sense amplifiers having different sense ratios are prepared, and the sense amplifier is operated according to the output.
  • a method has been proposed to support multi-leveling by using different methods.
  • the circuit itself becomes complicated and the circuit area increases.
  • the setting of multi-leveling is not a reference cell itself, but a so-called reference. The problem is that the correlation with the memory cell becomes difficult because the external environment of the reference cell is changed.
  • the present invention provides a reference cell set including a reference cell having a gate power ripple ratio smaller than that of a memory cell and a reference cell having a gate coupling ratio larger than that of the memory cell.
  • two reference cells constituting each reference cell set may have a gate power ratio of ⁇ 0.5 to 7.0 with respect to a gate power ratio of a memory cell.
  • the present invention includes a memory cell, a reference cell having a smaller gate power ruffle ratio than the memory cell, and a reference cell having a larger gate power ruffle ratio than the memory cell. 2 to provide a non-volatile semi-conductor memory device characterized by comprising a's Reference device having a plurality of re files Rensuseruse' DOO
  • a multi-valued reference cell set including a reference cell having a gate couple ratio smaller than that of a memory cell and a reference cell having a gate couple ratio larger than the memory cell is used.
  • the three reference cell sets prepared for each level are programmed according to the number of multi-levels, using pulses that are an integral multiple of the number of voltage pulses used to program the memory cells.
  • each reference cell set is set so as to maintain the margin of each level according to the number of pulses and also have a margin corresponding to the multilevel level.
  • the specified level will always be at the point where the memory cell was pulsed. Therefore, without increasing the circuit area, it is possible to cope with multi-leveling while sufficiently correlating with the memory cell.
  • FIG. 1 is a diagram showing a nonvolatile memory circuit including a cell array and a reference device according to an embodiment of the present invention.
  • Figure 2 shows the program characteristics of the memory cell and each reference cell.
  • FIG. 3 is a diagram showing program characteristics of a memory cell and each reference cell when a multi-level level setting reverse to that of FIG. 2 is performed.
  • c Figure 5 A and 5 B is a cross-sectional view showing an example of Jozo memory cell used in the present invention is a diagram showing an example in which occupies different Getokatsupuru ratio of the reference cell.
  • FIG. 6 is a plan view showing another example of the structure of the memory cell and the reference cell used in the present invention.
  • FIG. 7 is a cross-sectional view taken along the line XX ′ of FIG.
  • FIG. 8 is a sectional view taken along line YY ′ of FIG.
  • FIG. 9 is a schematic diagram showing another example of the structure of the reference cell used in the present invention.
  • FIGS. 10A and 10B are plan views showing the reference cell shown in FIG. 9, respectively.
  • FIGS. 11A and 11B are plan views each showing another example of the reference cell.
  • FIG. 12 is a diagram showing an example of a specific nonvolatile memory circuit using the reference device of the present invention.
  • FIG. 13 is a diagram showing another example of a specific nonvolatile memory circuit using the reference device of the present invention.
  • FIG. 1 is a diagram showing a nonvolatile memory circuit including a cell array and a reference device according to an embodiment of the present invention.
  • the cell array 1 has a plurality of memory cells 2, each of which is connected to a reference selection circuit 4 via a sense amplifier 3.
  • the reference selection / selection circuit 4 has a plurality of reference cell sets 5 2 , 5, 5, 5 2 , 5, and 5, according to the levels R, R 2 , R, of multi-level quantization.
  • the reference cell set is composed of a reference cell having a smaller gate coupling ratio than a memory cell and a reference cell having a larger gate coupling ratio than the memory cell.
  • Figure 2 shows the program characteristics of memory cells and each reference cell, with the number of pulses (logarithm) on the horizontal axis and the threshold value on the vertical axis.
  • This shows the program characteristics of EPROM.
  • the threshold value of notes Riseru is between Li off Arensuseruse' bets 5, the threshold value of each re fa Rensuseru of ⁇ 5 n. Then, if the difference between the number of program pulses or the total program time is sufficiently large, the reference levels at each pulse number can be made not to overlap:
  • the characteristics are not limited to the flash EPROM by the Fauula-Nordheim tunnel electron injection, and other programming methods such as hot carrier injection have similar characteristics.
  • the multi-value determination can be performed by the following procedure.
  • Fig. 3 it is also possible to set a multi-level level opposite to that of Fig. 2 by extracting electrons from the high threshold voltage through the Fowler-Nordheim tunneling electron.
  • the memory cell and reference cell set explain the relationship with the program and the program time.
  • the gate coupling ratio (hereinafter abbreviated as the “kapple ratio”) of the reference cell set is too different from that of the memory cell. If it is small, the threshold change will be slow. For this reason, the memory cell must have a threshold between each reference cell in the reference cell set; an overlap with other multi-levels; and a reference level. It is necessary to consider the margin of the bezel, that is, the threshold width that can absorb the program variation of the memory array. In addition, the number of multilevel levels ( 2n ) also becomes a problem.
  • the difference between the two reference cells that make up each reference cell set is within ⁇ 0.5 to ⁇ 7.0% of the memory cell couple ratio. It is desirable that the magnitude ratio of the reference ratio of the reference cells in each set is not necessarily symmetric. In other words, if one of the reference cells is + 3%, the force ripple ratio of the other reference cell does not have to be 1: 1 :.
  • the reference device of the present invention may be configured as follows.
  • the memory cell and the reference set of the present invention are programmed or erased at the same time, and the threshold value of the memory cell is changed by an arbitrary number of pulses, and then the verify operation is performed. Can be.
  • the characteristics of the memory cell are found to be abnormal. This is because the threshold value of the memory cell must be within the threshold width of the reference cell set.
  • the threshold value after programming or erasing is compared with the threshold value of the reference cell to confirm that the cell has been programmed or erased. More specifically,
  • a voltage V1 is applied to the gate of the reference cell, and the output of the memory cell should be lower than the output of the reference cell at that time;
  • the threshold of the memory cell is checked. Therefore, the output component when a voltage V such that VI ⁇ V ⁇ V2 is applied is a margin. Thus, in the conventional method, the level at which the change in the threshold value of the memory cell is confirmed is determined. And it is difficult to set it to any value.
  • the present invention there are two cells in the reference cell set, one of which has a smaller gate cut ratio than the memory cell, the other has a larger size than the memory cell.
  • the transistor characteristics of the and reference cells are similar except for the gate couple ratio. Therefore, if a memory cell and the reference cell set have the same initial state, and if they are programmed or erased simultaneously, the threshold value of the memory cell will always fall between the threshold values of the cells in the reference cell set. This means that the programming and erasing speed depends only on the gate-cable ratio if other parameters are common, and the gate voltage of the programming and erasing on the memory device to avoid complexity. Are commonly used for memory cells and reference cells. Or
  • the memory cell and the reference cell set are programmed or erased only at an arbitrary time, and the threshold value of the memory cell is compared with the threshold value of the reference cell set. It can be confirmed that the threshold value is between the threshold values of the cells in the reference cell set. In other words, it is possible to confirm whether the memory cell is really programmed or erased. That is, according to the present invention, an arbitrary threshold value can be set and confirmed, that is, self-diagnosis can be performed.
  • the state of the memory cell and the reference cell set before programming or erasing are the same if the programming or erasing time exceeds several tens of milliseconds, even if the initial threshold is different. If so, for example, after programming to a certain value, the memory cell threshold can be clamped by the reference cell set threshold in subsequent programming or erasing. This is because the program or erase after enough time for the initial state of the memory cell and the reference cell to be different regardless of the initial threshold value, for example, several tens ⁇ sec to several msec. This is because the characteristic curve becomes common depending on the value of the gate force ripple ratio.In other words, the characteristic curve is applied only depending on the gate couple ratio, and the characteristic curve is different if the gate couple ratio is different. It is possible to beat.
  • the memory cell and the reference cell are simultaneously programmed or erased for a period of time sufficient for the initial state of the memory cell and the reference cell to be different, and the threshold and reset of the memory cell are performed.
  • Self-diagnosis is performed by comparing the threshold value of the reference cell set with the threshold value of the reference cell and confirming that the threshold value of the memory cell is within the threshold value of the reference cell.
  • the initial state of the memory cell differs from that of the reference cell.
  • the sufficient time to become fully assumes that voltage is applied when the memory cell and the reference cell program or erase, obtained is several tens mu ec order one r
  • the threshold value of a memory cell can be arbitrarily set using a reference cell set.
  • the memory cell is an abnormal cell :
  • the programming or erasing speed shows an abnormal value independent of the clickable ratio. Therefore, even though programming or erasing is started at the same time as the reference cell set, after a certain time, the threshold value of the memory cell is compared with the threshold value of the reference cell set. This means that the memory cell can be self-diagnosed as being abnormal. If there is a memory cell exhibiting the bit characteristics, the memory cell can be diagnosed by using this reference cell / reset. It can be estimated that the characteristics have deteriorated.
  • a force for forming a reference cell set by a reference cell having a smaller power ratio than a memory cell and a reference cell having a larger coupling ratio than the memory cell For example, the reference cell needs to have similar characteristics to the memory cell, so the basic structure of the memory cell and the reference cell is the same.
  • Change the power rubble ratio by changing the area of the part facing the control port c
  • a P o 1 y—S i cap type floating gate cell is disclosed in US Pat. This is shown in No. 14 and has a structure as shown in FIG. 4, for example. That is, the n-type source 22 and the drain 23 are formed on the main surface of the p-type substrate 2 ⁇ , and the P o is formed on the channel region 24 therebetween through the gate insulating film 25. 1 Floating gate 26 of y-Si is formed, and Poly-Si cap 27 is formed on it. Poly-Si cap 27 is formed.
  • a via hole 29 made of Po 1 y—S i is formed on the substrate through an interlayer insulating layer 28 made of, for example, ONO (oxide-nitride-oxide). Note that an insulating layer 30 is formed on the side of the floating gate 26.
  • the cell shown in FIG. 4 be a memory cell, and as shown in FIG. 5A, use a Po 1 y-Si cap 27 ′ with a shorter length (that is, a smaller area) than the cap 27.
  • the cell having a small coupling ratio corresponds to the reference cell, and as shown in FIG. 5B, a cell having a Poly-Si cap 27 "longer (that is, larger in area) than the cap 27.
  • FIGS. 7 and 8 show cells with such a structure.
  • FIG. 6 is a plan view showing a part of the cell array of such a cell
  • FIG. 7 is a sectional view taken along line X--X '
  • FIG. 8 is a sectional view taken along line Y--Y'.
  • the floating gate 37 is designed to cover a part of the source 32 and the drain 33 and a part of the element isolation region 36. The specific structure of this cell is shown in FIGS. 7 and 8.
  • the n-type source 32 and the drain 33 are formed on the main surface of the ⁇ -type substrate 31.
  • a gate insulating film 35 is formed on the channel region 34.
  • a floating gate 37 of P o 1 y—Si is formed on the gate insulating film 35, and an interlayer made of, for example, ONO (oxide mononitride monoxide) is further formed thereon.
  • a control / legate 39 made of Po 1 y—Si is formed via an insulating layer 38, and these cells are formed. Are separated by an element isolation region;
  • the area of the floating gate 37 is changed to change the area of the portion where the floating gate 37 and the control port 39 overlap.
  • the capacitance between the floating gate and the control gate can be changed, thereby changing the gate couple ratio.
  • the floating gate may be provided so as to extend in the arrangement direction of the source and the drain. Nor.
  • the following example is an example, and there is a method in which the opening gate is not stacked. In any case, it is simple and effective to adjust the cell characteristics by adjusting the floating gate length.
  • FIG. 9 shows an example in which a 1-poly EPROM according to the 1993 VLSI Symposium 52-A is used as a reference cell.
  • a source 45 and a drain 46 are respectively formed in the portion 2 and a common floating gate 49 is formed on the channel regions 47 and 48 therebetween through a gate oxide film (not shown). Is provided. That is, it has a CMOS structure in which NMOS and PMQS are combined.
  • the voltage Ve is applied to the source 43 and the drain 44 from the power supply 51, the source 4 and the drain 46 are grounded, and the NMOS part is read.
  • the transistor functions as a transistor, and the PMOS portion functions as a control gate portion.
  • Reference numeral 52 denotes a high-concentration region for improving grounding characteristics.
  • the gate couple ratio depends on the amount of threshold ion implantation, the thickness of the gate oxide film, and the floating in the control gate portion (PMOS). It depends on the area of the portion where the gate and the active region overlap, and the area ratio of the portion where the floating gate and the active region overlap in the readout transistor section (NMOS) (hereinafter referred to as the area ratio of the active region).
  • the gate cut ratio can be changed, and thus the threshold can be made different.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

. 明 細 書
リ ファ レンス装匱、 リ ファ レンスレベル設定方法および自己診断方法並びに 不揮発性半導体メモリ装置
技術分野
本発明は、 半導体装置、 特に E P ROM、 E'2 P ROM、 フラ ッシュメモ リ等の不揮発性メモリ装置におけるデータ参照用のリファ レンス装置および そのリ ファ レンスレベル設定方法に関する。 また、 本発明は、 このリファ レ ンス装置での自己診断方法に関する,， さらに、 本発明は、 このリ ファ レンス 装置を具備する不揮発性半導体メモリ装置に関する。
背景技術
E P ROM, E 2 P ROM, フラッシュメモリ等の不揮発性メモリデバイ スにおいて、 メモリセルの 「0」 、 「 1」 を判定する必要があるが、 従来こ れはメモリセルの出力をリ ファ レンスセルの出力とセンスアンプによって比 較することで行なわれている。
このよ うなリ ファ レンスセルは、 メモリセルの特性を代表するため、 一般 にメモリセルと同型に造られている。 例えば、 米国特許第 4 , 2 2 3 , 3 9 4号には、 E P R O Mにおける同型リ ファ レンスセルが記述されている— ところで、 近年、 メモリの集積度を増加させる技術として多値メモリが話 題となっている。 ここで多値とは、 「0」 、 「 1」 の 2値ではなく、 「0」 、
「 0. 3 3」 、 「 0. 6 6」 、 「 1」 の 4値のように 2 n ( n > 1 ) 個の状 態をもつことをいう。
このよ うな多値情報を判定するため、 従来、 リ ファ レンスセルへ印加する 電圧を多段化し、 出力を多値化したり、 センス比の異なる複数のセンスアン ブを準備し、 出力に応じてセンスアンプを使い分けることで多値化に対応す る手法が提案されている， しかしながら、 上述のような方法によって多値化に対応する場合には、 回 路自体が複雑になり回路面積が増大する その上、 多値化の設定がリファ レ ンスセ /レそのものではなく、 いわばリ ファ レンスセルの外部環境を変えるこ とでなされるため、 メモ リセルとの相関がとりにく くなつてしまうという問 題がある
本発明はかかる事情に鑑みてなされたものであって、 回路面積を増大する ことなく、 しかもメモリセルと十分相関をとりながら多値化に対応すること ができるリファレンス装置およびそのリ ファ レンスレベル設定方法を提供す ることを課題とする。
発明の開示
上記課題を解決するために、 本発明は、 メモリセルよりも小さなゲート力 ップル比を有するリ ファ レンスセルと、 メモリセルより も大きなゲー トカツ ブル比を有するリ ファ レンスセルとで構成される リ ファ レンスセルセッ トを 複数備えたこ とを特徴とするリ ファ レンス装置を提供する，
また、 本発明は、 上記リ ファ レンス装匱において、 各リ ファ レンスセルセ ッ トを構成する 2つのリ ファ レンスセルが、 メモリセルのゲー ト力ッブル比 に対して ± 0 . 5〜土 7 . 0 %のゲートカップル比を有するリ ファ レンス装 置を提供する,:
本発明は、 メモリセルよりも小さなゲ一トカップル比を有するリファレン スセルと、 メモリセルより も大きなゲートカツプル比を有するリファ レンス セルとで構成される リ ファ レンスセルセッ トを複数備えたリファレンス装置 におけるリ ファ レンス レベル設定方法であって、 メモリセルへのプログラム パルスの整数倍のハルス数またはそれに相当する時問だけ前記リ ファ レンス セルセッ トをプログラムし、 リ ファ レンスレベル設定することを特徴とする リ ファ レンス レベル設定方法を提供する。 n また、 本発明は、 メモリセルよりも小さなゲー トカップル比を有するリフ ァレンスセルと、 メモ リセルより も大きなゲ一トカツプル比を有するリファ レンスセルとで構成されるリ ファ レンスセルセッ 卜を複数備えたリ ファ レン ス装置における 己診断方法であって、 前記メモ リセルと前記リ ファ レンス セルを同時にプログラムまたは消去して、 前記メモリセルのしきい値と リフ ァレンスセルのしきい値とを比較して、 前記メモリセルのしきい値が前記リ ファ レンスセルのしきい値の間にあることを確認することを特徴とする自己 診断方法を提供する
さらに、 本発明は、 メモリセルと、 前記メモリセルよりも小さなゲート力 ッフル比を有するリファレンスセルと、 前記メモリセルよりも大きなゲ一ト 力ッブ レ比を有するリ ファ レンスセルとで構成されるリ ファ レンスセルセッ トを複数備えたリ ファ レンス装置とを具備することを特徴とする不揮発性半 導体メモ リ装置を提供する 2
本発明においては、 メモリセルよりも小さなゲ一トカップル比を有するリ ファ レンスセルと、 メモリセルよりも大きなゲ一.トカップル比を有するリフ ァレンスセルとで構成されるリファレンスセルセッ トを多値化したレ、レベル 分準備する 3 各々のリ ファ レンスセルセッ トを多値化の数に応じ、 メモリセ ルをブ口グラムする電圧パルス数の整数倍のパルスを用いてプログラムする。 以上により、 各リ ファ レンスセルセッ トは、 パルス数に応じ、 各々のレべ ル問のマ一ジンを保ち、 かつ、 多値レベルに応じたマージンももつように設 定される： このように設定されたレベルは、 必ずメモリセルがバルスブログ ラムされたときの通過点にあるようになる。 したがって、 回路面積を増大す ることなく、 メモリセルと十分相関をと りながら多値化に対応することがで きる,.
図面の簡単な説明 図 1 は、 セルァレイと本発明の一実施形態に係るリ ファ レンス装置とを有 すろ不揮発性メモ リ回路を示す図である。
図 2は、 メモリセルと各リファレンスセルのプログラム特性を示す図であ る .
図 3は、 図 2 と逆の多値レベル設定を行なった場合におけるメモリセルと 各リファ レンスセルのプログラム特性を示す図である。
図 4は、 本発明に用いられるメモリセルの情造の一例を示す断面図である c 図 5 Aおよび 5 Bは、 リファレンスセルのゲートカツプル比を異ならしめ た例を示す図である。
図 6は、 本発明に用いられるメモ リセルおよびリ ファ レンスセルの構造の 他の例を示す平面図である。
図 7は、 図 6の X— X ' 断面図である。
図 8は、 図 6の Y— Y ' 断面図である。
図 9は、 本発明に用いられるリファレンスセルの構造の他の例を示す模式 図:.
図 1 O Aおよび 1 0 Bは、 それぞれ、 図 9に示すリファ レンスセルを示す 平面図である，
図 1 1 Aおよび 1 1 Bは、 それぞれ、 リ ファ レンスセルの他の例を示す平 面図である。
図 1 2は、 本発明のリファレンス装置を用いた具体的な不揮発性メモリ回 路の一例について示す図である。
図 1 3は、 本発明のリ ファ レンス装置を用いた具体的な不揮発性メモリ回 路の他の例について示す図である。
発明を実施するための最良の形態
以下、 本発明の実施の形態について具体的に説明する„ 図 1 は、 セルァレイと本発明の一実施形態に係るリファレンス装置とを有 する不揮発性メモ リ回路を示す図である
セルア レイ 1 は複数のメモ リセル 2を有しており、 各メモ リセル 2にはセ ンスアンプ 3を介してリ ファ レンス選択回路 4に接続されている。 リファ レ ンスセ /レ選択回路 4 は、 多値化のレベル R ,、 R 2、 R ,、に応じ た数の複数のリ ファ レンスセルセッ ト 5 い 5 2、 5 ,,を有して いる. 各リ ファ レンスセルセッ トは、 メモリセルよりも小さなゲートカップ ル比を有するリ ファ レンスセルとメモリセルよりも大きなゲートカツプル比 を有するリ ファ レンスセルとで構成されている。
各リ フ ァ レンスセルセッ トを多値化のレベルに応じ、 メモリセルをプログ ラムする電圧パルスの整数倍のパルスを用いてプログラムする
図 2は、 横軸にパルス数 （対数） をとり、 縦軸にしきい値をとつて、 メモ リセルと各リ ファ レンスセルのプログラム特性を示す図であり、 フアウラ ― . ノードハイム トンネル電子注入によるフラッシュ E P R O Mにおけるブ ログラム特性を示す。 この図に示すように、 メモ リセルのしきい値は、 リ フ ァレンスセルセッ ト 5 ,〜 5 nの各リ ファ レンスセルのしきい値の間にある。 そして、 プログラムパルス数またはト一タルのプログラム時間の差を充分に とれば、 各バルス数でのリ ファ レンスレベルに重なりがないようにすること ができる：:
なお、 フアウラ一 ' ノー ドハイム トンネル電子注入によるフラッシュ E P R O Mに限らず、 ホッ 卜キャリア注入等の他のプログラム方法でも同様な特 性となる
以上のことから、
( 1 ) メモリセルのプログラムパルス数の整数倍、 またはそれに相当する 時間フログラム （ある一定の時間プログラムすること。 ） で、 各リファ レン スセルセッ トのリ ファ レンスレベルを決める。
( 2 ) 多値レベルに応じてメモリセルにプログラムパルスを与え、 メモリ セルをフ '口 グラムする「
( 3 ) 次に、 適当なリ ファ レンスセルセッ トを選択し、 メモリセルがリ フ ア レンスレベル内にあるかどうかを調べる。
という手順で多値の判定が可能であることがわかる。
なお、 図 3に示すように、 高しきい値から、 フアウラ一 ' ノードハイム ト ンネル電子引き抜きにより、 図 2 と逆の多値レベル設定を行うこともできる, 次に、 メモリセルと リ ファ レンセルセッ トとの関係、 およびプログラム時 間について説明する。
メモリセルに対し、 リ ファ レンスセルセッ トのゲ一 トカツプル比 （以下、 カツフル比と略記する. ) が違いすぎると問題が生じる カツブル比が大き いとフログラム等でのしきい値変化は速くなり、 逆に小さいと しきい値変化 は遅くなる。 このため、 メモリセルは、 リ ファ レンスセルセッ トの各リ ファ レンスセルの間のしきい値を有することになる力；、 他の多 j直レベルとのォー バ一ラ ップや、 リ ファ レンスレべゾレのマージン、 つま り メモリアレイのプロ グラムばらつきを吸収できるだけのしきい値幅を有するように考慮する必要 がある， 他に、 多値レベルのレベル数 （ 2 n ) も問題となる。
以上のようなことを考慮,すれば、 各リ ファレンスセルセッ トを構成する 2 つのリ ファ レンスセルの違いが、 メモリセルのカップル比に対して ± 0 . 5 〜± 7 . 0 %の範囲であることが望ましい 各セッ トのリ ファ レンスセルの カツフル比の大小割合は必ずしも対称でなく ともよい。 つまり、 一方のリ フ ァ レンスセルが + 3 %の場合、 他方のリ ファ レンスセルの力ップル比が必ず しも一： %でなくてもよレ、。
フログラム時間に関しては、 図 2にも示すように、 初期の部分にしきい値 ? 逆転領域が存在するため、 初期領域の使用は避けなければならない。 このよ うにしきい値逆転領域が生じるのは、 カツプル比が大きいと初期しきい値が 低くフログラム速度が速いが、 力ップル比が小さいと初期しきい値は高くプ 口グラム速度が遅いためである。 この逆転領域はトンネル酸化膜厚や印加電 -:等にも影響されるが、 初期状態から概ね数 μ s e cのオーダ一である 次に、 本発明のリファレンス装置の自己診断機能について説明する c 一般に、 書込みや消去の証明はリファレンスレベルとの比較でなされる。 このとき、 リ ファ レンスレベルはある特定の値である。
これとは異なり、 あるメモリセルを任意の値にしたいときにどのようにす ればよいのかという問題がある。 すなわち、 従来技術においては、 任意のリ ファ レンスレベルを準備するにはリファ レンスセルの数ゃリファ レンス設定 電圧が膨大なものとなってしまう。 このような要望に対しては、 本発明のリ ファ レンス装置では次のようにすればよレ、。
メモリセルと本発明のリ ファ レンスセッ 卜を同時にプログラムまたは消去 し、 任意のパルス数分だけメモリセルのしきい値を変えた後にベリファイを 行う， これで任意の値の設定及びべリファイを行なうことができる。
さらに、 もしリファ レンスセルセッ トが正常であるとき、 上記のベリファ ィでベリ ファイ不良となったら、 メモリセルの特性が異常であることがわか る。 メモリセルのしきい値は必ずリファレンスセルセッ トのしきい値幅の中 に入っていなければならないからである。
つまり、 本発明を用いれば、
( 1 ) 任意のしきい値の設定とその自己診断、 および
( 2 ) セル特性の異常、 正常の自己診断の 2つの自己診断ができることにな る'：
二番目の自己診断は、 従来のテ一ルビッ トという形のしきい値変化異常自 己診断と同様である . 本発明では診断対象メモリセルと一対一で行える特徴 がある 一番目の任意のしきい値の設定と自己診断ができる点は本発明特有 の効果である。
この本発明の自己診断機能についてより詳細に説明する。 従来の E P R O Mゃフラッシュメモリでは、 ブログラム後や消去後のしきい値をリファンレ スセルのしきい値と比較し、 セルがプログラムまたは消去されていることを 確認している。 より具体的には、
@ 1 ： リ ファ レンスセルのゲートに電圧 V 1 を与え、 その時のリファ レン スセルの出力よりメモリセルの出力が低ければよい場合、 および、
@ 2 ： リ ファ レンスセルのゲ一 トに電圧 V 2 ( > V 1 ) を与え、 その時の リ ファ レンスセルの出力よりメモリセルの出力が高ければ良い場合
とに分けて、 メモリセルのしきい値の確認を行なっている。 従って、 V I < V < V 2なる電圧 Vを印加したときの出力分がマ一ジンとなっている- こ のように、 従来の方法ではメモリセルのしきい値の変化を確認するレベルが 決まっており、 任意の値に設定することが困難である。
一方、 本発明では、 リ ファ レンスセルセッ トのセルは 2つあり、 そのゲ一 トカツフル比は 1 つはメモリセルよ り も小さく 、 も う 〗 つはメモリセルよ り も大きレ、 また、 メモリセルと リ ファ レンスセルはゲートカップル比が異な るだけでトランジスタ特性は似ている。 従って、 あるメモリセルとリファ レ ンスセルセッ トの初期状態が同じとき、 これらを同時にプログラムまたは消 去すると、 メモリセルのしきい値は必ずリ ファ レンスセルセッ 卜のセルたち のしきい値の間に入っていることになる： これは、 プログラムおよび消去速 度は他のパラメータ一が共通ならばゲートカッブル比にだけ依存し、 かつ、 複雑さを避けるためにメモリデバイスにおけるプログラムや消去のゲ一ト電 圧等のハラメ一タ一は、 メモリセルおよびリ ファ レンスセルで一般に共通だ か
従って、 本発明を用いれば、 任意の時問だけメモリセルと リ ファ レンスセ ルセッ トをプログラムまたは消去して、 メモリセルのしきい値とリファ レン スセルセッ トのしきい値とを比較すると、 メモリセルのしきい値がリ ファ レ ンスセルセッ 卜のセルたちのしきい値の間にあることが確認できる.， 言い換 えるならば、 メモリセルが本当にプログラムまたは消去されたかを確認する ことができる。 つまり、 本発明によれば、 任意のしきい値の設定とその確認, すなわち自己診断ができる。
ところで、 ブログラムまたは消去する前のメモリセルと リ ファ レンスセル セッ 卜の状態は、 プログラムまたは消去時間が数十 m s e cを超える場合は 初期のしきい値が異なっていても、 初期の状態が共通であれば、 例えばある 値にフログラムした後であれば、 その後のプログラムまたは消去でメモリセ ルのしきい値をリファ レンスセルセッ トのしきい値で挟み打ちできる。 これ は、 初期しきい値の値に関わらず、 メモリセルと リ ファ レンスセルの初期の 状態が異なるものになるのに十分な時間、 例えば数十 μ s e c〜数 m s e c がたつた後のフログラムまたは消去特性曲線はゲ一ト力ップル比の値により 共通になるからである つまり、 ゲ一 卜カップル比にだけ依存して特性曲線 がかけ、 ゲー トカップル比が違えば特性曲線も異なるため、 上記挟み打ちが 可能である。
従って、 メモリセルと リファレンスセルとの初期の状態が異なるものにな るのに十分な時問の間、 メモリセルとリファレンスセルとを同時にプログラ ムまたは消去して、 メモリセルのしきい値と リ ファ レンスセルセッ トのリ フ ア レンスセルのしきい値とを比較して、 メモリセルのしきい値がリ ファ レン スセルのしきい値の間にあることを確認することにより、 自己診断を行うこ とができる メモリセルと リファレンスセルとの初期の状態が異なるものに なるのに十分な時間とは、 完全にメモりセルおよびリファレンスセルをプロ グラムまたは消去するときの電圧が印可されていることを前提と して、 数十 μ e cオーダ一である得る r
上述のように、 本発明ではリファレンスセルセッ トを用いてメモリセルの しきい値を任意に設定できる。
ここで、 もしメモリセルが異常セルであつたと仮定する:: この場合、 プロ グラムまたは消去の速度はカツブル比に依存せず異常値を示す。 従って、 リ ファレンスセルセッ トと同時にプログラムまたは消去を始めたにもかかわら ず、 ある時間後、 メモリセルと リ ファ レンスセルセッ トのしきい値を比較す るとメモリセルのしきい値がリ ファ レンスセルセッ トのしきい値の間に入ら ないことを確認できる このことは、 メモリセルが異常であることを自己診 断できることを意味する。 テ一ルビッ ト特性を示すメモリセルがあった場合、 そのメモリセルをこのリ ファ レンスセ/レセッ トを用いて診断すると、 例えば 単体セル特性を調べたにもかかわらず問題ないと、 セルァレイの並べ方で特 性が劣化していることを推定できる。
もう少し詳しく説明すると、 このテールビッ ト特性を示したメモリセルに 対し、 メモリセル単体と リ ファ レンスセルセッ トを同時にプログラムまたは 消去してメモリセルのしきい値をリファ レンスセルセッ トのしきい値で挟み 撃ちできることを確認する これは、 セル単体は正常であることを示してい る。 それにもかかわらずテールビッ ト特性を示しているとすれば、 そのセル に七分な電圧が供給できない状況になっていることが推定される。 例えば、 セルァレイ全体を動作させると各メモリセルでリーク電流が大きすぎ末端の メモリセ/レにはリークによる電位降下の影響が出てしまっている場合等であ る。
次に、 メモリセルと リ ファ レンスセルの構造例について説明する 本発明では、 メモリセルよりも小さな力ッブル比を有するリ ファ レンスセ ルと、 メモリセルよりも大きなカツプル比を有するリ ファ レンスセルとでリ ファ レンスセルセッ トを構成する力；、 カップル比を異ならせためには以下の ような構造が例示される， リ ファ レンスセルはメモリセルと相似的な特性を 持つ必要があるため、 メモリセルとリファレンスセルの基本構造を同一と し. フ口一ティングゲ一卜のコント口一ルゲ一トに対向する部分の面積を変える こ とによ り力ッブル比を変化させる c
ここでは、 P o 1 y— S i キヤップ型のフ口一ティングゲ一トセルを用い た例について説明する P o 1 y— S i キャップ型のフロ一ティングゲート セルは米国特許第 4 8 3 3 5 1 4号に示されており、 例えば図 4に示すよう な構造を有している。 すなわち、 p型の基板 2 〗 の主面に n型のソース 2 2 及びドレイン 2 3が形成されており、 その間のチヤネル領域 2 4の上には、 ゲー ト絶縁膜 2 5を介して P o 1 y— S i のフローテイングゲ一 卜 2 6が形 成されており、 さらにその上に P o l y— S i キャップ 2 7が形成されてい る— P o 1 y— S i キャップ 2 7の上には例えば O N O (酸化物一窒化物一 酸化物） からなる層間絶縁層 2 8を介して P o 1 y— S i からなるコン ト口 —ルケ一ト 2 9が形成されている。 なお、 フローティングゲート 2 6の側方 には絶縁層 3 0が形成されている。
フローティングゲ一ト 2 6はチャネル領域 2 4を覆うように設けられてお り、 その上の P o 1 y— S i キャップ 2 7はソ一ス 2 2およびドレイン 2 3 の一部または全部、 またはフィールド酸化膜等素子分離領域の一部をカバ一 する庇状をなしている。 そして、 この P o 1 y— S i キャップ 2 7はフロー ティングゲ一ト 2 6の一部として機能する。 この P o 1 y— S i キャップ 2 7を設けることにより、 フローティングゲ一トおよびコントロ一ルゲー 卜間 のキャパシタンスを大きくすることができる c ここで、 フローティ ングゲ一トおよびコン トロールゲ一 ト間のキャパシタ ンスを変化させることによりカツプル比を変化させることができるから、 上 記構造において P o l y— S i キャップ 2 7の面積を異ならしめ、 P o l y 一 S i キャ ップ 2 7とコン ト口一ルゲ一 ト 2 9とが重なり合う部分の面積を 変化させることにより力ッブル比を変化させることができる—
例えば、 図 4に示したセルをメモリセルと し、 図 5 Aのように、 キャップ 2 7よりも長さが短い （すなわち面積が狭い） P o 1 y - S i キャ ップ 2 7 ' を有するセルをカップル比が小さレ、リ ファ レンスセルに対応させ、 図 5 Bのように、 キャップ 2 7よりも長さが長い （すなわち面積が広い） P o l y— S i キャップ 2 7 " を有するセルを力ップル比が大きいリ ファ レンスセ ルに対応させる
以上のセルは、 フ口一ティングゲ一トの上に P o 1 y - S i キヤッブを設 けたものであるが、 このようなキャップを設けず、 フローティングゲー ト自 体に P o 1 y— S i キヤップの機能を持たせてもよい。 このような構造のセ ルを図 6〜図 8に示す。 図 6はこのようなセルのセルァレイの一部を示す平 面図であり、 図 7はその X— X ' 断面図、 図 8は Y— Y ' 断面図である こ れらの図に示すように、 このセルにおいては、 フロ一ティングゲー ト 3 7が ソース 3 2およびドレイ ン 3 3の一部、 および素子分離領域 3 6の一部を力 バーするようになっている。 このセルの具体的な構造は図 7、 8に示されて レヽる すなわち、 ρ型の基板 3 1の主面に n型のソ一ス 3 2及びドレイ ン 3 3が形成されており、 その間のチャネル領域 3 4の上には、 ゲート絶縁膜 3 5が形成されている。 そして、 ゲート絶縁膜 3 5の上には P o 1 y— S i の フローティ ングゲ一ト 3 7が形成されており、 さらにその上に例えば O N O (酸化物一窒化物一酸化物） からなる層間絶縁層 3 8を介して P o 1 y— S i からなるコン トロ一/レゲート 3 9が形成されてレ、る， そして、 これらのセ ルは素子分離領域； 6により分離されている。
このよ う な構成のセルにおいては、 フローティ ングゲ一 卜 3 7の面積を変 化させて、 フローテイ ングゲ一 卜 3 7 とコン ト口一ルケ一 ト 3 9とが重なり 合う部分の面積を変化させることによりフローティングゲ一トおよびコント 口一ルゲ一 卜間のキャパシタンスを変化させ、 もってゲ一トカップル比を変 化させることができる-:
なお、 フロ一ティングゲートをソース、 ドレインの配列方向に直交する方 向に延在させた例について示したが、 ソース、 ドレインの配列方向に延在す ろように設けてもよいことはいうまでもない。
以 _ヒの例は一例であり 、 フ口一ティングゲートを積層にしない方法もある が、 いずれにしてもフローティングゲ一 ト長の調整によってセル特性を調整 するのが簡便かつ有効である。
次に、 フローティ ングゲートを積層しない場合であって、 アクティブ領域 と共通ゲートととの重なり合う面積を変更することによってセル特性を調整 する場合について説明する。
例えば、 1 9 9 3 V L S I シンポジウム 5 2—Aによる 1 p o l y 型 E P ROMをリ ファ レンスセルと して用いた例について図 9を参照して示 す。 このセル 4 0は、 p型の基板 4 1の一部に n—ゥエル 4 2が形成され、 n—ゥエル 4 2以外の部分に n +型のソース 4 3およびドレイ ン 44力 n —ゥエル 4 2の部分にソース 4 5およびドレイン 4 6がそれぞれ形成されて おり、 これらの間のチャネル領域 4 7、 4 8の上に、 ゲート酸化膜 （図示せ ず） を介して共通のフローティングゲート 4 9が設けられている。 すなわち、 NMO Sと PMQ Sとが組み合わされた CMO S構造を有している。 そして、 ソース 4 3およびドレイ ン 44は電源 5 1から電圧 V eが印加されており 、 ソース 4 およびドレイン 4 6は接地されており、 NMO S部分が読み出し トランジスタと して機能し、 P MO S部分がコントロ一ルゲ一ト部として機 能する. なお、 参照符号 5 2は接地特性を良好にするための高濃度領域であ る
このような 1 p o I y型 E P ROM構造においては、 そのゲ一トカップル 比がしきい値イオン注入の注入量、 ゲート酸化膜の膜厚や、 コント口一ルゲ -- 卜部 （ P M O S ) におけるフローティングゲートとァクティブ領域とが重 なろ部分の面積と、 読み出し トランジスタ部 （NMO S) におけるフローテ ィングゲ一卜とァクティブ領域とが重なる部分の面積比 （以下、 アクティブ 領域の面積比と記す） に依存する。 これらを異ならしめることによりゲート カツフル比を変化させ、 もってしきい値を異ならしめることができる。
次いで、 コン トロールゲート部 （ PMO S) および読み出し トランジスタ 部 （NVIO S) 間でのアクティブ領域の面積比の違いにより、 セル問でゲー ト力ッブル比を変化させる場合について詳細に説明する。
図 1 0 Aに示すように、 第 1の 1 p o 1 y型 E P ROM構造のリファ レン スセル 6 ()では、 コン トロールゲー ト部 （NMO S ) 6 1および読み出しト ランジスタ部 （PMO S) 6 2のそれぞれにおいて、 両者に共通のフローテ イングゲー ト 6 3が各アクティブ領域 64、 6 5上に設けられている。 ここ で、 コン ト口一ルゲ一 卜部 6 1のァクティブ領域 64 とフ口一ティングゲ一 ト 6 3 との重なり合う部分の面積 ： A nと、 読み出し トランジスタ部 6 2の ァクティブ領域 6 5とフローテイ ングゲ一ト 6 3との重なり合う部分の面 積： A pとの比 （以下、 重なり合う部分の面積比という） ： A p/Anに、 リファレンスセル 60のゲー 卜力ップル比が依存する。
従って、 例えば、 図 1 0 Bに示すように、 第 2の 1 p o 1 y型 E P ROM 構造のリ ファ レンスセル 7 0において、 コン ト口一ノレゲ一ト部 7 1のァクテ ィブ領域 7 3 とフロ一ティングゲ一ト 6 3 との重なり合う部分の面積 ： A n ' を第 1 のリ ファ レンスセル 6 0の面積 ： A nと同じにし、 かつ、 読み出 し トランジスタ部 7 2のァクティブ領域 Ί 4 とフローティングゲート 6 3 と が重なり合'）部分の面積： A p ' を、 第 1 のリ ファ レンスセル 6 0の面積 ： A pより も人-き くする これにより、 第 2のリ ファ レンスセル 7 0での重な り合 '）部分の面積比 ： A p ' /A n ' 力 第 1のリ ファ レンスセルでの重な り合う部分の面積比 ： A p /A nに比べて大きくなる。 この結果、 第 1のリ ファ レンスセル 6 0のゲ一 トカップル比を、 第 2のリ ファ レンスセル 7 0の ゲ一ト力ップル比を変更し互いに異ならせし、 しいては両者のしきい値を異 ならせることが可能である。
なお、 この場合には、 第 2のリ ファ レンスセル 7 0での読み出しトランジ スタ部 7 2の重なり合う部分の面積比 ： A p ' を、 第 1のリ ファ レンスセル 6 0での読み出し トランジスタ部 6 5の重なり合う部分の面積 ： A pと異な らせているが、 これに限定されるものではなく、 両者のコン トロールゲート 部 6 4、 7 1の重なり合う部分の面積 ： A n、 A n ' を互いに異ならせ、 両 者の読み出し トランジスタ部 6 5、 7 2での重なり合う部分の面積： A p、 A p ' を同一にしても良いし、 両者のコン トロ --ルゲ一ト部 6 4、 7 1の重 なり合う部分の面積： A n、 A n ' 、 並びに、 両者の読み出しトランジスタ 部 6 5、 7 2での重なり合う部分の面積 ： A p、 A p ' の両方を異ならせて も良い，
なお、 図 9、 1 0八、 1 4 Bに示すリ ファ レンスセル 4 0、 6 0、 7 0で は、 コン ト口一ルゲ一ト部 6 1 、 7 1を NMO Sと し、 読み出し トランジス タ部 6 2、 7 2を PMO Sとした CMO S構造を例示した。 しかし、 これと は逆に、 リ ファ レンスセル 4 0、 6 0、 7 0は、 コン トロールゲート部 6 1 、 7 1 を PMO Sとし、 読み出し トランジスタ部 6 2、 7 2を NMO Sとした CMO S構造であっても良い 丄 b さらに、 共通のフローティ ングゲ一 卜 6 3は、 同一の導電層で形成されて いる、 しカゝし、 PMO S トランジスタのゲートと NMO S トランジスタのゲ 一 トとが電気的に結合していれば足りるのであって、 ゲ一トを構成する層と . ゲー ト間を結合する層とが別であっても構わないし、 PMO S トランジスタ のゲ一 卜を構成する層と N M O S トランジスタのゲー トを構成する層とが別 層であっても構わない- また、 上述の例では、 CMO S構造のセルであるが、 PMO S トランジス タのアクティブ部と、 N M O S トランジスタのアクティブ部とが電気的に絶 緣されていれば足りる
この場合に、 しきい値ィオン注入量を変化させる手法およびゲ一 ト酸化膜 の膜厚を変化させる手法の場合には、 工程数が増加してしまうが、 ァクティ ブ領域の面積比を変化させる手法の場合には工程数を増加させるおそれはな いのでより好ましい。 すなわち、 記アクティブ領域の面積比は、 素子分離 領域形成フォ トステップにおいて PMO Sおよび NMO Sのチャネル領域の 面積 （ゲ一 卜酸化膜面積） を変化させるか、 またはフローティングゲート形 成フォ トステップでフローティングゲ一 卜の面積を変化させることにより多 段化することができるが、 これらの面積を変化させるためには、 工程を増加 させることなく上述した例と同様にフォ トマスクを改良するという簡便な手 法で十分である.，
図 1 1 A， 1 1 Bにリ ファ レンスセ/レの変形例を示す。
図 1 1 Aにおいて、 第 1 リ ファ レンス 1 6 1 では、 p型基板に形成された nォ拡散層 1 6 2とこの n +拡散層 1 6 2上に設けられた共通のポリシリコ ンゲ一ト 1 6 3とによりコン ト口一ルケ一卜部 1 64が構成されている。 ま た、 同じ P型基板に互いに離間して形成された n +領域からなるソース 1 6 5およびドレイ ン 1 6 6と、 ソース 1 6 5およびドレイ ン 1 6 6の間に形成 ^ ? されたチャネル領域 1 6 8と、 チャネル領域 1 6 8の上にゲート絶縁膜 （図 示せず） を介して形成された、 コン トロールゲート部 1 64 と共通のポリシ リコンゲー ト 1 64 とにより、 N M O S構造からなる読み出し トランジスタ 部 1 6 9が構成されている。 これらのコント口一ルゲ一 ト部 1 64および読 み出し トランジスタ部 1 6 9で第 1のリ ファ レンスセル 1 6 1が構成されて いる
このような構造の第 1 のリ ファ レンスセル 1 6 1 において、 コン ト口一ル ゲート部 1 64での n J拡散層 1 6 2とポリシリ コンゲート 1 6 3 との重な り合う部分の面積： A 1 と、 読み出し トランジスタ部 1 6 9のアクティブ領 域 1 7 0とボリシリ コンゲート 1 6 3 との重なり合う部分の面積： A 2との 面積比 ： A 2/A 1に、 第 1のメモ リセル 1 6 ] のゲートカツプル比が依存 する:
従って、 図 1 1 Bに示すように、 第 2のリ ファ レンスセル 1 7 1において、 コン トロールゲ一卜部 1 7 2の n +拡散層 1 7 3 とポリシリコンゲ一卜 1 7 4 との重なり合う部分の面積 ： A 1 ' と、 読み出し トランジスタ部 1 7 5の ァクティブ領域 1 7 6 とポリシリ コンゲート 1 74 との重なり合う部分の面 稍 ： A 2 ' との面積比 ： Λ 1 ' ΖΑ2' を、 図 1 1 Αに示す第 1のリ ファ レ ンスセル 1 6 1の面積比 ： A 2ZA 1 と異ならせることにより、 両者のゲー 卜力ッフル比を異ならせることができる。
なお、 この変形例では、 n+拡散層 1 6 2， 1 7 3 と NMO S トランジス タからなる読み出し トランジスタ部 1 6 9， 1 7 5とで第 1の、 第 2のリフ ア レンスセル 1 6 1， 1 7 1 を構成したが、 反対に、 P—拡散層と PMO S トランジスタとで第 1の、 第 2のリファレンスセルを構成しても良い e 以上説明したいずれのリファレンスセルでも、 フローティングゲ一ト長を 調整したり、 または、 アクティブ領域と共通フローティングゲートとの重な 1 O り合う面積を調整すること等によってセル特性を調整するのが簡便かつ有効 である
次に、 このような構造のセルを用いて構成した具体的な不揮発性メモリ回 路の一例について図 1 2に示す， 図 1 2中、 各セルについては図 4〜図 8に 例示したようにフローティングゲ一 卜の長さを変えて示している:： ここでは, しきい値が下限 （L ) 以上か否かを判定するセンスアンプ 3 aおよび上限 ( H ) 以下か否かを判定するセンスアンプ 3 bの 2つのセンスアンプを有し ており、 これらはメモリセルの切り換え回路 6およびリファレンスセルの選 択回路 4に接続されている。 判定した状態 （Lか H力 に応じて、 切換え回 路 6ではセンスアンプの切り換えのみを行い、 選択回路 4はセンスアンプの 切り換えと リ ファ レンスレベル R ;の選択を行う,. なお、 図 1 2ではリ ファ レンスレベル R jに対応したリファレンスセルセッ 卜 5 ,を示している力；、 他のリ ファ レンスセルセッ トも同様に接続される：
選択回路 4においては、 バルスカゥントまたはプログラム時間から選択す る R ,,を决定するようにするのが最も簡便である。
以下、 本回路の使い方について説明する。
まず、 各リファレンスセルセッ トを設定したい多値レベ/レに応じてフログ ラムする： 標準パルスを S O O n s e c とすると、 は 3 0パルス、 R 2 は 6 0パルス等でプログラムして多値レベルの設定を行う。
次に、 メモリセルのプログラムを行う。 メモリセルは、 各セルの製造ばら つき等を考慮して、 各設定パルス ± 5パルス程度の幅を設け、 例えば R 1 で は、 2 5パルスからベリ ファイを開始し、 プログラム終了 （ベリ ファイ O K ) 時にプログラムパルスを停止する。 もし、 3 5パルスでもべリファイ N Gの場合は、 プログラム N Gとする これは、 2値のプログラムでも用いら れている方法である- ベリ ファイは、 フログラム後、 例えば L レベルのセンスアンプ 3 aを選択 し、 まず L レベルをチェック した後、 次に Hレべ/レのセンスアンプ 3 bを選 択して Hレベルをチェック し、 メモリセルのしきい値がこの間に入っている か否かを調べる。 例えば、 R レベルの場合、 2 5パルスのプログラム後、 L→Hのべリ ファイが始まり、 O Kまでまたは 3 5パルスまで続ける。 3 5 バルスでもべリ ファイ N Gならばセルのプログラム N Gとなる，
N Gが出た場合は、 全セルを消去し、 初期状態 （または初期状態に近い状 態） に戻し、 始めからプログラムをやり直す。
これらの操作を各レベル分行えば、 プログラムが終了する。
次に、 具体的な不揮発性メモリ回路の他の例について図 1 3に示す， この 例では、 図 1 2の切換え回路 6を用いずに、 1 個のセンスアンプ 3 ' を用い ている ί: このようにすることにより、 図 1 2の場合よりも動作速度が速くな るという効果が得られる
なお、 上記例では、 メモリセルおよびリ ファ レンスセルと してスタック ト ゲー ト型のものを用いたが、 図 9〜図 1 1 に例示するように 1 p o 1 y型の ものも用いるとができ、 これらに限らずプロセス設計しやすいようにリファ レンスセルの型を選択すればよい。
以ヒ説明したように、 本発明によれば、 回路面積を増大することなく、 し かもメモリセルと十分相関をと りながら多値化に対応することができるリフ ァレンス装置およびそのリ ファ レンスレベル設定方法が提供される。

Claims

請 求 の 範 囲
1 . メモリセルよりも小さなゲートカップル比を有するリ ファ レンスセルと , メモ リセルよりも大きなゲートカツプル比を有する リ ファ レンスセルとで構 成されるリ ファ レンスセルセッ トを複数備えたことを特徴とするリ ファ レン ス装置
2 . 前記各リ ファ レンスセルセッ トを構成する 2つのリ ファ レンスセルは、 メモリセルのゲートカップル比に対して ± 0 . 5〜 ± 7 . 0 %のゲートカツ ブル比を有すろ請求項 1 に記載のリ ファ レンス装置-
3 . 各リ ファ レンスセルが、 主面を有する第 1導電型の半導体基板と、 その 主面に形成された第 2導電型のソースおよびドレイ ンと、 前記主面のソース およびドレイ ンの間のチヤネル領域の上に絶縁層を介して設けられたフロー ティングゲ一 卜と、 このフローティングゲ一トから突出するようにその上に 連続して設けられた導電性キヤップと、 その上に絶緣層を介して設けられた コントロ一ルゲ一トとを有し、
前記導電性キヤ ップの面積が前記 2つの リ ファ レンスセルの間で異なって いる請求項 1記載のリ ファ レンス装置。
4 . 各リ ファ レンスセルが、 主面を有する第 1導電型の半導体基板と、 その 主面に形成された第 2導電型のソースおよびドレインと、 前記主面のソース およびドレインの間のチャネル領域の上に絶縁層を介して設けられたフ口一 ティ ングゲ一 トとを有し、
前記 2つのリファ レンスセルにおけるフロ一ティングゲ一 卜のコン トロ一 ルゲ一トに対向する面のコントロ一ルゲートに対する部分の面積が前記 2つ のリ ファ レンスセルの問で異なっている請求項 1記載のリ ファ レンス装置。
5 . 各リ ファ レンスセルが、 半導体基板の主面上に形成されるアクティブ部 及び前記主面上にゲ一 ト酸化膜を挟んで配置するゲート部とを備える第 1及 び第 2 M O S型トランジスタにより構成され、 前記第 1 M O S型トランジス タのアクティブ部と前記第 2 M O S型トランジスタのアクティブ部とが電気 的に絶縁され、 前記第 1 M◦ S型トランジスタのゲート部と前記第 2 M O S 型 トランジスタのゲ一 ト部とが電気的に結合しており、
前記第 1 M O S型トランジスタのアクティブ部とゲート部との重なり合う 部分の面積と、 前記第 2 M O S型トランジスタのアクティブ部とゲート部と の重なり合う部分の面積との比が、 前記 2つのリファレンスセル間で異なる 請求項 1記載のリファ レンス装置。
6 . メモ リセルよりも小さなゲートカップル比を有するリ ファ レンスセルと、 メモ リセルよりも大きなゲ一トカップル比を有するリファレンスセルとで構 成されるリ ファ レンスセルセッ トを複数備えたリファ レンス装置におけるリ ファ レンス レベル設定方法であって、 メモ リセルへのプログラムパルスの整 数倍のバルス数またはそれに相当する時間だけ前記リファレンスセルセッ ト をプログラムし、 リ ファ レンスレベル設定することを特徵とするリ ファ レン スレベル設定方法
7 . メモリセルよりも小さなゲートカツプル比を有するリ ファ レンスセルと、 メモリセルより も大きなゲートカツプル比を有するリ ファ レンスセルとで構 成されるリ ファ レンスセルセッ トを複数備えたリ ファ レンス装置における自 己診断方法であって、 前記メモリセルと前記リファレンスセルを同時にプロ グラムまたは消去して、 前記メモリセルのしきい値とリファレンスセルのし きい値とを比較して、 前記メモ リセルのしきい値が前記リ ファ レンスセルの しきい値の間にあることを確認することを特徴とする自己診断方法。
8 · メモリセルと リ ファ レンスセルとの初期の状態が異なるものになるのに 十分な時間の間、 前記メモリセルと前記リファレンスセルとを同時にプログ ラムまたは消去する請求項 7記載の自己診断方法„
9 . 数十 μ s e cオーダーの間、 メモリセルと リ ファ レンスセルとを同時に フ口グラムまたは消去する請求項 8記載の自己診断方法。
1 0 . メモリセルと、
前記メモリセルよ り も小さなゲ一 トカップル比を有するリ ファ レンスセル と、 前記メモリセルよ り も大きなゲートカツプル比を有するリ ファ レンスセ ルとで構成されるリ ファ レンスセルセッ トを複数備えたリファ レンス装置と を具備することを特徴とする不揮発性半導体メモリ装置。
1 1 . 前記各リ ファ レンスセルセッ トを構成する 2つのリ ファ レンスセルは, メモリセルのゲー トカツブル比に対して ± 0 . 5〜土 7 . 0 %のゲー トカツ プル比を有すること請求項 1 0記載の不揮発性半導体メモリ装置。
1 2 . 各リ ファ レンスセルが、 主面を有する第 1導電型の半導体基板と、 そ の主面に形成された第 2導電型のソースおよびドレインと、 前記主面のソ一 スおよびドレインの間のチヤネル領域の上に絶縁層を介して設けられたフロ —ティ ングゲ一トと、 このフロ一ティングゲ一トから突出するようにその上 に連続して設けられた導電性キヤップと、 その上に絶縁層を介して設けられ たコン ト口一ルゲ一トとを有し、
前^導電性キヤ ッブの面精が前記 2つのリ ファ レンスセルの間で異なって いる請求項 1 0記載の不揮発性半導体メモリ装置。
1 . 各リ ファ レンスセルが、 主面を有する第 1導電型の半導体基板と、 そ の主面に形成された第 2導電型のソースおよびドレインと、 前記主面のソ一 スおよびドレインの間のチャネル領域の上に絶緣層を介して設けられたフロ 一ティングゲ一トとを有し、
前記 2つのリ ファ レンスセルにおけるフローティングゲ一トのコン トロ一 ルゲ一 トに対向する面のコン トロールゲ一トに対する部分の面積が前記 2つ のリ ファ レンスセルの間で異なっている請求項 1 0記載の不揮発性半導体メ モリ装置-.
1 4. 各リ ファ レンスセルが、 半導体基板の主面上に形成されるアクティブ 部及び前記主面上にゲ一ト酸化膜を挟んで配置するゲー ト部とを備える第 1 及び第 2 VIO S型トランジスタにより構成され、 前記第 1 MO S型トランジ スタのアクティブ部と前記第 2 M O S型トランジスタのアクティブ部とが電 気的に絶縁され、 前記第 1 MO S型トランジスタのゲ一ト部と前記第 2MO S型 トランジスタのゲ一ト部とが電気的に結合しており、
前記第 1 MO S型トランジスタのァクティブ部とゲー ト部との重なり合う 部分の面積と、 前記第 2 M O S型トランジスタのアクティブ部とゲート部と の重なり合う部分の面積との比が、 前記 2つのリファレンスセル間で異なる 請求項 1 0記載の不揮発性半導体メモリ装置。
PCT/JP1997/002269 1996-07-18 1997-07-01 Dispositif de reference, procede de fixation d'un niveau de reference, procede d'autodiagnostic et memoire semi-conductrice non volatile WO1998003978A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP18919396 1996-07-18
JP8/189193 1996-07-18

Publications (1)

Publication Number Publication Date
WO1998003978A1 true WO1998003978A1 (fr) 1998-01-29

Family

ID=16237080

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1997/002269 WO1998003978A1 (fr) 1996-07-18 1997-07-01 Dispositif de reference, procede de fixation d'un niveau de reference, procede d'autodiagnostic et memoire semi-conductrice non volatile

Country Status (1)

Country Link
WO (1) WO1998003978A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538922B1 (en) 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833514A (en) * 1985-05-01 1989-05-23 Texas Instruments Incorporated Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide
JPH03134896A (ja) * 1989-10-20 1991-06-07 Fujitsu Ltd 不揮発性半導体記憶装置
JPH08213572A (ja) * 1994-11-30 1996-08-20 Nkk Corp 不揮発性半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833514A (en) * 1985-05-01 1989-05-23 Texas Instruments Incorporated Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide
JPH03134896A (ja) * 1989-10-20 1991-06-07 Fujitsu Ltd 不揮発性半導体記憶装置
JPH08213572A (ja) * 1994-11-30 1996-08-20 Nkk Corp 不揮発性半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538922B1 (en) 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
US6714449B2 (en) 2000-09-27 2004-03-30 Sandisk Corporation Sense amplifier suitable for analogue voltage levels
US6873549B2 (en) 2000-09-27 2005-03-29 Sandisk Corporation Writable tracking cells
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system

Similar Documents

Publication Publication Date Title
KR100389130B1 (ko) 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
US7514740B2 (en) Logic compatible storage device
US6423584B2 (en) method for forming capacitors and field effect transistors in a semiconductor integrated circuit device
US5953254A (en) Serial flash memory
US6649542B2 (en) Multi-level type nonvolatile semiconductor memory device
US6285596B1 (en) Multi-level type nonvolatile semiconductor memory device
US7968926B2 (en) Logic non-volatile memory cell with improved data retention ability
KR100219331B1 (ko) 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법
CN100438046C (zh) 非易失性存储单元与集成电路
JP3733595B2 (ja) Ｍｏｓ素子を含む半導体装置の製造方法
EP0780902B1 (en) Nonvolatile semiconductor memory and method for fabricating the same
JP2005501403A (ja) 不揮発性半導体メモリならびにその作動方法
JPH0690004A (ja) 半導体記憶装置およびその記憶情報読出方法
US7531868B2 (en) Non-volatile semiconductor memory device
US20080123430A1 (en) Non-volatile memory unit and array
US5821143A (en) Fabrication methods for nonvolatile memory devices including extended sidewall electrode
JP2006310720A (ja) 反転ビット線、電荷をトラップする不揮発性メモリ、およびその動作方法
US6306737B1 (en) Method to reduce source-line resistance in flash memory with sti
US6914826B2 (en) Flash memory structure and operating method thereof
US20090027942A1 (en) Semiconductor memory unit and array
Takeuchi et al. A self-aligned STI process integration for low cost and highly reliable 1 Gbit flash memories
US6268248B1 (en) Method of fabricating a source line in flash memory having STI structures
US5959888A (en) Non-volatile semiconductor memory device and method of manufacturing non-volatile semiconductor memory device
US7396722B2 (en) Memory device with reduced cell area
WO1998003978A1 (fr) Dispositif de reference, procede de fixation d&#39;un niveau de reference, procede d&#39;autodiagnostic et memoire semi-conductrice non volatile

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 09214846

Country of ref document: US

点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载