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WO1996030948A1 - Memoire non volatile a semi-conducteurs - Google Patents

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WO1996030948A1
WO1996030948A1 PCT/JP1996/000884 JP9600884W WO9630948A1 WO 1996030948 A1 WO1996030948 A1 WO 1996030948A1 JP 9600884 W JP9600884 W JP 9600884W WO 9630948 A1 WO9630948 A1 WO 9630948A1
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WO
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electrode
switch
memory device
semiconductor memory
electrodes
Prior art date
Application number
PCT/JP1996/000884
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French (fr)
Inventor
Tadashi Shibata
Tadahiro Ohmi
Yuichiro Yamashita
Original Assignee
Tadashi Shibata
Tadahiro Ohmi
Yuichiro Yamashita
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Publication date
Application filed by Tadashi Shibata, Tadahiro Ohmi, Yuichiro Yamashita filed Critical Tadashi Shibata
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Publication of WO1996030948A1 publication Critical patent/WO1996030948A1/ja

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    • G11C2211/5613—Multilevel memory cell with additional gates, not being floating or control gates

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device, and more particularly to a memory device capable of writing analog and multi-value data at high speed and with high accuracy.
  • image information Take image information as an example. For example, if one screen is taken into a two-dimensional pixel array of 50,000 x 50,000, the total number of pixels is 2,500,000. If the intensity of the three primary colors of red, green, and blue is represented by 8 bits for each pixel, the amount of information for a still image on a single screen is 750,000 pi. Furthermore, in moving images, this image data increases with time. It is said that even with the current supercomputers, it is impossible to manipulate these large amounts of "1" and "0" information in real time and link them to screen recognition and understanding.
  • Reference numeral 901 denotes an NMOS transistor.
  • Reference numeral 902 denotes a floating gate electrode formed of, for example, N + polysilicon, which controls the on / off state of the NMOS 901.
  • the drain 903 of the NMOS is connected to the power supply line 904, while the source 905 is connected to, for example, an external capacitive load 906, and the potential V rc of the floating gate 902 is read out as a source follower circuit.
  • An electrode 907 is capacitively coupled to the floating gate 902, and is grounded in this example, for example. Let this capacitance coupling coefficient be.
  • Reference numeral 908 denotes a charge injection electrode, which is connected to a floating gate via a tunnel junction 909 having an oxide film thickness of about 10 nm.
  • the capacity of the tunnel junction 909 represents a C 2.
  • Charge injection electrode 908 is connected capacitor 910 to the high voltage application electrode 91 1 for writing through (its magnitude and C 3).
  • Reference numeral 912 denotes an NMOS transistor, and its on / off state is controlled by an output line 913 in an inverting state.
  • the NMOS transistor 914 has a function of connecting the memory cell with the input 915 of the control circuit configured using the impedance circuit.
  • the input 915 of the control circuit is capacitively coupled to the input of the inverter 916, and the input and output 917 of the inverter 916 are connected via an NMOS transistor 918.
  • the output 917 controls the on / off state of the NMOS transistor 912 via another one-stage amplifier.
  • the principle of reading is simple: the NMOS 914 is turned off, the memory cell and the control circuit are cut off, and the transistor 901 is operated as a source follower with the 911 connected to ground. Read the analog value.
  • a reference value at the input 915 of the control circuit is input, and then the NMOS transistor 918 is once turned on and then turned off, and the reference value is stored as a charge in the input portion of the floating inverter 916, Next, the control circuit outputs the power supply voltage to the output line 913 when the reference value is input to the control circuit.
  • This reference value is It is the sum of the evening voltage and the offset voltage, and the offset voltage is a circuit-specific value, so the reference value can be easily determined.
  • NMOS 914 is turned on so that the control circuit can monitor the output of the source follower.
  • a high voltage of about 20 V is applied to the electrode 911, a high electric field is created at the tunnel junction 909, and a Fowler—Nordheim current flows.
  • Electrons are extracted from the floating gate to start writing, and the voltage of the floating gate at the time of writing is input to the control circuit via the transistor 911, which is operating as a source follower.
  • the output of the source follower becomes equal to the reference value, the power supply voltage is output to the output line of the control circuit, and the transistor 912 that has been turned off conducts.
  • the electrode 908 is discharged, the high electric field generated at the tunnel junction 909 disappears, and the writing ends.
  • the target data voltage is written to the floating gate.
  • control circuit section various circuit configurations are used for the control circuit section, and this time, only one example is described.
  • FIG. 10 is a circuit diagram when a plurality of such cells are arranged to constitute an actual memory.
  • the circuit shown in FIG. 9 is used as it is for the control circuit. Of course, other circuits may be used.
  • 1001, 1002, and 1003 are high-voltage application electrodes for writing to each cell
  • 1004, 1005, and 1006 are NMOS transistors for each reading selection. is there.
  • Write selection is performed by applying a high voltage only to the write voltage application electrode of the cell to be written and keeping the electrodes of the other cells at the ground potential, while writing so that the control circuit can monitor only the contents of the cell to be written at that time. Only the read selection transistor of the cell that is in the ON state is turned on. By doing so, it becomes possible to allow a tunnel current to flow only to the cell to be written, and the control circuit can read only the state of the cell to which the data is being written.
  • This memory realizes accurate writing with a simple control circuit.
  • the selectivity of writing and reading there is a problem that the integration degree does not increase. is there.
  • c 2 is the capacitance formed in the tunnel oxide film.Because the ultra-thin oxide film is used, the capacitance is considerably large, but c 3 needs to be larger than C 9. is there. Why do we need to design like that?
  • ⁇ i needs to be larger than c 2 and c 3 in order to suppress the rise of the floating gate voltage due to capacitive coupling when a high voltage is applied during writing.
  • output selection transistors such as 1004, 1005, and 1006 are omitted.
  • the output line 11010 is always set to the maximum value held by each floating gate at any time. As a result, the read selectivity and the selectivity of the monitored cell at the time of writing are lost.
  • FIG. 11 is a circuit in which a source follower buffer circuit having a CMOS configuration is connected to each output of the cell group in FIG. 10.
  • the data in the memory must be fed to the operation unit, and the source follower transistor of the cell must drive the wiring for a relatively long t.
  • buffer circuits such as those conventionally used to the output section of the memory, such as 1101, 1101, and 1103. If a buffer circuit is attached to the output of this device, the number of elements around the memory cell will further increase, and an improvement in the degree of integration cannot be expected. Also, accurate reading may not be performed due to variations in the buffer and the temperature characteristics of the ⁇ value of the MOS.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a highly integrated nonvolatile semiconductor memory capable of writing analog data at high speed and with high accuracy. Disclosure of the invention
  • a first MOS transistor having a first floating gate electrically insulated, a first electrode capacitively coupled to the first floating gate, and a first floating gate. And two or more semiconductor devices each including a second electrode provided through a tunnel junction with the second electrode, and a third electrode connected to the second electrode via a switch. A fourth electrode in which the third electrodes are commonly connected to each other; a fifth electrode in which source electrodes of the first MOS transistors are commonly connected to each other; and the fourth electrode. A sixth electrode that is capacitively coupled, and a seventh electrode that is connected to the fourth electrode via a switch. Action
  • FIG. 1 is a circuit diagram according to the first embodiment.
  • FIG. 2 is a circuit diagram according to the second embodiment.
  • FIG. 3 is a drawing showing a third embodiment.
  • FIG. 4 is a drawing showing a fourth embodiment.
  • FIG. 5 is a drawing showing a fifth embodiment.
  • FIG. 6 is a drawing showing a sixth embodiment.
  • FIG. 7 is a drawing showing a seventh embodiment.
  • FIG. 8 is a drawing showing an eighth embodiment.
  • FIG. 9 is a circuit diagram according to a related technique.
  • Fig. 10 is a circuit diagram related to the related technology.
  • FIG. 11 is a circuit diagram according to a related technology.
  • FIG. 1 is a circuit diagram showing a first embodiment.
  • Reference numeral 101 denotes an NMOS transistor
  • reference numeral 102 denotes a floating gate electrode formed of, for example, N + polysilicon, which controls the ON / OFF state of the NMOS 101.
  • the drain 103 of the NMOS is connected to the power supply line 104
  • the source 105 is connected to the drain of the NMOS transistor 106
  • the source of the transistor 106 is connected to the common read voltage line 107.
  • the electrode 108 is the gate electrode of the transistor 106.
  • the threshold voltage of this transistor 106 is set to V Fei, and is referred to as a read selection transistor.
  • Reference numeral 110 denotes an electrode capacitively coupled to the floating gate, the capacitance coefficient of which is C ⁇ , and its potential is set to be the ground potential.
  • Reference numeral 111 denotes an NMOS transistor, the source electrode of which is capacitively coupled to the floating gate 102 via a tunnel oxide film, and has a capacitance coefficient of Co.
  • the drain of the transistor 111 is connected to the common write voltage generation line 112, and 113 is the gate electrode of the transistor 111.
  • the ⁇ voltage of the transistor 111 is set to VF62, and is referred to as a write selection transistor.
  • the configuration described above is one memory cell, and holds one analog amount there. Let each cell be 114, 115, 116 from the top of the figure.
  • the common write voltage generation line 112 is connected to the drain of the normally-off NMOS transistor 118, and the source electrode 119 of the transistor 118 is grounded. It also has a gate electrode 120 and the input voltage is VF (; 3.
  • the voltage line 107 is connected to the input electrode 122 of the control circuit via the NMOS transistor 121.
  • the input electrode 1 2 2 is capacitively coupled with the input 1 2 4 of the inverter 1 2 3, and the input 1 2 4 is connected to the output 1 2 6 of the inverter 1 2 3 via the NMOS transistor 1 25.
  • the output is connected to the gate electrode 120 of the transistor 118 through another member.
  • Fig. 1 shows three memory cells. Although one block is arranged side by side, this is due to space limitations, and it goes without saying that the same circuit effect can be obtained with any number of two or more.
  • the gate electrode of the write selection transistor and the gate electrode of the read selection transistor of the unnumbered memory cells are 1 2 7, 1 2 8, 1 2 9 and 1 3 respectively.
  • We will number 0 and the tunnel inlets will be numbered 1 3 1 and 1 3 2.
  • the electrodes 110 and 118 are set to the ground potential, but are not limited to this value.If any value is given, all other voltages are adjusted based on that value. do it.
  • v REF is input to a single external control circuit as a reference voltage. After that, the transistor 125 is turned on and then turned off. Then, this circuit stores the reference voltage, and outputs the power supply voltage to the gate 120 when the next value equal to the reference value is input.
  • This value V REF is a value output when only V TAR is written to the memory cell during the damage, and is a value obtained by adding the offset voltage in v TAR . Since this offset value is determined by design, it is easy to calculate v REF back from v TAR . Also, a value not less than the threshold voltage V F61 is applied to the electrode 108, and a value not more than the threshold compress pressure v F61 is applied to the electrodes 129 and 130. In this way, only the contents of the memory cell to be written can be read out to the common read voltage line 107.
  • a sufficiently high voltage is applied to the electrode 117.
  • the value is such that a current sufficient for writing flows through the tunnel junction of the memory cell.
  • current flows through the tunnel junction of the memory cell 114, electrons are extracted from the floating gate 102, and the voltage of the floating gate continues to rise.
  • the value of the voltage is read from the transistor 101 in a source follower configuration to the input 122 of the control circuit through the read selection transistor.
  • the electrodes 1 27 and 1 28 are given a value of Vrc2 or less, so those write selection transistors are In the off state, the tunnel injection electrode maintains the previous state, that is, the ground potential.
  • the memory cell 114 When writing has been performed for some time and v TAR has been written, the memory cell then outputs v REF . The value is monitored from time to time by the control circuit. When v REF is output, the control circuit outputs the power supply voltage, and a voltage higher than the negative voltage is applied to the gate electrode 120. Then, the transistor 118 is turned on, and the common write voltage generation line is discharged to the ground potential. Then, the writing ends.
  • the read selectivity can be easily realized by controlling the on / off state of each read select transistor.
  • a circuit having a switch for short-circuiting the output and input of the inverter is used in the control circuit section, but the effect of the present invention is not affected at all even if another control circuit conventionally used is used. Absent. This is, of course, the effect of the present invention, which is to achieve high integration by sharing the elements of a plurality of cells, and does not depend on the mechanism of the control circuit.
  • FIG. 2 is a drawing showing a second embodiment.
  • the difference from the first embodiment is that the read selection transistor provided for each cell is eliminated, and the potential of the electrode 110 fixed as the ground potential in the first embodiment is different from that of the first embodiment. It is variable.
  • the same electrodes of the other memory cells are denoted by 201 and 202, respectively, and the NMOS transistors controlled by the floating gate 102 of the other memory cell are denoted by 203 and 204. I do.
  • v REF is stored as a reference voltage in an external control circuit.
  • a threshold voltage V F (a value equal to or higher than J1) is applied to the electrode 113, and a value equal to or lower than the negative voltage V F61 is applied to the electrodes 127 and 128 so that only the cell 114 can be written.
  • the cell A voltage of 0 V is applied to the pole 110, and a certain negative voltage is applied to the electrodes 201 and 202 of the other cells.
  • the actual value of this negative voltage is such that no matter what value is stored in the floating gate, the transistor 20.3.204 will always be off.
  • the value of the floating gate of the cells other than the memory cells 114 is not read out to the common read power supply line, and only the cell to which the data is written can be monitored. If only the cell in which data is being written can be monitored, the value can be read out to the control circuit, and the damage can be performed by the same mechanism as in the first embodiment.
  • only cells to be read can be selected by giving 0 V to cells to be read and applying a negative voltage to cells not to be read.
  • a negative voltage is applied to the floating gate via the capacitive coupling, so that the read selection transistor can be omitted, and the number of elements can be further reduced.
  • FIG. 3 is a drawing showing a third embodiment.
  • a source follower buffer 301 having a CMOS configuration is connected to the common read voltage line 107 of the first embodiment, and the output 302 is used as a common read voltage terminal for data.
  • the operation of this circuit will be described.
  • Selective writing is performed in the same manner as in the first embodiment.
  • the difference is that the voltage value passed through the buffer is sent to the control circuit at the time of writing, so that the correct value that absorbs the deviation during the manufacturing of the buffer is written to the memory cell. Therefore, even if the characteristics of the buffer are shifted, the correct value is written without being affected.
  • Selective reading is performed in the same manner as in the first embodiment.
  • the difference is that a buffer is connected to the common read line, and the buffer drives the wiring, so that high-speed reading can be performed.
  • a common buffer for a plurality of memories, high integration can be achieved.
  • the source follower buffer having the CMOS configuration was used as the buffer, but the present invention is not limited to this, and the effect of the present invention is not affected as long as an amplifier with a low impedance output is used.
  • the effect of the present invention which is high integration by sharing a plurality of buffers, and it goes without saying that it does not depend on the type of buffer.
  • FIG. 4 is a drawing showing a fourth embodiment.
  • a source follower buffer 401 having a CMOS configuration is connected to the common read voltage line 107 of the second embodiment, and its output 402 is used as a common read voltage terminal for data.
  • the operation of this circuit will be described.
  • Selective writing is performed in the same manner as in the second embodiment.
  • the difference is that the voltage value passed through the buffer is sent to the control circuit at the time of writing, so that the correct value that absorbs the deviation during the manufacturing of the buffer is written to the memory cell. Therefore, even if the characteristics of the buffer are shifted, the correct value is written without being affected.
  • Selective reading is performed in the same manner as in the second embodiment.
  • the difference is that a buffer is connected to the common read line, and the buffer drives the wiring, so that high-speed reading can be performed.
  • a common buffer for a plurality of memories, high integration can be achieved.
  • the result using this circuit configuration is clear.
  • the effect of the second embodiment is high integration by omitting transistors
  • the effect of the third embodiment is high integration in the case of a circuit including a buffer due to the use of a common buffer. High integration at the point is possible.
  • CMOS source buffer was used as the buffer, but this is not a limitation. As long as a low-impedance output amplifier is used, the effect of the present invention is not affected. This is, of course, the high integration achieved by sharing a plurality of buffers to the extent that the effects of the present invention are achieved, and it goes without saying that it does not depend on the type of buffer. (Example 5)
  • FIG. 5 is a drawing showing a fifth embodiment.
  • the drain terminals 5 01, 5 0 2 and 5 0 3 of the memory cell transistors of the memory cells 1 1 4, 1 1 5 and 1 16 are commonly connected to 5 0 4, and the read select transistors 1 0 6 and 1
  • One terminal of 07 and 108 is commonly connected to 505.
  • the two p-channel transistors 506 and 507 form a current mirror circuit, and their sources are connected to the power supply 508.
  • An n-channel transistor 509 is connected to a drain terminal of the transistor 507.
  • the terminal 505 and the source side terminal of the transistor 509 are shared and connected to the drain side of the n-channel transistor 510, and the source is grounded.
  • Terminal 504 is connected to input 5 13 of an inverting amplifier composed of p-channel transistor 5 11 and n-channel transistor 5 12. A certain voltage is applied to the gate terminals 5 14 and 5 15 of the transistors 5 10 and 5 12 respectively, and the transistors 5 1 and 5 are set to operate as constant current sources.
  • the output 516 of the inverting amplifier is connected to the gate of the transistor 509, and that point is the output 517 of the memory cell. 5 17 is connected to the input 122 of the control circuit via the transistor 121.
  • a major difference from the first embodiment is the operation of a circuit composed of a plurality of transistors used for reading.
  • the operation of this circuit will be described.
  • transistors 107 and 108 are turned off, and the path there is open.
  • a differential amplifier is made up of transistors 101, 506, 507, 509, and 510 equivalently, and the gate of the transistor 101, that is, the floating gate 1 0 2 and the terminals 5 17 form a differential input terminal.
  • the output 504 of the differential amplifier is connected to the input 5 13 of the inverting amplifier.
  • the circuit used for reading is the same as configuring a certain type of operational amplifier having the terminals 102 and 517 as inputs and the terminal 516 as outputs.
  • the floating gate 102 is a non-inverting input terminal of the operational amplifier
  • the terminal 517 is an inverting input terminal
  • the output 516 of the operational amplifier is connected to the inverting input terminal. So that the input voltage is 10 2 and the output voltage is 5 17
  • the state is the same as that of the configuration of the difollower. Therefore, the value written in the floating gate 102 appears as it is in 5 17.
  • the read selection at the time of writing is performed by turning on the transistor 106 and turning off the transistors 107 and 108.
  • the selective high voltage application at the time of damage is exactly the same as in the first embodiment.
  • Writing starts when a high voltage is applied to pins 117.
  • the written value appears on terminal 517 via the voltage lower.
  • V REF a certain reference value
  • the operation at the time of reading can also be easily realized by controlling the ON / OFF state of each of the read selection transistors 106, 107, 108.
  • the reading section constitutes a voltage follower having a floating gate as an input, and can have all the advantages of the voltage follower as an effect. In other words, it was possible to realize reading that was not affected by changes in the output value due to the temperature characteristics of the ⁇ value of the transistor, and to read out the correct value regardless of the operating temperature. Further, low impedance output can be realized as in the third and fourth embodiments. Also, as in the third and fourth embodiments, by providing one buffer for a plurality of memory cells, high integration in the case of a circuit including a buffer was realized.
  • the correct value including the error can be obtained by inputting the output of the voltage follower to the control circuit during writing. Since it becomes involved in the floating gate of the cell, no read error occurs due to the offset error.
  • an operational amplifier having an equivalent differential amplifier having an n-channel transistor as an input in the first stage and an inverting amplifier having a constant current source load in the second stage is equivalent to the readout circuit.
  • the voltage amplifier lowers equivalently by the operational amplifier are configured, and completely depends on the type of the operational amplifier. It is clear from not doing so.
  • a differential amplifier stage having a p-channel transistor at the input may be used.
  • a differential amplifier stage having a constant resistance may be used instead of a current mirror circuit.
  • an operational amplifier using a folded-current mirror circuit may be used.
  • FIG. 6 is a drawing showing a sixth embodiment. The difference from the fifth embodiment is that the read selection transistor is omitted.
  • the operation of this circuit is the same as the circuit of the fifth embodiment.
  • the difference is that, similarly to the second embodiment, the read selection is performed by controlling the voltages of the electrodes 110, 201, and 202 provided in the cell without using the switch of the read selection transistor. Is a point.
  • FIG. 7 is a drawing showing a seventh embodiment.
  • the fifth embodiment is different from the fifth embodiment in that the output terminal 516 of the inverting amplifier is connected to the input 701 of the source follower buffer having a low-impedance CMOS configuration, and the output 702 is connected to the terminal 517. Is different.
  • the operation is the same as the circuit of the fifth embodiment.
  • the difference is that the output of the operational amplifier is a low impedance output.
  • an n-channel transistor is equivalently provided at the first stage in the readout circuit.
  • An operational amplifier having a differential amplifier at the input and an inverting amplifier with a running current source load at the second stage was used, but is not limited to such a circuit. This is achieved because the effect of the present invention is equivalent to a state in which a voltage follower is configured by an operational amplifier having a low impedance output when reading one memory cell. However, it is clear from the fact that it does not depend on the type of operational amplifier with low impedance output.
  • FIG. 8 is a drawing showing an eighth embodiment. The difference from the seventh embodiment is that the read selection transistor is omitted.
  • the operation is the same as the circuit of the seventh embodiment.
  • the difference is that the read selection is performed by controlling the voltages of the electrodes 110, 201, and 202 provided in the cell as in the second embodiment, without using the switch of the transistor for the read selection. Is a point.
  • a signal can be input using an independent terminal to the circuit for controlling the switch, and the peripheral circuit can be simplified.
  • circuits can be easily formed on the same substrate when manufacturing semiconductor circuits, and the same current can be passed with a smaller circuit area than when PMOS transistors are used. Integration can be realized.
  • NM0S transistors for the switches, circuits can be easily formed on the same substrate when manufacturing semiconductor circuits, and the same current can flow with a smaller circuit area than when PMOS transistors are used. Consolidation can be realized.
  • a circuit can be easily configured on the same substrate when manufacturing a semiconductor circuit.
  • a switch that conducts when 0 V is applied to the gate can be configured and can be controlled at low voltage. A switch can be realized.
  • NM0S transistors for the switches, circuits can be easily formed on the same substrate when manufacturing semiconductor circuits, and the same current can flow with a smaller circuit area than when PMOS transistors are used. Integration can be realized.
  • Signals can be input to the circuit for controlling the switch using independent terminals, and peripheral circuits can be simplified.
  • circuits can be easily formed on the same substrate when manufacturing semiconductor circuits, and the same current can be passed with a smaller circuit area than when PMOS transistors are used. Integration can be realized.
  • a circuit can be easily formed on the same substrate when manufacturing a semiconductor circuit.
  • a switch that conducts when 0 V is applied to the gate can be configured and can be controlled at low voltage. A switch can be realized.
  • circuits can be easily formed on the same substrate when manufacturing semiconductor circuits, and the same current can be passed with a smaller circuit area than when PMOS transistors are used. Integration can be realized.
  • switches By using PMOS transistors for switches, circuits can be easily configured on the same substrate when manufacturing semiconductor circuits.On the other hand, switches that conduct when 0 V is applied to the gate can be configured, and switches that can be controlled at low voltage Can be realized.
  • switches By using PMOS transistors for switches, circuits can be easily formed on the same substrate when manufacturing semiconductor circuits.On the other hand, switches that conduct when 0 V is applied to the gate can be configured and can be controlled at low voltage. A switch can be realized.
  • circuit as claimed in claim 25 as a circuit for controlling the switch, it is possible to perform write control with a very small number of elements, and to achieve a high level of integration.
  • a signal can be input using a terminal independent of the circuit for controlling the switch, and the peripheral circuit can be simplified.

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Description

明細書 不揮発性半導体メモリ装置 技術分野
本発明は、 不揮発性半導体メモリ装置に係り、 特にアナログ、 多値データを高 速に且つ高精度に書き込むことができるメモリ装置に関する。 背景技術
近年、 コンピュータ技術の発展に伴い、 データ処理技術の進歩には実にめざま しいものがある。 し力、し、 人間が行っているような柔軟な情報処理を実現しょう とすると、 現在のコンピュータでは実時間で演算結果を出すことがほとんど不可 能であるといわれている。 その理由として、 我々が日常生活で取り扱つている情 報はアナログ量であり、 まず第 1に非常にデータ量が多く、 しかもそのデータは 不正確であり、 そして暧昧である、 という事実が挙げられる。 この極度に冗長な アナログデータをすベてデジ夕ル量に変換し、 1つ 1つ厳格無比なデジ夕ル演算 を行っているところに現在の情報処理システムの問題点がある。
画像情報を例に取ろう。 例えば 1つの画面を 5 0 0 x 5 0 0の 2次元画素ァレ ィにとりこんだとすると、 画素数は全部で 2 5 0 0 0 0個となる。 各画素毎に 赤、 綠、 青の 3原色の強度を 8 b i tで表すと実に 1画面の静止画で 7 5万パイ 卜の情報量となる。 さらに動画では時間とともにこの画像データが増大してい く。 現在のスーパ一コンピュータをもってしても、 実時間でこれらの大量の 「 1」 「0」 情報を操作し画面の認識'理解に結びつけるのは不可能であると言 われている。
この困難を克服するために、 アナログ量である外界情報をそのまま取り入れて アナ口グ量のまま演算'処理を行うことにより、 もっと人間に近 L、情報処理を実 現しようという努力がなされている。 その結果、 いくつかのメモリ装置が発明さ れている。
そのひとつに、 図 9の図面に示されるような、 簡単な制御回路を用いることで 望んだアナ口グ量を書き込むことのできるメモリ装置を我々は別途平成 7年特許 願第 2944号として提供している （発明の名称：不揮発性半導体メモリ、 出願 日 ：平成 7年 1月 1 1日） 。 まず、 この技術のセルについて説明する。
901は NMO Sトランジスタであり、 902は例えば N +ポリシリコンで形 成されたフローティ ングゲート電極で、 NMOS 901のオン 'オフ状態を制御 している。 NMO Sのドレイン 903は、 電源ライン 904に接続され、 一方 ソース 905は、 例えば外部の容量負荷 906に接続され、 ソース · フォロワ回 路としてフローティングゲート 902の電位 Vrcを外部に として読み出す 構成になっている。 907はフローティングゲ一ト 902と容量結合した電極で あり、 例えばこの例では接地されている。 この容量結合係数を とする。 908は、 電荷注入電極であり、 10 nm程の酸化膜厚のトンネル接合 909を 介してフローティングゲ一卜につながつている。 このトンネル接合部 909の容 量を C2と表す。 電荷注入電極 908は容量 910 (その大きさを C3とする） を 介して書き込み用高電圧印加電極 91 1に接続されている。 912は NMOSト ランジス夕であり、 そのオン ·オフ状態はインバー夕の出力線 913によって制 御されている。 NMOSトランジスタ 914はィンパ一夕を用いて構成された制 御回路の入力 915とメモリセルをつなぐ役目を持つ。 制御回路の入力部 915 は、 ィンバ一タ 916の入力と容量結合しており、 かつィンバー夕 916の入力 と出力 9 1 7は NMOS トランジスタ 9 1 8を介して接続されている。 出力 917はもう一段ィンパ一夕を介し、 NMOSトランジスタ 912のオン 'オフ 状態を制御している。
読み出しの原理は簡単で、 NMOS 914をオフの状態にしてメモリセルと制 御回路を切り放し、 かつ 91 1を接地した状態でトランジスタ 901をソ一スフ ォロア動作させ、 フローティングゲ一卜の内容であるアナログ値を読み出す。 書き込みの原理を次に説明する。 書き込み時にはまず制御回路の入力 915に ある参照値を入力したのち NMOSトランジスタ 918を一旦オンしてからオフ し、 その参照値をフローティングになっているィンバ一タ 916の入力部に電荷 として記憶させ、 次に参照値が制御回路に入力されたときに制御回路が電源電圧 を出力線 913に出力されるようにしておく。 この参照値は、 書き込みたいデ一 夕の電圧にオフセッ ト電圧を足したものであり、 オフセッ ト電圧は回路固有の値 となるので参照値は容易に決定できる。
次に、 制御回路がソースフォロアの出力をモニタできるように NM O S 9 1 4 をオンさせる。 その後電極 9 1 1に 2 0 V程の高い電圧を与え、 トンネル接合部 9 0 9に高い電界を作り、 F o w l e r— N o r d h e i m電流を流す。 電子が フローティングゲ一卜から引き抜かれて書き込みが始まり、 その書き込まれてい るときのフローティ ングゲ一卜の電圧はソ一スフォロア動作中の トランジスタ 9 0 1を介して制御回路に入力される。 ソースフォロアの出力が参照値と等しく なったときに制御回路の出力線には電源電圧が出力され、 オフしていたトランジ スタ 9 1 2は導通する。 すると電極 9 0 8は放電され、 トンネル接合部 9 0 9に 生じていた高電界が消え、 書き込みは終了する。 その時フローティングゲートに は目標のデータの電圧が書き込まれていることになる。
また、 制御回路部には、 様々な回路構成を用いており、 今回はあくまでもその 中の一例についてのみ述べている。
図 1 0は、 そのセルを実際のメモリを構成するために複数並べた時の回路図で ある。 制御回路には、 図 9で示した回路をそのまま用いている。 もちろんその他 の回路を用いている場合もある。
このように複数並べたときに必要とされることは、 書き込みたいセルのみを選 択して書き込めることである。 1 0 0 1、 1 0 0 2、 1 0 0 3はそれぞれのセル の書き込み用高電圧印加電極、 1 0 0 4、 1 0 0 5、 1 0 0 6はそれぞれの読み 出し選択用 N M O S トランジスタである。 書き込み選択は、 書き込みたいセルの 書き込み電圧印加電極にのみ高電圧を与え、 その他のセルの電極は接地電位にし ておく一方、 その時制御回路が書き込みたいセルの内容だけをモニタできるよ う、 書き込んでいるセルの読み出し選択用トランジスタだけをオンの状態にして おく。 このようにすることにより書き込みたいセルにのみトンネル電流を流すこ とができるようになり、 かつ書き込んでいるセルの状態のみを制御回路に読み出 せるよつに 7よる。
このメモリは、 簡単な制御回路で正確な書き込みを実現しており、 加えて書き 込み、 読み出しの選択性を十分満たしている一方、 集積度が上がらない問題点が ある。
その理由は以下のとおりである。
c2はトンネル酸化膜に形成される容量であり、 極薄酸化膜が用いられている ためかなり大きな容量となるにもかかわらず、 c3は C9に比べさらに大き くする必要があるからである。 なぜその様に設計する必要があるかというと、
( 1) c2に大きな電圧をかけるために c3、 に対して c2を小さく見せる必 要があり、
(2) 書き込み時に高電圧を加えたとき容量結合によるフローティングゲ一ト の電圧上昇を抑えるために〇iを c2、 c3に比べ大きくする必要があり、
(3) 書き込み時の電荷の移動による、 C2にかかる電圧の降下を弱めるため に c3を C^ cnの和に比べかなり大きくとる必要があるためである。 例として
： C0： C3= 5 : 1 : 25のような値が適当となる。 このときトンネル酸化 膜の大きさを 1. 5 m四方、 厚さを 1 O nmとし、 基板と第一ポリシリコン層 の間に C を形成しょうとすると、 そのあいだの酸化膜の厚さを 5 0 nmとし て、 7 //m四方、 Cnに至っては 1 6 / m四方となる。 このような従来のセルを 用いた構成においては、 図 1 0のように各セル毎に c3のような大きな容量負荷 をを設けることになつてしまう。 これでは、 容量一つだけで現在の DRAMや E E PROMの大きさと変わらず、 集積度が上がらないことは一目瞭然である。 また、 例えば更なる素子数削減のために、 1 004、 1005、 1 006のよ うな出力選択用トランジス夕を省略しょうとする。 その時、 例えば 1 007、 1 0 0 8、 1 0 0 9の電源がすべて動作していると、 いかなる時も出力線 1 0 1 0は各フローティングゲ一卜の保持する値の最大値に定まってしまい、 読 み出しの選択性、 かつ書き込み時のモニタしているセルの選択性が失われてしま う。 また、 例えば動作させたいセルの電源ラインだけを電源電圧にし、 一つのセ ルのみを読み出すと、 電圧線 1 01 0の電圧が上昇することによって、 読み出し たくな (■、セル達は電源側がソースになって t、る状態でォンになっているトランジ ス夕になってしまう。 読みだそうとしているセルのソースフォロア用トランジス タはそれらも含めて充電する必要があり、 読み出し速度の低下を招 t、てしまう。 よつて素子数削減のためには工夫が必要となる。 図 1 1は図 1 0のセル群の出力一つ一つに C M O S構成のソースフォロアバッ ファ回路を接続した回路である。 実際にメモリとして用いいるときは、 メモリの データを演算部まで fe¾する必要があり、 セルのソースフォロアトランジスタは 比較的長 t、配線を駆動しなければならない。 そのために従来用いられているよう なバッファ回路を 1 1 0 1 , 1 1 0 1 , 1 1 0 3のようにメ リの出力部に接続す る必要が生じてくるが、 一つ一つのメモリの出力にバッファ回路をつけていては メモリセル辺りの素子数がさらに増加してしまい、 集積度の向上は望めない。 ま た、 バッファのばらつき、 M O Sの閩値の温度特性により、 正確な読み出しが行 われなくなる場合がある。
本発明は以上の点に鑑みなされたものであり、 高度に集積された、 高速で且つ 高精度なアナログデータ書き込み可能な不揮発性半導体メモリを提供することを 目的とする。 発明の開示
本発明は、 電気的に絶緣された第 1のフローティ ングゲートを有する第 1の M O S型トランジスタと、 前記第 1のフローティングゲ一卜と容量結合する第 1 の電極と、 前記第 1のフローティングゲ一トとトンネル接合を介して設けられた 第 2の電極と、 前記第 2の電極とスィツチを介して接続されている第 3の電極か らなる半導体装置を 2つ以上有し、 それぞれの半導体装置の前記第 3の電極同士 を共通に接続した第 4の電極と、 それぞれの前記第 1の M O S型トランジスタの ソ一ス電極同士を共通に接続した第 5の電極と、 前記第 4の電極と容量結合する 第 6の電極と、 前記第 4の電極とスィツチを介して接続する第 7の電極とを備え たことを特徴とする。 作用
本発明では、 以前は一つのメモリセルに一つ必要としていた容量や卜ランジス 夕を外部に設けるなどして削減することにより、 以前に比べ集積度を向上させる ことが可能になった。 図面の簡単な説明
図 1は、 実施例 1に係る回路図である。
図 2は、 実施例 2に係る回路図である。
図 3は、 第 3の実施例を示す図面である。
図 4は、 第 4の実施例を示す図面である。
図 5は、 第 5の実施例を示す図面である。
図 6は、 第 6の実施例を示す図面である。
図 7は、 第 7の実施例を示す図面である。
図 8は、 第 8の実施例を示す図面である。
図 9は、 関連する技術に係る回路図である。
図 10は、 関連する技術に係る回路図である <
図 1 1は、 関連する技術に係る回路図である, 発明を実施するための最良の形態
以下本発明の実施例を図面を用いて説明する。
(実施例 1 )
図 1は、 第 1の実施例を示す回路図である。 101は NMOSトランジスタで あり、 102は例えば N +ポリシリコンで形成されたフローテイングゲート電極 で、 NMO S 1 0 1のオン · オフ状態を制御している。 NMOSの ドレイン 103は、 電源ライン 104に接続され、 一方ソース 105は、 NMOS卜ラン ジス夕 106のドレインに接続され、 トランジスタ 106のソースは共通読み出 し電圧線 1 07に接続されている。 そして電極 1 08はトランジスタ 1 06の ゲ一ト電極である。 この トランジスタ 1 06の閾電圧を VFeiとし、 読み出し選 択用トランジスタと呼ぶことにする。 1 10はフローティングゲ一卜と容量結合 する電極であり、 その容量係数は C}であり、 その電位は接地電位となるように 設定する。 1 1 1は NMOSトランジスタで、 そのソース電極部はトンネル酸化 膜を介してフローティ ングゲ一卜 1 02と容量結合しており、 その容量係数を Coとする。 トランジスタ 1 1 1のドレインは共通書き込み電圧発生線 1 1 2に 接続されており、 1 13をトランジスタ 1 1 1のゲート電極とする。 このトラン ジスタ 1 1 1の閎電圧を VF62とし、 書き込み選択用トランジスタと呼ぶことに する。 上に述べたような構成が一つのメモリセルとなっており、 そこに一つのァ ナログ量を保持するようになっている。 それぞれのセルを図の上から 1 1 4、 1 1 5、 1 1 6とする。
このように同一に作られたメモリセルが複数集まり、 各セルの読み出し選択用 トランジスタのソース電極を共通読み出し電圧線 1 0 7に接続するような構成に なっている。 また各セルの書き込み選択用トランジスタのドレインは共通書き込 み電圧発生線 1 1 2に接続されている。 1 1 7は共通書き込み電圧発生線 1 1 2 と容量結合する電極であり、 その容量結合係数を c 3とする。 また共通書き込み 電圧発生線 1 1 2はノーマリーオフ型 NM O S トランジスタ 1 1 8のドレインと 接続され、 トランジスタ 1 1 8のソース電極 1 1 9は接地されている。 またゲ一 卜電極 1 2 0をもち、 閎電圧を VF(;3とする。 電圧線 1 0 7は N M O S 卜ランジ スタ 1 2 1を介して制御回路の入力電極 1 2 2と接続されている。 入力電極 1 2 2はィンバータ 1 2 3の入力 1 2 4と容量結合されており、 また入力 1 2 4 は N M O S トランジスタ 1 2 5を介してィンバ一夕 1 2 3の出力 1 2 6と接続さ れるようになっている。 その出力は更にもう一つのィンバ一夕を介してトランジ ス夕 1 1 8のゲート電極 1 2 0と接続されている。
今回全てのトランジスタを Nチャネル型としているが、 特定のトランジスタを Pチヤネル型 M O S トランジスタで置き換えても回路の効果には全く変化無 tゝこ とは言うまでもなく、 また図 1ではメモリセルを 3つ並べて一つのブロックを構 成しているが、 これは紙面の都合からで、 2つ以上のいかなる数においても同様 の回路の効果を得られることは言うまでもない。 また、 説明の便: iLb、 番号をつ けていないメモリセルの書き込み選択用トランジスタのゲート電極、 読み出し選 択用トランジスタのゲー ト電極にそれぞれ 1 2 7、 1 2 8、 1 2 9、 1 3 0と番 号をつけ、 トンネル注入口には 1 3 1 、 1 3 2と番号をつけることにする。 な お、 電極 1 1 0、 1 1 8は接地電位に定められているが、 この値にのみ限定する ことはなく、 任意の値を与えるならばそれを基準として他の電圧をすベて調節す ればよい。
次に、 回路の動作原理について説明する。 いま、 メモリセル 1 1 4にのみ電圧 vTARを書き込むことを考える。
まず、 外部に一つだけある制御回路に vREFを参照電圧として入力する。 その 後トランジスタ 1 2 5をオンさせ、 その後オフさせる。 するとこの回路は参照電 圧を記憶し、 次に参照値と等しい値が入力されたときにゲート 1 2 0に電源電圧 を出力する。 この値 VREFは、 害き込み中にメモリセルに VTARだけ書き込まれた ら出力される値であり、 vTARにあるオフセッ ト電圧を足した値となる。 このォ フセッ ト値は設計によって決まる値なので vTARから vREFを逆算する事は容易で ある。 また電極 1 0 8には閾電圧 VF61以上の値、 1 2 9、 1 3 0には閾罨圧 vF61以下の値を加える。 このようにすると書き込み対象のメモリセルの内容の みを共通読み出し電圧線 1 0 7に読み出すことができる。
電極 1 1 3には閣電圧 VF(J2以上の値、 1 2 7、 1 2 8には閩電圧 VF62以下の 値を入力する。 また共通書き込み電圧発生線 1 1 2の電位は接地電位としてお く。 このようにすることによってメモリセル 1 1 5、 1 1 6のトンネル注入電極 1 3 1、 1 3 2は常に接地電位となるように電荷が保持され、 以降、 もし共通書 き込み電圧発生線 1 1 2の電位が変化しょうとも電極 1 3 1、 1 3 2の電位は変 化しない。
次に、 トランジスタ 1 2 1を導通させたのち、 電極 1 1 7に十分高い電圧を加 える。 その値はメモリセルの卜ンネル接合部に書き込みに十分な電流を流す程度 の値である。 そうするとメモリセル 1 1 4のトンネル接合部に電流が流れてフ ローティ ングゲ一 卜 1 0 2から電子が引き抜かれフローティ ングゲ一 卜の電圧は 上昇し続ける。 その電圧の値はソースフォロア構成になっている トランジスタ 1 0 1から、 読み出し選択トランジスタを通じて制御回路の入力 1 2 2に読み出 される。 そのセルの書き込み進行中、 他のメモリセルはどのようになっているか というと、 電極 1 2 7、 1 2 8に Vrc2以下の値を与えているので、 それらの書 き込み選択用トランジスタはオフの状態にあり、 トンネル注入電極は以前の状 態、 つまり接地電位を保持している。 つまりメモリセル 1 1 4が書き込まれよう ともセル 1 1 5、 1 1 6には書き込みは行われていない。 ここで書き込みが選択 的に行われていることがわかる。 書き込みがある程度の時間行われ vTARが書き 込まれると、 その時メモリセルは vREFを出力するようになる。 値は随時制御回路によってモニタされており、 vREFが出力されたときに制御 回路は電源電圧を出力し、 ゲート電極 1 2 0には闞電圧以上の電圧が加わる。 す るとトランジスタ 1 1 8はオンの状態になり、 共通書き込み電圧発生線は放電さ れ、 接地電位となる。 そして書き込みは終了する。
また、 読み出し時の選択性についても、 各読み出し選択用トランジスタのォ ン ·オフ状態を制御することにより容易に実現することができる。
この回路構成を用いた結果はあきらかである。 従来同様、 容量 c 3は他の容量 c r c2より大きくなくてはならないという用件があるが、 その容量 c 3をプロ ック当たり一つだけにし、 そのかわりセル一つ毎に書き込み選択用トランジスタ を用いることにより、 書き込み時、 読み出し時の選択性を失わずに集積度の大幅 な向上を実現できた。 トランジスタ数も従来例と代わり無く、 1セル当たり 3 ト ランジス夕となっている。
また、 本実施例では制御回路部にィンバー夕の出力と入力を短絡するスィツチ を持った回路を用いたが、 従来用いている他の制御回路を用いても全く本発明の 効果には影響がない。 これは本発明の効果があくまでも複数のセルの持つ素子の 共通化による高集積化であり、 制御回路の機構には依存しないことからもいうま でもない。
(実施例 2 )
図 2は、 第 2の実施例を示す図面である。 第 1の実施例と、 異なる点は各セル に一つづつあつた読み出し選択用トランジスタがなくなつたこと、 また、 第 1の 実施例では接地電位として固定されていた電極 1 1 0の電位が可変となっている 点である。 また、 他のメモリセルの同一の電極をそれぞれ 2 0 1、 2 0 2、 他の メモリセルのもつフローティ ングゲ一ト 1 0 2によって制御される NMO S トラ ンジスタを 2 0 3、 2 0 4とする。
この回路の動作を説明する。 いま、 メモリセル 1 1 4にのみ電圧 V T A Rを書 き込むことを考える。
まず、 外部にある制御回路に vREFを参照電圧として記憶させる。 また、 電極 1 1 3には閾電圧 VF(J1以上の値、 1 2 7、 1 2 8には閎電圧 VF61以下の値を加 え、 セル 1 1 4のみを書き込み可能にしておく。 次に書き込みたいセルのもつ電 極 1 1 0に 0 Vを加え、 その他のセルの電極 2 0 1、 2 0 2にはある負の電圧を 与える。 この負の電圧の実際の値は、 いかなる値がフローティ ングゲートに蓄え られていようが、 必ずトランジスタ 2 0 3 . 2 0 4がオフになるような電圧であ る。 このようにすると、 メモリセル 1 1 4以外のセルのフローティ ングゲ一卜の 値は共通読み出し電源線に読み出されず、 書き込んでいる対象のセルのみがモニ 夕できる。 書き込んでいるセルのみをモニタできれば、 その値を制御回路に読み 出すことにより第 1の実施例と同様な機構で害き込みが可能である。
書き込みを終了し、 読み出しのみを行うときも、 読み出したいセルには 0 V、 読み出したくないセルに負の電圧をあたえることにより読み出したいセルのみを 選択することができる。
この様にして第 2の実施例では、 負の電圧を容量結合を介してフローティング ゲー卜に与えることにより読み出し選択用トランジスタを省略できるようにし、 更なる素子数削減を実現した。
(実施例 3 )
図 3は、 第 3の実施例を示す図面である。 第 1の実施例の共通読み出し電圧線 1 0 7に C M O S構成のソースフォロアバッファ 3 0 1を接続し、 その出力 3 0 2をデータの共通読み出し電圧端子としているところが異なる点である。 この回路の動作を説明する。 選択的書き込みは第 1の実施例と同様に行われ る。 異なる点は、 バッファを通した電圧値が書き込み時に制御回路に送られる点 であり、 このためにバッファの製造時のずれを吸収した正しい値がメモリセルに 書き込まれる。 このためバッファの特性がずれていてもその影響を受けずに正し い値が書き込まれる。
選択的読み出しは第 1の実施例と同様に行われる。 異なる点は、 共通読み出し 線にバッファが接続された点であり、 パツファが配線を駆動してくれるので高速 に読み出すことができる。 また複数のメモリでバッファを共通化することによつ て高集積化が可能となる。
この回路構成を用いた結果は明らかである。 通常は一つのメモリに一つのバッ ファを付属する必要があるが、 それを共通化することによりバッファを含めた回 路の場合の更なる高集積化が可能になる。 また、 書き込み時にバッファの出力を 制御回路が監視することにより、 バッファの製造時の誤差の影糠を受けなくな る。
今回、 バッファとして C M O S構成のソースフォロアバッファを用いたが、 そ れに限定するわけではなく、 低インピーダンス出力のアンプを用いる限り本発明 の効果には影響がない。 これは本発明の効果があくまでも複数のバッファの共通 化による高集積化であり、 バッファの種類には依存しないことからも言うまでも ない。
(実施例 4 )
図 4は、 第 4の実施例を示す図面である。 第 2の実施例の共通読み出し電圧線 1 0 7に C M O S構成のソースフォロアバッファ 4 0 1を接続し、 その出力 4 0 2をデータの共通読み出し電圧端子としているところが異なる点である。 この回路の動作を説明する。 選択的書き込みは第 2の実施例と同様に行われ る。 異なる点は、 バッファを通した電圧値が書き込み時に制御回路に送られる点 であり、 このためにバッファの製造時のずれを吸収した正しい値がメモリセルに 書き込まれる。 このためバッファの特性がずれていてもその影響を受けずに正し い値が書き込まれる。
選択的読み出しは第 2の実施例と同様に行われる。 異なる点は、 共通読み出し 線にバッファが接続された点であり、 バッファが配線を駆動してくれるので高速 に読み出すことができる。 また複数のメモリでバッファを共通化することによつ て高集積化が可能となる。
この回路構成を用いた結果は明らかである。 第 2の実施例の効果としての選択 トランジスタの省略による高集積化と、 第 3の実施例の効果としてのバッファの 共通化によるバッファを含めた回路の場合の高集積化と t、う 2つの点での高集積 化が可能となる。
今回、 バッファとして C M O S構成のソースフ才ロアバッファを用いたが、 そ れに限定されるわけではなく、 低インピーダンス出力のアンプを用いる限り本発 明の効果には影響がな t、。 これは本発明の効果があくまでも複数のバッファの共 通化による高集積化であり、 バッファの種類には依存しないことからも言うまで もない。 (実施例 5 )
図 5は、 第 5の実施例を示す図面である。 メモリセル 1 1 4、 1 1 5、 1 1 6 のメモリセルトランジスタのドレイン端子 5 0 1、 5 0 2、 5 0 3は 5 0 4に共 通に接続され、 読み出し選択トランジスタ 1 0 6、 1 0 7、 1 0 8の一方の端子 は 5 0 5に共通に接続されている。 二つの pチャネルトランジスタ 5 0 6、 5 0 7はカレントミラー回路を構成しており、 そのソースは電源 5 0 8に接続さ れている。 トランジスタ 5 0 7の ドレイ ン端子には nチャネルトランジスタ 5 0 9が接続されている。 端子 5 0 5とトランジスタ 5 0 9のソース側端子は共 通化され nチャネルトランジスタ 5 1 0のドレイン側に接続され、 またそのソー スは接地されている。 端子 5 0 4は pチャネルトランジスタ 5 1 1と nチャネル トランジスタ 5 1 2で構成される反転増幅器の入力 5 1 3に接続されている。 ト ランジスタ 5 1 0と 5 1 2のゲート端子 5 1 4と 5 1 5にはそれぞれある電圧が 印加され、 定電流源として動作するように設定されている。 反転増幅器の出力 5 1 6はトランジスタ 5 0 9のゲートに接続されており、 その点がメモリセルの 出力 5 1 7となっている。 5 1 7はトランジスタ 1 2 1を介して制御回路の入力 1 2 2に接繞されている。
次に、 この回路の動作について説明する。 第 1の実施例と大きく異なる所は読 み出しに用いている複数個のトランジスタで構成される回路の動作である。 まず この回路の動作について説明する。 セル 1 1 4のみを読み出しているとき、 トラ ンジスタ 1 0 7、 1 0 8は非導通状態になり、 そこの経路は開放状態になる。 そ の時等価的に卜ランジス夕 1 0 1、 5 0 6、 5 0 7、 5 0 9、 5 1 0により差動 増幅器が作られ、 トランジスタ 1 0 1のゲー卜、 つまりフローティ ングゲ一ト 1 0 2と端子 5 1 7が差動入力端子を形成する状態になる。 差動増幅器の出力 5 0 4は反転増幅器の入力 5 1 3に接続されている。 つまり、 読み出しに用いら れている回路は、 端子 1 0 2と 5 1 7を入力として持ち、 端子 5 1 6を出力とす るある種の演算増幅器を構成していることと同じになる。
この場合、 フローティングゲ一ト 1 0 2が演算増幅器の正転入力端子、 端子 5 1 7が反転入力端子となっており、 なおかつ演算増幅器の出力 5 1 6は反転入 力端子に接铳されているので、 1 0 2を入力とし、 5 1 7を出力とするボルテー ジフォロアを構成しているのと同様な状態になる。 よって、 フローティングゲー ト 1 0 2に書き込まれている値は 5 1 7にそのまま表れることになる。
害き込み時の動作について説明する。 書き込み時の読み出し選択は第 1の実施 例同様、 トランジスタ 1 0 6は導通状態にし、 トランジスタ 1 0 7、 1 0 8は非 導通状態にすることによって行う。 害き込み時の選択的高電圧印加も第 1の実施 例と全く同様である。 端子 1 1 7に高電圧を印加することにより書き込みが始ま る。 書き込まれている値はボルテージフ才ロアを経由し、 端子 5 1 7に表れる。 第 1の実施例と全く同様、 その値がある参照値 V R E Fに等しくなつたとき制御 回路は書き込みを終了させ、 V T A Rが書き込まれることになる。
読み出し時の動作も各読み出し選択用トランジスタ 1 0 6、 1 0 7、 1 0 8の オン ·オフ状態を制御することによって容易に実現することができる。
この回路を用いた結果を説明する。 読み出し部がフローティングゲ一トを入力 に持つボルテージフォロアを構成しており、 ボルテージフォロアの利点をすベて 効果として持つことができる。 つまり、 トランジスタの閎値のもつ温度特性によ る出力値の変化に影饗されない読み出しが実現でき、 動作温度によらず正しい値 を読み出すことができた。 また、 実施例 3、 4と同様に低インピーダンス出力が 実現できるようになった。 また、 実施例 3、 4と同様に、 複数のメモリセルに、 一つのバッファを持たせることにより、 バッファを含んだ回路の場合の高集積化 を実現できた。 また、 ボルテージフォロアで通常問題になる差動入力部のトラン ジスタの敷居値のずれによるオフセッ ト誤差については、 書き込み時にボルテー ジフォロアの出力を制御回路に入力することによって誤差を内包した正しい値が メモリセルのフローティ ングゲ一卜にかきこまれるようになるので、 オフセッ ト 誤差による読み出し誤差は全く発生しない。
このようにして第 5の実施例では、 ボルテージフォロアという温度特性変化の ないバッファをメモリセルと融合することにより、 バッファの共通化による高集 積化が実現できたとともに、 正確な読み出しが実現できた。
本発明では読み出し回路に、 等価的に第 1段目に nチャネルトランジスタを入 力に持つ差動増幅器を持ち、 第 2段目に定電流源負荷を持つ反転増幅器を持つよ うな演算増幅器を用いたが、 このような回路には限定されない。 これは、 本発明 の効果が、 一つのメモリセルを読み出しているときに等価的に演算増幅器による ボルテージフ才ロアが構成されているような状態になることによって得られてお り、 演算増幅器の種類には全く依存しないことからも明らかである。 たとえば入 力部に pチャネルトランジスタを入力に持つような差動増幅段を用いてもよく、 また、 カレン トミラ一回路の代わりに定抵抗を持つ差動増幅段を用いてもよい。 また、 例えばフォールディッ ド 'カレントミラー回路を用いた演算増幅器を用い てもよい。
(実施例 6 )
図 6は、 第 6の実施例を示す図面である。 第 5の実施例とは、 読み出し選択用 トランジスタを省略したのが異なる点である。
次に、 この回路の動作について説明する。 動作は、 第 5の実施例の回路と同じ である。 異なる点は、 読み出し選択トランジスタのスィッチを用いずに、 第 2の 実施例同様、 セルに設けた電極 1 1 0， 2 0 1 , 2 0 2の電圧を制御することに よつて読み出し選択を行う点である。
この回路構成を用いた結果は第 2の実施例同様で、 明らかである。 従来必要と していた読み出し選択トランジスタを省略することによって、 素子数削減が実現 できた。
(実施例 7 )
図 7は、 第 7の実施例を示す図面である。 第 5の実施例とは、 反転増幅器の出 力端子 5 1 6を、 低インピーダンスの C M O S構成のソースフォロアバッファの 入力 7 0 1に接続し、 その出力 7 0 2を端子 5 1 7に接続したのが異なる点であ る。
次に、 この回路の動作について説明する。 動作は、 第 5の実施例の回路と同じ である。 異なる点は、 演算増幅器の出力が低インピーダンス出力になっている点 である。
この回路構成を用いた結果は次の通りである。 演算増幅器の出力が低インピー ダンスになっているため、 ボルテージフォロアの出力も低インピーダンスにな る。 このため、 高速な、 雑音に強い読み出しが可能となった。
本実施例では読み出し回路に、 等価的に第 1段目に nチャネルトランジスタを 入力に持つ差動増幅器をもち、 第 2段目に走電流源負荷をもつ反転増幅器を持つ ような演算増幅器を用いたが、 このような回路には限定されない。 これは、 本発 明の効果が、 一つのメモリセルを読み出しているときに等価的に低インピーダン ス出力の演算増幅器によるボルテージフォロアが構成されているような状態にな ることによって得られており、 低インピーダンス出力の演算増幅器の種類には依 存じないことからも明らかである。
(実施例 8 )
図 8は、 第 8の実施例を示す図面である。 第 7の実施例とは、 読み出し選択用 トランジスタを省略したのが異なる点である。
次に、 この回路の動作について説明する。 動作は、 第 7の実施例の回路と同じ である。 異なる点は、 読み出し選択をトランジスタのスィッチを用いずに、 第 2 の実施例同様セルに設けた電極 1 1 0、 2 0 1、 2 0 2の電圧を制御することに よつて読み出し選択を行う点である。
この回路構成を用いた結果は第 2の実施例同様で、 明らかである。 従来必要と していた読み出し選択トランジスタを省略することによって、 素子数削減が実現 できた。 産業上の利用可能性
(請求項 1 )
本回路によれば、 いままでのメモリに比べ大幅な高集積化が実現できる。
(請求項 2 )
スィツチを制御する回路に請求項 2のような回路を用いることにより非常に少 ない素子数で書き込み制御が行うことができ、 高集積化が実現できる。
(請求項 3 )
請求項 3のような回路を用いることにより、 スィッチを制御する回路に独立し た端子を用いて信号を入力することができ、 周辺回路の簡単化を実現できる。
(請求項 4 )
請求項 4のような回路を用いることにより、 ィンバー夕の反転閻値のずれの効 果を無視でき、 回路製造時の様々な不確定要因を無視することができる。 (請求項 5 )
スィッチに NMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 かつ PMOSトランジスタを用いた場合 に比べ小さな回路面積で同一の電流を流すことができ、 高集積化が実現できる。
(請求項 6)
スィッチに PMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 また一方ゲー卜に 0V加わったとき導通 させるスィ ッチが構成でき、 低電圧で制御可能なスィッチが実現できる。
(請求項 7)
スィッチに NM0Sトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 かつ PMOSトランジスタを用いた場合 に比べ小さな回路面積で同一の電流を流すことができ、 高集穑化が実現できる。
(請求項 8)
スィッチに PMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 また一方ゲートに 0V加わったとき導通 させるスィ ッチが構成でき、 低電圧で制御可能なスィ ッチが実現できる。
(請求項 9)
スィッチに NM0Sトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 かつ PMOSトランジスタを用いた場合 に比べ小さな回路面積で同一の電流を流すことができ、 高集積化が実現できる。
(請求項 10 )
スィ ツチに PMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 また一方ゲートに 0V加わったとき導通 させるスィ ッチが構成でき、 低電圧で制御可能なスィ ッチが実現できる。
(請求項 1 1 )
スィ ツチに トランスミ ツショ ンゲー トを用いることにより、 より高精度な電圧 伝搬を実現でき、 より高精度な制御を行うことができる。
(請求項 12 )
本回路によれば、 今までのメモリに比べ大幅な高集積化が実現できる。 (請求項 13)
スィツチを制御する回路に請求項 1 1のような回路を用いることにより非常に 少ない素子数で書き込み制御が行うことができ、 高集積化が実現できる。
(請求項 14 )
スィツチを制御する回路に独立した端子を用いて信号を入力することができ、 周辺回路の簡単化を実現できる。
(請求項 15 )
ィンバー夕の反転閾値のずれの効果を無視でき、 回路製造時の様々な不確定要 因を無視することができる。
(請求項 16)
スィツチに NMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 かつ PMOSトランジスタを用いた場合 に比べ小さな回路面積で同一の電流を流すことができ、 高集積化が実現できる。
(請求項 17 )
スィッチに PMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 また一方ゲ一卜に 0V加わったとき導通 させるスィッチが構成でき、 低電圧で制御可能なスィッチが実現できる。
(請求項 18 )
スィツチに NMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 かつ PMOSトランジスタを用いた場合 に比べ小さな回路面積で同一の電流を流すことができ、 高集積化が実現できる。
(請求項 19 )
スィツチに PMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 また一方ゲー卜に 0V加わったとき導通 させるスィッチが構成でき、 低電圧で制御可能なスィッチが実現できる。
(請求項 20)
スィツチに NMOSトランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 かつ PMOSトランジスタを用いた場合 に比べ小さな回路面積で同一の電流を流すことができ、 高集積化が実現できる。 (請求項 2 1 )
スィッチに P M O S トランジスタを用いることで半導体回路製造時、 同一基板 上に容易に回路を構成することができ、 また一方ゲー卜に 0 V加わったとき導通 させるスィツチが構成でき、 低電圧で制御可能なスィツチが実現できる。
(請求項 2 2 )
スィッチにトランスミ ッションゲートを用いることにより、 より高精度な電圧 伝搬を実現でき、 より高精度な制御を行うことができる。
(請求項 2 3 )
複数のメモリセルに共通の低インピーダンスバッファを設けることで、 高速な 読み出しを実現でき、 かつ 1つのメモリセルに低インピーダンスバッファを設け た時に比べ高集積化が実現できる。
(請求項 2 4 )
低インピーダンスバッファとして、 P M O S型トランジスタと N M O S トラン ジスタを用 t、て相補型に構成されたプッシュプル構成のソースフォロアを用いる ことで、 メモリセルと同一の製造プロセスで製造することができる。
(請求項 2 5 )
スィツチを制御する回路に請求項 2 5のような回路を用いることにより非常に 少ない素子数で書き込み制御が行うことができ、 高集穡化が実現できる。
(請求項 2 6 )
請求項 2 6のような回路を用いることにより、 スィッチを制御する回路に独立 した端子を用いて信号を入力することができ、 周辺回路の簡単化を実現できる。
(請求項 2 7 )
請求項 2 7のような回路を用いることにより、 インパ一夕の反転閩値のずれの 効果を無視でき、 回路製造時の様々な不確定要因を無視することができる。
(請求項 2 8 )
複数のメモリセルに共通の低ィンピーダンスバッファを設けることで、 高速な 読み出しを実現でき、 かつ 1つのメモリセルに低ィンピーダンスバッファを設け た時に比べ高集積化が実現できる。
(請求項 2 9 ) 低ィンピーダンスバッファとして、 P M O S型トランジスタと N M O S トラン ジスタを用 t、て相補型に構成されたプッシュプル構成のソースフォロアを用いる ことで、 メモリセルと同一の製造プロセスで製造することかできる。
(請求項 3 0 )
スィツチを制御する回路に請求項 3 0のような回路を用いることにより非常に 少ない素子数で書き込み制御が行うことができ、 高集積化が実現できる。
(請求項 3 1 )
請求項 3 1のような回路を用いることにより、 スィッチを制御する回路に独立 した端子を用いて信号を入力することができ、 周辺回路の簡単化を実現できる。
(請求項 3 2 )
請求項 3 2のような回路を用いることにより、 ィンバ一夕の反転閎値のずれの 効果を無視でき、 回路製造時の様々な不確定要因を無視することができる。
(請求項 3 3 )
複数のメモリセルに共通のバッファを設けることで、 高速名読み出しを実現で き、 なおかつ、 そのそのバッファを演算増幅器のボルテージフォロワ動作させる ことにより、 雑温やドリフ卜に強い書き込み、 読み出しを実現できる。
(請求項 3 4 )
スィツチを制御する回路に請求項 3 4のような回路を用いることにより非常に 少ない素子数で書き込み制御が行うことができ、 高集積化が実現できる。
(請求項 3 5 )
請求項 3 5のような回路を用いることにより、 スィツチを制御する回路に独立 した端子を用いて信号を入力することができ、 周辺回路の簡単化を実現できる。
(請求項 3 6 )
請求項 3 6のような回路を用いることにより、 ィンパー夕の反転閾値のずれの 効果を無視でき、 回路製造時の様々な不確定要因を無視することができる。
(請求項 3 7 )
複数のメモリセルに共通のバッファを設けることで、 高速名読み出しを実現で き、 なおかつ、 そのそのバッファを演算増幅器のボルテージフォロワ動作させる ことにより、 雑温やドリフ卜に強い書き込み、 読み出しを実現できる。 (請求項 3 8 )
スイツチを制御する回路に請求項 3 8のような回路を用いることにより非常に 少な t、素子数で書き込み制御が行うことができ、 高集積化が実現できる。
(請求項 3 9 )
請求項 3 9のような回路を用いることにより、 スィツチを制御する回路に独立 した端子を用いて信号を入力することができ、 周辺回路の簡単化を実現できる。
(請求項 4 0 )
請求項 4 0のような回路を用いることにより、 ィンバ一夕の反転閾値のずれの 効果を無視でき、 回路製造時の様々な不確定要因を無視することができる。

Claims

請求の範囲
1. 電気的に絶縁された第 1のフローティングゲ一トを有する第 1の MOS型 トランジスタと、 前記第 1のフローティ ングゲ一トと容 i結合する第 1の電極 と、 前記第 1のフローティングゲ一卜とトンネル接合を介して設けられた第 2の 電極と、 前記第 2の電極とスィツチを介して接統されている第 3の電極からなる 半導体装置を 2つ以上有し、 それぞれの半導体装置の前記第 3の電極同士を共通 に接続した第 4の電極と、 それぞれの前記第 1の MOS型トランジスタのソース 電極同士を共通に接続した第 5の電極と、 前記第 4の電極と容量結合する第 6の 電極と、 前記第 4の電極とスィッチを介して接続する第 7の電極とを備えたこと を特徴とする不揮発性半導体メモリ装置。
2. 前記第 5の電極とスィッチを介して接続する第 8の電極と容量結合する第 2のフローティ ングゲ一トによりオン ·オフ制御される他の MO S型トランジス 夕を少なくとも 1つ用いて構成されたインバーター回路の出力信号、 もしくはそ の出力信号を所定の段数のインバータを通した信号によって、 前記第 4と第 7の オン · オフが制御されるように構成されていることを特徴とする請求項 1記載の 不揮発性半導体メモリ装置。
3. 前記第 2のフローティ ングゲ一卜がスィツチを介して信号線に接続されて いることを特徴とする請求項 2記載の不揮発性半導体メモリ装置。
4. 前記第 2のフローティングゲートがスィッチを介して前記他の MOS型卜 ランジス夕を少なくとも一つ用いて構成されたィンバータ回路の出力端子に接続 されていることを特徴とする請求項 2記載の不揮発性半導体メモリ装置。
5. 前記第 2と第 3の電極を接続するスィッチとして、 NMOS型トランジス 夕を用いたことを特徴とする請求項 2記載の不揮発性半導体メモリ装置。
6. 前記第 2と第 3の電極を接続するスィッチとして、 PMOS型トランジス 夕を用いたことを特徴とする請求項 2記載の不揮発性半導体メモリ装置。
7. 前記第 4と第 7の電極を接続するスィッチとして、 NMOS型トランジス 夕を用いたことを特徴とする請求項 2記載の不揮発性半導体メモリ装置。
8. 前記第 4と第 7の電極を接繞するスィッチとして、 PMOS型トランジス タを用いたことを特徴とする請求項 2記載の不揮発性半導体メモリ装置。
9. 前記第 5と第 8の電極を接続するスィッチとして、 NMOS型卜ランジス 夕を用いた請求項 2記載の不揮発性半導体メモリ装置。
10. 前記第 5と第 8の電極を接続するスィッチとして、 PMOS型トランジ スタを用いた請求項 2記載の不揮発性半導体メモリ装置。
1 1. 前記第 5と第 8の電極を接続するスィッチとして、 PMOS型トランジ スタと NMOS型トランジスタを一つづつもちいて相補型に構成されたトランス ミ ツションゲー 卜を用いた請求項 2記載の不揮発性半導体メモリ装置。
1 2. 電気的に絶縁された第 3のフローティ ングゲ一トを有する第 2の MOS 型トランジスタと、 前記第 3のフローティ ングゲ一卜と容量結合する第 9の電極 と、 前記第 3のフローティングゲ一トと卜ンネル接合を介して設けられた第 10 の電極と、 前記第 1 0の電極とスィッチを介して接続された第 1 1の電極と、 前 記第 2の M OS型トランジスタのソースとスィツチを介して接続された第 1 2の 電極からなる半導体装置を 2つ以上有し、 それぞれの半導体装置の前記第 1 1の 電極同士を共通に接続した第 13の電極と、 それぞれの前記第 1 2の電極を共通 に接続した第 14の電極と、 前記第 1 3の電極と容量結合する第 1 5の電極と、 前記第 1 3の電極とスィツチを介して接続する第 1 6の電極とを備えたことを特 徴とする不揮発性半導体メモリ装置。
1 3. 前記第 14の電極とスィツチを介して接続する第 17の電極と容量結合 する第 4のフローティ ングゲ一 トによりオン ，オフ制御される他の MO S型トラ ンジス夕を少なくとも 1つ用いて構成されたィンパ一タ一回路の出力信号、 もし くはその出力信号を所定の段数のインバータを通した信号によって、 前記第 1 3 の電極と前記第 1 6の電極のオン ·オフが制御されるように構成されていること を特徴とする請求項 1 2記載の不揮発性半導体メモリ装置。
1 4. 前記第 4のフローティ ングゲートがスィッチを介して信号線に接続され ていることを特徴とする請求項 1 3記載の不揮発性半導体メモリ装置。
1 5. 前記第 4のフローティングゲ一トがスィツチを介して前記他の MO S型 トランジスタを少なくとも一つ用いて構成されたィンバ一夕回路の出力端子に接 続されていることを特徴とする請求項 1 3記載の不揮発性半導体メモリ装置。
16. 前記第 10と第 1 1の電極を接続するスィツチとして、 NMOS型トラ ンジスタを用いたことを特徴とする請求項 13記載の不揮発性半導体メモリ装 置。
17. 前記第 10と第 1 1の電極を接铳するスィッチとして、 PMOS型トラ ンジスタを用いたことを特徴とする請求項 13記載の不揮発性半導体メモリ装 置。
18. 前記第 13と第 16の電極を接続するスィツチとして、 NMOS型トラ ンジスタを用いたことを特徴とする請求項第 13記載の不揮発性半導体メモリ装 置。
19. 前記第 13と第 16の電極を接続するスィ ッチとして、 PMOS型トラ ンジスタを用いたことを特徴とする前記特許請求項第 13項記載の不揮発性半導 体メモリ装置。
20. 前記第 14と第 17の電極を接铳するスィッチとして、 NMOS型トラ ンジスタを用いたことを特徴とする請求項 13記載の不揮発性半導体メモリ装 置。
21. 前記第 14と第 17の電極を接続するスィ ッチとして、 PMOS型トラ ンジスタを用いたことを特徴とする請求項 13記載の不揮発性半導体メモリ装 置。
22. 前記第 14と第 17の電極を接続するスィ ッチとして、 PMOS型ト ランジス夕と NMOS型トランジスタを一つづつもちいて相補型に構成されたト ランスミ ッショ ンゲートを用いたことを特徴とする請求項 1 3記載の不揮発性半 導体メモリ装置。
23. 電気的に絶縁された第 5のフローティ ングゲ一トを有する第 3の MOS 型トランジスタと、 前記第 5のフローティ ングゲ一卜と容量結合する第 18の電 極と、 前記第 5のフローティングゲ一トと 卜ンネル接合を介して設けられた第 19の電極と、 前記第 19の電極とスィツチを介して接続されている第 20の電 極からなる半導体装置を 2つ以上有し、 それぞれの半導体装置の前記第 20の電 極同士を共通に接続した第 21の電極と、 それぞれの前記第 3の MOS型トラン ジスタのソース電極同士を共通に接続した第 22の電極と、 前記第 21の電極と 容量結合する第 2 3の電極と、 前記第 2 1の電極とスィツチを介して接続する第 2 4の電極と、 前記第 2 2の電極と低インピーダンス出力のバッファ回路を介し て接続する第 2 5の電極とを備えたことを特徴とする不揮発性半導体メモリ装 置。
2 4 . 前記第 2 2と第 2 5の電極の間を接铳する低インピーダンス出力バッフ マとして、 P M O S型トランジスタと N M O S型トランジスタをもちいて相補型 に構成されたプッシュプル構成のソースフォロアを用いたことを特徴とする請求 項 2 3記載の不揮発性半導体メモリ装置。
2 5 . 前記第 2 5の電極とスィツチを介して接続する第 2 6の電極と容量結合 する第 6のフローティングゲ一トによりオン一オフ制御される他の M O S型トラ ンジスタを少なくとも 1つ用いて構成されたィンバーター回路の出力信号、 もし くはその出力信号を所定の段数のインバータを通した信号によって、 前記第 2 1 と第 2 4のオン—オフが制御されるように構成されていることを特徴とする請求 項 2 4記載の不揮発性半導体メモリ装置。
2 6 . 前記第 6のフローティ ングゲートがスィ ッチを介して信号線に接続され ていることを特徴とする請求項 2 4記載の不揮発性半導体メモリ装置。
2 7 . 前記第 6のフローティングゲ一卜がスィツチを介して前記他の M O S型 トランジスタを少なくとも一つ用いて構成されたィンバ一タ回路の出力端子に接 続されていることを特徴とする請求項 2 4記載の不揮発性半導体メモリ装置。
2 8 . 電気的に絶縁された第 7のフローティ ングゲートを有する第 4の M O S 型トランジスタと、 前記第 7のフローティングゲ一卜と容量結合する第 2 7の電 極と、 前記第 2 7のフローティングゲ一卜と卜ンネル接合を介して設けられた第 2 8の電極と、 前記第 2 8の電極とスィツチを介して接続されている第 2 9の電 極と、 前記第 4の M O S型トランジスタのソースとスィ ツチを介して接続された 第 3 0の電極からなる半導体装置を 2つ以上有し、 それぞれの半導体装置の前記 第 2 9の電極同士を共通に接続した第 3 1の電極と、 それぞれの前記第 3 0の電 極を共通に接続した第 3 2の電極と、 前記第 3 0の電極と容量結合する第 3 3の 電極と、 前記第 3 0の電極とスィッチを介して接続する第 3 4の電極と、 前記第 3 2と低ィンピ一ダンス出力のバッファ回路を介して接続する第 3 5の電極とを 備えたことを特徴とする不揮発性半導体メモリ装置。
2 9 . 前記第 3 2と第 3 5の電極の間を接続する低インピーダンス出力バッフ ァとして、 P M O S型トランジスタと N M O S型トランジスタを用いて相補型に 構成されたプッシュプル構成のソースフォロアを用いたことを特徴とする請求項 2 8記載の不揮発性半導体メモリ装置。
3 0 . 前記第 3 5の電極とスィツチを介して接続する第 3 6の電極と容量結合 する第 8のフローティングゲ一トによりオン一オフ制御される他の MO S型トラ ンジスタを少なくとも 1つ用いて構成されたインバーター回路の出力信号、 もし くはその出力信号を所定の段数のインバー夕を通した信号によって、 前記第 3 0 と第 3 4のオン ·オフが制御されるように構成されていることを特徴とする請求 項 2 9記載の不揮発性半導体メモリ装置。
3 1 . 前記第 8のフローティングゲ一卜がスィツチを介して信号線に接続され ていることを特徴とする請求項 2 9記載の不揮発性半導体メモリ装置。
3 2 . 前記第 8のフローティングゲ一卜がスィツチを介して前記他の M O S型 トランジスタを少なくとも一つ用いて構成されたインバー夕回路の出力端子に接 続されていることを特徴とする請求項 2 9記載の不揮発性半導体メモリ装置。
3 3 . 電気的に絶緣された第 9のフローティングゲ一トを有する第 5の M O S 型トランジスタと、 前記第 9のフローティングゲ一卜と容量結合する第 3 7の電 極と、 前記第 3のフローティングゲ一卜と トンネル接合を介して設けられた第 3 8の電極と、 前記第 3 8の電極とスィッチを介して接合された第 3 9の電極か らなる半導体装置を 2つ以上有し、 それぞれの半導体装置の前記第 3 9の電極同 志を共通に接続した第 4 0の電極と、 それぞれの前記第 5の M O S型トランジス 夕のソース電極同志を共通に接続した第 4 1の電極と、 前記第 5の M O S型トラ ンジスタのドレイン電極同志を共通に接続した第 4 2の電極とを有し、 第 1の演 算増幅器の非反転入力を受け持つ M O S型トランジスタのソース電極を第 4 1の 電極につなぎ変え、 ドレイン電極を第 4 2の電極につなぎ変え、 前記第 1の演算 増幅器の反転入力を前記第 1の演算増幅器の出力に接続し、 前記第 4 0の電極と 容量結合する第 4 1の電極と、 前記第 4 0の電極とスィッチを介して接続する第 4 2の電極とを備えたことを特徴とする不揮発性半導体メモリ装置。
3 4 . 前記第 1の演算増幅器の出力の電極とスィツチを介して接続する第 4 3 の電極と容量結合する第 6のフローティ ングゲ一トによりオン一オフ制御される 他の M O S型トランジスタを少なくとも 1つ用いて構成されたィンバーター回路 の出力信号、 もしくはその出力信号を所定の段数のインバータを通した信号によ つて、 前記第 4 0と第 4 2のオン ·オフが制御されるように構成されていること を特徴とする請求項 3 3記載の不揮発性半導体メモリ装置。
3 5 . 前記第 6のフローティングゲ一トがスィツチを介して信号線に接続され ていることを特徴とする請求項 3 4記載の不揮発性半導体メモリ装置。
3 6 . 前記第 6のフローティングゲ一卜がスィツチを介して前記他の M O S型 トランジスタを少なくとも一つ用いて構成されたィンバータ回路の出力端子に接 続されていることを特徵とする請求項 3 4記載の不揮発性半導体メモリ装置。
3 7 . 電気的に絶縁された第 1 1のフローティ ングゲートを有する第 6の M O S型トランジスタと、 前記第 1 1のフローティ ングゲ一トと容量結合する第
4 4の電極と、 前記第 1 1のフローティングゲ一卜とトンネル接合を介して設け られた第 4 5の電極と、 前記第 4 5の電極とスィッチを介して接合された第 4 6 の電極と、 前記第 6の M O S型トランジスタのソースとスィツチを介して接続さ れた第 4 7の電極からなる半導体装置を 2つ以上有し、 それぞれの半導体装置の 前記第 4 6の電極同志を共通に接続した第 4 8の電極と、 それぞれの前記第 4 7 の電極同志を共通に接続した第 4 9の電極と、 前記第 4の M O S型トランジスタ のドレイン電極同志を共通に接続した第 5 0の電極とを有し、 第 2の演算増幅器 の非反転入力を受け持つ M 0 S型トランジスタのソース電極を前記第 4 9の電極 につなぎ変え、 ドレィン電極を前記第 5 0の電極につなぎ変え、 前記第 2の演算 増幅器の反転入力を前記第 2の演算増幅器の出力に接铳し、 前記第 4 8の電極と 容量結合する第 5 0の電極と、 前記第 4 8の電極とスィツチを介して接続する第 5 1の電極とを備えたことを特徴とする不揮発性半導体メモリ装置。
3 8 . 前記第 2の演算増幅器の出力の電極とスィツチを介して接続する第 5 2 の電極と容量結合する第 1 2のフローティ ングゲ一トによりオン 'オフ制御され る他の M O S型トランジスタを少なくとも 1つ用いて構成されたィンパ一夕一回 路の出力信号、 もしくはその出力信号を所定の段数のィンバータを通した信号に よって、 前記第 4 8と第 5 1のオン ·オフが制御されるように構成されているこ とを特徴とする請求項 3 7記載の不揮発性半導体メモリ装置。
3 9 . 前記第 1 2のフローティングゲ一卜がスィツチを介して信号線に接続さ れていることを特徴とする請求項 3 8記載の不揮発性半導体メモリ装置。
4 0 . 前記第 1 2のフローティングゲ一卜がスィツチを介して前記他の M O S 型トランジスタを少なくとも一つ用いて構成されたィンバ一夕回路の出力端子に 接続されていることを特徴とする請求項 3 8記載の不揮発性半導体メモリ装置。
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