+

WO1995008189A1 - Multi-chip module - Google Patents

Multi-chip module Download PDF

Info

Publication number
WO1995008189A1
WO1995008189A1 PCT/JP1994/001517 JP9401517W WO9508189A1 WO 1995008189 A1 WO1995008189 A1 WO 1995008189A1 JP 9401517 W JP9401517 W JP 9401517W WO 9508189 A1 WO9508189 A1 WO 9508189A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring board
printed wiring
chip
bare
chip module
Prior art date
Application number
PCT/JP1994/001517
Other languages
English (en)
French (fr)
Inventor
Masayoshi Yamaguchi
Mitsutoshi Sawano
Kazutoshi Hohki
Original Assignee
Kabushiki Kaisha Toshiba
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kabushiki Kaisha Toshiba filed Critical Kabushiki Kaisha Toshiba
Priority to US08/617,843 priority Critical patent/US6147876A/en
Priority to DE69434952T priority patent/DE69434952D1/de
Priority to CA002171458A priority patent/CA2171458C/en
Priority to AU76650/94A priority patent/AU690920B2/en
Priority to EP94927045A priority patent/EP0720232B1/en
Publication of WO1995008189A1 publication Critical patent/WO1995008189A1/ja
Priority to FI961176A priority patent/FI961176A0/fi

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/09181—Notches in edge pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Definitions

  • the present invention relates to a multi-chip module (MCM) in which a plurality of bare IC chips are mounted on one printed wiring board.
  • MCM multi-chip module
  • the IC mounted on the printed wiring board 1 shown in FIG. 1 has changed from a package type IC 2 to a bare IC chip 3 shown in FIG. Further progress has been made to the multi-chip module 5 shown in Figure 3.
  • the structure shown in FIG. 2 is a structure in which the bare IC chip 3 is directly mounted on the printed wiring board 1 by a die bonding method, a die bonding method, or the like.
  • the mounting area becomes smaller as compared with a case where a package type IC 2 covered with a plastic material / ceramic material package is surface-mounted on the printed wiring board 1.
  • the work (repair) for removing only the defective bare IC chip 3 is required. Because it is difficult and troublesome, the entire printed circuit board is discarded. In other words, there was a disadvantage that the yield in the manufacturing process was poor.
  • the manufacturing process of the multi-chip module 5 will be briefly described with reference to FIGS.
  • the bare IC chip 52 is die-bonded and fixed on the multilayer printed wiring board 51, and furthermore, Connect each part with wire bonding.
  • a dam frame 53 is attached to each bare IC chip 52 and sealed with a resin.
  • a galling type (Gull) is formed on an electrode pad provided on the peripheral portion of the printed wiring board 51 as an external electrode.
  • the multi-chip module 5 is completed by soldering the lead terminals 5 5 of the Wing Type).
  • this multi-chip module 5 it is possible to test the operation of the module alone, so that only a good multi-chip module 5 can be used as a printed circuit board such as a mother board (hereinafter referred to as the main printed circuit board) 1. Can be implemented.
  • the conventional multichip module 5 has the following disadvantages.
  • a large number of lead terminals 55 must be soldered around the printed wiring board 51, which increases the number of work steps, and the lead terminals 55 become the main printed wiring board 1.
  • the electronic component mounting density of the main printed wiring board 1 is reduced by the portion occupying the upper part.
  • a circuit pattern (not shown) for electrically connecting the plurality of bare IC chips 52 needs to be arranged around the bare IC chip 52, and is mounted on the printed wiring board 51.
  • the printed wiring board 51 becomes larger than the size of the bare IC chip 52.
  • the dam frame 53 for sealing the bare IC chip 52 with the resin 57 is attached, the area occupied by the dam frame 53 mounted around the individual bare IC chip 52 is large. From this point, the printed wiring board 51 becomes larger.
  • the dam frame 53 is positioned by inserting the protrusion 53a provided in the dam frame 53 into the hole 51a of the printed wiring board 51 and positioning the dam frame 53.
  • a multi-module is to be provided by providing a resistor element (resistor) for circuit adjustment and a capacitor in the multi-chip module 5, and a chip module is to be provided, a chip resistor element and chip capacitor will be provided around the bare IC chip 52. Therefore, it is necessary to provide a space for the soldering and an electrode pad for soldering these components, and therefore, the printed wiring board 51 is further increased in size. Also, after the bare IC chip 52 is sealed with resin, these chip components must be soldered. That is, the number of man-hours increases.
  • the conventional multi-chip module requires a lot of man-hours for mounting the lead terminals. Also, the size is increased by the amount of the lead terminals. In addition, the printed wiring board becomes larger because circuit patterns for connecting the bare IC chips are arranged. In addition, the man-hour for attaching the dam frame to each bare IC chip increases. Also, by installing a dam frame As a result, the printed wiring board becomes larger. Also, it was difficult to vacuum-adsorb the dam frame to adsorb the multi-chip module to the main printed wiring board.
  • the disadvantage is that the multi-chip module becomes larger and the main printed wiring board on which the module is mounted becomes larger. there were.
  • the present invention has been made to solve the above-mentioned conventional drawbacks, and can be made smaller than the conventional multi-chip module, the number of manufacturing steps is reduced, and the process of mounting on a main printed wiring board by vacuum suction is performed.
  • An object of the present invention is to provide a multi-chip module that facilitates the operation.
  • a multi-chip module is configured such that the first invention includes a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, and the printed wiring board is formed of another printed wiring board.
  • the outer peripheral surface of the printed circuit board has a shape in which a through hole is cut in half lengthwise, and an external electrode pad to be soldered to another printed circuit board is provided.
  • a second invention comprises a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, and a multi-layer printed wiring board mounted on another printed wiring board.
  • a circuit pattern is provided on a surface of at least one of a plurality of regions of a printed wiring board on which a plurality of bare IC chips are mounted, and an insulating layer is provided on this circuit pattern.
  • a circuit pattern is provided on at least one surface of a plurality of regions of the printed wiring board on which a plurality of bare IC chips are mounted, and an insulating film is provided on the circuit pattern. Layers are provided.
  • a fourth invention is a multi-chip module including a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, wherein the printed wiring board is mounted on another printed wiring board.
  • At least one of a printed resistor element and a printed dielectric is provided on a surface of at least one of a plurality of regions of the printed wiring board on which a plurality of bare IC chips are mounted,
  • An insulating layer is provided on the printed resistive element and the printed dielectric.
  • the multi-chip module according to the fifth invention is characterized in that at least one of the printed resistive element and the printed dielectric is provided on a surface of at least one of a plurality of regions of the printed wiring board on which a plurality of bare IC chips are mounted. One is provided, and an insulating layer is provided on the printed resistance element and the printed dielectric.
  • a sixth invention comprises a printed wiring board, and a plurality of bare IC chips mounted on the printed wiring board, wherein the printed wiring board is mounted on another printed wiring board.
  • the printed wiring board is formed in multiple layers, and an interstitial via hole is provided from the mounting surface side of the bare IC chip to the inner layer. It is configured to be electrically connected through a conductor layer provided in the semiconductor device.
  • the printed wiring board is formed in multiple layers, and the printed wiring board extends from the mounting surface side of the bare IC chip to the inner layer.
  • a provisional via hole is provided, and the bare IC chips are electrically connected to each other through the interstitial via hole and a conductor layer provided in an inner layer.
  • An eighth invention is a multi-chip module comprising a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, wherein the printed wiring board is mounted on another printed wiring board.
  • the printed wiring board is formed in multiple layers, and a resistance element having both ends electrically connected to a conductor layer provided in the inner layer is provided in the inner layer.
  • the multi-chip module of the ninth invention has a configuration in which the printed wiring board is formed in multiple layers, and a resistance element whose both ends are electrically connected to a conductor layer provided in the inner layer is provided in the inner layer.
  • a tenth invention is a multichip module including a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, wherein the printed wiring board is mounted on another printed wiring board.
  • the printed wiring board is formed in multiple layers, and a dielectric layer in which both surfaces are electrically connected to a conductor layer provided in the inner layer is provided in the inner layer.
  • the multi-chip module of the eleventh invention has a configuration in which a printed wiring board is formed in multiple layers and a dielectric layer in which both surfaces are electrically connected to a conductor layer provided in the inner layer is provided in the inner layer.
  • a printed wiring board comprising a plurality of bare IC chips mounted on the printed wiring board, wherein the printed wiring board is mounted on another printed wiring board.
  • the printed wiring board is formed in multiple layers, and the printed circuit board provided in the inner layer is provided.
  • the resistance element whose both ends are electrically connected to the body layer and the dielectric layer whose both surfaces are electrically connected to the conductor layer provided in the inner layer are provided in the inner layer.
  • the printed wiring board is formed in multiple layers, and both ends are electrically connected to the conductor element provided in the inner layer and the conductor element provided in the inner layer. Is a configuration in which a dielectric layer electrically connected is provided in the inner layer.
  • the multi-chip module according to the fourteenth aspect of the present invention has at least one of a printed resistive element for trimming and a printed dielectric, which is capable of trimming, on the surface of the printed wiring board and outside the mounting area of the bare IC chip. This is the configuration provided.
  • the fifteenth invention is configured to include a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, and the printed wiring board is mounted on another printed wiring board.
  • the printed wiring board is configured to surround a plurality of bare IC chips and to be provided with a dam frame filled with a resin for sealing the bare IC chips.
  • the multi-chip module of the sixteenth invention has a configuration in which a printed wiring board surrounds a plurality of bare IC chips and is provided with a dam frame filled with a resin for sealing the bare IC chips.
  • the dam frame of the multi-chip module has a configuration in which a reinforcing portion is provided so as to partition between bare IC chips.
  • the printed wiring board is provided with an electrode pad on the periphery of the bare IC chip mounting surface, and a boundary between the electrode pad and the periphery of the electrode pad is formed. This is the reference position for attaching the dam frame to the printed wiring board.
  • an electrode pad is provided on the printed wiring board on the periphery of the bare IC chip mounting surface side, and a solder resist is provided adjacent to the electrode pad. The boundary between the solder and the solder register is the reference position for attaching the dam frame to the printed wiring board.
  • the multi-chip module of the second invention is configured so that the resin for sealing bare IC chips is filled in the dam frame within a range in which the upper surface does not become higher than the upper end surface of the dam frame.
  • the multi-chip module according to the twenty-first invention has a configuration in which a bare IC chip is mounted on a printed wiring board by flip-chip bonding.
  • the twenty-second invention is configured to include a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, and the printed wiring board is mounted on another printed wiring board In the multi-chip module, through holes are provided at the ends of the printed wiring board as external electrode pads that are soldered to other printed wiring boards.
  • the twenty-third invention comprises a printed wiring board and a plurality of bare IC chips mounted on the printed wiring board, and the printed wiring board is mounted on another printed wiring board.
  • an external electrode pad to be soldered to another printed wiring board is formed to extend on the outer peripheral surface of the printed wiring board.
  • the twenty-fourth invention has a configuration in which the multichip module is arranged in a parallel or vertical state on another printed wiring board, and the external electrode pads are soldered to the land of the other printed wiring board.
  • the multi-chip module according to the twenty-fifth invention dams bare IC chips. It is arranged in a frame, filled with resin, sealed with the paired IC chips, and further arranged with bare IC chips on the dam frame and the resin.
  • the multichip module of the 26th invention has a configuration in which a through-hole or a concave portion for disposing a bare IC chip is provided in a printed wiring board, and a bare IC chip is disposed in the through-hole or concave portion to perform connection by wire bonding. is there.
  • the multi-chip module according to the twenty-seventh aspect of the present invention provides a through-hole in another printed wiring board, fits the multi-chip module into the through-hole, and arranges the external electrode pad of the multi-chip module to another printed circuit board. It is configured to connect to the land pattern of the printed circuit board.
  • the multichip module of the twenty-eighth invention has a configuration in which a bare IC chip is directly connected to an external electrode pad by wire bonding.
  • the multi-chip module according to the twentieth aspect of the invention has a configuration in which at least one of a printed resistor element and a printed dielectric is formed, and a printed conductor that is an inductor for processing a high-frequency signal is formed.
  • a multi-chip module according to a thirtieth aspect of the present invention has a configuration in which a flexible wiring board is used as another printed wiring board on which the multi-chip module is arranged.
  • the multi-chip module of the thirty-first invention is configured such that the dam frame is made of a metal member for radiating heat of the bare IC chip, and the bare IC chip is sealed with a heat conductive resin.
  • a multi-chip module according to a thirty-second aspect of the present invention has a configuration in which a member of a dam frame made of a metal member extends to a position for closing an upper part of the bare IC chip, and seals the bare IC chip with a heat conductive resin.
  • the multi-chip module of the 33rd invention is configured to include a conductive cover for electromagnetically shielding a bare IC chip arranged on a printed wiring board.
  • the multi-chip module according to the thirty-fourth aspect has a configuration provided with a conductive cover disposed on another printed wiring board for electromagnetically shielding the multi-chip module.
  • the multi-chip module according to the thirty-fifth invention is configured such that a multilayer printed wiring board is one or a combination of a ceramic material, a glass epoxy material, and a resin material.
  • the multi-chip module according to the first, fifth, seventh, ninth, ninth, eleventh, sixteenth, twenty-second, twenty-third, and twenty-eighth inventions according to this configuration uses this multi-chip module.
  • the shape of a through-hole cut in half vertically for soldering to another printed wiring board to be placed or the external electrode pad of the through-hole, and the external electrode pad extends and the printed wiring board Since the bare IC chip is directly connected to the external electrode pad by wire bonding, the bare IC chip is connected to the peripheral edge of the printed wiring board like a conventional multi-chip module. There is no need to provide a lead terminal.
  • a circuit pattern is formed on the bottom surface side of the bare IC chip on the surface of the printed wiring board. This reduces the number of circuit patterns required around the bare IC chip.
  • a lead terminal is provided similarly to the multi-chip module according to the first and second aspects. No longer needed, Bear I. Chips
  • a resistor is provided on the surface of the printed wiring board and on the bottom side of the bare IC chip. Since elements, capacitors, and inductors can be formed, there is no need to provide chip resistor elements, chip capacitors, and inductors around the bare IC chip.
  • the multi-chip module includes a ceramic material, a glass epoxy material, a resin material, or a combination of multiple layers.
  • a plurality of bare IC chips are electrically connected to each other through a conductor layer provided in an inner layer of the printed wiring board and an interstitial via hole. Therefore, the number of circuit patterns that need to be provided around the bare IC chip is reduced.
  • the resistance element can be formed in the inner layer of the printed wiring board, it is not necessary to provide the chip resistance element on the surface of the printed wiring board.
  • the capacitor is formed in the inner layer of the printed wiring board, so that it is not necessary to provide the chip capacitor on the surface of the printed wiring board.
  • the multi-chip module according to the first, second, third, and sixth inventions has a resistive element, a capacitor, and an inductor formed in an inner layer of a printed wiring board. Therefore, there is no need to provide chip resistance elements, chip capacitors, and inductors on the surface of the printed wiring board.
  • a printable resistive element, a printed dielectric, and a printed inductor that can be trimmed are provided, and any one of the first to the thirteenth is provided.
  • a plurality of bare IC chips are surrounded by one dam frame, and it is not necessary to provide a dam frame for each bare IC chip.
  • the reinforcing portion is provided on the dam frame, so that thermal distortion during resin sealing and reflow soldering can be reduced.
  • the dam frame is attached to the printed wiring board with reference to the boundary between the electrode pad and the periphery of the electrode pad.
  • a solder resist for example, green
  • an electrode pad for example, gold
  • the portion surrounded by the dam frame of the multi-chip module is vacuum-adsorbed. It can be easily absorbed by a vessel.
  • the bare IC chip is mounted on the printed wiring board by flip chip bonding, so that the surface of the printed wiring board is bonded around the bare IC chip. There is no need to provide additional pads.
  • the multi-chip module according to the twenty-fourth aspect since the multi-chip module is arranged in a state parallel or perpendicular to another printed wiring board, the degree of freedom of the arrangement can be obtained.
  • the bare IC chip is filled in the dam frame with resin and sealed, and the bare IC chip is further disposed on the dam frame and the resin. Are deployed more.
  • the bare IC chip is arranged in the through hole or the concave portion of the printed wiring board and is connected by wire bonding.
  • the overall thickness is reduced.
  • the multi-chip module since the multi-chip module is arranged on the flexible wiring board, the three-dimensional arrangement is possible.
  • the dam frame of the metal member is sealed with the heat conductive resin, the bare IC chip is reliably radiated.
  • the bare IC chip or the multichip module is electromagnetically shielded by surrounding it with a conductive cover so that the electrodes are not short-circuited.
  • FIG. 1 is a plan view showing a printed wiring board on which a conventional package type IC is mounted.
  • FIG. 2 is a perspective view showing a printed wiring board on which a conventional bare IC chip is mounted.
  • FIG. 3 is a perspective view showing a conventional multichip module.
  • FIG. 4 is an enlarged view showing a main part of a printed wiring board and a dam frame of the multi-chip module shown in FIG.
  • FIG. 5 is a manufacturing process diagram of the multi-chip module shown in FIG.
  • FIG. 6 is a cross-sectional view showing a state in which the multichip module shown in FIG. 1 is mounted.
  • FIG. 7 is an exploded perspective view showing the multichip module of the first embodiment of the present invention.
  • FIG. 8 is a perspective view showing an assembled state of the multichip module shown in FIG.
  • FIG. 9 is a perspective view showing a state in which the multichip module of FIG. 8 is mounted on a main printed wiring board.
  • FIG. 10 is a cross-sectional view showing a main part of the multichip module of FIG.
  • FIG. 11 is a perspective view showing a multichip module according to a second embodiment of the present invention.
  • FIG. 12 is a perspective view showing a printed wiring board in the multichip module of FIG.
  • Fig. 13 is a perspective view showing the printed wiring board shown in Fig. 12 from the back.
  • FIG. 14 is a plan view showing the printed wiring board of FIG.
  • FIG. 15 is a perspective view showing a dam frame in the multi-chip module of FIG.
  • FIG. 16 is a perspective view showing a printed wiring board with a dam frame.
  • FIG. 17 is a perspective view showing a state in which a bare IC chip is mounted on a printed wiring board with a dam frame.
  • FIG. 18 is a manufacturing process diagram of a printed wiring board with a dam frame.
  • FIG. 19 is a mounting process diagram of the bare IC chip.
  • FIG. 20 is a sectional view showing a state in which the multichip module of FIG. 17 is mounted.
  • FIG. 21 is a cutaway perspective view showing a printed wiring board of a multichip module according to a third embodiment of the present invention.
  • FIG. 22 is an enlarged view showing a main part of the printed wiring board of FIG.
  • FIG. 23 is an enlarged view showing a main part of the printed wiring board of FIG.
  • FIG. 24 is an exploded perspective view showing a multichip module according to a fourth embodiment of the present invention.
  • FIG. 25 is a perspective view showing an assembled state of the multi-chip module of FIG.
  • FIG. 26 is a perspective view showing a state where the multichip module of FIG. 25 is mounted on a main printed wiring board.
  • FIG. 27 is a perspective view showing a modification of the external electrode pad.
  • FIG. 28 is a modified example of the embodiment, and is a cross-sectional view showing a state in which the multichip module is attached to the main printed wiring board.
  • FIG. 29 is a modified example of the embodiment and is a cross-sectional view showing an arrangement state of a multi-chip module.
  • FIG. 30 is a modified example of the embodiment, and is a perspective view showing a state in which a multi-chip module is arranged on a flexible wiring board.
  • FIG. 31 is a modified example of the embodiment, and is a perspective view showing a state where a bare IC chip is covered with a conductive member cover and electromagnetically shielded.
  • FIG. 32 is a perspective view showing a modified example of the embodiment, in which the entire multi-chip module is covered with a conductive member cover and electromagnetically shielded.
  • FIGS. 7 to 26 a multichip module according to a preferred embodiment of the present invention will be described with reference to FIGS. 7 to 26.
  • FIG. 7 is an exploded perspective view showing the configuration of the first embodiment of the multichip module of the present invention
  • FIG. 8 is a perspective view of the first embodiment
  • FIG. 9 is a perspective view of a multi-chip module mounted on a main printed wiring board
  • FIG. 10 is a cross-sectional view of a main part of the multi-chip module.
  • the multi-chip module 5A of the first embodiment is, for example, a multilayer printed wiring board configured by combining or combining ceramic materials, glass epoxy materials, and resin materials. 100, and three types of bare IC chips 201, 202, and 203 mounted on the printed wiring board 1 ⁇ 0.
  • the bare IC chip 201 is mounted in the area 101 indicated by a dashed line on the surface of the printed wiring board 100, and the bare IC chip 202 is located at a point on the surface of the printed wiring board 1-0. It is mounted in the area 1 ⁇ 2 indicated by the dashed line.
  • the bare IC chip 2 ⁇ 3 is the area indicated by the solid line on the surface of the printed wiring board 100. Implemented in region 103.
  • This external electrode pad 105 has a so-called through-hole cut in half vertically (through direction), and is provided around the conductor layer portion 105 a and the conductor layer portion 1 ⁇ 5 a. Conductor layer portion 105b.
  • a large number of lead pads 107 for wire bonding are arranged on the surface of the printed wiring board 100 so as to surround the regions 101 to 103.
  • a circuit pattern 109 formed on the surface of the printed wiring board 100 and a printed wiring board 1 ⁇ 0 are formed between the lead pad 107 and the external electrode pad 105.
  • the through-holes 1 1 1 and 1 2 are connected via an interstitial via hole 1 1 2.
  • the circuit pattern 109 on the surface of the printed wiring board 1 ⁇ 0 and the conductor layer of the inner layer 116 are connected by an interstitial via hole 112.
  • the interstitial via hole 112 does not penetrate to the back side of the printed wiring board 10 ⁇ , and when the multi-chip module 5A is mounted on the main printed wiring board 1 in a later process. No short circuit occurs between the conductor on the main printed wiring board 1 side.
  • the circuit pattern 109 on the surface of the printed wiring board 100 is provided up to the inside of the areas 101 and 102, and other areas of the printed wiring board 100 are provided in this area.
  • solder-resist (Insulating layer) 1 15 is provided.
  • an island formed of a conductor layer is provided on a printed wiring board, and the bare IC chip is mounted on this island by die bonding.
  • the base IC chips 2 ⁇ 1, 202 which do not necessarily need to secure the ground potential on the printed wiring board 10 ⁇
  • the circuit pattern 109 is provided in the part.
  • the number of circuit patterns 109 that need to be arranged around the bare IC chips 201 to 203 is reduced. That is, the mounting area of the printed wiring board 100 is reduced, so that the size is reduced.
  • Silver paste is applied to each of the regions 1 1 to 1 3 of the printed wiring board 100, and the bare IC chips 201 to 203 are die-bonded. Then, as shown in Fig. 8, the lead pad 1 ⁇ 7 of the printed wiring board 1 ⁇ 0 and the electrodes of the bare IC chip 2 ⁇ 1-2 ⁇ 3, and the lead 2 ⁇ 5 to the wire 208 Then, the multi-chip module 5A is completed by wire bonding.
  • the multi-chip module 5A was subjected to a function test using the external electrode pad 105, and only a good multi-chip module 5A was mounted on the main printed wiring board 1 as shown in Fig. 9. it can.
  • the external electrode pads 105 formed on the outer peripheral surface of the printed wiring board 100 are soldered to the main printed wiring board 1, so that The mounting area (area) of the multi-chip module required on the printed wiring board 1 side should have a space of about 10 ⁇ area of the printed wiring board.
  • FIG. 11 is a perspective view showing the configuration of the second embodiment
  • FIG. 12 is a perspective view of a printed wiring board.
  • FIG. 13 is a perspective view showing the printed wiring board from the back
  • FIG. 14 is a plan view of the printed wiring board.
  • FIG. 15 is a perspective view of a dam frame
  • FIG. 16 is a perspective view of a printed wiring board with a dam frame.
  • FIG. 17 is a perspective view showing a state in which a bare IC chip is mounted on a printed wiring board with a dam frame
  • FIG. 18 is a manufacturing process diagram of the printed wiring board with a dam frame.
  • FIG. 19 is a mounting process diagram of a bare IC chip
  • FIG. 20 is a cross-sectional view showing mounting of a multi-chip module using a vacuum suction device.
  • the multi-chip module 5B of the second embodiment has three types of bare IC chips 201 to 2 mounted on a multilayer printed wiring board 10OA.
  • a dam frame 222 for sealing the resin is provided on the printed wiring board 10 OA so as to surround the bare IC chip 203 and the bare IC chips 201 to 203.
  • This dam frame 22 ° is filled with a resin 23 ° for sealing the chips 23 ⁇ 2 ° 3.
  • the structure of the printed wiring board 10 ° A is the same as that of the printed wiring board 10 ⁇ 0 of the first embodiment.
  • a large number of external electrode pads 105 are provided on the outer peripheral surface of the printed wiring board 10OA in the shape of a through hole cut in half vertically. I have. Also, on the surface of the printed wiring board 100A, a number of lead pads for wire bonding are formed so as to surround the mounting area 101 to 103 of the bare IC chips 201 to 203. 107 is provided.
  • solder resists 115 serving as insulating layers are formed so as to cover areas other than the external electrode pad 105, the lead pad 107 and the region 103. Are formed.
  • the solder register 115 is also provided between the external electrode pads 105 to prevent the occurrence of solder bridges between the external electrode pads 105. I have.
  • the resin sealing dam frame 220 has a square shape large enough to surround the entire bare IC chip 201 to 203.
  • a reinforcing portion 221 is provided so that thermal distortion does not occur in the printed wiring board 10 ° A at the time of resin sealing and reflow soldering. That is, it is divided into two parts.
  • an adhesive is applied to a predetermined portion of the printed wiring board 10OA, and the mounting to the adhesive is performed using an automatic machine.
  • this adhesive is applied to two external electrode pads (gold) 105 at diagonal positions (circles A and B) on the printed wiring board 10 OA, The border between this solder pad and the solder resist ( ⁇ ) adjacent to this pad 105 The difference is identified by an optical reader, and the boundary between the two is used as a reference position and applied to a predetermined portion of the printed wiring board 10 OA.
  • the external electrode pad 105 is made of gold, and the solder resist 115 has a color (for example, green) that is easier to recognize than the printed wiring board 10 OA substrate (usually translucent). Therefore, the two boundaries can be accurately identified by the optical reader.
  • the dam frame 220 is placed at a predetermined position where the adhesive of the printed wiring board 10 OA is applied, using the above two boundary portions as reference positions, and the adhesive is cured to form the dam frame 220. Fix it to the printed wiring board 10 OA (Fig. 16).
  • the positioning of the dam frame 220 optically identifies the boundary between the external electrode pad 105 and the solder resist 115 based on the color difference, and uses this boundary as a reference. This is done as a position. In this case, it is not necessary to form and arrange a conventional positioning hole in the printed wiring board 1 • 0 A, and the processing step is facilitated.
  • the bare IC chip mounting process is as follows: first, a silver paste is applied to the printed wiring board 1 After bonding, the lead pad 107 of the printed wiring board 10 ° A and the electrode pads of the bare chips 2 ⁇ 1 to 203 are wire-bonded with the wire 208 (Fig. 17). ). Then, the resin 230 is filled into the dam frame 220, and the bare IC chips 201 to 203 are sealed with the resin (FIG. 11). After curing, the function test is performed. Also, in the multi-chip module 5B of the second embodiment, FIG.
  • a process is adopted in which the portion surrounded by the dam frame 220 is suctioned using the vacuum suction device 7 and mounted on the main printed wiring board 1.
  • the dam frame 220 since the dam frame 220 has a size surrounding the three bare IC chips 201 to 203, a sufficient suction area can be secured.
  • the resin 230 is filled so that the upper surface thereof is equal to or slightly lower than the upper end surface of the dam frame and maintains a predetermined flatness, the multi-chip module using the adsorber 7 is used. 5 B can be easily and reliably adsorbed.
  • a dam frame 220 is provided and filled with a resin 23 ° for sealing the chips 201 to 230. Therefore, another bare IC chip 201 to 203 can be arranged on the dam frame 220 and the resin 230.
  • a more versatile multi-chip module can be configured by the stacked bay IC chips 2 ⁇ 1-2 ° 3.
  • the heat radiation of the bare IC chips 210 to 203 can be increased. it can.
  • the bare IC chips 201 to 203 can efficiently emit heat when performing power amplification or the like.
  • the area of the dam frame is increased by extending the dam frame 220 to the resin 230, the heat radiation area is increased, and heat is more efficiently radiated.
  • FIG. 21 is a partially cutaway perspective view of a printed wiring board according to the third embodiment
  • FIG. 22 is a cross-sectional view of a resistance element portion of the printed wiring board of FIG. Fig. 17 shows the capacitor of the printed wiring board in Fig. 21. It is sectional drawing.
  • the multi-chip module according to the third embodiment includes a resistor element and a capacitor for signal adjustment with another multi-chip module mounted on the main printed wiring board 1 by using the multi-chip module according to the first or second embodiment. It is designed to be incorporated into modules 5A and 5B. Therefore, the printed wiring board 1 • 0B is formed by laminating substrates 118 made of ceramic material, glass epoxy material, resin material, and other materials.
  • a large number of external electrode pads 1 ⁇ 5 each having a through hole cut in half vertically are provided on the outer peripheral surface.
  • a large number of lead pads 107 are provided on the surface so as to surround the mounting area of the bare IC chips 201 to 203.
  • a circuit pattern 109 provided on the surface of the printed wiring board 1 ⁇ 0B, a through-through hole 111, an interface They are connected by one stationary via hole 112 and a conductor layer 119 provided in the inner layer.
  • a resistive element 121 and a capacitor 122 are formed inside the printed wiring board 100B.
  • the resistive element 122 is formed by forming a resistive element 124 on a substrate 118 by screen printing or the like. 1 1 9 connected.
  • the capacitor 122 prints a dielectric layer 126 on one conductor layer 119, and forms one conductor layer 119 and the other conductor layer 112 as shown in FIG.
  • the substrate 9 is formed by laminating the substrates 118 so as to sandwich the dielectric layer 126 between them. Note that the conductor layer 119 connected to the resistor 122 and the capacitor 122 is an interface.
  • an Ag—Pd-based paste or a Rh oxide-based paste is used as the resistance element 124, and a barium titanate crystallized glass material or the like is used as the dielectric layer 126.
  • the resistive element 121 and the capacitor 122 are arranged in the printed wiring board 100B, the resistive element and the capacitor can be formed without increasing the size of the multi-chip module. It can be incorporated into a multichip module.
  • FIG. 24 is an exploded perspective view showing the configuration of the fourth embodiment
  • FIG. 25 is a perspective view of a multichip module
  • FIG. 26 is a perspective view of a multi-chip module mounted on a main printed wiring board.
  • a plurality of bare IC chips are surface-mounted on a printed wiring board by flip chip bonding.
  • the multi-chip module 5D includes a multilayer printed wiring board 100D and three types of bare IC chips 201D and 202 mounted on the printed wiring board 100D. D, 2 ⁇ 3D.
  • the bare IC chips 201D to 203D are surface-mounted on regions 101D, 102D, and 103D indicated by dashed lines on the surface of the printed wiring board 100D, respectively.
  • a number of external electrode pads 1 ⁇ 5 soldered to the main printed wiring board 1 shown in Fig. 26 are provided on the outer peripheral surface of the printed wiring board 10 ⁇ D.
  • a number of pads 131 for flip-chip bonding are provided in regions 101D to 103D.
  • the circuit pattern 109, the printed resistive element 133, the printed dielectric 134, and the printed circuit board 100D provided on the surface of the printed circuit board 100D are provided between the pad 131 and the external electrode pad 1 ° 5. Are connected by the through hole 1 1 1 and the interstitial via hole 1 1 2.
  • the circuit pattern 109 on the printed wiring board 1 ⁇ 0 D and the inner layer conductor are connected to each other by the interstitial via holes 112 so that the printed wiring board 100 The number of circuit patterns that need to be arranged on the surface of D is reduced.
  • the area immediately below the flip-chip bonded base IC chips 201D to 203D, that is, the area A printed resistive element 133 and a printed dielectric 134 are provided in the portions 101D to 103D.
  • the multichip module can be further downsized.
  • the surface of the printed wiring board 100D is provided with a flip-chip bonding pad 131 and an external electrode pad 105. Except for the portion, a solder resist 115 is provided.
  • a print resistor element 136 for trimming On the surface of the printed wiring board 1 ⁇ D, outside the areas 101D to 1 ⁇ 3D, there are provided a print resistor element 136 for trimming and a print derivative 137 for trimming. Have been. Especially high frequencies In the high-frequency circuit handled, when a resistive element or dielectric is formed by printing, fine adjustments such as setting the tuning frequency to a predetermined center frequency and matching the characteristic impedance are required. When the printed dielectric is formed in the inner layer or below the bare IC chip, fine adjustment cannot be performed. A printed dielectric material 137 is provided on the surface of the printed wiring board 100D.
  • the above printed wiring board 100 D area 1 0 1 D to 103 D pad 1 3 1 bears a bare IC chip 2 ⁇ 1 D to 203 D by flip chip bonding method As a result, a multi-chip module 5D is formed.
  • this flip chip bonding method there is no need to provide a bonding pad around the bare IC chip, so the multi-chip module can be smaller than the bonding method.
  • the multi-chip module 5D was subjected to a function test using the external electrodes 105 in the same manner as the multi-chip module 5A in the first embodiment, and then, as shown in FIG. Then, only the good multi-chip module 5D is mounted on the main printed wiring board 1.
  • the base for mounting this multi-chip module 5D on the surface is also soldered to the main printed wiring board 1 because the external electrodes 105 formed on the outer peripheral surface of the printed wiring board 100D are soldered.
  • the mounting area of the multi-chip module required on the side of the main printed wiring board 1 should secure a space of about 1 ⁇ 0 D area of the printed wiring board. To.
  • the printing resistor element and the printing in the third embodiment and the fourth embodiment together with the dielectric (capacitor), it is possible to form a printed conductor that is an inductor.
  • an oscillation circuit / tuning circuit for processing a high frequency signal can be configured.
  • the external electrode pad 105 has a shape in which the through hole is cut in half lengthwise (through direction). However, as shown in FIG. In addition, a through hole 106a may be provided in its place, and this through hole may be used as an external electrode pad. In this case, when the printed circuit board 100 has a structure in which the outer periphery may come into contact with the metal member, short circuit (contact) can be prevented. The same applies to the second to fourth embodiments.
  • the land part of the external electrode pad is replaced with a printed wiring board 100 0 as shown in FIG.
  • a pattern 106 b extending to the outer periphery of the printed circuit board may be provided, and each pattern 106 b may be connected to the main printed wiring board (another printed wiring board) 1. . This stage also simplifies the preparation process.
  • the multi-chip module is arranged parallel to the main printed wiring board (other printed wiring board) 1, but as shown in FIG. May be arranged and connected.
  • two main printed wiring boards (other printed wiring boards) 1 arranged in parallel may be arranged vertically.
  • the degree of freedom of the arrangement is obtained.
  • the thickness of the main printed wiring board 1 can be reduced.
  • a bare IC chip may be provided in a printed wiring board with a through-hole or a recess formed therein and fitted into the through-hole or the recess. The same applies to the second to fourth embodiments. In this case, the thickness can be reduced.
  • the multi-chip module is formed by connecting the lead pad 107 of the printed wiring board 100 and the electrode pad 205 of the bare IC chips 201 to 203 with the wire 208. Bonding is performed, but depending on the electrical configuration, the lead pad 107 is not provided, and the electrode pad 205 of the bare IC chip 201 to 203 is connected to the wire 208.
  • the external electrode pads 1 0 5 which may c this so as to directly connect the case to the configuration of the print wiring board 1 0 0 is simplified. The same applies to the third embodiment to the fourth embodiment.
  • the flexible printed circuit board F when used for the main printed circuit board 1, a three-dimensional arrangement of the multi-chip module becomes possible.
  • the bare IC chip can be covered with a cover Sa made of a conductive member (metal, conductive resin) and electromagnetically shielded.
  • the multi-chip module may be covered with a cover Sb of a conductive member (metal, conductive resin) to electromagnetically shield the entire multi-chip module.
  • the multi-chip module of the twenty-eighth invention has a shape in which a through hole for soldering to another printed wiring board on which the multi-chip module is arranged is cut in half lengthwise or an external electrode pad of the through hole, and the like.
  • the external electrode pad extends and is arranged on the outer peripheral surface of the printed wiring board, and the bare IC chip is directly connected to the external electrode pad by wire bonding. This eliminates the need for a lead terminal on the periphery of the printed wiring board as in conventional multi-chip modules, and improves the mounting density of electronic components on other printed wiring boards.
  • a circuit pattern is provided on the bottom side of the bare IC chip on the surface of the printed wiring board. As a result, the number of circuit patterns required around the bare IC chip is reduced, and the printed wiring board can be reduced in size accordingly.
  • the lead terminals are provided in the same manner as the multi-chip modules according to the first and second aspects. There is no need to provide them, and the number of circuit patterns that need to be provided around the bare IC chip is reduced.
  • a resistor is provided on the surface of the printed wiring board and on the bottom side of the bare IC chip. Chip resistors and chip capacitors around the bare IC chip to form elements, capacitors, and inductors. This eliminates the need to provide sensors and inductors, and has the effect of reducing the size of the printed wiring board.
  • the multi-chip module includes a ceramic material, a glass epoxy material, a resin material, or a combination of multiple layers.
  • a plurality of bare IC chips are electrically connected to each other through a conductor layer provided in an inner layer of the printed wiring board and an interstitial via hole. This has the effect of reducing the number of circuit patterns that need to be provided around the bay IC chip and reducing the size of the printed wiring board accordingly.
  • the resistive element can be formed in the inner layer of the printed wiring board, it is not necessary to provide the chip resistive element on the surface of the printed wiring board, and the printed circuit is accordingly reduced. This has the effect that the wiring board can be reduced in size.
  • the capacitor is formed on the inner layer of the printed wiring board, and it is not necessary to provide a chip capacitor on the surface of the printed wiring board. This has the effect of reducing the size of the printed wiring board by a corresponding amount.
  • the resistive element, the capacitor, and the inductor are formed in the inner layer of the printed wiring board, the chip resistor is provided on the surface of the printed wiring board. There is no need to provide elements, chip capacitors, and inductors, and this has the effect of reducing the size of the printed wiring board by that much.
  • a printable resistive element In the multi-chip module according to the fourteenth, sixteenth, and twenty-ninth inventions, a printable resistive element, a printed dielectric, and a printed inductor that can be trimmed are provided, and any one of the first to the thirteenth is provided.
  • a single dam frame surrounds a plurality of bare IC chips, and there is no need to provide a dam frame for each bare IC chip. This has the effect that the area to be closed can be reduced, and the work of sucking and transporting the upper surface of the dam frame with a vacuum suction device can be performed easily and reliably.
  • the multi-chip module according to the seventeenth aspect of the present invention has the same effect as the fifteenth or sixteenth aspect, but also has a reinforcing portion provided on the dam frame, so that thermal distortion during resin sealing and reflow soldering can be reduced, and Has the effect that it can be easily performed.
  • the dam frame is attached to the printed wiring board based on the boundary between the electrode pad and the periphery of the electrode pad, so that any one of the fifteenth to seventeenth aspects is provided.
  • the boundary between the solder resist provided adjacent to the electrode pad and the electrode pad to prevent a solder bridge between the electrode pads is used as the reference position for mounting the dam frame.
  • the boundary part becomes color difference and clear, the identification when the optical identification device is used is surely performed, and the working efficiency is improved.
  • the portion surrounded by the dam frame of the multi-chip module is vacuum-adsorbed. It has the effect of being able to be easily absorbed by a vessel and improving the work efficiency.
  • the bare IC chip is mounted on the printed wiring board by flip chip bonding, so that the surface of the printed wiring board is bonded around the bare IC chip. There is no need to provide a pad for use with the printed wiring board, and the printed wiring board can be reduced in size accordingly.
  • the multi-chip module since the multi-chip module is arranged in a state parallel or perpendicular to another printed wiring board, there is an effect that a degree of freedom in arrangement can be obtained.
  • the bare IC chip is filled in the dam frame with resin and sealed, and the bare IC chip is further disposed on the dam frame and the resin. It is possible to arrange more components, and it has the effect that the degree of freedom of the circuit configuration and the more complicated configuration become possible.
  • the bare IC chip is arranged in the through hole or the concave portion of the printed wiring board and connected by wire bonding.
  • the bare IC chip is arranged in the through hole or the concave portion of the printed wiring board and connected by wire bonding.
  • the multi-chip module of the third invention since the multi-chip module is arranged on the flexible wiring board, the three-dimensional

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)

Description

明細書
「発明の名称」
マルチチップモジュール
技術分野
この発明は、 複数のベア I Cチップが一つのプリ ン卜配線板上 に実装されるマルチチップモジュール （M C M) に関する。
背景技術
近時の電子機器の小形化、 高機能化の要請により、 図 1に示すプ リン卜配線板 1に実装される I Cは、 パッケージタイプの I C 2か ら図 2に示すベア I Cチップ 3へ、 さらには図 3に示すマルチチッ プモジュール 5へと進展している。
図 2に示す構造は、 ベア I Cチップ 3をダイボンディ ング法、 ヮ ィャボンディ ング法等によって、 直接プリ ント配線板 1に実装する 構造である。 例えば、 プラスチック材ゃセラミ ック材の外装体で覆 たパッケージタイプの I C 2をプリン ト配線板 1に表面実装する場 合に比較して、 その実装面積が小さくなる。 この場合、 多数のベア I Cチップ 3をプリ ント配線板 1に実装した後に、 その一つでも不 良のベア I Cチップ 3が発生すると、 この不良のベア I Cチップ 3 のみを取り外す作業 （修理） が困難かつ面倒であるため実装プリ ン ト配線板ごと廃棄している。 換言すれば、 製造工程での歩留りが悪 いという欠点があった。
この欠点を解決したのが図 3に示すマルチチップモジュール 5で ある。 このマルチチップモジュール 5の製造工程を図 4及び図 5を 参照して簡単に説明する。 この工程では、 多層のプリ ン ト配線板 5 1上にベア I Cチップ 5 2をダイボンディ ングして固定し、 さらに、 ワイヤボンディ ングで各部を接続する。 次に各ベア I Cチップ 5 2 にダム枠 5 3を取り付けて樹脂で封止し、 次にプリント配線板 5 1 の周縁部分に設けられている電極パッ ドに外部電極としてガルゥィ ング型 （Gul l Wing Type) のリー ド端子 5 5をはんだ付けして、 そ のマルチチップモジュール 5を完成している。
このマルチチップモジュール 5では、 モジュール単体での動作検 査が可能であるため、 良品のマルチチップモジュール 5のみをマザ 一ボー ドなどのプリ ント配線板 （以下、 主プリ ント配線板という） 1に実装できる。
ところで、 この従来のマルチチップモジュール 5には次のような 欠点がある。 第 1にプリ ント配線板 5 1の周囲に多数のリ一ド端子 5 5をはんだ付けしなければならないため作業工数が多くなり、 ま た、 このリー ド端子 5 5が主プリ ント配線板 1上を専有するその部 分だけ主プリ ント配線板 1の電子部品実装密度が低下する。
第 2に複数のベア I Cチップ 5 2を電気的に接続するための回路 パターン （図示せず） をベア I Cチップ 5 2の周囲に配置する必要 があり、 プリ ント配線板 5 1に実装されるベア I Cチップ 5 2の大 きさに比較してプリ ン卜配線板 5 1が大形化する。
第 3に、 ベア I Cチップ 5 2を樹脂 5 7で封止するためのダム枠 5 3を取り付ける構成では、 個々のベア I Cチップ 5 2を囲む状態 に取り付けられるダム枠 5 3の占める面積が大きくなり、 この点か らもプリ ント配線板 5 1が大形化する
また、 ダム枠 5 3は、 図 4に示すように、 ダム枠 5 3に設けた突 起 5 3 aをプリ ント配線板 5 1の穴部 5 1 aに挿入して位置決めを 行って、 プリ ント配線板 5 1に接着しているが、 プリ ン ト配線板 5 1には、 多数の位置決め用の穴部 5 1 aが設けられるため、 これら の穴部 5 1 aのために回路パターンを配置し難くなり、 結果として プリ ント配線板 5 1が大形化する。
また、 図 6に示すように、 マルチチップモジュール 5のダム枠 5 3で囲まれた部分を真空吸着装置 7を用いて吸着して主プリ ント配 線板 1にマルチチップモジュールを実装する場合、 個々のダム枠 5 3が小形であり、 その十分な吸着面積を確保できないため、 吸着保 持が困難であり安定した作業ができなかった。
第 4に、 マルチチップモジュール 5に回路調整用等の抵抗素子 (抵抗器） 、 コンデサを設けて複合モジュール化を進める場合には、 ベア I Cチップ 5 2の周囲にチップ抵抗素子、 チップコンデンサを 設けるためのスペース及び、 これらの部品をはんだ付けするための 電極パッ ドを設ける必要があり、 このためプリ ン卜配線板 5 1力 さらに大形化する。 また、 ベア I Cチップ 5 2の樹脂封止を行った 後に、 これらのチップ部品のはんだ付けを行わねばならない。 すな わち、 作業工数が増加する。
—方、 マルチチップモジュール 5が実装されるプリ ン ト配線板側 にチップ抵抗素子、 チップコンデサを実装した場合には、 これらの チップ部品を含めたマルチチップモジュール 5の実装面積が増大し、 その分だけ主プリ ント配線板が大形化する。
このように、 従来のマルチチップモジュールは、 リー ド端子の取 付けの工数が多くなる。 また、 リー ド端子の分だけ大形化する。 ま た、 ベア I Cチップ間を接続する回路パターンを配置するため、 プ リ ン ト配線板が大形化する。 また、 個々のベア I Cチップへのダム 枠の取付けの工数が多くなる。 また、 ダム枠を取付けることによつ てプリ ント配線板がさらに大形化してしまう。 また、 ダム枠の部分 を真空吸着してマルチチップモジュールを主プリ ント配線板に吸着 することが困難でもあった。
さらに、 マルチチップモジュールに抵抗素子、 コンデサを設けて 複合化を進める場合に、 マルチチップモジュールが、 さらに大形化 し、 このモジュールが実装される主プリ ント配線板が大形化すると いう欠点があった。
本発明は、 上記従来の欠点を解決するべくなされたものであり、 従来のマルチチップモジュールよりも小形にできるとともに、 製造 工数が削減され、 かつ、 真空吸着による主プリ ント配線板への実装 工程が容易になるマルチチップモジュールを提供することを目的と する。
発明の開示
この発明のマルチチップモジュールは、 第 1発明がプリ ント配線 板と、 このプリ ント配線板に実装される複数のベア I Cチップとを 備えて構成され、 プリ ント配線板が他のプリ ント配線板に実装され るマルチチップモジュールにおいて、 プリ ン ト配線板の外周面には スルーホールを縦半分に切断した形状とされ、 他のプリ ント配線板 にはんだ付けされる外部電極パッ ドが設けられる構成としている。 第 2発明はプリ ン ト配線板と、 このプリ ン卜配線板に実装される 複数のベア I Cチップとを備えて構成され、 プリ ン ト配線板が他の プリ ント配線板に実装されるマルチチップモジュールにおいて、 複 数のベア I Cチップが実装されるプリ ント配線板の複数の領域の内 の少く とも一つの領域の表面には回路パターンが設けられ、 この回 路パターン上に絶縁層が設けられる構成としている。 第 3発明のマルチチップモジュールは複数のベア I Cチップが実 装されるプリ ント配線板の複数の領域の内の少く とも一つの領域の 表面には回路パターンが設けられ、 この回路パターン上に絶縁層が 設けられる構成としている。
第 4発明はプリ ント配線板と、 このプリ ント配線板に実装される 複数のベア I Cチップとを備えて構成され、 プリ ント配線板が他の プリ ン ト配線板に実装されるマルチチップモジュールにおいて、 複 数のベア I Cチップが実装されるプリ ン ト配線板の複数の領域の内 の少く とも一つの領域の表面には印刷抵抗素子及び印刷誘電体のう ちの少く とも一方が設けられ、 この印刷抵抗素子、 印刷誘電体上に 絶縁層が設けられる構成としている。
第 5発明のマルチチップモジュールは、 複数のベア I Cチップが 実装されるプリ ン ト配線板の複数の領域の内の少く とも一つの領域 の表面に印刷抵抗素子及び印刷誘電体のうちの少く とも一方が設け られ、 この印刷抵抗素子、 印刷誘電体上に絶縁層が設けられる構成 としている。
第 6発明はプリ ン卜配線板と、 このプリ ン 卜配線板に実装される 複数のベア I Cチップとを備えて構成され、 プリ ント配線板が他の プリ ント配線板に実装されるマルチチップモジュールにおいて、 プ リ ント配線板は多層に形成されるとともに、 ベア I Cチップの実装 面側から内層に至るィンタースティ シャルバィァホールが設けられ、 ベア I Cチップ間がィンタ一スティ シャルバィァホール及び内層に 設けられた導体層を通じて電気的に接続される構成としている。 第 7発明のマルチチップモジュールはプリ ント配線板は多層に形 成されるとともに、 ベア I Cチップの実装面側から内層に至るィン タースティ シャルバィァホールが設けられ、 ベア I Cチップ間がィ ンタースティ シャルバィァホール及び内層に設けられた導体層を通 じて電気的に接続される構成としている。
第 8発明はプリント配線板と、 このプリ ント配線板に実装される 複数のベア I Cチップとを備えて構成され、 プリ ン卜配線板が他の プリ ト配線板に実装されるマルチチップモジュールにおいて、 プリ ント配線板は多層に形成されるとともに、 内層に設けられた導体層 に両端が電気的に接続された抵抗素子が内層に設けられる構成とし ている。
第 9発明のマルチチップモジュールはプリ ント配線板は多層に形 成されるとともに、 内層に設けられた導体層に両端が電気的に接続 された抵抗素子が内層に設けられる構成としている。
第 1 0発明はプリント配線板と、 このプリ ント配線板に実装され る複数のベア I Cチップとを備えて構成され、 プリ ント配線板が他 のプリン ト配線板に実装されるマルチチップモジュールにおいて、 プリン 卜配線板は多層に形成されるとともに、 内層に設けられた導 体層に両面が電気的に接続された誘電体層が内層に設けられる構成 としている。
第 1 1発明のマルチチップモジュールはプリ ント配線板は多層に 形成されるとともに、 内層に設けられた導体層に両面が電気的に接 続された誘電体層が内層に設けられる構成としている。
第 1 2発明は、 プリ ント配線板と、 このプリ ント配線板に実装さ れる複数のベア I Cチップとを備えて構成され、 プリ ン ト配線板が 他のプリ ト配線板に実装されるマルチチップモジュールにおいて、 プリ ン 卜配線板は多層に形成されるとともに、 内層に設けられた導 体層に両端が電気的に接続された抵抗素子及び内層に設けらた導体 層に両面が電気的に接続された誘電体層が内層に設けられる構成と している。
第 1 3発明のマルチチップモジュールはプリ ント配線板が多層に 形成されるとともに、 内層に設けられた導体層に両端が電気的に接 続された抵抗素子及び内層に設けられた導体層に両面が電気的に接 続された誘電体層が内層に設けられる構成である。
第 1 4発明のマルチチップモジュールはプリ ント配線板の表面で あってベア I Cチップの実装領域の外側にはトリ ミ ングを可能とし た調整用の印刷抵抗素子及び印刷誘電体の少く とも一方が設けられ る構成である。
第 1 5発明はプリ ント配線板と、 このプリ ン ト配線板に実装され る複数のベア I Cチップとを備えて構成され、 プリ ント配線板が他 のプリ ン 卜配線板に実装されるマルチチップモジュールにおいて、 プリ ント配線板には複数のベア I Cチップを囲み、 ベア I Cチップ を封止する樹脂が充填されるダム枠が設けられる構成である。
第 1 6発明のマルチチップモジュールはプリ ント配線板に複数の ベア I Cチップを囲み、 ベア I Cチップを封止する樹脂が充填され るダム枠が設けられる構成である。
第 1 7発明のマルチチップモジュールのダム枠に、 ベア I Cチッ プ間を仕切る状態に補強部が設けられる構成である。
第 1 8発明のマルチチップモジュールはプリ ント配線板がベア I Cチップの実装面側の周縁部に電極パッ ドが設けられ、 この電極パ ッ ドと、 この電極パッ ドの周囲との境界部分がプリ ン卜配線板にダ ム枠を取り付ける際の基準位置となる構成である。 第 1 9発明のマルチチップモジュールはプリ ント配線板にベア I Cチップ実装面側の周縁部に電極パッ ドが設けられるとともに、 こ の電極パッ ドに隣接させてソルダーレジス トが設けられ、 電極パッ ドとソルダ一レジス卜との境界部分がプリ ント配線板にダム枠を取 り付ける際の基準位置となる構成である。
第 2◦発明のマルチチップモジュールはベア I Cチップ封止用の 樹脂が、 その上面がダム枠の上端面よりも高くならない範囲でダム 枠内に充填される構成である。
第 2 1発明載のマルチチップモジュールは、 ベア I Cチヅプがフ リ ップチップボンディ ングによりプリ ント配線板に実装される構成 である。
第 2 2発明はプリ ント配線板と、 このプリ ン ト配線板に実装され る複数のベア I Cチップとを備えて構成され、 プリ ン 卜配線板が他 のプリ ン ト配線板に実装されるマルチチップモジュールにおいて、 プリ ン卜配線板の端部にスルーホールが他のプリ ン 卜配線板にはん だ付けされる外部電極パッ ドとして設けられる構成である。
第 2 3発明は、 プリ ン ト配線板と、 このプリ ン ト配線板に実装さ れる複数のベア I Cチップとを備えて構成され、 プリ ン ト配線板が 他のプリ ン卜配線板に実装されるマルチチップモジュールにおいて、 プリ ン ト配線板の外周面に他のプリ ント配線板にはんだ付けされる 外部電極パッ ドが延在して形成される構成である。
第 2 4発明は、 当該マルチチップモジュールを他のプリ ント配線 板に平行又は垂直状態に配置して、 外部電極パッ ドが他のプリ ント 配線板のラン ドにはんだ付けする構成である。
第 2 5発明のマルチチップモジュールは、 ベア I Cチップをダム 枠内に配置し、 かつ、 樹脂を充填して当該ペア I Cチップ封止し、 このダム枠及び樹脂上に、 さらにベア I Cチップを配置する構成で あ
第 2 6発明のマルチチップモジュールは、 ベア I Cチップを配置 する貫通孔又は凹部をプリ ント配線板に設け、 この貫通孔又は凹部 にベア I Cチップを配置してワイヤボンディ ングによる接続を行う 構成である。
第 2 7発明のマルチチップモジュールは、 他のプリ ント配線板に 貫通孔を設け、 この貫通孔に当該マルチチップモジュールを嵌め込 んで配置し、 このマルチチップモジュールの外部電極パッ ドを他の プリ ント配線板のランドパターンと接続する構成である。
第 2 8発明のマルチチップモジュールはベア I Cチップを外部電 極パッ ドに直接、 ワイヤボンディ ングで接続する構成である。
第 2 9発明のマルチチップモジュールは印刷抵抗素子、 印刷誘電 体の少なく とも一方とともに、 高周波信号を処理するためのィンダ ク夕である印刷導体が形成される構成である。
第 3 0発明のマルチチップモジュールは当該マルチチップモジュ ールを配置する他のプリント配線板として、 フレキシブル配線板を 用いる構成である。
第 3 1発明のマルチチップモジュールはダム枠をベア I Cチップ の放熱を行うための金属部材で作成し、 かつ、 熱伝導樹脂でベア I Cチップを封止する構成である。
第 3 2発明のマルチチップモジュールは、 ベア I Cチップの上部 を塞ぐ位置に金属部材のダム枠の部材が延在し、 かつ、 熱伝導樹脂 でベア I Cチップを封止する構成である。 第 3 3発明のマルチチップモジュールはプリント配線板に配置さ れたベア I Cチップを電磁的にシールドするためにの導電カバーを 備える構成である。
第 3 4発明のマルチチップモジュールは、 他のプリ ン 卜配線板に 配置された、 当該マルチチップモジュールを電磁的にシールドする ためにの導電カバーを備える構成である。
第 3 5発明のマルチチップモジュールは、 多層のプリ ン ト配線板 が、 セラミ ック材、 ガラスエポキシ材、 樹脂材の一種類又は組み合 わせて構成される。
この構成による第 1、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6、 第 2 2、 第 2 3、 第 2 8発明のマルチチップモジュールでは、 このマルチチップモジュールを配置する他のプリ ント配線板にはん だ付けするためのスルーホールを縦半分に切断した形状又はスルー ホールの外部電極パッ ドゃ、 その外部電極パッ ドが延在してプリ ン ト配線板の外周面に配置し、 また、 ベア I Cチップを外部電極パッ ドに直接、 ワイヤボンディ ングで接続しているので、 プリ ン ト配線 板の周縁部に、 慣用的な従来のマルチチップモジュールのようなリ ― ド端子を設ける必要がなくなる。
第 2、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6発明のマルチ チップモジュールでは、 プリ ン 卜配線板の表面におけるベア I Cチ ップの底面側に回路パターンを設けているため、 ベア I Cチップの 周囲に設ける必要な回路パターンが減少する。
第 3、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6発明のマルチ チップモジュールでは、 第 1及び第 2発明のマルチチップモジュ一 ルと同様にリー ド端子を設ける必要がなくなって、 ベア I 。チップ
0 の周囲に設ける必要がある回路パターンが減少する。
第 4、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6、 第 2 9発明 のマルチチップモジュールでは、 プリ ント配線板の表面かつベア I Cチップの底面側に、 抵抗素子、 コンデンサ、 インダク夕を形成で きるため、 ベア I Cチップの周囲にチップ抵抗素子、 チップコンデ ンサ、 インダクタを設ける必要がなくなる。
第 6、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6、 第 3 5発明のマル チチップモジュールでは、 セラミ ック材、 ガラスエポキシ材、 樹脂 材の一種類又は組み合わせた多層構成のプリ ン卜配線板の内層に設 けられた導体層及びィンタースティ シャルバィァホールを通じて複 数のベア I Cチップが電気的に接続されている。 したがって、 ベア I Cチップの周囲に設ける必要のある回路パターンが減少する。 第 8、 第 9、 第 1 6発明のマルチチップモジュールは、 プリ ント 配線板の内層に抵抗素子を形成できるため、 そのプリ ン 卜配線板の 表面にチップ抵抗素子を設ける必要がなくなる。
第 1 0、 第 1 1、 第 1 6発明のマルチチップモジュールでは、 プ リ ン 卜配線板の内層にコンデサが形成されており、 プリ ン 卜配線板 の表面にチップコンデサを設ける必要がなくなる。
第 1 2、 第 1 3、 第 1 6発明のマルチチップモジュールは、 プリ ン ト配線板の内層に抵抗素子、 コンデンサ、 イ ンダクタを形成して いる。 したがって、 プリ ント配線板の表面にチップ抵抗素子、 チッ プコンデサ、 ィンダクタを設ける必要がなくなる。
第 1 4、 第 1 6、 第 2 9発明のマルチチップモジュールでは、 ト リ ミ ング可能な印刷抵抗素子、 印刷誘電体、 印刷インダクタが設け られており、 第 1から第 1 3の何れかの発明の作用に加え、 印刷抵 抗素子、 印刷誘電体、 印刷インダクタの一部を削ることにより回路 の動作特性の微調整が可能になる。
第 1 5、 第 1 6、 第 2 5発明のマルチチップモジュールでは、 ― つのダム枠で複数のベア I Cチップを囲んでおり、 ベア I Cチップ ごとにダム枠を設ける必要がなくなる。
第 1 7発明のマルチチップモジュールは、 第 1 5又は第 1 6発明 の作用に加え、 ダム枠に補強部が設けられているので樹脂封止及び リフローはんだ付け時の熱歪を軽減できる。
第 1 8発明のマルチチップモジュールでは、 電極パッ ドと、 この 電極パッ ドの周囲との境界部分を基準としてプリ ン卜配線板にダム 枠が取り付けられるので、 第 1 5から第 1 7発明のいずれかに加え、 プリ ント配線板にダム枠取付用の穴部を設ける必要がなくなる。 第 1 9発明のマルチチップモジュールでは、 電極パッ ド間のはんだ プリ ッジを防止するために電極パッ ドに隣接させて設けられるソル ダーレジスト （例えば、 緑色） と電極パッ ド （例えば、 金色） との 境界部分がダム枠取付用の基準位置となっており、 境界部分が色の 差から明確になる。
第 2◦発明のマルチチップモジュールでは、 複数のベア I Cチッ プを囲むダム枠内に充填される樹脂がダム枠よりも突出していない ので、 マルチチップモジュールのダム枠で囲まれた部分を真空吸着 器で容易に吸着できるようになる。
第 2 1発明のマルチチップモジュールでは、 ベア I Cチップはフ リ ップチップボンディ ングによってプリ ント配線板に実装されるの で、 プリ ント配線板の表面には、 ベア I Cチップの周囲にボンディ ング用のパッ ドを設ける必要がなくなる。 第 2 4の発明のマルチチップモジュールでは、 当該マルチチップ モジュールを他のプリ ント配線板に平行又は垂直状態に配置してい るので、 その配置の自由度が得られる。
第 2 4の発明のマルチチップモジュールでは、 ベア I Cチップを ダム枠に樹脂を充填して封止し、 このダム枠及び榭脂上に、 さらに ベア I Cチップを配置しているので、 ベア I Cチップがより多く配 置される。
第 2 6、 第 2 7発明のマルチチップモジュールでは、 ベア I Cチ ップをプリ ント配線板の貫通孔又は凹部に配置してワイヤボンディ ングによって接続している。 また、 他のプリ ン ト配線板の貫通孔に 嵌め込んで他のプリ ント配線板と接続しているので、 全体の厚さが 薄くなる。
第 3 0発明のマルチチップモジュールでは、 当該マルチチップモ ジュールをフレキシブル配線板に配置しているため、 その立体的な 配置が可能になる。
第 3 1、 第 3 2発明のマルチチップモジュールでは、 金属部材の ダム枠と熱伝導樹脂で封止しているので、 ベア I Cチップの放熱が 確実に行われる。
第 3 3、 第 3 4発明のマルチチップモジュールでは、 ベア I Cチ ップ又は、 マルチチップモジュールを電極が短絡しないように導電 カバーで囲んで電磁的にシールドしている。
図面の簡単な説明
本発明は、 以下の詳細な説明及び本発明の実施例を示す添付図面 により、 より良く理解されるものとなろう。 なお、 添付図面に示す 実施例は、 発明を特定することを意図するものではなく、 単に説明 及び理解を容易とするものである。
図中、
図 1は従来のパッケージ形 I Cが実装されたプリン卜配線板を示 すの平面図である。
図 2は従来のベア I Cチップが実装されたプリ ント配線板を示す 斜視図である。
図 3は従来のマルチチップモジュールを示す斜視図である。 図 4は図 1に示されたマルチチップモジュールのプリ ン ト配線板 とダム枠の要部を示す拡大図である。
図 5は図 1に示されたマルチチップモジユールの製造工程図であ 0
図 6は図 1に示されたマルチチップモジュールを実装する状態を 示す断面図である。
図 7は、 本発明の第 1の実施例のマルチチップモジュールを分解 して示す斜視図である。
図 8は図 7に示されたマルチチップモジュールの組立状態を示す 斜視図である。
図 9は図 8のマルチチップモジュールを主プリ ン ト配線板に実装 する状態を示す斜視図である。
図 1 0は図 8のマルチチップモジュールの要部を示す断面図であ o
図 1 1は本発明の第 2の実施例のマルチチップモジュールを示す 斜視図である。
図 1 2は図 1 1のマルチチップモジュールにおけるプリ ント配線 板を示す斜視図である。
4 図 1 3は図 1 2に示すプリント配線板を裏面から示した斜視図で める
図 1 4は図 1 2のプリン卜配線板を示す平面図である。
図 1 5は図 1 1のマルチチップモジュールにおけるダム枠を示す 斜視図である。
図 1 6はダム枠付プリント配線板を示す斜視図である。
図 1 7はダム枠付プリン卜配線板にベア I Cチップを実装した状 態を示す斜視図である。
図 1 8はダム枠付プリント配線板の製造工程図である。
図 1 9はベア I Cチップの実装工程図である。
図 2 0は図 1 7のマルチチップモジュールを実装する状態を示す 断面図である。
図 2 1は本発明の第 3の実施例におけるマルチチップモジュール のプリント配線板を切り欠いて示す斜視図である。
図 2 2は図 2 1のプリント配線板の要部を示す拡大図である。 図 2 3は図 2 1のプリント配線板の要部を示す拡大図である。 図 2 4は本発明の第 4の実施例のマルチチップモジュールを分解 して示す斜視図である。
図 2 5は図 2 4のマルチチップモジュ一ルの組立状態を示す斜視 図である。
図 2 6は図 2 5のマルチチップモジュールを主プリン卜配線板に 実装した状態を示す斜視図である。
図 2 7は外部電極パッ ドの変形例を示す斜視図である。
図 2 8は実施例の変形例でありマルチチップモジュールの主プリ ント配線板への取り付け状態を示す断面図である。 図 2 9は実施例の変形例でありマルチチップモジュールの配置状 態を示す断面図である。
図 3 0は実施例の変形例でありマルチチップモジユールをフレキ シブル配線板に配置した状態を示す斜視図である。
図 3 1は実施例の変形例でありベア I Cチップを導電部材カバ一 で覆って電磁的にシールドを施した状態を示す斜視図である。 図 3 2は実施例の変形例でありマルチチップモジュ一ル全体を導 電部材カバーで覆って電磁的にシールドを施した状態を示す斜視図 である。
発明を実施するための最良の形態
以下に、 本発明の好適実施例によるマルチチップモジュールを図 7から図 2 6を参照しながら説明する。
図 7は本発明のマルチチップモジュールの第 1実施例の構成を示 す分解斜視図であり、 図 8は第 1実施例の斜視図である。 また、 図 9は主プリ ン ト配線板に実装されたマルチチップモジュールの斜視 図であり、 図 1 0はマルチチップモジュールの要部断面図である。 図 7及び図 8において、 この第 1実施例のマルチチップモジュ一 ル 5 Aは、 例えば、 セラミ ック材、 ガラスエポキシ材、 樹脂材のー 種類又は組み合わせて構成される多層のプリン ト配線板 1 0 0と、 このプリ ン ト配線板 1◦ 0に実装される 3種類のベア I Cチップ 2 0 1 , 2 0 2 , 2 0 3を備えて構成されている。 ベア I Cチップ 2 0 1はプリ ン ト配線板 1 0 0の表面における一点鎖線で示された領 域 1 0 1に実装され、 ベア I Cチップ 2 0 2はプリ ント配線板 1 〇 0表面の一点鎖線で示された領域 1◦ 2に実装される。 また、 ベア I Cチップ 2◦ 3はプリ ン ト配線板 1 0 0表面の実線で示された領 域 1 0 3に実装される。
プリ ント配線板 1 0 0の外周面には、 図 9に示すマザ一ボー ドな どの主プリ ント配線板 （他のプリ ント配線板） 1側にはんだ付けさ れる多数の外部電極パッ ド 1 0 5が設けられている。 この外部電極 パッ ド 1 0 5は、 いわゆる、 スルーホールを縦半分 （貫通方向） に 切断した形状であり、 導体層部分 1 0 5 aと、 この導体層部分 1 〇 5 aの周囲に設けられた導体層部分 1 0 5 bを有している。 また、 プリ ント配線板 1 0 0の表面には、 領域 1 0 1〜 1 0 3を囲むよう にして、 多数のワイヤボンディ ング用のリー ドパッ ド 1 0 7が配置 されている。
そして、 これらのリー ドパッ ド 1 0 7や外部電極パッ ド 1 0 5間 はプリ ント配線板 1 0 0の表面に設けられた回路パターン 1 0 9及 びプリ ント配線板 1 ◦ 0に形成された貫通スルーホール 1 1 1、 ィ ンタ一スティ シャルバィァホール 1 1 2で接続されている。
この場合、 図 1 ◦に示すように、 プリ ン 卜配線板 1 ◦ 0表面の回 路パターン 1 0 9と内層 1 1 6の導体層がィンタースティ シャルバ ィァホール 1 1 2で接続されている。 これによつて、 プリ ン ト配線 板 1 0 0の表面に配置する必要がある回路パターン 1 ◦ 9の数を削 減できる。 さらに、 インタースティ シャルバィァホール 1 1 2はプ リント配線板 1 0◦の裏面側へ貫通しておらず、 後行程で主プリ ン ト配線板 1にマルチチップモジュール 5 Aを実装した際に主プリ ン ト配線板 1側の導体との間での短落が発生しなくなる。
また、 プリ ン 卜配線板 1 0 0表面の回路パターン 1 0 9は領域 1 0 1， 1 0 2の内側にまで設けられており、 この領域にはプリ ント 配線板 1 0 0の他のパターン 1 0 9と同様に、 ソルダ一レジスト (絶縁層） 1 1 5が設けられている。 通常、 ベア I Cチップの表面 実装では、 領域 1 0 3に示すように、 導体層で形成されたアイラン ドをプリ ン ト配線板に設け、 このアイラン ド上にベア I Cチップを ダイボンディ ングにより実装している力 <、 この第 1実施例では、 プ リ ント配線板 1 0◦側のアース電位を必しも確保する必要のないベ ァ I Cチップ 2◦ 1， 2 0 2は、 その下部となる部分に回路パター ン 1 0 9を設けている。
これによつて、 ベア I Cチップ 2 0 1〜 2 0 3の周囲に配置する 必要がある回路パターン 1 0 9の数が削減されることになる。 すな わち、 プリ ント配線板 1 0 0の実装面積が小さくなつて、 小形化さ れることになる。
上記プリ ント配線板 1 0 0の領域 1◦ 1〜 1◦ 3には、 それぞれ 銀ペース卜が塗付されて、 ベア I Cチップ 2 0 1〜 2 0 3がダイボ ンディ ングされる。 そして、 図 8に示すように、 プリ ント配線板 1 〇 0のリー ドパッ ド 1◦ 7とベア I Cチップ 2 〇 1〜 2◦ 3の電極 ノ、'ッ ド 2◦ 5がワイヤ 2 0 8にてワイヤボンディ ングされてマルチ チップモジュール 5 Aが完成する。
また、 このマルチチップモジュール 5 Aは、 外部電極パッ ド 1 0 5を用いてフアンクションテストを行い、 良品のマルチチップモジ ユール 5 Aのみを図 9に示すように主プリ ント配線板 1に実装でき る。 このマルチチップモジュールを表面実装する場合、 プリ ン ト配 線板 1 0 0の外周面に形成された外部電極パッ ド 1 0 5が主プリ ン ト配線板 1にはんだ付けされるため、 主プリ ント配線板 1側に必要 となるマルチチップモジュールの実装領域 （面積） は、 プリ ント配 線板 1 0◦の面積程度のスペースを確保すれば良いことになる。 次に、 第 2実施例について説明する。
図 1 1は第 2実施例の構成を示す斜視図であり、 図 1 2はプリ ン ト配線板の斜視図である。 図 1 3はプリ ント配線板を裏面から示し た斜視図であり、 図 1 4はプリ ン 卜配線板の平面図である。 図 1 5 はダム枠の斜視図であり、 図 1 6はダム枠付プリ ン 卜配線板の斜視 図である。 図 1 7はダム枠付プリ ン 卜配線板にベア I Cチップを実 装した状態の斜視図であり、 図 1 8はダム枠付プリ ント配線板の製 造工程図である。 また、 図 1 9はベア I Cチップの実装工程図であ り、 図 2 0は真空吸着器を用いたマルチチップモジュールの実装を 示す断面図である。
この第 2実施例のマルチチップモジュール 5 Bは、 図 1 1及び図 1 7に示すように、 多層のプリ ン ト配線板 1 0 O Aに実装される 3 種類のベア I Cチップ 2 0 1〜 2 0 3、 及びベア I Cチップ 2 0 1 〜2 0 3を囲んだ状態にプリ ント配線板 1 0 O Aに配置する樹脂封 止用のダム枠 2 2 0を備えている。 このダム枠 2 2◦内にチップ 2 〇 1〜 2◦ 3を封止するための樹脂 2 3◦が充填されている。 プリ ント配線板 1 0◦ Aの構造は第 1の実施例のプリ ン 卜配線板 1 〇 0 と同様である。
図 1 2から図 1 4に示すように、 プリ ン ト配線板 1 0 O Aの外周 面にはスルーホールを縦半分に切断した形状の、 多数の外部電極パ ッ ド 1 0 5が設けられている。 また、 プリ ント配線板 1 0 0 Aの表 面には、 ベア I Cチップ 2 0 1 ~ 2 0 3の実装領域 1 0 1 ~ 1 0 3 を囲むようにしてワイヤボンディ ング用の多数のリ一 ドパッ ド 1 0 7が設けられている。
また、 これらのリー ドパッ ド 1 0 7や外部電極パッ ド 1◦ 5間は プリ ント配線板 1 0 O Aの表面に設けられた回路パターン、 プリ ン ト配線板に形成された貫通スルーホール、 イ ンタースティ シャルバ ィァホール及びプリント配線板 1 0 0 Aの内層に設けられた導体層 で接続されている。 さらに、 プリ ント配線板 1 0◦ Aの領域 1 0 1 , 1 0 2内にも回路パターンが設けられ、 領域 1 0 3は導体層で形成 されたアイランドとなっている。 そして、 プリ ント配線板 1 0 0 A の表裏両面には、 外部電極パッ ド 1 0 5、 リードパッ ド 1 0 7及び 領域 1 0 3以外を覆うようにして絶縁層としてのソルダーレジス ト 1 1 5が形成されている。 また、 このソルダ一レジス ト 1 1 5は、 外部電極パッ ド 1 0 5間での、 はんだブリ ッジが生じないようにす るため、 この外部電極パッ ド 1 0 5間にも設けられている。
樹脂封止用のダム枠 2 2 0は、 図 1 5から図 1 7に示すように、 ベア I Cチップ 2 0 1〜 2 0 3全体を囲むことができる大きさの角 形形状を有しており、 また、 樹脂封止時ゃリフローはんだ付時にプ リ ント配線板 1 0◦ Aに熱歪が生じないように補強部 2 2 1が設け られている。 すなわち、 2分割されている。
次に上記プリ ン卜配線板 1 0◦ Aに対するダム枠 2 2 0の取付ェ 程及びベア I Cチップの実装工程を図 1 8及び図 1 9を用いて説明 する。
ダム枠取付工程は、 図 1 8に示すように、 まず、 プリ ン ト配線板 1 0 O Aの所定箇所に接着剤を塗付し、 この接着剤部分への取付が 自動機を用いて行なわれる。 この接着剤の塗付は、 図 1 4に示すよ うに、 プリント配線板 1 0 O Aの対角線上の位置 （円部 A , B ) に ある二つの外部電極パッ ド （金色） 1 0 5と、 このパッ ド 1 0 5に 隣接するソルダーレジス ト （綠色） 1 1 5との境界を両者の色の相 違を光学読取装置で識別し、 この二つの境界部分を基準位置として プリ ント配線板 10 OAの所定箇所に塗付する。
この際、 外部電極パッ ド 105は金メ ッキであり、 ソルダーレジ スト 1 1 5はプリ ント配線板 10 OAの基板 （通常半透明） よりも 認識し易いい色 （例えば、 緑色） となっているため、 二つの境界部 分を光学読取装置で正確に識別できる。
次に、 上記二つの境界部分を基準位置として、 プリ ント配線板 1 0 OAの接着剤が塗付された所定箇所に、 ダム枠 220を載せ置い て、 接着剤を硬化させてダム枠 220はプリ ン 卜配線板 10 OAに 固定する （図 16) 。
このように第 2実施例のマルチチップモジュールでは、 ダム枠 2 20の位置決めが外部電極パッ ド 105とソルダーレジスト 1 1 5 の境界部分を色の差によって光学的に識別し、 この境界部分を基準 位置として行うものである。 この場合、 慣用的な位置決め用の孔部 をプリ ント配線板 1◦ 0 Aに形成して配置する必要がなくなり、 そ の加工工程が容易になる。
ベア I Cチップの実装工程は、 図 19に示すように、 まず、 ダム 枠付きのプリ ント配線板 1◦ OAの領域 101〜1◦ 3に銀ペース トを塗付してベア I Cチップ 201 ~203のダイボンディ ングを 行い、 その硬化後に、 プリ ント配線板 10◦ Aのリー ドパッ ド 10 7とベア 1 じチップ2〇 1〜203の電極パッ ドとをワイヤ 208 にてワイヤボンディ ングする （図 17) 。 そして、 ダム枠 220内 に樹脂 230を充填してベア I Cチップ 201〜203の樹脂封止 を行い （図 1 1 ) 、 その硬化後、 ファンクショ ンテストを行う。 また、 この第 2実施例のマルチチップモジュール 5 Bでは、 図 2
2 0に示すように、 ダム枠 2 2 0で囲まれた部分を真空吸着器 7を用 いて吸着して主プリント配線板 1に実装する工程を採用する。 この 場合に、 ダム枠 2 2 0は三つのベア I Cチップ 2 0 1〜 2 0 3を囲 む大きさとなっているため、 十分な吸着面積を確保できる。 また、 樹脂 2 3 0は、 その上面がダム枠の上端面と同一か若干低くなる範 囲でかつ所定の平坦度を保持するように充填されているため、 吸着 器 7を用いてマルチチップモジュール 5 Bを容易かつ確実に吸着で きるようになる。
この第 2実施例では、 ダム枠 2 2 0を設けて、 チップ 2 0 1 ~ 2〇 3を封止するための樹脂 2 3◦を充填している。 したがって、 このダム枠 2 2 0及び樹脂 2 3 0上に、 さらに、 他のベア I Cチッ プ 2 0 1〜2 0 3を配置できるようになる。 この場合、 積層したベ ァ I Cチップ 2〇 1〜2◦ 3によって、 より多用なマルチチップモ ジュ一ルを構成できるようになる。
また、 ダム枠 2 2 0を金属部材で作製し、 かつ、 樹脂 2 3 0を熱 伝導率の高い樹脂で封止することによって、 ベア I Cチップ 2〇 1 ~ 2 0 3の放熱を高めることができる。 この場台、 例えば、 ベア I Cチップ 2 0 1〜 2 0 3が電力増幅などを行う際の発熱を効率良く 放出できるようになる。 また、 ダム枠 2 2 0を樹脂 2 3 0にまで延 在させてダム枠の面積を広くすると、 その放熱面積を大きくなつて. より効率良く放熱が行われる。
次に、 第 3実施例について説明する。
図 2 1は第 3実施例におけるプリ ント配線板の一部切欠斜視図で あり、 図 2 2は図 2 1のプリ ン 卜配線板の抵抗素子部分の断面図で ある。 また、 図 1 7は図 2 1のプリ ン 卜配線板のコンデンサ部分の 断面図である。
この第 3実施例のマルチチップモジュールは、 主プリ ント配線板 1に実装される他のマルチチップモジュールとの信号調整用の抵抗 素子及びコンデンサを、 前述の第 1又は第 2実施例のマルチチップ モジュール 5 A， 5 Bに組み込むようにしたものである。 そのため プリ ン ト配線板 1◦ 0 Bは、 セラミ ツク材ゃガラスエポキシ材、 樹 脂材、 その他の材料で形成された基板 1 1 8を積層している。
この第 3実施例のプリ ント配線板 1◦ 0 Bにおいても、 図 2 1に 示すように、 外周面にはスルーホールを縦半分に切断した形状の多 数の外部電極パッ ド 1◦ 5が設けられ、 表面にはベア I Cチップ 2 0 1〜2 0 3の実装領域を囲むようにして多数のリー ドパッ ド 1 0 7が設けられている。 かつ、 これらのリードパッ ド 1 0 7や外部電 極パッ ド 1 0 5間はプリ ント配線板 1◦ 0 Bの表面に設けられた回 路パターン 1 0 9、 貫通スルーホール 1 1 1、 イ ンタ一スティ シャ ルバィァホール 1 1 2及び内層に設けられた導体層 1 1 9で接続さ れている。
さらに、 プリ ント配線板 1 0 0 Bの内部に抵抗素子 1 2 1及びコ ンデサ 1 2 2が形成されている。 抵抗素子 1 2 1は、 図 2 2に示す ように、 基板 1 1 8に抵抗素子 1 2 4をスクリーン印刷などによつ て形成し、 この抵抗素子 1 2 4の両端を内層となる導体層 1 1 9で 接続している。 また、 コンデサ 1 2 2は、 図 2 3に示すように、 一 方の導体層 1 1 9に誘電体層 1 2 6を印刷し、 この一方の導体層 1 1 9と他方の導体層 1 1 9とで誘電体層 1 2 6を挟むようにして基 板 1 1 8を積層することにより形成されている。 なお、 抵抗素子 1 2 1、 コンデサ 1 2 2と接続されている導体層 1 1 9はインタース ティ シャルバィァホール 1 1 2、 回路パターン 109等を通じてリ ―ドパッ ド 1◦ 7や外部電極パッ ド 105に接続される。 また、 抵 抗素子 124としては A g— P d系ペース トゃ Rh酸化物系ペース ト等が、 誘電体層 126としてはチタン酸バリゥム結晶化ガラス材 等が使用されている。
このように、 この第 3実施例では、 抵抗素子 121やコンデンサ 122をプリ ント配線板 1〇 0 B内に配置しているため、 マルチチ ップモジュールを大形化することなく、 抵抗素子ゃコンデンサをマ ルチチップモジュールに組み込むことができるようになる。
次に、 第 4実施例について説明する。
図 24は第 4実施例の構成を示す分解斜視図であり、 図 25はマ ルチチップモジュールの斜視図である。 図 26は主プリ ント配線板 に実装されたマルチチップモジュールの斜視図である。
この第 4実施例のマルチチップモジュール 5 Dはプリ ン ト配線板 に複数のベア I Cチップをフリ ップチップボンディ ング加工で表面 実装している。
このマルチチップモジュール 5 Dは、 図 24及び図 25に示すよ うに、 多層のプリ ント配線板 100Dと、 このプリ ン ト配線板 10 0 Dに実装される 3種類のベア I Cチップ 201 D, 202 D, 2 〇 3Dを備えている。 ベア I Cチップ 201 D〜203 Dはプリ ン ト配線板 1 00 Dの表面の一点鎖線で示された領域 101 D， 10 2D, 103 Dにそれぞれ表面実装される。
プリ ント配線板 10◦ Dの外周面には、 プリ ント配線板 1◦◦と 同様、 図 26に示す主プリ ント配線板 1側にはんだ付けされる多数 の外部電極パッ ド 1 ◦ 5が設けられている。 また、 プリ ント配線板 1〇 0 Dの表面には、 領域 101 D〜 103 D内に、 フリ ップチッ プボンディ ング用の多数のパッ ド 131が設けられている。 そして、 これらのパッ ド 131や外部電極パッ ド 1◦ 5間は、 プリ ント配線 板 100 Dの表面に設けられた回路パターン 109、 印刷抵抗素子 133、 印刷誘電体 134やプリ ント配線板 100 Dに形成された 貫通スルーホール 1 1 1、 インタ一スティ シャルバィァホール 1 1 2で接続されている。
この第 4実施例では、 第 1の実施例と同様に、 プリ ント配線板 1 〇 0 D表面の回路パターン 109と内層導体をィンタースティ シャ ルバィァホール 1 12で接続することにより、 プリ ント配線板 10 0 Dの表面に配置する必要がある回路パターンの数を削減している c また、 この第 4実施例では、 フリ ップチップボンディ ングされるべ ァ I Cチップ 201 D〜203Dの真下、 すなわち、 領域 101 D 〜103Dの部分に印刷抵抗素子 133及び印刷誘電体 1 34を設 けている。
これによつて、 慣用的に I Cチップの周囲に設ける必要があった チップ抵抗素子、 チップコンデンサを削減することができる。 した がって、 マルチチップモジュールをさらに小形化できる。 なお、 プ リ ント配線板 100 Dに印刷抵抗素子 133及び印刷誘電体 134 を形成後、 プリ ント配線板 100 Dの表面には、 フリ ップチップボ ンディ ング用のパッ ド 131及び外部電極パッ ド 105の部分を除 いてソルダーレジスト 1 15が設けられている。
また、 プリ ント配線板 1◦◦ Dの表面であって、 領域 101 D〜 1〇 3 Dの外側には、 トリ ミ ングを可能とした調整用の印刷抵抗素 子 136、 印刷誘導体 137が設けられている。 特に高い周波数を 扱う高周波回路においては、 抵抗素子や誘電体を印刷にて形成した 場合、 同調周波数を所定の中心周波数に設定したり、 特性インピー ダンスを整合させるなどの微調整が必要となるが、 印刷抵抗素子や 印刷誘電体が内層に形成される場合やベア I cチップの下方に形成 されてる場合は、 その微調整を行うことはできないため、 トリ ミ ン グを可能とした印刷抵抗素子 1 3 6、 印刷誘電体 1 3 7をプリ ント 配線板 1 0 0 Dの表面に設けている。
上記プリント配線板 1 0 0 Dの領域 1 0 1 D ~ 1 0 3 Dのパッ ド 1 3 1にはフリ ップチップボンディ ング方式によりベア I Cチップ 2 〇 1 D〜 2 0 3 Dが接台され、 マルチチップモジュール 5 Dが形 成される。 このフリ ップチップボンディ ング方式では、 ベア I Cチ ップの周囲にボンディ ング用のパッ ドを設ける必要がないため、 ヮ ィャボンディ ング方式よりもマルチチップモジユールを小形化でき o
なお、 上記マルチチップモジュール 5 Dは、 第 1の実施例におけ るマルチチップモジュール 5 Aと同様、 外部電極 1 0 5を用いてフ アンクションテストを行った後、 図 2 6に示すように、 良品のマル チチップモジュール 5 Dのみを、 主プリ ン 卜配線板 1に実装する。 このマルチチップモジュール 5 Dを表面実装する場台も、 プリ ン ト配線板 1 0 0 Dの外周面に形成の外部電極 1 0 5が主プリ ン ト配 線板 1にはんだ付けされるため、 第 1の実施例と同様、 主プリ ント 配線板 1側に必要とされるマルチチップモジユ ールの実装領域がプ リ ント配線板 1◦ 0 Dの面積程度のスペースを確保すれば良いこと に る。
この第 3実施例、 及び第 4実施例における印刷抵抗素子及び印刷 誘電体 （コンデンサ） とともに、 インダクタである印刷導体を形成 することもできる。 この場合、 高周波信号を処理するための発振回 路ゃ同調回路などを構成することができる。
なお、 第 1実施例では、 外部電極パッ ド 1 0 5をスルーホールを 縦半分 （貫通方向） に切断した形状としているが、 図 2 7に示すよ うにプリ ント配線板 1 0 0の端部に、 スルーホール 1 0 6 aそのも のを設け、 このスルーホールを外部電極パッ ドとして使用しても良 い。 この場合、 プリント配線板 1 0 0を外周囲が金属部材に接触す る可能性がある構造の際に、 その短絡 （接触） を防ぐことができる ようになる。 第 2実施例から第 4実施例でも同様である。
また、 スルーホールを縦半分 （貫通方向） に切断した形状の外部 電極パッ ド 1 ◦ 5に代えて、 図 2 7に示すように外部電極パッ ドの ラン ド部分をプリ ント配線板 1 0 0の外周囲まで延在させたパター ン 1 0 6 bを設けて、 このそれぞれのパターン 1 0 6 bを主プリ ン ト配線板 （他のプリ ント配線板） 1に接続するようにしても良い。 この場台も作成工程が簡素化される。
この第 1実施例では図 9に示すように、 マルチチップモジュール を主プリ ント配線板 （他のプリ ント配線板） 1に平行して配置して いるが、 図 2 8に示すように垂直状態に配置して接続しても良い。 また、 2枚かつ平行に配置した主プリ ント配線板 （他のプリ ント配 線板） 1間に垂直状態に配置しても良い。 第 2実施例から第 4実施 例も同様である。 この場合、 その配置の自由度が得られる。
また、 第 1実施例ではマルチチップモジュール 5 aを主プリ ン 卜 配線板 1に載せ置いている力 <、 図 2 9に示すように主プリ ン 卜配線 板 1に貫通孔又は凹部 Mを設け、 この貫通孔又は凹部にマルチチッ
- 1 - プモジュールを嵌め込むようにして配置しても良い。 この場合、 主 プリ ント配線板 1の厚さを低減できるようになる。 同様にベア I C チップをプリ ント配線板に貫通孔又は凹部を設け、 この貫通孔又は 凹部に嵌め込むようにして配置しても良い。 第 2実施例から第 4実 施例も同様である。 この場合、 厚さを小さくできる。
さらに、 第 1実施例ではマルチチップモジュールをプリ ント配線 板 1 0 0のリー ドパッ ド 1 0 7とベア I Cチップ 2 0 1〜 2 0 3の 電極パッ ド 2 0 5がワイヤ 2 0 8でワイヤボンディ ングするように なっているが、 その電気的構成によっては、 リー ドパッ ド 1 0 7を 設けず、 ベア I Cチップ 2 0 1〜 2 0 3の電極パッ ド 2 0 5がワイ ャ 2 0 8を外部電極パッ ド 1 0 5に直接接続するようにしても良い c この場合、 プリ ント配線板 1 0 0の構成が簡素化する。 なお第 3実 施例から第 4実施例も同様である。
また、 図 3 0に示すように、 主プリ ン ト配線板 1にフレキシブル 配線板 Fを用いると、 マルチチップモジュールの立体的な配置が可 能になる。 さらに、 図 3 1に示すようにベア I Cチップを導電部材 (金属、 導電樹脂） のカバ一S aで覆い、 その電磁的にシールドを 施すこともできる。 また、 図 3 2に示すようにマルチチップモジュ ールを導電部材 （金属、 導電樹脂） のカバー S bで覆って、 マルチ チップモジュール全体を電磁的にシールドするようにしても良い。 なお、 本発明は例示的な実施例について説明したが、 開示した実 施例に関して、 本発明の要旨及び範囲を逸脱することなく、 種々の 変更、 省略、 追加が可能であることは、 当業者において自明である c したがって、 本発明は上記実施例に限定されるものではなく、 請求 の範囲に記載された要素によって規定される範囲及びその均等範囲 を包含するものとして理解されなければならない。
以上説明したように、 本発明のマルチチップモジュールでは、 そ れぞれ第 1、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6、 第 2 2、 第 2 3、 第 2 8発明のマルチチップモジュールが、 このマルチチッ プモジュールを配置する他のプリ ント配線板にはんだ付けするため のスルーホールを縦半分に切断した形状又はスルーホールの外部電 極パッ ドゃ、 その外部電極パッ ドが延在してプリ ント配線板の外周 面に配置し、 また、 ベア I Cチップを外部電極パッ ドに直接、 ワイ ャボンディ ングで接続している。 これによつて、 プリ ン ト配線板の 周縁部に、 慣用的な従来のマルチチップモジュールのようなリ一 ド 端子が不要になり、 他のプリ ント配線板における電子部品の実装密 度が向上するとともに、 作業工程を削減できるという効果を有する。 第 2、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6発明のマルチ チップモジュールでは、 プリ ント配線板の表面におけるベア I Cチ ップの底面側に回路パターンを設けているため、 ベア I Cチップの 周囲に設ける必要な回路パターンが減少し、 その分だけプリ ント配 線板を小型化できるという効果を有する。
第 3、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6発明のマルチ チップモジュールでは、 第 1及び第 2発明のマルチチップモジユー ルと同様にリ一 ド端子を設ける必要がなくなって、 ベア I Cチップ の周囲に設ける必要がある回路パターンが減少する。
第 4、 第 5、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6、 第 2 9発明 のマルチチップモジュールでは、 プリ ント配線板の表面かつベア I Cチップの底面側に、 抵抗素子、 コンデンサ、 インダク夕を形成で るため、 ベア I Cチップの周囲にチップ抵抗素子、 チップコンデ ンサ、 インダクタを設ける必要がなくなり、 その分だけプリ ン ト配 線板を小型化できるという効果を有する。
第 6、 第 7、 第 9、 第 1 1、 第 1 2、 第 1 6、 第 3 5発明のマル チチップモジュールでは、 セラミ ック材、 ガラスエポキシ材、 樹脂 材の一種類又は組み合わせた多層構成のプリ ン卜配線板の内層に設 けられた導体層及びィンタースティ シャルバィァホールを通じて複 数のベア I Cチップが電気的に接続されている。 これによつて、 ベ ァ I Cチップの周囲に設ける必要のある回路パターンが減少して、 その分だけプリ ント配線板を小型化できるという効果を有する。 第 8、 第 9、 第 1 6発明のマルチチップモジュールは、 プリント 配線板の内層に抵抗素子を形成できるため、 そのプリ ント配線板の 表面にチップ抵抗素子を設ける必要がなくなり、 その分だけプリン ト配線板を小型化できるという効果を有する。
第 1 0、 第 1 1、 第 1 6発明のマルチチップモジュールでは、 プ リ ント配線板の内層にコンデザが形成されており、 プリ ン 卜配線板 の表面にチップコンデサを設ける必要がなくなり、 その分だけプリ ン ト配線板を小型化できるという効果を有する。
第 1 2、 第 1 3、 第 1 6発明のマルチチップモジュールは、 プリ ン ト配線板の内層に抵抗素子、 コンデンサ、 イ ンダクタを形成して いるため、 プリ ン ト配線板の表面にチップ抵抗素子、 チップコンデ サ、 インダクタを設ける必要がなくなり、 その分だけプリ ント配線 板を小型化できるという効果を有する。
第 1 4、 第 1 6、 第 2 9発明のマルチチップモジュールでは、 ト リ ミ ング可能な印刷抵抗素子、 印刷誘電体、 印刷インダクタが設け られており、 第 1から第 1 3の何れかの発明の作用に加え、 印刷抵
〇 抗素子、 印刷誘電体、 印刷インダクタの一部を削ることにより回路 の動作特性の微調整が可能になり、 例えば、 高周波回路での動作特 性を所定の特性に整合させる調整が容易かつ確実にできるという効 果を有する。
第 1 5、 第 1 6、 第 2 5発明のマルチチップモジュールでは、 一 つのダム枠で複数のベア I Cチップを囲んでおり、 ベア I Cチップ ごとにダム枠を設ける必要がなくなって、 ダム枠の閉める面積を低 減でき、 ダム枠上面を真空吸着器で吸引して搬送する作業が容易か つ確実にできるという効果を有する。
第 1 7発明のマルチチップモジュールは、 第 1 5又は第 1 6発明 の作用に加え、 ダム枠に補強部が設けられているので樹脂封止及び リフローはんだ付け時の熱歪を軽減でき、 作業が容易にできるとい う効果を有する。
第 1 8発明のマルチチップモジュールでは、 電極パッ ドと、 この 電極パッ ドの周囲との境界部分を基準としてプリント配線板にダム 枠が取り付けられるので、 第 1 5から第 1 7発明のいずれかに加え、 プリント配線板にダム枠取付用の穴部を設ける必要がなくなり、 回 路セターンの配置の自由度が得られ、 かつ、 その分だけプリント配 線板を小型化できるという効果を有する。
第 1 9発明のマルチチップモジュールでは、 電極パッ ド間のハン ダブリッジを防止するために電極パッ ドに隣接させて設けられるソ ルダーレジストと電極パッ ドとの境界部分がダム枠取付用の基準位 置となっており、 境界部分が色の差かつ明確になり、 その光学識別 装置を用いた際の識別が確実に行われて、 その作業効率が向上する という効果を有する。 第 2 0発明のマルチチップモジュールでは、 複数のベア I Cチッ プを囲むダム枠内に充填される樹脂はダム枠よりも突出していない ので、 マルチチップモジュールのダム枠で囲まれた部分を真空吸着 器で容易に吸着できるようになり、 その作業効率が向上するという 効果を有する。
第 2 1発明のマルチチップモジュールでは、 ベア I Cチップはフ リ ップチップボンディ ングによってプリ ント配線板に実装されるの で、 プリ ント配線板の表面には、 ベア I Cチップの周囲にボンディ ング用のパッ ドを設ける必要がなくなくなり、 その分だけプリント 配線板を小型化できるという効果を有する。
第 2 4の発明のマルチチップモジュールでは、 当該マルチチップ モジュールを他のプリ ント配線板に平行又は垂直状態に配置してい るので、 その配置の自由度が得られるという効果を有する。
第 2 4の発明のマルチチップモジュールでは、 ベア I Cチップを ダム枠に樹脂を充填して封止し、 このダム枠及び樹脂上に、 さらに ベア I Cチップを配置しているので、 ベア I Cチップがより多く配 置でき、 回路構成の自由度と、 より複雑な構成が可能になるという 効果を有する。
第 2 6、 第 2 7発明のマルチチップモジュールでは、 ベア I Cチ ップをプリ ン ト配線板の貫通孔又は凹部に配置してワイヤボンディ ングによって接続している。 また、 他のプリ ン ト配線板の貫通孔に 嵌め込んで他のプリ ント配線板と接続しているので、 全体の厚さを 薄くできるという効果を有する。
第 3〇発明のマルチチップモジュールでは、 当該マルチチップモ ジュールをフレキシブル配線板に配置しているため、 その立体的な

Claims

配置が可能になり、 設計の自由度が得られるという効果を有する。 第 3 1、 第 3 2発明のマルチチップモジュールでは、 金属部材の ダム枠と熱伝導樹脂で封止しているので、 ベア I Cチップの放熱が 確実に行われ、 その安定した動作が得られるという効果を有する。 第 3 3、 第 3 4発明のマルチチップモジュールでは、 ベア I Cチ ップまたは、 マルチチップモジュールそのものを、 導電部材で覆つ ているため、 その電磁シールドが行われ、 その安定した動作が得ら れるという効果を有する。 産業上の利用可能性 以上のように、 本発明のマルチチップモジュールは、 電子装置で のプリ ント配線板への実装を行う際に、 小型化され、 実装工程が容 易かつ確実になり、 さらに動作が安定し、 電子装置でのプリ ント配 線板への実装用として極めて有用である。 請求の範囲
1 . プリ ント配線板と、 このプリ ン ト配線板に実装される複数のベ ァ I Cチップとを備えて構成され、 前記プリ ント配線板が他のプリ ント配線板に実装されるマルチチップモジュールにおいて、 前記プ リ ント配線板の外周面にはスルーホールを半分に切断した形状とさ れ、 前記他のプリント配線板にはんだ付けされる外部電極パッ ドが 設けられることを特徴とするマルチチップモジュール。
2 . プリ ント配線板と、 このプリ ン ト配線板に実装される複数のベ ァ I Cチップとを備えて構成され、 前記プリ ント配線板が他のプリ ン ト配線板に実装されるマルチチップモジュールにおいて、 前記複 数のベア I Cチップが実装される前記プリント配線板の複数の铕域 の内の少く とも一つの領域の表面には回路パターンが設けられ、 こ の回路パターン上に絶縁層が設けられることを特徵とするマルチチ ップモジュール。
3 . 複数のベア I Cチップが実装されるプリ ント配線板の複数の領 域の内の少く とも一つの領域の表面には回路パターンが設けられ、 この回路パターン上に絶縁層が設けられることを特徴とする請求項 1記載のマルチチップモジュール。
4 . プリ ン ト配線板と、 このプリ ント配線板に実装される複数のベ ァ I Cチップとを備えて構成され、 前記プリ ント配線板が他のプリ ン 卜配線板に実装されるマルチチップモジュールにおいて、 前記複 数のベア I Cチップが実装される前記プリ ン 卜配線板の複数の領域 の内の少く とも一つの領域の表面には印刷抵抗素子及び印刷誘電体 のうちの少く とも一方が設けられ、 この印刷抵抗素子、 印刷誘電体 上に絶縁層が設けられることを特徴とするマルチチップモジュール。
5 . 複数のベア I Cチップが実装されるプリ ン ト配線板の複数の領 域の内の少く とも一つの領域の表面には印刷抵抗素子及び印刷誘電 体のうちの少く とも一方が設けられ、 この印刷抵抗素子、 印刷誘電 体上に絶縁層が設けられることを特徴とする請求項 1から請求項 3 の何れかに記載のマルチチップモジュール。
6 . プリ ン ト配線板と、 このプリ ント配線板に実装される複数のベ ァ I Cチップとを備えて構成され、 前記プリ ン卜配線板が他のプリ ント配線板に実装されるマルチチップモジュールにおいて、 前記プ リ ント配線板は多層に形成されるとともに、 前記ベア I Cチップの 実装面側から内層に至るィンタースティ シャルバィァホールが設け られ、 前記ベア I Cチップ間が前記ィ ンタースティ シャルバィァホ —ル及び前記内層に設けられた導体層を通じて電気的に接続されて いることを特徴とするマルチチップモジュール。
7 . プリ ン卜配線板は多層に形成されるとともに、 ベア I Cチップ の実装面側から内層に至るィンタ一スティ シャルバィァホールが設 けられ、 前記ベア I Cチップ間が前記ィンタースティ シャルバィァ ホール及び前記内層に設けられた導体層を通じて電気的に接続され ていることを特徴とする請求項 1から請求項 5の何れかに記載のマ ルチチップモジユール。
8. プリ ン ト配線板と、 このプリ ン ト配線板に実装される複数のベ ァ I Cチップとを備えて構成され、 前記プリ ン 卜配線板が他のプリ ト配線板に実装されるマルチチップモジュールにおいて、 前記プリ ント配線板は多層に形成されるとともに、 内層に設けられた導体層 に両端が電気的に接続された抵抗素子が前記内層に設けられること を特徴とするマルチチップモジュール。
3
9 . プリ ント配線板は多層に形成されるとともに、 内層に設けられ た導体層に両端が電気的に接続された抵抗素子が前記内層に設けら れることを特徵とする請求項 1から請求項 7の何れかに記載のマル ナチップモンユーノレ。
1 0 . プリ ント配線板と、 このプリ ント配線板に実装される複数の ベア I Cチップとを備えて構成され、 前記プリ ント配線板が他のプ リ ント配線板に実装されるマルチチップモジュールにおいて、 前記 プリ ント配線板は多層に形成されるとともに、 内層に設けられた導 体層に両面が電気的に接続された誘電体層が前記内層に設けられる ことを特徴とするマルチチップモジュール。
1 1 . プリント配線板は多層に形成されるとともに、 内層に設けら れた導体層に両面が電気的に接続された誘電体層が前記内層に設け られることを特徴とする請求項 1から請求項 7の何れかに記載のマ ルチチップモジユール。
1 2 . プリ ント配線板と、 このプリ ント配線板に実装される複数の ベア I Cチップとを備えて構成され、 前記プリ ント配線板が他のプ リ ト配線板に実装されるマルチチップモジュールにおいて、 前記プ リ ン 卜配線板は多層に形成されるとともに、 内層に設けられた導体 層に両端が電気的に接続された抵抗素子及び内層に設けらた導体層 に両面が電気的に接続された誘電体層が前記内層に設けられること を特徴とするマルチチップモジュール。
1 3 . プリ ント配線板は多層に形成されるとともに、 内層に設けら れた導体層に両端が電気的に接続された抵抗素子及び内層に設けら れた導体層に両面が電気的に接続された誘電体層が前記内層に設け られることを特徵とする請求項 1から請求項 7の何れかに記載のマ ルチチップモジュール。
1 4 . プリ ント配線板の表面であってベア I Cチップの実装領域の 外側にはトリ ミ ングを可能とした調整用の印刷抵抗素子及び印刷誘 電体の少く とも一方が設けられることを特徴とする請求項 1から請 求項 1 3の何れかに記載のマルチチップモジュール。
1 5 . プリ ント配線板と、 このプリ ン ト配線板に実装される複数の ベア I Cチップとを備えて構成され、 前記プリ ン ト配線板が他のプ リ ン卜配線板に実装されるマルチチップモジュールにおいて、 前記 プリ ン ト配線板には前記複数のベア I Cチップを囲み、 前記ベア I Cチップを封止する樹脂が充填されるダム枠が設けられることを特 徵とするマルチチップモジユール。
1 6 . プリ ント配線板には複数のベア I Cチップを囲み、 前記ベア I Cチップを封止する樹脂が充填されるダム枠が設けられることを 特徴とする請求項 1から請求項 1 4の何れかに記載のマルチチップ モジユール。
1 7 . ダム枠にはベア I Cチップ間を仕切る状態に補強部が設けら れることを特徵とする請求項 1 5又は請求項 1 6記載のマルチチッ プモジュ一ル。
1 8. プリ ン卜配線板はベア I Cチップの実装面側の周縁部に電極 パッ ドが設けられ、 この電極パッ ドと、 この電極パッ ドの周囲との 境界部分が前記プリ ント配線板にダム枠を取り付ける際の基準位置 となっていることを特徴とする請求項 1 5から請求項 1 7記載のマ ルチチップモジュール。
1 9 . プリ ン ト配線板はベア I Cチップ実装面側の周縁部に電極パ ッ ドが設けられるとともに、 この電極パッ ドに隣接させてソルダー レジストが設けられ、 前記電極パッ ドと前記ソルダーレジス トとの 境界部分が前記プリ ン ト配線板にダム枠を取り付ける際の基準位置 となっていることを特徴とする請求項 1 5から請求項 1 7記載のマ ルチチップモジュール。
2 0 . ベア I Cチップ封止用の樹脂はその上面がダム枠の上端面よ りも高くならない範囲で前記ダム枠内に充填されていることを特徴 とする請求項 1 5から請求項 1 9記載のマルチチップモジュール。
2 1 . ベア I Cチップはフリ ツプチップボンディ ングによりプリ ン ト配線板に実装されていることを特徴とする請求項 1から請求項 2 0の何れかに言己載のマルチチップモジユール。
2 2 . プリ ント配線板と、 このプリ ン ト配線板に実装される複数の ベア I Cチップとを備えて構成され、 前記プリ ント配線板が他のプ リ ン ト配線板に実装されるマルチチップモジュールにおいて、 前記 プリ ン 卜配線板の端部にスルーホールが前記他のプリ ン ト配線板に はんだ付けされる外部電極パッ ドとして設けられることを特徴とす るマルチチップモジュ一ル。
2 3 . プリ ン ト配線板と、 このプリ ン ト配線板に実装される複数の ベア I Cチップとを備えて構成され、 前記プリ ント配線板が他のプ リ ン ト配線板に実装されるマルチチップモジュールにおいて、 前記 プリ ン 卜配線板の外周面に前記他のプリ ント配線板にはんだ付けさ れる外部電極パッ ドが延在して形成されることを特徴とするマルチ チップモジユール。
2 4 . 当該マルチチップモジュールを他のプリ ン卜配線板に平行又 は垂直状態に配置して、 外部電極パッ ドを他のプリ ン ト配線板のラ ン ドにはんだ付けすることを特徴とする請求項 1記載のマルチチッ プモジユール。
25. ベア I Cチップをダム枠内に配置し、 かつ、 樹脂を充填して 当該ペア I Cチップを封止し、 このダム枠及び樹脂上に、 さらにべ ァ I Cチップを配置することを特徴とする請求項 1 5記載のマルチ チップモジユーノレ。
26. ベア I Cチップを配置する貫通孔又は凹部をプリ ン ト配線板 に設け、 この貫通孔又は凹部にベア I Cチップを配置してワイヤボ ンディ ングによる接続を行うことを特徴とする請求項 1記載のマル チチップモジュール。
27. 前記他のプリ ン ト配線板に貫通孔を設け、 この貫通孔に当該 マルチチップモジュールを嵌め込んで配置し、 このマルチチップモ ジュールの外部電極パッ ドを他のプリ ント配線板のラン ドパターン と接続することを特徴とする請求項 1記載のマルチチップモジュ一 ル。
28. ベア I Cチップを外部電極パッ ドに直接、 ワイヤボンディ ン グで接続することを特徴とする請求項 1, 18. 19. 22. 23 記載のマルチチップモジュール。
29. 印刷抵抗素子、 印刷誘電体層の少なく とも一方とともに、 高 周波信号を処理するためのィンダクタである印刷導体が形成される ことを特徴とする 4, 5, 14の何れかに記載のマルチチップモジ ユール。
30. 当該マルチチップモジュールを配置する他のプリ ン ト配線板 として、 フレキシブル配線板を用いることを特徴とする請求項 1， 2. 4. 6. 8. 10. 1 2. 15. 22. 23の何れかに記載の マルチチップモジュ一ル。
31. ダム枠をベア I Cチップの放熱を行うための金属部材で作成 し、 かつ、 熱伝導樹脂でベア I Cチップを封止することを特徴とす る請求項 1 5記載のマルチチップモジュール。
32. ベア I Cチップの上部を塞ぐ位置に金属部材のダム枠の部材 が延在し、 かつ、 熱伝導樹脂でベア I Cチップを封止することを特 徴とする請求項 1 5記載のマルチチップモジュール。
33. プリ ント配線板に配置されたベア I Cチップを電磁的にシー ルドするための導電カバーを備えることを特徴とする請求項 1. 2, 4, 6, 8. 10. 12. 15. 22. 23の何れかに記載のマル チチップモジュール。
34. 他のプリ ント配線板に配置された、 当該マルチチップモジュ ールを電磁的にシールドするためにの導電カバーを備えることを特 徴とする請求項 1. 2, 4, 6, 8. 10. 12. 1 5. 22. 2 3の何れかに記載のマルチチップモジュール。
35. 多層のプリ ント配線板は、 セラミ ック材、 ガラスエポキシ材、 樹脂材の一種類又は組み合わせて構成されることを特徴とする請求 項 6. 8， 10， 12. 13の何れかに記載のマルチチップモジュ 一ル。
PCT/JP1994/001517 1993-09-14 1994-09-14 Multi-chip module WO1995008189A1 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
US08/617,843 US6147876A (en) 1993-09-14 1994-09-14 Multi-chip module having printed wiring board comprising circuit pattern for IC chip
DE69434952T DE69434952D1 (de) 1993-09-14 1994-09-14 Viel-chip-modul
CA002171458A CA2171458C (en) 1993-09-14 1994-09-14 Multi-chip module
AU76650/94A AU690920B2 (en) 1993-09-14 1994-09-14 Multi-chip module
EP94927045A EP0720232B1 (en) 1993-09-14 1994-09-14 Multi-chip module
FI961176A FI961176A0 (fi) 1993-09-14 1996-03-13 Monisiruinen moduuli

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP22864493 1993-09-14
JP5/228644 1993-09-14
JP6/191455 1994-08-15
JP19145594A JP3461204B2 (ja) 1993-09-14 1994-08-15 マルチチップモジュール

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US09/636,714 Division US6418030B1 (en) 1993-09-14 2000-08-11 Multi-chip module

Publications (1)

Publication Number Publication Date
WO1995008189A1 true WO1995008189A1 (en) 1995-03-23

Family

ID=26506700

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1994/001517 WO1995008189A1 (en) 1993-09-14 1994-09-14 Multi-chip module

Country Status (9)

Country Link
US (2) US6147876A (ja)
EP (1) EP0720232B1 (ja)
JP (1) JP3461204B2 (ja)
CN (6) CN1041035C (ja)
AU (1) AU690920B2 (ja)
CA (1) CA2171458C (ja)
DE (1) DE69434952D1 (ja)
FI (1) FI961176A0 (ja)
WO (1) WO1995008189A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998007193A1 (de) * 1996-08-09 1998-02-19 Robert Bosch Gmbh Multichipmodul

Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
DE19914305B4 (de) * 1998-03-31 2004-11-25 Kanji Higashiyamato Otsuka Elektronische Vorrichtung
JP2000138423A (ja) * 1998-10-30 2000-05-16 Matsushita Electric Ind Co Ltd プリント回路基板およびその製造方法
DE69941548D1 (de) * 1998-11-30 2009-11-26 Hitachi Ltd Verfahren zur Montage eines elektronischen Schaltungschips
US7382142B2 (en) * 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
US7247035B2 (en) 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
US6917525B2 (en) * 2001-11-27 2005-07-12 Nanonexus, Inc. Construction structures and manufacturing processes for probe card assemblies and packages having wafer level springs
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US7349223B2 (en) * 2000-05-23 2008-03-25 Nanonexus, Inc. Enhanced compliant probe card systems having improved planarity
US6542379B1 (en) * 1999-07-15 2003-04-01 International Business Machines Corporation Circuitry with integrated passive components and method for producing
JP2001160663A (ja) * 1999-12-02 2001-06-12 Nec Corp 回路基板
US6535398B1 (en) * 2000-03-07 2003-03-18 Fujitsu Limited Multichip module substrates with buried discrete capacitors and components and methods for making
US6838766B2 (en) 2000-03-21 2005-01-04 Sanyo Electric Co., Ltd. Semiconductor device
US7579848B2 (en) 2000-05-23 2009-08-25 Nanonexus, Inc. High density interconnect system for IC packages and interconnect assemblies
US7952373B2 (en) 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
TW502492B (en) * 2000-05-30 2002-09-11 Alps Electric Co Ltd Electronic circuit unit
US6507100B1 (en) * 2000-06-28 2003-01-14 Advanced Micro Devices, Inc. Cu-balanced substrate
US7434305B2 (en) 2000-11-28 2008-10-14 Knowles Electronics, Llc. Method of manufacturing a microphone
US8617934B1 (en) 2000-11-28 2013-12-31 Knowles Electronics, Llc Methods of manufacture of top port multi-part surface mount silicon condenser microphone packages
JP2002170739A (ja) * 2000-11-29 2002-06-14 Murata Mfg Co Ltd 積層セラミックコンデンサモジュール
US6798666B1 (en) * 2000-12-29 2004-09-28 Ncr Corporation Introducing loss in a power bus to reduce EMI and electrical noise
JP2004523908A (ja) * 2001-01-17 2004-08-05 ハネウェル・インターナショナル・インコーポレーテッド プラスチックリード付きチップキャリア（ｐｌｃｃ）および他の表面実装技術（ｓｍｔ）チップキャリアのためのアダプタ
US6931369B1 (en) 2001-05-01 2005-08-16 National Semiconductor Corporation Method to perform thermal simulation of an electronic circuit on a network
JP3675364B2 (ja) * 2001-05-30 2005-07-27 ソニー株式会社 半導体装置用基板その製造方法および半導体装置
US6724083B2 (en) * 2001-07-16 2004-04-20 Ars Electronics Co., Ltd. Method of producing semiconductor packages by cutting via holes into half when separating substrate
US6678877B1 (en) * 2001-08-15 2004-01-13 National Semiconductor Corporation Creating a PC board (PCB) layout for a circuit in which the components of the circuit are placed in the determined PCB landing areas
US20030057544A1 (en) * 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
US6900991B2 (en) * 2001-12-03 2005-05-31 Intel Corporation Electronic assembly with sandwiched capacitors and methods of manufacture
US20030153119A1 (en) * 2002-02-14 2003-08-14 Nathan Richard J. Integrated circuit package and method for fabrication
US6639302B2 (en) * 2002-03-20 2003-10-28 International Business Machines Corporation Stress reduction in flip-chip PBGA packaging by utilizing segmented chip carries
US6903458B1 (en) * 2002-06-20 2005-06-07 Richard J. Nathan Embedded carrier for an integrated circuit chip
US20060213685A1 (en) * 2002-06-27 2006-09-28 Wang Alan E Single or multi-layer printed circuit board with improved edge via design
FR2852190B1 (fr) * 2003-03-03 2005-09-23 Procede de fabrication d'un composant ou d'un module electronique et composant ou module correspondant
US7005584B2 (en) * 2004-02-13 2006-02-28 Honeywell International Inc. Compact navigation device assembly
KR101022539B1 (ko) * 2004-04-29 2011-03-16 엘지디스플레이 주식회사 인쇄회로기판 및 액정표시장치
JP2006100489A (ja) * 2004-09-29 2006-04-13 Ricoh Co Ltd プリント基板及びそのプリント基板を用いた電子ユニット並びに樹脂流出防止用ダムの形成方法
CN100395889C (zh) * 2004-12-23 2008-06-18 旺宏电子股份有限公司 多芯片封装结构
US7212395B2 (en) * 2004-12-28 2007-05-01 Intel Corporation Capacitor design for controlling equivalent series resistance
JP4403090B2 (ja) * 2005-03-02 2010-01-20 日東電工株式会社 配線回路基板
JP4071782B2 (ja) * 2005-05-30 2008-04-02 松下電器産業株式会社 半導体装置
US7327006B2 (en) * 2005-06-23 2008-02-05 Nokia Corporation Semiconductor package
JP4640802B2 (ja) * 2005-07-07 2011-03-02 日東電工株式会社 回路付サスペンション基板
JP4615427B2 (ja) * 2005-12-01 2011-01-19 日東電工株式会社 配線回路基板
US7589395B2 (en) * 2006-06-30 2009-09-15 Intel Corporation Multiple-dice packages using elements between dice to control application of underfill material to reduce void formation
JP2008034639A (ja) * 2006-07-28 2008-02-14 Nitto Denko Corp 配線回路基板
JP4865453B2 (ja) * 2006-08-30 2012-02-01 日東電工株式会社 配線回路基板およびその製造方法
JP2008177491A (ja) * 2007-01-22 2008-07-31 Renesas Technology Corp 半導体装置
US7926173B2 (en) * 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
JP2008282995A (ja) * 2007-05-10 2008-11-20 Nitto Denko Corp 配線回路基板
US7829977B2 (en) * 2007-11-15 2010-11-09 Advanced Semiconductor Engineering, Inc. Low temperature co-fired ceramics substrate and semiconductor package
USD602885S1 (en) * 2008-04-04 2009-10-27 Capres A/S Connector for a microchip probe
WO2009138168A1 (de) * 2008-05-15 2009-11-19 Adc Gmbh Leiterplatte für elektrischen verbinder und elektrischer verbinder
AU323139S (en) * 2008-05-15 2008-12-11 Tyco Electronics Services Gmbh Printed circuit board
CN101394708B (zh) * 2008-10-20 2012-11-28 李鑫 一种电路板及其设计方法
JP4740312B2 (ja) * 2008-12-18 2011-08-03 日東電工株式会社 配線回路基板集合体シート
USD794643S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD794644S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD794034S1 (en) * 2009-01-07 2017-08-08 Samsung Electronics Co., Ltd. Memory device
USD794642S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD795261S1 (en) * 2009-01-07 2017-08-22 Samsung Electronics Co., Ltd. Memory device
USD795262S1 (en) * 2009-01-07 2017-08-22 Samsung Electronics Co., Ltd. Memory device
USD794641S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
US8071893B2 (en) 2009-03-04 2011-12-06 Apple Inc. Methods and apparatus for shielding circuitry from interference
USD639812S1 (en) * 2010-05-17 2011-06-14 Panasonic Corporation Memory card
USD643040S1 (en) * 2010-10-26 2011-08-09 Hon Hai Precision Ind. Co., Ltd. Electrical card
WO2012060121A1 (ja) * 2010-11-02 2012-05-10 京セラ株式会社 多数個取り配線基板および配線基板ならびに電子装置
US9374643B2 (en) 2011-11-04 2016-06-21 Knowles Electronics, Llc Embedded dielectric as a barrier in an acoustic device and method of manufacture
USD680119S1 (en) * 2011-11-15 2013-04-16 Connectblue Ab Module
USD680545S1 (en) * 2011-11-15 2013-04-23 Connectblue Ab Module
USD668658S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD692896S1 (en) * 2011-11-15 2013-11-05 Connectblue Ab Module
USD668659S1 (en) * 2011-11-15 2012-10-09 Connectblue Ab Module
USD689053S1 (en) * 2011-11-15 2013-09-03 Connectblue Ab Module
CN102569247A (zh) * 2012-01-17 2012-07-11 华为终端有限公司 集成模块、集成系统板和电子设备
KR101964045B1 (ko) * 2012-04-12 2019-04-01 삼성전자주식회사 반도체 메모리 모듈 및 그 제조 방법
US9078063B2 (en) 2012-08-10 2015-07-07 Knowles Electronics, Llc Microphone assembly with barrier to prevent contaminant infiltration
USD709894S1 (en) * 2012-09-22 2014-07-29 Apple Inc. Electronic device
DE202013011995U1 (de) * 2013-01-22 2015-01-15 Baumüller Nürnberg GmbH Leiterplattenanordnung
JP6202721B2 (ja) * 2013-04-08 2017-09-27 アオイ電子株式会社 回路基板およびそれを用いたサーマルプリントヘッド
GB2532869A (en) * 2013-08-28 2016-06-01 Qubeicon Ltd Semiconductor die and package jigsaw submount
CN104102387A (zh) * 2014-08-01 2014-10-15 金龙机电（东莞）有限公司 一种触摸屏和触摸屏装置
US9967984B1 (en) * 2015-01-14 2018-05-08 Vlt, Inc. Power adapter packaging
US9936580B1 (en) * 2015-01-14 2018-04-03 Vlt, Inc. Method of forming an electrical connection to an electronic module
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
WO2016203774A1 (ja) * 2015-06-19 2016-12-22 日本電信電話株式会社 フレキシブルプリント配線板のはんだ接合構造
US9794661B2 (en) 2015-08-07 2017-10-17 Knowles Electronics, Llc Ingress protection for reducing particle infiltration into acoustic chamber of a MEMS microphone package
KR20170046344A (ko) * 2015-10-21 2017-05-02 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
CN105555039B (zh) * 2016-02-03 2018-10-02 江门崇达电路技术有限公司 一种在pcb的两焊盘间制作线条的方法
US10903734B1 (en) 2016-04-05 2021-01-26 Vicor Corporation Delivering power to semiconductor loads
US10158357B1 (en) 2016-04-05 2018-12-18 Vlt, Inc. Method and apparatus for delivering power to semiconductors
JP6677183B2 (ja) * 2017-01-25 2020-04-08 オムロン株式会社 制御装置
USD826187S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD829674S1 (en) * 2017-05-26 2018-10-02 TinyPCB, Inc. Modular circuit board
USD832229S1 (en) * 2017-05-26 2018-10-30 TinyPCB, Inc. Modular circuit board
USD826196S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD824345S1 (en) * 2017-05-26 2018-07-31 TinyPCB, Inc. Modular circuit board
USD826188S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD826195S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD826192S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD826194S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD829675S1 (en) * 2017-05-26 2018-10-02 TinyPCB, Inc. Modular circuit board
USD826193S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD824344S1 (en) * 2017-05-26 2018-07-31 TinyPCB, Inc. Modular circuit board
USD830318S1 (en) * 2017-05-26 2018-10-09 TinyPCB, Inc. Moduler circuit board
USD826186S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD826189S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD826190S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD826191S1 (en) * 2017-05-26 2018-08-21 TinyPCB, Inc. Modular circuit board
USD839223S1 (en) * 2017-05-30 2019-01-29 TinyPCB, Inc. Modular circuit board
USD834546S1 (en) * 2017-05-30 2018-11-27 TinyPCB, Inc. Modular circuit board
USD842260S1 (en) * 2017-05-30 2019-03-05 TinyPCB, Inc. Modular circuit board
USD833992S1 (en) * 2017-05-30 2018-11-20 TinyPCB, Inc. Modular circuit board
USD830319S1 (en) * 2017-05-30 2018-10-09 TinyPCB, Inc. Modular circuit board
USD833990S1 (en) * 2017-05-30 2018-11-20 TinyPCB, Inc. Modular circuit board
USD841605S1 (en) * 2017-05-30 2019-02-26 TinyPCB, Inc. Modular circuit board
USD833991S1 (en) * 2017-05-30 2018-11-20 TinyPCB, Inc. Modular circuit board
USD830320S1 (en) * 2017-05-30 2018-10-09 TinyPCB, Inc. Modular circuit board
USD839222S1 (en) * 2017-05-30 2019-01-29 TinyPCB, Inc. Modular circuit board
USD830321S1 (en) * 2017-05-30 2018-10-09 TinyPCB, Inc. Modular circuit board
USD833994S1 (en) * 2017-05-30 2018-11-20 TinyPCB, Inc. Modular circuit board
USD839221S1 (en) * 2017-05-30 2019-01-29 TinyPCB, Inc. Modular circuit board
USD833993S1 (en) * 2017-05-30 2018-11-20 TinyPCB, Inc. Modular circuit board
USD841606S1 (en) * 2017-05-30 2019-02-26 TinyPCB, Inc. Modular circuit board
TWI647581B (zh) * 2017-11-22 2019-01-11 緯創資通股份有限公司 電路板以及佈局結構
CN110139477B (zh) * 2018-02-09 2021-10-08 台达电子企业管理（上海）有限公司 应用于智能终端的电源模块及电源模块组装结构
CN113056963B (zh) * 2018-09-19 2022-06-24 特斯拉公司 用于多芯片模块的机械架构
US11107753B2 (en) * 2018-11-28 2021-08-31 Semiconductor Components Industries, Llc Packaging structure for gallium nitride devices
US11201602B1 (en) 2020-09-17 2021-12-14 Analog Devices, Inc. Apparatus and methods for tunable filtering
US11201600B1 (en) 2020-10-05 2021-12-14 Analog Devices, Inc. Apparatus and methods for control and calibration of tunable filters
CN114188235B (zh) * 2022-02-15 2022-04-19 江苏高格芯微电子有限公司 一种低功耗高精度协议集成电路模组封装工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104361A (ja) * 1986-10-20 1988-05-09 Mitsubishi Electric Corp 半導体装置
JPH04335561A (ja) * 1991-05-13 1992-11-24 Mitsubishi Electric Corp 半導体装置
JPH04130470U (ja) * 1991-05-21 1992-11-30 シヤープ株式会社 半導体装置

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1452108A (fr) * 1964-07-29 1966-02-25 Telefunken Patent Procédé de fabrication d'un montage microminiaturisé
US3714709A (en) * 1970-07-06 1973-02-06 Rca Corp Method of manufacturing thick-film hybrid integrated circuits
US3689804A (en) * 1971-09-30 1972-09-05 Nippon Denso Co Hybrid circuit device
US3885304A (en) * 1972-03-23 1975-05-27 Bosch Gmbh Robert Electric circuit arrangement and method of making the same
US4372037A (en) * 1975-03-03 1983-02-08 Hughes Aircraft Company Large area hybrid microcircuit assembly
US4208698A (en) * 1977-10-26 1980-06-17 Ilc Data Device Corporation Novel hybrid packaging scheme for high density component circuits
JPS5687395A (en) * 1979-12-18 1981-07-15 Fujitsu Ltd Semiconductor device
US4349862A (en) * 1980-08-11 1982-09-14 International Business Machines Corporation Capacitive chip carrier and multilayer ceramic capacitors
US4437141A (en) * 1981-09-14 1984-03-13 Texas Instruments Incorporated High terminal count integrated circuit device package
EP0111890B1 (en) * 1982-12-15 1991-03-13 Nec Corporation Monolithic multicomponents ceramic substrate with at least one dielectric layer of a composition having a perovskite structure
GB2144907A (en) * 1983-08-09 1985-03-13 Standard Telephones Cables Ltd Mounting integrated circuit devices
CA1222586A (en) * 1983-11-11 1987-06-02 Tadahiko Akiyama Personal-servicing communication system
US4616655A (en) * 1984-01-20 1986-10-14 Cordis Corporation Implantable pulse generator having a single printed circuit board and a chip carrier
JPS60173862A (ja) * 1984-02-20 1985-09-07 Nec Corp 集積回路装置
US5237204A (en) * 1984-05-25 1993-08-17 Compagnie D'informatique Militaire Spatiale Et Aeronautique Electric potential distribution device and an electronic component case incorporating such a device
US4692839A (en) * 1985-06-24 1987-09-08 Digital Equipment Corporation Multiple chip interconnection system and package
US5220488A (en) * 1985-09-04 1993-06-15 Ufe Incorporated Injection molded printed circuits
US4780795A (en) * 1986-04-28 1988-10-25 Burr-Brown Corporation Packages for hybrid integrated circuit high voltage isolation amplifiers and method of manufacture
JPS62260353A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp 半導体装置
JPS62260354A (ja) * 1986-05-06 1987-11-12 Mitsubishi Electric Corp 半導体装置
US4814943A (en) * 1986-06-04 1989-03-21 Oki Electric Industry Co., Ltd. Printed circuit devices using thermoplastic resin cover plate
JPH01500866A (ja) * 1986-09-19 1989-03-23 ヒユーズ・エアクラフト・カンパニー 多層構造中に埋設された受動部品のトリミング
US4811082A (en) * 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
GB2197540B (en) * 1986-11-12 1991-04-17 Murata Manufacturing Co A circuit structure.
FI82169C (fi) * 1987-08-21 1991-01-10 Nokia Mobira Oy Rf-skyddad hybridkrets.
US4788524A (en) * 1987-08-27 1988-11-29 Gte Communication Systems Corporation Thick film material system
JP2664259B2 (ja) * 1987-10-30 1997-10-15 エルエスアイ ロジック コーポレーション 半導体装置パッケージ及びその製造方法
US4882657A (en) * 1988-04-06 1989-11-21 Ici Array Technology, Inc. Pin grid array assembly
DE3852131T2 (de) * 1988-04-26 1995-05-18 Citizen Watch Co Ltd Speicherkarte.
US5253010A (en) * 1988-05-13 1993-10-12 Minolta Camera Kabushiki Kaisha Printed circuit board
JP2570381B2 (ja) * 1988-05-13 1997-01-08 ミノルタ株式会社 フレキシブルプリント基板へのｉｃチツプ搭載構造
EP0351581A1 (de) * 1988-07-22 1990-01-24 Oerlikon-Contraves AG Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
JPH02106087A (ja) * 1988-10-14 1990-04-18 Rohm Co Ltd 混成集積回路装置
JP2790640B2 (ja) * 1989-01-14 1998-08-27 ティーディーケイ株式会社 混成集積回路部品の構造
KR930010076B1 (ko) * 1989-01-14 1993-10-14 티디케이 가부시키가이샤 다층혼성집적회로
JP3090453B2 (ja) * 1989-07-10 2000-09-18 株式会社日立製作所 厚膜薄膜積層基板およびそれを用いた電子回路装置
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5045820A (en) * 1989-09-27 1991-09-03 Motorola, Inc. Three-dimensional microwave circuit carrier and integral waveguide coupler
MY105486A (en) * 1989-12-15 1994-10-31 Tdk Corp A multilayer hybrid circuit.
NO900229D0 (no) * 1990-01-16 1990-01-16 Micro Electronics Ame A S Fremgangsmaate for fremstilling av miniatyrisert impedanstilpasset ledningsnett.
JPH04130470A (ja) * 1990-09-21 1992-05-01 Mita Ind Co Ltd 画像形成装置のための自己診断および自己修復システム
US5557142A (en) * 1991-02-04 1996-09-17 Motorola, Inc. Shielded semiconductor device package
US5166772A (en) * 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
FR2675632B1 (fr) * 1991-04-18 1997-04-30 Texas Instruments France Dispositif de conditionnement de circuits integres
EP0585376A4 (en) * 1991-05-23 1994-06-08 Motorola Inc Integrated circuit chip carrier
JP2976605B2 (ja) * 1991-08-26 1999-11-10 ソニー株式会社 メモリモジュール
JPH05102262A (ja) * 1991-10-03 1993-04-23 Hitachi Ltd 半導体装置及びそれを実装した実装装置
JPH05206314A (ja) * 1991-11-12 1993-08-13 Nec Corp 半導体装置
JPH05160290A (ja) * 1991-12-06 1993-06-25 Rohm Co Ltd 回路モジュール
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
JPH0798620A (ja) * 1992-11-13 1995-04-11 Seiko Epson Corp 電子装置およびこれを用いたコンピュータ
US5241351A (en) * 1992-11-19 1993-08-31 Xerox Corporation Multi-blade turret holder
JPH06267788A (ja) * 1993-03-15 1994-09-22 Murata Mfg Co Ltd 複合部品
US5355016A (en) * 1993-05-03 1994-10-11 Motorola, Inc. Shielded EPROM package
GB2283863A (en) * 1993-11-16 1995-05-17 Ibm Direct chip attach module
WO1996019829A1 (en) * 1994-12-22 1996-06-27 Pace Benedict G Device for superheating steam

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63104361A (ja) * 1986-10-20 1988-05-09 Mitsubishi Electric Corp 半導体装置
JPH04335561A (ja) * 1991-05-13 1992-11-24 Mitsubishi Electric Corp 半導体装置
JPH04130470U (ja) * 1991-05-21 1992-11-30 シヤープ株式会社 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0720232A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998007193A1 (de) * 1996-08-09 1998-02-19 Robert Bosch Gmbh Multichipmodul
US5953213A (en) * 1996-08-09 1999-09-14 Robert Bosch Gmbh Multichip module

Also Published As

Publication number Publication date
EP0720232A4 (en) 1996-11-13
CN1198594A (zh) 1998-11-11
CN1130958A (zh) 1996-09-11
EP0720232A1 (en) 1996-07-03
AU690920B2 (en) 1998-05-07
CN1203454A (zh) 1998-12-30
CN1198593A (zh) 1998-11-11
AU7665094A (en) 1995-04-03
US6418030B1 (en) 2002-07-09
DE69434952D1 (de) 2007-05-24
FI961176L (fi) 1996-03-13
CN1214548A (zh) 1999-04-21
FI961176A0 (fi) 1996-03-13
US6147876A (en) 2000-11-14
JPH07135290A (ja) 1995-05-23
EP0720232B1 (en) 2007-04-11
CA2171458C (en) 2001-11-27
CA2171458A1 (en) 1995-03-23
CN1041035C (zh) 1998-12-02
JP3461204B2 (ja) 2003-10-27
CN1214547A (zh) 1999-04-21

Similar Documents

Publication Publication Date Title
WO1995008189A1 (en) Multi-chip module
KR100231276B1 (ko) 반도체패키지의 구조 및 제조방법
KR100694739B1 (ko) 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지
US5689091A (en) Multi-layer substrate structure
US6228683B1 (en) High density leaded ball-grid array package
US7613010B2 (en) Stereoscopic electronic circuit device, and relay board and relay frame used therein
US8432033B2 (en) Electronic device and manufacturing method therefor
US5886415A (en) Anisotropic conductive sheet and printed circuit board
US6031729A (en) Integral heater for reworking MCMS and other semiconductor components
US6738263B2 (en) Stackable ball grid array package
US7236373B2 (en) Electronic device capable of preventing electromagnetic wave from being radiated
JP3110922B2 (ja) マルチチップ・モジュール
US20070053167A1 (en) Electronic circuit module and manufacturing method thereof
US20020020916A1 (en) Semiconductor package and method for producing the same
JPH09283695A (ja) 半導体実装構造
JPH05211275A (ja) 半導体装置及びその製造方法
US6201298B1 (en) Semiconductor device using wiring tape
JP2007207802A (ja) 電子回路モジュールとその製造方法
US6573595B1 (en) Ball grid array semiconductor package with resin coated metal core
JP2001085603A (ja) 半導体装置
US20020063331A1 (en) Film carrier semiconductor device
JP3450477B2 (ja) 半導体装置及びその製造方法
JPH05343608A (ja) 混成集積回路装置
JP2541494B2 (ja) 半導体装置
JPH09266266A (ja) 半導体装置およびその製造方法並びに半導体装置のキャップ

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AU CA CN FI US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1994927045

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2171458

Country of ref document: CA

WWE Wipo information: entry into national phase

Ref document number: 961176

Country of ref document: FI

WWE Wipo information: entry into national phase

Ref document number: 08617843

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1994927045

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1994927045

Country of ref document: EP

点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载