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WO1993012525A1 - Flash memory improved in erasing characteristic, and circuit therefor - Google Patents

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WO1993012525A1
WO1993012525A1 PCT/JP1992/001608 JP9201608W WO9312525A1 WO 1993012525 A1 WO1993012525 A1 WO 1993012525A1 JP 9201608 W JP9201608 W JP 9201608W WO 9312525 A1 WO9312525 A1 WO 9312525A1
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WO
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transistor
voltage
power supply
circuit
gate
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Application number
PCT/JP1992/001608
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Takao Akaogi
Hiromi Kawashima
Tetsuji Takeguchi
Ryoji Hagiwara
Yasushi Kasa
Kiyoshi Itano
Yasushige Ogawa
Shouichi Kawamura
Original Assignee
Fujitsu Limited
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Priority claimed from JP25659492A external-priority patent/JP3182917B2/ja
Priority claimed from JP29998792A external-priority patent/JP3119740B2/ja
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    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device capable of electrically erasing stored information collectively or block by block, that is, a so-called flash memory, and particularly to a flash memory. It relates to the improvement of the erase operation in the memory and the improvement of the circuit accompanying it.
  • the capacity and cost can be reduced in consideration of the use of a medium such as a magnetic storage device, and the portable information processing terminal can be used. Therefore, a lower voltage is required in consideration of the use of the same.
  • BPROM Erasable Programmable Read Only Memory
  • EEPROM Electrically erasable programmable Read Only Memory
  • EPR0M has the advantage of having a small cell size and has the advantage of using ultraviolet rays for data erasure, which makes data erasure troublesome, and EEPRO makes data erasure easy because data can be erased electrically.
  • the cell size is large compared to EPR0M, it is difficult to increase the capacity. 12525 P 1 There is a problem.
  • flash memory a semiconductor memory device which has the advantages of these memories.
  • flash memory a semiconductor memory device which has the advantages of these memories.
  • This nonvolatile semiconductor memory device has, for example, an overall configuration as shown in FIG.
  • CellPro click 11 comprising a plurality of transistor cells, to 11 New pieces as shown by New (e.g. eight) Ri Contact disposed in parallel, each of Seruburo click 11, the to 11 New Is provided with a bit line selection circuit 12 [ ⁇ ⁇ , a sense amplifier and a write buffer lS t lS n separately.
  • a row address signal obtained through a row decoder 15 from a row address buffer 14 is commonly supplied to the cell blocks 1-1.
  • a column address signal obtained through a column address decoder 17 from a column address buffer 16 is commonly supplied to the bit line selection circuits ⁇ ⁇ : ⁇ .
  • the voltage V s from the source power supply circuit 18 is commonly applied to the source electrodes of the respective transistor cells of the cell block l l! L.
  • FIG. 2 shows one cell block 11 of the above-mentioned nonvolatile semiconductor memory device and a circuit section around it.
  • the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • the bit line selection ⁇ passage 12 N Chiya tunnel M0S field effect preparative La Njisuta Q t to Q n forces, Rannahli, the gate of each of the tiger Njisuta to Q »from co Ramudeko da 17 Are applied.
  • the drains of the n transistors Q, i to Qni arranged in the column direction are connected to the transistors Qi in the bit line selection circuit 12 through the bit lines. Connected to drain. Further, a voltage from the source power supply circuit 18 is applied to each source of the transistor ⁇ 3 ⁇ 4 ⁇ to (3 ⁇ 4 ⁇ .
  • the sense amplifier 13a and the light knocker 13b are connected to the transistor Q , ⁇ C are connected in common.
  • Fig. 3 shows an example of the structure of the memory cell.
  • the gate has a two-layer structure of a control gate (CG) 25 and a mouthing gate (FG) 24, and the control gate 25 is connected to the lead line WLi.
  • the drain (D) 23 is connected to the bit line BLi.
  • 26 is a tunnel oxide film portion.
  • NOR complementary metal-oxide-semiconductor
  • NAND complementary metal-oxide-semiconductor
  • the floating gate FG Since the floating gate FG is not electrically connected to other circuit parts, it can store electric charge semi-permanently. Also, to read the information of the memory cell, as shown in FIG.
  • a memory cell is selected by the select line WLi and the bit line BLi.
  • the threshold value of the cell transistor changes due to the charge stored in the opening gate FG, and the current flowing through the selected memory cell changes according to the stored information. By detecting and widening this current, information is read out to the outside.
  • control gate CG The potential levels of the control gate CG, the drain 0, the source S, and the substrate PS in the above-described operation state are set to the values shown in Table 1.
  • V ss line source-side wiring
  • the above-mentioned erasing method is a source erasing method in which the charge of the floating gate FG is drained to the source, but as will be described later, the erasing method draws the charge in the floating gate to the channel, that is, the substrate. There is also a channel erasing method. In this case, a negative voltage t is applied to the control gate.
  • the above-described NAND flash memory erase method may use this channel erase method.
  • FIG. 8 to FIG. 11 are diagrams showing the voltage application state in the memory cell when each erasing method is used.
  • the memory cells are all n-channel transistors.
  • Fig. 8 shows the case of using the channel erase method by applying a positive voltage, where drain D and source S are released and control gate is applied.
  • CG is set to 0 V
  • the potential at the P-well corresponding to the channel is set to high potential V.
  • a triple-bias structure as shown in the figure is applied to apply a positive bias to the channel. ing.
  • Figure 9 shows a case of using a source erase method according to the positive voltage application, the co-down Tororuge one preparative CG on opening the drain D to 0 V, the source S to the high potential V FP.
  • the substrate is left open or set to 0 V.
  • Fig. 11 shows the case of using the source erase method by applying a negative voltage.
  • the drain D is opened, the control gate CG is set to the negative potential VBB , and the source S is set to the positive potential Vcc . I do.
  • the memory cell When this excessive erasure occurs, the memory cell is turned on even in the normal state, which is called a normalion, and there is a problem that a normal operation cannot be performed. Therefore, a pre-erase write operation for writing data to all memory cells before the erase operation is performed. Therefore, the time used for the erasing operation is a time during which the pre-erase writing operation is performed. To shorten the erasing operation time, it is necessary to reduce the time used for the pre-erasing writing.
  • flash memory When erasing the flash memory, the voltage applied between the control gate CG and the channel or the source S is used for both channel erasing and source erasing. Has a significant effect on Therefore, in order to always perform a stable erase operation, it is important to keep the voltage applied between the port gate and the channel or source constant regardless of the fluctuation of the external power supply.
  • flash memory is currently considered as an application field of flash memory, which is a storage device of a portable device. In such a portable device, a battery is used as a power source. Voltage fluctuation is inevitable. Therefore, there is a demand for a flash memory erasing method capable of performing stable erasing irrespective of fluctuations in an external power supply and a flash memory erasing by such an erasing method.
  • the voltage applied to the source fluctuates due to the fluctuations of the external power supply as described above, and the characteristics of the memory cell and the driving circuit vary, so that the source region is erased.
  • the electric field of the electric field increases, and the avalanche's breakdown current may increase.
  • the avalanche / breakdown current flows, the memory cell is degraded, causing the problem of reducing the number of times that the flash memory can be rewritten or causing the memory cell to be destroyed.
  • circuit miniaturization, low power consumption, high speed, etc. 5 As described above, by applying a negative voltage to the control gate during erasing, the junction breakdown voltage on the source side can be reduced, and the cell area can be reduced. However, how to realize the application of negative voltage to this gate is important.
  • the voltage applied to the word line is the force that can be switched depending on whether the word line is selected or non-selected.
  • the eclipse voltage is applied from the low-decoder, it is necessary to be able to switch to the eclipse voltage as well.
  • the selected read line has a higher potential than the unselected read line.However, during erase, the potential of the selected read line must be lower than the potential of the unselected read line.
  • the relationship between the applied voltage and the selected / non-selected logical relationship must be reversed. As a result, the circuit becomes complicated and there is a problem that the size cannot be reduced.
  • the flash memory has an internal power supply switching circuit to switch the power supply voltage depending on the mode, but the internal power supply switching circuit conventionally used has a simple structure, but has a drawback of the latch-up phenomenon. There is a problem of easy occurrence. Therefore, the switching speed is reduced in order to avoid the occurrence of the latch-up phenomenon, which is a problem in increasing the speed.
  • the conventional substrate bias circuit uses a channel depletion type transistor.
  • the process is complicated and miniaturization is difficult.
  • flash memory it is necessary to invert the logic of word line selection / non-selection between erase mode and other modes as described above, and circuits for that purpose are usually exclusive.
  • the use of a logical OR circuit This circuit is also complicated and is an obstacle to miniaturization.
  • the present invention has been made to solve the above problems, and has the following objects.
  • Stable erasure can be performed in a predetermined time.
  • the flash memory according to the first aspect of the present invention comprises a gate memory of a plurality of transistor cells each having a plurality of lead lines arranged in a row direction. And each of the plurality of bit lines is connected in common to the drains of a plurality of transistor cells arranged in the column direction, and is connected to an arbitrary transistor cell. Electrical programming and electrical erasure of data in all transistor cells.
  • at the time of writing data of a predetermined value to all transistor cells before erasing data at least one of all of the bit lines and all of the above-mentioned code lines is connected. The data of the predetermined value is simultaneously written to a plurality of transistor cells connected to the plurality of bit lines or word lines which are selected in multiple units at the same time.
  • writing before erasure is the same as normal writing. / It took a long time to write before erasing because it was performed in units of cells.However, in the flash memory of the first embodiment of the present invention, writing before erasing is performed because a plurality of memory cells are performed as one unit Time can be shortened.
  • the flash memory according to the second aspect of the present invention provides a flash memory for performing channel erasing or source erasing by applying a negative voltage to the control gate.
  • a rewritable nonvolatile memory cell is provided at an intersection of a plurality of code lines and a plurality of bit lines. And a control signal for instructing whether or not to erase data overnight, and a power supply common to each source of a memory transistor constituting the nonvolatile memory cell.
  • the power supply for applying a high voltage to the source of the memory cell has a current limiting element. Even if the source voltage fluctuates, if the voltage is selected so as to be equal to or lower than the avalanche breakdown voltage, injection of holes at the time of erasing is suppressed. Cell degradation is reduced.
  • a predetermined number of memory cells on the same word line are defined as one unit.
  • a transistor is provided to connect the M0S transistor and the source of each memory cell in the group of memory cells in common, and a memory for holding the M0S transistor is provided.
  • a cell group is formed in the well, and when predetermined data previously written in the memory cell group is electrically erased, a negative potential voltage is applied to the ground line. .
  • an M0S transistor is provided in which word lines of a memory cell group are connected to a gate, and the M0S transistor is provided. , And the source of each memory cell in the memory cell group is connected in common, and when reading data, only the selected memory cell group is connected to the source. Even if there is an over-erased cell in the selected memory cell group, the source of the unselected memory cell group is separated, so that the effect of the over-erased cell is suppressed. Also, no complicated control is required for erasing, and one M0S transistor is added for each memory cell group, so the cell area is almost the same as the conventional one. That is, the harm caused by over-erasing is prevented, and the increase in cell size at that time is also suppressed.
  • the flash memory provides a flash memory in which an input decoder applies a negative voltage applied to a lead line for erasing.
  • the row decoder includes a drive unit that applies a decoded signal to a gate line, and the drive unit applies a voltage applied to a first power supply terminal and a voltage applied to a second power supply terminal.
  • a first operation mode in which a first voltage is selectively output to the first power supply terminal, and a second voltage lower than the first voltage is supplied to the second power supply terminal.
  • a second operation mode in which a third voltage is supplied to the power supply terminal of the second power supply terminal, and a fourth voltage higher than the third voltage is supplied to the second power supply terminal of the second power supply terminal. It is characterized in that the output voltage is switched accordingly.
  • the voltage applied to the power supply terminal of the drive unit is applied to the power supply terminal of the drive unit of the mouth decoder so that the relationship between the levels applied to the power supply terminal of the drive unit can be changed in two modes. Change the voltage relationship in mode. This eliminates the need for logical conversion for word line selection and non-selection, and simplifies the circuit.
  • the row decoder connects the first terminal to an input terminal to which an input signal is input.
  • a first connection switch element connected to a first output terminal from which a first output signal is output, a second terminal connected to an input terminal, and a second terminal connected to an input terminal.
  • a second connection switch element connected to the second output terminal from which the second output signal is output; and an input terminal connected to the second terminal of the first connection switch element.
  • the output terminal is connected to the second output terminal, and in terms of power supply, a first voltage line to which a desired voltage equal to or higher than the power supply voltage is supplied and a second voltage line to which a desired voltage equal to or lower than the ground voltage is supplied
  • a first inverter connected to the second voltage line; an input terminal connected to the second terminal of the second connection switch element; an output terminal connected to the first output terminal; More specifically, there is provided a level conversion circuit comprising a second inverter connected between the first voltage line and the second voltage line.
  • the level conversion circuit has a logic conversion function as well as a level conversion function, it is possible to selectively apply a negative voltage to a word line.
  • a row decoder can be realized with a small circuit.
  • the flash memory according to the seventh aspect of the present invention is provided with a negative voltage source separately from the row decoder, and the negative voltage source is provided with a clock pulse at one end.
  • a first P-channel MIS field effect transistor having a supplied capacitor, a drain connected to the negative voltage output, a gate and a source connected to the other end of the capacitor, and a drain connected to the first
  • a second P-channel MIS field-effect transistor connected to the source of the P-channel MIS field-effect transistor, the gate connected to the negative voltage output terminal, and a negative voltage applied to the source.
  • the row decoder Connected to the word line via a negative voltage bias circuit characterized by Then, when a negative voltage is applied, the row decoder outputs a logic-inverted gate line application signal, and when the logic value is “L”, the above-mentioned negative voltage bias is output when the logic line selection signal is output.
  • a logic circuit that controls the circuit so that a clock pulse is input.
  • a clock signal is input by using the above-described negative voltage bias circuit. It is possible to control whether a negative voltage is applied or not depending on whether or not it is applied.
  • the input of the clock signal is controlled by the decode signal of the row decoder, it is possible to selectively apply a negative voltage.
  • the application of the eclipse voltage is performed in a system different from that of the row decoder.
  • the lead line is selected, the circuit is simple and can be reduced in size because an existing port decoder is used.
  • An eighth aspect of the present invention is an internal power supply switching circuit used for a flash memory or the like.
  • one of the drain electrode and the source electrode is connected to the first power supply circuit.
  • a first polarity first M0S transistor connected to one power supply line and the other to a second power supply line
  • One of the drain electrode or the source electrode and the well are connected to a third power supply line having a potential higher than the potential of the first power supply line, and the other is connected to a node.
  • the fourth M0S transistor captures a voltage rise of the second power supply line when switching from low voltage to high voltage, so that the channel current of the second M0S transistor is increased. Can be suppressed, and the latch-up phenomenon can be prevented.
  • a ninth embodiment of the present invention is a substrate (cell) potential control circuit used in a flash memory or the like.
  • a power supply connected to a potential control target portion is provided.
  • a negative voltage source that outputs a negative voltage to the power line, a substrate (gauge) and a source are connected to the power line, and the drain is connected to the power line.
  • a first n-channel transistor connected to earth power, a substrate (pellet) and a source connected to a power supply line, and a drain connected to the gate of the first n-channel transistor;
  • a second n-channel transistor connected to the first n-channel transistor, a first switch provided between the gate of the first n-channel transistor and the positive power supply, and a second n-channel transistor.
  • a second switch that allows the gate of the channel transistor to be connected to a positive power supply or a ground power supply or to be opened, and a gate to a second n-channel transistor.
  • the first switch When applying power, the first switch is opened first, and the second switch is connected to the positive power supply.Then, the second switch is opened and the negative voltage source is set to the output state. I do.
  • the substrate potential control circuit when a negative voltage is applied, the voltage between the gate and the source of the second n-channel transistor is changed by the charge accumulated in the capacitor before switching.
  • the second n-channel transistor keeps the ON state because it is maintained at the predetermined amount. Accordingly, the gate of the first n-channel transistor becomes a negative voltage, and the power line is disconnected from the ground power supply by turning off the first n-channel transistor. Moreover, since a large voltage is not applied between the gate and the source of the second n-channel transistor, there is no need to increase the withstand voltage, and the device can be miniaturized.
  • a tenth aspect of the present invention is an exclusive-OR circuit used for flash memory or the like.
  • the source of the IPMIS transistor has a high potential.
  • the gate of the first PMIS transistor and the gate of the first nM IS transistor are connected in common.
  • the drain of the first PMIS transistor and the drain of the first nMIS transistor are commonly connected to each other to form an input terminal, and the first CMIS inverter and the source are connected to the first CMIS inverter.
  • the second pMIS transistor and drain which are connected to the input of the inverter and whose first input is supplied to the source, are connected to the output of the first CMIS inverter and the source is connected to the second PMIS transistor.
  • a second nMIS transistor connected to the gate of the second pMIS transistor, the gate being connected to the gate of the second pMIS transistor, and having a second input supplied to the gate;
  • An exclusive OR of the first input and the second input is output from a connection point between the drain of the transistor and the source of the second nMIS transistor.
  • FIG. 1 is an overall configuration diagram of a flash memory to which the present invention is applied.
  • FIG. 2 is a circuit diagram of a main part of FIG.
  • Fig. 3 shows the structure of the memory cell.
  • FIG. 4 to 7 are diagrams for explaining a method of reading, writing, and erasing the flash memory, wherein FIG. 4 shows a write operation, FIG. 5 shows a read operation, and FIG. 6 shows an erase operation. FIG. 7 shows each condition at the time of erasing when a negative voltage is applied.
  • FIG. 8 is an explanatory diagram of channel erasure by applying a high voltage.
  • FIG. 9 is an explanatory diagram of source erasure by applying a high voltage.
  • FIG. 10 is an explanatory diagram of channel erasing by applying a negative voltage.
  • FIG. 11 is an explanatory diagram of source erasing by applying a negative voltage.
  • FIG. 12 is a structural diagram of a transistor cell.
  • FIG. 13 is an explanatory diagram of excessive erasure.
  • FIG. 14 is a circuit diagram of the first embodiment.
  • FIG. 15 is a configuration diagram of the second embodiment.
  • FIG. 16 is a circuit diagram of one embodiment of the write control circuit of FIG. 15.
  • FIG. 17 is a diagram showing a circuit configuration of the third embodiment.
  • FIG. 18 is a diagram showing a circuit configuration of the fourth embodiment.
  • FIG. 19 is a diagram showing a circuit configuration of the fifth embodiment.
  • FIG. 20 is a diagram showing a circuit configuration of the sixth embodiment.
  • FIG. 21 is a diagram showing a circuit configuration of the seventh embodiment.
  • FIG. 22 is a diagram showing a circuit configuration of the eighth embodiment.
  • FIG. 23 is a diagram showing a state when data is erased in a flash memory cell.
  • FIG. 24 is a circuit diagram showing a configuration of a data consuming power supply circuit as an example of a conventional type.
  • FIG. 25 is a graph showing source voltage-current characteristics for explaining the principle of the third embodiment of the present invention.
  • FIG. 26 is a circuit diagram showing a configuration example of a portion of the source power supply circuit according to the present invention.
  • FIG. 27 is a graph showing the characteristics of the circuit of FIG.
  • FIG. 28 is an explanatory diagram of actual characteristics and effects of the circuit of FIG. 26.
  • FIG. 29 is a circuit diagram showing a modification of the circuit of FIG.
  • FIG. 30 is a graph showing the characteristics of the circuit of FIG.
  • FIG. 31 is a sectional view of a flash memory cell of the eleventh embodiment.
  • FIG. 32 is a plan view showing a main part configuration of the eleventh embodiment.
  • FIG. 33 is an equivalent circuit diagram of the memory cell of FIG.
  • FIG. 34 is a configuration diagram when a negative power supply is separately provided and a negative voltage is applied to the word line.
  • FIG. 35 shows the row decoder when the row decoder applies a negative voltage.
  • FIG. 3 is a functional configuration diagram of FIG.
  • FIG. 36 is a diagram showing a configuration example of a flash memo decoder corresponding to the fifth embodiment of the present invention.
  • FIG. 37 is a diagram showing a structural example of a part of FIG. 36.
  • FIG. 38 and FIG. 39 are explanatory diagrams of an example of the structure of a conventional row decoder and a problem when a negative voltage is applied.
  • FIG. 40 and FIG. 41 are structural diagrams of the mouth decoder driver corresponding to the fifth mode.
  • FIG. 42 is a diagram showing the configuration of the flash memory of the twelfth embodiment.
  • ⁇ FIGS. 43 and 44 are diagrams showing two configuration examples of the decoding unit in the twelfth embodiment.
  • FIG. 45 is a diagram showing a driving unit in the twelfth embodiment.
  • FIG. 46 is a diagram showing another configuration example of the decoding unit in the twelfth embodiment.
  • FIG. 47 is a diagram showing another example of the configuration of the drive unit in the twelfth embodiment.
  • FIG. 48 is a circuit diagram of a level conversion circuit in the twelfth embodiment.
  • FIG. 49 is a configuration diagram of a drive section power supply switching circuit of the twelfth embodiment.
  • FIG. 50 is a diagram of a level conversion circuit according to a thirteenth embodiment.
  • FIG. 51 is a diagram of the level conversion circuit of the fourteenth embodiment.
  • FIG. 52 is a view for explaining the principle of the level conversion circuit according to the sixth embodiment of the present invention.
  • FIG. 53 is a specific circuit diagram of the level conversion circuit of the fifteenth embodiment.
  • FIG. 54 is a circuit diagram showing the operation of the level conversion circuit of FIG. 53 (non-conversion mode).
  • FIG. 55 is a circuit diagram showing the operation of the level conversion circuit of FIG. 53 (non-conversion mode).
  • FIG. 56 is a circuit diagram showing the operation (inversion mode) of the level conversion circuit of FIG.
  • FIG. 57 is a circuit diagram showing the operation (inversion mode) of the level conversion circuit in FIG. 53.
  • FIG. 58 is a circuit diagram showing the operation (high-voltage conversion mode) of the level conversion circuit in FIG. 53.
  • FIG. 59 is a circuit diagram showing the operation (high-voltage conversion mode) of the level conversion circuit of FIG.
  • FIG. 60 is a circuit diagram showing an operation (negative voltage conversion mode) of the level conversion circuit of FIG. 53.
  • FIG. 61 is a circuit diagram showing the operation of the level conversion circuit of FIG. 53 (negative voltage conversion mode).
  • FIG. 62 is a circuit diagram showing a configuration when the level conversion circuit of FIG. 53 is used for a flash memory row decoder.
  • FIG. 63 is a circuit diagram showing the operation of the row decoder shown in FIG. 62 (readout, when selected).
  • FIG. 64 is a circuit diagram showing the operation of the row decoder shown in FIG. 62 (when reading is made unselected).
  • FIG. 65 is a circuit diagram showing the operation of the row decoder shown in FIG. 62 (when selected at the time of writing).
  • FIG. 66 is a circuit diagram showing the operation of the row decoder shown in FIG. 62 (when writing is made unselected).
  • FIG. 67 is a circuit diagram showing the operation of the row decoder shown in FIG. 62 (when erased, when selected).
  • FIG. 68 is a circuit diagram showing the operation of the row decoder shown in FIG. 62 (when erased and unselected).
  • Fig. 69 shows the main part of the flash memory of the 16th embodiment (low decor).
  • FIG. 70 is a circuit diagram showing a main part (row decoder) of the flash memory of the fifth embodiment.
  • FIG. 5 is a circuit diagram showing a main part (row decoder) of the flash memory of the eighteenth embodiment.
  • FIG. 72 is a circuit diagram showing the operation of the row decoder shown in FIG. 71 (when selected at the time of reading).
  • FIG. 73 is a circuit diagram showing the operation of the row decoder shown in FIG. 71 (when unselected at the time of reading).
  • FIG. 74 is a circuit diagram showing the operation of the row decoder shown in FIG. 5 (when selected at the time of writing).
  • FIG. 75 is a circuit diagram showing the operation of the row decoder shown in FIG. 71 (when writing is made unselected).
  • FIG. 76 is a circuit diagram showing the operation of the row decoder shown in FIG. 71 (when selected at the time of erasing).
  • FIG. 77 is a circuit diagram showing the operation of the row decoder shown in FIG. 71 (when unselected at the time of erasing).
  • FIG. 78 is a circuit diagram showing a main part (row decoder) of the flash memory of the nineteenth embodiment.
  • FIG. 79 is a circuit diagram showing the main part (mouth decoder) of the flash memory of the twentieth embodiment.
  • FIG. 80 is a diagram of the level conversion circuit of the twenty-first embodiment.
  • FIG. 81 is a diagram of a level conversion circuit according to a twenty-second embodiment.
  • FIG. 82 is a view for explaining the principle of a negative voltage bias circuit used in the seventh embodiment.
  • FIGS. 83A to 83C are waveform diagrams for explaining the operation of the eclipse voltage bias circuit of FIG. 82.
  • FIG. 84 is a block diagram showing a main part of the first embodiment of the flash memory of the 23rd embodiment.
  • FIG. 85 is a circuit diagram specifically showing a part of the twenty-third embodiment.
  • FIG. 86 is a circuit diagram showing a connection relationship between the predecoder of the twenty-third embodiment and NAND circuits forming a row decoder.
  • FIGS. 87A to 87C are waveform diagrams for explaining the operation of the twenty-third embodiment.
  • FIG. 88 is a circuit diagram showing a main part of the twenty-fourth embodiment.
  • 89A to 89D are waveform diagrams for explaining the operation of the circuit in FIG. 88.
  • FIG. 90 is a circuit diagram showing a main part of the twenty-fifth embodiment.
  • FIG. 91 is a circuit diagram showing a main part of the twenty-sixth embodiment.
  • FIG. 92 is a circuit diagram showing main parts of the twenty-seventh embodiment.
  • FIG. 93 is a cross-sectional view of FIG. 92 taken along the line AA ′.
  • FIG. 94 is a circuit diagram showing a main part of the twenty-eighth embodiment.
  • FIG. 95 is a diagram showing an example of a conventional internal power supply switching circuit.
  • FIG. 96 is an operation waveform diagram of FIG. 95.
  • FIG. 97 is an explanatory diagram of the occurrence of a latch-up.
  • FIG. 98 is an equivalent circuit diagram of FIG.
  • FIG. 99 is a view showing the principle configuration of the 29th embodiment.
  • FIG. 100 is an overall block diagram of the flash memory of the 29th embodiment.
  • FIG. 101 is a block diagram of the row decoder of the twenty-ninth embodiment.
  • FIG. 102 is a configuration diagram of the column decoder of the 29th embodiment.
  • FIG. 103 is a configuration diagram of a light amplifier according to a twenty-ninth embodiment.
  • FIG. 104 is a configuration diagram of the erase amplifier of the 29th embodiment.
  • FIG. 105 is a block diagram of the internal power supply switching circuit according to the 29th embodiment. It is a block diagram of a fine block B 2.
  • 106th figure is a block diagram of a block B 3 and block B 4 of the high voltage detection circuit and an internal power source switching circuit of the 29 embodiment.
  • the 107 G view from the 107 A diagram is a waveform diagram showing the process of generating the signals G 3 in block B 2 of the internal power source switching circuit of the 29 embodiment.
  • FIG. 108 is an operation waveform diagram of a block B t of the internal power supply switching circuit according to the twenty-ninth embodiment.
  • FIG. 109 is a diagram showing an example of a conventional substrate (pail) potential control circuit.
  • FIG. 110 is a diagram showing another example of a conventional substrate (Pell) potential control circuit.
  • FIG. 111 is a diagram showing the principle of the configuration of a ninth embodiment of the present invention.
  • FIG. 112 is a diagram showing a substrate (Pell) potential control circuit of the thirtieth embodiment.
  • FIG. 113 is a time chart showing the operation of the circuit of FIG. 112.
  • FIG. 114 is a diagram showing a substrate (well) potential control circuit of the 31st embodiment.
  • FIG. 115 is a diagram showing an example of the structure of a conventional substrate (Pell) potential control circuit.
  • FIG. 116 is a diagram showing a structural example of the substrate (pail) potential control circuit of FIG. 114.
  • FIG. 117 is a diagram showing a substrate (well) potential control circuit of the 32nd embodiment.
  • FIG. 118 is a timing chart showing the control and operation of the circuit in FIG. 117.
  • the 119th screen is a conventional exclusive OR / exclusive NOR circuit diagram. You.
  • FIG. 120 is an exclusive OR circuit diagram of the 33rd embodiment.
  • FIG. 121 is an exclusive NOR circuit diagram of the 34th embodiment.
  • FIG. 122 is an exclusive OR circuit diagram of the 35th embodiment.
  • FIG. 123 is an exclusive NOR circuit diagram of the 36th embodiment.
  • FIG. 124 is an exclusive OR circuit diagram of the 37th embodiment.
  • FIG. 125 is a pattern diagram on a chip of the circuit of FIG. 124; BEST MODE FOR CARRYING OUT THE INVENTION
  • the first aspect of the present invention is to improve the speed of the entire erase operation by efficiently performing the pre-erase write operation.
  • the pre-erase write operation will be described.
  • FIG. 12 is a diagram more specifically showing the structure of the memory cell shown in FIG.
  • the transistor structure of the memory cell is such that N-type diffusion regions 32 and 33 are formed at a certain interval on a P-type substrate 31, and a floating gate (FG) 34
  • the structure has a structure in which a control gate (CG) 35 is formed above a P-type substrate 31 and further covered with an oxide film 36.
  • a source electrode 37 and a drain electrode 39 are connected to the N-type diffusion regions 32 and 33, and a gate electrode 38 is connected to the control gate 35.
  • the insulating film between the floating gate (FG) and the control gate (CG) of the stack gate type memory cell transistor is an oxide film or an oxynitride film.
  • a three-layer structure of 0N0 film, that is, an oxide film, a nitride film, and an oxide film is preferably used so that electric charge from the floating gate (FG) does not leak with time.
  • the peripheral surface In many cases, a gate insulating film of a single-gate transistor used in a circuit region is also formed.
  • the gate insulating film of the single-type transistor formed in the peripheral circuit region may be a 0N0 film or an oxynitride film.
  • the gate insulating film of a transistor other than the memory cell transistor does not necessarily have to be an oxide film.
  • the transistor cell in which "1" is written is The electrons are pulled out too much by the erasure, and they are in the normally-on state.
  • the data "0" is stored in the transistor cells of all cell blocks before erasing during batch erasing. "Must be written. This writing of data "0" is performed for all transistor cells without determining the value of the data written in the transistor cells. That is, the source voltage V s of the source electrode 37 of the preparative La Njisuta cell shown in FIG.
  • the flash memory of the first embodiment has the same overall configuration as the configurations shown in FIGS. 1 and 2, and has a low-dress buffer 14, a low-decoder 15, and a low-res buffer.
  • At least one of the decoder 16 and the column decoder 17 is constituted by a circuit as shown in FIG.
  • reference numeral 41 denotes an address buffer
  • reference numeral 42 denotes a decoder.
  • the decoder 42 corresponds to the row decoder 15 or the column decoder 17 in FIGS.
  • the address buffer 41 corresponds to the row address buffer 14 or the column address buffer 16 described above. In this case, four word lines (or bit lines) are selected for the sake of simplicity, but the number is not necessarily four.
  • the address buffer 41 is a 2-input NOR circuit 43, 44 to which the address signals N, M and the phase save signal PD are input, inverters 45, 46 for inverting their output signals, and inverters 47, 2 It comprises input NAND circuits 48 and 49 and an inverter 56.
  • the power save signal PD is set to "H” only when the nonvolatile semiconductor memory device (flash memory in this case) is in the standby mode, and is set to "L” during operation.
  • the signal XERS input to one of the input terminals of the circuits 48 and 49 is a signal which is set to "L” only at the time of writing before the batch erasure.
  • the decoder 42 includes two-input NAND circuits 51 to 54 and inverters 55 to 58.
  • the output signal S11 of the NAND circuit 48 is commonly input to the NAND circuits 51 and 52, and the output signal S12 of the NAND circuit 49 is commonly input to the NAND circuits 53 and 54.
  • the output signal S21 of the inverter 46 is commonly input to the NAND circuits 51 and 53, and the output signal S22 of the inverter 56 is commonly input to the MND circuits 52 and 54.
  • the above address buffer 41 and decoder 42 constitute a multiple selection] II path.
  • each output signal of the inverters 55 and 57 becomes “H”
  • each output signal of the inverters 56 and 58 becomes “L”
  • the two signals connected to each output terminal of the inverters 55 and 57 become Word lines (or bit lines) are selected at the same time Is done.
  • the word lines are extracted from the column decoder 17 at this time. If the bit line selected by the column address is the bit line selected by, for example, ⁇ , then the transistors (cells) Q,, and Q 3 , Data "0" can be written to each at the same time.
  • a two is bit line selected, co Ramua Dore H of FIG. 2, Upsilon 3 assuming that a (not shown), which is selected Ri by the deaf-de-less at the time word
  • the word line is, for example, X, assumed to be the Wa de line selected Ri by the can and the child to write at the same time data "0" to the husband of the capital La Njisuta (cell) QH and Q 1 3 people.
  • the column address (or lower address) is sequentially changed and the two word lines are changed.
  • the address signals N and M are both switched to "L", for example.
  • each output signal of the inverters 55 and 57 becomes “L”
  • each output signal of the inverters 56 and 58 becomes "H”
  • Another set of two word lines (or number of bits) are selected at the same time.
  • data can be written to the remaining eight transistor cells by sequentially changing the column address (or the lower address) in the same manner as described above. In this manner, if 3 ⁇ 4 the present embodiment, it can be written before erasing the conventional 1/2 times as long.
  • FIG. 15 shows a configuration diagram of the second embodiment.
  • divided cell blocks 61 and 61 z are obtained by dividing one cell block (11 1 in FIG. 1) into two, and each has the same row address and the same columnar cell.
  • the dress is entered.
  • the spare cell block 62 is composed of a plurality of transistor cells redundantly provided for repairing a defective bit (transistor cell).
  • the spare cell block 62 receives a part of the same row dress and part of the column dress as the input dresses of the split cell blocks 6 and 61 z .
  • Write cell areas 63! And 632 are provided corresponding to the divided cell blocks 61 and 61 one by one, and a spare write circuit 64 is provided corresponding to the spare cell block 62.
  • the write circuits 63 t and 63 2 and the spare write circuit 64 correspond to the write buffer 13 b described above.
  • the write control circuit 65 is a circuit for controlling the operations of the write areas 63 t and 63 2 and the spare write circuit 64, and The road 63! And 63 2 to each write inhibit signal WD 1, XWD1 co is supplied, respectively operation control signal RED to gate of the spare write circuit 64 and the N channel M0S field effect preparative run-register Q 13 Supply.
  • the signal AD n and XAD n may use the signals S 11 and S 12 from the add-Resuba Tsu off ⁇ 41 of the example Figure 14. Additional signal AD n is respectively supplied to the gate Bok of the write circuit 63! And N Chi catcher tunnel M0S field effect DOO La Njisuta, also above selection signal XAD n write circuit 63 2 and N Chiya tunnel M0S field effect They are respectively supplied to the gate of the capital La Njisuta Q 12.
  • DOO La Njisuta Q, 2 and the de lay down the three split Seruburo click 61 61 2 are respectively connected to Supeaseruburo click 62, whereas the sources of which are commonly connected to a cell Nsua amplifier 66.
  • the write control circuit 65 has a circuit configuration as shown in FIG. 16, for example.
  • bad add-less storage circuit 71 in a number of bets La Njisuta cells forming a division Seruburo click 61, and 61 2, advance inspection to discriminated by being defective preparative La Njisuta cells ( An address indicating the position of the defective bit line (that is, the defective address) is stored in advance.
  • RA RA r is a 2-input exclusive NOR (EX-N0R) circuit 72.
  • EX-N0R circuit is applied to one of the input terminals of ⁇ 72 ⁇ , where the address signal AD is exclusive-ORed with ⁇ AD n .
  • the EX-NOR circuit is completed. . ⁇ ? ? . — And are input together with the output signal.
  • the output signal of the NAND circuit 75 is output as the operation control signal RED through the inverter 76, and is input to the NAND circuits 78 and 79, where a failure occurs.
  • the write inhibit signals WD 1 and XWD 1 are output through the inverters 69 and 70.
  • the signal XERS is set to "L".
  • Input address signal (low address and column address) AD When writing to a normal transistor cell when AD n does not match the defective address, the output operation control signal RED of the inverter 76 in FIG. 16 is set to “L”, and is thus taken out of the inverter 69.
  • the write inhibit signal WD1 and the write inhibit signal extracted from the inverter 81 are both "L”.
  • the spare write circuit 64 shown in FIG. 15 is set in the operation inhibition state, and the transistors Q and 3 are turned off. Also, - Batch writing the pre-erase signal AD n and XAD n is that none, the result of that, both the write circuit 6 ⁇ and 63 2 is set to the operating state. Divided Seruburo click 6 and the same address signal to the 61 2 (Rowa dress and co Ramua dress) because is input divided had it occurred instructs the input that address signal CellPro click 6 and 61 2 of the two The data from the write circuits 63 i and 63 z are simultaneously written into the transistor cells. In this way, at the same time the division Seruburo click 6 and 61 z each tiger Njisutaseru, and sequentially data writing dividing row.
  • the above is the normal operation in which the input address does not match the defective address.
  • the output signal of the NAND circuit 75 shown in FIG. Becomes “L”
  • the operation control signal RED taken out from the inverter 76 is set to “H”
  • one of the output signals WD1 and XWD1 of the inverters 80 and 81 is set to "H".
  • the transistor cell in the divided cell block 61 is defective, and the RA n force, '' L "TMG La Njisutaseru in divided Seruburo click 61 2 is to be bad when. Therefore, for example, if the transistor cell in the divided cell block 61 has a defect, the most significant bit RA n of the defective address is “H”, and thus the inverter 69 and the inverter 69 shown in FIG. Of the 70 output signals WD1 and XWD1, WD1 is set to "H".
  • the divided cell block 61 is replaced by the transistor cell in the spare cell block 62 instead of the defective address transistor cell in the divided cell block 61.
  • 61 second preparative La Njisutaseru same predetermined data simultaneously written when the.
  • writing for example, four words simultaneously at the time of writing before batch erasure, writing can be performed to all cells in one to four times the time of normal writing.
  • the redundant spare cell block that replaces the portion containing the defective memo cell is divided into two blocks, and this block is associated with this block.
  • this block is associated with this block.
  • the redundant spare cell block is not used, only the pre-erase write is performed. Performing simultaneously on multiple blocks is effective, and enables more efficient pre-erase writing.
  • FIG. 17 is a diagram showing the configuration of the third embodiment, in which an access signal is applied to one memory cell and a lead line connected to the contact port CG of the memory cell. And a circuit for applying a negative voltage.
  • 81 is an eclipse voltage charge pump circuit
  • 82 is a negative voltage bias circuit
  • 83 is a decoder circuit
  • 80 is a cell transistor
  • 85 and 86 are N-channel enhancement field effect transistors, 85, 86, respectively.
  • 81 is an eclipse voltage charge pump circuit
  • 82 is a negative voltage bias circuit
  • 83 is a decoder circuit
  • 80 is a cell transistor
  • 85 and 86 are N-channel enhancement field effect transistors, 85, 86, respectively. , ..., 85 ⁇ and 86,, ', 86M, M0S diode string
  • n1 and n2 are nodes
  • 84 is NOR gate
  • WL is word line
  • D is drain
  • S BG is the ⁇ contact
  • CG is the control gate
  • FG is the floating gate
  • CL1 is the clock signal
  • ES erase select signal
  • V PP is the external power supply voltage
  • V ss is the This is the ground potential.
  • the erase selection signal ES is fixed at “L” and the clock signal CLK is fixed at “H”.
  • the decoder circuit 83 outputs “H” when selected, and outputs when not selected.
  • the word line WL is "L”
  • the NOR gate 84 is ready to receive the clock signal CLK, but since the clock signal CLK is fixed at “H”, the negative voltage bias circuit 82 does not operate, and the negative voltage V BB generated by the negative voltage charge pump 81 is not applied to the word line WL.
  • the nodes ⁇ 1 and ⁇ 2 are clamped to a predetermined voltage by the M0S diode string formed by the transistor strings 85 and 86.
  • the application of the high voltage V PP and the positive voltage V cc to the selected read line WL at the time of writing and reading, and the application of the zero voltage V ss to the non-selected read line The application is performed by the row decoder 83.
  • the application of the negative voltage is performed by the negative voltage charge pump circuit 81, and the control that the negative voltage is applied only to the selected word line is performed by the port decoder 83.
  • the row decoder 83 has a logic inversion function for performing an output whose logic is inverted at the time of writing, reading and erasing.
  • the negative voltage charge pump 81 generates and outputs a negative voltage at all times or when a negative voltage is applied.
  • the output voltage is set to a predetermined value by a transistor line connected to the high voltage source V PP. Stipulated.
  • the negative voltage bias circuit MVB Since the description of the negative voltage bias circuit MVB will be described later, a detailed description thereof will be omitted.However, by inputting the clock signal CLK, the voltage output by the negative voltage charge pump 81 is output to the word line. Is output.
  • V PP becomes lower by a V.
  • the output voltage of the negative voltage charge pump 81 is regulated to a predetermined value with respect to the high voltage source V PP applied to the P-well by the transistor array, so that the constant voltage is obtained. Can be applied.
  • the negative voltage V BB applied to the control gate CG and the positive voltage Vcc applied to the P-well are regulated to 3 ⁇ 4 with respect to the ground (zero) potential V ss . Keeps the voltage difference between the eclipse voltage and the positive voltage constant.
  • FIG. 18 is a diagram showing the configuration of the fourth embodiment. 17 is different from the circuit of FIG. 17 in that the output of the inverter that generates the voltage applied to the P-well is regulated by the transistor array 97, and is different from the ground voltage V ss . The point is always constant, and the output of the negative voltage charge pump 91 is regulated by the transistor array 95 so as to be constant with respect to the ground potential V ss .
  • FIG. 19 is a diagram showing still another fifth embodiment of the channel erasing method.
  • 101 is a negative voltage charge pump circuit
  • 102 is a negative voltage bias circuit
  • 103 is a decoder circuit
  • 107, 109, 111 are inverters
  • 100 is a cell transistor
  • 105, 106, 108, 110 is N Channel type enhancement field effect transistor array, n 6 ⁇ !
  • WL is a lead wire
  • D is a drain
  • S is a source
  • BG is a low contact
  • CLK1 to 3 are clock signals
  • ES is an erase selection signal
  • / ES is an erase power switch.
  • the signal, V PP is the external power supply voltage, and V ss is the ground potential.
  • Clock signals CLK1 to 3 are fixed to 'H'.
  • ⁇ E Turkey Ntaku door BG is biased to V s s by Lee Nba Ichita 111.
  • the decoder circuit 103 outputs 'H' when selected and 'L' when not selected.
  • the NOR gate 104 When WL is 'L', the NOR gate 104 is ready to accept the clock signal CLK1, but since the clock signal CLK1 is fixed at 'H', the negative voltage Iasu circuit 102 does not operate, also clock signals CLK2, click lock signal CLK3 even 'H' so fixed that the negative voltage charge pump circuit 101 also does not occur the V BB, the negative voltage is applied There is no.
  • Clock signals are input to clocks CLK1 to CLK3.
  • the clock signals input to clock signal CLK2 and clock signal CLK3 have opposite phases to each other. Decoder circuit 103 if selected, non-selected
  • NOR gate 104 When WL is, the NOR gate 104 is ready to accept the clock signal CLK1, and the negative voltage bias surface area 102 operates to apply V BB generated by the negative voltage charge pump circuit 101 to WL. Apply. At this time, S and D of the cell transistor 100 are open, and ⁇ contact BG is applied with a high voltage by the inverter 111. As a result, if data is written in the cell transistor 100, electrons are discharged to the channel and the like due to the tunnel effect due to the tunnel effect, and erasing is performed.
  • N 6 to 10 and ⁇ contact BG are clamped to a certain voltage by the transistor rows 105, 106, 108 and 110 with V ss as a reference voltage.
  • the value of the voltage V BB generated by the voltage charge bomb circuit 101 is determined by the amplitude and power of the signal input to the eclipse voltage charge bomb surface 101, the power ratio, and the threshold voltage of the transistor.
  • the problem with is the amplitude of the input signal.
  • the input terminal N 8 and N 9 of the negative voltage charge pump circuit 101 is clamped to a constant voltage V ss as the base reference voltage not affected by the change in the V PP. Therefore, the output voltage V BB of the negative voltage charge pump circuit 101 is always constant regardless of the change in V FF .
  • the voltage between the control gate CG and the channel is always kept constant, and a stable erase characteristic can be obtained.
  • the above is the embodiment of the channel erasing method in which the voltage applied between the port gate and the channel is kept constant so that stable erasing can be performed. Similarly, by controlling the applied voltage, stable erasing can be performed.
  • FIGS. 20 to 22 are diagrams showing the sixth to eighth embodiments for stably erasing the source.
  • FIGS. 17 to 19 FIG.
  • the voltage applied to the P-well is applied to the source S.
  • the application of a negative voltage for erasing can be performed by a simple row decoder, so that the circuit can be reduced in size and high integration can be achieved. Also, since stable erasure can be performed, reliability can be improved.
  • the flash memory erasing method includes the methods shown in FIGS. 8 to 11, but in the third embodiment of the present invention, the high voltage VPF shown in FIG. 9 is applied to the source S. However, the present invention is applied to a method in which the control gate CG is set to the ground potential.
  • This hole is accelerated by the electric field in the drain direction and injected into the oxide film (Pz portion) 166. It is known that this causes deterioration of the characteristics of the cell transistor. As the source voltage is further increased, avalanche breakdown current will flow, and the deterioration of characteristics will be more pronounced.
  • FIG. 24 shows a configuration of a data erasing power supply circuit as an example of a conventional type.
  • V PP indicates a line V PF of an erasing voltage of about 12 V
  • Vss indicates a line of a power supply voltage of 0 V
  • a p-channel transistor 171 and an n-channel transistor 172 are connected in series between the power supply lines V PP and V ss , and these transistors 171 and 172 respond to input signals A and B, respectively, in response to input signals A and B, respectively. 'Turn off. The erasing voltage is taken out from each drain of the transistors 171 and 172.
  • input signals A and B are both set to "L" level when data is erased.
  • This Yotsute n-channel transistor 172 is force Tsu-off, whereas, p-channel transistor 171 because the turn-on, is supplied to the output end or the source electrode through the erase voltage V PF Gato La Njisuta 171.
  • the above-mentioned conventional power supply circuit for data erasing is composed of transistors having a simple CW0S configuration, so that the process variation is low.
  • the band-to-band tunnel current easily flows when the source withstand voltage of the cell decreases due to a change in the amount of charge (that is, voltage) on the rotating gate FG.
  • an avalanche break-down current flows, which causes the characteristic of the cell transistor to deteriorate or the cell to be destroyed.
  • the embodiment solves such a problem, and prevents the occurrence of avalanche break-down current and reduces the tunnel-to-band tunnel current even when the source withstand voltage of the cell is reduced. In addition, it contributes to prevention of deterioration of cell characteristics.
  • the principle of the third aspect of the present invention shows a current characteristic with respect to source Ichisu voltage of the cell, 1 & the gate current, the I s is the source current Represents.
  • the gate current IG refers to a current flowing from the source region to the floating gate 164 (see FIG. 23 described above). It is considered that this gate current is caused by holes injected into the oxide film by the electric field in the drain direction. In order to prevent this hole from being injected into the oxide film, the characteristics shown in Fig. 25 indicate that the source current should be lower than the predetermined current value ILM or the source voltage should be lower than the predetermined voltage value VLM (that is, the gate current (To the extent that does not flow so much). Since the avalanche-breakdown current largely contributes to the gate current, the above-described predetermined current value I LM and voltage value V LM are values at which no avalanche-breakdown current occurs. It can also be considered.
  • a power supply circuit for supplying a power supply voltage to each of the sources of the memory transistors constituting the nonvolatile memory cell in a flash memory.
  • 25 circuit is a constant current plane path, setting the current value to the value of the 25 views of I LM or also if less specific, the erasing voltage at the time of erasing data Abara at most Nshe. Voltage breakdown occurs Or less, so that the injection of holes into the oxide film of the cell can be suppressed (ie, reduced).
  • the ninth embodiment is a flash memory according to a third embodiment of the present invention for preventing generation of the above avalanche-breakdown current, and has the entire configuration shown in FIGS. 1 and 2. are doing.
  • the feature of the ninth embodiment is the source power supply circuit 18 shown in FIGS.
  • FIG. 3 shows a circuit configuration of a part (that is, a power supply circuit for erasing data) according to the present embodiment of the power supply circuit 18 for a source, and FIG. I have.
  • the circuit in FIG. 26 is obtained by adding a transistor 183 to the circuit configuration in FIG. 24 (conventional type).
  • Transistor 183 is a debris-type n-channel transistor having a gate connected to the source, and is connected in series between P-channel transistor 181 and n-channel transistor 182.
  • the drain saturation current of the transistor 183 is set to a predetermined current value ILM .
  • ILM current value
  • the output voltage erasing voltage
  • IL indicates a load curve of the circuit of FIG. 26 and Is indicates a cell characteristic curve.
  • the output current of the circuit (that is, the current supplied to the source electrode) will change. Is the above-mentioned predetermined current value ILH, so that stable operation can be obtained.
  • the gate characteristics in FIG. 27 are ideal cases, and in the actual circuit in FIG. 26, the backgating effect of the depletion-type n-channel transistor 183 causes
  • the load characteristics are as shown in IM in Fig. 28.
  • the voltage is V MZ below the current I MZ (the position where the source voltage-current curve with just a constant slope is bent) instead of a complete constant current circuit.
  • the cell characteristic curve moves to the right and down in FIG. If the power supply circuit for the source has the gate characteristics shown by the broken line, the source voltage rises along with the movement of the cell characteristic curve, and the avalanche break-down current flows. In the case of the gate characteristic I H in FIG. 28, the maximum voltage is limited to V MZ , so that the source voltage does not increase and the occurrence of avalanche break-down current is prevented. As described above, the circuit of FIG. 26 also has the above effects.
  • FIG. 29 shows a source power supply circuit in a tenth embodiment obtained by modifying the circuit of FIG. 26, and FIG. 30 shows the load characteristics thereof together with the cell characteristics.
  • the circuit in Fig. 29 is the circuit configuration in Fig. 24 (conventional type) in terms of constituent elements. However, they differ from each other in that a P-channel transistor 191 having a specific load characteristic (see FIG. 30) is used instead of the transistor 171. That is, the maximum value of the current supply amount of the p-channel tiger Njisuta 191 preparative La Njisu evening characteristics such that the predetermined current value I LH are selected.
  • I L ′ is an ideal load curve in which the drain saturation current of the transistor 191 does not depend on the cell drain-source voltage V DS , and 1 «′ represents this drain.
  • the load curve when the saturation current depends on V DS, and Is is the cell characteristic curve.
  • the size of the transistor 191 (that is, the current supply capability) must be selected on the assumption that the data erase voltage is in the maximum use range.
  • the load curve I ⁇ ' the same applies to the case where a resistive element is used in place of the transistor 191)
  • the transistor 191 is assumed to have a minimum cell breakdown voltage. It is necessary to determine the size (for a resistive element, its resistance value). Such selection of the size of the transistor is similarly applied to the transistor 183 in the configuration of FIG.
  • the present invention by arranging the circuit configuration so that the erasing voltage at the time of data erasing is at most an avalanche / breakdown voltage or less, it is possible to reduce the possibility that the erasing voltage in the cell oxide film is reduced. Hole injection can be suppressed. Therefore, even if the source withstand voltage of the cell is reduced, it is possible to prevent the occurrence of an abnormal breakdown current, and also to reduce the tunnel current between the bands, thereby preventing the deterioration of the cell characteristics during data rewriting. Greatly contributes to
  • the fourth embodiment of the present invention prevents an adverse effect due to excessive erasure while suppressing an increase in cell size.
  • FIG. 31 to FIG. 33 are views showing an eleventh embodiment which is an embodiment of the flash memory according to the fourth embodiment of the present invention.
  • FIG. 31 is a sectional view of the memory cell of this embodiment, where 203 is a source (S), 204 is a drain (D), 205 is a floating gate (FG), and 206 is a content It is a roll gate (CG). 207 is the M0S shown in Fig. 33
  • the gate of transistor 222, 208 is an N + common source, 202 is a P-type well, 201 is an N-type substrate. 209 to 211 word line
  • WL bit line
  • BL bit line
  • 211 are terminals connected to the selection line (SL).
  • 201 is an N-type substrate, but it goes without saying that it may be formed on an N-type well or a P-type substrate.
  • FIG. 32 is a plan view showing the configuration of a main part of the present embodiment.
  • 212 is a contact window
  • 214 is a word line (WL) made of polysilicon
  • 215 is an aluminum wiring bit line (BL).
  • 216 is a common source (CS) made of aluminum wiring
  • 217 is a source S made of a diffusion layer
  • 213 is a floating gate ().
  • FIG. 33 is an equivalent circuit diagram of FIG. 32.
  • reference numeral 220 denotes a group of memory cells, one byte, that is, an 8-bit memory cell 221 and one M0S transistor 222. It is composed of
  • the selected read line (WL) is set to the high potential voltage Vcc (5 V in this case) at the time of reading, so that the floating gate (FG) is connected to the floating gate (FG).
  • Vcc high potential voltage
  • M0S transistor Source transistor
  • the high potential voltage V PP (12 V in this case) is applied to the word line (WL) and the bit line
  • V PP in this case, 12 V
  • BL floating gate
  • word lines (WL) to a negative high potential voltage one V PF (in this case, - 7 W) off by the arc is applied Rorty Nguge preparative (FG) or al Ueru (P-wel l) side Electrons are extracted due to the tunneling phenomenon. This is because the high potential voltage cannot be applied to the common source (CS) at the time of erasing in the configuration of the present embodiment, so that the negative high potential voltage is applied to the gate to prevent the floating. This is because electrons are emitted from the wing gate (FG) to the substrate (N-sub) side.
  • a memory cell group having a predetermined number of bits is used.
  • the problem of over-erasure can be avoided.
  • the number of memory cells in the memory cell group to which the source is commonly connected is 8 bits, that is, the power is in units of 1 byte.
  • the present invention is not limited to this. Needless to say, it is arbitrary as a unit suitable for the system.
  • the flash memory according to the fourth embodiment shown in the eleventh embodiment has a plurality of grid lines and bit lines arranged in a lattice pattern, and the grid lines and bit lines are arranged in a grid pattern.
  • a memory cell group is formed with a plurality of memory cells corresponding to the intersections of the memory cell lines and a predetermined number of memory cells on the same word line as one unit, and a predetermined memory cell group in the memory cell group is selected.
  • a semiconductor memory device that has a select line that can be rewritten by electrically erasing predetermined data previously written in the memory cell group, wherein a read line of the memory cell group is provided.
  • An M0S transistor connected to the gate is provided to connect the M0S transistor and the source of each memory cell in the memory cell group in common, and the memory cell group that houses the M0S transistor is placed in the well.
  • the memo cell group To erase previously written predetermined data has been electrically, and configured to apply a negative potential voltage to the Wado line.
  • a level of a memory cell group forming the M0S transistor is divided into at least two or more, and when predetermined data previously written in the memory cell group is electrically erased. It is effective to make the above-mentioned well the same potential as the substrate potential.
  • an M0S transistor is provided for connecting a memory cell group's read line to a gate, and the M0S transistor and the memory are provided.
  • the source of each memory cell in the cell group is connected in common, and when reading data, only the selected memory cell group is connected to the source. Even if there are over-erased cells in the cell group, the effect of the over-erased cells is suppressed because the source of the unselected memory cell group is disconnected.
  • the added M0S transistor is 1 mm per memory cell group, so the cell area is almost the same as the conventional one.
  • a negative voltage to apply a negative voltage to the control gate during erasure is effective in reducing the size of the flash memory.
  • Various methods are conceivable for applying a negative voltage to the control gate, that is, for applying a negative voltage to a word line connected to the control gate.
  • a method of selectively applying a negative voltage to a word line connected to a memory cell to be erased using a row decoder, or providing a separate negative voltage source and connecting the word line to the word line A connection switch circuit which operates complementarily between the line and the row decoder, and between the word line and the negative voltage source is provided, and the switch circuit disconnects the negative voltage generation circuit in the write and read modes, thereby turning off the power. At times, the row decoder may be disconnected.
  • a negative voltage generating circuit 223 is provided on the opposite side of the row decoder 222 across the memory cell array 221 and connected to the word line 226. This shows an example of a configuration in which transistors 224 and 225 are provided to form a separation switch.
  • the row decoder applies the voltages shown in FIGS. 4 and 5 to word lines at the time of writing and reading. That is, when writing, a high voltage V PP is applied to the word line (selected word line) connected to the memory cell to be written, and the ground voltage is applied to the other word lines (unselected word lines). V ss is applied. Then, about 6 V is applied to the selected bit line, and the unselected bit lines are opened. Similarly, at the time of reading, the positive voltage V cc is applied to the selected select line, the ground voltage V ss is applied to the non-selected select line, and about 1 V is applied to the selected bit line. The select bit line is released. In any case, the ground voltage V ss is applied to the source S. In this way, each memory cell can be individually accessed to write and read information.
  • the row decoder selects the voltage to be applied to the word line between the two power supply voltages according to the row decode signal, but the power supply voltage needs to be changed between writing and reading. That is, it is necessary to switch so that a high voltage is applied to the terminal of the power supply during writing and a positive voltage is applied during reading.
  • the row decode signal input to the row decoder is constant irrespective of the write mode and the read mode, and the row decoder has a level conversion function of switching to a signal of a different voltage level according to the selection signal.
  • the selected word line W becomes a high voltage, and the unselected word line WLj (j ⁇ i) must be at the potential of the ground voltage.
  • the selected word line WLi it is necessary to set the selected word line WLi to a negative potential and the non-selected word line WLj to a positive potential.
  • the potential of the selection lead line WLi (The potential of the non-selection lead line WLj), and the relationship of the potential difference needs to be reversed. Therefore, when the row decoder supplies a negative voltage to be applied to the word line, the row decoder has not only a conventional level conversion function but also a level conversion function to a negative voltage VBB and a positive voltage Vcc, and a word line. It is necessary to be able to reverse the magnitude of the voltage applied to the lead line for the selected and unselected logical values.
  • FIG. 35 is a functional configuration diagram of a row decoder when a negative voltage is applied to the word line by the row decoder.
  • the row decoder 231 includes a decoding unit 232, a logic conversion unit 233, a level conversion unit 234, and a driving unit 235.
  • the decoding section 232 is a section for decoding the row decode signal RDC and determining whether or not a row line connected to the row decoder 231 is selected or not.
  • the driving unit 235 has a large driving capability for driving the lead wire.
  • the order of the decoding unit 232, the logic conversion unit 233, and the level conversion unit 234 other than the driving unit can be freely changed.
  • this is a case where the level conversion unit 234 is arranged first. However, if the level converter 234 is placed on the front side, All must operate at the level-converted voltage level. It is also possible to change the address signal itself without providing the function of the logical conversion unit 233 in the decoder 231. In that case, however, a part for converting the address signal is required.
  • the row decoder that applies a negative voltage to the load line needs the above-described function, and raises the problem that the circuit configuration becomes complicated.
  • FIG. 36 is a diagram showing a configuration example of a row decoder which is a characteristic part of the flash memory according to the fifth embodiment of the present invention
  • FIG. 37 is a structural example of the driving unit 245 shown in FIG.
  • FIG. 9 is a diagram showing a basic configuration of a flash memory according to a fifth embodiment.
  • a flash memory is a flash memory including a memory cell array and a decoding unit 241 that decodes a plurality of signals and accesses the memory cell array.
  • a power supply terminal 250 and a second power supply terminal 251 are provided.
  • the output of the decoding unit 241 is input, and a voltage applied to the first power supply terminal 250 or a voltage close to this voltage is supplied to the second power supply terminal.
  • a driving unit 247 for selectively outputting a voltage applied to the terminal 251 or a voltage close to the voltage, the driving unit 247 being connected to the first power supply terminal 250 to receive the first voltage.
  • a first operating mode in which a second voltage lower than the first voltage is applied to the second power supply terminal 251, a third voltage is applied to the first power supply terminal 250, and a second power supply terminal is applied to the second power supply terminal 250
  • the second action is to give 251 a fourth voltage higher than the third voltage, respectively.
  • Operation mode and switches the output voltage according to the first or second operation mode.
  • the logic conversion can be performed in the drive unit 247 of the row decoder, thereby eliminating the logic conversion unit and simplifying the circuit configuration.
  • drive unit 247 is connected to first power supply terminal 250 When the voltage V applied to the second power supply terminal 251, and configured to cut with selectively output V 2, the first power supply terminal 250 in response to the mode and the voltage applied to the second power supply pin 251 Reversing the high-low relationship.
  • the level conversion circuit is provided before the decoding unit 241 but is not shown here. Therefore, the voltages V 1 H and V 1 N applied to the power supply terminals 245 and 246 of the decoding unit 241 change according to the level.
  • the power is supplied to the power supply terminals 248 and 249 of the drive unit 250, and voltages V 1 and V 2 are applied, respectively.
  • the voltages V and V 2 change to the high voltage V PP and the zero voltage V ss , the positive voltage V cc and the zero voltage V ss, and the negative voltage V BB and the positive voltage V cc in accordance with the read and erase modes.
  • the signal 0DC becomes the voltage V IN , the p-channel transistor 248 is turned on, and the voltage V, of the power supply terminal 250 is output.
  • the n-channel transistor 249 is turned on, and the voltage V 2 of the power supply terminal 251 is output.
  • the drive section 247 has a double well structure as shown in FIG. This is to prevent the problem that when a negative voltage is applied to the power supply terminal 250 of the drive unit 247, the substrate and the diffusion layer become forward biased, so that a current flows and a predetermined voltage cannot be output. is there.
  • FIGS. 38 and 39 are diagrams showing a case where a negative voltage is applied in a structural example of a conventional flash memory drive unit to which no negative voltage is applied via a row decoder.
  • FIG. 38 shows a case of a P-type substrate
  • FIG. 39 shows a case of forming a P-well on an N-type substrate.
  • the structure of the drive unit 247 that drives the eclipse voltage is as follows:
  • a Pwell region is formed in an Nwell region on a P-type substrate, and an n-channel M0S transistor is formed therein.
  • an Nwell region is formed in a Pwell region on an N-type substrate, and a P-channel type M0S transistor is formed therein.
  • the eclipse voltage can be applied to the control gate CG of the memory cell. Since the drive section of the present invention has any of the above structures, it is possible to apply a negative voltage in the row decoder.
  • FIG. 42 is a diagram showing the configuration of the flash memory of the twelfth embodiment. This embodiment is an embodiment of the fifth aspect of the present invention.
  • the flash memory of this embodiment includes a memory cell array 271, a row decoder 272, an address buffer predecoder 282, a level conversion circuit 277, a drive unit power supply switching circuit 278, and a high voltage supply unit 279. , A low-voltage supply unit 280, and a power control circuit 281.
  • the level conversion is not performed for each word line, and the level of the row decode signal RDC is converted by the level conversion circuit 277 and then input to each decoding unit.
  • the level conversion circuit 277 is common Can be
  • the memory cells constituting the memory cell array 271 have the same structure as the conventional example.
  • the row decoder 272 includes a decoding unit 273 and a driving unit 274 for each word line WLi.
  • the circuit diagram of the decoding unit 273 is shown in FIGS. 43 and 44.
  • FIG. 43 shows a NAND circuit loaded with a debris-type transistor 293, and
  • FIG. 44 shows a CMOS NAND circuit.
  • FIG. 45 shows the circuit of the driving section 274.
  • the decoding unit 273 decodes the plurality of signals IDC from the level conversion circuit 277 to access the memory cell array 271.
  • the drive unit 274 includes a first power supply terminal 275 and a second power supply terminal 276, receives an output of the decoding unit 273, and outputs the first power supply terminal according to the voltage level of the input.
  • the voltage (V,) or a voltage close to this voltage applied to 275 and the voltage (V 2 ) or a voltage close to this voltage applied to the second power supply terminal 276 are Selectively output.
  • a Pwell region is formed in an N'well region on a P-type substrate, and an n-channel M0S transistor is formed therein.
  • an Nwell region is formed in a Pwell region on an N-type substrate, and a p-channel M0S transistor is formed therein, or an S0I structure, that is, on an insulating substrate.
  • the decoding unit 273 has a two-phase output 0D (:., 00 ⁇ ) whose logic is inverted, and as shown in FIG. 47, the driving unit 274 has the same type (II type).
  • the same function can be achieved by using the transistors 341 and 342 of 0. That is, 0DC.When the signal is "L” level, OD signal becomes “H” level, tiger Njisuta 341 0N r, transistors 342 becomes 0PF state. Also 0DC. When the signal is at "H” level. The ODCt signal is at "L” level, the transistor 341 is 0FF, and the transistor 342 is ON.
  • the high voltage supply unit 279 selectively supplies a positive potential (V CC ) and a high potential [V PF] under the control of the control signal Conl from the power supply control circuit 28.
  • the negative voltage supply unit 280 under the control of the control signals Conl from the power control circuit 28, selectively Kyo ⁇ zero (ground) potential (V SS) and a negative potential (V BB).
  • V BB negative potential
  • V SS zero potential
  • V CC positive potential
  • the level conversion circuit 277 converts the voltage level of the signal to the decoding unit 273, and as shown in FIG. 48, a first terminal 359 to which the output CV IH ) of the high voltage supply unit 279 is supplied, A second terminal 360 to which the output (V IN ) of the eclipse voltage supply section 280 is supplied, and n-channel type M0S transistors 353, 356, and 358; and P-channel type M0S transistors 354, 355, And 357.
  • the level conversion circuit 277 When the output RDC of the address buffer application decoder 282 is at the “H” level (V CC V IH ), the level conversion circuit 277 outputs the voltage (V IK ) or the voltage (V IK ) applied to the first terminal 359. a voltage close to V [K), voltage (V rN applied to the second terminal 360 when the input BDC is "L" level (V SS ⁇ V iN)) Wakashi Ku is the voltage (V t N) Selectively outputs a voltage close to.
  • Driver power supply switching circuit 278 is intended to switch the power supply conductive position and V 2 supplied to the driving unit 274, as shown in FIG. 49, 48th two-level conversion circuit shown in FIGS. 371 and 372 It consists of.
  • the switching between the outputs V and V 2 is controlled by the control signals Con2-1 and Con2-1 from the power supply control circuit 281 supplied to the level conversion circuits 371 and 372, respectively.
  • the read and write operations for the memory cell are performed in the same manner as in the fifth conventional example.
  • the on / off operation of the transistors 310 and 311 is not different from that at the time of reading and writing.
  • the p-channel type M0S transistor 310 is turned on, the n-channel type M0S transistor 311 is turned off, and the non-selected word line WLj (j ⁇ i) is turned off. Is the P channel type
  • M0S transistor 310 is off and n-channel M0S transistor 311 is on.
  • the difference between the read and write operations is the potential applied to the diffusion layer (source side) on the opposite side (the other end) to the word line WLi. That is, a negative potential (V BB ) is applied to the source side of the P-channel type M0S transistor 310, and a positive potential (V cc ) is applied to the source side of the n-channel type M0S transistor 311. .
  • V BB negative potential
  • V cc positive potential
  • the force at which the P-channel type M0S transistor 310 is turned on and the potential of the word line WLi are changed to the p-channel type M0S transistor with respect to the negative potential (V BB ).
  • the threshold voltage becomes lower by the threshold voltage Vth of 310, and in the non-selected wort- 'line WLj, the n-channel M0S transistor 311 is on, but the potential of the word line Lj is positive.
  • the value is lower than the potential (V cc ) by the threshold voltage V th of the n-channel M0S transistor 311.
  • the negative potential at the time of erasing need not be equal to V BB . Since the potential V BB is an internally generated potential, a voltage higher than the threshold voltage V th may be generated so that the voltage applied to the word line WLi becomes a value suitable for erasing. Incidentally, the substrate bias effect, the threshold voltage V th of the threshold voltage Vth and n-channel type M0S preparative transistor 311 of P-channel type M0S tiger Njisuta 310 becomes a relatively large value.
  • each potential is realized by applying a voltage with reference to zero potential (ground potential) V ss , the potentials V PP , V cc, V ss , and V BB are each set to a high voltage.
  • V PF positive voltage V cc
  • V ss zero voltage V ss
  • V BB negative voltage
  • a level conversion circuit into an output signal IDC having a potential that corresponds to the voltage V IH and V IN applied to input ⁇ BDC to a power supply terminal to have a magnitude of zero potential V ss from a positive potential V cc it can. Therefore, the high voltage V FF and zero (ground) to the power supply terminal by entering the voltage V BB, the zero electricity from the high potential V PP It can be converted into a signal with an amplitude that changes to the order V BB, and can be converted into a signal with an amplitude that changes from the positive potential V CC to the negative potential V BB by inputting the positive voltage V cc and the negative voltage V BB to the power supply terminal.
  • this level conversion circuit includes a P-channel transistor 355 for pull-up, an n-channel transistor 353 for high-voltage blocking, and a P-channel transistor 353 for negative voltage blocking.
  • a channel transistor 354 and an n-channel transistor 356 for pull-down are connected in series between power supply terminals 359 and 360.
  • the output P-channel transistor 357 and the output n-channel transistor 358 are also connected in series between the power supply terminals 359 and 360, and the gate of the output P-channel transistor 357 is It is connected to the connection point of the pull-up transistor 355 and the high-voltage blocking transistor 353, and the gate of the output n-channel transistor 358 is connected to the negative-voltage blocking transistor 354 and the bridge.
  • connection point of the transistor 356 Connected to the connection point of the transistor 356.
  • the connection point of the output P-channel transistor 357 and the output ri-channel transistor 358 is connected to the gate of the pull-up transistor 355 and the pull-down transistor 356.
  • the gate of the high voltage blocking preparative La Njisuta 353 positive voltage V cc is applied, zero (ground) voltage V ss is applied to the channel.
  • the zero voltage V ss is applied to the gate of the low voltage blocking transistor 354, and the positive voltage V cc is applied to the channel.
  • the input signal RDC is input to the connection point of the high voltage blocking transistor 353 and the low voltage blocking transistor 354, and the output signal is the P channel transistor 357 for output and the n channel for output. Obtained from the junction of transistor 358.
  • the point n22 is connected to the power supply terminal 360.However, by reducing the capability of the pull-down transistor 356, it is possible to penetrate this portion. The current can be limited.
  • the potential of the point n23 may be raised as much as possible so that the output ⁇ channel transistor 358 is turned on so that there is no problem.
  • the output II channel transistor 358 is turned on, the potential at the point n24 is reduced, the pull-up transistor 355 is turned on, and the potential at the point n21 is applied to the power supply terminal 359. Rise to the potential V IH corresponding to the voltage to be applied.
  • the explanation of the level conversion circuit in FIG. 48 is as described above. As is clear from the description, when one of the output transistors is turned on, the other output transistor is still turned on. The output transistors 357 and 358 may both be turned on for an instant. At this time, the through current flows through both transistors. At this point, the potential at point n 24 becomes an intermediate potential. Since the potential at this point n24 is applied as a gate potential to the transistor 355 for pull-up and the transistor 356 for pull-down, the potential is changed so as to exceed the threshold of these transistors. It is necessary to set the capability of each transistor.
  • the level conversion circuit 277 shown in FIG. 48 needs to set the capability of the transistor so that normal operation can be performed. There was a problem that it was difficult to balance the transistor capability.
  • the thirteenth embodiment is a level conversion circuit that solves these problems.
  • FIG. 50 is a diagram showing the configuration of the level conversion circuit of the thirteenth embodiment. The difference from the circuit of FIG. 48 is that the output P-channel transistor 387 and the output n-channel A depletion-type n-channel transistor 389 is provided as a resistance element between the transistor 388 and a second P-channel transistor for output further connected in series to the output section.
  • the operation of the circuit in Figure 50 is almost the same as that of the circuit in Figure 48, except that both the output P-channel transistor 387 and the output n-channel transistor 388 are turned on. Also, the through current is limited by the debris-type transistor 389.
  • the transistor 389 is a depletion type, and performs constant current operation regardless of a potential difference. Through current can be prevented.
  • the gates of the pull-up transistor 385 and the pull-down transistor 386 are connected to the rain end points n34 and ⁇ 35 of the depletion-type transistor 389, respectively. The potential difference between the drain and the source of the 389 ensures that the transistor is turned on, so that the transistor balance can be easily set.
  • the debris-type transistor 389 limits the current flowing between the points ⁇ 24 and ⁇ 25 and operates so as to generate a potential difference between both ends. Such an operation can be realized by a resistance element.
  • the level conversion circuit is a circuit used for transmitting a signal between the circuits of different power supply voltages.
  • the circuit of the twelfth embodiment in FIG. Used for level conversion with the row decoder 272.
  • the level varying ⁇ path it is also possible to provide just before the driver 274 of the row decoder 272, a normal positive voltage V cc and the zero voltage V ss to the decoding unit 273 in the case that Is supplied.
  • the logic conversion circuit is omitted by inverting the voltage applied to the power supply terminal of the driving unit 274.
  • a logic inversion circuit may be separately provided to invert the logic of the selection and non-selection of the word line.
  • the 14th embodiment is based on the circuit shown in FIG. In this case, logic switching is made possible, so that it can be used as the drive section 274 in FIG.
  • FIG. 51 shows a circuit in which the n-channel transistor 412 and the P-channel transistor 413 are added to the circuit of FIG. 50, and complementary signals SP and SN applied to the logic inversion terminals 418 and 419 are provided. The output is inverted by inverting.
  • the drains are connected to the high-voltage blocking transistor 403 of the circuit of FIG. 50, and one gate is connected to the other source.
  • the drains are connected to the n-channel transistor 412 and the negative-voltage blocking transistor 404-the P-channel transistor 413 to which one gate and the other source are connected respectively. It is provided.
  • the gates of the high voltage choke transistor 403 and the negative voltage blocking transistor 404 are connected to logic inversion terminals 418 and 419, respectively.
  • Table 3 shows the logical value table of the circuit in Fig. 51.
  • the S P is set to zero potential V ss to reverse the signal S P and S N to be applied to the logic inverting terminal 418 and 419, when the S N a positive potential V cc, a high voltage blocking Tiger Njisuta 403 and negative
  • the voltage blocking transistor 404 is turned off, the n-channel transistor 412 operates for blocking high voltage, and the P-channel transistor 413 operates for blocking negative voltage.
  • the operation of this circuit differs from the operation of the circuit in Fig. 50 only in that the high voltage blocking transistor or the eclipse voltage blocking transistor turns on with respect to the level of signal RDC. Otherwise, it is the same as the circuit in FIG.
  • the portion where the transistors 418 and 419 are added and the logic is inverted can be applied to the circuit in FIG.
  • the driving capability of the output second P-channel transistor 410 and the output second n-channel transistor 411 is determined by driving the lead line. Large enough to allow for And inverting the potential level of the supplied signal S P and S N to a logic inverting input terminal 418 and 419 at the time of erasing and writing and reading.
  • the decoding unit 273 is a positive voltage V cc and the zero voltage V ss is supplied, a negative electrostatic E supply and the high voltage supply unit 13 to the power supply terminal 414 and 415 of the level conversion circuit of the 51 illustrations that are driving section 274
  • the voltages V IK and V IN are supplied directly from the section 14, and the drive section power supply switching circuit 278 becomes unnecessary.
  • FIG. 52 is a diagram for explaining the principle of the level conversion circuit of the fifteenth embodiment.
  • 420 is an input terminal to which an input signal in is input
  • 421 is an output terminal to which an output signal is output
  • 422 is an output signal.
  • output terminal S 2 is output
  • 423, 424 Sennyo sweep rate Tutsi elements is 425, 426 bus I Nbaku.
  • the connection switch element 423 has one terminal 423A connected to the input terminal 420, and the other terminal 423B connected to the output terminal 421, and the connection switch element 424 has one terminal 424A is connected to input terminal 420, and the other terminal 424B is connected to output terminal 422.
  • inverter 425 is connected to the input terminal to the terminal 423 B of the connection sweep rate pitch element 423 is connected to its output terminal to the output terminal 422, also to the power supply, the more the power supply voltage V cc Is connected between a voltage line 427 to which the desired voltage V IH is supplied and a voltage line 428 to which desired voltages V and N which are equal to or lower than the ground voltage V ss are supplied.
  • the inverter 426 has its input terminal connected to the terminal 424 B of the connection switch element 424 and its output terminal connected to the output terminal 421. In terms of power supply, the voltage line 427 and the voltage line Connected to 428.
  • the sixth embodiment of the present invention For example, the level conversion circuit operates as shown in a truth table in Table 4.
  • the voltage values of the voltages V IH and V IN are set to desired values in the range of V IH ⁇ V cc and V IN ⁇ ss, and the on / off (OFF) of the connection switch elements 423 and 428 are controlled.
  • a signal of a desired voltage can be converted within a range of V IK ⁇ V cc and V IN V SS , and a mode without level conversion can be provided.
  • connection switch element In particular, the current state can be latched by turning off both the switch elements 423 and 428.
  • connection switch element
  • the level conversion circuit of the present invention includes two connection switch elements.
  • the chip area can be reduced. Can be achieved.
  • the specific configuration and operation of the level conversion circuit of the fifteenth embodiment will be sequentially described with reference to FIGS. 53 to 61.
  • FIG. 53 is a diagram showing the configuration of the level conversion circuit of the fifteenth embodiment, where 430 is an input terminal to which an input signal in is input, 431 is a pMOS transistor serving as a connection switch element, and 432 is a pMOS transistor. Control signal input pin to which control signal LP for controlling 0N and OFF of transistor 431 is input.
  • Reference numeral 433 denotes an nMOS transistor serving as a connection switch element
  • reference numeral 434 denotes a control signal input terminal to which a control signal LN for controlling 0N and OFF of the nMOS transistor 433 is input.
  • 439 and 440 are inverters, 435 and 437 are PMOS transistors, and 436 and 438 are nMOS transistors. Note that the input terminal of the inverter 439 and the output terminal of the inverter 440 are connected, and the output terminal of the inverter 439 and the input terminal of the inverter 440 are also connected.
  • reference numeral 441 denotes a voltage V 1 H to which the positive potential Vcc or the high potential V PP is supplied
  • a voltage line 442 denotes a voltage V IN to which the zero potential V ss or the negative voltage V BB is supplied.
  • the illustration of the power is omitted, and the pMOS transistors 431, 435, and 437 are applied with the voltages V and H to the substrate ( ⁇ ell), and the nMOS transistors 433, 436, and 438 are applied to the substrate ( ⁇ ell). Is applied to the voltage V IN .
  • Table 5 is a truth table showing the operation of this level conversion circuit
  • FIGS. 54 to 61 are circuit diagrams showing the operation of this level conversion circuit.
  • Table 5 Operational truth table of the circuit in Fig. 53
  • this level conversion circuit has, as modes, a no-conversion mode, an inversion mode, a high-voltage conversion mode, a negative-voltage conversion mode, and a latch mode.
  • the potential V IK V CC
  • the potential V IN V SS
  • the control signal LP V ct
  • the control signal LN V CC
  • VCC VCC.
  • Potential V 1 N V SS
  • control signal LP V SS
  • control signal LN V SS
  • pMOS transistor 431 0N
  • nMOS transistor 433 0FF.
  • V, negligence V P p.
  • Potential V, N V SS
  • control signal LP V PP
  • control signal LN V CC
  • pMOS transistor 431 OFF
  • nMOS transistor 433 ON.
  • the pMOS transistor 431 since the control signal LP is set to V PP , the pMOS transistor 431 does not turn on, preventing the current from flowing backward from the output end of the inverter 440 to the input terminal 430. can do.
  • the potential V IH V cc.
  • the potential V 1 N V BB
  • the control signal LP V SS
  • the control signal LW V BB
  • the pMOS Transistor 431 0W, nMOS transistor 434 -OFF.
  • pMOS tiger Njisuta 431 0FF
  • nMOS preparative La Njisuta 433 -0FF after state latches the current, the voltage V, or the voltage V 2 to change the output signal S, or the output signal S z
  • the voltage can also be changed.
  • the level conversion circuit shown in FIG. 53 has three pMOS transistors.
  • the transistors 431, 435, and 437 and the three nMOS transistors 433, 436, and 438 require only a small number of transistors.
  • the chip area can be reduced.
  • the level conversion circuit of the fifteenth embodiment also has a logical inversion function, and can be used as it is as a drive unit of a flash memory row decoder.
  • the level conversion circuit shown in FIG. 53 is used as the drive unit 274 shown in FIG. 42, the power supply voltage is directly supplied to the power input terminals V IH and V IN from the high voltage supply unit 279 and the negative voltage supply unit 280.
  • the drive unit power supply switching circuit 278 is no longer required.
  • FIG. 62 shows the structure when the level conversion circuit of the fifteenth embodiment is applied to a flash memory row decoder. Parts corresponding to those in FIG. 53 are denoted by the same reference numerals.
  • 450 is a NAND circuit that decodes an internal row address signal supplied from a row address buffer (not shown), 451 is a level conversion circuit that converts the level of the output of the NAND circuit 450, and 453 is a fuller circuit.
  • the lead wire WL is connected to the output terminal 443 of the level conversion circuit 451.
  • Table 6 is a truth table showing the operation of the row decoder
  • FIGS. 63 to 68 are circuit diagrams showing the operation of the row decoder.
  • the control signal is set to the LP-V PF , the pMOS transistor 431 is not turned on, and the current is prevented from flowing backward from the output terminal of the inverter 440 to the NAND circuit 450. be able to.
  • this row decoder when this row decoder is not selected, as shown in FIG. 66, when the output of the NAND circuit 450 is “H”, the pMOS transistor 437-0FF and the nMOS transistor are output.
  • the transistor 438 0N, pMOS transistor 435 -ON.
  • the nMOS transistor 436 0FF, the potential of the output terminal 443 is set to V SS, and this is supplied to the word line WL.
  • the current state is latched, and the potential V I ir or the potential V IN is changed to change the voltage supplied to the lead line WU. It can be changed.
  • the level conversion circuit 451 of the row decoder will have three PMOS transistors 431, 435, 437 and three nMOS transistors. Since it is composed of the transistors 433, 436, and 438, the area occupied by the row decoder can be reduced, and the chip area can be reduced.
  • the level conversion circuit of the fifteenth embodiment shown in FIG. 53 can be used as it is for the drive unit of the row decoder, and the output of the second inverter circuit drives the lead line.
  • a driver circuit for driving the lead wire is provided. This is an example.
  • FIG. 69 is a circuit diagram showing a main part of the flash memory of the sixteenth embodiment, showing one row decoder. Parts corresponding to FIGS. 53 and 62 are denoted by the same reference numerals.
  • reference numeral 460 denotes a level conversion circuit for level-converting the output of the NAND circuit 450.
  • the level conversion circuit 460 is configured using an embodiment of the level conversion circuit shown in FIG.
  • Reference numeral 461 denotes a pMOS transistor, and 462 denotes an nMOS transistor.
  • the pMOS transistor 461 and the nMOS transistor 462 constitute an inverter 463 serving as a word line driver.
  • the source of the pMOS transistor 461 is connected to the V IH voltage line 441, and the source of the nMOS transistor 462 is connected to the V IN voltage line 442.
  • the gate of the pMOS transistor 461 and the nMOS transistor are connected.
  • the connection point 465 between the gate of the transistor 462 and the gate of the pMOS transistor 461 is connected to the output terminal 444 of the level conversion circuit 461, and the connection point 466 between the drain of the pMOS transistor 461 and the drain of the nMOS transistor 462 is connected to the word line. Line WL.
  • the output of the first inverter circuit is input to the inverter 463 which forms the lead wire driver.
  • the truth table indicating the operation of this row decoder is the same as that shown in Table 6.
  • the positive voltage V C ( ;, the zero voltage V ss , a high voltage VPF or a negative voltage VBB can be supplied, and a latch operation can be performed.
  • the level conversion circuit 460 includes three pMOS transistors 431, 435, and 437 and three nMOS transistors 433, 436, and 438. With this configuration, the area occupied by the row decoder can be reduced in a flash memory provided with a word line driver, and the chip area can be reduced.
  • FIG. 70 is a circuit diagram showing a main part of the flash memory of the seventeenth embodiment, and shows one row decoder. Parts corresponding to FIGS. 53 and 62 are denoted by the same reference numerals.
  • reference numeral 470 denotes a level conversion circuit for level-converting the output of the NAND circuit 450.
  • This level conversion circuit 470 is also provided by the present invention shown in FIG. The configuration is made using one embodiment of the level conversion circuit.
  • 471 and 472 are nMOS transistors, and the nMOS transistors 471 and 472 constitute a push-pull circuit 473 forming a word line drive circuit.
  • the drain of the nMOS transistor 471 is connected to the V voltage line 441, the source of the nMOS transistor 472 is connected to the V I tr voltage line 442, and the gate of the nMOS transistor 471 is at the level
  • the gate of the nMOS transistor 472 is connected to the output terminal 443 of the conversion circuit 470, and the gate of the nMOS transistor 472 is connected to the output terminal 444 of the level conversion circuit 470, and the source of the nMOS transistor 471 is connected to the drain of the nMOS transistor 472.
  • Point 476 is connected to lead line WL.
  • the truth table showing the operation of this row decoder is the same as in Table 4.
  • the power supply voltage V cc and the zero (ground) voltage V ss are applied to the word line WL as necessary.
  • a high voltage V PP or a negative voltage V BB can be supplied, and a latch operation can be performed.
  • the level conversion circuit 470 is formed by three P ⁇ 0> S transistors 431, 435, and 437 and three nMOS transistors 433, 436, and 438. Therefore, in the flash memory provided with the word line driver, the area occupied by the row decoder can be reduced, and the chip area can be reduced.
  • FIG. 71 is a circuit diagram showing a main part of the flash memory of the eighteenth embodiment, and shows one row decoder. Parts corresponding to FIGS. 53 and 62 are denoted by the same reference numerals.
  • the mouth decoder is provided with a main row decoder 480 and a sub row decoder 481.
  • WL. ⁇ WL 3 is a Wa de line.
  • 490 3 is a word line drive circuit and 484.
  • ⁇ 486 3, 48S 0 ⁇ 489 3 is pMOS door La Njisuta, 487. ⁇ 487 3, 488 0-488 3 is a nMOS door run-Soo evening.
  • the output terminal 443 of the level conversion circuit 482 is a PMOS transistor 489. ⁇ 489 3 and nMOS door La Njisuta 488. ⁇ 488 3 is connected to the gate, an output terminal 444 of the level conversion circuit 482, pMOS preparative La Njisuta 486. ⁇ 486 3 and nMOS door La Njisuta 487. Of ⁇ 487 3 are connected to the gate me.
  • Table 7 is a truth table showing the operation of the level conversion circuit 482, and FIGS. 72 to 77 are circuit diagrams showing the operation of this row decoder.
  • nMOS door La Njisuta 488o ⁇ 488 3 0N
  • pMOS door La Njisuta 489o-489 3 0FF
  • V 3 voltage line 484o V cc V 3 voltage line ⁇ ⁇ ⁇ -. V ss, V 4 voltage line 485. ⁇ 485 3 V SS .
  • the word line WL. V CC
  • word line! ⁇ WL 3 V ss .
  • nMOS door La Njisuta 488 0 ⁇ 488 3 0FF
  • pMOS door La Njisu data 489o ⁇ 489 3 0N
  • pMOS door La Njisuta 486. ⁇ 486 3 OFF
  • nMOS transistor 487. 487 3 ON.
  • V 3 voltage line 484. V CC
  • V 3 voltage line ⁇ ⁇ ⁇ V SS
  • 485485 3 V ss
  • the word lines WL 0 to WL 3 V SS .
  • the potential V 1 H V PP
  • the potential V IN V SS
  • the control signal LP V PP
  • the control signal LN V CC
  • the pMOS transistor 431 OFF
  • nMOS transistor 433 ON.
  • the transistor 436 is turned on, and the voltage of the output terminal 443 is V PP and the voltage of the output terminal 444 is V SS .
  • nMOS door La Njisuta 488o ⁇ 488 3 0N
  • pMOS door La Njisuta 489 0 ⁇ 489 3 0FF
  • pMOS door La Njisuta 486. 486486 3 0N
  • nMOS transistor 487 o 487487 3 0FF.
  • V 3 voltage line 484o VP P.
  • the output of the NMD circuit 450 is set to “H”, the pMOS transistor 437 is turned off, and the nMOS transistor is turned off.
  • nMOS transistor 488 nMOS transistor 488.
  • ⁇ 488 3 0FF
  • ⁇ 489 3 0N
  • pMOS transistor 486 o ⁇ 486 3 0FF
  • nMOS transistor 487. 487 3 ON.
  • V 3 voltage line 484. V PP
  • V 3 voltage line ⁇ ⁇ V SS
  • V 4 voltage line 485o to 485 3 Word line WL even when it is assumed to be V ss .
  • ⁇ WL 3 V SS .
  • the transistor 438 is turned on, and the potential of the output terminal 443 is V BB and the potential of the output terminal 444 is V CC .
  • nMOS door La Njisuta 488 o ⁇ 488 3 0FF
  • pMOS door La Njisu data 489o ⁇ 489 3 0N
  • pMOS Bok La Njisuta 486 0 ⁇ 486 3 OFF
  • nMOS Bok La Njisuta 487. 487487 3 0N.
  • nMOS transistor 488 This results in an nMOS transistor 488.
  • Emission register 487o ⁇ 487 3 0FF.
  • V 3 voltage line 484. ⁇ 484 3 V cc, V 4 voltage line 485.
  • pMOS preparative La Njisuta 431 OFF
  • nMOS preparative La Njisuta 433 in the OFF, after latches the state of the current, supplied to the Wa word line WL by varying the potential V IH or potential V 1 N The applied voltage can be changed.
  • the entire row decoder in the selected state if the entire V 3 voltage line shall be the V cc supplies V cc in total word lines, all of the cells in the read state can and to Turkey, also , and all row decoder in the selected state, the entire V 3 voltage lines when the V PP supplies V FP to all word lines, can a child of all cells in the book inclusive state, also, the total the row decoder in the selected state, the entire V 4 voltage lines when the V BB supplies V BB to all word lines, Ru can and this to the erased state all the cells.
  • the entire row decoder in the selected state after supplying the V CC to all Wado line all v 3 voltage line and the v cc, and a level conversion surface path 482 La Tchimo over de, then all V 3 voltage line If VPP is set to VPP , VFP can be supplied to all word lines, and all cells can be in a write state.
  • the level conversion circuit 482 of the main row decoder 480 is composed of three PMOS transistors 431, 435, 437 and 337 nMOS transistors 433, 436, 438.
  • the occupied area of the row decoder can be reduced in the flash memory configured by providing the main row decoder and the sub-row decoder as the row decoder, and the chip area can be reduced.
  • FIG. 78 is a circuit diagram showing a main part of the flash memory of the nineteenth embodiment, and shows one row decoder. Parts corresponding to those in FIGS. 53, 62 and 71 are denoted by the same reference numerals.
  • reference numeral 491 denotes a sub-row decoder.
  • a PMOS transistor 489 provided in the sub-row decoder 481 shown in FIG. 71 is provided.
  • ⁇ 489 3 has been removed, for the other, have the same structure as the sub-row decoder 481 shown in 71 FIG.
  • the word line WL 0 to WL 3 if necessary, the power supply voltage V cc, it is possible to supply zero voltage V ss, a high voltage V "or a negative voltage V BE, also In the same way as the row decoder shown in FIG. 71, this can be performed for the latch operation and the all-cell selection operation. You.
  • the level conversion circuit 482 of the main row decoder 491 is composed of three PMOS transistors 431, 435, 437 and three nMOS transistors. 433, 436, and 438, and the number of transistors of the sub-row decoder 491 is smaller than the number of transistors of the sub-row decoder 481 shown in FIG. 71.
  • the area occupied by the row decoder is reduced and the chip area is reduced as compared with the case shown in FIG. 71. Can be done.
  • FIG. 79 is a circuit diagram showing a main part of the flash memory of the twentieth embodiment, showing one row decoder. Parts corresponding to those in FIGS. 53, 62, and ⁇ are denoted by the same reference numerals.
  • reference numeral 492 denotes a main row decoder
  • 494 denotes an nMOS transistor forming a transfer gate
  • 495 denotes a canon transistor comprising an nMOS transistor
  • 496 denotes an inverter.
  • inverter 496 497 is a Vcc power supply line, 498 is a pMOS transistor, 499 is an nMOS transistor, and 500 is a read-out signal whose level falls from “H” to “L” during reading. Control signal input terminal to which control signal SB is input.
  • Reference numeral 501 denotes a sub-row decoder, which is a PMOS transistor 486 provided in the sub-row decoder 481 shown in FIG. ⁇ 486 3, 489. ⁇ 489 3 have been removed. Otherwise, the configuration is the same as that of the sub-row decoder 481 shown in FIG.
  • gate of nMOS preparative La Njisuta 494, V is connected to the power supply line 441, the output terminal 443 of the level conversion circuit 493, nMOS preparative La Njisuta 486 0 via the nMOS preparative La Njisuta 494 Connect to ⁇ 486 3
  • the output terminal 502 of the inverter 496 is connected to the nMOS transistor 488 via the capacitor 495.
  • ⁇ 488 3 is connected to the gate.
  • the potential of the node 503 is boosted to Vcc or more, for example, Vcc + by the coupling action of the capacitor 495, and this boosted voltage is applied to the nMOS transistor 488. ⁇ 488 supplied to the third gate one bets. In this case, since the nMOS transistor 494 is in the OFF state, current does not flow from the node 503 to the level conversion circuit 493.
  • the potential of the selected Wa one word line is V cc - may be V th a place of Razz (nMOS preparative La Njisuta threshold voltage of), V cc.
  • This row decoder basically operates in the same manner as the row decoder shown in FIG. Relative to WL 3, if necessary, the power supply voltage V cc :, ground voltage V SS, can supply the high voltage V PP or negative voltage V BB, also latches operation, all cells selected operation This can be performed similarly to the mouth decoder shown in FIG. 71.
  • the level conversion circuit 493 of the main row decoder 492 includes three PMOS transistors 431, 435, 437 and three nMOS transistors 433, 436, 438, so that the row decoder is occupied in the flash memory, which is composed of a main row decoder and a sub-row decoder.
  • the area can be reduced, and the chip area can be reduced.
  • the level conversion circuits of the fifteenth to twentieth embodiments can be composed of two connection switch elements and two inverters.
  • the chip area can be reduced.
  • Such a level conversion circuit is used as a flash memory low deco.
  • the area occupied by the row decoder can be reduced, and the chip area can be reduced.
  • the level conversion circuit used in the fifteenth to twentieth embodiments shown in FIG. 53 has the same problem as the level conversion circuit in FIG. There is a problem that it is difficult to set the balance.
  • the twenty-first and twenty-second embodiments are level conversion circuits that solve these problems.
  • FIG. 80 is a diagram showing a level conversion circuit of a twenty-first embodiment.
  • the circuit in FIG. 80 is the same as the level conversion circuit in FIG. 53 except that the first inverter is connected between the p-channel transistor 519 and the n-channel transistor 521 which constitute the first inverter.
  • a depletion type transistor 520 is provided, and a second depletion type transistor 523 is provided between the P channel transistor 522 and the n channel transistor 524 constituting the second inverter. Is provided.
  • the input signal is supplied to the first debris-type transistor via two n-channel transistors 516 and 517 in which the sources are connected to the input terminal and the gates are connected to the control terminal LN.
  • the second debris is input via two P-channel transistors 513 and 514, which are input to both ends of the transistor 520, the sources are connected to the input terminals, and the gates are connected to the control terminal LP. Input to both ends of one-shot type transistor 523.
  • the operation of the depletion type transistors 520 and 523 is the same as that of the depletion transistor 389 of the level conversion circuit of the thirteenth embodiment shown in FIG. 50. Since it is the same as the circuit, detailed description of the circuit in FIG. 80 is omitted, but Table 8 is a truth table of the circuit in FIG.
  • FIG. 81 shows the level conversion circuit of the twenty-second embodiment.
  • the source of the p-channel transistor 540 corresponding to the p-channel transistor 437 is added. It is connected to the control terminal 535 via 544 and the gate of the additional P-channel transistor 544 is connected to the point ii 52 corresponding to the input terminal 430.
  • This additional P-channel transistor 544 is used to change the input signal in advance when the p-channel transistor 540 of the second inverter changes from a conductive state to a non-conductive state in response to a change in the voltage applied to the gate.
  • the source of the P-channel transistor 540 is disconnected according to. This prevents a through current from flowing through the second inverter and prevents the potential at the point ⁇ 54 from becoming an intermediate potential, so that the circuit operates more reliably.
  • the truth table of the circuit of FIG. 81 is the same as Table 8 as in the circuit of FIG.
  • the edging of the lead line during erasing is not performed.
  • a separate negative voltage generating circuit is provided as shown in Fig. 34, and when the negative voltage is applied, the port decoder is disconnected and the negative voltage is applied from the negative voltage generating circuit. It is also possible to do so. However, in this case, it was difficult to selectively apply a negative voltage to the word line as described above.
  • a seventh aspect of the present invention is to selectively apply a negative voltage from a separately provided negative voltage generating circuit by a signal of a row decoder, and to select a lead line on the negative voltage generating circuit side. There is no need to provide a circuit, and the circuit can be made smaller. First, an embodiment of a negative voltage bias circuit for realizing the flash memory according to the seventh embodiment will be described.
  • FIG. 82 is a view for explaining the principle of the negative voltage bias circuit according to the seventh embodiment.
  • 550 is Canon. Sita, 551, 552 P Chi catcher channel MIS (metal Insulator Semiconductor) field effect preparative La Njisuta (hereinafter, referred pMIS preparative la Njisuta), 553 voltage line for supplying a negative voltage V BB, 554 is a negative voltage V BB This is the negative voltage output terminal that is output.
  • MIS metal Insulator Semiconductor
  • Clock pulse CLK is supplied to one end of 550.
  • the negative terminal 550A is connected to the capacitor 550 supplied with the clock pulse CL1 (and the drain is connected to the negative voltage output terminal 554,
  • the gate and source are canano, the pMIS depletion type transistor 551 connected to the other end 550 B of the Sita 550, and the drain is connected to the source of the pMIS transistor 551.
  • a gate is connected to a negative voltage output terminal 554, and a pMIS transistor 552 to which a negative voltage V BB is applied to a source is provided.
  • Equation 1 the amplitude of the node 555, V 5
  • the rise time of the clock pulse CLK from “L” to “H” is the pMIS transistor. It is necessary to make the amplitude of the node 555 short enough so that the reverse current of the transistor 551 does not become lower than the absolute value of the threshold voltage of the PMIS transistor 552.
  • the pMIS transistor is an enhancement-type pMIS transistor, which eliminates the reverse current caused by the pMIS transistor 551 and increases the charge transfer from the node 555 to the voltage line 553. It will be.
  • nMIS transistor an enhancement-type n-channel MIS field-effect transistor
  • the gate capacity of the MIS transistor when the channel is not formed is about 30% when the channel is formed. Therefore, the enhancement of the capacitor 550 is required. Configuring with this nMIS transistor is not impossible, but not desirable.
  • the Canon 550 when the Canon 550 is configured with an enhancement-type PMIS transistor, there is a period in which the voltage between the gate and the source becomes higher than the threshold voltage of the PMIS transistor. However, the channel may not be formed, and the amplitude of the clock pulse CLK cannot be efficiently transmitted to the node 555. Therefore, it is impossible to construct the capacitor 550 with an enhancement-type pMIS transistor. No, but not good.
  • the capacitor 550 When the capacitor 550 is formed of a depletion-type nMIS transistor, when the level of the node 555 becomes lower than a certain value, the voltage between the gate and the source of the nMIS transistor becomes lower than the threshold voltage. In some cases, no channel is formed, and the amplitude of the clock pulse C and K cannot be efficiently transmitted to the node 555. Therefore, it is not impossible, but not preferable, to configure the capacitor 550 with a depletion-type nMIS transistor.
  • the capacitor 550 when the capacitor 550 is configured by a depletion-type PMIS transistor, the voltage between the gate and the source does not exceed the threshold voltage at any level that the node 555 can take, and always occurs. Since the channel is formed, the amplitude of the clock pulse CLK can be efficiently transmitted to the node 555. Therefore, it is preferable that the capacitor 550 be formed of a debris-type pMIS transistor.
  • the PMIS transistors 551 and 552 may be cut off due to the back gate effect.
  • the pMIS transistors 551 and 552 are formed in the well or the substrate where the pMIS transistors 551 and 552 are formed.
  • the bias voltage is set to the ground voltage V SS , the electric field applied to the gate oxide film of the PMS transistors 551 and 552 is reduced, and the PMIS transistors 551 and 552 are forced by the back gate effect. You can avoid turning it off.
  • FIG. 84 is a block diagram showing a main part of the flash memory of this embodiment, 561 is a chip body, 562 is a pad, 563 is a Vcc (power supply voltage) power supply circuit, and 564 is a V PP (High voltage for writing) Power supply circuit, 565 is a timer for internal control, 566 is a lower address buffer amplifier, 567 is a row decoder power supply circuit, and 568 is a clock signal generation circuit. is there.
  • 569 and 570 are control circuits
  • 571 is a negative voltage generation circuit
  • 572 is a block formed by dividing a cell array in which cell transistors are arranged
  • 573 is a sector for distinguishing the block 572.
  • 574 is a row decoder
  • 575 is a group of negative voltage bias circuits.
  • 576 is a column power supply circuit
  • 577 is a column address buffer pre-decoder circuit
  • 578 is a column decoder
  • 579 is a column gate
  • 580 is a sense amplifier.
  • 581 a data output buffer
  • 582 a data input buffer
  • 583 a write circuit
  • 584 a command control circuit.
  • FIG. 85 is a part specifically showing a part of FIG. 84.
  • 585, 586 are some of the pre-decoders in the row address buffer 'pre-decoder 566 (see Fig. 84), 587 is a part of the row decoder 574 (see Fig. 84), and ⁇ , ⁇ ⁇ are NAND circuits. , 589! ⁇ 589 4 is the Ex-NOR circuit (exclusive NOR circuit).
  • SSOi to 590 ⁇ P channel transistor MOS (metal oxide semiconductor) field effect transistor (hereinafter referred to as PMOS transistor)
  • ERASE is an erasing signal
  • this erasing signal ERASE is used for reading and writing. Is set to “L” and is set to "H” when erasing.
  • SSSt SSSa is Depurisho down type of pMOS door La Njisuta ing from the capacitor, 596! ⁇ 596 4 Depuri one cane down type of pMOS door La Njisuta, 597! ⁇ 597 4 Enhansume down door type of pMOS door La Njisuta It is.
  • V BB consumption or sometimes supply the negative voltage V BB
  • V BB is a voltage line for supplying a field ground (zero) voltage V ss at the time of reading and at the time of writing inclusive, during the erase, to the source of the pMOS transistor 59 to 597 4 , A negative voltage V BB is applied, and the ground voltage V ss is applied to the source of the PMOS transistor sg ?
  • FIG. 86 shows the NAND circuit that composes the predecoders 585 and 586 and the row decoder 587.
  • FIG. 4 is a circuit diagram showing a connection with
  • 601 through 603 places a portion of the signal line which is derived from the pre-decoder 585, 601 5-601 7 some of the signal lines that are derived from Purideko one da 586, 588 5-588 8 situ sector 573 2 NAND circuits provided corresponding, 588 9-588 12 is a circuit provided corresponding to the sector 573 3.
  • the predecoder 585 sets one of the signal lines 60 to 60 to "H” and the other to "H”. "L” and, predecoder 586 field, a single one of the signal lines 601 5 ⁇ 601 7 "H", and the remaining “L”, the output of NAND circuit corresponding to Wa one word line to be selected " L "and the output of other NAND circuits to" H ".
  • the erase signal ERASE "L” at the time of reading in FIG. 85.
  • the output of NAND circuit 588i “L”
  • the output of NAND circuit 588 2-588 3 is the "H”
  • word line “H”
  • the output of the AND circuit 593 becomes “L”, and the NOR circuit 594 passes the clock pulse CLK.
  • the voltage line 598 supplies the ground voltage V ss , the capacitors 595, to 595 4 and PMOS door run-register ⁇ , ⁇ "597 1 ⁇ 597 consisting of 4 circuit is not a child that is word line WL, and the operation of the order rather than pull the ⁇ WL 4 to a negative voltage V BB.
  • NAND circuit ⁇ , ⁇ ⁇ “ ⁇ ”.
  • the word line WW is set to “H”
  • the output of the AND circuit 593 is set to “H”
  • the output of the NOR circuit 594 is always set to “L”
  • the NOR circuit 594 of the clock pulse CLK is used. Is cut off and the word line WLi Wl ⁇ is maintained at "H”.
  • Transistors 591H-59 For, if the erasure is performed, the sector 573 by the pre-decoder 585, 586, is selected, the output of NAND circuit 588! ⁇ 588 4 is a.
  • the negative voltage bias circuit 592 for applying the negative voltage V BB to the selected word line is constituted by a simple circuit, and as a whole, Channel erasure can be performed with a simple circuit.
  • the PMOS transistor sgSi sgSa uses a depletion-type pMOS transistor as the sgSi sgSa, the PMOS transistor is formed by the knock gate effect. 597, even if summer deep threshold voltage of ⁇ 597 4, Ru can ensure normal operation of the negative voltage bias circuit 592.
  • the capacitor 595 to 595 4 is composed of pMOS tiger Nji Star of Depurisho down type, Bruno! - de SOOi eOCh in any level that can be taken by the, gate 'voltage between the source of the capacitor sgSt
  • the threshold voltage can be kept higher than the threshold voltage, and the channel can always be formed.Therefore, the amplitude of the clock pulse CLK can be efficiently transmitted to the nodes 600 and 600. can do.
  • FIG. 88 is a circuit diagram showing a main part of the 24th embodiment.
  • a 3-input NOR circuit 602 is provided instead of the 2-input NOR circuit 594 shown in FIG. 85.
  • the output of the NOR circuit 602 to the aND circuit 593, click Lock Kuparusu CLK and erasing only "L" become selection signal SL together supplying, as the voltage line 598 to supply only the negative voltage V BB, the other
  • a negative voltage bias circuit 592A configured similarly to the negative voltage bias circuit 592 shown in FIG. 85 is provided, and the other configuration is the same as that of the 23rd embodiment shown in FIG.
  • FIG. 89 is a waveform diagram for explaining the operation of the twenty-fourth embodiment.
  • FIG. 89B is a selection signal SL
  • FIG. 89B is a clock pulse CLK
  • FIG. 89C is the level of a node 599
  • FIG. 89D shows Wa one de line WL, and the level of to WL 4.
  • the negative voltage bias circuit 592A for applying a negative voltage to the selected word line at the time of erasing is constituted by a simple circuit. Channel erasure can be performed with a simple circuit as a whole.
  • FIG. 90 is a circuit diagram showing a main part of the twenty-fifth embodiment. Is provided with a negative voltage bias circuit 592 provided in the twenty-third embodiment shown in FIG. 85 and an eclipse voltage bias circuit 610 having a different circuit configuration from that of the twenty-third embodiment shown in FIG. It was done.
  • negative voltage bias circuit 610 611 is an AND circuit, 612 is a NOB circuit, 613 is a canon or transistor composed of a depletion-type pMOS transistor, 614 is a depletion-type PMOS transistor, Reference numerals 615, 616, and 61 denote enhancement-type pMOS transistors.
  • a voltage line 617 supplies the eclipse voltage V BB at the time of erasing, and a ground voltage V SS at the time of reading and writing.
  • a negative voltage V BB is applied to the source of the PMOS transistor 615. Is applied, and the ground voltage V ss is applied to the source of the PMOS transistor 615 at the time of reading and writing.
  • Either ⁇ W is selected, when the selected word line is the "H", in which word lines WL, to WL 4 are provided so as not to short circuit.
  • the negative voltage bias circuit 610 for applying a negative voltage to the selected lead line at the time of erasing is constituted by a simple circuit, so that the overall Channel erasure can be performed with a simple circuit.
  • the threshold voltage of the PMOS transistors 614 and 615 is reduced due to the back gate effect.
  • the normal operation of the negative voltage bias circuit 610 can be ensured even if the depth becomes deeper.
  • FIG. 91 is a circuit diagram showing a main part of the twenty-sixth embodiment.
  • a three-input NOR circuit 619 is provided instead of the two-input NOR circuit 612 shown in FIG.
  • a negative voltage bias circuit 610A configured in the same manner as the negative voltage bias circuit 610 shown in FIG. 90 is provided, and the others are configured in the same manner as the 25th embodiment shown in 610. .
  • the negative voltage bias circuit 610A for applying a negative voltage to the selected word line when turned off is configured by a simple circuit. As a whole, channel erasing can be performed with a simple circuit.
  • the normal operation of the negative voltage bias circuit 610 A can be ensured even if the threshold voltages of the PMOS transistors 614 and 615 are deepened. , Again.
  • the amplitude of the clock pulse CLK can be efficiently transmitted to the node 618.
  • FIG. 92 is a circuit diagram showing a main part of a twenty-seventh embodiment of the semiconductor memory device according to the present invention.
  • the output terminal of an AND circuit 593 is connected via an n + diffusion layer 620 to the key.
  • Yapashita 595, ⁇ 595 4 and P MO S preparative La Njisuta 596, ⁇ 596 4, 597, connected to the n Ueru 621 ⁇ 597 4 is formed, a negative voltage bias that shown in 85 figure for the 'other Configured in the same way as circuit 592
  • a negative voltage bias circuit 592B is provided, and the other configuration is the same as that of the twenty-third embodiment shown in FIG.
  • FIG. 93 is a cross-sectional view taken along line AA ′ shown in FIG. 92.
  • 622 Ba P-type silicon co emissions substrate, 623 Ba field oxide film, 624 drain consisting P + diffusion layer, source 625 consisting of P + diffusion layer, 626 gate oxide film, 627 is poly
  • a gate made of silicon, 628 to 631 are wiring layers made of aluminum, and 632 is an insulating layer.
  • the eclipse voltage bias circuit 592B for applying the eclipse voltage to the selected lead line at the time of erasing is constituted by a simple circuit. Therefore, channel elimination can be performed with a simple circuit as a whole.
  • the amplitude of the clock pulse CLK can be efficiently transmitted to the node ⁇ ⁇ ⁇ ( ⁇ .
  • FIG. 94 is a circuit diagram showing a main part of the twenty-eighth embodiment.
  • a three-input NOR circuit 601 is provided instead of the two-input NOR circuit 594 shown in FIG. the output of the NOR circuit 601 to the aND circuit 593, click Lock Kubarusu CLK and erasing only "L" become selection signal SL together supplying, as the voltage line 598 to supply only the negative voltage V BB, the other
  • an eclipse voltage bias circuit 592C constructed in the same way as the negative voltage bias circuit 592B shown in Fig. 92 is provided.
  • the configuration is the same as that of the twenty-seventh embodiment shown in the figure.
  • the negative voltage bias circuit 592C for applying a negative voltage to the selected word line at the time of erasing is constituted by a simple circuit.
  • channel erasing can be performed with a simple circuit as a whole.
  • the back noble one-effective, PMOS preparative La Njisuta 596 ⁇ 596 4, 597, deeply Natsute the threshold voltage of ⁇ 597 4, a negative voltage bias circuit 592 C Normal operation can be ensured, and the amplitude of the clock pulse CLK can be efficiently transmitted to the nodes 600! To 60 (.
  • the 28th embodiment also, erasing, PMOS preparative La Njisuta 596, ⁇ 596 4, 597, to relax the electric field applied to the gate oxide film of ⁇ 597, PMOS preparative La Njisuta 596 by bus Tsu Kuge-effective , ⁇ 596 4, 597 ⁇ 597 4 Ru can and child to E ⁇ the risk of mosquito Tsu door off.
  • the negative voltage bias circuit of the seventh embodiment of the present invention it is possible to obtain a negative voltage with a simple circuit.
  • '' In memory, when applied as a negative voltage bias circuit for biasing a lead line to a negative voltage, channel erasure can be performed with a simple circuit configuration as a whole. it can.
  • the capacitor When the capacitor is composed of a depletion-type pMIS transistor, the voltage between the gate and the source does not exceed the threshold voltage, and the channel is always formed. State, and the amplitude of the clock pulse CLK can be efficiently transmitted to the node.
  • the bias voltage of the well or the substrate on which the pMIS transistors 11 and 12 are formed is set to the ground voltage, the electric field applied to the gate oxide film of the PMIS transistor is reduced. Back gate effect As a result, it is possible to avoid the possibility that the pMIS transistor is cut off.
  • the negative voltage bias circuit is used as a negative voltage bias circuit for biasing a word line for selecting a cell transistor to a negative voltage.
  • channel erasure can be performed with a simple circuit configuration as a whole.
  • the internal power supply voltage is switched for each mode because the electrode voltage of the memory cell transistor is different between the read mode and the write (or erase) mode. There is a need.
  • FIG. 95 is a configuration diagram of a conventional representative internal power supply switching circuit.
  • Reference numeral 650 denotes a power supply line (hereinafter referred to as an external power supply line) to which an external power supply (V cc ) having a potential of, for example, 15 V is applied;
  • I a power supply line (hereinafter referred to as an external power supply line) to which an external power supply (V PP ) having a potential of +12 V is applied, and 652 is connected to a control electrode of a memory cell transistor via a row decoder (not shown).
  • This is the power line for the internal power supply ( VPI ) (hereafter, the internal power line).
  • An M0S transistor 653 that is turned on when the signal Gt is at the H level is connected between the external power supply line 650 and the internal power supply line 652, and is connected between the external power supply line 651 and the internal power supply line 652.
  • a M0S tiger Njisuta 654 signal G 2 is turned on when the L-level, through the M0S preparative La Njisuta 655 Togano one de n60 of the preparative La Njisuta 653 Gao on to become phase capturing relevant when the full Connected to the series.
  • 653 is an n-channel depletion type
  • 654 and 655 are P-channel enhancement types
  • the transistor 654 ⁇ ell ( ⁇ ⁇ ell) is connected to the Masube power line 651 and the transistor 655 ⁇ ell. ( ⁇ ⁇ ell) is connected to the internal power line 652.
  • FIG. 96 is an actual timing chart of the conventional example.
  • the level of signal G z (gate level of transistor 654)
  • the transistor 654 When the transistor 654 is immediately brought to the L level (0 V), the transistor 654 has a large channel current i ch2 corresponding to a large potential difference between VPP (+12 V) and the gate level (0 V).
  • the channel current i ch3 of the transistor 655 at this time is a small amount corresponding to a relatively small potential difference between the potential of the node n 60 (in this case, +5 V) and the gate level (0 V).
  • FIG. 97 is a diagram showing the structure of the transistors 654 and 655 in the internal power supply switching circuit of FIG. 95, and FIG. 98 shows an equivalent circuit thereof. 97 and 98 correspond to each other, and the occurrence of latch-up will be described with reference to FIG. 98.
  • ⁇ indicates the flow of electrons
  • ⁇ indicates the flow of holes.
  • V PI of which N-WELL 662 to become a potential and float over leprosy node n60 is rather 0.7 V, ⁇ + ⁇ will be joined is forward biased, positive from [rho + as the route 1 Holes are injected into N- WELL 662. This hole -. WE "Within a few career flows into Ueru border Cross - reached P- SDB 660 by diffusion P- S ir P + co Ntaku Bok as many holes wire carrier rear is B within 660 Flow to 669.
  • the substrate potential is partially changed by the resistance 676 existing between the P + contact 669 and the source N + 668 of the Nch Tr 680 existing in the other surroundings.
  • the N + P junction is biased forward.
  • electrons are injected from N + 668 to P- SUB 660, which reaches the boundary of the diffusion by diffusion and flows into N + 667 contacts of N- WELL 662. Due to this current and the voltage drop due to the resistor 678, the N- WELL potential near the source P + 665 of the Pch Tr 655 decreases. This allows
  • the P + N junction becomes forward, holes are injected again from P + 665 to N- WELL 662 as shown in 3, and the positive feedback is repeated, which increases the substrate current again.
  • the rise of the substrate potential, electrons injected from the N + 668 into P- S UB 660 is moved by diffusion through the P- S UB 660 as 4, and has a potential of V PP N- Flow into WELL 661.
  • N- WELL 661 electrons flow into N + 663 as many carriers.
  • the potential of the N- WELL 661 partially decreases due to the voltage drop due to the resistor 679 existing between the N + 663 contact and the source P + 664 of the Pch Tr 654.
  • the N- WELL 661 potential near P + 664 falls 0.7 V or more below V PP , the PN junction is biased forward.
  • the N + P junction is biased in the forward direction, and the positive feedback is repeated, in which electrons are injected from N + into P- SUB again as indicated by 4.
  • the internal power supply switching circuit according to the eighth aspect of the present invention solves the above-described problem, and is effective for a semiconductor memory such as a flash memory that switches the voltage level of an internal power supply. .
  • FIG. 99 is a view for explaining the principle of the internal power supply switching circuit according to the eighth embodiment.
  • the internal power supply switching surface according to the eighth embodiment of the present invention is configured such that one of the drain electrode and the source electrode is connected to the first power supply line 701 and the other is connected to the second power supply line 702.
  • the n-channel first MOS transistor 704 and one of the drain electrode or the source electrode and the well are connected to the third power supply line 703 having a potential V PP higher than the potential V cc of the first power supply line 701, and A second M0S transistor 705 of the P channel connected to the node n 70, one of the drain electrode or the source electrode is connected to the node ⁇ 70, and the other and the gate are connected to the second power supply line.
  • the internal power supply switching circuit of the semiconductor memory including the third M0S transistor 706 of the channel connected to ⁇ 702, one of the drain electrode or the source electrode is connected to the third power supply line 703, and the other is connected to the second power supply line 703. 4th M0S transformer of ⁇ channel connected to power line 702 A transistor 707.
  • the potential V PI of the second power supply line 702 is passed through the ⁇ -channel transistor 707. Is raised above the potential V cc of the first power supply line 702 (lift The position depends on the gate potential of the n-channel transistor 707), and the lifted V p is transmitted to the node n 70 through the on-state P-channel transistor 706.
  • the potential of the node n70 during the mode transition can be raised to at least Vcc or more, so that the drain-source voltage of the p-channel transistor 705 (the potential of n70 and V (Corresponding to the difference in the potential of PP ), thereby suppressing the channel current of the p-channel transistor 705.
  • the channel current capability of the P-channel transistor 706 is increased by increasing the potential difference between the gate-source voltage of the p-channel transistor 706 and the gate-source voltage. Can be done. As a result, the balance between the channel current of the P-channel transistor 706 and the channel current can be obtained, and the occurrence of the latch-up phenomenon can be reliably prevented by suppressing the substrate current.
  • the transition waiting time can be reduced to a level that raises the level of the node n70, and for example, it is possible to provide a useful internal power supply switching technology that contributes to the realization of a high-speed external storage device that is readable and writable. .
  • FIGS. 100 to 108 show this embodiment, and are examples of application to flash memory.
  • 711 is a flash memory (hereinafter referred to as EEPR0M), EEPR0M 711 is a row (row) address buffer 712, a column (column) address memory. 713, Row Pre Decoder 714, Column Pre Decoder 715, Row Decoder 716, Column Deco 717, memory cell 718, column gate 719, sense amplifier 720, write amplifier 721, data buffer 722, data buffer 723, erase amplifier 724, control circuit 725, control It comprises a buffer 726, an internal power supply switching circuit 727, and a high voltage detection circuit 728.
  • EEPR0M 711 is a row (row) address buffer 712, a column (column) address memory. 713, Row Pre Decoder 714, Column Pre Decoder 715, Row Decoder 716, Column Deco 717, memory cell 718, column gate 719, sense amplifier 720, write amplifier 721, data buffer 722, data buffer 723, erase amplifier 724, control circuit 725, control It comprises a buffer 726, an internal
  • 729 is a multi-bit address signal terminal
  • 730 is a multi-bit column address signal terminal
  • 731 is a data input / output terminal
  • 732 is various control signal terminals
  • 733 is a control signal terminal.
  • the internal power supply switching circuit 727 selects one of the two external power supply voltages (V CC , V PP) according to the output of the high voltage detection circuit 728, and outputs it as the internal power supply voltage (V Fr )
  • the internal power supply voltage (V FI ) is supplied to a row decoder 716, a column decoder 717, a write amplifier 721, and an erase amplifier 724.
  • FIG. 101 is a configuration diagram of the row decoder 716.
  • the row decoder 716 includes a plurality of n-channel M0S (hereinafter referred to as nMOS) transistors 760 to 762 receiving a signal from the row predecoder 714 at a gate, and a load element.
  • nMOS n-channel M0S
  • CMOS inverter gate 716a consisting of the P-channel M0S (hereinafter referred to as pMOS) transistor 764 and the nMOS transistor 765. It is.
  • pMOS P-channel M0S
  • V P [or 0 V] is connected to a word line of the memory cell array 718, and is supplied to a control gate of a memory transistor in a row unit in the memory cell array 718 through the word line.
  • FIG. 102 is a block diagram of the column decoder 717.
  • the column decoder 717 has a plurality of gates receiving signals from the column predecoder 715.
  • NMOS transistors 766, 767 and nMOS transistor 768 as a load element are connected between the internal power supply voltage ( VPI ) and ground (0 V), and all of the 766, 767 are connected.
  • VPI internal power supply voltage
  • the internal power supply is connected to the output of the CMOS inverter 717a consisting of the pMOS transistor 769 and the nMOS transistor 770. It represents the voltage ( VFI ).
  • V P the output of the CMOS I Nbatage over preparative 717 a
  • V P or 0 V
  • FIG. 103 is a block diagram of the write amplifier 721.
  • the write amplifier 721 operates when both the signal indicating the write mode from the control circuit 725 and the write data from the data-in buffer 723 are at the H level.
  • the two nMOS transistors 771 and 772 that are turned on at the same time, and the nMOS transistor 773 as a load element are connected to the internal power supply voltage ( VPI ) and ground.
  • CMOS inverter 721a consisting of a pMOS transistor 774 and an nMOS transistor 775, and one nMOS transistor 776 at the output stage, and two nMOS transistors.
  • Transistor 771
  • FIG. 104 is a block diagram of the erase amplifier 724.
  • the erase amplifier 724 is turned on in response to an H-level signal indicating the erase mode from the control circuit 725. and 777, an nMOS preparative La Njisuta 778 as a load element internal power supply voltage (V P 1) as well as connected between graphene down de (0 V), the PMOS preparative La Njisuta 779 and nMOS preparative La Njisuta 780 CMOS Inverter 724a, CMOS Inverter consisting of pMOS transistor 781 and nMOS transistor 782
  • each internal supply voltage (V PI) constitutes in SeMMitsuru to ground down de (0 V) while, when nMOS preparative La Njisuta 777 is in the ON state, main mode is intended to provide collectively the internal power supply voltage (V P r) to the source electrodes of the memory cell preparative La Njisuta of Li Serua ray 718.
  • 105 and 106 are configuration diagrams of the internal power supply switching circuit 727 and the high voltage detection circuit 728.
  • > B 2 represents four blocks constituting the internal power supply switching circuit 727 together with # 3 and B 4 of FIG. 106 for convenience.
  • Block B has the same configuration as that of FIG. 99 described above, and uses the same circuit codes as in FIG. 99.
  • 701 is the power supply line for the external power supply Vcc (first power supply line)
  • 702 is the power supply line for the internal power supply VPI (second power supply line)
  • 703 is the external power supply VPP (however, VPF >> Vcc) 704
  • a drain electrode or a source electrode connected to the first power supply line 701, and the other connected to the second power supply line 702, an n-channel type first M0S transistor 703, and a drain 703.
  • P-channel second M0S transistor with one of the drain and source electrodes connected to the third power supply line 703 and the other connected to the node n 70, and 706 is one of the drain or source electrode Is connected to the node n 70, and the other and the well are connected to the second power supply line 702 to form a third P-channel type MOS transistor.
  • reference numeral 707 denotes an n-channel fourth M0S transistor in which one of the drain electrode and the source electrode is connected to the third power supply line 703 and the other is connected to the second power supply line 702. This is the circuit element that is the point of the example.
  • Block B 2 ⁇ B 4 are parts' component generated signals for controlling each M0S preparative La Njisuta 704 ⁇ Ryo 07 on Z off of the, the G z and G 3, block B 3 responds to the output of the high voltage detection circuit 728, Signal G of a logical amplitude to approximately 0 V to V CC, and the portion logic amplitude generates a signal G 4 to approximately 0 V to V PP, the delay signal G 2 of blocks B 4 signal G 4 This is the part that occurs.
  • the high-voltage detection circuit 728 determines that the potential of V PP is V at least as much as the sum of the threshold voltage V th of the pMOS transistor 785 and the threshold voltage V TH of the pMOS transistor 786.
  • V PP the potential of the CC
  • the output of the CMOS inverter 728a composed of a PMOS transistor 786 and an nMOS transistor 787 represents an H level equivalent to almost V FP — 2 V th , and the level is expressed in two stages.
  • the two output nodes a and b of the state holding circuit 748 composed of the capacitors 821 and 822 represent the L level, and the level of one of the nodes a is transmitted through the two-stage inverter gates 738 and 739. taken out at the same phase Te, which signal G, and then while it outputs, via the Lee Nbatage bets 740-743 of four stages the level of the other node b out preparative phase, and the signal G 4 Output.
  • 790 to 793 are nMOS transistors
  • 794 to 797 are pMOS transistors.
  • the power supply voltage of inverter gate 739 is Vcc and ground (0
  • the signal G, the logic amplitude is substantially 0 V to V ".
  • Block B 2 is intended to constitute a known boot toss trap circuit, a larger logic swing 0 V to V PF signal G 4 (here, 0 V ⁇ V PP tens V th) signal G 3 (However, the opposite phase) is generated.
  • 800 to 810 are nMOS transistors
  • 811 to 814 are pMOS transistors
  • 830 and 831 are capacitors
  • 744 is an inverter formed by transistors 805 and 811
  • 745 is a transistor.
  • An inverter gate composed of transistors 810 and 814, 746 is an inverter gate composed of transistors 808 and 813
  • 747 is an inverter gate composed of transistors 807 and 812.
  • the 107 A view from the 107 G diagram is a waveform diagram showing a generate process signals G 3 in block B z.
  • the under standing the signal G 4 is that, Lee Nbatage potential of the output node eta [pi City 744 Noboru Ue to V PP, simultaneously, the potential of Kanodo n 72 is 0 out of I Nbatage DOO 745 V Descends to.
  • the electric charge of the capacitor 830 is discharged in accordance with the electric potential change of the node n72 (V PP ⁇ 0 V), and the electric potential of the node ⁇ ′′ ⁇ 3 is changed by the capacitance of the capacitor 830 and the channel resistance of the transistor 809
  • the potential of the node ⁇ 73 falls below the threshold of the inverter target 746
  • the potential of the node ⁇ 74 falls to 0 V when the potential of the node ⁇ 73 falls below the threshold value of the inverter target 746.
  • the transistor 806 is turned off.
  • FIG. 6 is a diagram showing a switching process of No. 1 .
  • VPI Vcc during the read mode.
  • the source one de Rei down junction potential adversaries La Njisuta 705 is 0 V. Therefore, even if the signal G 2 to 0 V, no child immediately large current to the preparative La Njisuta 705 flows. Similarly, the potential difference between the P-channel diffusion layer of the source of the transistor 706 (node n70) and the n-type well also becomes 0 V, so that the potential cause of the latch-up phenomenon can be reduced. No plate current flows.
  • the cell current is the third power line 703- preparative La Njisuta 705 ⁇ n 70 ⁇ preparative la Njisuta 706 ⁇ 2nd Ying line 702 ⁇ ⁇ ⁇ Memory Supplied to cell array 718 without any problems.
  • the gate level of the transistor 705 is quickly reduced to 0 V, there is no possibility of causing a latch-up phenomenon. Waiting time (equivalent to P + Q in Fig. 108) when transitioning to mode can be minimized, that is, the short time required for stable operation of the device, and mode switching can be speeded up.
  • An internal power supply switching technology that contributes to the realization of a flexible high-speed external storage device can be provided.
  • V PF V PI in Q ⁇ up potential
  • the high potential level of the signal G 3 is set to V FF + V th, if limited thereto Absent.
  • V PI in Q period rather than by if it is possible to increase to more than V cc, of the high potential level of the signal G 3 to V cc + V th, also if V cc ten V th ⁇ V FF + V tll During this time, it may be set to V PP 10 V th or more.
  • the internal power supply switching circuit according to the eighth aspect is configured as described above, it is possible to minimize the waiting time from the read mode to the write mode, and for example, it is useful to contribute to the realization of a high-speed external storage device that is readable and writable. It can provide internal power supply switching technology.
  • a bias voltage is applied to a substrate or a well in a semiconductor device such as a flash memory.
  • the ninth embodiment of the present invention relates to this substrate (well) potential control circuit.
  • the drive section of the drive section must be connected to prevent a forward bias current between the diffusion layer and the substrate or the well. Bias the substrate or well to a negative voltage. However, at the time of writing and reading, since the negative voltage is not used, the substrate or the well is set to the power supply potential V ss .
  • a circuit as shown in Fig. 109 has been conventionally used as a circuit for controlling the substrate (pwell) potential as described above.
  • V BS is the substrate (Ueru) voltage line, the substrate (Ueru) voltage line V between the negative voltage V BB and zero (ground) voltage V ss output from the negative voltage source 840
  • a P-channel display transistor 842 is used to switch the voltage applied to the BS .
  • the gate voltage of the transistor 842 By switching the gate voltage of the transistor 842 between the normal power supply potential V SS and V CC , the voltage applied to the substrate voltage line V BS is switched.
  • the eclipse voltage source 840 is in an inactive state and does not output the negative voltage V BB .
  • a P-channel depletion type transistor 842 is used for switching the power supply, and the threshold voltage V th of the transistor 842 is changed to the zero potential V ss and the positive potential V cc . If the control signal G is "H (Vcc)", the transistor 842 is turned off, and if the control signal G is "L (Vss)", the transistor 842 is turned on. become.
  • Table 9 shows the truth table of the circuit in Fig. 109.
  • the circuit for controlling the substrate (Pell) potential shown in Fig. 109 has the advantage of simple structure, but has the following problems.
  • a circuit as shown in Fig. 110 has been used as a substrate (pell) potential control circuit that does not use a P-channel depletion type transistor.
  • Table 10 shows the truth table of the circuit shown in FIG.
  • FIG. 111 is a block diagram showing the principle of a substrate potential control circuit according to a ninth embodiment of the present invention which solves the above problem.
  • the substrate (Ueru) potential control circuit of the present invention a negative voltage source (860) for outputting a negative voltage to the power supply line V BS that is connected to the potential control target part, and the substrate or Ueru
  • a first n-channel transistor 867 whose source is connected to the negative power supply line V BS and whose drain is connected to a power supply that outputs zero potential V ss ; is connected to a source line V BS, drain - Lee 1 down the second n channel type DOO La Njisuta 865 connected to the gate of the first n channel type DOO La Njisu data 867
  • a first switch 863 provided between the gate of the first n-channel transistor 867 and a power supply for outputting the positive voltage Vcc; and a second n-channel transistor A second switch 864 that can select whether the gate of 865 is connected to a power supply that outputs a positive potential V cc or a power supply that outputs a zero potential V ss , or is opened;
  • the first switch 863 is connected, the second switch 864 is connected to the zero potential side, and a negative voltage is applied, first, the first switch 863 is opened and the second switch 863 is opened at the same time.
  • 864 is connected to the positive potential side, and then the second switch 864 is opened and the negative voltage source 860 is set to the output state.
  • Table 11 is the truth table of FIG.
  • the circuit shown in FIG. 111 can be composed only of an enhance 1-sent type transistor, so that it is compact and has no withstand voltage problem ⁇ .
  • FIG. 112 is a diagram showing a circuit configuration of the 30th embodiment embodied according to the principle configuration diagram of FIG. 111.
  • FIG. 113 and Table 12 show the voltage change and the truth table of each part showing the operation of the circuit of FIG. 112, and the state change of the truth table corresponds to the time axis of the graph.
  • the first switch 877 is realized by switching the source voltage of the p-channel transistor 877, and the opening and closing operation of the second switch 864 and the second switch 864 are realized.
  • P-channel transistor 875 and n-channel transistor connected in series between the positive power supply V cc and the zero voltage source V ss for switching the voltage to the terminal of the switch 864 It has 876.
  • DOO La Njisuta become 875 and 876 gates one DOO control terminal of which is controlled by the amplitude signal G 1 and G 2 of positive potential V cc and the zero potential V ss.
  • Reference numeral 870 denotes a negative voltage generation circuit which generates a negative voltage by inputting a complementary clock signal to the terminal and the node.
  • DOO La Njisuta 878 to Mukurodo power line V BS are then rather large driving capability.
  • G 1 is changed to “H” level, and the operation of the negative voltage generation circuit 870 is started.
  • the point nlOl is separated.
  • the voltage of the power supply line V BS in the fourth and fifth period begins to descend toward the V BB, the potential at the point n LoL also drops because it is coupled with the power supply line V BS and capacitor 880.
  • the transistor 879 is on, the potential at the point nl02 also drops, and the transistor 878 remains off.
  • the potential at the point n 101 while maintaining higher than a voltage amount corresponding power supply line V BS determined Te cowpea to the charge accumulated in the capacitor 880 drops in accordance with the potential drop of the power supply line V BS.
  • the potential of the point nlOl becomes slightly negative with respect to V ss and reaches the threshold voltage of the transistor 876, it does not drop any more.
  • the sixth period corresponds to the application of the negative pressure, and G 2 is set to the “H” level at the time of application.
  • the operation of the negative voltage generation circuit 870 is stopped, and the potential signal S3 applied to the terminal 871 is changed to Vcc . Then, the transistor 877 is turned on, and the potential of the point 11102 starts to rise. In response, the potential of the power supply line V BS also starts to rise. At this time, since the potential of nlOl is V ss , the transistor 879 is off. Then, since the potential of the point 102 rises, the transistor 878 is turned on, and the power supply line V BS is connected to V ss .
  • the operation differs from the circuit in FIG. 112 in that the transistor 877 is turned off instead of switching the voltage applied to the source of the transistor 877 to V ss.
  • the operation is almost the same as that of the circuit in FIG.
  • Table 13 is a truth table showing the operation of the circuit of FIG. Table 13 Truth table of the circuit in Fig. 114
  • n-substrate P-shaped structure as shown in FIG. 116 can be used.
  • the voltage between the gate and the source of the transistor 865 does not exceed a predetermined value ( Vcc ) by using a capacitor as shown in the principle configuration diagram shown in FIG. Was like that. This eliminated the need to increase the breakdown voltage between the gate and the source. However, the same effect can be obtained by controlling the gate potential without using a capacitor.
  • a predetermined value Vcc
  • 117 figure is a view to showing the configuration of a substrate (Ueru) potential control circuit of the thirty-second embodiment, the 118 figure shows the potential change of the control signal and the power supply line V BS.
  • the circuit shown in FIG. 117 has substantially the same configuration as the circuit shown in FIG. 111 as shown, except that the capacitance means 868 is omitted.
  • Reference numerals 891 and 892 are control terminals to which signals A and B having V ss and V cc as logic levels are applied. The operation of the circuit in FIG. 117 will be described with reference to the graph in FIG.
  • V BB When V BB is applied to switch the potential of the signal A to V ss, it switches the potential of the signal B to V cc. Thus, transistors 893 and 894 are turned off, and transistor 895 is turned on.
  • the potential of the operating negative voltage generating surface channel power line V BS drops gradually.
  • the signal B is changed to V SS when the voltage of the transistor B falls below the threshold voltage of the transistor 895.
  • La Njisuta 895 is up to between the on-state, the potential of the power supply line V BS drops as it is.
  • the voltage applied between the gate and source of the transistor 895 is V SS — V BB , that is, 1 V B. It can be made smaller.
  • the use of the substrate (well) potential control circuits shown in the thirtieth to thirty-second embodiments does not use a depletion-type transistor, so that the number of processes is not increased, and the n-channel transistor is not used.
  • the use of a transistor has the effect of reducing the occupied area and improving the withstand voltage.Since miniaturization of the device and simplification of the process, it is possible to improve the yield, improve the reliability and reduce the cost. .
  • an exclusive OR and an exclusive NOR circuit are used in a semiconductor integrated circuit device. By reducing the size of such individual circuits, the overall size of the device can be further reduced.
  • a tenth aspect of the present invention is an exclusive OR circuit that can be reduced in size.
  • FIG. 119 shows a conventional exclusive OR circuit or exclusive NOR circuit.
  • the pMIS transistor 902 is connected to the high-potential power supply line Vcc via the PMIS transistor 901, and the nMIS transistor 903 is connected to the low-potential power supply line via the nMIS transistor 904.
  • the CMIS inverter 905 is connected to the supply line V ss and includes the pMIS transistor 902 and the nMIS transistor 903.
  • the PMIS transistor 907 is connected to the high-potential power supply line Vcc via the PMIS transistor 906, and the nMIS transistor 908 is connected to the low-potential power supply line via the nMIS transistor 909. V ss and connected to pMIS transistor 907 and nMIS transistor 908. Constitutes a CMIS inverter 910.
  • the input terminal of the CMIS inverter 905 is supplied with the input R, and the input terminal of the CMIS inverter 910 is supplied with the input * R which is the inverse of the input R.
  • the gate of the pMIS transistor 901 and the gate power of the nMIS transistor 909 are connected in common, and the input S is supplied to this.
  • the gate of the nMIS transistor 904 and the gate of the pMIS transistor 906 are commonly used.
  • the output terminal of the CMIS inverter 905 and the output terminal of the CMIS inverter 910 are commonly connected, and the output X is taken out therefrom.
  • the pMIS transistor 901 and the nMIS transistor 904 are turned off and the pMIS transistor 904 is turned off. Since the nMIS transistor 909 is turned on, the output X is equal to the input * R inverted by the CMIS inverter 910, that is, the input R.
  • the pMIS transistor 901 and the nMIS transistor 904 are turned on and the pMIS transistor 906 and the nMIS transistor 909 are turned off.
  • the output X is equal to the input R inverted by the CMIS inverter 905, ie, the input * R.
  • the output X is the exclusive OR of the input * R and the input * S, and the exclusive XOR of the input R and the input S.
  • FIG. 120 shows the exclusive OR circuit of the 33rd embodiment.
  • the exclusive OR circuit of this embodiment is configured such that the source of the I-PMIS transistor 921 is connected to the high-potential-side power supply line, and the source of the In-IS transistor 922 is the low-potential side. And the gate of the first pMIS transistor 921 and the gate of the InMISMIS transistor 922 are connected in common and used as an input terminal.
  • the drain and the drain of the first nMIS transistor 922 are commonly connected, and the first CMIS inverter 925 having an output terminal connected thereto and the source connected to the input terminal of the first CMIS inverter 925, A second PMIS transistor 924, whose source is supplied with the first input R, and a drain connected to the output terminal of the first CMIS inverter 925, and a source connected to the drain of the second PMIS transistor 924.
  • Connected and gate connected to second pMIS transistor 924 gate And a second nMIS transistor 923 for supplying a second input S to the gate.
  • the drain of the second pMIS transistor 924 and the source of the second nMIS transistor 923 are provided.
  • the exclusive OR X of the first input R and the second input S is output from the connection point with.
  • the exclusive OR circuit of the thirty-third embodiment has four image elements, which is half the number of elements in the circuit shown in FIG.
  • the negation signal * R of the first input R and the negation signal * S of the second input S are not required, it is necessary to add two new CMIS inverters when there are no inputs * R and * S. There is no. Therefore, by using this exclusive OR circuit, it is possible to improve the degree of integration of the semiconductor integrated circuit.
  • FIG. 121 shows an exclusive NOR circuit of the 34th embodiment.
  • the source of the first PMIS transistor 921 is connected to the high-potential-side power supply line, and the source of the first nMIS transistor 922 is connected to the low-potential-side power supply line
  • the gate of the first PMIS transistor 921 and the gate of the first ni! IS transistor 922 are connected in common to form an input terminal, and the drain of the first PMIS transistor 921 and the first
  • the first CMIS inverter 925 in which the drain of the nMIS transistor 922 is commonly connected and used as an output terminal, and the drain is connected to the input terminal of the first CMIS inverter 925, and the first input R is connected to the drain.
  • the source is connected to the output terminal of the first CMIS inverter 925, the drain is connected to the source of the second nMIS transistor 927, and the gate is connected to the second nMIS transistor 927.
  • a second PMIS transistor 926 to which the second input S is supplied, and a first input R and a second input from a connection point between the drain of the second pMIS transistor 926 and the source of the second nMIS transistor 927 Exclusive negation with S RI * X is assisted.
  • the exclusive-NOR circuit of the thirty-fourth embodiment has four circuit elements.
  • FIG. 122 shows an exclusive OR circuit of the 35th embodiment.
  • the same components as those in FIG. 121 are denoted by the same reference numerals, and description thereof will be omitted.
  • This circuit has a configuration in which the input terminal of a CMIS inverter 935 composed of a PMIS transistor 931 and an nMIS transistor 932 is connected to the output terminal of the exclusive NOR circuit in FIG. From the output of the CMIS inverter 935, the exclusive OR X of the input R and the input S is extracted.
  • This exclusive-OR circuit has six circuit elements, which is smaller than the number of elements of the circuit in FIG. 119, and furthermore, the negative signal * R of the input R and the negative signal * S of the input S are obtained. Since it is not required, there is no need to add two new CMIS inverters when there are no inputs * R and * S. Therefore, by using this exclusive OR circuit, it is possible to improve the degree of integration of the semiconductor integrated circuit.
  • This exclusive-OR circuit is superior to the exclusive-OR circuit in FIG. 120 in terms of output driving capability.
  • FIG. 123 shows an exclusive NOR circuit of the 36th embodiment.
  • the first 120 b view the same components and description thereof will not be repeated with the same reference numerals.
  • This circuit has a configuration in which the input terminal of a CMIS inverter 935 consisting of a PMIS transistor 931 and an nMIS transistor 932 is connected to the output terminal of the exclusive OR circuit in FIG. Output of inverter 935 From the end, the exclusive-NOR * X of the input R and the input S is taken out.
  • the number of circuit elements is six, which is less than eight in the circuit in FIG.
  • the negation signal * R of the input R and the negation signal * S of the input S are not required, it is not necessary to add two new CMIS inverters when there are no inputs * R and * S. Therefore, the use of the exclusive NOR circuit can improve the degree of integration of the semiconductor integrated circuit.
  • This exclusive-NOR circuit is superior to the exclusive-NOR circuit in FIG. 121 in terms of output drive capability.
  • FIG. 124 shows an exclusive OR circuit of the 37th embodiment.
  • the source of the pMIS transistor 940 is connected to the high-side power supply line Vcc, and the drain of the pMIS transistor 940 is connected to the drain of the nMIS transistor 942 via the nMIS transistor 941.
  • the source of the nMIS transistor 942 is connected to the low potential side power supply line V ss via the nMIS transistor 943.
  • the drain of the nMIS transistor 945 is connected to the high-potential-side power supply line Vcc via the PMIS transistor 944, and the source of the nMIS transistor 945 is connected to the source of the PMIS transistor 946.
  • the drain of the PMIS transistor 940 is connected to the lower potential side power supply line Vss via the pMIS transistor 945.
  • the gates of the nMIS transistors 942 and 945 and the pMIS transistors 940 and 946 are commonly connected to each other, and the input R is supplied thereto.
  • the gates of the nMIS transistors 941 and 943 and the gates of the pMIS transistors 944 and 947 are commonly connected to each other, and the input S is supplied to them.
  • the source of the nMIS transistor 941 and the source of the nMIS transistor 945 are commonly connected to each other, and the output X is taken out therefrom.
  • this exclusive OR circuit is 8, which is the same as the number of circuit elements in FIG. 119, but does not require the negative signal * R of the input R and the negative signal * S of the input S. Therefore, when there are no inputs * R and * S, there is no need to add two new CMIS inverters. Therefore, by using this exclusive OR circuit, it is possible to improve the degree of integration of the semiconductor integrated circuit.
  • This exclusive OR circuit is superior in the drive capability of the output to the exclusive OR circuit in FIG. 120, and superior in the high-speed operation to the exclusive OR circuit in FIG. 122. ing.
  • FIG. 125 shows the on-chip pattern of the circuit of FIG. 126.
  • an n-type well 951 is formed on the surface of a p-type substrate 950, p-type diffusion regions 961 and 962 are formed in the n-type well 951, and a p-type substrate near the n-type well 951 is formed.
  • n-type diffusion regions 963 and 964 are formed.
  • reference numerals 965 and 966 denote gates of the 0th layer, which are formed of polysilicon or the like.
  • 967, 968 and 969 are the same Ku, main barrel wiring from P substrate 950 side of the first layer and the high-potential side power supply line V cc and the low potential side power supply line V ss, 970 are P-type substrate 950 It is the second level metal wiring from the side.
  • the small rectangle in the figure is a contact for interlayer connection, of which 971 connects the high-potential-side power supply line Vcc to the n-type well 951, Reference numerals 973 and 973 connect the low-potential-side power supply line V ss to the P-type substrate 950, and 974 connect the metal wiring 967 and the metal wiring 970.
  • each of the exclusive OR circuit of the 33rd embodiment and the exclusive NOR circuit of the 34th embodiment has four circuit elements, which is half the number of elements of the conventional circuit of FIG. 119.
  • a new CMIS inverter is used when there are no inputs * R and * S. There is no need to add two, and therefore, an excellent effect that the number of circuit elements can be reduced and the degree of integration of the semiconductor integrated circuit can be improved can be achieved.
  • Each of the exclusive OR circuit of the 35th embodiment and the exclusive NOR circuit of the 36th embodiment has six circuit elements, which is half of the number of elements of the conventional circuit in FIG. Since the negation signal * R of 1 input R and the negation signal * S of 2nd input S are not required, it is necessary to add two additional CMIS inverters when there are no inputs * R and * S. Therefore, an excellent effect that the number of circuit elements can be reduced and the degree of integration of the semiconductor integrated circuit can be improved can be obtained.
  • the exclusive OR circuit of the thirty-fifth embodiment is superior to the exclusive OR circuit of the thirty-third embodiment in terms of output drive capability. It is superior to the exclusive NOR circuit of the thirty-fourth embodiment in the drive capability of the output.
  • the number of elements of the exclusive OR circuit of the 37th embodiment is eight, which is the same as the number of elements of the conventional circuit in FIG. 119, but the negation signal * R of the first input R and the negation of the second input S. Since no signal * S is required, there is no need to add two new CMIS inverters when there are no inputs * R and * S. Therefore, if this exclusive OR circuit is used, the semiconductor integrated circuit The degree of integration can be improved.
  • the exclusive OR circuit of the thirty-seventh embodiment is superior in the drive capability of the output to the exclusive OR circuit of the thirty-third embodiment, and is superior to the exclusive OR circuit of the thirty-fifth embodiment. It is excellent in high-speed operation. Industrial applicability
  • the flash memory is expected to be used as a replacement for a magnetic storage device.
  • the replacement of a magnetic storage device in a portable device takes advantage of the characteristics of the flash memory, which is small and lightweight.
  • there are many issues such as further miniaturization, higher speed, lower power consumption, lower voltage, etc., in order to actually replace and use magnetic storage devices.
  • the present invention fulfills these needs and solves many problems necessary for full-scale use of flash memory.

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Description

明 細 書 消去特性を改良したフ ラ ッ シュ メ モ リ及びそのための回路 技術分野
本発明は、 記憶した情報を一括して又はブロ ッ ク毎に一括して電 気的消去が行なえる不揮発性半導体記憶装置、 いわゆるフ ラ ッ シュ メ モ リ に関し、 特にフ ラ ッ シュ メ モ リ における消去動作の改善及び それに付随する回路の改善に関する。
近年、 不揮発性メ モ リ の分野においては電気的にデータを消去す る こ とにより、 再書き込みが可能な、 例えば、 EEPROM (Electrical ly Erasable Programmable Read Only Memory ) 等の半導体記憶装置力く 数多 く 開発されている。
これは、 予め書き込まれた所定のデータを電気的に消まする こ と で再書き込みが可能となる不揮発性メ モ リ である。
このよ う な不揮発性メ モ リ では、 磁気記憶装置等の媒体から置き 換えての使用を考慮して大容量化、 及び低コ ス ト化が図られる とと もに、 携帯型情報処理端末に使用する こ とを考慮して低電圧化が要 求される。
従来、 予め書き込まれた所定のデータを消去する こ とで再書き込 みが可能となる不揮発性メ モ リ である半導体記憶装置と しては、 例 えば、 BPROM (Erasable Programmable Read Only Memory ) や EEPROM 等が知られている。
しかし、 EPR0Mはセルサイ ズが小さいという長所がある力く、 デー 夕の消去に紫外線を用いるためにデータ消去が面倒であり、 また、 EEPRO はデータを電気的に消まできるためにデータ消去は容易であ るが、 EPR0Mと比較してセルサイ ズが大きいために大容量化しに く 12525 P 1 いという問題がある。
そこで、 これらの各メ モ リ の長所を併せ持つ、 例えば、 フラ ッ シ ュ（FLASH ) メ モリ と呼ばれる半導体記憶装置が開発されている。 なお以下の説明においては、 このフラ ッ シュメ モリ という名称を 使用することとする。 背景技術
この不揮発性半導体記憶装置は例えば第 1図に示す如き全体構成 を有する。 同図中、 複数個の トランジスタセルからなるセルプロ ッ クが 11 ,〜11 Ν で示す如く Ν個 （例えば 8個） 並列に配設されてお り、 各々のセルブロ ック 11 ,〜11 Ν にはビッ ト線選択回路 12【〜^ とセンスアンプ及びライ トバッファ lS t lS n が別々に設けられて いる。
また、 セルブロ ック 1 〜1 には共通にロウア ドレスバッ ファ 14より ロウデコーダ 15を通して得られたロウァ ドレス信号が供給さ れる。 ビッ ト線選択回路 ^〜：^ には共通にコ ラムァ ドレスバッ ファ 16よりコラムァ ドレスデコーダ 17を通して得られたコラムア ド レス信号が供給される。 更に、 セルブロ ック l l ! l の各 トラ ン ジスタセルのソース電極にはソース電源回路 18からの電圧 V s が共 通に印加される。
第 2図は上記の不揮発性半導体記憶装置の一つのセルプロ ック 11 とその周辺の回路部を示す。 同図中、 第 1図と同一構成部分には同 一符号を付し、 その説明を省略する。 第 2図において、 ビッ ト線選 択回路 12は Nチヤ ンネル M0S型電界効果ト ラ ンジスタ Q t 〜Q n 力、 らなり、 各々の トラ ンジスタ 〜Q » のゲー トにはコ ラムデコー ダ 17からのコ ラムア ドレス信号 Y t 〜 が印加される。
また、 1つのセルブロ ック 11はフローティ ングゲ一ト及びコ ン ト ロールゲー トを有する全部で n X n個の電界効果 ト ラ ンジスタ 〜 Qnnからなり、 行方向に配列された n個の ト ラ ンジスタ Q i ,〜 Qin (だだし、 i = l , 2 ···, n ) の各ゲー トにはロウデコーダ 15 からのロウァ ドレス信号 X i がヮー ド線を介して印加される。
また、 列方向に配列された n個の ト ラ ンジスタ Q , i〜 Q n iの各 ド レイ ンは、 ビ ッ ト線を介してビ ッ ト線選択回路 12内の ト ラ ンジスタ Q i の ド レイ ンに接続されている。 更に ト ラ ンジスタ <¾ Η〜（¾ηηの 各ソースにはソース電源回路 18からの電圧が印加される。 また、 セ ンスア ンプ 13 a、 ラ イ ト ノ ッ フ ァ 13 b は ト ラ ンジスタ Q , 〜 C の 各ソースに共通接続されている。
このような半導体記憶装置において、 書き込み時にはロウァ ドレ ス Xi とコ ラムア ド レス Yj を選択することにより、 セルブロ ック 11,〜11Ν の各 1個の ト ラ ンジスタ Qi こラ イ ト ノ ッ フ ァ 13からの データが書き込まれる。 すなわち、 書き込みはロウア ド レス信号及 びコラムア ド レス信号で指定された各セルブロ ック 11 ,〜 11 N につ いて 1 ビッ ト、 全部で Nビッ ト同時に行なわれる。 一方、 データの 消去は全セルブロ ッ ク ΙΙ, ΙΙΝ のすベての ト ラ ンジスタ について —括して行なわれる。
フ ラ ッ シュメ モ リ では、 メ モ リ セルに蓄えられた電荷の有無で情 報を記憶しており、 第 3図に、 そのメ モ リ セルの構造例を示す。 同 図に示すように、 ゲー トは、 コ ン ト ロールゲー ト （CG) 25及びフ口 一ティ ングゲー ト （FG) 24の 2層構造であり、 コ ン ト ロールゲー ト 25がヮー ド線 WLiに、 ド レイ ン （ D ) 23がビッ ト線 BLiに、 それぞ れ接続されている。 26は ト ンネル酸化膜部分である。
フ ラ ッ シュ メ モ リ には、 大き く分けて NOR型と NAND型と呼ばれる 二つのタイプがあり、 メ モ リ セルへの情報の書き込み、 読み出し及 び消去の方法が若干異なる。 以下 NOR型のフ ラ ッ シュメ モ リを例と してメ モリ セルへの情報の書き込み、 読み出し及び消去について説 明する。
このような構造のメモリセルに対して情報を書き込むには、 第 4 図に示すように、 WLi= VPP (約 12 〔 V〕 ) 、 BLi=約 6 〔 V〕 、
S = 0 〔 V〕 として、 コ ン ト ロールゲー ト CGと ドレイ ン Dに高電圧 を加えてメ モリ セルに電流を流す。 この時、 メモリ セルを流れる電 子の一部はドレイ ン D付近の高電界により加速されてエネルギを獲 得し、 ゲ一ト絶緣膜のエネルギ障壁を越えてフローティ ングゲ一ト
FGに注入される。 フローティ ングゲー ト FGは他の回路部分と電気的 に接続されていないために、 電荷を半永久的に蓄えることができる。 また、 メ モリ セルの情報を読み出すには、 第 5図に示すように、
WLi= Vcc (約 5 〔 V〕 ） 、 BLi =約 1 〔 V〕 、 S = 0 〔 V〕 とし て、 ヮ一ド線 WLiとビッ ト線 BLiによりメモリセルを選択する。 フ 口一ティ ングゲ一ト FGに蓄えられた電荷によりセルトランジスタの しきい値が変化し、 選択されたメモリセルに流れる電流は記憶され た情報により変化する。 この電流を検出し增幅することで情報が外 部に読み出される。
なお、 前述した動作状態におけるコ ン ト ロールゲー ト CG、 ドレイ ン0、 ソース S、 基板 PSの各電位レベルは表 1に示すような値に設 定される。
表 1 従来の各モー ドにおける電圧関係
Figure imgf000006_0001
i また、 メモリセルの情報を消去するにば、 第 6図に示すように WLi =約 0 〔 V〕 、 BLi =開放、 S = VPP (約 12 〔 V〕 ) として、 ド レイ ン Dを開放して、 コ ン ト ロールゲー ト CGに約 0 〔 V〕 の電位 を、 ソース Sに高電位をそれぞれ印加していた。
ところが、 ソース Sに高電位をかけるため、 ソース側拡散層の耐 圧を高くするための深い拡散が必要になり、 セル面積縮小の妨げと なっていた。
また、 分割して消去するためにば、 ソース側配線 （ V ss線） が部 分的に別電位となるようにする必要があり、 配線分離や駆動回路の 増加のため、 チップサイ ズが大き く なつていた。
この問題を解決するために、 ワー ド線 WLiに食電圧を印加する方 法がある。 つまり、 第 7図に示すように、 コ ン ト ロールゲー トじ に 負電圧 （約一 10 〔 V〕 ) 、 ソース Sに V cc (約 5 〔 V〕 ) をそれぞ れ印加し、 ド レイ ン Dを開放して消去する。
この場合、 ソース Sにかかる電位が低いので、 ソース側の耐圧を 上げる必要がな く、 セル縮小に寄与し、 また、 コ ン ト ロールゲー ト CGの電位を選択的に負にすることにより、 部分的消去が可能になる。 上記の消去法はフローティ ングゲ一 ト FGの電荷をソースに抜く ソ ース消去法であるが、 後述するように、 消去方法にはフ ローテイ ン グゲー ト内の電荷をチヤ ンネル、 すなわち基板に引き抜く チ ヤ ンネ ル消去方法もある力く、 その場合にも コ ン ト ロールゲー トには負電圧 t を印加する。 前述の NAND方式のフ ラ ッ シュ メ モ リ の消ま方法はこの チャ ンネル消去方法を使用することがある。
第 8図から第 11図は各消去方法を用いる場合のメ モリ セルにおけ る電圧印加状態を示す図である。 なおメ モリ セルはすべて n チャ ン ネル ト ラ ンジスタを例と している。
第 8図は正電圧印加によるチャ ンネル消去方法を使用する場合を 示しており、 ドレイ ン Dとソース Sを開放してコ ン ト ロールゲー ト CGを 0 Vにし、 チヤ ンネルに相当する P ゥェルに高電位 V "にする, チャ ンネル消去の場合、 チヤ ンネルに正バイ ァスを印加するため図 示のように ト リ プルゥエル構造を有している。
第 9図は正電圧印加によるソース消去方法を使用する場合を示し ており、 ドレイ ン Dを開放した上でコ ン トロールゲ一 ト CGを 0 Vに し、 ソース Sを高電位 V F Pにする。 基板ば開放するか又は 0 Vにさ れる。
第 10図ば食電圧印加によるチヤ ンネル消去方法を使用する場合を 示しており、 ドレイ ン Dとソース Sを開放してコ ン トロールゲー ト CGを負電位 V B Bにし、 チヤ ンネルに相当する P ゥエルに正電位 V c c を印加する。 従ってコ ン トロールゲー ト CGとチヤ ンネル間には V B B 一 V c cが印加される。
第 11図は負電圧印加によるソース消去方法を使用する場合を示し ており、 ド レイ ン Dを開放した上でコ ン トロールゲー ト CGを負電位 V B Bにし、 ソース Sを正電位 V c cにする。
以上がフラ ッ シュメ モリの消去方法であるが、 実際に消去を行な う上では多く の課題があり、 以下これらの課題について説明する。 フラ ッ シュメ モリにおける消去は、 全メ モリセルを同時に消去す る一括消去か、 ブロ ック毎に消去するブロ ック一括消去である。 従 つて一括して消去するメ モリ セルの中にデータが書き込まれている セルと書き込まれていないセル、 すなわち、 フローティ ングゲー ト に電子が蓄積されているセルといないセルが存在するこ とになる。 電子が蓄積されていないメモリセルに対して消去動作を行なう と、 逆に電子を引き抜き過ぎた状態 （つまりホールが注入された扰態） になってしまう。 これを過剰消去と呼んでいる。 この過剰消去が生 じると通常状態でもメ モリ セルがォン状態となるノ一マリオンと呼 ばれる状態になり正常な動作が行なえなく なるという問題がある。 そこで消去動作の前にすベてのメ モ リ セルにデータを書き込む消去 前書き込み動作を行なうようにしている。 従つて消去動作に用する 時間は、 こ の消去前書き込み動作も舍めた時間であり、 消去動作時 間を短縮するにはこの消去前書き込みに用する時間も短縮する必要 力 ある。
またフ ラ ッ シュ メ モ リ の消去においては、 チャ ンネル消去とソ一 ス消去のいずれの場合もコ ン ト ロールゲー ト C Gとチ ヤ ンネル又はソ —ス S間に印加される電圧が消去動作に大き く影響する。 そのため 常に安定した消去動作が行なわれるためには、 外部電源の変動にか かわらずコ ン ト 口一ルゲー ト とチヤ ンネル又はソース間に印加する 電圧を一定に保つことが重要である。 特に現在のところフ ラ ッ シュ メ モ リ の応用分野として考えられているものに携帯用機器の記憶装 置があり、 このような携帯用機器では電源として電池が使用される ため、 外部電源の電圧変動が避けられない。 そのため外部電源の変 動にかかわらず安定した消去が行なえるフ ラ ッ シュ メ モ リ の消去方 法及びそのような消去方法で消去されるフラ ッ シュメモリが要望さ れている。
更に、 ソース消去法で消去を行なう場合、 上記のような外部電源 の変動等の原因でソースに印加する電圧が変動したり、 メ モ リ セル や駆動回路の特性がばらつく ことにより、 ソース領域での電界が強 ま り、 アバラ ンシヱ ' ブレークダウ ン電流が増大する こ とがある。 アバラ ンシヱ · ブレーク ダウ ン電流が流れるとメ モ リ セルを劣化さ せ、 フ ラ ッ シュメ モ リ の書き換え可能回数を低下させるという問題 や、 あるいはメ モ リ セルの破壊を生じるという問題を発生させる。 以上は消去原理に関係する問題であるが、 更に上記のような消去 を行なうためのフラ ッ シュメ モリ内部の回路にも多く の課題がある。 例えば、 回路の小型化、 低消費電力化、 高速化等である。 5 上記のように消去時にコ ン トロールゲー トに負電圧を印加するこ とでソース側のジャ ンクショ ン耐圧を下げることが可能になり、 セ ル面積の縮小が可能になるという利点がある。 しかしこのコ ン ト口 一ルゲー トへの負電圧の印加をどのようにして実現するかは大きな ¾ ¾ tめ 。
例えば、 ロウデコーダからワード線に負電圧を印加することが考 えられる。 ワード線に印加する電圧は、 ワー ド線が選択か非選択か によって切り換えられる力、'、 フラ ッ シュメ モリにおいては、 読み出 しモードと書き込みモー ドとで選択時にヮー ド線に印加する電圧を 変更する必要がある。 ロウデコ一ダから食電圧を印加する場合には、 更に食電圧にも切り換えられるようにすることが必要である。 しか も読み出しモードと書き込みモー ドでは選択されたヮード線が非選 択ヮード線より も高電位であるが、 消去時には選択されたヮード線 の電位を非選択ヮード線の電位より低くする必要があり、 選択/非 選択の論理関係に対して印加電圧の高低関係を逆転しなければなら ない。 そのため回路が複雑になり、 小型化できないという問題があ る。
またフラ ッ シュメ モリ では、 モードによって電源電圧を切り換え るために内部電源切換回路を備えているが、 従来使用されている内 部電源切換回路は構成が簡単である反面ラ ッチア ップ現象を引き起 こし易いという問題がある。 そこでこのラ ッチアツブ現象の発生を 避けるため切り換え速度を遅く しており、 高速化を図る上での問題 になっている。
更に、 負電圧消去等のためには基板又は一部のゥエルにバイァス 電圧を印加する必要があるが、 従来の基板バイァス回路ば Ρ チャ ン ネルデブリーショ ン型トラ ンジスタを使用しており、 製造工程が複 雑で小型化も難しいという問題がある。 更に、 フ ラ ッ シュ メ モ リ においては前述のよ う に消去モー ド と他 のモー ドとではワー ド線の選択 · 非選択の論理を反転させる必要が あり、 そのための回路には通常排他的論理和回路が使用される力 こ の回路も複雑であり、 小型化を図る上での障害になっている。
発明の開示
本発明は上記問題点を解決することを目的とするものであり、 以 下のような目的を有する。
( 1 ) 消去前書き込み動作を舍めた消去のための動作の高速化を図 る。
( 2 ) 所定時間で安定した消去が行なえるようにする。
( 3 ) メ モ リ セルの劣化を防止し、 書き換え可能画数を増加させる c
( ) たとえ過剰消去メ モ リ セルが生じても、 他のメ モ リ セルへの 影響を小さ く することで過剰消去の弊害を低減する。
( 5 ) 簡単な構成で選択的にヮ一 ド線への負電圧印加が可能な構成 を実現する。
( 6 ) 簡単な構成で高速動作可能な内部電源切換回路を実現する。 ( 7 ) 低消費電力で小型化可能な基板 （ゥエル） 電位制御回路を実 現する。
( 8 ) 小型化可能な排他的論理和及び排他的否定論理和回路を実現 する。
上記 （ 1 ) の目的を達成するため、 本発明の第 1 の態様のフ ラ ッ シュメ モリ は、 複数本のヮー ド線の各々が行方向に配列された複数 個の ト ラ ンジスタ セルのゲー トに共通に夫々接続され、 かつ、 複数 本のビッ ト線の各々が列方向に配列された複数個の ト ラ ンジスタセ ルの ドレイ ンに共通に夫々接続され、 任意の ト ラ ンジスタ セルへの 電気的書き込み及び全 ト ラ ンジスタ セルのデータの電気的一括消去 可能なフ ラ ッ シュメ モ リ において、 データ消去前の全ト ラ ンジスタ セルへの所定値のデータ書き込み時に、 すべての前記ビッ ト線及び すべての前記ヮー ド線のう ちの少なく とも一方の線を複数本単位で 同時に選択して、 該多重選択された複数本のビッ ト線又はワード線 に接続された複数個の トランジスタセルに夫々前記所定値のデータ を同時に書き込むことを特徴とする。
従来のフラ ッ シュメ モ リ では、 消去前書き込みも通常の書き込み と同様に、 メ モ ！/ セル単位で行っていたため消去前書き込みに長時 間を要したが、 本発明の第 1 の態様のフラ ッ シュメ モ リ では、 消去 前書き込みは複数メ モリセルを 1単位として行なうため消去前書き 込みの時間を短縮できる。
上記 （ 2 ) の目的を達成するため、 本発明の第 2の態様のフラ ッ シュメ モ リ は、 コ ン ト ロールゲー トに負電圧を印加してチヤ ンネル 消去又はソース消去を行なうフ ラ ッ シュメ モリにおいて、 コ ン ト口 一ルゲー トに印加する負電圧をチャ ンネル又は：ノ スの電位に対し て一定値になるように規制する電圧.規制手段を備えるようにするか、 又ばコ ン ト口一ルゲー トに印加する負電圧とチャ ンネル又ばソース に印加する電圧とを共通の基準電位に対してそれぞれ一定値になる ように規制する 2個の電圧規制手段を備えることを特徴とする。
本発明の第 2の態様のフ ラ ッ シュ メ モ リ では、 コ ン トロールゲ一 トとチャ ンネル又ばソースとの間の電圧ば常に一定に維持されるの で、 消去時間の誤差は小さ く なる。
上記 （ 3 ) の目的を達成するため、 本発明の第 3の態様のフラッ シュメモリ ば、 複数のヮー ド線と複数のビッ ト線の交差部に書換え 可能な不揮発性メモリセルが配設されて成るセルマ トリ クスと、 デ 一夕消去か否かを指令する制御信号に応答し、 前記不揮発性メモリ セルを構成するメ モ リ ト ラ ンジスタの各個のソースに共通に電源電 圧を供給する電源回路とを備え、 ソ ースに高電圧を印加してソース 消去を行なう フ ラ ッ シュメ モ リ において、 該電源回路は、 所定の口 一ド特性を有する電流制限素子を有する こ とを特徴とする。
本発明の第 3 の態様のフ ラ ッ シュ メ モ リ においては、 メ モ リ セル のソースに高電圧を印加する電源が電流制限素子を有するので、 こ の電流制限素子の口一ド特性をたとえソース電圧が変動してもァバ ラ ンシヱブレークダウ ン電圧も し く はそれ以下の特定の電圧になる よう に選定すれば、 消去時のホールの注入が抑制されるので、 メ モ リ セルの劣化が低減される。
上記 （ 4 ) の目的を達成するため、 本発明の第 4 の態様のフ ラ ッ シュメ モ リ においては、 同一ワー ド線上の所定数のメ モ リ セルを 1 単位と してメ モ リ セル群を形成し、 該メ モ リ セル群中の所定のメ モ リ セル群を選択するセ レク ト線を備え、 前記メ モ リ セル群のワー ド 線をゲー ト に接続する M 0 S ト ラ ンジスタを設けて該 M 0 S ト ラ ンジス タ、 及び該メ モ リ セル群中の各メ モ リ セルのソースを共通に接続す るとともに、 該 M 0 S ト ラ ンジスタを舍むメ モ リ セル群をゥエル内に 形成し、 該メ モ リ セル群に予め書き込まれた所定のデータを電気的 に消去する場合、 前記ヮ一 ド線に負電位電圧を印加する こ とを特徴 とする。
本発明の第 4 の態様のフラ ッ シュメ モ リ においては、 メ モ リ セル 群のワー ド線がゲー トに接続される M 0 S ト ラ ンジスタが設けられ、 こ の M 0 S ト ラ ンジスタ、 及びメ モ リ セル群中の各メ モ リ セルのソー スが共通に接続されており、 データの読み出し時には、 選択された メ モ リ セル群のみがソースに接続されているため、 仮に非選択のメ モリ セル群中に過剰消去セルが存在したと しても非選択メ モ リ セル 群のソース は切り離されているため、 過剰消去セルの影響が抑えら れる。 また、 消去のために複雑な制御も必要なく、 追加される M0Sトラ ンジスタも 1 メモリセル群に対して 1個なので、 セル面積も従来の ものとほとんど変わらない。 すなわち、 過剰消去による弊害が防止 されるとともに、 その際のセルサイズの増大も抑えられる。
上記 （ 5 ) の目的を達成するため、 本発明の第 5 の態様のフラ 'ン シュメ モリば、 消去のためにヮー ド線に印加される負電圧を口ゥデ コーダが岀カするフラ ッシュメ モリ'において、 ロウデコーダは、 デ コードした信号をヮ一ド線に印加する駆動部を備え、 この駆動部は 第 1の電源端子に印加される電圧と、 第 2の電源端子に印加される 電圧とを選択的に出力し、 第 1 の電源端子に第 1 の電圧を、 第 2の 電源端子に第 1の電圧より低い第 2の電圧を、 それぞれ与える第 1 の動作モードと、 第 1 の電源端子に第 3 の電圧を、 第 2 の電源端子 に第 3 の電圧より高い第 4 の電圧を、 それぞれ与える第 2 の動作モ 一ドとを備え、 第 1 または第 2の動作モードに応じて出力電圧を切 り換えることを特徴とする。
本発明の第 5の態様のフラ ッ シュメ モリでは、 駆動部の電源端子 に印加する電圧の高低関係を 2つのモー ドで変えられるようにする ため、 口ゥデコーダの駆動部の電源端子に印加する電圧の高低関係 をモー ドで変える。 これによりワード線の選択と非選択に対する論 理変換が不用になり、 回路が簡単になる。
上記 （ 5 ) の目的に達成するための別の態様である本発明の第 6 の態様のフラ ッ シュメ モ リ においては、 ロウデコーダが第 1 の端子 を入力信号が入力される入力端子に接続され、 第 2 の端子を第 1 の 出力信号が出力される第 1 の出力端子に接続された第 1 の接続スィ ツチ素子と、 第 1 の端子を入力端子に接続され、 第 2 の端子を第 2 の出力信号が出力される第 2の出力端子に接続された第 2の接続ス ィ ツチ素子と、 入力端子を第 1 の接続スィ ツチ素子の第 2の端子に 接続され、 出力端子を第 2 の出力端子に接続され、 電源的には、 電 源電圧以上の所望の電圧が供給される第 1 の電圧線と接地電圧以下 の所望の電圧が供給される第 2 の電圧線との間に接続された第 1 の イ ンバータ と、 入力端子を第 2 の接続スィ ツチ素子の第 2 の端子に 接続され、 出力端子を第 1 の出力端子に接続され、 電源的には、 第 1 の電圧線と第 2 の電圧線との間に接続された第 2 のィ ンバータ と を設けて構成されている こ とを特徴とする レベル変換回路を備える こ とを特徴とする。
本発明の第 6 の態様のフラ ッ シュメ モ リ においては、 上記のレべ ル変換回路がレベル変換機能と共に論理変換機能を有するため、 選 択的にワー ド線への負電圧印加が可能なロウデコーダが小型の回路 で実現できる。
上記 （ 5 ) の目的を達成するため、 本発明の第 7 の態様のフラ ッ シュメ モ リ は、 ロウデコーダとは別に負電圧源を設け、 この負電圧 源を、 一端にク ロ ッ クパルスが供給されるキャパシタ と、 ドレイ ン を負電圧出力端に接続され、 ゲー ト及びソースをキャパシタの他端 に接続された第 1 の P チャネル M I S電界効果 ト ラ ンジスタ と、 ドレ イ ンを第 1 の P チャネル M I S電界効果 ト ラ ンジスタのソースに接続 され、 ゲー トを負電圧出力端に接続され、 ソースに負電圧が印加さ れる第 2 の P チャネル M I S電界効果 ト ラ ンジスタ とを備えて構成さ れている こ とを特徴とする負電圧バイ アス回路を介してワー ド線に 接続する。 そして負電圧印加時には、 ロウデコーダが論理反転した ヮ一ド線印加信号を出力するようにして、 論理値が " L " であるヮ ー ド線選択信号が出力された時に上記の負電圧バイ アス回路にク ロ ックパルスが入力されるよう に制御する論理回路を設ける。
本発明の第 7 の態様のフラ ッ シュメ モ リ においては、 上記のよう な負電圧バイ アス回路を使用する こ とにより ク ロ ッ ク信号を入力す るかしないかによって負電圧を印加するかしないかの制御が可能に なる。 しかもクロ ック信号の入力の制御がロウデコーダのデコー ド 信号によつて行なわれるため選択的に負電圧を印加することが可能 である。 このように食電圧印加をロウデコーダとは別の系で行なう が、 ヮード線の選択ば既存の口ゥデコーダを使用するため回路が簡 単で小型化可能である。
本発明の第 8 の態様は、 フ ラ ッ シュメ モ リ等に使用される内部電 源切換回路であり、 上記 （ 6 ) の目的を達成するため ド レイ ン電極 又はソース電極の一方を第 1
1電源線に接続し、 他方を第 2電源線に 接続した第 1極性の第 1 M0S ト 4ラ ンジスタ と、
ドレイ ン電極又はソース電極の一方及びゥエルを第 1電源線の電 位より も高い電位の第 3電源線に接続し、 他方をノ一ドに接続した 第 2極性の第 2 Mひ Sト ラ ンジスタ と、
ドレイ ン電極又はソース電極の一方をノ一 ドに接続し、 他方及び ゥエルを第 2電源線に接続した第 2極性の第 3 M0S ト ラ ンジスタと を具備する半導体メモリの内部電源切換え回路において、 ドレイ ン 電極又ばソース電極の一方を第 3電源線に接続し、 他方を第 2電源 線に接続した第 1極性の第 4 M0Sトランジスタを備えたことを特徴 とする。
本発明の第 8の態様の内部電源切換回路においては、 低電圧から 高電圧の切換時に第 4 M0Sトランジスタが第 2電源線の電圧上昇を 捕助するため第 2 M0S ト ラ ンジスタのチヤ ンネル電流を抑制でき、 ラッチアツプ現象が防止できる。
本発明の第 9の態様はフラ ッ シュメ モ リ等で使用される基板 (ゥ エル） 電位制御回路であり、 上記 （？） の目的を達成するため、 電 位制御対象部分に接続される電源線に負電圧を出力する負電圧源と、 基板 （ゥエル） とソースとが前記電源線に接続され、 ド レイ ンが接 地電源に接続される第 1 の nチャ ンネル型 ト ラ ンジスタと、 基板 (ゥエル） とソースとが電源線に接続され、 ドレイ ンが第 1 の nチ ャ ンネル型 ト ラ ンジスタのゲ一ト に接続された第 2 の n チヤ ンネル 型 ト ラ ンジスタ と、 第 1 の n チャ ンネル型 ト ラ ンジスタ のゲー 卜 と 正電源との間に設けられた第 1 ス ィ ツチと、 第 2の n チ ャ ンネル型 ト ラ ンジスタのゲー トを、 正電源又は接地電源に接続するか、 開放 するかの選択が可能な第 2 スィ ッチと、 第 2 の n チャ ンネル型 ト ラ ンジスタのゲ一 トとソース間に接続された容量素子とを備え、 負電 圧を印加しない時には、 負電圧源を非出力状態とし、 第 1 ス ィ ツチ を接続状態とし、 第 2 スィ ッ 11チを接地電源に接続する。 負電圧を印
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加する時には、 まず第 1 スィ ッ チを開放すると同時に第 2 ス ィ ッ チ を正電源に接続し、 その後第 2 ス ィ ッ チを開放すると共に負電圧源 を出力状態とすることを特徴とする。
本発明の第 9の態様の基板 （ゥエル） 電位制御回路では、 負電圧 印加時には切り換え前に容量素子に蓄積された電荷により第 2 nチ ヤ ンネル ト ラ ンジスタのゲー ト とソース間の電圧が所定量に維持さ れるため第 2 n チャ ンネル ト ラ ンジスタはォン状態を維持する。 従 つて第 1 n チャ ンネル ト ラ ンジスタ のゲー ト は負電圧になり 、 第 1 n チャ ンネル ト ラ ンジスタがオフ状態になるこ とによ り電源線は接 地電源から切り離される。 しかも第 2 n チャ ンネル ト ラ ンジスタ の ゲー トとソース間に大きな電圧が印加されることはないので、 耐圧 を上げる必要がなく、 小型化できる。
本発明の第 10の態様は、 フ ラ ッ シュ メ モ リ等に使用される排他的 論理和回路であり、 上記 （ 8 ) の目的を達成するため、 第 I P M I Sト ラ ンジスタ のソースが高電位側電源供給線に接続され、 第 1 nM I Sト ラ ンジスタのソースが低電位側電源供給線に接続され、 第 1 P M I Sト ランジスタのゲー ト と第 1 nM I Sトラ ンジスタのゲー トが共通に接続 されて入力端とされ、 第 1 PMIS トラ ンジスタの ドレイ ンと第 1 nMIS トラ ンジスタの ドレイ ンが共通に接銃されて出力端とされた第 1 CMISィ ンバ一タと、 ソースが第 1 CMISィ ンバ一タの入力端に接続さ れ、 ソースに第 1入力が供給される第 2 pMIS ト ラ ンジスタと ドレイ ンが第 1 CMISィ ンバー夕の出力端に接続され、 ソースが第 2 PMISト ランジスタの ドレイ ンに接繞され、 ゲートが第 2 pMISトラ ンジスタ のゲー トに接続され、 ゲ一 トに第 2入力が供給される第 2 nMIS卜ラ ンジスタとを有し、 第 2 pilISト ラ ンジスタの ドレイ ンと第 2 nMISト ラ ンジスタのソースとの接続点から第 1入力と第 2入力との排他的 論理和が出力されることを特徴とする。 図面の簡単な説明
第 1図は、 本発明が適用されるフラ ッ シュメ モ リの全体構成図で ある。
第 2図ば、 第 1図の要部の回路図である。
第 3図はメ モリ セルの構造図である。
第 4図から第 7図は、 フラ ッ シュメ モリの読出 · 書込及び消去の 方法説明図であり、 第 4図が書込時、 第 5図が読出時、 第 6図が消 去時、 第 7図が負電圧印加に消去時の各条件を示す。
第 8図は、 高電圧印加によるチヤ ンネル消去の説明図である。 第 9図は、 高電圧印加によるソース消去の説明図である。
第 10図は、 負電圧印加によるチヤンネル消去の説明図である。 第 11図は、 負電圧印加によるソース消去の説明図である。
第 12図ば、 トラ ンジスタセルの構造図である。
第 13図は、 過剰消去の説明図である。
第 14図ば、 第 1実施例の回路図である。
第 15図は、 第 2実施例の構成図である。 第 16図は、 第 15図の書き込み制御回路の一実施例の回路図である 第 17図は、 第 3実施例の回路構成を示す図である。
第 18図は、 第 4実施例の回路構成を示す図である。
第 19図は、 第 5実施例の回路構成を示す図である。
第 20図は、 第 6実施例の回路構成を示す図である。
第 21図は、 第 7実施例の回路構成を示す図である。
第 22図は、 第 8実施例の回路構成を示す図である。
第 23図は、 フラ ッ シュメ モリ のセルにおけるデータ消去時の様子 を示す図である。
第 24図は、 従来形の一例としてのデータ消丟用電源回路の構成を 示す回路図である。
第 25図は、 本発明第 3 の態様の原理を説明するためのソース電圧 電流特性を示すダラフである。
第 26図は、 ソース用電源回路の本発明に係る部分の一構成例を示 す回路図である。
第 27図は、 第 26図の回路の特性を示すグラフである。
第 28図は、 第 26図の回路を実際上の特性と、 その効果の説明図で ある。
第 29図は、 第 26図の回路の変形例を示す回路図である。
第 30図は、 第 29図の回路の特性を示すグラフである。
第 31図は、 第 11実施例のフラ ッ シュメ モ リ のメ モリセルの断面図 である。
第 32図は、 第 11実施例の要部構成を示す平面図である。
第 33図は、 第 32図のメ モリセルの等価回路図である。
第 34図は、 別に負電源を設けてワー ド線への負電圧印加を行なう 時の構成図である。
第 35図は、 ロウデコーダが負電圧印加を行なう時のロウデコーダ の機能構成図である。
第 36図ば、 本発明の第 5 の態様に対応するフ ラ ッ シュメ モ の口 ゥデコーダの構成例を示す図である。
第 37図は、 第 36図の一部の構造例を示す図である。
第 38図と第 39図は、 従来のロウデコーダの構造例と、 負電圧印加 を行なう場合の問題点の説明図である。
第 40図と第 41図は第 5の態様に対応する口ゥデコーダ駆勖部の構 造図である。
第 42図は、 第 12実施例のフラ ッ シュメ モ リ の構成を示す図である < 第 43図と第 44図は、 第 12実施例におけるデコード部の 2つの構成 例を示す図である。
第 45図は、 第 12実施例における駆動部を示す図である。
第 46図ば、 第 12実施例におけるデコー ド部の他の構成例を示す図 である。
第 47図は、 第 12実施例における駆動部の他の構成例を示す図であ る。
第 48図は、 第 12実施例におけるレベル変換回路の回路図である。 第 49図ば、 第 12実施例の駆動部電源切換回路の構成図である。
第 50図は、 第 13実施例のレベル変換回路の図である。
第 51図ば、 第 14実施例のレベル変換回路の図である。
第 52図は、 本発明の第 6の態様のレベル変換回路の原理說明図で ある。
第 53図ば、 第 15実施例のレベル変換回路の具体的回路図である。 第 54図ば、 第 53図のレベル変換回路の動作 （無変換モード） を示 す回路図である。
第 55図ば、 第 53図のレベル変換回路の動作 （無変換モード） を示 す回路図である。 第 56図は、 第 53図のレベル変換回路の動作 （反転モー ド） を示す 回路図である。
第 57図は、 第 53図のレベル変換回路の動作 （反転モー ド） を示す 回路図である。
第 58図は、 第 53図のレベル変換回路の動作 （高電圧変換モー ド） を示す回路図である。
第 59図は、 第 53図のレベル変換回路の動作 （高電圧変換モー ド） を示す回路図である。
第 60図は、 第 53図のレベル変換回路の動作 （負電圧変換モー ド） を示す回路図である。
第 61図は、 第 53図のレベル変換回路の動作 （負電圧変換モー ド） を示す回路図である。
第 62図は、 第 53図のレベル変換回路をフ ラ ッ シュ · メ モ リ のロウ デコーダに使用した時の構成を示す回路図である。
第 63図は、 第 62図に示すロウデコーダの動作 （読出し畤、 選択さ れた場合） を示す回路図である。
第 64図は、 第 62図に示すロウデコーダの動作 （読出し時、 非選択 とされた場合） を示す回路図である。
第 65図は、 第 62図に示すロウデコーダの動作 （書込み時、 選択さ れた場合） を示す回路図である。
第 66図は、 第 62図に示すロウデコーダの動作 （書込み時、 非選択 とされた場合） を示す回路図である。
第 67図は、 第 62図に示すロウデコーダの動作 （消ま時、 選択され た場合） を示す回路図である。
第 68図は、 第 62図に示すロウデコーダの動作 （消去時、 非選択と された場合） を示す回路図である。
第 69図は、 第 16実施例のフ ラ ッ シュ · メ モ リ の要部 （ ロ ウデコ ー ダ） を示す回路図である。
第 70図は、 第 Π実施例のフラ ッ シュ . メ モ リの要部 （ロウデコー ダ） を示す回路図である。
第 Π図は、 第 18実施例のフラ ッ シュ ' メ モ リ の要部 （ロウデコー ダ） を示す回路図である。
第 72図は、 第 71図に示すロウデコーダの動作 （読出し時、 選択さ れた場合） を示す回路図である。
第 73図は、 第 71図に示すロウデコーダの動作 （読出し時、 非選択 とされた場合） を示す回路図である。
第 74図は、 第 Π図に示すロウデコーダの動作 （書込み時、 選択さ れた場合） を示す回路図である。
第 75図は、 第 71図に示すロウデコーダの動作 （書込み時、 非選択 とされた場合） を示す回路図である。
第 76図は、 第 71図に示すロウデコーダの動作 （消去時、 選択され た場合） を示す回路図である。
第 77図は、 第 71図に示すロウデコーダの動作 （消去時、 非選択と された場合） を示す回路図である。
第 78図は、 第 19実施例フラ ッ シュ ' メ モ リ の要部 （ロウデコーダ） を示す回路図である。
第 79図は、 第 20実施例フラ ッ シュ ' メ モ リの要部 （口ゥデコーダ） を示す回路図である。
第 80図ば、 第 21実施例のレベル変換回路の図である。
第 81図は、 第 22実施例のレベル変換回路の図である。
第 82図は、 第 7 の態様で使用する負電圧バイァス回路の原理説明 図である。
第 83 A図から第 83 C図は、 第 82図の食電圧バイァス回路の動作を & 説明するための波形図である。 第 84図は、 第 23実施例のフラ ッ シュ メ モ リ の第 1実施例の要部を 示すプロ ック図である。
第 85図は、 第 23実施例の一部分を具体的に示す回路図である。 第 86図は、 第 23実施例のプリデコーダとロウデコーダを構成する NAND回路との接続関係を示す回路図である。
第 87 A図から第 87 C図は、 第 23実施例の動作を説明するための波 形図である。
第 88図は、 第 24実施例の要部を示す回路図である。
第 89 A図から第 89 D図は、 第 88図の回路の動作を説明するための 波形図である。
第 90図は、 第 25実施例の要部を示す回路図である。
第 91図は、 第 26実施例の要部を示す回路図である。
第 92図は、 第 27実施例の要部を示す回路図である。
第 93図は、 第 92図の A— A ' 線に沿った断面図である。
第 94図は、 第 28実施例の要部を示す回路図である。
第 95図は、 従来の内部電源切換回路の例を示す図である。
第 96図は、 第 95図の動作波形図である。
第 97図は、 ラ ッチア ップ発生の説明図である。
第 98図は、 第 97図の等価回路図である。
第 99図は、 第 29実施例の原理構成図である。
第 100図は、 第 29実施例のフラ ッ シュメ モ リ の全体プロ ッ ク図で ある。
第 101図は、 第 29実施例のロウデコーダの構成図である。
第 102図は、 第 29実施例のコ ラムデコーダの構成図である。
第 103図は、 第 29実施例のライ トアンプの構成図である。
第 104図は、 第 29実施例のィ レーズアンプの構成図である。
第 105図は、 第 29実施例の内部電源切換え回路のブロ ック B , 及 びブロ ック B 2 の構成図である。
第 106図は、 第 29実施例の高電圧検出回路と内部電源切換え回路 のブロ ック B 3 及びブロ ック B 4 の構成図である。
第 107 A図から第 107 G図は、 第 29実施例の内部電源切換え回路 のブロ ック B 2 における信号 G 3 の生成過程を示す波形図である。 第 108図は、 第 29実施例の内部電源切換え回路のブ口 ック B t の 動作波形図である。
第 109図は、 従来の基板 （ゥエル） 電位制御回路の例を示す図で ある。
第 110図は、 従来の基板 （ゥエル） 電位制御回路の他の例を示す 図である。
第 111図は、 本発明の第 9の態様基板 （ゥエル） 電位制御回路の 原理構成図である。
第 112図ば、 第 30実施例の基板 （ゥエル） 電位制御回路を示す図 である。
第 113図ば、 第 112図の回路の動作を示すタイムチャー トである。 第 114図ば、 第 31実施例の基板 （ゥエル） 電位制御回路を示す図 である。
第 115図は、 従来の基板 （ゥエル） 電位制御回路の構造例を示す 図である。
第 116図は、 第 114図の基板 （ゥエル） 電位制御回路の構造例を 示す図である。
第 117図ば、 第 32実施例の基板 （ゥエル） 電位制御回路を示す図 である。
第 118図は、 第 117図の回路の制御及び動作を示すタ イ ムチヤ一 トである。
第 119面ば、 従来の排他的論理和/排他的否定論理和回路図であ る。
第 120図は、 第 33実施例の排他的論理和回路図である。
第 121図は、 第 34実施例の排他的否定論理和回路図である。
第 122図は、 第 35実施例の排他的論理和回路図である。
第 123図は、 第 36実施例の排他的否定論理和回路図である。
第 124図は、 第 37実施例の排他的論理和回路図である。
第 125図は、 第 124図の回路のチップ上パターン図である。 発明を実施するための最良の形態
まず消去に要する時間を短縮する本発明の第 1 の態様の実施例に ついて説明する。 第 1 の態様の発明は、 消ま前書き込み動作を効率 的に行なう こ とにより、 消去動作全体の速度を向上するものであり 実施例を説明する前に消去前書き込み動作について説明する。
第 12図は第 3図に示したメ モリ セルの構造をより具体的に示した 図である。 メ モ リ セルの ト ラ ンジスタ構造は、 第 12図に示す如く、 P型基板 31に N型拡散領域 32及び 33が或る間隔をおいて形成され、 またフローティ ングゲ一ト （ FG ) 34とコ ン ト ロールゲ一 ト （ CG ) 35 が P型基板 31の上方に形成され、 更にこれらが酸化膜 36で被覆形成 された構造である。 また、 N型拡散領域 32 , 33にはソース電極 37及 び ドレィ ン電極 39が接続され、 コ ン ト ロールゲー ト 35にはゲー ト電 極 38が接続されている。
前記スタ ッ クゲ一ト型メ モ リ セル ト ラ ンジスタのフローティ ング ゲー ト （FG ) とコ ン ト ロールゲー ト （CG ) との間を絶緣する絶緣膜 は、 酸化膜や酸化窒化膜であってもよいが、 フローティ ングゲー ト ( FG ) からの電荷の経時的リークが発生しに く いように、 0N 0膜、 すなわち酸化膜一窒化膜一酸化膜の 3層構造とするのがよい。 この ような両ゲー ト電極間の絶緣膜を形成するのと同じ工程で、 周辺面 路領域で用いられているシングルゲ一ト型トラ ンジスタのゲー ト絶 緣膜をも形成する場合が充分あり う る。
このようなケースでは、 周辺回路領域に形成されるシングル型ト ランジスタのゲ一ト絶緣膜は 0N0膜や酸化窒化膜になり うる場合も あり う る。 必ずしもメ モリ セル ト ラ ンジスタ以外の ト ラ ンジスタの ゲー ト絶緣膜は酸化膜でなく てもよい。
ここでメ モリ セルへの書き込みば'、 フローティ ングゲー ト
34に電子を注入することにより行ない、 これを " 0 " を書き込むと いう ことにする。 そして消去は、 フローティ ングゲー ト （FG ) 34よ り電子を引き抜く ことにより行ない、 これを " 1 " を書き込むとい う ことにする。
この ト ラ ンジスタセルに対して高電圧印加によるソース消去法で 消去を行なう （ " 1 " を書き込む） にば、 前述のようにソース電極 37に高電圧を印加し、 かつ、 ゲー ト電極 38にゼロ Vを印加すると共 に ドレイ ン電極 39をオーブンとしてフローティ ングゲー ト 34に蓄積 されている電子を引き抜く ことで行なう。
ここで、 上記の トランジスタセルに " 0 " が書き込まれている場 合、 すなわちフローティ ングゲ一ト 34に電子が蓄積されている場合 には、 第 13図に Iで示す如く セルのしきい値が低下していき、 消去 時間 Tでデータ " 1 " 判定しきい値レベル以下となり、 消去が完了 する。
これに対し、 上記の トラ ンジスタセルに " 1 " が書き込まれてい る場合、 すなわちフ口一ティ ングゲ一 ト 34に電子が蓄積されていな い場合には、 もともとしきい値レベルが低いために、 上記の消まに よつて第 13図に I Iで示す如く セルのしきい値が低下していく ことに より、 前記消去時間 Tより も短時間でしきい値レベルが " 0 " とな る。 従って、 " 1 " が書き込まれている トラ ンジスタセルは上記の 消去によって電子が引き抜かれ過ぎ、 ノーマリ ーオ ン状態となって しまう。
このよう な過剰消去を防止するため、 セルが NO R型接続されたフ ラ ッ シュメ モ リ では一括消去の際には消去前にすベてのセルブ口 ッ クの ト ラ ンジスタセルにデータ " 0 " を書き込む必要がある。 この データ " 0 " の書き込みは、 ト ラ ンジスタセルに書き込まれている データの値を判別する こ とな く 、 すべての ト ラ ンジスタセルについ て行なわれる。 すなわち、 第 12図に示す ト ラ ンジスタ セルのソース 電極 37へのソース電圧 V s を 0 Vとし、 ゲー ト電極 38へのゲ一 ト電 圧 V 9 を高電圧とし、 更に ド レイ ン電極 39への ドレイ ン電極 V D を 高電圧とする こ とにより、 このときのソース ' ドレイ ン間の高電圧 印加によって生じた高エネルギーの電子が酸化膜 36を通してフロー ティ ングゲー ト 84に到達して蓄積される。 このよう にして、 ト ラ ン ジスタセルにデータ " 0 " が書き込まれる。
しかるに、 従来は上記の消去前の書き込みを前記した通常のデー タ " 0 " の書き込み時と同様に第 1図に示した各セルブロ ック 1 1 , 〜 1 1 N の夫々について 1 ビッ トずつ順番に行なっているために、 N = 8の場合、 1 メガビッ トメ モリの全ビッ ト書き込みに約 1 . 2秒程 度必要となる。 これに対し、 一括消去に要する時間が約 1秒である ことを考えると、 データ消去時間全体に対する書き込み時間が長く 、 消去が効率的に行なえないという問題があった。
第 1実施例のフラ ッ シュメ モリ は、 第 1図及び第 2図に示した構 成と同様の全体構成を有し、 ロウァ ドレスバッ ファ 14とロ ウデコ一 ダ 15、 コ ラ ムァ ド レスノ ッ フ ァ 16とコ ラ ムデコーダ 17の少な く とも 一方が、 第 14図に示すような回路で構成されている。 第 1 4図におい て、 41はア ドレスバッ ファ、 42はデコーダである。 デコーダ 42は第 1及び 2図のロウデコーダ 15又はコ ラ ムデコーダ 17に相当し、 同様 にァ ドレスバッファ 41は前記したロウァ ドレスバッファ 14又ばコ ラ ムア ドレスバッファ 16に相当する。 こ こでば、 説明の簡単のため、 選択するワー ド線 （又はビッ ト線） は 4本とするが、 必ずしも 4本 である必要はない。
ァ ドレスバッ ファ 41はァ ドレス信号 N , Mとパヮ一セーブ信号 PD とが入力される 2入力 NOR回路 43, 44と、 それらの出力信号を反転 するイ ンバータ 45, 46と、 イ ンバータ 47、 2入力 NAND回路 48及び 49 と、 イ ンバータ 56とよりなる。 パワーセーブ信号 PDは不揮発性半導 体記憶装置 （ここではフラ ッ シュメ モ リ ） をスタ ンバイ モー ドとす るときのみ、 "H " とされ、 動作時は " L " とされる。 また、 回路 48及び 49の各一方の入力端子に入力される信号 XERSは、 一括消 去前の書き込み時のときにのみ " L " とされる信号である。
デコーダ 42は 2入力 NAND回路 51〜54と、 ィ ンバータ 55〜58とから なる。 NAND回路 51及び 52には NAND回路 48の出力信号 S 11が共通に入 力され、 NAND回路 53及び 54には NAND回路 49の出力信号 S 12が共通に 入力される。 また NAND回路 51及び 53にはィ ンバータ 46の出力信号 S21が共通に入力され、 MND回路 52及び 54にばィ ンバータ 56の出力 信号 S 22が共通に入力される。 上記のァ ドレスバッファ 41とデコー ダ 42は多重選択] II路を構成する。
本実施例の動作について説明する。 一括消丟前の書き込み時にば パワーセーブ信号 PDが " L " 、 ァ ドレス信号 N及び Mが共に " H " 、 信号 が " L " とされる。 これにより、 NAND回路 48及び 49の各出 力信号 S 11及び S 12が共に " H " となり、 イ ンバータ 46の岀カ信号 S21が " H " 、 イ ンバータ 56の出力信号 S22が " L " となる。
従って、 ィ ンバ一タ 55と 57の各出力信号が " H " 、 ィ ンバータ 56 と 58の各出力信号が " L " となり、 イ ンバータ 55及び 57の各出力端 子に接続されている 2本のワード線 （又はビッ ト線） が同時に選択 される。
例えば、 選択された 2本のワー ド線が第 2図のロウア ド レス X , , X 3 が伝送されるワー ド線である ものとする と、 この時点でコ ラ ム デコーダ 1 7から取り出されてコ ラムア ド レスによ り選択された ビ ッ , ト線が、 例えば Υ , により選択されたビ ッ ト線である ものとする と、 ト ラ ンジスタ （セル） Q , ,及び Q 3 ,の夫々 に同時にデータ " 0 " を 書き込むこ とができる。
他方、 選択された 2本がビッ ト線であり、 第 2図のコ ラムァ ドレ H ， Υ 3 (図示せず） であるものとする と、 その時点でロウア ド レスによ り選択されたワー ド線が例えば X , によ り選択されたヮー ド線であるものとすると、 ト ラ ンジスタ （セル） Q Hと Q 1 3の夫々 に同時にデータ " 0 " を書き込むこ とができる。
以下、 上記と同様にして 2本のワー ド線 （又はビッ ト線） を同時 に選択した状態でコ ラ ムア ド レス （又はロ ウ ア ド レス） を順次変化 させて 2本のワー ド線に接続されている各 4個、 計 8個の ト ラ ンジ スタセルにデータを書き込んだ後、 続いて、 ア ド レス信号 N及び M を例えば共に " L " に切換える。 する と、 今度はイ ンバータ 55と 57 の各出力信号が " L " 、 ィ ンバ一タ 56と 58の各出力信号が " H " と なり、 ィ ンバータ 56及び 58の各出力端子に接続されているもう一組 の 2本のワー ド線 （又はビッ ト数） が同時に選択される。
この状態で上記と同様にしてコ ラ ムア ド レス （又はロ ウ ア ド レス ） を順次変化させるこ とにより、 残り の計 8個の ト ラ ンジスタセルに データを書き込むこ とができる。 このよう にして、 本実施例によれ ¾ ば、 従来の 1 / 2倍の時間で消去前の書き込みができる。
なお、 第 1 4図の回路を第 1及び 2図のロウア ド レスバ ッ フ ァ 1 4及 ί
びロ ウデコーダ 1 5と、 コ ラムァ ド レスノ ッ フ ァ 1 6とコ ラ ムデコ ーダ 1 7の両方に設けるよう にしてもよいこ とは勿論である。 この場合に は更に消去前の書き込み時間を短縮することができる。 なお、 第 14 図の回路において、 通常の書き込み時には信号) iERSが とされ るため、 イ ンバ一タ 55〜59のう ち、 いずれか一つのイ ンバータの出 力信号のみが " H " であり、 1本のヮード線 （ビッ ト線） のみが選 択される。
以上のように、 第 1実施例においては、 複数個のメモリセルに対 して消去前書き込みを行なう ことにより効率を向上させている。 従 来は通常の書き込み用ロウデコーダをそのまま使用して消去前書き 込みを行なっていたが、 消去前書き込みば消去のために行なう もの であり、 ビッ ト毎に行なう必要はない。 従って関係する回路の駆動 能力が充分であれば、 一括消去するメ モリセルのすべてに消去前書 き込みを同時に行なう ことが許される。
次に本発明の第 2実施例について説明する。 第 15図は第 2実施例 の構成図を示す。 第 15図において、 分割セルブロ ック 61 ,及び 61 z は夫々 1つのセルブロ ック （第 1図の 11 1 ) を 2分割して得たブロ ックで、 夫々同一のロウァ ドレスと同一のコラムァ ドレスとが入力 される。 また、 スペアセルブロ ック 62は不良ビッ ト （ ト ラ ンジスタ セル） 救済用に冗長に設けられた複数個の トラ ンジスタセルからな る。 スペアセルブロ ック 62には分割セルブロ ック 6 及び 61 zの入 カロゥァ ドレスと同一のロウァ ドレスとコ ラムァ ドレスの一部が入 力される。
分割セルブロ ック 61 ,及び 61 こ夫々 1対 1に対応して書き込み 面路 63 !、 及び 63 2が設けられ、 またスペアセルブロ ック 62に対応 してスペア用書き込み回路 64が設けられている。 書き込み回路 63 t 及び 632、 スペア用書き込み回路 64は前記したライ トバッファ 1 3 b に柑当する。 更に、 書き込み制御回路 65ば書き込み面路 63 t及び 6 32とスペア用書き込み回路 64の動作を制御する回路で、 書き込み回 路 63!及び 632へ夫々書き込み禁止信号 WD 1 , XWD1を供給すると共 に、 スペア用書き込み回路 64と Nチャ ンネル M0S型電界効果 ト ラ ン ジスタ Q13のゲー トへ夫々動作制御信号 REDを供給する。
また、 信号 ADn 及び XADn は、 例えば第 14図のア ド レスバ ッ フ ァ 41からの信号 S 11及び S 12を用い得る。 上記の信号 ADn は書き込み 回路 63!及び Nチ ャ ンネル M0S型電界効果 ト ラ ンジスタ のゲー 卜に夫々供給され、 また上記の選択信号 XADn は書き込み回路 632 及び Nチヤ ンネル M0S型電界効果 ト ラ ンジスタ Q12のゲー ト に夫々 供給される。
ト ラ ンジスタ Q, 2及び 3の各ド レイ ンは分割セルブロ ッ ク 61 612、 スペアセルブロ ッ ク 62に夫々接続され、 一方それらの 各ソースはセ ンスァ ンプ 66に共通接続されている。
上記の書き込み制御回路 65は例えば第 16図に示す如き回路構成と されている。 同図中、 不良ア ド レス記憶回路 71は分割セルブロ ッ ク 61,及び 612を構成している多数の ト ラ ンジスタ セルの中で、 予め 検査して判別されている不良 ト ラ ンジスタ セル （不良ビ ッ ト線） の 位霉を示すア ド レス （すなわち不良ア ド レス） を予め記憶している。
この不良ァ ドレス記憶装置 71の出力が不良ァ ド レス力 （ n 十 1 ) ビッ トであるものとすると、 不良ァ ド レスの各ビッ ト出力 RA。 〜RAr が 2入力排他的否定論理和 （EX-N0R) 回路 72。 〜72„ の各一方の入 力端子に印加され、 こ こでア ド レス信号 AD。 〜ADn と排他的否定論 理和をとられる。 EX-N0R回路 72„ の出力信号はィ ンバ一タ 73を介し て 2入力 NAND回路 74で信号 XERSと否定論理積をとられた後、 （ n + 1 ) 入力 NAND回路 75へ前記 EX- NOR回路 了？。〜？？。—， の出力信号と共 に入力される。
NAND回路 75の出力信号はィ ンバ一タ 76を通して動作制御信号 RED と して出力される一方、 NAND回路 78及び 79に入力され、 こ こで不良 ァ ドレス記憶装置 71からの不良ァ ドレスの最上位ビッ ト R/ 及びそ れをィ ンバータ 77で反転した値 ΧβΑ η と夫々否定論理積をとられる NA D回路 78 , 79の各出力信号はイ ンバータ 69 , 70を通して前記書き 込み禁止信号 WD 1 , XWD1として出力される。
次に第 15及び 16図の実施例の動作について説明する。 一括消去前 の書き込み時には信号 XERSば " L " とされる。 また入力ァ ドレス信 号 （ロウア ドレス及びコ ラムァ ドレス） AD。〜ADn が不良ァ ドレス と不一致のときの正常な ト ラ ンジスタセルへの書き込み時には、 第 16図のイ ンバータ 76の出力動作制御信号 REDは " L " とされ、 よつ てィ ンバータ 69から取り出される書き込み禁止信号 WD 1及びィ ンバ ータ 81から取り出される書き込み禁止信号 はいずれも " L " で ある。
これにより、 第 15図に示すスペア用書き込み回路 64は動作禁止状 態とされ、 更に ト ラ ンジスタ Q , 3はオフとされる。 また、 —括消去 前の書き込み時は信号 ADn 及び XADn がいずれも とされ、 そ の結果、 書き込み回路 6^及び 632はいずれも動作状態とされる。 分割セルブロ ック 6 及び 612には同一のア ドレス信号 （ロウァ ドレス及びコ ラムア ドレス） が入力されるから入 そのア ドレス信号 によつて指示された分割セルプロ ック 6 及び 612内の両トランジ スタセルに、 書き込み回路 63 i及び 63 zからのデータが同時に書き 込まれる。 このようにして、 分割セルブロ ック 6 及び 61 zの夫々 の トラ ンジスタセルに同時に、 かつ、 順次にデータ書き込みが行な われる。
ところで、 以上は入力されたァ ドレスが不良ァ ドレスと不一致な 正常時の動作であるが、 入力ァ ドレスが不良ァ ドレスと一致する場 合は、 第 16図に示した NAND回路 75の出力信号が " L " となるから、 ィ ンバータ 76から取り出される動作制御信号 REDが " H " とされ、 これにより イ ンバータ 80, 81の出力信号 WD 1 及び XWD1のいずれか一 方が " H " とされる。
こ こで、 前記した不良ァ ドレスの最上位ビッ ト BAn 力く ' ' H " のと きは分割セルブロ ッ ク 61 ,内の ト ラ ンジスタセルが不良であり、 RAn 力、' ' ' L " のときは分割セルブロ ッ ク 612内の ト ラ ンジスタセルが不 良であるよう にされている。 従って、 例えば分割セルブロ ッ ク 61 , 内の ト ラ ンジスタセルに不良がある場合には、 不良ァ ドレスの最上 位ビッ ト RAn が " H " であり、 よって第 16図に示したイ ンバータ 69 及び 70の出力信号 WD 1及び XWD1のう ち WD 1 が " H " とされる。
信号 WD 1 が " H " になる こ とにより、 書き込み回路 63,の動作が 禁止される。 また、 動作制御信号 REDが " H " になる こ とにより、 スペア用書き込み回路 64が動作状態とされ、 かつ、 ト ラ ンジスタ Q 13 がオ ンとされる。
これにより、 不良ア ドレスが指定されたときは上記の場合、 分割 セルブロ ッ ク 61 ,内の不良ァ ドレス ト ラ ンジスタセルに代えてスぺ ァセルブロ ッ ク 62内の ト ラ ンジスタセルに、 分割セルブロ ッ ク 612 の ト ラ ンジスタセルと共に、 同一の所定データが同時に書き込まれ と と 。
なお、 通常の書き込み時には信号 ADn 及び XADn のう ちいずれか —方のみ力く " H " とされ、 また不良ア ドレスに不一致のときには信 号 REDが " L " とされるため、 書き込み回路 63,及び 632のう ちの いずれか一方のみが動作状態とされ、 分割セルブロ ッ ク 61, 及び 6 12のう ちの一方のみにデータが書き込まれる。
このよう にして、 一括消去前の書き込み時に例えば 4 ワー ドを同 時に書き込みを行なう こ とにより、 通常の書き込み時の 1 ノ 4倍の 時間で全セルに書き込みができる。
以上のように第 2実施例においては、 全メ モ リ セルを複数のプロ ■yクに分割し、 不良メモ セルを含む部分を置き換える冗長用スぺ ァセルプロ ックをこのブロ ックに対応づけているが、 冗長用スペア セルブロ ックを用いない場合でも消去前書き込みのみを複数のプロ ックに対して同時に行なう ことは効果的であり、 一層の効率的な消 去前書き込みが可能になる。
次に外部電源の変動にかかわらず安定した消去を行なう第 2の態 様の実施例について説明する。
第 17図は第 3実施例の構成を示す図であり、 1個のメ モリ セルと、 そのメモリ セルのコ ン ト 口一ルゲー ト CGに接続されるヮ一 ド線にァ クセス信号を印加するロウデコーダと、 負電圧を印加するための回 路を示している。
図中、 81は食電圧チャージボンプ回路、 82は負電圧バイ ァス回路、 83ばデコーダ回路、 80ばセルトランジスタ、 85と 86はそれぞれ Nチ ヤ ンネルエンハンスメ ン ト電界効果トラ ンジスタ、 85, , ···, 85 κ と 86, , ··', 86M で構成される M0Sダイオード列、 n 1及び n 2 は ノード、 84は NORゲー ト、 WLはワー ド線、 Dはドレイ ン、 Sばソ一 ス、 BGはゥエルコ ンタク ト、 CGばコ ン ト ロールゲー ト、 FGばフロー ティ ングゲー ト、 CL1 (はクロ ック信号、 ESは消去選択信号、 V PPは 外部電源電圧、 V ssは接地電位である。
読出時には、 消去選択信号 ESを " L " 、 クロ 'ンク信号 CLKを " H " に固定する。 この時デコーダ回路 83は選択時に " H " 、 非選択時に を出力する。 ワード線 WLが " L " の時、 NORゲー ト 84はク ロ ック信号 CLKを受けられる状態になるが、 クロ ック信号 CLKは " H " に固定されているので、 負電圧バイ アス回路 82は動作せず、 ワード 線 WLに負電圧チヤ一ジポンプ 81の発生する負電圧 VBBが印加される ことはない。
消去時には、 消去選択信号 ESを " H " にし、 ク ロ ッ ク信号 CLKを 入力する。 こ の時デコーダ回路 83は選択時に " L " 、 非選択時に " H " を出力する。 ワー ド線 WLが " L " の時、 NORゲー ト 84はク 口 ック信号 CLKを受けられる状態になり、 負電圧バイ アス回路 82が動 作して負電圧チ ャージポ ンプ回路 81の発生する負電圧 V BBがワー ド 線 WLに印加される。 またこ の時、 メ モ リ セル 80の ド レイ ン D及びソ ース S は開放、 ゥエルコ ンタ ク ト BGには電圧 V PPを印加する。 これ によりメ モ リ セル 80にデータが書き込まれていれば、 フ α—ティ ン グゲー ト FGからチャ ンネルへ ト ンネル効果により電子が抜け、 消去 力 行なわれる。
ノ ー ド η 1 と η 2 は、 ト ラ ンジスタ列 85, 86で形成される M0Sダ ィ オー ド列によつて所定の電圧にク ラ ンプされている。
このように本実施例においては、 書込時及び読出時の選択された ヮー ド線 WLへの高電圧 V PP及び正電圧 V c cの印加と、 非選択ヮー ド 線への零電圧 V s sの印加はロウデコーダ 83によって行なわれる。 負 電圧の印加は負電圧チャージボンプ回路 81によつて行なわれるが、 選択されたワー ド線にのみ負電圧が印加されるよう にする制御は口 ゥデコーダ 83によって行なわれる。 ロウデコーダ 83は、 書込時及び 読出時と消丟時とで論理を反転した出力を行なうため、 論理反転機 能を備えている。
負電圧チヤ一ジボンプ 81は、 常時又は負電圧印加時に負電圧を発 生して出力するものであり、 出力電圧は高電圧源 V PPとの間に接続 された ト ラ ンジスタ列によって所定値に規定される。
負電圧バイ アス回路 MVBの説明は後述するのでこ こでは詳しい説 明を省略するが、 ク ロ ッ ク信号 CLKを入力する こ とにより、 ワー ド 線に負電圧チャージポンプ 81が出力する電圧が出力される。
こ こで V PPが a V低く なった場合を考える。
ト ラ ンジスタ列 85で形成される M0Sダイ オー ドにより、 V PPと n 1間の電位差は常に
V F F ― V B B
に保たれている V FPが a V低く なつた時、 n 1 の電圧ば
V B B— a
になる。 従って メ モ リ セゾレ 80のコ ン ト ロ一ルケ'一ト CGとチャネル 間の電圧ば、
PP— V B B
に保たれる。
次に、 VFPが a V高く なつた場合を考える。
V FPが a V高く なった時、 n 1 の電圧は
V BE + a
になる。 従って、 メ モ リ セル 80のコ ン ト 口一ルゲー ト CGとチャネル 間の電圧は、
V p p一 V B B
に保たれる。
以上、 外部電圧 VPPが変化しても、 コ ン ト ロールゲー ト CGとチヤ ネル間の電圧は常に一定に保たれ、 安定した消去特性が得られる。 上記の第 3実施例においては、 負電圧チヤージポンプ 81の出力電 圧を、 トランジスタ列によって Pゥェルに印加される高電圧源 V PP に対して所定値になるように規制することで、 一定の電圧を印加で きるようにした。 これに対し、 次の第 4実施例では、 コン ト ロール ゲー ト CGに印加する負電圧 VBBと Pゥエルに印加する正電圧 Vccを ¾に接地 (零） 電位 Vssに対して規制することで食電圧と正電圧の 電圧差を一定に保つ。
第 18図は第 4実施例の構成を示す図である。 第 17図の回路と異な るのは、 Pゥエルに印加される電圧を生成するィ ンバータの出力が トランジスタ列 97によって規制されており、 接地電圧 Vssに対して 常に一定である点と、 負電圧チャージポ ンプ 91の出力が ト ラ ンジス タ列 95によって接地電位 V ssに対して一定になるように規制されて いる点である。
こ こで V FPが変化した場合を考える。
ト ラ ンジスタ列 95及び ト ラ ンジスタ列 97により形成される M0Sダ ィオー ドにより、 n 3 と V ss、 ゥエルコ ンタ ク ト BGと V ss間の電圧 は一定に保たれている。 V ssは接地電位であるので、 VPPの変化に は影響されず、 V PFの変化に係わらず、 コ ン ト ロールゲー ト CG及び ゥエルコ ンタク ト BGには常に一定の電圧が供給され、 コ ン ト ロール ゲー ト CGとチャ ネル間の電圧は常に一定に保たれる。
以上、 外部電圧 V FPが変化しても、 コ ン ト ロールゲー ト CGとチヤ ネル間の電圧は常に一定に保たれ、 安定した消去特性が得られる。 第 19図はチャ ンネル消去法の更に別の第 5実施例を示す図である。 図中、 101は負電圧チャージポンプ回路、 102は負電圧バイ ァス 回路、 103はデコーダ回路、 107, 109, 111はイ ンバータ、 100は セル ト ラ ンジスタ、 105, 106, 108, 110は Nチャネル型ェ ンハ ンス メ ン ト電界効果 ト ラ ンジスタ列、 n 6 〜！ 110はノ ー ド、 WLはヮー ド 線、 Dは ドレイ ン、 Sはソース、 BGはゥエルコ ンタク ト、 CLK1〜 3 はク ロ ッ ク信号、 ESは消丟選択信号、 /ESは消去電源切換信号、 V PP は外部電源電圧、 V ssは接地電位である。
次にこの回路の動作の説明をする。
読出時は、 消去選択信号 ESを ' L ' 、 消ま電源切換信号/ ESを
' H ' 、 ク ロ ック信号 CLK1〜 3を ' H ' に固定する。 この時、 ゥ ェ ルコ ンタク ト BGはイ ンバ一タ 111により V s sにバイ アスされる。 デ コーダ回路 103は、 選択時に ' H ' 、 非選択時に ' L ' を出力する。
WLが ' L ' の時、 NORゲー ト 104はク ロ ック信号 CLK1を受け入れら れる状態になるが、 ク ロ ック信号 CLK1は ' H ' 固定なので負電圧バ ィァス回路 102は動作せず、 またクロ ック信号 CLK2、 ク ロ ック信号 CLK3も ' H ' 固定なので負電圧チャージポンプ回路 101も VBBを発 生せず、 に負電圧が印加されることはない。
消去時は、 消去選択信号 ESを 、 消去電源切換信号/ ESを
' L ' にする。 クロ ック CLK1〜 3にはクロ ック信号を入力する。 ク ロ ック信号 CLK2とクロ ック信号 CLK3に入力するクロ ック信号は互い に逆位相とする。 デコーダ回路 103ば選択時に 、 非選択時に
' H ' を出力する。 WLが の時、 NORゲー ト 104はク ロ ック信 号 CLK1を受け入れられる状態になり、 負電圧バイ アス面路 102が動 作して負電圧チャージポンブ回路 101で発生した VBBを WLに印加す る。 また、 この時、 セルトランジスタ 100の S及び Dはオープン、 ゥエルコ ンタク ト BGはィ ンバータ 111により高電圧が印加される。 これにより、 セル トランジスタ 100にデータが書き込まれていれば、 トンネル効果により、 コ ン ト 口一ルゲー ト CG力、らチャネルに電子が 抜け、 消去が行われる。
N 6〜10及びゥエルコ ンタク ト BGは トラ ンジスタ列 105, 106, 108 及び 110により Vssを基準電圧として、 ある電圧にクランプされて いる。
ここで、 VFPが変化した場合を考える。
炱電圧チャージボンブ回路 101の発生する電圧 VBBの値は食電圧 チャージボンブ面路 101に入力される信号の振幅と力 ップリ ングレ シォ、 トランジスタのしきい値電圧で決まるが、 製品として出た時 には問題となるのは入力信号の振幅である。 しかし、 本実施例では、 負電圧チャージポンプ回路 101の入力端子 N 8及び N 9 は Vssを基 準電圧として一定の電圧にクランプされており、 VPPの変化に影響 されない。 従って、 負電圧チャージポンプ回路 101の出力電圧 VBB は VFFの変化に係わらず常に一定である。 また、 ゥエルコ ンタク ト BGに印加される電圧も同様に V s sを基準電圧としてク ラ ンプされて おり、 V P Pの変化に係わらず常に一定であるよつて、 V P Pが変化し たとしても、 コ ン ト ロールゲー ト C Gとチヤネル間の電圧は常に一定 に保たれる。
以上、 外部電圧 V P Pが変化しても、 コ ン ト ロールゲー ト C Gとチ ヤ ネル間の電圧は常に一定に保たれ、 安定した消去特性が得られる。 以上がチヤ ンネル消去法においてコ ン ト 口一ルゲ一 ト とチヤ ンネ ル間に印加する電圧を一定することにより安定した消去を行なえる ようにした実施例であるが、 ソース消ま法についても同様に印加電 圧を規制することにより安定した消去が行なえるようになる。
第 20図から第 22図は、 ソース消丟を安定的に行なう第 6から第 8 実施例を示す図であり、 第 17図から第 1 9図に示したチ ヤ ンネル消去 の実施例において、 Pゥェルに印加する電圧をソース Sに印加する ようにしたものである。
以上説明したように、 本発明の第 2 の態様フラ ッ シュメ モ リ では 消去のための負電圧の印加が簡単なロウデコーダによって行なえる ため回路の小型が図れ、 高集積化が可能になる。 また安定した消去 が行なえるようになるため信頼性の向上が図れる。
次にアバラ ンシヱ . ブレークダウ ン電流によ るメ モ リ セルの劣化 を防止する本発明の第 3の態様の実施例について説明するが、 その 前に正電圧をソースに印加する方法による消ま時の電流特性につい て説明する。 フラ ッ シュメ モ リ の消去法には、 第 8図から第 1 1図に 示した方法があるが、 本発明の第 3 の態様は第 9図に示した高電圧 V P Fをソース Sに印加し、 コ ン トロールゲー ト C Gを接地電位にする 方法に適用されるものである。
こ こで、 データ消去時にソース端子に印加される消去用電圧は、 通常のフラ ッ シュ型メ モ リ に設けられているソース用電源回路 （例 えば第 11図に示すソース用電源回路 18) から供給されるのが一般的 である。 以下、 データ消去について第 23図を参照しながら説明する, 消去時 （つまり、 Ve = 0 V、 V s = VPp) においては、 第 23図 に示すように、 ソース領域のフローティ ングゲー ト（FG) 164近傍で はこのゲー ト FG上の電荷により空乏層が変化し、 図中 P , で示した 部分の近く では電界が強まり、 電子 ' ホール対が発生する。 これに よって、 いわゆるバン ド間トンネル電流が流れる。 このホールはド レイ ン方向の電界により加速され、 酸化膜 （ P z の部分） 166中に 注入される。 このことで、 セルトランジスタの特性劣化が生じるこ とが知られている。 さらにソース電圧を上げてい く と、 アバランシ ヱ . ブレークダウン電流が流れるようになり、 更に特性の劣化は顕 著となる。
第 24図には従来形の一例としてのデータ消去用電源回路の構成が 示される。
同図において、 VPPは約 12Vの消去用電圧のライ ン VPF、 Vssは 電源電圧 0 Vのライ ンを示す。 電源ライ ン VPPと Vssの間にば pチ ャネルトラ ンジスタ 171および nチャネルト ラ ンジスタ 172が直列 に接続され、 この トラ ンジスタ 171, 172ばそれぞれ入力信号 Aおよ び Bに応答してォン ' オフする。 消去用電圧はトラ ンジスタ 171, 172の各ドレイ ンから取り出される。
この構成において、 データ消去時には入力信号 Aおよび Bは共に " L " レベルに設定される。 これによつて nチャネルトランジスタ 172が力 ッ トオフし、 一方、 p チャネルトランジスタ 171はターン オンするので、 消去用電圧 VPFがト ラ ンジスタ 171を介して出力端 すなわち各ソース電極に供給される。
しかし上記の従来のデータ消去用電源回路では、 単純な CW0S構成 の トランジスタで構成されているために、 プロセスのばらつきゃフ ローテイ ングゲー ト FG上の電荷量 （つま り電圧） の変化に起因して セルのソース耐圧が低下した場合に容易にバン ド間 ト ンネル電流が 流れる という問題がある。 また、 場合によってはアバラ ン シヱ ' ブ レークダウ ン電流が流れてしまい、 それによつてセル ト ラ ンジスタ の特性劣化が生じ、 あるいはセルが破壊される という欠点があった, 本発明の第 3 の態様はこのよ うな問題点を解決する ものであり、 セ ルのソース耐圧が低下した場合でもアバラ ン シヱ ' ブ レークダウ ン 電流の発生を防止すると共にバン ド間 ト ンネル電流も低減させ、 ひ いてはセルの特性劣化の防止に寄与する。
本発明第 3 の態様の原理について第 25図を参照しながら説明する < 第 25図はセルのソ一ス電圧に対する電流特性を示しており、 1 & はゲー ト電流、 I s はソース電流を表している。 なお、 ゲー ト電流 I G とは、 ソース領域からフ ローテ ィ ングゲー ト 164 (前述の第 23 図参照） に流れ込む電流をいう。 こ のゲー ト電流は、 ド レイ ン方向 の電界によつて酸化膜中に注入されるホールに因る ものと考えられ る。 このホールの酸化膜への注入を防止するには、 第 25図の特性か ら、 ソース電流を所定の電流値 I L M以下、 またはソース電圧を所定 の電圧値 V L M以下に （すなわち、 ゲー ト電流がそれほど流れない程 度に） 選択すれば良いこ とが分かる。 また、 ゲー ト電流については ァバラ ン シュ · ブ レークダウ ン電流の寄与が大きいため、 上記所定 の電流値 I L Mおよび電圧値 V L Mは、 アバラ ン シヱ · ブレーク ダウ ン 電流が発生しない程度の値と考える こ ともできる。
従って、 複数のワー ド線と複数のビッ ト線の交差部に書換え可能 な不揮発性メ モ リ セルが配設されて成るセルマ ト リ クスと、 データ 消去か否かを指令する制御信号に応答し、 前記不揮発性メ モ リ セル を構成するメ モ リ ト ラ ンジスタの各個のソースに共通に電源電圧を 供給する電源回路とを備えるフ ラ ッ シュ メ モ リ において、 こ の電源 25 回路を定電流面路とし、 電流値を第 25図の I L Mか又ばそれ以下の特 定の値に設定すれば、 データ消去時に消去用電圧は最大でもァバラ ンシェ . ブレークダウンが起きる電圧またはそれ以下となるので、 セルの酸化膜中へのホールの注入を抑制する （つまり少なくする） ことが可能となる。 それによつてセルのソース耐圧が低下した場合 でもアバランシヱ · ブレークダウ ン電流の発生を防止することがで きると共に、 ノ ン ド間 ト ンネル電流も低減させるこ とができる。 こ れは、 データ書き換え時のセル特性の劣化防止に寄与するものであ る。
第 9実施例は上記のァバラ ンシェ · ブレークダウ ン電流の発生を 防止する本発明の第 3 の態様のフラ ッ シュメ モリであり、 全体構成 は第 1図及び第 2図に示した構成を有している。 第 9実施例の特徴 は第 1図及び第 2図のソース電源回路 18である。
第^図にはソース用電源回路 18の本実施例に係る.部分 （すなわち データ消去用電源回路） の回路構成が示され、 第 27図にはその口一 ド特性がセル特性と共に示されている。
第 26図の回路は、 第 24図の回路構成 （従来形） に トランジスタ 183 が付加されたものである。 トラ ンジスタ 183は、 ゲー トがソースに 接続されたデブリーシヨ ン型 nチャネル トラ ンジスタであり、 P チ ャネルト ランジスタ 181と nチャネル ト ラ ンジスタ 182の間に直列 に接続されている。 この ト ラ ンジスタ 183の ドレイ ン飽和電流は、 所定の電流値 I L Mとなるように設定されている。 なお、 この電流値 I L Mば、 前述したように、 ァバランシヱ · ブレークダウン電流が発 生しない程度の値に設定されている。 この回路構成では、 出力電圧 (消去用電圧） は ト ラ ンジスタ 183 , 182の接続点から取り出される。 第 27図のグラフにおいて、 I L は第 26図の回路のロード曲線を示 し、 I s はセル特性曲線を示す。 第 27図に示す特性曲線から分かる ように、 セル電流は常に上記所定の電流値 I L M以下に抑制されてい るので、 アバラ ンシヱ · ブレークダウ ン電流を流さずに済み、 し力、 もバン ド間 ト ンネル電流を低減する こ とも可能となる。 従って、 従 来形に見られたよう なデータ書き換え時のセル特性が劣化する とい つた問題を解消する こ とができ る。
また、 セル ト ラ ンジスタ のブ レーク ダウ ン電圧が変化したり、 デ 一夕消去用の電源電圧 v P Pが変動しても、 回路の出力電流 （つま り ソ一ス電極に供給される電流） の最大値は上記所定の電流値 I L Hと なるので、 安定した動作が得られる。
こ こで第 27図の口一 ド特性は理想的な場合であり、 実際の第 26図 の回路においては、 デブリ ーシ ョ ン型 n チ ャ ンネル ト ラ ンジスタ 183 のバッ クゲー ト効果により、 ロー ド特性は第 28図の I M のよう にな る。 すなわち完全な定電流回路でな く 、 電流 I M Z (ち ょ う ど一定の 傾きのソース電圧一電流曲線が屈曲する位置） 以下では電圧が V M Z になる。
消去中にフローティ ングゲ一ト内の電荷量が減少した場合、 セル 特性曲線が第 28図の右側及び下側に移動する。 も しソース用電源回 路が破線で示した口一 ド特性を有する場合には、 上記のセル特性曲 線の移動に伴ってソース電圧が上昇し、 アバラ ンシェ · ブレークダ ゥ ン電流が流れるが、 第 28図の口一 ド特性 I H であれば最大電圧が V M Zに制限されるためソース電圧は上昇せず、 アバラ ンシヱ · ブレ —クダウ ン電流の発生も防止される。 以上のよう に第 26図の回路に は上記のよう な効果もある。
第 29図には第 26図の回路を変形した第 10実施例におけるソース用 電源回路が示され、 第 30図にはそのロー ド特性がセル特性と共に示 されている。
第 29図の回路は、 構成素子の点では第 24図の回路構成 （従来形） と同等であるが、 ト ラ ンジスタ 171に代えて、 特定のロー ド特性 (第 30図参照） を持った P チャネル ト ラ ンジスタ 191を用いた点で 両者ば異なっている。 すなわち、 p チャネル トラ ンジスタ 191の電 流供給量の最大値が上記所定の電流値 I L Hとなるよう に ト ラ ンジス 夕の特性が選定されている。
第 30図のグラフにおいて、 I L ' は トラ ンジスタ 191の ド レイ ン 飽和電流がセルの ド レイ ン ' ソース間電圧 V D Sに依存しない理想的 な場合のロー ド曲線、 1 « ' はこの ドレイ ン飽和電流が V D Sに依存 する場合のロー ド曲線、 I s はセル特性曲線を示す。 ロー ド曲線 I L ' の場合には、 ト ラ ンジスタ 191の大きさ （つまり電流供給能 力） については、 データ消去電圧が使用範囲最大の場合を想定して 選定する必要がある。 また、 ロー ド曲線 I κ ' の場合 （ トランジス タ 191に代えて抵抗性素子を使用した場合も同じ） には、 セルのブ レークダウン電圧が最小である場合を想定して ト ラ ンジスタ 191の 大きさ （抵抗性素子の場合にはその抵抗値） を決める必要がある。 このような トランジスタの大きさの選定は、 第 26図の構成における ト ラ ンジスタ 183についても同様に適用される。
以上説明したように本発明によれば、 データ消去時に消丟用電圧 を最大でもァパランシヱ · ブレークダウン電圧もしく はそれ以下と なるように回路構成を工夫することにより、 セルの酸化膜中へのホ ールの注入を抑制する ことができる。 従って、 セルのソース耐圧が 低下した場合でもァバラ ンシユ ' ブレークダウン電流の発生を防止 することができ、 しかもバン ド間 ト ンネル電流も低減させること力 可能となり、 データ書き換え時のセル特性の劣化防止に大いに寄与 する。
フラ ッ シュメモリ の消去動作において、 フローティ ングゲ一トよ り過剰に電子を引き抜く過剰消去の問題については既に説明した。 またこの問題を低減するため消去前書き込みを行なう こ とについて も説明した。 しかし製造工程における メ モ リ セルの特性ばらつき等 のためたとえ消去前書き込みを行っても完全には過剰消去を防止す るのは難しいのが現状である。 過剰消去のメ モ リ セルは、 非選択状 態であっても リ ーク電流を流してしま う ためメ モ リ セル全体が正常 な読み出しができな く なる。
そこで、 過剰消丟を防止するためには、 消ま時にフ ローテ ィ ング ゲー トから少しずつ電子を抜きまっては読み出しチヱ ッ クを行なう という複雑な制御を行っているのが現状である。 これにより消去が 遅く なる という問題がある。
また、 メ モ リ セルのばらつきを抑制するのも、 フ ラ ッ シュ メ モ リ の記憶容量の増大に伴い、 プロセスのばらつき、 つま り、 個々のメ モ リ セルのばらつきを防止する必要があり、 あま り厳しい条件では 製造自体が困難となる。
さ らに、 フラ ッ シュメ モ リ の試験時間も膨大なものとなってしま つ
そこで、 EEPROMのよ う に選択 ト ラ ンジスタを追加する という こ と も考えられるが、 この場合、 選択 ト ラ ンジスタ の追加はセルサイ ズ の増大を招く という新たな問題点が発生するため、 実用的でない。 そ こで本発明の第 4 の態様は、 セルサイ ズの増大を抑えつつ、 過 剰消去による弊害を防止する。
第 31図から第 33図は本発明の第 4 の態様のフ ラ ッ シュ メ モ リ の実 施例である第 11実施例を示す図である。
まず、 構成を説明する。
第 31図は本実施例のメ モ リ セルの断面図であり、 203はソース ( S ) 、 204は ド レイ ン （ D ) 、 205はフ ローテ ィ ングゲー ト （FG )、 206はコ ン ト ロールゲー ト （CG ) である。 207は第 33図に示した M0S トランジスタ 222のゲー ト、 208ば N+ 型の共通ソース、 202は P 型のゥエル、 201ば N型の基板である。 209から 211ばワー ド線
(WL) 、 ビッ ト線 （BL) 、 211ば選択線 （SL) に接続される端子で ある。
また第 31図の実施例では、 201 を N型の基板としているが、 N型 のゥエル、 P型の基板に形成するようにしてもかまわないのはいう までもない。
第 32図は本実施例の要部構成を示す平面図であり、 図中 212はコ ンタク ト窓、 214ばポリ シリ コ ンからなるワード線 （WL) 、 215は アルミ配線ビッ ト線 （BL ) 、 216はアルミ配線からなる共通ソース (CS) 、 217は拡散層からなるソース S、 213ばフローティ ングゲ —ト （ ) である。
第 33図は第 32図の等価回路図であり、 図中、 220はメ モ リ セル群 を示し、 1バイ ト分、 すなわち、 8 ビッ トのメ モ リセル 221と、 1 個の M0Sトランジスタ 222とから構成されている。
次にこの回路の作用を説明する。
本実施例では、 表 2に示すように、 読み出し時には選択されたヮ —ド線 （WL) が高電位電圧 Vcc (この場合、 5 V ) とされることに より、 フローティ ングゲート （FG) に電子が注入された状態 （書き 込んだ状態） でばカ ツ トオフされ、 電子が引き抜かれた状態 （消去 した状態） ではオンされることで、 データの " L " , " H " が検出 される。 表 2 本実施例の各モ一 ドにおける電圧関係
Figure imgf000047_0001
こ こで、 選択されたメ モ リ セル群のソースだけが 0 V電位とされ るため、 仮に非選択中のメ モ リ セル群 220中にリ ークが存在しても. M0S ト ラ ンジスタ （ソース ト ラ ンジスタ ） 222によ り カ ッ ト オ フ さ れているので、 リ ーク電流は流れない。
書き込み時には、 通常の EPR0Mと同様に、 ワー ド線 （WL ) に高電 位電圧 V P P (この場合、 12 V ) が印加されるとともに、 ビッ ト線
(BL) にも高電位電圧 V P P (この場合、 12 V ) が印加される こ とに よってアバラ ンシヱブレークダウ ンが起こされ、 フローティ ングゲ 一ト （FG ) に電子が注入される。
消去時には、 ワー ド線 （WL ) に負の高電位電圧一 V P F (この場合、 - 7 W ) が印加される こ とによってフ ローティ ングゲー ト （FG ) か らゥエル （P-wel l ) 側へかけての ト ンネル現象により、 電子が引き 抜かれる。 これは、 本実施例の構成においては、 消去時に高電位電 圧を共通ソース （CS ) に印加する こ とができないので、 ゲー トに負 の高電位電圧を印加する こ とによ り フ ローテ ィ ングゲー ト （FG ) か ら基板（N-sub) 側に電子を放出させるためである。
こ こで、 ゥエル （P-wel l ) 電位を基板（N-sub ) と同電位の V c c (この場合、 5 V ) まで上げる こ とによって電界を強く して消ま時 間を早める こ とができる。
このよ う に本実施例では、 所定ビ ッ ト数のメ モ リ セル群に対して 1個の M OSトラ ンジスタを追加することにより、 過剰消去の問題を 画避できる。
したがって、 大容量化されても従来のセルと同程度の面積を実現 でき、 プロセスのばらつきによる過剰消去を防止できる。
なお、 上記実施例はソースを共通に接続するメモリ セル群中のメ モリセル数を 8 ビッ ト分、 すなわち、 1 バイ ト単位としている力 これに限らず、 例えば、 1 ワード単位でもよ く、 処理系に適した単 位として任意であることは言うまでもない。
以上のように、 第 11実施例に示した第 4の態様のフラ ッ シュメ モ リ は、 複数のヮ一ド線、 及びビッ ト線を格子状に配し、 該ヮ一 ド線、 及びビッ ト線の交点に対応する複数のメ モリ セルと、 同一ワード線 上の所定数のメモリセルを 1単位としてメモリセル群を形成し、 該 メ モリ セル群中の所定のメモ リ セル群を選択するセ レク ト線とを備 え、 該メ モリ セル群に予め書き込まれた所定のデータを電気的に消 去することにより再書き込みできる半導体記憶装置であって、 前記 メモリセル群のヮード線をゲー トに接続する M0Sト ラ ンジスタを設 けて該 M0Sトランジスタ、 及び該メモリ セル群中の各メモリセルの ソースを共通に接続するとともに、 該 M0Sト ランジスタを舍むメ モ リセル群をゥエル内に形成し、 該メ モ セル群に予め書き込まれた 所定のデータを電気的に消去する場合、 前記ヮード線に負電位電圧 を印加するように構成している。
また、 前記 M0Sトランジスタを舍むメ モリ セル群を形成するゥェ ルは少なく とも 2以上に分割されることが好ましく、 前記メモリセ ル群に予め書き込まれた所定のデータを電気的に消去する場合、 前 記ゥエルを基板電位と同電位とすることが効果的である。
第 4の態様では、 メモリセル群のヮード線がゲー トに接続される M0Sトラ ンジスタが設けられ、 この M0Sトラ ンジスタ、 及びメ モリ セル群中の各メ モ リ セルのソースが共通に接続されており、 データ の読み出し時には、 選択されたメ モ リ セル群のみがソースに接続さ れているため、 仮に非選択のメ モ リ セル群中に過剰消まセルが存在 したと しても非選択メ モ リ セル群のソースは切り離されているため 過剰消まセルの影響が抑えられる。
また、 消去のために複雑な制御も必要な く 、 追加される M 0S ト ラ ンジスタ も 1 メ モ リ セル群に対して 1 偭なので、 セル面積も従来の ものとほとんど変わらない。
すなわち、 過剰消去による弊害が防止される とともに、 その際の セルサイ ズの増大も抑えられる。
次に本発明の第 5 の態様の実施例について説明する。
フ ラ ッ シュ メ モ リ の小型化には、 消去時にコ ン ト ロールゲー トに 負電圧を印加する負電圧印加が有効である こ とは既に述べた。 コ ン ト ロールゲー トへの負電圧の印加、 すなわちコ ン ト ロールゲー 卜が 接続されるワー ド線への負電圧の印加を行なうには各種の方法が考 えられる。 例えば、 ロウデコーダを利用して消まするメ モ リ セルに 接続されるワー ド線に選択的に負電圧を印加する方法や、 別に負電 圧源を設けてワー ド線に接続し、 ワー ド線とロウデコーダ、 ワー ド 線と負電圧源との間に相補的に動作する接続ス ィ ツチ回路を設け、 このスィ ッチ回路によって、 書き込み及び読み出しモー ド時には負 電圧発生回路を切り離し、 消丟時にはロウデコーダを切り離すこ と が考えられる。
第 34図は、 メ モ リ セルア レイ 221を挟んでロウデコーダ 222の反 対側に負電圧発生回路 223を設けてワー ド線 226に接続し、 それぞ れの間に P チャ ンネル型 ト ラ ンジスタ 224と 225を設けて分離用ス ィ ツ チと した構成例を示している。
しかしワー ド線に選択的に負電圧を印加するためには、 負電圧発 生回路に口ゥデコーダ面路に類似したデコ一ド回路を設ける必要が あり、 回路が大規模になるという問題がある。
そこでロウデコーダを利用してヮード線に負電圧を印加すること が考えられる。
ロウデコーダは、 書き込み時及び読み出時にワー ド線に第 4図及 び第 5図に示した電圧を印加するものである。 すなわち、 書込時に は書込を行なうメ モリ セルに接続されるワード線 （選択ワード線） にば高電圧 V P Pが印加され、 それ以外のワード線 （非選択ワー ド線） には接地電圧 V s sが印加される。 そして選択ビッ ト線には約 6 Vが 印加され、 非選択ビッ ト線は開放される。 同様に読出時にば、 選択 ヮ一ド線に正電圧 V c cが印加され、 非選択ヮ一ド線には接地電圧 V s sが印加され、 選択ビッ ト線には約 1 Vが印加され、 非選択ビ ン ト線は開放される。 いずれの場合も、 ソース Sには接地電圧 V s sが 印加される。 このようにして各メ モリ セルを個別にアクセスして、 情報の書込及び読出が行なえる。
従って、 ロウデコーダば、 ロウデコード信号に従ってワード線に 印加する電圧を、 二電源電圧間で選択するが、 電源の電圧は書込時 と読出時で変える必要がある。 すなわち書込時には電源の端子に高 電圧が、 読出時には正電圧が印加されるように切り換える必要があ る。 ロウデコーダに入力されるロウデコード信号は書込及び読出モ 一ドにかかわらず一定であり、 ロウデコーダは選択信号に応じて異 なる電圧レベルの信号に切り換える レベル変換機能を有することに なる。
これに加えて消去時の選択ヮ一ド線への負電圧の印加をロウデコ ーダが行なう場合には、 第 Ί図に示すように、 ドレイ ン Dを開放し、 ソース Sに正電圧 V c cを印加し、 コ ン ト ロールゲー ト CGに負電圧 V B Eを印加する必要がある。 コ ン トロールゲ一 ト CGへの負電圧 V B K の印加は消まするプロ ッ ク毎に行なわれ、 消去しないプロ ッ クのヮ ー ド線には正電圧 V c cが印加される。
従ってフラ ッ シュメ モ リ では、 読み出し時及び書き込み時には、 選択されたワー ド線 W が高電圧になり、 非選択のワー ド線 WLj ( j ≠ i ) を接地電圧の電位にしなければな らないが、 消去時にお いては、 選択されたワー ド線 WL iを負電位に、 非選択のヮー ド線 WLj を正電位にする必要がある。
つま り、 読み出し及び書き込み時においては、
(選択ワー ド線 WL iの電位） > (非選択ワー ド線 WLjの電位） であるのに対し、 消去時においては、
(選択ヮ一 ド線 WL iの電位） ぐ （非選択ヮー ド線 WLjの電位） にしなければならず、 電位差の関係を逆転させてやる必要がある。 そのためロウデコーダがワー ド線に印加する負電圧を供給する時に は、 ロウデコーダは従来のレベル変換機能に加えて負電圧 V B Bと正 電圧 V c cへのレベル変換機能を有する と共に、 ワー ド線の選択と非 選択の論理値に対してヮー ド線に印加する電圧の高低閬係を逆転で きる こ とが必要である。
第 35図は、 ワー ド線への負電圧印加をロウデコーダで行なう時の ロウデコーダの機能構成図である。 図示のよう に、 ロウデコーダ 231 は、 デコー ド部 232、 論理変換部 233、 レベル変換部 234、 駆動部 235を有する。 デコー ド部 232はロウデコー ド信号 RDCをデコー ド してこのロウデコーダ 231に接続されるヮ一ド線が選択か非選択か を判定する部分である。 駆動部 235はヮー ド線を駆動するために大 きな駆動能力を有する。 こ こで駆動部以外のデコー ド部 232、 論理 変換部 233、 及びレベル変換部 234の順序は自由に変える こ とがで きる。 例えば、 レベル変換部 234を最初に配置する等の場合である。 しかしレベル変換部 234を前側に配置した場合、 それ以降の部分は すべてレベル変換された電圧レベルで動作する必要がある。 また論 理変換部 233の機能を口ゥデコ一ダ 231に設けず、 ァ ドレス信号自 体を変えることも可能であるが、 その場合にはァ ドレス信号を変換 する部分が必要になる。
いずれにしろヮー ド線への負電圧印加を行なう ロウデコーダは上 記のような機能を必要とし、 その回路構成が複雜になるという問題 力 める。
第 36図は本発明の第 5の態様のフラ ッ シュメ モリ の特徴部分であ るロウデコーダの構成例を示す図であり、 第 37図は第 36図に示した 躯動部 245の構造例を示す図であり、 これらを参照しながら第 5の 態様のフラッシュメ モリ の基本構成について説明する。
第 5 の態様のフラ ッ シュメ モ リ は、 メ モリ セルア レイ と、 複数の 信号をデコードして前記メ モリ セルアレイをアクセスするデコード 部 241とを備えるフラ ッ シュメ モリであって、 第 1.の電源端子 250 と第 2の電源端子 251とを備え、 デコード部 241の出力を入力して、 第 1 の電源端子 250に印加される電圧若し く はこの電圧に近い電圧 と、 第 2の電源端子 251に印加される電圧若しく はこの電圧に近い 電圧とを、 選択的に出力する駆動部 247を有して構成し、 前記駆動 部 247は、 第 1 の電源端子 250に第 1 の電圧を、 第 2 の電源端子 251 に第 1 の電圧より低い第 2 の電圧を、 それぞれ与える第 1 の動作モ —ドと、 第 1 の電源端子 250に第 3 の電圧を、 第 2の電源端子 251 に第 3 の電圧より高い第 4 の電圧を、 それぞれ与える第 2 の動作モ 一ドとを備え、 第 1 または第 2の動作モードに応じて出力電圧を切 り換える。
第 5の態様のフラ ッシュメモリでは、 ロウデコーダの駆動部 247 において論理変換を行なえるようにすることで論理変換部を省いて 回路搆成を簡単化する。 そのために、 駆動部 247を第 1電源端子 250 と第 2電源端子 251に印加される電圧 V , と V 2 を選択的に出力で きるように構成し、 モー ドに応じて第 1電源端子 250と第 2電源端 子 251に印加する電圧の高低関係を逆転させる。
ここで躯動部からヮ一 ド線に負電圧を印加するために必要な条件 について簡単に説明する。
第 36図において、 レベル変換回路はデコー ド部 241の前に設けら れているがこ こでは図示していない。 従ってデコー ド部 241の電源 端子 245と 246に印加する電圧 V 1 Hと V 1 Nはレベルに応じて変化す る。 駆動部 250の電源端子 248と 249には書込、 それぞれ電圧 V , と V 2 が印加される。 電圧 V , と V 2 は読出及び消去の各モー ドに 応じて高電圧 VPPと零電圧 V ss、 正電圧 V ccと零電圧 V ss及び負電 圧 VBBと正電圧 V ccに変化する。 入力信号 IDCに応じて選択時には 信号 0DCが電圧 V I Nになって p チャ ンネル ト ラ ンジスタ 248がォ ン 状態になり、 電源端子 250の電圧 V , が出力される。 非選択時には nチャ ンネル ト ラ ンジスタ 249がオン状態になり、 電源端子 251の 電圧 V 2 が出力される。
ここでこの駆動部 247は、 第 37図に示すように、 2重ゥエル構造 になっている。 これは駆動部 247の電源端子 250に負電圧を印加す ると、 基板と拡散層間が順バイ アスになり、 電流が流れて所定の電 圧を出力できな く なるという問題を防止するためである。
第 38図と第 39図はロウデコーダを介しては負電圧を印加しない従 来のフラ ッ シュメ モ リ の駆動部の構造例において負電圧を印加する 場合を示す図である。 第 38図が P型基板の場合を示し、 第 39図が N 型基板に Pゥエルを形成した場合を示している。
第 38図に示すように P形基板で Nwellの場合、 基板自体を下げる と、 通常電圧で動作している箇所の特性が変化して、 部分的に負に できず、 負電圧発生回路の負荷が重く なるという問題が生じる。 1255 P 2 16 また、 N形基板で Pwellの場合、 第 39図に示すように Pwellの電 位を必要な箇所だけ負電位にすれば、 上記問題は解決できるが、 書 き込み時に Pチヤネル形ト ラ ンジスタの基板バイァスを部分的に V PPにすることができないという問題が生じる。
このような問題が生じないためには、 食電圧駆動する駆動部 247 の構造として、
( a ) 第 40図に示す如く、 P形基板上にある Nwell領域内に Pwell 領域を形成し、 その中に nチャネル形 M0Sト ラ ンジスタを形成する か、
( b ) 第 41図に示す如く、 N形基板上にある Pwell領域内に Nwell 領域を形成し、 その中に Pチヤネル形 M0Sト ラ ンジスタを形成する か、
( c ) SOKSilicon On Insulator) 構造、 即ち铯緣基板上に Pチヤ ネル形ト ラ ンジスタや nチヤネル形 ト ラ ンジスタを形成し、 Pwell 領域を負バイアスするかの、
何れかを行なえば、 メ モ リ セルのコ ン ト ロールゲー ト CGに対して食 電圧印加は可能となる。 本発明の駆動部は上記いずれかの構造を有 するので、 ロウデコーダでの負電圧印加が可能になる。
第 42図は第 12実施例のフラ ッ シュメ モ リ の構成を示す図であり、 本実施例は第 5 の態様の発明の実施例である。
第 42図に示すように、 本実施例のフラ ッ シュメ モリ は、 メモリセ ルアレイ 271、 ロウデコーダ 272、 ア ドレスバッファプリデコーダ 282、 レベル変換回路 277、 駆動部電源切換回路 278、 高電圧供給 部 279、 低電圧供給部 280、 及び電源制御回路 281とから構成され ている。 本実施例では、 レベル変換をワード線毎に行なわず、 レべ ル変換回路 277でロウデコード信号 RDCのレベルを変換した後、 各 デコー ド部に入力している。 これにより レベル変換回路 277は共通 化できる。
メ モ リ セルア レイ 271を構成するメ モ リ セルは、 従来例と同様の 構造を持つ。
ロウデコーダ 272は、 各ワー ド線 WLi毎にデコー ド部 273及び駆 動部 274を備えて構成されている。 デコー ド部 273の回路図を、 第 43図及び第 44図に示す。 第 43図はデブリーシ ヨ ン型 ト ラ ンジスタ 293 を負荷とする NAND回路であり、 第 44図は CMOS型の NAND回路である。 第 45図は駆動部 274の回路である。
デコー ド部 273は、 レベル変換回路 277からの複数の信号 IDCを デコー ドしてメ モ リ セルアレイ 271をア ク セ スする。 また駆動部 274 は、 第 1 の電源端子 275と第 2 の電源端子 276とを備えて、 デコー ド部 273の出力を入力して、 こ の入力の電圧レベルに応じて、 第 1 の電源端子 275に印加される電圧 （ V , ) 若し く はこ の電圧に近い 電圧と、 第 2 の電源端子 276に印加される電圧 （ V 2 ) 若し く はこ の電圧に近い電圧とを、 選択的に出力する。
また、 駆動部 274の構造としては、 第 40図に示す如く、 P形基板 上にある N'well領域内に Pwell領域を形成し、 その中に nチャ ネル 形 M0S ト ラ ンジスタを形成するか、 第 41図に示す如く、 N形基板上 にある Pwell領域内に Nwell領域を形成し、 その中に p チ ャ ネル形 M0Sトラ ンジスタを形成するか、 或いは、 S0I構造、 即ち絶緣基板 上に P チャネル形 ト ラ ンジスタや n チ ャネル形 ト ラ ンジスタを形成 して、 Pwell領域を負バイアスするか、 の 3つの構造の内、 何れか の構造を持つ。
また、 デコ一 ド部 273は、 第 46図に示すように、 論理反転した二 相出力 0D(：。， 00^とし、 第 47図に示すように、 駆動部 274を同一型 ( II型） の ト ラ ンジスタ 341, 342で構成した場合も同様の機能を有 することができる。 すなわち、 0DC。信号が " L " レベルの場合、 OD 信号は " H " レベルとなり、 トラ ンジスタ 341は 0Nr、 トランジ スタ 342は 0PF状態となる。 また、 0DC。信号が " H " レベルの場合. ODCt信号は " L " レベルとなり ト ラ ンジスタ 341は 0FF、 トラ ンジ スタ 342は ON状態となる。
高電圧供耠部 279は、 電源制御回路 28からの制御信号 Conlの制御 の下、 正電位 （ V C C) と高電位 〔 V P F ) を選択的に供給する。 また、 負電圧供給部 280は、 電源制御回路 28からの制御信号 Conlの制御の 下、 零 （接地） 電位 （ V S S) と負電位 （ V BB ) を選択的に供辁する。 尚、 正電位 （ V CC) 、 高電位 （ V P P ) 、 零電位 （ V S S ) 、 及び負電 位 （ V BB ) は、
負電位（V BB) <零電位（V S S)ぐ正電位（V C C) <高電位（V PP) なる関係を有している。
レベル変換回路 277は、 デコード部 273への信号の電圧レベルを 変換するもので、 第 48図に示すように、 高電圧供給部 279の出力 C VIH) が供給される第 1 の端子 359と、 前記食電圧供給部 280の 出力 （ V IN) が供給される第 2 の端子 360とを備え、 nチャネル形 M0Sトラ ンジスタ 353, 356、 及び 358と、 P チヤネル形 M0Sトラ ン ジスタ 354, 355、 及び 357とから構成されている。
レベル変換回路 277は、 ア ドレスバッフアプリデコーダ 282の出 力 RDCが " H " レベル （ VCC V IH) の時には第 1 の端子 359に印 加される電圧 （ V I K) 若しく は該電圧 （ V【K) に近い電圧を、 入力 BDCが " L " レベル （ VSS≥ V IN) の時には第 2の端子 360に印加 される電圧 （V rN) 若し く は該電圧 （ V t N) に近い電圧を選択的に 出力する。
駆動部電源切換回路 278は、 駆動部 274に対して供給する電源電 位 及び V2 を切り換えるもので、 第 49図に示すように、 第 48図 に示すような 2つのレベル変換回路 371及び 372により構成される。 出力 V , 及び V 2 それぞれの切り換えは、 レベル変換回路 371及 び 372に供給される電源制御回路 281からの制御信号 Con2- 1及び
Con2-2により制御される。 即ち、 メ モ リ セルア レイ 271のデータ読 み出し時には、 出力 V , を正電位 （ V cc) 、 出力 V 2 を零電位 （ V s s) と し、 メ モリ セルア レイ 271のデータ書き込み時には、 出力 V , を 高電位 （ VPP) 、 出力 V z を零電位 （ V ss) と し、 メ モ リ セルァ レ ィ 271のデータ消去時には、 出力 V , を負電位 （ V BB) 、 出力 V 2 を正電位 （ V cc) とする。
本実施例のフラ ッ シュメ モ リ では、 メ モ リ セルに対する読み出し 及び書き込み動作は、 従来例 5と同様にして行なわれる。
5
即ち、 書き込み時には、 駆動部電源切換回路 278の出力電圧
=高電位 （ V PP) 、 並びに出力電圧 V z =零電位 （ V ss) と して、
WLi = VPP (約 12 〔 V〕 ） 、 BLi =約 6 〔 V〕 、 S = 0 〔 V〕 とす る。
読み出し時には、 駆動部電源切換回路 278の出力電圧 V , =正電 位 （ V cc) 、 並びに出力電圧 V z =零電位 （ V ss) と して、 WLi = V cc (約 5 〔 V〕 ） 、 BLi =約 1 〔 V〕 、 S = 0 〔 V〕 とする。
また、 メ モ リ セルの情報を消まするには、 駆動部電源切換回路 278 の出力電圧 V , =負電位 （ VBB) 、 出力電圧 V 2 =正電位 （ V c c) として、 WLi = V BB、 BLi =open、 S = V CCとする。
この時ロウデコーダ 272の駆動部 274では、 ト ラ ンジスタ 310及 び 311のオンノオフ動作は読み出し及び書き込み時と変わらない。
つまり、 選択されたワー ド線 WLiにおいては、 p チャネル形 M0Sト ラ ンジスタ 310がォ ン、 nチヤネル形 M0S ト ラ ンジスタ 311がオフ であり、 非選択のワー ド線 WLj ( j ≠ i ) においては、 P チャネル形
M0S ト ラ ンジスタ 310がオフ、 nチャネル形 M0S ト ラ ンジスタ 311 がオンになっている。 1 消去時動作において、 読み出し及び書き込み KH乍時との相異点は、 ワード線 WLiと反対側 （他端） の拡散層 （ソース側） に印加される 電位である。 つまり、 P チャネル形 M0Sト ラ ンジスタ 310のソース 側には負電位 （ VBB) を、 nチャ ネル形 M0Sト ラ ンジスタ 311のソ ース側には正電位 （ Vcc) がそれぞれ印加される。
この時、 選択されたワー ド線 WLiにおいては、 P チヤネル形 M0S トラ ンジスタ 310がオンしている力 、 ワー ド線 WLiの電位は、 負電 位 （ V BB) に対して pチヤネル形 M0Sトラ ンジスタ 310のしきぃ電 圧 Vth分低い値になり、 また、 非選択のワート-'線 WLjにおいてば、 nチャネル形 M0Sトラ ンジスタ 311がオンしているが、 ワー ド線 Lj の電位は、 正電位 （ Vcc) に対して nチヤネル形 M0Sト ラ ンジスタ 311のしきい電圧 Vth分低い値になつている。
また、 消去時の負電位は VBBに等しい値である必要はない。 電位 VBBば内部発生電位であるので、 ワー ド線 WLiにかかる電圧が消去 に適した値になるように、 しきい電圧 Vth分を上乗せした電圧を発 生させればよい。 尚、 基板バイ アス効果で、 P チャ ネル形 M0Sトラ ンジスタ 310のしきい電圧 Vth及び nチヤネル形 M0Sト ランジスタ 311のしきい電圧 Vthは、 比較的大きな値になる。
以上が第 12実施例の説明であるが、 第 48図に示したレベル変換回 路について更に詳しく説明する。 なお以下の説明において、 各電位 は零電位 （接地電位） Vssを基準とした電圧を印加することにより 実現されるので、 電位 VPP, V cc, V ss, VBBをそれぞれ高電圧
VPF、 正電圧 Vcc、 零電圧 Vss、 負電圧 VBBと呼ぶことがある。
このレベル変換回路でば、 正電位 Vccから零電位 Vssの振幅を有 する入力佞号 BDCを電源端子に印加される電圧 V IHと V INに対応す る電位を有する出力信号 IDCに変換できる。 従って、 電源端子に高 電圧 V FFと零 （接地） 電圧 V BBを入力すれば、 高電位 V P Pから零電 位 V B Bまで変化する振幅の信号に変換でき、 電源端子に正電圧 V c c と負電圧 V B Bを入力すれば、 正電位 V C Cから負電位 V B Bまで変化す る振幅の信号に変換できる。
第 48図に示すように、 このレベル変換回路では、 プルア ップ用の P チ ャ ンネル ト ラ ンジスタ 355と、 高電圧阻止用の n チ ャ ンネル ト ラ ンジスタ 353と、 負電圧阻止用の P チャ ンネル ト ラ ンジスタ 354 と、 プルダウ ン用の n チャ ンネル ト ラ ンジスタ 356とが電源端子 359 と 360の間に直列に接続されている。 そして出力用 P チ ャ ンネル ト ラ ンジスタ 357と出力用 n チャ ンネル ト ラ ンジスタ 358も電源端子 359と 360の間に直列に接続されており、 出力用 P チャ ンネル ト ラ ンジスタ 357のゲー ト はプルア ッ プ用 ト ラ ンジスタ 355と高電圧阻 止用 ト ラ ンジスタ 353の接続点に接続され、 出力用 n チャ ンネル ト ラ ンジスタ 358のゲー ト は負電圧阻止用 ト ラ ンジスタ 354とブルダ ゥン用 ト ラ ンジスタ 356の接続点に接続されている。 出力用 P チヤ ンネル ト ラ ンジスタ 357と出力用 ri チャ ンネル ト ラ ンジスタ 358の 接続点は、 プルア ップ用 ト ラ ンジスタ 355とプルダウ ン用 ト ラ ンジ スタ 356のゲー トに接続されている。 高電圧阻止用 ト ラ ンジスタ 353 のゲー トには正電圧 V c cが印加され、 チャ ンネルには零 （接地） 電 圧 V s sが印加されている。 低電圧阻止用 ト ラ ンジスタ 354のゲー ト には零電圧 V s sが印加され、 チャ ンネルには正電圧 V c cが印加され ている。 入力信号 RDCは高電圧阻止用 ト ラ ンジスタ 353と低電圧阻 止用 ト ラ ンジスタ 354の接続点に入力され、 出力信号は出力用 Pチ ヤ ンネル ト ラ ンジスタ 357と出力用 n チ ャ ンネル ト ラ ンジスタ 358 の接続点から得られる。
次に第 48図のレベル変換回路の動作について説明する。
いま入力端子 361に正電位 V c c ( H ) の信号が入力され、 入力信 号 RDCと して、 零電位 V s sの信号が出力されたとする。 こ の時出力 信号 IDCは電源端子 359に印加される電位 V IHになる。 この状態か ら入力端子 361に印加される信号の電位が Vccから Vssに変化した とする。 これに応じてレベル変換回路 277への入力信号 RDCは正電 位 V ccに変化し、 低電圧阻止用 トラ ンジスタ 354がオン状態となり - 点 n 23の電位を上昇させる。 この時プルダウ ン用 トランジスタ 356 がオン状態であるため、 点 n22は電源端子 360に接続された状態に なるが、 プルダウ ン用 トランジスタ 356の能力を小さ く しておく こ とで、 この部分の貫通電流を制限できる。 点 n23の電位も出力用 η チャンネルトランジスタ 358をオン伏態にできるだけ上昇すればよ いため、 問題ばない。 出力用 IIチャ ンネル ト ラ ンジスタ 358がォン 状態になることで、 点 n24の電位が低下し、 プルア ップ用 トランジ スタ 355がオン状態になり、 点 n21の電位が電源端子 359に印加さ れる電圧に対応する電位 V IHになるように上昇する。 従って出力用 P チャ ンネル ト ラ ンジスタ 357ばオフ状態に変化し、 点 n 24の電位 は更に低下して電源端子 360の電位 V INに近づく。 そして点 ri24の 電位が低下するためブルダウ ン用 トランジスタ 356がォン状態にな り、 遷移が終了する。 この状態は安定扰態であり、 入力端子 361に 正電位 Vccの信号が印加される限り この状態が維持される。
入力端子 361に印加される電位が正電位 V ccから零電位 Vssに変 化する時の動作は、 上記と逆に点 n 1の電位が低下することから始 まるが、 上記の動作と同様の説明をすることが可能であり、 ここで は省略する。
第 48図のレベル変換回路の説明は以上の通りであるが、 説明から も明らかなように、 出力用の トランジスタの一方がォン状態になつ た時点ではもう一方の出力用 トラ ンジスタばまだォン状態であり、 一瞬でばあるが出力用 トラ ンジスタ 357と 358が両方共にオ ン状態 になることがある。 この時両方の トラ ンジスタを通して貫通電流が 流れ、 点 n 24の電位が中間電位になる。 こ の点 n 24の電位はブルア ッ プ用 ト ラ ンジスタ 355とプルダウ ン用 ト ラ ンジスタ 356にゲ一 ト 電位として印加されるため、 これら ト ラ ンジスタ の閾値を越えて変 化できるように、 各 ト ラ ンジスタ の能力を設定する必要がある。
こ のよ う に第 48図のレベル変換回路 277は、 信号変化時に大きな 貫通電流が流れるという問題点と共に、 ト ラ ンジスタ の能力を正常 な動作が行なえるように設定する必要があり、 ト ラ ンジスタ能力の バラ ンス設定が難しいという問題があ っ た。 これらの問題を解決し たレベル変換回路が第 13実施例である。
5
第 50図は第 13実施例のレベル変 9 換回路の構成を示す図であり、 第 48図の画路と異なる点は、 出力用 P チャ ンネル ト ラ ン ジスタ 387と 出力用 n チャ ンネル ト ラ ンジスタ 388の間に抵抗素子成分としてデ プリ ーシ ヨ ン型の n チャ ンネル ト ラ ンジスタ 389を設けた点と、 出 力部に更に直列に接続された出力用第 2 P チャ ンネル ト ラ ンジスタ 390と出力用第 2 n チ ャ ンネル ト ラ ンジスタ 391を設けた点である c プルア ップ用 ト ラ ンジスタ 385のゲ一 ト と第 2出力用 n チャ ンネル ト ラ ンジスタ 391のゲー ト は出力用 n チ ャ ンネル ト ラ ンジスタ 388 の ド レイ ンに接続され、 ブルダウ ン用 ト ラ ンジスタ 386のゲー ト と 出力用第 2 p チャ ンネル ト ラ ンジスタ 390のゲー トは出力用 P チ ヤ ンネル ト ラ ンジスタ 387の ド レイ ンに接続されている。 第 50図の画 路の出力端子 395の出力信号は、 第 48図の回路の出力信号 I DCとは 逆になる。
第 50図の回路の動作は第 48図の回路の動作とほぼ同様であるが、 出力用 P チャ ンネル ト ラ ンジスタ 387と出力用 n チャ ンネル ト ラ ン ジスタ 388の両方がオン状態になっても、 デブリーシヨ ン型 ト ラ ン ジスタ 389によ って貫通電流が制限される。 ト ラ ンジスタ 389はデ プリーシヨ ン型であり、 電位差によらず定電流動作を行なうため、 貫通電流が防げる。 またプルア ップ用 ト ラ ンジスタ 385とプルダウ ン用 トラ ンジスタ 386のゲー トはそれぞれデプリーショ ン型 ト ラン ジスタ 389の雨端の点 n 34と η 35に接続されており、 デブリーショ ン型ト ラ ンジスタ 389の ドレイ ンとソース間に生じた電位差により 確実にォン状態になるため、 ト ラ ンジスタのバランス設定が容易に なる。
また第 50図の回路でば、 点 n 34ど η 35の電位差の変化に時間差が あるため、 出力用第 2 Ρ チャ ンネル ト ラ ンジスタ 390と出力用第 2 ηチヤ ンネル トラ ンジスタ 391が同時にォン状態になるのを防ぎ、 貫通電流の発生を防止する。
なお上記の説明から明らかなように、 デブリーシヨ ン型ト ラ ンジ スタ 389ば点 η 24と η 25の間に流れる電流を制限すると共に、 両端 電位差を生じるように動作する。 このような動作は抵抗素子でも実 現できる。
前述のように、 レベル変換回路は異なる電源電圧の画路間で信号 を伝達する場合に使用される回路であり、 第 42図の第 12実施例の回 路においては、 ァ ドレスバッファデコーダ 282とロウデコーダ 272 との間のレベル変換に使用された。 しかし前述のように、 レベル変 換西路をロウデコーダ 272の駆動部 274の直前に設けることも可能 であり、 その場合にはデコード部 273には通常の正電圧 V c cと零電 圧 V s sが供給される。
またフラッ シュメモリ において、 ロウデコーダからワー ド線に負 電圧を印加するためには、 負電圧印加時のみ口ゥデコーダ内部の論 理を逆転する必要がある。 そこで第 12実施例では、 駆動部 274の電 源端子に印加する電圧を反転させることで論理変換回路を省略して いる。 しかし別に論理反転回路を設けて、 ワード線の選択と非選択 の論理を反転するようにしてもよい。 第 14実施例は第 50図の回路に おいて論理切換を可能にしたものであり、 第 42図の駆動部 274とし て使用できるようにするものである。
第 51図は第 50図の回路に n チャ ンネル ト ラ ンジスタ 412と P チ ヤ ンネル ト ラ ンジスタ 413を付加したもので、 論理反転用端子 4 18と 419に印加する相補信号 S P と S N を反転する こ とによ り出力が反 転する。
第 51図のレベル変換回路は、 図示のように、 第 50図の回路の高電 圧阻止用 ト ラ ンジスタ 403に ドレイ ン同士が接続され、 一方のゲー ト と他方のソースがそれぞれ接続される n チ ャ ンネル ト ラ ンジスタ 412と、 負電圧阻止用 ト ラ ンジスタ 404に ド レイ ン同士が接続され- 一方のゲー ト と他方のソースがそれぞれ接続される P チ ヤ ンネル ト ラ ンジスタ 413とを設けたものである。 高電圧胆止用 ト ラ ンジスタ 403と負電圧阻止用 ト ラ ンジスタ 404のゲー トがそれぞれ論理反転 用端子 418と 419に接続される。
第 51図の回路の論理値表は表 3 の通りである。
表 3 第 51図の回路の動作真理値表
Figure imgf000063_0001
第 51図の回路の動作を説明する。
論理反転用端子 418に切換信号 S P と して正電圧 V c cが印加され 端子 419に信号 S N として零電圧 V s sが印加されている場合、 nチ ヤ ンネル ト ラ ンジスタ 412と P チャ ンネル ト ラ ンジスタ 413はオ フ 状態となり、 第 50図の回路と同じ回路になる。 従ってこ の時は第 50 155 P 1 図の回路と同じ動作になる。
論理反転用端子 418と 419に印加する信号 S P と S N を逆転して SP を零電位 Vssと し、 S N を正電位 Vccとした場合、 高電圧阻止 用 トラ ンジスタ 403と負電圧阻止用 トラ ンジスタ 404はオフ状態に なり、 nチャ ンネル ト ラ ンジスタ 412が高電圧阻止用として動作し、 P チャ ンネルトラ ンジスタ 413が負電圧阻止用として動作するよう になる。 この回路の動作は、 信号 RDCのレベルに対してオン状態に なるのが高電圧阻止用 ト ラ ンジスタか食電圧阻止用 ト ラ ンジスタで あるかという点が第 50図の回路の動作と異なるのみであり、 他ば第 50図の回路と同様である。
なお トランジスタ 418と 419を付加して論理反転させる部分は、 第 48図の回路にも適用できる。
第 51図の回路をロウデコーダ 272の駆動部 274として使用する場 合には、 出力用第 2 P チャ ンネル ト ラ ンジスタ 410と出力用第 2 n チャ ンネルトランジスタ 411の駆動能力をヮード線の駆動が可能な ように充分大き くする。 そして書込及び読出時と消去時とで論理反 転入力端子 418と 419に供給する信号 S P と S N の電位レベルを反 転する。 その場合、 デコード部 273には正電圧 V ccと零電圧 Vssが 供給され、 駆動部 274である第 51図のレベル変換回路の電源端子 414 と 415には高電圧供給部 13と負電 E供給部 14から直接電圧 V IKと V IN が供給され、 駆動部電源切換回路 278は必要なく なる。
次に本発明の第 6の態様の論理反転機能を有するより簡単なレべ ル変換回路を第 15実施例として示す。
第 52図は第 15実施例のレベル変換回路の原理説明図であり、 図中、 420は入力信号 inが入力される入力端子、 421は出力信号 が出 力される出力端子、 422は出力信号 S 2 が出力される出力端子、 423, 424は接繞スィ ツチ素子、 425, 426ばィ ンバークである。 ここに、 接続スィ ツチ素子 423は、 その一方の端子 423Aを入力 端子 420に接続され、 その他方の端子 423 Bを出力端子 421に接続 されており、 接続スィ ツチ素子 424は、 その一方の端子 424Aを入 力端子 420に接続され、 その他方の端子 424 Bを出力端子 422に接 続されている。
また、 イ ンバータ 425は、 その入力端子を接続スィ ッチ素子 423 の端子 423 Bに接続されると共に、 その出力端子を出力端子 422に 接続され、 また、 電源的には、 電源電圧 V cc以上の所望の電圧 V I H が供給される電圧線 427と接地電圧 V s s以下の所望の電圧 V ,Nが供 給される電圧線 428との間に接続されている。
また、 ィ ンバータ 426は、 その入力端子を接続スィ ツチ素子 424 の端子 424 Bに接続されると共に、 その出力端子を出力端子 421に 接続され、 また、 電源的には、 電圧線 427と電圧線 428との間に接 続されている。
入力信号 inの H レベルを電源電圧 V cc、 L レベルを接地電圧 V s s とすれば、 V 1 H≥ V C (：、 V 1 N≤ V ssであるから、 本発明の第 6の態 様のレベル変換回路は、 例えば、 表 4 に真理値表を示すよう に動作 する。
表 4 第 52図の回路の ¾作真理値表
Figure imgf000066_0001
したがって、 電圧 V I H, V INの電圧値を V I H≥ V cc、 V I N≤ ss の範囲で所望の値にし、 接続スィ ツチ素子 423, 428のオ ン （ON) 、 オフ（OFF) を制御することにより、 V IK≥ V cc、 V I N V SSの範囲 で所望の電圧の信号に変換することができ、 また、 レベル変換をし ないモードにもすることができる。
また、 特に、 スィ ッチ素子 423, 428を共に OFFとすることにより、 現在の状態をラ ッチすることもできる。 なお、 接続スィ ッチ素子
423, 428を共に OFFとし、 現在の状態をラ ッチし、 その後、 電圧
V ,„, V I Nを変化させ、 所望の電圧を出力するように制御すること もできる。
ここに、 本発明のレベル変換回路は、 2個の接統スィ ツチ素子
423, 428と、 2個のイ ンバータ 425, 426とで構成することができる ので、 これを、 例えば、 レベル変換回路を必要とするフラ ッ シュ ' メモリに使用する場合には、 チップ面積の縮小化を図ることができ る。 以下、 第 53図〜第 61図を参照して、 第 15実施例のレベル変換回路 の具体的構成と動作について順に説明する。
第 53図は第 15実施例のレベル変換回路の構成を示す図であり、 430 は入力信号 inが入力される入力端子、 431は接続ス ィ ツチ素子をな す pMOS ト ラ ンジスタ、 432は pMOS ト ラ ンジスタ 431の 0N， OFFを制 御する制御信号 LPが入力される制御信号入力端子である。
また、 433は接続ス ィ ッ チ素子をなす nMOS ト ラ ンジスタ、 434は nMOSト ラ ンジスタ 433の 0N， OFFを制御する制御信号 LNが入力され る制御信号入力端子である。
また、 439, 440はイ ンバータであり 、 435, 437は PMOS ト ラ ンジス タ、 436, 438は nMOS ト ラ ンジスタである。 なお、 イ ンバータ 439の 入力端とイ ンバ一タ 440の出力端は接続されており、 イ ンバ一タ 439 の出力端とイ ンバータ 440の入力端も接続されている。
また、 441は電圧 V 1 Hと して正電位 V cc又は高電位 V PPが供給さ れる V , 電圧線、 442は電圧 V I Nと して零電位 V ss又は負電圧 V BB が供給される V 2 電圧線、 443は出力信号 S , が出力される出力端 子、 444は出力信号 S 2 が出力される出力端子である。
なお、 図示は省略する力く、 pMOS ト ラ ンジスタ 431, 435, 437は、 その基板 （ゥエル） に電圧 V ,Hが印加され、 nMOS ト ラ ンジスタ 433, 436, 438は、 その基板 （ゥエル） に電圧 V I Nが印加される。
次に第 53図の回路の動作を説明する。
表 5 は、 この レベル変換回路の動作を示す真理値表であり、 第 54 図〜第 61図は、 こ の レベル変換回路の動作を示す回路図である。 表 5 第 53図の回路の動作真理値表
Figure imgf000068_0001
即ち、 このレベル変換回路は、 モードとして、 無変換モー ド、 反 転モード、 高電圧変換モード、 負電圧変換モード及びラ ッ チモード を有している。 まず、 無変換モー ドの場合、 第 54図に示すように、 電位 V I K= V CC、 電位 V I N= V S S、 制御信号 LP= V ct；、 制御信号 LN = V CCで、 pMOS ト ラ ンジスタ 431 = 0FF 、 nMOS ト ラ ンジスタ 433 = ONとされる。
こ こに、 入力信号 in= 「 L 」 の場合、 pMOS ト ラ ンジスタ 437 = 0 nMOS ト ラ ンジスタ 438-0FF 、 pMOS ト ラ ンジスタ 435 = 0FF 、 nMOS ト ラ ンジスタ 436-0Nで、 出力信号 = V cc. 出力信号 S z = V ss となる。
これに対して、 入力信号 in= 「 H」 の場合、 第 55図に示すように、 pMOS 卜 ラ ンジスタ 37 = 0FF 、 nMOS 卜 ラ ンジスタ 438 = 0N、 pMOS 卜 ラ ンジスタ 435 = 0N、 nMOS ト ラ ンジスタ 436 = 0FF で、 出力信号 S t = V ss. 出力信号 S 2 = V C Cとなる。 また、 反転モー ドの場合には、 第 56図に示すように、 電位 V
V C C . 電位 V 1 N = V S S、 制御信号 LP= V S S、 制御信号 LN = V S Sで、 pMOS ト ラ ンジスタ 431 =0N、 nMOS ト ラ ンジスタ 433 = 0FF と される。
こ こに、 入力信号 in = 「 L 」 の場合、 pMOS ト ラ ンジスタ 435 = ON、 nMOS ト ラ ンジスタ 436 = OFF 、 pMOS ト ラ ンジスタ 437 = OFF 、 nMOS ト ラ ンジスタ 438 = 0Nで、 出力信号 = V S S、 出力信号 S 2 - V cr となる。
これに対して、 入力信号 in - 「 H」 の場合、 第 57図に示すように、 pMOS ト ラ ンジスタ 435 = 0FF 、 nMOS ト ラ ンジスタ 436 = 0N、 pMOS ト ラ ンジスタ 437 = 0N、 nMOS ト ラ ンジスタ 438 = OFF で、 出力信号
= V C C、 出力信号 S 2 = V S Sとなる。
また、 高電圧変換モー ドの場合には、 第 58図に示すように、 電位
V ,„= V Pp. 電位 V , N = V S S、 制御信号 LP= V P P、 制御信号 LN = V C C で、 pMOS ト ラ ンジスタ 431 = OFF 、 nMOS ト ラ ンジスタ 433 = ONと さ れる。
こ こ に、 入力信号 in = 「 L 」 の場合、 pMOS ト ラ ンジスタ 437 = ON、 nMOS ト ラ ンジスタ 438 = OFF 、 pMOS ト ラ ンジスタ 435 = OFF 、 nMOS ト ラ ンジスタ 436 = 0Nで、 出力信号 S , = V P P. 出力信号 S 2 = V ss となる。
この場合、 制御信号 LP == V PPとされているので、 pMOSト ラ ンジス タ 431は ONとはならず、 イ ンバータ 440の出力端側から入力端子 430 側へ電流が逆流する こ とを阻止する こ とができ る。
これに対して、 入力信号 in = 「 H」 の場合、 第 59図に示すように、 pMOS ト ラ ンジスタ 437 = OFF 、 nMOS ト ラ ンジスタ 438 = 0N、 pMOS ト ラ ンジスタ 435 = 0N、 nMOS ト ラ ンジスタ 436 = OFF で、 出力信号
= V ss. 出力信号 S 2 = V PPとなる。 なお、 この場合、 制御信号 LN = V C Cとされているので、 出力信号 S 2 の電位 V P Pが入力端子 430 に加わることはない。
また、 食電圧変換モードの場合には、 第 60図に示すように、 電位 V I H= V cc. 電位 V 1 N= VBB、 制御信号 LP= V S S、 制御信号 LW= V BB で、 pMOSト ラ ンジスタ 431 = 0W、 nMOSト ラ ンジスタ 434 -OFF とさ れる。
ここに、 入力信号 in= 「 L」 の場合、 pMOS ト ラ ンジスタ 435 = 0f、f、 nMOSトラ ンジスタ 436 = OFF 、 pMOS ト ランジスタ 437 = OFF 、 nMOS トラ ンジスタ 438 = 0Nで、 出力信号 S , = V BB、 出力信号 S 2 = V cc となる。
これに対して、 入力信号 in- 「 H」 の場合、 第 61図に示すように、 pMOS卜 ラ ンジスタ 35 = 0FF 、 nMOS卜ラ ンジスタ 436 = 0 pMOS卜 ラ ンジスタ 437 = 0N、 nMOSト ラ ンジスタ 438 = 0FF で、 出力信号
= V CC、 岀カ信号 S 2 = VBBとなる。
この場合、 制御信号 LN= VBBとされているので、 .nMOSトランジス タ 433は ONとはならず、 入力端子 430側から出力端子 444側へ電流 が逆流することを阻止することができると共に、 制御信号 LP= V ss とされているので、 入力端子 430と出力端子 443間の電位差により 電流が逆流することを阻止することができる。
また、 電位 V I H= V cc又は V PP、 電位 V I N= V ss又は V BB、 制御 信号 LP= V t 、 制御信号 LN= V 2 とする場合にば、 pMOSトラ ンジス タ 431 = OFF 、 nMOSトラ ンジスタ 433 = 0FF として、 現時点の状態 をラ ツチすることができる。
なお、 pMOSトラ ンジスタ 431=0FF 、 nMOSト ラ ンジスタ 433 -0FF として、 現時点の状態をラ ッチした後、 電圧 V , 又は電圧 V 2 を変 化させて出力信号 S , 又は出力信号 S z の電圧を変化させることも できる。
このように第 53図に示すレベル変換回路は、 3個の pMOSトランジ スタ 431 , 435 , 437と 3 個の nMOS ト ラ ンジスタ 433 , 436 , 438とで 構成することができ、 必要とする ト ラ ンジスタ の数が少ないので、 これを、 例えば、 レベル変換回路を必要とする フ ラ ッ シュ ' メ モ リ に使用する場合には、 チップ面積の縮小化を図るこ とができ る。 第 15実施例のレベル変換回路は論理反転機能も有しており、 その ままフ ラ ッ シュメ モ リ のロウデコーダの駆動部として使用できる。 第 42図の駆動部 274として第 53図のレベル変換回路を使用する場 合には、 電源入力端子 V I Hと V I Nには高電圧供給部 279と負電圧供 給部 280から直接電源電圧が供給され、 駆動部電源切換回路 278は 必要な く なる。
第 62図は第 15実施例のレベル変換回路をフ ラ ッ シュメ モ リ のロウ デコーダに適用した時の搆成を示している。 なお、 第 53図に対応す る部分には同一符号を付している。
図中、 450はロウア ド レスバッ フ ァ （図示せず） から供給される 内部ロウァ ド レス信号をデコー ドする NAND回路、 451は NAND回路 450 の出力をレベル変換する レベル変換回路、 453はフ ラ ッ シュ · メ モ リ ' セル ' ト ラ ンジスタ、 454はワー ド線 Wし、 455はビ ッ ト線 BLで ある。 この例では、 レベル変換回路 451の出力端子 443にヮ一 ド線 WLが接続されている。
表 6 は、 こ のロウデコーダの動作を示す真理値表であり、 第 63図 〜第 68図は、 こ のロウデコーダの動作を示す回路図である。
表 6 第 62図の回路の真理値表
Figure imgf000072_0001
即ち、 このロウデコーダにおいては、 読出し時、 第 63図に示すよ うに、 電圧 V I H= V CC、 電圧 V I K= V SS、 制御信号 LP= V CC、 制御 信号 LN= V CCとされ、 pilOS ト ラ ンジスタ 431=0FF nMOSトランジ スタ 433 = 0Nとされる。
ここに、 このロウデコーダが選択されると、 NAND回路 450の出力 = 「 L j で、 pMOS ト ラ ンジスタ 437 = 0N nMOS ト ラ ンジスタ 438 = OFF 、 pMOS 卜 ラ ンジスタ 435 = 0FF ヽ nMOS 卜 ラ ンジスタ 436-0Nと なり、 出力端子 443の電位- V ccとされ、 これがワード線 WLに供給 される。
これに対して、 このロウデコーダが非選択とされる場合には、 第 64図に示すように、 NAND回路 450の出力 = 「 H」 で、 pMOS ト ラ ンジ スタ 437 = OFF nMOS ト ラ ンジスタ 438 = 0N' pMOS ト ラ ンジスタ 435 = 0fi nMOS ト ラ ンジスタ 436 = OFF となり、 出力端子 443の電位- V ssとされ、 これがワー ド線 WLに供給される。
また、 書 i入み時にば、 第 65図に示すように、 電位 V r H= VPP、 電 位 V I N= V SS、 制御信号 LP= V PP、 制御信号 LN= V ccとされ、 p OS ト ラ ンジスタ 431 = OFF 、 nMOS ト ラ ンジスタ 433 = ONと される。 こ こに、 こ のロ ウデコーダが選択される と、 NAND画路 450の出力 = 「 L」 で、 pMOS ト ラ ンジスタ 437 = 0N、 nMOS ト ラ ンジスタ 438 = OFF 、 pMOS ト ラ ンジスタ 435 = OFF 、 nMOS ト ラ ンジスタ 436 = ONと なり、 出力端子 443の電位 = V PPとされ、 これがヮー ド線 WLに供給 される。
この場合、 制御信号 LP- V PFとされているので、 pMOSト ラ ンジス タ 431は ONとはならず、 イ ンバータ 440の出力端側から NAND回路 450 側へ電流が逆流する こ とを阻止する こ とができ る。
これに対して、 こ のロウデコーダが非選択とされる場合には、 第 66図に示すように、 NAND回路 450の出力 = 「 H」 で、 pMOS ト ラ ンジ スタ 437-0FF 、 nMOS ト ラ ンジスタ 438 = 0N、 pMOS ト ラ ンジスタ 435 -ON. nMOS ト ラ ンジスタ 436 = 0FF で、 出力端子 443の電位 = V SS とされ、 これがワー ド線 WLに供給される。
また、 消去時には、 第 67図に示すよう に、 電圧 V I H= V C(；、 電圧 V I N= V BB、 制御信号 LP= V SS、 制御信号 LN= V BBとされ、 pMOS ト ラ ンジスタ 431 = 0N、 nMOS ト ラ ンジスタ 433 -OFF とされる。
こ こに、 このロ ウデコーダが選択される と、 NAND回路 450の出力 - 「： L 」 で、 pMOS ト ラ ンジスタ 435 = 0N、 nMOSト ラ ンジスタ 436 = OFF 、 pMOS ト ラ ンジスタ 437 = OFF 、 nMOS ト ラ ンジスタ 438 = ONと なり、 出力端子 443の電位- V BBとされ、 これがワー ド線 WLに供給 される。
これに対して、 このロウデコーダが非選択とされる場合には、 第 68図に示すように、 NAND回路 450の出力 = 「 H」 で、 pMOS ト ラ ンジ スタ 435 = OFF 、 nMOSト ラ ンジスタ 436 = 0N、 pMOS ト ラ ンジスタ 437 = 0N、 nMOS ト ラ ンジスタ 438 = OFF となり 、 出力端子 443の電圧 = V ccとされ、 これがワード線 WLに供給される。
このよう に、 このロウデコーダによれば、 ワー ド線 WLに対して、 必要に応じて、 正電圧 V c c、 零 （接地） 電圧 V s s、 高電圧 VFP又は 食電圧 V BBを供給するこ とができる。
なお、 電位 V I K= V c c又は VPP、 電位 V i N= V ss又は V BB、 制御 信号 LP= V I H、 制御信号 LN= V INとする場合には、 pMOSトラ ンジス タ 431 -OFF 、 nMOSト ラ ンジスタ 433 = OFF として、 現時点の状態 をラ ッチすることができる。
また、 pMOSトラ ンジスタ 431 = OFF 、 nMOSト ラ ンジスタ 433 = OFF として、 現時点の状態をラ ツチした後、 電位 V I ir又は電位 V I Nを変 化させることにより、 ヮード線 WUこ供給する電圧を変化させること もできる。
以上のように、 第 53図のレベル変換回路をフラ ッ シュメモリの口 ゥデコーダに使用すれば、 ロウデコーダのレベル変換回路 451は、 3個の PMOSト ランジスタ 431, 435, 437と、 3個の nMOSト ラ ンジス タ 433, 436, 438とで構成されているので、 ロウデコーダの占有面 積を小さ く し、 チップ面積の縮小化を図ることができる。
以上のように、 第 53図に示した第 15実施例のレベル変換回路ばそ のままロウデコーダの駆動部に使用でき、 第 2 イ ンバ一タ回路の出 力がヮード線を駆動する。 しかしヮ一ド線ば負荷が大きいためィ ン バータ回路の出力で直接ヮー ド線を駆動するのではなく、 更にヮ一 ド線駆動用の ドライバ回路を設けたのが、 第 16及び第 17実施例であ る。
第 69図は第 16実施例のフラ ッ シュ ' メ モリの要部を示す回路図で あり、 ロウデコーダの 1個を示している。 なお、 第 53図、 第 62図に 対応する部分には同一符号を付している。
図中、 460は NAND回路 450の出力をレベル変換するレベル変換回 路であり、 こ の レベル変換回路 460は、 第 53図に示すレベル変換回 路のー実施例を利用して構成されている。
また、 461は pMOS ト ラ ンジスタ、 462は nMOS ト ラ ンジスタであ り これら pMOS ト ラ ンジスタ 461と nMOS ト ラ ンジスタ 462とで、 ワー ド 線 ドラィ バをなすィ ンバータ 463が構成されている。
こ こ に、 pMOS ト ラ ンジスタ 461のソースは V I H電圧線 441に接続 され、 nMOS ト ラ ンジスタ 462のソースは V I N電圧線 442に接続され. pMOS ト ラ ンジスタ 461のゲー ト と nMOS ト ラ ンジスタ 462のゲー ト と の接続点 465はレベル変換画路 461の出力端子 444に接続され、 pMOSト ラ ンジスタ 461の ド レイ ンと nMOS ト ラ ンジスタ 462の ド レイ ンとの接続点 466がワー ド線 WLに接続されている。 こ のよ う にヮ一 ド線 ドライ バをなすイ ンバータ 463には第 1 イ ンバータ回路の出力 が入力される。
このロウデコーダの動作を示す真理値表は表 6 に示す場合と同様 になり、 このロウデコーダにおいても、 ワー ド線 WUこ対して、 必要 に応じて、 正電圧 V C(；、 零電圧 V ss、 高電圧 V PF又は負電圧 V BBを 供給する こ とができ、 また、 ラ ッチ動作を行う こ ともできる。
第 16実施例による フ ラ ッ シュ ' メ モ リ によれば、 レベル変換回路 460は、 3個の pMOS ト ラ ンジスタ 431, 435, 437と、 3個の nMOS ト ラ ンジスタ 433, 436, 438で構成されているので、 ワー ド線 ドラ イ バを設けてなるフラ ッ シュ ' メ モ リ において、 ロウデコーダの占有 面積を小さ く し、 チ ップ面積の縮小化を図るこ とができ る。
第 70図は第 17実施例のフ ラ ッ シュ ' メ モ リ の要部を示す回路図で あり、 ロウデコーダの 1 個を示している。 なお、 第 53図、 第 62図に 対応する部分には同一符号を付している。
図中、 470は NAND画路 450の出力を レベル変換する レベル変換回 路であり、 このレベル変換回路 470も、 第 53図に示す本発明による レベル変換回路の一実施例を利用して構成されている。
また、 471 , 472は n MOS ト ラ ンジスタであり、 これら nMOSトラ ンジ スタ 471 , 472でワード線ドライ ブ回路をなすプッ シュプル回路 473 が構成されている。
この例では、 nMOSト ラ ンジスタ 471の ドレイ ンは V 電圧線 441 に接続され、 nMOS ト ラ ンジスタ 472のソースば V I tr電圧線 442に接 鐃され、 nMOSトラ ンジスタ 471のゲー トは、 レベル変換回路 470の 岀カ端子 443に接続され、 nMOSト ラ ンジスタ 472のゲー トはレベル 変換回路 470の出力端子 444に接続され、 nMOSト ラ ンジスタ 471の ソースと nMOSトランジスタ 472の ドレイ ンとの接続点 476がヮー ド 線 WLに接続されている。
このロウデコーダの動作を示す真理値表ば表 4 と同様になり、 こ のロウデコーダにおいても、 ワー ド線 WLに対して、 必要に応じて、 電源電圧 V c c、 零 （接地） 電圧 V s s、 高電圧 V P P又ば負電圧 V B Bを 供給することができ、 また、 ラ ッチ動作を行う こともできる。
第 17実施例のフラ ッシュ ' メモリによれば、 レベル変換回路 470 は、 3個の P « 0 Sトラ ンジスタ 431 , 435 , 437と、 3個の nMOSトラン ジスタ 433 , 436, 438で搆成されているので、 ワード線ドライバを 設けてなるフラ ッ シュ · メ モリ において、 ロウデコーダの占有面積 を小さ く し、 チップ面積の縮小化を図ることができる。
次に第 53図のレベル変換回路をフラ ッ シュメ モ リ のロウデコーダ に使用した他の例を第 18実施例に示す。
第 71図は第 18実施例のフラ ッ シュ ' メ モリ の要部を示す回路図で あり、 ロウデコーダの 1個を示している。 なお、 第 53図、 第 62図に 対応する部分には同一符号を付している。
この第 18実施例においてば、 口ゥデコーダは、 メ イ ンロウデコ一 480とサブロウデコーダ 481とを設けて構成されている。 なお、 WL。〜WL3 はヮー ド線である。
メ ィ ンロウデコーダ 480において、 482は N AND回路 450の出力を レベル変換するレベル変換回路であり、 こ の レベル変換回路 482は 第 53図に示す本発明による レベル変換回路の一実施例を利用して構 成されている。
また、 サブロウデコーダ 481において、 490。〜 4903はワー ド線ド ライ ブ回路であり、 484。〜4843は正電圧 V c c、 高電圧 V FP又は接地 電圧 V ssを供給する V 3 電圧線、 485。〜4853は接地電圧 V ss、 負電 圧 VBB又は電源電圧 V ccを供給する V 4 電圧線、 486。〜4863、 48S0 〜4893は pMOS ト ラ ンジスタ、 487。〜4873、 4880〜 4883は nMOS ト ラ ン ジス夕である。
こ こに、 レベル変換回路 482の出力端子 443は、 PMOS ト ラ ンジス タ 489。〜4893及び nMOS ト ラ ンジスタ 488。〜4883のゲー ト に接続され ており、 レベル変換回路 482の出力端子 444は、 pMOS ト ラ ンジスタ 486。〜4863及び nMOS ト ラ ンジスタ 487。〜 4873のゲー 卜 に接続されて いる。
なお、 この例では、 読出し時、 V 3 電圧線 484。〜4843のう ち、 い ずれかの V 3 電圧線- V c c、 その他の V 3 電圧線 = V S S、 V 電圧 線 485。〜4853 = V ssとされる。
また、 書込み時には、 V 3 電圧線 484。〜4843のう ち、 いずれかの V 3 電圧線 = V PP、 その他の V 3 電圧線 = V SS、 V 4 電圧線 485。〜 4853 = V ssとされる。
また、 消去時には、 V 3 電圧線 484。〜4843 = V cc、 V , 電圧線 485。〜4853のう ち、 いずれかの V 4 電圧線 = V BB、 その他の V 4 電 圧線 = V ccとされる。
表 7 は、 レベル変換回路 482の動作を示す真理値表、 第 72図〜第 77図は、 こ のロウデコーダの動作を示す回路図である。 表 7 第 Π図のレベル変換回路の真理値表
Figure imgf000078_0001
即ち、 このロウデコーダにおいては、 読出し時には、 第 72図に示 すように、 電位 V I H= V C C、 電位 V I N= V SS、 制御信号 LP= V C (：、 制御信号 LN= V CCで、 pMOSト ラ ンジスタ 431 = 0FF 、 nMOSト ランジ スタ 433 = 0Nとされる。
ここに、 このロウデコーダが選択されると、 NAND回路 450の出力 = 「 L j で、 pMOSト ランジスタ 437 = 0N nMOSトラ ンジスタ 438 = OFF 、 pMOSト ラ ンジスタ 435 = 0FF 、 nMOSト ラ ンジスタ 436 = 0Nと なり、 出力端子 443の電位- V cc、 出力端子 444の電位- V ssとな る。
この結果、 nMOSト ラ ンジスタ 488o〜4883 =0N、 pMOS ト ラ ンジスタ 489o—4893 =0FF 、 pMOSト ラ ンジスタ 486。〜4863 = 0 、 nMOS ト ラ ン ジスタ 487o〜4873 =0FF となる。
ここに例えば、 ワー ド線 WL0が選択される場合には、 V 3 電圧線 484o = V cc. V 3 電圧線 Αδ^ Αδ - V s s、 V 4 電圧線 485。〜4853 V SSとされる。 この結果、 ワード線 WL。= V CC、 ワー ド線 ！〜 WL3 = V s sと される。
これに対して、 このロウデコーダが非選択とされる場合には、 第 73図に示すよ うに、 NAND回路 450の出力 = 「 H」 で、 pMOS ト ラ ンジ スタ 437 = OFF 、 nMOS ト ラ ンジスタ 438 = ON、 pMOS ト ラ ンジス タ 435 = 0N、 nMOS ト ラ ンジスタ 436 - 0FF となり、 出力端子 443 = V S S、 出力端子 444 = V c cとなる。
この結果、 nMOS ト ラ ンジスタ 4880〜4883 = 0FF 、 pMOS ト ラ ンジス タ 489o〜4893 =0N、 pMOS ト ラ ンジスタ 486。〜4863 = OFF 、 nMOS ト ラ ンジスタ 487。〜 4873 = ONとなる。
そこで、 例えば、 V 3 電圧線 484。= V C C、 V 3 電圧線 Αδ^ δ = V S S、 V 4 電圧線 485。〜4853 = V s sとされるよう な場合であって も、 ワー ド線 WL0〜WL3 = V S Sとされる。
また、 書込み時には、 第 74図に示すように、 電位 V 1 H = V P P、 電 位 V I N = V S S、 制御信号 LP= V P P、 制御信号 LN = V C Cで、 pMOS ト ラ ンジスタ 431 = OFF 、 nMOS ト ラ ンジスタ 433 = ONとされる。
こ こに、 このロウデコーダが選択される と、 NAND回路 450の出力 = 「 L j で、 pHOS ト ラ ンジスタ 437 = 0N、 nMOS ト ラ ンジスタ 438 = OFF 、 pMOS ト ラ ンジスタ 435 = OFF 、 nMOS ト ラ ンジスタ 436 = ONと なり、 出力端子 443の電圧 = V P P、 出力端子 444の電圧 = V S Sとな る。
この結果、 nMOS ト ラ ンジスタ 488o〜4883 = 0N、 pMOS ト ラ ンジスタ 4890〜4893 = 0FF 、 pMOS ト ラ ンジスタ 486。〜4863 = 0N、 nMOS ト ラ ン ジスタ 487o〜4873 = 0FF となる。
こ こ に例えば、 ワー ド線 WLoが選択される場合には、 V 3 電圧線 484o = V P P. V 3 電圧線 484!〜4843 = V s s、 V 4 電圧線 485。〜4853 = V S Sとされる。 この結果、 ワー ド線 WL0 = V P F、 ワー ド線 WL,〜 WL3 = V ssとされる。 /12525 これに対して、 このロウデコーダが非選択とされる場合には、 第 75図に示すように、 NMD回路 450の出力 = 「 H」 で、 pMOSトラ ンジ スタ 437 = OFF 、 nMOS 卜 ラ ンジスタ 38 = 0KN p OS 卜 ラ ンジスタ 35 = 0N. nMOS ト ラ ンジスタ 436 -OFF となり、 出力端子 443= V ss, 出力端子 444= V FFとなる。
この結果、 nMOS ト ラ ンジスタ 488。〜4883 =0FF 、 pMOS ト ラ ンジス タ 489。〜4893 = 0N、 pMOS ト ラ ンジスタ 486o〜4863 =0FF 、 nMOS ト ラ ンジスタ 487。〜 4873 = ONとなる。
そこで、 例えば、 V 3 電圧線 484。= V PP、 V 3 電圧線 ^^ Αδ = V SS、 V 4 電圧線 485o〜4853 = V ssとされるような場合であって も、 ワー ド線 WL。〜WL3 = V S Sとされる。
また、 消去時には、 第 76図に示すように、 電位 V I K= V CC、 電位 V Γ Κ= B B. 制御信号 LP = V ss、 制御信号 LN = V B Bで、 pMOSトラ ン ジスタ 431 = 0N、 nMOS ト ラ ンジスタ 433 = OFF とされる。
こ こに、 このロウデコーダが選択されると、 NAND回路 450の出力 = 「 L j で、 pMOS ト ラ ンジスタ 435 = 0N、 nMOS ト ラ ンジスタ 436 = OFF 、 pMOSト ラ ンジスタ 437 = OFF 、 nMOS ト ラ ンジスタ 438 = ONと なり、 出力端子 443の電位 = VBB、 出力端子 444の電位 = V CCとな る。
この結果、 nMOS ト ラ ンジスタ 488o〜4883 = 0FF 、 pMOS ト ラ ンジス タ 489o〜4893 =0N、 pMOS 卜 ラ ンジスタ 4860〜4863 = OFF 、 nMOS 卜 ラ ンジスタ 487。〜4873 =0Nとされる。
こ こに例えば、 ワー ド線 WL。が選択される場合には、 V 3 電圧線 484。〜48 = V cc、 V 4 電圧線 485。= VBB、 V 4 電圧線
Figure imgf000080_0001
= V ccとされ、 ワー ド線 WL0= VBB、 ワード線 WL! WLs = V ccと される。
これに対して、 このロウデコーダが非選択とされる場合には、 第 77図に示すよう に、 NAND回路 450の出力 = 「 H」 で、 pMOS ト ラ ンジ スタ 437 = 0N、 nMOS ト ラ ンジスタ 438 = OFF 、 pMOS ト ラ ンジスタ 435 - OFF 、 nMOS ト ラ ンジスタ 436 = ONとなり、 出力端子 443 = V C C、 出力端子 444 = V B Bとなる。
この結果、 nMOS ト ラ ンジスタ 488。〜 4883 = ON、 pMOS ト ラ ンジス タ 489o〜4893 = 0FF 、 pMOS ト ラ ンジスタ 4860〜4863 = 0N、 nMOS ト ラ.ン ジスタ 487o〜4873 = 0FF と される。
そこで、 例えば、 V 3 電圧線 484。〜4843 = V c c、 V 4 電圧線 485。
= V BB、 V 4 電圧線 485,〜4853 = V ccとされるよう な場合であって も、 ワー ド線 WL0〜WL3 = V C Cと される。
このロウデコーダにおいても、 ワー ド線 WL0〜WL3 に対して、 必 要に応じて、 正電圧 V c c、 接地電圧 V s s、 高電圧 V P P又は負電圧 V' B B を供給する こ とができ る。
なお、 電位 V I H = V c c又は V P P、 電位 V I N = V s s又は V B B、 制御 信号 LP = V I H、 制御信号 LN= V I Nとする場合には、 pMOS ト ラ ンジス タ 431 = OFF 、 nMOS ト ラ ンジスタ 433 = OFF と して、 現時点の状態 をラ ッチする こ とができる。
また、 pMOS ト ラ ンジスタ 431 = OFF 、 nMOS ト ラ ンジスタ 433 = OFF と して、 現時点の状態をラ ッ チ した後、 電位 V I H又は電位 V 1 Nを変 化させてヮー ド線 WLに供給する電圧を変化させる こ ともできる。
また、 全ロウデコーダを選択状態にし、 全 V 3 電圧線を V c cとす る場合には、 全ワー ド線に V c cを供給し、 全セルを読出し状態にす るこ とができ、 また、 全ロウデコーダを選択状態にし、 全 V 3 電圧 線を V P Pとする場合には、 全ワー ド線に V F Pを供給し、 全セルを書 込み状態にするこ とができ、 また、 全ロウデコーダを選択状態にし、 全 V 4 電圧線を V B Bとする場合には、 全ワー ド線に V B Bを供給し、 全セルを消去状態にする こ とができ る。 また、 全ロウデコーダを選択状態にし、 全 v3 電圧線を vccとし て全ヮード線に V C Cを供給した後、 レベル変換面路 482をラ ッチモ ードにし、 その後、 全 V 3 電圧線を VPPとする場合には、 全ワード 線に VFPを供給し、 全セルを書込み状態にすることができる。
また、 全ロウデコーダを選択状態にし、 全 V 3 電圧線を V ccとし て全ヮード線に V ccを供給した後、 レベル変換西路 482をラ ッチモ ードにし、 その後、 全 V 4 電圧線を VBBとする場合には、 全ワード 線に V BBを供給し、 全セルを消去状態にすることができる。
第 18実施例フラ ッシュ · メ モリ によれば、 メ イ ンロウデコーダ 480 のレベル変換回路 482は、 3個の PMOS ト ラ ンジスタ 431, 435, 437 と、 3偭の nMOSトラ ンジスタ 433, 436, 438で構成されているので、 ロウデコーダをメ ィ ンロウデコーダとサブロウデコーダを設けて構 成されるフラ ッ シュ · メ モリ において、 ロウデコーダの占有面積を 小さ く し、 テツブ面積の縮小化を図ることができる。
次に第 18実施例のサブ口ゥデコーダを構成する ト ランジスタ数を 減少させたフラ ッ シュメ モリを第 19実施例に示す。
第 78図は第 19実施例のフラ ッ シュ ' メ モリの要部を示す回路図で あり、 ロウデコーダの 1個を示している。 なお、 第 53図、 第 62図、 第 71図に対応する部分には同一符号を付している。
図中、 491はサブロウデコーダであり、 このサブロウデコーダ 491 においては、 第 71図に示すサブロウデコーダ 481で設けている PMOS ト ラ ンジスタ 489。〜4893が削除されており、 その他については、 第 71図に示すサブロウデコーダ 481と同様に構成されている。
このロウデコーダにおいても、 ワード線 WL0〜WL3 に対して、 必 要に応じて、 電源電圧 V cc、 零電圧 V ss、 高電圧 V„又は負電圧 V BE を供給することができ、 また、 ラ ッチ動作、 全セル選択動作につい ても、 第 71図に示すロウデコーダと同様に、 これを行う ことができ る。
本実施例のフ ラ ッ シュ · メ モ リ によれば、 メ イ ンロ ウデコ ーダ 491 のレベル変換回路 482は 3個の PMOS ト ラ ンジスタ 431, 435, 437と、 3個の nMOS ト ラ ンジスタ 433, 436, 438で構成されており、 また、 サブロウデコーダ 491の ト ラ ンジスタの数は第 71図に示すサブロウ デコーダ 481の ト ラ ンジスタの数より も少な く されているので、 口 ゥデコーダをメ ィ ンロウデコーダとサブロウデコーダを設けて構成 されるフラ ッ シュ · メ モ リ に関し、 第 71図に示す場合より も、 ロウ デコーダの占有面積を小さ く し、 チ ップ面積の縮小化を図る こ とが できる。
第 79図は第 20実施例のフラ ッ シュ · メ モ リ の要部を示す回路図で あり、 ロウデコーダの 1個を示している。 なお、 第 53図、 第 62図、 第 Π図に対応する部分には同一符号を付している。
図中、 492はメ イ ンロウデコーダ、 494は転送ゲー トをなす nMOS ト ラ ンジスタ、 495は nMOSト ラ ンジスタからなるキヤ ノ シタ、 496 はィ ンバ一タである。
また、 イ ンバ一タ 496において、 497は V cc電源線、 498は pMOS ト ラ ンジスタ、 499は nMOSト ラ ンジスタ、 500は読出し時、 その レ ベルを 「 H」 から 「 L」 に立ち下げられる制御信号 SBが入力される 制御信号入力端子である。
また、 501はサブロウデコーダであり、 こ のサブロウデコーダ 501 では、 第 71図に示すサブロウデコーダ 481が設けている PMOS ト ラ ン ジスタ 486。〜 4863、 489。〜4893が削除されている。 その他について は、 第 71図に示すサブロウデコーダ 481と同様に構成されている。 なお、 この例においては、 nMOSト ラ ンジスタ 494のゲー ト は、 V , 電源線 441に接続され、 レベル変換回路 493の出力端子 443は、 nMOSト ラ ンジスタ 494を介して nMOSト ラ ンジスタ 4860〜4863に接続 され、 ィ ンバータ 496の出力端子 502は、 キャパシタ 495を介して nMOSトランジスタ 488。〜4883のゲー トに接続されている。
このロウデコーダにおいてば、 読出し時、 レベル変換回路 493か ら nMOSトラ ンジスタ 486。〜4863のゲ一 トに対して V ccが供給される が、 この場合、 制御信号 SBは 「 H」 から 「 L」 に立ち下げられるの で、 ィ ンバータ 496の出力端子 502の電位は 「 L」 から 「 H」' に立 ち上げられる。
この結果、 ノード 503の電位は、 キャパシタ 495のカ ップリ ング 作用により V cc以上、 例えば、 V cc+ に昇圧され、 この昇圧さ れた電圧が nMOSトランジスタ 488。〜4883のゲ一 トに供給される。 な お、 この場合、 nMOSトラ ンジスタ 494は OFF状態となるので、 ノ一 ド 503側からレベル変換回路 493側に電流が流れるという ことはな い。
したがって、 このロウデコーダにおいては、 読出し時、 選択ヮ一 ド線の電位は V cc— V th (nMOS ト ラ ンジスタのしきい電圧） とばな らず、 V ccとすることができる。
このロウデコーダは、 この点の動作を除き、 基本的には、 第 71図 に示すロウデコーダと同様に動作し、 ワード線 WL。〜WL3 に対して、 必要に応じて、 電源電圧 V cc：、 接地電圧 V SS、 高電圧 V PP又は負電 圧 VBBを供給することができ、 また、 ラ ッチ動作、 全セル選択動作 についても、 第 71図に示す口ゥデコーダと同様に、 これを行う こと ができる。
第 20実施例のフラ ッ シュ ' メ モリによれば、 メ イ ンロウデコーダ 492のレベル変換回路 493は、 3個の PMOS ト ラ ンジスタ 431, 435, 437と、 3個の nMOSトラ ンジスタ 433, 436, 438で構成されている ので、 ロウデコーダをメ イ ンロウデコーダとサブロウデコーダを設 けて構成されるフ ラ ッ シュ ' メ モ リ において、 ロウデコーダの占有 面積を小さ く し、 チップ面積の縮小化を図るこ とができる。
以上のように、 第 15実施例から第 20実施例のレベル変換回路は、 2個の接続スィ ツチ素子と 2個のィ ンバータ とで構成する こ とがで きるので、 これを、 例えば、 レベル変換回路を必要とするフ ラ ッ シ ュ · メ モ リ に使用する場合には、 チップ面積の縮小化を図るこ とが でき る。
また、 このよう なレベル変換回路をフラ ッ シュメ モ リ のロウデコ
—ダに使用すれば、 ロウデコーダの占有面積を小さ く し、 チップ面 積の縮小化を図るこ とができる。
しかし第 53図に示した第 15実施例から第 20実施例で使用されたレ ベル変換回路は、 第 48図のレベル変換回路と同様の原因で、 貫通電 流が大きいという問題と共に ト ラ ンジスタのバラ ンス設定が難しい という問題がある。 第 21及び第 22実施例はこれらの問題を解決した レベル変換回路である。
第 80図は第 21実施例のレベル変換回路を示す図である。 図からも 明らかなように、 第 80図の回路は第 53図のレベル変換回路において、 第 1 ィ ンバータを構成する p チャ ンネル ト ラ ンジスタ 519と n チヤ ンネル ト ラ ンジスタ 521の間に第 1 デブリ ーショ ン型 ト ラ ンジスタ 520を設け、 第 2 ィ ンバ一タを構成する P チャ ンネル ト ラ ンジスタ 522と n チャ ンネル ト ラ ンジスタ 524の間に第 2デプリ一シ ヨ ン型 ト ラ ンジスタ 523を設けたものである。 そして入力信号は、 ソ ース 同士が入力端子に接続され、 ゲー ト同士が制御端子 L Nに接続された 2個の nチャ ンネル ト ラ ンジスタ 516と 517を介して第 1 デブリ一 シヨ ン型 ト ラ ンジスタ 520の両端に入力されると共に、 ソース同士 が入力端子に接続され、 ゲ一 ト同士が制御端子 L Pに接続された 2個 の P チャ ンネル ト ラ ンジスタ 513と 514を介して第 2 デブリ 一シ ョ ン型 ト ラ ンジスタ 523の両端に入力される。 このデプリ ーシヨ ン型トラ ンジスタ 520と 523の作用は、 第 50図 に示した第 13実施例のレベル変換回路のデプリ一シヨ ン ト ラ ンジス タ 389と同様であり、 それ以外は第 53図の回路と同様であるので、 第 80図の回路の詳しい説明ば省略するが、 表 8が第 80図の回路の真 理値表である。
表 8 _ 第 80図の回路の真理値表
Figure imgf000086_0001
第 81図ば第 22実施例のレベル変換回路であり、 第 53図のレベル変 換面路において、 p チャ ンネル トラ ンジスタ 437に相当する p チヤ ンネル トラ ンジスタ 540のソースを付加 P チャ ンネノレ ト ランジスタ 544を介して制御端子 535に接続し、 付加 P チャ ンネル トラ ンジス タ 544のゲー トを入力端子 430に相当する点 ii 52に接続したものに 相当する。
この付加 P チャ ンネルトラ ンジスタ 544は、 第 2 ィ ンバータの p チャ ンネル トラ ンジスタ 540がゲー トに印加される電圧の変化に応 じて導通状態から非導通状態に変化する時に、 あらかじめ入力信号 の変化に応じて P チャ ンネル ト ラ ンジスタ 540のソースを切断する。 これにより第 2 ィ ンバータに貫通電流が流れて点 η 54の電位が中間 電位になるのを防止し、 回路がより確実に動作するようになる。 第 81図の回路の真理値表ば第 80図の回路と同じ表 8である。
上記の第 12実施例から第 22実施例では、 消去時のヮード線への食 電圧の印加をロウデコーダにより行なう実施例を示したが、 第 34図 に示したように別に負電圧発生回路を設けて、 負電圧印加時には口 ゥデコーダを切り離して負電圧発生回路から負電圧を印加する こ と も可能である。 しかしこの場合には、 前述のよう にワー ド線に選択 的に負電圧を印加するのが難しかった。
本発明の第 7 の態様は別に設けた負電圧発生回路からの負電圧印 加をロウデコーダの信号により選択的に行なう ものであり、 負電圧 発生回路側にヮ一 ド線を選択する 口 ゥデコーダを設ける必要がな く 回路が小型にできる。 まず最初に第 7 の態様のフ ラ ッ シュ メ モ リ を 実現するための負電圧バイ ア ス回路の実施例を説明する。
第 82図は第 7 の態様の負電圧バイ ア ス回路の原理説明図であり、
550はキ ヤノヽ。シタ、 551, 552は P チ ャ ネル MIS (metal insulator semiconductor) 電界効果 ト ラ ンジスタ （以下、 pMIS ト ラ ンジスタ という ） 、 553は負電圧 V BBを供給する電圧線、 554は負電圧 V BB が出力される負電圧出力端であり、 負電圧出力動作時、 キャパシタ
550の一端にク ロ ックパルス CLKが供給される。
即ち、 本態様による負電圧バイ アス回路は、 負電圧出力動作時、 —端 550Aにク ロ ッ クパルス CL1 (が供給されるキ ャパシタ 550と、 ド レイ ンを負電圧出力端 554に接続され、 ゲー ト及びソースをキ ヤ ノ、'シタ 550の他端 550 Bに接続された pMISデプリ ーショ ン型 ト ラ ン ジスタ 551と、 ド レ イ ンを pMIS ト ラ ンジスタ 551のソースに接続さ れ、 ゲー トを負電圧出力端 554に接続され、 ソースに負電圧 V BBが 印加される pMIS ト ラ ンジスタ 552とを備えて構成される。
上記の負電圧バイ アス回路においては、 キ ャパシタ 550の一端 550 Aに第 83 A図に示すようなク ロ ッ クパルス CLKが印加される と、 ノ ー ド 555のレベル及び負電圧出力端 554のレベルは、 それぞれ、 第 83B図及び第 83C図に示すよ うに変化し、 負電圧出力端 554は、 負電圧 vBBに引かれ、 負電圧 vBBが印加された状態となる。
即ち、 キヤ ノ、。シタ 550の一端 550 Aに印加されるク ロ ックパルス じ が " H " から " L " に反転すると、 ノード 555のレベルは容量 結合により下がる。 この結果、 pMISトランジスタ 551-0Nとなり、 負電圧出力端 554のレベルと、 ノー ド 555のレベルとが等し く なる まで、 負電圧出力端 554からノ一ド 555に電荷が移動する。
次に、 ク ロ ックパルス CLKが " L " 力、ら " H " に反転する と、 ノ 一ド 555のレベルは容量結合により上がり、 この結果、 pMISトラ ン ジスタ 551 = OFF 、 pM ISト ラ ンジスタ 552 = ONとなり、 ノ ー ド 555 と電圧線 553とのレベル差が PMISトラ ンジスタ 552のしきい電圧に 等しく なるまで、 ノー ド 555から電圧線 553に電荷が移動する。 以上の動作が操り返されて、 食電圧出力端 554は、 負電圧 VBBに 引かれ、 炱電圧 VBBが印加された状態となる。 更に、 詳しく説明す ると、 本発明の食電圧バイアス回路が正常に動作する条件は、 ノー ド 555の振幅を、 V5 、 pMISト ラ ンジスタ 551, 552のしきい電圧を Vthi , Vthz とすれば、 式 1 に示すようになる。
V 5 > f V tK! + V tKZ I ··· ( 1 )
ここに、 負電圧出力端 554及びノード 555のレベルが低く なるに つれて、 いわゆるバックゲー ト効果により、 Vt , V th2 は深く なり、 pM ISト ラ ンジスタ 551にエンハンスメ ン ト型の PM ISト ラ ンジ スタを使用した場合、 式 1 に示す条件式を満足しなく なる状態が発 生する。
これに対して、 pMISト ラ ンジスタ 551としてデブリ一シヨ ン型の MISトランジスタを使用する場合にば、 バックゲ一 ト効果により VtKi , Vth2 が深くなつたとしても、 式 1 に示す条件式を潢足し なく なる状態が生じることはない。 したがって、 PMISトラ ンジスタ 551としては、 デブリーショ ン型の PMIS トラ ンジスタを使用するこ とが必要である。
しかし、 この場合には、 PMIS ト ラ ンジスタ 551は、 動作を開始し た当初は常に ON状態となるので、 ク D ッ クパルス CLKの " L " から " H " への立ち上がり時間は、 pMIS ト ラ ンジスタ 551の逆流電流に よ り ノ ー ド 555の振幅が PMIS ト ラ ンジスタ 552の しきい電圧の絶対 値以下にならないよ う に十分短 く する必要がある。
なお、 負電圧出力端 554及びノ ー ド 555の レベルがある程度、 低 く なると、 pM I S ト ラ ンジスタ 551のしきい電圧はバッ クゲー ト効果 によ り変化し、 PMIS ト ラ ンジスタ 551は、 エ ンハ ンスメ ン ト型の pMIS ト ラ ンジスタ とな り 、 これによ り 、 こ の pMIS ト ラ ンジスタ 551 による逆流電流がな く なり、 ノ ー ド 555から電圧線 553への電荷の 移動は増加する こ とになる。
また、 キヤ ノ、。シタ 550をエ ンハ ンスメ ン ト型の nチャ ンネル MIS 電界効果 ト ラ ンジスタ （以下、 nMIS ト ラ ンジスタ とい う ） で構成す る場合には、 ゲー ト · ソース間の電圧は、 殆どの場合、 0 〔 V〕 以 下になり、 その間、 チャ ネルが形成されない状態が生じる。
こ こに、 チャ ンネルが形成されない場合の MIS ト ラ ンジスタ のゲ ― ト容量は、 チャ ンネルが形成された場合の約 30パーセ ン ト程度に なるため、 キ ャパシタ 550をエ ンハ ンスメ ン ト型の nMIS ト ラ ンジス タで構成する こ とは、 できないこ とではないが、 好ま しいこ とでは ない。
また、 キ ヤ ノ、 'シタ 550をエ ンハ ンスメ ン ト型の PMIS ト ラ ンジスタ で構成する場合には、 ゲー ト · ソース間の電圧力 PMIS ト ラ ンジスタ のしきい電圧以上になる期間が存在し、 チヤ ンネルが形成されない 場合が生じ、 ク ロ ッ クパルス CLKの振幅を効率良く ノ ー ド 555に伝 達するこ とができない。 したがって、 キ ャパシタ 550をェ ンハ ンス メ ン ト型の pMIS ト ラ ンジスタで構成する こ と も、 でき ないこ とでは ないが、 好ましいことでばない。
また、 キャパシタ 550をデプリ一シヨ ン型の nMISトランジスタで 構成する場合には、 ノー ド 555のレベルがある値以下になると、 nMISトランジスタのゲー ト · ソース間の電圧がしきい電圧以下とな り、 チャ ンネルが形成されない場合が生じ、 クロ ックパルス Cし Kの 振幅を効率良く ノード 555に伝達することができなく なる。 したが つて、 キヤパシタ 550をデプリーショ ン型の nMISトラ ンジスタで構 成することは、 できないことではないが、 好ましいことではない。
ここに、 キャパシタ 550をデプリーシヨ ン型の PM ISトランジスタ で構成する場合には、 ノード 555が取り得る如何なる レベルにおい ても、 ゲー ト · ソース間の電圧がしきい電圧以上になることはなく、 常にチャネルが形成されている状態となるので、 クロ ックパルス CLK の振幅を効率良く ノー ド 555に伝達することができる。 したがって、 キャパシタ 550は、 デブリ一シヨ ン型の pMISト ラ ンジスタで構成す ることが好適である。
また、 負電圧出力動作時、 PMISト ランジスタ 551, 552は、 バック ゲー ト効果によりカ ッ ト ' オフするおそれがあるが、 この場合、 pMISトラ ンジスタ 551, 552が形成されているゥエル又は基板のバイ ァス電圧を接地電圧 V S Sとするように構成する場合には、 PMSトラ ンジスタ 551, 552のゲー ト酸化膜に加わる電界が緩和され、 バック ゲ一ト効果により PMISトランジスタ 551, 552が力ッ ト ' オフするお それを回避することができる。
なお、 負電圧出力動作時以外の時にも、 キ ャパシタの一端 550A にクロ ックパルス CLKを供給するようにし、 食電圧出力動作時にの み、 pMISト ラ ンジスタ 552のソースに負電圧 VBBを印加し、 負電圧 岀カ動作時以外の時には、 PMIS ト ラ ンジスタ 552のソースに接地電 圧 Vssを印加するようにしても、 第 82図に示す負電圧バイ ァス回路 と同様の作用効果を得る こ とができ る。
以下、 上記の負電圧バイ アス回路をフ ラ ッ シュ ' メ モ リ に適用し た時の実施例を示す。
第 23実施例を第 84図から第 87図に従って説明する。
第 84図は本実施例のフラ ッ シュメ モ リ の要部を示すブロ ッ ク図で あり、 561はチップ本体、 562はパッ ド、 563は V cc (電源電圧） 電源回路、 564は VPP (書込み用の高電圧） 電源回路、 565は内部 制御用のタ イ マ、 566はロ ウア ド レスバッ フ ァ ノプリ デコ ーダ、 567 はロウデコーダ電源回路、 568はク ロ ッ ク信号発生回路である。
また、 569, 570は制御回路、 571は負電圧発生回路、 572はセル ' ト ラ ンジスタが配列されてなるセルア レイ を分割してなるプロ ッ ク、 573はブロ ッ ク 572を区別するセクタ と呼ばれる領域、 574はロウ デコーダ、 575は負電圧バイ アス回路群である。
また、 576はコ ラム電源回路、 577はコ ラ ムア ド レスバ ッ フ ァ ' プリ デコーダ回路、 578はコ ラ ムデコーダ、 579はコ ラムゲー ト、 580はセ ンスア ンフ。、 581はデータ出力バッ フ ァ 、' 582はデータ入 力バッ フ ァ、 583は書込み回路、 584はコ マ ン ド制御回路である。
また、 第 85図は、 第 84図の一部分を具体的に示す部分であり、
585, 586はロウア ド レスバッ フ ァ ' プリ デコーダ 566 (第 84図参照） 中の一部のプリ デコーダ、 587はロウデコーダ 574 (第 84図参照） の一部分であり、 δδδ, δδ^は NAND回路、 589!〜5894は Ex-NOR回路 (排他的 NOR回路） である。
また、 SSOi〜590ι【ま P チ ャ ンネノレ MOS (metal oxide semiconductor) 電界効果 ト ラ ンジスタ （以下、 PMOS ト ラ ンジスタ という ） 、 ERASE は消去信号であり、 この消去信号 ERASEは、 読出し時及び書込み時 には " L " とされ、 消去時には " H " とされる。
また、 573 ,は前述したセク タ 573の 1個であり 、 このセ ク タ 573 , において、 591H〜59 n はセル ' ト ラ ンジスタ、 WLi〜WL4 はヮ — ド線、 BL1 5 BL2 ) BLN はビッ ト線である。 なお、 セル ♦ ト ラ ンジ スタ 59lH〜5914n は第 3図に示すと同様に構成されている。
また、 592ば食電圧バイ アス回路群 575 (第 84図参照） を構成す る前述の負電圧バイ アス回路であり、 593は AND回路、 594は NOR 回路であり、 fiOB回路 594には、 第 87 A図に示すク ロ ックパルス CLK が入力される。
また、 SSSt SSSaはデプリーショ ン型の pMOSト ラ ンジスタからな るキャパシタ、 596!〜5964はデプリ一ショ ン型の pMOSト ラ ンジスタ、 597 !〜5974はェンハンスメ ン ト型の pMOSト ラ ンジスタである。
また、 598は、 消ま時には負電圧 V BBを供給し、 読出し時及び書 込み時にば接地 (零 ) 電圧 Vssを供給する電圧線であり、 消去時、 pMOSトランジスタ 59 〜5974のソースには負電圧 VBBが印加され、 読出し時及び書込み時、 PMOSト ラ ンジスタ sg?! ^? のソースには 接地電圧 Vssが印加される。
また、 第 86図ば、 プリデコーダ 585, 586とロウデコーダ 587を構 成する NAND画路
Figure imgf000092_0001
との接铳閬係を示す回路図であり、
6011〜60 ばプリデコーダ 585から導出されている信号線の一部、 6015〜6017はプリデコ一ダ 586から導出されている信号線の一部、 5885〜5888ばセクタ 5732に対応して設けられている NAND回路、 5889 〜58812 はセクタ 5733に対応して設けられている 回路である。
ここに、 読出し時及び書込み時、 セクタ STS L STSSのワー ド線の いずれかが選択される場合には、 プリデコーダ 585は、 信号線 60 〜60 のいずれか 1本を " H " 、 残りを " L " とし、 プリデコーダ 586ば、 信号線 6015〜6017のいずれか 1本を "H " 、 残りを " L " とし、 選択すべきヮ一ド線に対応した NAND回路の出力を " L " 、 そ の他の NAND回路の出力を "H " にする。 また、 消去時、 セクタ 5731〜5733のいずれかが選択される場合に は、 プリ デコーダ 585は、 信号線 601,〜60 の全てを " H " 、 プリ デコーダ 586は、 信号線 6015〜6017のいずれか 1 本を " H " 、 残り を " L " と し、 選択すべきセクタのワー ド線に対応して設けられて いる NAND回路の出力が " L " 、 その他の NMD回路の出力が " H " と される。
また、 この第 23実施例では、 第 85図において、 読出し時、 消去信 号 ERASE= " L " とされる。 こ こに、 例えば、 ワー ド線 Wいが選択 される場合には、 NAND回路 588iの出力 = " L " 、 NAND回路 5882〜 5883の出力 = " H " とされて、 ワー ド線 = " H " 、 ワー ド線 Wi 〜WL4 == " L " とされる。
この結果、 AND回路 593の出力 " L " となり、 NOR回路 594は ク ロ ックパルス CLKを通過させるが、 この場合、 電圧線 598は、 接 地電圧 V ssを供給するので、 キ ヤパシタ 595,〜5954及び PMOS ト ラ ン ジスタ δθδ, δΒβ" 5971〜5974からなる回路は、 ワー ド線 WL ,〜WL4 を負電圧 V B Bに引 く ための動作を行う こ とはない。
- これに対して、 消去時には、 消去信号 ERASE - " H " とされる と 共に、 pMOS ト ラ ンジスタ 597,〜5974のソースには、 電圧線 598を介 して、 接地電圧 V S Sに代わり、 負電圧 V B Bが印加される。
こ こに、 例えば、 ヮー ド線 WL,〜WL4 が非選択とされる場合、 即 ち、 セル ' ト ラ ンジスタ 59lH〜5914n について、 消まが行われな い場合には、 NAND回路 δδδ, δδ^の出力 = " Η " とされる。
したがって、 この場合、 ワー ド線 W Wし = " H " 、 AND回路 593の出力 = " H " とされ、 NOR回路 594 の出力は常に " L " とさ れ、 ク ロ ッ クパルス CLKの NOR回路 594の通過は遮断され、 ワー ド 線 WLi Wl^ は " H " 維持される。
他方、 ヮー ド線 WL,〜WL4 が選択される場合には、 即ち、 セル ' トランジスタ 591H〜59 。 について、 消去が行われる場合には、 プリデコーダ 585, 586によりセクタ 573,が選択され、 NAND回路 588! 〜5884の出力は とされる。
この場合において、 ワード線 W " L " であった場合には、 PM0Sトランジスタ 590！ = OFF となるので、 ワー ド線 WL , = " L " を 維持し、 ワード線 WL, = " H " であった場合には、 pMOSトラ ンジス タ 59( =0Nとなるので、 ワード線 KLi - " L " に反転する。
この結果、 この場合には、 AND回路 593の出力 = " L " となり、 NOR回路 594ばクロ ック CLKを反転して通過させることになるので、 ノード 599のレベル及びワード線 WL!〜W のレベルは、 それぞれ、 第 87 B図及び第 87 C図に示すようになる。
このようにして、 ワー ド線 WL!〜W は、 負電圧 V BBに引かれ、 炱電圧 VBBが印加された状態となる。 したがって、 ワード線 WL,〜 WL4 に接続されているセル ' トランジスタ 591Η〜5914 λ について、 チャ ンネル消去を行うことができる。
ここに、 この第 23実施例によれば、 消去時、 選択されたワード線 に負電圧 VBBを印加すべき負電圧バイ アス回路 592を簡単な回 <路で 構成しているので、 全体として簡単な回路でチヤ ンネル消去を行う ことができる。
しかも、 PMOSトラ ンジスタ sgSi sgSaとしてデブリーショ ン型の pMOSトランジスタを使用しているので、 ノ ックゲ一 ト効果により、 PMOSトラ ンジスタ
Figure imgf000094_0001
597,〜5974のしきい電圧が深く なつ ても、 負電圧バイ アス回路 592の正常な動作を確保することができ る。
また、 キャパシタ 595!〜5954はデプリーショ ン型の pMOSトラ ンジ スタで構成しているので、 ノ— ド SOOi eOChが取り得る如何なる レ ベルにおいても、 キャパシタ sgSt のゲー ト ' ソース間の電圧 がしきい電圧以上になる こ とはな く 、 常にチャ ンネルが形成されて いる状態とする こ とができるので、 ク ロ ッ クパルス CLKの振幅を効 率良く ノ ー ド 600,〜600 こ伝達する こ とができる。
第 88図は第 24実施例の要部を示す回路図であり、 この第 24実施例 は、 第 85図に示す 2入力の NOR回路 594の代わり に、 3入力の NOR 回路 602を設け、 この NOR回路 602に AND回路 593の出力、 ク ロ ッ クパルス CLK及び消去時のみ " L " となる選択信号 SLを供給すると 共に、 電圧線 598には負電圧 V BBのみを供給させるよう にし、 その 他については、 第 85図に示す負電圧バイ アス回路 592と同様に構成 した負電圧バイ アス回路 592Aを設け、 その他については、 第 85図 に示す第 23実施例と同様に構成したものである。
第 89 A〜 89 D図は、 セル 59ΐΗ〜5914η について消去を行う ため に、 NAND回路 588,の出力 = " L " 、 NAND回路 588ζ〜5884の出力 = " Η " とされた場合における第 24実施例の動作を説明するための波 形図であり、 第 89Αは選択信号 SL、 第 89B図はク 口 "ノ クパルス CLK、 第 89 C図はノ ― ド 599のレベル、 第 89D図はヮ一ド線 WL,〜WL4 の レベルを示している。
この第 24実施例においても、 第 23実施例と同様に、 消去時、 選択 されたワー ド線に負電圧を印加すべき負電圧バイ アス回路 592 Aを 簡単な回路で構成しているので、 全体と して簡単な回路でチャ ンネ ル消去を行う こ とができる。
また、 第 23実施例と同様に、 パ ッ クゲー ト効果により、 PM0S ト ラ ンジスタ δθδ, δθδ" 597,〜5972のしきい電圧が深く なつても、 負 電圧バイ アス回路 592Αの正常な動作を確保する こ とができ、 また、 ク ロ ックパルス CLKの振幅を効率良く ノ ー ド δΟΟί δΟΟ こ伝達する こ ともできる。
第 90図は第 25実施例の要部を示す回路図であり、 この第 25実施例 は、 第 85図に示す第 23実施例が備える負電圧バイアス回路 592と回 路搆成の異なる食電圧バイアス回路 610を設け、 その他については、 第 85図に示す第 23実施例と同様に構成したものである。
この負電圧バイ アス回路 610において、 611は AND回路、 612は NOB回路、 613はデプリーショ ン型の pMOS ト ラ ンジスタからなるキ ヤ ノ、ンタ、 614はデプリ 一シヨ ン型の PMOSト ラ ンジスタ、 615, 616, 〜61 はェンハンスメ ン ト型の pMOSト ラ ンジスタである。
また、 617は消去時には、 食電圧 VBBを供給し、 読出し時及び書 込み時には、 接地電圧 V S Sを供給する電圧線であり、 消去時、 PMOS ト ラ ンジスタ 615のソースにば負電圧 VBBが印加され、 読出し時及 び書込み時、 PMOSト ラ ンジスタ 615のソースには接地電圧 V ssが印 加される。
なお、 pMOSトラ ンジスタ 616,〜616 は、 読出し時、 ワー ド線
〜W のいずれかが選択され、 この選択されたワー ド線が " H " と された場合に、 これらワード線 WL,〜WL4 が短絡しないように設け られたものである。
この第 25実施例においても、 第 23実施例と同様に、 消去時、 選択 されたヮード線に炱電圧を印加すべき負電圧バイァス回路 610を簡 単な回路で構成しているので、 全体として簡単な回路でチヤ ンネル 消去を行う ことができる。
しかも、 この第 25実施例においても、 pMOSト ランジスタ 614とし て、 デブリーショ ン型の PMOS ト ラ ンジスタを使用しているので、 バ ックゲ一 ト効果により、 PMOSト ラ ンジスタ 614， 615のしきい電圧が 深く なつても、 負電圧バイァス回路 610の正常な動作を確保するこ とができる。
また、 キャパシタ 613はデブリ ーシヨ ン型の PMOSト ラ ンジスタで 構成されているので、 ノー ド 618が取り得る如何なるレベルにおい ても、 キ ャパシタ 613のゲー ト ' ソース間の電圧がしきい電圧以上 になる こ とはな く 、 常にチャ ンネルが形成されているので、 ク ロ ッ クパルス CLKの振幅を効率良く ノー ド 618に伝達する こ とができ る。 第 91図は第 26実施例の要部を示す回路図であり、 この第 26実施例 は、 第 90図に示す 2入力の NOR回路 612の代わりに、 3入力の N OR 回路 619を設け、 この NOR回路 619に AND回路 611の出力、 ク ロ ッ クパルス CLK及び消ま時のみ " L " となる選択信号 SLを供給すると 共に、 電圧線 617には負電圧 V B Bのみを供給させるようにし、 その 他については、 第 90図に示す負電圧バイ アス回路 610と同様に構成 した負電圧バイ アス回路 610 Aを設け、 その他については、 610に 示す第 25実施例と同様に構成したものである。
この第 26実施例においても、 第 25実施例と同様に、 消ま時、 選択 されたワー ド線に負電圧を印加すべき負電圧バイ アス回路 610 Aを 簡単な回路で構成しているので、 全体として簡単な回路でチヤ ンネ ル消去を行う ことができる。
また、 第 25実施例と同様に、 バックゲー ト効果により、 P M O Sト ラ ンジスタ 614 , 615のしきい電圧が深く なつても、 負電圧バイ アス回 路 610 Aの正常な動作を確保することができ、 また、 ク。 ックパル ス CLKの振幅を効率良く ノー ド 618に伝達するこ とができる。
第 92図は本発明の半導体記憶装置の第 27実施例の要部を示す回路 図であり、 この第 27実施例は、 A N D回路 593の出力端を、 n + 拡散 層 620を介して、 キ ャパシタ 595 ,〜595 4及び P MO S ト ラ ンジスタ 596 , 〜5964、 597 ,〜5974が形成されている n ゥエル 621に接続し、 その ' 他については第 85図に示す負電圧バイ アス回路 592と同様に構成し
, た負電圧バイ アス回路 592 Bを設け、 その他については、 第 85図に 示す第 23実施例と同様に構成したものである。
ここに、 第 93図は第 92図に示す A— A ' 線に沿った断面図であり、 図中、 622ば P型シリ コ ン基板、 623ばフィール ド酸化膜、 624は P + 拡散層からなる ドレイ ン、 625は P + 拡散層からなるソース、 626はゲー ト酸化膜、 627はポリ シリ コ ンからなるゲー ト、 628〜 631 はアルミ ニウムからなる配線層、 632は絶緣層である。
この第 27実施例によれば、 第 23実施例と同様に、 消去時、 選択さ れたヮ一ド線に食電圧を印加すべき食電圧バイァス回路 592 Bを簡 単な回路で構成しているので、 全体として簡単な回路でチャネル消 去を行う こ とができる。
また、 第 23実施例と同様に、 バックゲー ト効果により、 PM0Sトラ ンジスタ δθ^ δθβ" 597,〜5974のしきい電圧が深く なつても、 負 電圧バイァス回路 592 Βの正常な動作を確保することができ、 また、 ク ロ ックパルス CLKの振幅を効率良く ノ一 ド ^^〜^(^ こ伝達する こともできる。
また、 この第 27実施例によれば、 消去時、 キヤバシタ SSS! S 及び pMOSトラ ンジスタ SSSi SSS^ 5971〜5974が形成されている n ゥエル 621のバイ アス電圧を AND画路 593の出力で接地電圧 V ssと するようにしているので、 pMOS ト ランジスタ SSS! SSS δθ ^ δθΤ のゲー ト酸化膜に加わる電界を緩和し、 バックゲー ト効果によつて、 pMOSト ラ ンジスタ 596,〜5964、 5971〜5974がカ ツ ト ' オフするおそ れを回避することができる。
第 94図は第 28実施例の要部を示す回路図であり、 この第 28実施例 は、 第 92図に示す 2入力の NOR回路 594の代わりに、 3入力の NOR 回路 601を設け、 この NOR回路 601に AND回路 593の出力、 ク ロ ッ クバルス CLK及び消去時のみ " L " となる選択信号 SLを供給すると 共に、 電圧線 598には負電圧 VBBのみを供給させるようにし、 その 他については、 第 92図に示す負電圧バイ アス回路 592 B と同様に構 成した食電圧バイ アス回路 592 Cを設け、 その他については、 第 92 図に示す第 27実施例と同様に構成したものである。
こ の第 28実施例において も、 第 27実施例と同様に、 消去時、 選択 されたワー ド線に負電圧を印加すべき負電圧バイ アス回路 592 Cを 簡単な回路で構成している ので、 全体と して簡単な回路でチャ ネル 消去を行う こ とができる。
また、 第 27実施例と同様に、 バッ クゲ一 ト効果により、 PMOS ト ラ ンジスタ 596 ,〜 5964、 597,〜5974の しきい電圧が深く なつて も、 負 電圧バイ アス回路 592 Cの正常な動作を確保する こ とができ、 ま た. ク ロ ッ クパルス CLKの振幅を効率良く ノ ー ド 600!〜60( に伝達する こ とができ る。
また、 この第 28実施例によっても、 消去時、 PMOS ト ラ ンジスタ 596,〜5964、 597,〜597 のゲー ト酸化膜に加わる電界を緩和し、 バ ッ クゲー ト効果により PMOS ト ラ ンジスタ 596,〜 5964、 597,〜 5974が カ ツ ト · オフするおそれを画避する こ とができ る。
以上のように、 本発明の第 7 の態様の負電圧バイ ァス回路によれ ば、 簡単な回路で負電圧を得るこ とができ、 これを例えば、 チャ ン ネル消ま方式のフラ ッ シュ ' メ モ リ において、 ヮ一 ド線を負電圧に バイ アスするための負電圧バイ アス回路と して適用する場合には、 全体と して簡単な回路構成でチヤ ンネル消去を行う こ とができ る。
また、 キ ャパシタをデプリ ーショ ン型の pM I S ト ラ ンジスタで構成 する場合には、 ゲー ト · ソース間の電圧がしきい電圧以上になる こ とはな く 、 常にチヤ ンネルが形成されている状態とする こ とができ、 ク ロ ッ クパルス CLKの振幅を効率良く ノ ー ドに伝達する こ とができ る。
また、 pMIS ト ラ ンジスタ 11, 12が形成されているゥエル又は基板 のバイ アス電圧を接地電圧とするよう に構成する場合には、 PMIS ト ラ ンジスタのゲー ト酸化膜に加わる電界を緩和し、 バッ クゲー ト効 果により pMISトラ ンジスタがカ ツ ト · オフするおそれを回避する こ とができる。
また、 第 6 の態様のフラ ッ シュメ モ リによれば、 負電圧バイ ァス 回路を、 セル ' トラ ンジスタを選択するワー ド線を負電圧にバイ ァ スする負電圧バイ ァス回路として使用しているので、 全体として簡 単な回路構成でチヤネル消去を行う ことができる。
これまでの説明から明らかなように、 フラ ッ シュメモリでは、 メ モリ セル ト ラ ンジスタの電極電圧が読出しモー ドと書き込み （又は 消去） モードで異なるため、 各モードごとに内部電源電圧の切換え を行なう必要がある。
第 95図は、 従来の代表的な内部電源切換え回路の構成図であり、 650は例えば十 5 Vの電位を有する外部電源 （ Vcc) が加えられる 電源線 （以下、 外部電源線） 、 651は例えば + 12Vの電位を有する 外部電源 （ VPP) が加えられる電源線 （以下、 外部電源線） 、 652 は図示しないロウデコーダを介してメ モリ セル ト ラ ンジスタのコ ン トロール電極に接続される内部電源 （ VP I) 用の電源線 （以下、 内 部電源線） である。
外部電源線 650と内部電源線 652の間には、 信号 G t が Hレベル のときにオンとなる M0Sト ラ ンジスタ 653が接続され、 また、 外部 電源線 651と内部電源線 652の間には、 信号 G2 が L レベルのとき にオンとなる M0Sトラ ンジスタ 654と、 上記 ト ラ ンジスタ 653がォ フのときにオンとなる相捕関係の M0Sト ラ ンジスタ 655とがノ一 ド n60を介してシリ ーズに接続されている。 なお、 653は nチャネル のデプリ一ショ ンタイ プ、 654及び 655は P チャネルのェンハンス メ ン トタイプであり、 ト ラ ンジスタ 654のゥエル （ ηゥエル） は舛 部電源線 651に、 トラ ンジスタ 655のゥエル （ η ゥエル） は内部電 源線 652に接続されている。 こ のよ う な構成によれば、 信号 及び信号 G2 を H レベルにす る と、 ト ラ ンジスタ 653がオ ン、 ト ラ ンジスタ 654及び 655がオ フ するから、 内部電源線 652に外部電源線 650の電位 （ V cc ； ÷ 5 V ) を現すこ とができ、 また、 この逆に、 信号 G , 及び信号 G2 を L レ ベルにする と、 ト ラ ンジスタ 653がオ フ、 ト ラ ン ジスタ 654及び 655 がォンするから、 内部電源線 652に外部電源線の電位 （ V„ ； 十 12 V ) を現すこ とができる。 従って、 読出しと書き込みの各モー ドご とに信号 及び信号 G 2 の レベルを制御すれば、 各モー ドに適合 した電位 （ V cc又は VFP) を有する内部電源電圧 （ V P I ) を生成す る こ とができ る。
第 96図は従来例の実際のタイ ミ ングチ ャー トである。 読出しモー ドでは、 信号 G , が H レベル （ V c c ； 十 5 V ) 、 信号 G 2 が H レべ ル （ V PP ; +12V ) であ り 、 これによ り 、 V P I = V CC ( + 5 V ) と な っている。
書き込みモー ドに移行する際は、 まず、 信号 を L レベルに し て ト ラ ンジスタ 653をオフ、 ト ラ ンジスタ 655をオ ンにした後、 信 号 G2 の レベルを徐々 に L レベルへと低下させてい く 。 こ の と き ノ ー ド η 60の電位は、 オ ン状態の ト ラ ンジスタ 655によって V F , ( + 5 V ) になる。 時間が経過し、 信号 G 2 の レベルが ト ラ ンジスタ 654 をオ ンさせる程度まで下がると、 こ の ト ラ ンジスタ 654を通して外 部電源線 651とノ ー ド η 60の間が接続される。 こ のノ ー ド η 60は、 既にオ ン状態となっている ト ラ ンジスタ 655を通して内部電源線 652 と接続されているから、 結局、 外部電源線 651から内部電源線 652 へと電流が流れ、 VP Iが V PF ( +12 V ) へと切り換えられる。
ここで、 書き込みモー ドへの移行の際に信号 G 2 のレベルを徐々 に低下させるのは、 以下の理由による。
すなわち、 信号 G z の レベル （ ト ラ ンジスタ 654のゲー ト レベル） を即座に L レベル （ 0 V ) にすると、 この トラ ンジスタ 654には VPP ( +12 V ) .とゲー ト レベル （ 0 V ) との間の大きな電位差に対 応した多量のチヤンネル電流 i ch2 が流れ、 このときの トラ ンジス タ 655のチャネル電流 i ch3 は、 ノード n 60の電位 （このときは+ 5 V ) とゲー ト レベル （ 0 V ) との間の比較的小さな電位差に対応 した少量の電流しか流すことができないため、 残余の電流 （ i 一 i Ch3)が トラ ンジスタ 655のソース領域 （ノ ー ド n 60側） の P チ ャ ンネル拡散層から nゥエルへと流れ込み、 大きな基板電流が発生 してしまう。
その結果、 寄生 ρηρηサイ リスタ （parasitic pnpn thyristor) 力 ォン状態になって M0Sデバイスを低ィ ンピーダンス状態に固定する といった致命的な現象、 いわゆるラ ッチアップ （latch up) 現象を 引き起こし易くなる。
ここでラ ッチァッブ発生の機構について簡単に説明する。 第 97図 は、 第 95図の内部電源切換回路における ト ラ ンジスタ 654と 655の 部分の構造を示す図であり、 その等価回路を第 98図に示す。 第 97図 と第 98図の符号は対応しており、 第 98図に従ってラ ツチアップの発 生を説明する。 図において Θは電子、 Θは正孔の流れを示す。
G 1 = 0 v , G 2 = VFPから G 2 = 0 V になり、 i Q2, i Q3が流 れる。 VPIの電位となっている N- WELL 662より、 ノー ド n60が 0.7 V く らい以上浮く と、 Ρ + Ν接合が順方向にバイアスされたことに なり、 経路①のように Ρ + から正孔が N-WELL 662へ注入される。 こ の正孔は -WE "内では少数キャ リアであり、 拡散によってゥエル境 异に達し P- SDB 660 に流れ込む。 P- SirB 660 内では正孔は多数キヤ リアとして P + コ ンタク 卜 669へ流れ込む。
このとき、 この P + コ ンタク ト 669と他の周辺に存在する N ch Tr 680のソース N+ 668 の間に存在する抵抗 676で基板電位が部分 的に上昇する。 N + 668 付近の基板電位が V ssより 0.7 V く らい以 上上がる と、 N + P接合が順方向にバイ アスされる。 その結果、 ② のよう に N + 668 から P-SUB 660 へ電子が注入され、 これが拡散に より ゥエル境界に到達して、 N-WELL 662の N + 667 コ ンタ ク トに流 れ込む。 この電流と抵抗 678による電圧降下で、 P ch Tr 655のソ ース P + 665 付近の N- WELL電位が低下する。 これにより、 この
P + N接合が順方向になり、 ③のよう に再び P + 665 から N- WELL 662 へ正孔が注入され、 これが再び基板電流を増加させる という正帰還 が繰返される。
また、 基板電位の上昇により、 N + 668 から P-S UB 660 へ注入さ れた電子は④のよう に P- S UB 660 内を拡散によって移動し、 V P Pの 電位となっている N-WELL 661へ流れ込む。 N-WE LL 661内では電子は 多数キャ リ アとして N + 663 へ流れ込む。 このとき、 N + 663 コ ン タク 卜 と P ch Tr 654のソース P + 664 の間に存在する抵抗 679に よる電圧降下で N- WELL 661電位が部分的に低下する。 P + 664 付近 の N-WELL 661電位が V PPより 0.7 V く らい以上下がる と P N接合 が順方向にバイ アスされる。 その結果、 ⑤のよう に P + 66 から N-WELL 661へ正孔が注入されこれが拡散により ゥエル境界に到達し て、 P-SUB 660 の P + 669 コ ンタ ク トに流れ込む。 この電流と抵抗 676により基板電位を上昇させる。
これにより、 N+ P接合が順方向にバイ アスされ、 再び④のよう に N+ から P- SUB へ電子が注入される という正帰還が繰返される。
この結果、 V PP 651から V ssに過大電流が定常的に流れてラ ッチ ァ ップ状態となる。
従来技術では、 信号 G 2 のレベルを徐々に低下させる こ とにより、 i ch2 の急激な増加を避け、 基板電流を抑制してラ ッチア ップ現象 の発生を防止している。 しかしながら、 かかる従来の半導体メモリの内部電源切換え回路 にあっては、 読出しモー ドと書き込みモー ドの間にラ ッチア ップ現 象を回避するための待ち時間を確保する必要があり、 かかる待ち時 間には、 信号 のレベル低下の時定数や、 ト ランジスタの製造誤 差等を吸収するためのマージンが含まれるから、 モード切換えを高 速化できず、 例えば、 読み書き自在な高速外部記憶装置を実現しよ う とする場合の障害となっていた。
本発明の第 8の態様である内部電源切換回路は、 上記のような問 題点を解決するものであり、 フラ ッ シュメ モ リ等内部電源の電圧レ ベルを切り換える半導体メ モリに有効である。
図 99は第 8の態様の内部電源切換回路の原理説明図である。 図 1 に示すように、 本発明の第 8の態様の内部電源切換面路は、 ドレイ ン電極又はソース電極の一方を第 1電源線 701に接続し、 他方を第 2電源線 702に接続した nチャンネルの第 1 M0 Sト ラ ンジスタ 704 と、 ドレイ ン電極又はソース電極の一方及びゥエルを第 1電源線 701 の電位 V c cより も高い電位 V P Pの第 3電源線 703に接続し、 他方を ノード n 70に接続した P チャ ンネルの第 2 M0Sト ラ ンジスタ 705と、 ドレイ ン電極又ばソース電極の一方を前記ノ一ド η 70に接続し、 他 方及びゥエルを前記第 2電源線 702に接続した Ρ チヤ ンネルの第 3 M0Sトラ ンジスタ 706とを備える半導体メ モリ の内部電源切換え回 路において、 ドレイ ン電極又はソース電極の一方を第 3電源線 703 に接続し、 他方を第 2電源線 702に接続した ηチャ ンネルの第 4 M0Sトラ ンジスタ 707を備えたことを特徴とする。
上記の回路では、 読出しモ一ドから書き込みモ一ドへの移行途中 において、 ηチャ ンネル トラ ンジスタ 707がオン状態になると、 こ の ηチャ ンネル トラ ンジスタ 707を通して第 2電源線 702の電位 V P Iが第 1電源線 702の電位 V c c以上に持ち上げられ （持ち上げ電 位は n チャ ンネル ト ラ ンジスタ 707のゲー ト電位に依存する ） 、 そ の持ち上げられた V p ,がォ ン状態の P チヤ ンネル ト ラ ンジスタ 706 を通してノ一ド n 70に伝えられる。
したがって、 モー ド移行途中のノ ー ド n 70の電位が少な く と も V c c以上に高められるから、 p チ ャ ンネル ト ラ ンジスタ 705の ドレ イ ン一ソース間電圧 （ n 70の電位と V P Pの電位の差に相当） を小さ く して p チャ ンネル ト ラ ンジスタ 705のチャ ネル電流を抑制する こ とができ る。 また、 p チャ ンネル ト ラ ンジスタ 706のゲー ト ー ソ一 ス間電圧 と の電位の差に相当） を大き く して P チ ャ ンネ ル ト ラ ンジスタ 706のチャ ネル電流能力を増大する こ とができ る。 その結果、 P チャ ンネル ト ラ ンジスタ 706のチ ャ ネル電流との収支 バラ ンスをとる こ とができ、 基板電流を抑えてラ ッチア ッ プ現象の 発生を確実に防止できる。
このよ う に、 第 8 の態様の内部電源切換回路では、 p チャ ンネル ト ラ ンジスタ 705のゲー ト レベルを即座に L レベルに して も ラ ツ チ ア ップ現象を引き起こさないので、 モー ド移行時の待ち時間を、 ノ ― ド n 70のレベルを持ち上げる程度の少ない時間にするこ とができ、 例えば、 読み書き自在な高速外部記憶装置の実現に寄与する有用な 内部電源切換え技術を提供できる。
以下、 第 8 の態様の実施例にあたる第 29実施例を図面に基づいて 説明する。
第 100図〜第 108図は本実施例を示す図であり、 フ ラ ッ シュ メ モ リ への適用例である。
まず、 構成を説明する。 第 100図において、 71 1はフ ラ ッ シュメ モ リ （以下 EEPR0M ) であり、 EEPR0 M 71 1は、 ロ ウ （行） ア ド レスバ ッ ファ 712、 コ ラ ム （列） ア ド レスノ ソ フ ァ 713、 ロ ウプリ デコ ー ダ 714、 コ ラ ムプリ デコーダ 715、 ロ ウデコ ーダ 716、 コ ラ ムデコ ーダ 717、 メ モリ セルァレィ 718、 コ ラムゲー ト 719、 センスア ン プ 720、 ライ トアンプ 721、 データァゥ トバッファ 722、 デ一タイ ンノ Nッファ 723、 ィ レーズァ ンプ 724、 コ ン ト ロール回路 725、 コ ン トロールバッファ 726、 内部電源切換え回路 727、 及び高電圧検 出回路 728を含んで構成される。 なお、 729は複数ビッ 卜のロウァ ドレス信号端子、 730は複数ビッ トのコ ラムア ドレス信号端子、 731 はデータィ ン Zァゥ 卜兼用端子、 732は各種のコ ン ト ロール信号端 子、 733は書き込み用の高電圧電源 （ VPF ) 端子である。
ここで、 内部電源切換え回路 727は、 高電圧検出回路 728の出力 に応じて 2つの外部電源電圧 （ V C C, V PP) の 1つを選択し、 内部 電源電圧 （ VF r ) として出力するもので、 内部電源電圧 （ VF I ) は、 この例でば、 ロウデコーダ 716、 コ ラムデコーダ 717、 ライ トアン プ 721及びィ レーズア ンプ 724に供給されている。
第 101図はロウデコーダ 716の構成図であり、 ロウデコーダ 716 は、 ロウプリデコーダ 714からの信号をゲー トに受ける複数個の n チャネル M0S (以下 nMOS) ト ラ ンジスタ 760〜762 と、 負荷素子と しての nMOSトランジスタ 763とを内部電源電圧 （ V Fr ) とグラ ン ド ( 0 V ) 間に接銃し、 760〜762 の全てがォン状態のとき、 すなわ ちロウプリデコーダ 714からの信号が全て Hレベルのときに、 P チ ャネル M0S (以下 pMOS) ト ラ ンジスタ 764と nMOSト ラ ンジスタ 765 からなる CMOSィ ンバータゲー ト 716 a の出力に内部電源電圧 （ VF I ) を現すものである。 ここで、 CMOSィ ンバータゲー ト 716 a の出力
( V P【又ば 0 V ) は、 メ モリ セルアレイ 718のワード線に接続され ており、 このワード線を介してメモリセルアレイ 718内部の行単位 のメモリ トランジスタのコ ン ト ロールゲー トに与えられる。
第 102図はコ ラムデコーダ 717の構成図であり、 コ ラムデコーダ 717は、 コ ラムプリデコーダ 715からの信号をゲー トに受ける複数 個の nMOS ト ラ ンジスタ 766, 767と、 負荷素子と しての nMOS ト ラ ンジ スタ 768とを内部電源電圧 （ V P I ) とグラ ン ド （ 0 V ) 間に接続し、 766, 767の全てがオ ン状態のとき、 すなわちコ ラムプリ デコーダ 715 からの信号が全て H レベルのときに、 pMOS ト ラ ンジスタ 769と nMOS ト ラ ンジスタ 770からなる CMOSイ ンバ一タゲー ト 717 a の出力に内 部電源電圧 （ V F I ) を現すものである。 こ こで、 CMOSィ ンバータゲ ー ト 717 a の出力 （ V P,又は 0 V ) は、 コ ラ ムゲー ト 719内のビ ッ ト線選択 ト ラ ンジスタ のゲー ト に与えられる。
第 103図はライ トア ンプ 721の構成図であり、 ライ トア ンプ 721 は、 コ ン ト ロール回路 725からの書き込みモー ドを示す信号とデー タ イ ンバッファ 723からの書き込みデータが共に H レベルのときに オ ン状態となる 2個の nMOS ト ラ ンジスタ 771, 772と、 負荷素子と し ての nMOS ト ラ ンジスタ 773とを内部電源電圧 （ V P I ) とグラ ン ド
( 0 V ) 間に接続する と共に、 pMOS ト ラ ンジスタ 774及び nMOS ト ラ ンジスタ 775からなる CMOSイ ンバータゲー ト 721 a と、 出力段の 1 個の nMOS ト ラ ンジスタ 776とを備え、 2個の nMOS ト ラ ンジスタ 771 ,
772が共にオ ン状態となったときに、 出力段の ト ラ ンジスタ 776を 通してコ ラムゲー ト 719のビ ッ ト数に内部電源電圧 （ V F 1 ) を供給 する ものである。
第 104図はィ レーズア ンプ 724の構成図であり、 ィ レーズア ンプ 724は、 コ ン ト ロール回路 725からの消去モー ドを示す H レベルの 信号に応答してオ ン状態になる nMOS ト ラ ンジスタ 777と、 負荷素子 と しての nMOS ト ラ ンジスタ 778とを内部電源電圧 （ V P 1 ) とグラ ン ド （ 0 V ) 間に接続すると共に、 PMOS ト ラ ンジスタ 779と nMOS ト ラ ンジスタ 780からなる CMOSイ ンバ一タゲー ト 724 a、 pMOS ト ラ ンジ スタ 781と nMOS ト ラ ンジスタ 782からなる CMOSイ ンバ一タゲー ト
724 b、 及び pMOS ト ラ ンジスタ 783と nMOS ト ラ ンジスタ 784からな る CMOSイ ンバ一タゲー ト 724 cをそれぞれ内部電源電圧 （ V P I ) と グラ ン ド （ 0 V ) 間に接統して構成する もので、 nMOSト ラ ンジスタ 777がオン状態のときに、 メ モ リ セルア レイ 718のメ モリ セル ト ラ ンジスタの各ソース電極に内部電源電圧 （ VPr ) を一括して与える ものである。
第 105図及び第 106図は、 内部電源切換え回路 727及び高電圧検 出回路 728の構成図である。 第 105図において、 > B 2 は、 第 106図の Β 3 , B 4 と共に、 内部電源切換え回路 727を構成する 4 つのブロ ックを便宜的に表している。 ブロ ック B , は、 先に説明し た第 99図の構成と同一であり、 ここでは第 99図と同じ回路符号を使 用する。
すなわち、 701ば外部電源 V cc用の電源線 （第 1電源線） 、 702 は内部電源 V P I用の電源線 （第 2電源線） 、 703は外部電源 V PP (但し、 V PF》 V cc) 用の電源線、 704はドレイ ン電極又はソース 電極の一方を第 1電源線 701に接続し、 他方を第 2電源線 702に接 繞した nチャネル型の第 1 M0Sト ランジスタ、 703はドレイ ン電極 又はソース電極の一方及びゥエルを第 3電源線 703に接続し、 他方 をノー ド n 70に接続した P チャネル型の第 2 M0Sト ラ ンジスタ、 706 はドレイ ン電極又ばソース電極の一方を前記ノ一ド n 70に接続し、 他方及びゥエルを前記第 2電源線 702に接続した P チャネル型の第 3 M0Sトランジスタである。 ここで、 707はドレイ ン電極又はソ一 ス電極の一方を第 3電源線 703に接続し、 他方を第 2電源線 702に 接続した nチャネル型の第 4 M0S ト ラ ンジスタであり、 本実施例の ポイ ン トとなる回路要素である。
ブロ ッ ク B 2 〜 B 4 は、 上記の各 M0S ト ラ ンジスタ 704〜了 07 の オン Zオフを制御するための信号 , Gz 及び G3 を発生する部' 分であり、 ブロ ック B 3 は、 高電圧検出回路 728の出力に応答して、 論理振幅がほぼ 0 V〜 V C Cまでの信号 G , と論理振幅がほぼ 0 V〜 V P Pまでの信号 G 4 を発生する部分、 ブロ ッ ク B 4 は信号 G 4 の遅 延信号 G 2 を発生する部分である。
なお、 高電圧検出回路 728は、 V P Pの電位が、 少な く とも pMOS ト ラ ンジスタ 785のしきい値電圧 V thと pMOS ト ラ ンジスタ 786のしき い値電圧 V T Hとを足した分だけ V C Cの電位より も高いとき （ V P P》
V cc) に、 PMOS ト ラ ンジスタ 786と nMOS ト ラ ンジスタ 787からなる CMOSイ ンバ一タゲー ト 728 a の出力に、 ほぼ V F P— 2 V t h相当の H レベルを表し、 そのレベルを 2段のイ ンバータゲー ト 728 b , 728 c
o
を介して同相で出力する ものである。
また、 ブロ ッ ク B 3 は、 高電圧検出回路 728の出力が H レベルの とき、 すなわち V PP》 V ccのとき、 NORゲー ト 734、 NANDゲー ト 7 35、 イ ンバ一タゲー ト 736， 737及びキャパシタ 821， 822からなる状 態保持回路 748の 2 つの出力ノ ー ド a , b に L レベルを表し、 一方 のノ ー ド a のレベルを 2段のィ ンバ一タゲー ト 738, 739を介して同 相で取出し、 これを信号 G , と して出力する と共に、 他方のノ ー ド b のレベルを 4段のイ ンバータゲー ト 740〜 743 を介して同相で取 出し、 信号 G 4 と して出力する ものである。 なお、 790〜 793 は nMOS ト ラ ンジスタ、 794〜 797 は pMOS ト ラ ンジスタである。
こ こで、 イ ンバータゲー ト 739の電源電圧は V ccとグラ ン ド （ 0
V ) であり、 信号 G , の論理振幅はほぼ 0 V〜 V "である。 また、 イ ンバ一タゲー ト 741, 742， 743の電源電圧は V FPとグラ ン ドであ り、 信号 G 4 の論理振幅はほぼ 0 V〜 V PFである。 さ らに、 図示を 略すが、 ブロ ッ ク B 4 から取り出される信号 G 2 の論理振幅もほぼ 0 V〜 V PPである。 V PP》 V ccのときには、 信号 d , G z 及び G 4 が共に 0 V となるが、 これ以外のときには、 信号 G , がほぼ V C C相 当、 信号 G 2 及び G 4 がほぼ V F P相当となる。 ブロ ック B 2 は公知のブー トス トラ ップ回路を構成するもので、 信号 G 4 の論理振幅 0 V〜 VPFを拡大 （ここでは、 0 V〜VPP十 Vth) した信号 G3 (但し逆相） を発生するものである。 第 105図 において、 800〜810 は nMOSト ラ ンジスタ、 811〜814 は pMOSトラ ンジスタ、 830, 831はキャパシタ、 744は ト ラ ンジスタ 805と 811 で搆成されるイ ンバ一タゲー ト、 745は ト ランジスタ 810と 814で 構成されるイ ンバータゲー ト、 746は ト ラ ンジスタ 808と 813で構 成されるイ ンバータゲー ト、 747は トランジスタ 807と 812で構成 されるィ ンバータゲー トである。
第 107 A図から第 107 G図はブロ ック B z における信号 G3 の生 成過程を示す波形図である。 この図において、 信号 G4 が立ち下が ると、 イ ンバータゲー ト 744の出力ノード η Πの電位が V PPへと上 昇し、 同時に、 ィ ンバータゲー ト 745の出カノード n 72の電位が 0 Vへと下降する。 ノー ド n 71の電位変化に伴ってノー ド n76の電位 が VPP— Vth ( Vthはトランジスタ 804のしきい値電圧） まで上舁 し、 コ ンデンサ 831がその電位で充電される。 一方、 ノード n72の 電位変化 （ VPP→ 0 V ) に伴ってコ ンデンサ 830の電荷が放電され、 ノ一ド η"Γ3の電位がコ ンデンサ 830の容量と ト ラ ンジスタ 809のチ ャネル抵抗で与えられる時定数カーブに沿って下降を始め、 ノー ド η73の電位がィ ンバ一タゲ一 ト 746のしきい値を下回つた時点で、 ノ一ド η74の電位が 0 Vへと下降して トランジスタ 806がオフ状態 になる。
トラ ンジスタ 806がオフすると、 ノー ド η 75の電位が VPF— 2 Vti ( 2 Vthは ト ラ ンジスタ 804と 800のしきい値電圧） まで上昇し、 これにより、 ノ ー ド n76の電位がノ ー ド n75の電位コ ンデンサ 831 の両端電圧を加えた電位まで上昇する。 すなわち、 ノー ド η76の電 位が上昇することにより、 ノ一ド II 75の電位がノ一ド η 76の電位
0 8 _ V th ( V thは ト ラ ンジスタ 800のしきい値電圧） まで上昇するか ら、 最終的に、 ノ ー ド n 75の電位は V "まで、 ま た、 ノ ー ド n 76の 電位はノ ー ド n 75の電位にコ ンデ ンサ 831の両端電圧を加えた電位 まで上昇する こ とになり、 その結果、 信号 G 4 の論理振幅 0 V〜 V F を拡大 （こ こでは、 0 V〜 V P P + V t h) した信号 G 3 が生成される。 第 108図はブロ ッ ク B , の動作波形図であり、 読出しモー ドから 書き込みモー ドへ移行する際の内部電源電圧 V F 1の切換え過程を示 す図である。
この図において、 読出モー ド期間中は、 信号 → V C C、 信号 G 2 → V FP、 信号 G 3 → 0 Vであり、 ト ラ ンジスタ 704だけがォンにな つている。 従って、 読出しモー ド期間中は V P I = V c cである。
書き込みモー ドに移行するには、 まず P期間において、 信号 G t を 0 Vに して ト ラ ンジスタ 704をオフ、 ト ラ ンジスタ 706をオ ンに し、 V P I = V c cを保持する と共に、 ト ラ ンジスタ 706を通してノ ー ド n 70の電位を V FP ( = V cc) まで引き上げる。 次いで、 期間 Qで 信号 G 4 を 0 Vにして信号 G 3 を V PP + V thまで立上げ、 ト ラ ンジ スタ 707をオ ンさせる。 これによ り 、 第 3電源線 703から第 2電源 線 702へと電流が流れ、 Q期間における V F 1 + V PPへと上昇する。
ここで、 Q期間におけるノ ー ド n 70の電位は V P 1、 すなわち V PP であるから、 ト ラ ンジスタ 705のソース 一 ド レイ ン間電位差は 0 V である。 従って、 信号 G 2 を 0 Vにしても、 この ト ラ ンジスタ 705 に直ちに大電流が流れる こ とはない。 また、 ト ラ ンジスタ 706のソ —ス （ノ ー ド n 70) の P チャネル拡散層と n ゥ エル間の電位差も同 様に 0 Vとなるから、 ラ ッチア ツプ現象を引き起こす要因となる基 板電流も流れない。 なお、 信号 G 2 を 0 Vに したままの状態で、 メ モ リ セルの実際の書き込み動作を開始する と、 そのセル電流が第 3 電源線 703— ト ラ ンジスタ 705→ n 70→ ト ラ ンジスタ 706→第 2電 潁線 702→〜→メモ リ セルア レイ 718へと支障なく供給される。 以上のように、 本実施例では、 ト ラ ンジスタ 705のゲー ト レベル を速やかに 0 Vに低下させた場合でもラ ッチア ップ現象を引き起こ す恐れがないので、 読出しモー ドから書き込みモー ドへ移行する際 の待ち時間 （第 108図の P + Qに相当） を必要最小限度、 すなわち デバイスの安定動作に必要な短い時間とすることができ、 モード切 換えを高速化して、 例えば、 読み書き自在な高速外部記憶装置の実 現に寄与する内部電源切換え技術を提供できる。
なお、 上記実施例では、 Q斯間における VP Iを最大電位 （ VPF) まで上昇させるために、 信号 G3 の高電位レベルを VFF+ Vthとし ているが、 これに限るものでばない。 少なく とも、 Q期間における VPIを、 V cc以上に高めることができればよ く、 信号 G3 の高電位 レベルを Vcc+ Vth、 又ば Vcc十 Vth〜 VFF+ Vtllまでの間、 若し く ば VPP十 Vth以上としてもよい。
第 8の態様の内部電源切換回路は、 以上のように構成したので、 読出しモードから書き込みモードへの待ち時間を最小にでき、 例え ば、 読み書き自在な高速外部記憶装置の実現に寄与する有用な内部 電源切換え技術を提供できる。
これまでの説明からも明らかなように、 フラ ッシュメ モ リ等の半 導体装置においては基板又はゥエルにバイァス電圧を印加すること が行なわれる。 本発明の第 9の態様はこの基板 （ゥエル） 電位制御 回路に関するものである。
ロウデコーダで負電圧を印加する場合には、 前逮のように （第 38 図及び第 39図参照） 、 拡散層と基板又はゥエルとの間の順バイ アス 電流を防止するため、 駆動部の基板又はゥエルを負電圧にバイァス する。 但し、 書込時及び読出時には、 負電圧を用いないため、 基板 又はゥエルは電源電位 V s sにする。 上記のような基板 （ゥエル） 電位の制御回路として第 109図に示 すような回路が従来使用されていた。 第 109図の回路において、 V B S が基板 （ゥエル） 電圧線であり、 負電圧源 840より出力される負電 圧 V BBと零 （接地） 電圧 V s sとの間で基板 （ゥエル） 電圧線 V B Sに 印加する電圧を切り換えるために P チャ ンネルデプレー シ ヨ ン型 ト ラ ンジスタ 842が使用される。 ト ラ ンジスタ 842のゲー ト電圧を通 常の電源電位 V S Sと V C Cの間で切り換えるこ とによ り、 基板電圧線 V B Sに印加する電圧が切り換えられる。 基板電源線 V B Sに零電圧 V s s が出力される時には、 食電圧源 840は非動作状態になり、 負電圧 V B B を出力しない。
第 109図の回路では電源の切り換えに P チャ ンネルデプレー シ ョ ン型 ト ラ ンジスタ 842を使用しており 、 こ の ト ラ ンジスタ 842の し きい電圧 V thを零電位 V ssと正電位 V ccの間に設定することにより、 制御信号 Gが " H ( V cc) " な らば ト ラ ンジスタ 842はオ フ状態に なり、 " L ( V ss) " な らば ト ラ ンジスタ 842はオ ン状態になる。 第 109図の回路の真理値表を表 9に示す。
表— 9 _ 第 109図の回路の真理値表
Figure imgf000113_0001
第 109図の基板 （ゥエル） 電位の制御回路は、 構造が簡単である という利点があるが、 反面次のような問題点がある。
( 1 ) p チ ャ ンネルデプレーシ ヨ ンを製作するための別工程が必 要であり、 工程が複雑になる。
( 2 ) p チャ ンネルデプレーシ ョ ン ト ラ ンジスタ の しきい電圧 V th を正確に制御する必要があり、 工程管理が難し く なる。 ( 3 ) p チャ ンネル ト ラ ンジスタは IIチャ ンネル ト ラ ンジスタに 比べて面積が大き く なるため、 回路が大き く なる。
( 4 ) 基板 （ゥエル） 電源線 VBSに負電圧 VBBが印加されている 時には、 トランジスタ 842のゲー トには正電圧 V ccが印加される。 そのためゲー ト ド レイ ン間には正電位 V ccと負電位 V BBとの差が印 加されるので印加電圧が大き く なる。 そのためゲー トと ド レイ ン間 の耐圧を高くする必要があり、 耐圧を高くするにはゲー ト配化膜を 厚くする必要があるが、 これにより面積が増大するという問題があ る。
そこで P チャ ンネルデプレ一ショ ン型 ト ラ ンジスタを使用しない 基板 （ゥエル） 電位制御回路として第 110図に示すような回路も従 来使用されていた。 第 110図の回路の真理値表を表 10に示す。
表 10 第 110図の回路の真理: ϋ
Figure imgf000114_0001
第 110図の回路では、 エ ンハ ンスメ ン ト型ト ラ ンジスタのみを用 いるため工程の増加はないが、 基板 （ゥヱル） 電源線 vBSを零電位
V s sにする時には点 n 91の電位を負電圧に保つ必要があり、 そのた めにば常時負電圧源 850から負電圧を出力しなければならない。 従 つて隻電圧源 840は常に動作状態である必要があり、 電力消費が大 き くなるという問題がある。 また上記の問題点のうち （ 3 ) の回路 が大きい、 及び （ 4 ) の大きな耐圧が必要であるという問題点につ いては同様であり解決されない。
以上のように従来の基板 （ゥエル） 電位制御回路は、 チップ面積 が大き く、 スタ ンバイ時の消費電力が大き く、 製造工程が複雑であ るという問題点があり、 これらの問題のない回路が要望されている。 第 111図は上記問題点を解決する本発明の第 9 の態様の基板 （ゥ エル） 電位制御回路の原理構成図である。
第 111図に示すように、 本発明の基板 （ゥエル） 電位制御回路は、 電位制御対象部分に接続される電源線 V B Sに負電圧を出力する負電 圧源（860) と、 基板又はゥエルとソースとが負電源線 V BSに接続さ れ、 ドレイ ンが零電位 V s sを出力する電源に接続される第 1 の nチ ヤ ンネル型 ト ラ ンジスタ 867と、 基板又はゥエルとソースとが負電 源線 V B Sに接続され、 ドレ -イ 1 ンが第 1 の n チャ ンネル型 ト ラ ンジス タ 867のゲー トに接続された第 2の n チャ ンネル型 ト ラ ンジスタ 865
3
と、 第 1 の n チャ ンネル型 ト ラ ンジスタ 867のゲー ト と正電圧 V c c を出力する電源との間に設けられた第 1 スィ ッチ 863と、 第 2の n チャ ンネル型 ト ラ ンジスタ 865のゲー トを、 正電位 V c cのを出力す る電源、 又は零電位 V s sを出力する電源に接続するか、 開放するか の選択が可能な第 2 スィ ッチ 864と、
第 2 の nチャ ンネル型 ト ラ ンジスタ 865のゲ一 ト とソース間に接 続された容量素子 868とを備え、 負電圧を印加しない時には、 前記 負電圧源 860を非出力状態とし、 前記第 1 スィ ツチ 863を接続状態 と し、 前記第 2 スィ ツチ 864を零電位側に接続し、 負電圧を印加す る時には、 まず前記第 1 スィ ッチ 863を開放すると同時に前記第 2 スィ ッ チ 864を正電位側に接続し、 その後前記第 2 スィ ッチ 864を 開放すると共に負電圧源 860を出力状態とすることを特徴とする。 素. LLJHii ^MH真.瑰値表
Figure imgf000116_0001
表 11は第 111図の真理値表である。 上記のよう な制御を行なう こ とにより、 負電圧印加時点 n l Ol の電圧は容量手段 Cに蓄積された 電荷により ト ラ ンジスタ 865の基板 （ゥエル） に対して V c cに保持 されるため、 大きな電圧差が印加される こ となしに ト ラ ン ジス タ 865 のオン状態が維持され、 切換 ト ラ ンジスタ 867がオフ状態になる。 零電圧 V s s印加時には、 ト ラ ンジスタ 865がオフ状態となり、 ト ラ ンジスタ 867がオン状態になって基板 （ゥエル） 電源線を零電位 V s にする。
第 111図の回路はエ ンハ -ン 1 スメ ン ト型 ト ラ ンジスタのみで構成で きるので小型であり、 耐圧の問題 δ もない。
第 112図は第 111図の原理構成図に従って具体化した第 30実施例 の回路構成を示す図である。 第 113図と表 12は第 112図の回路の動 作を示す各部の電圧変化と真理値表であり、 真理値表の状態変化は グラ フの時間軸に対応する。
表 13 114図の回路の 理値 ¾
Figure imgf000118_0001
第 112図の回路においては、 第 1 ス ィ ツチ 877を p チ ャ ンネル ト ラ ンジスタ 877のソース電圧を切り換える こ とで実現しており、 第 2スィ ッチ 864の開閉動作及び第 2 スィ ッ チ 864の端子への電圧の 切換動作を行なう ために正電源 V ccと零電圧源 V ssとの間に直列に 接続された p チ ャ ンネル ト ラ ンジスタ 875と nチ ャ ンネル ト ラ ンジ スタ 876を備えている。 ト ラ ンジスタ 875及び 876のゲ一 トが制御 端子になり、 正電位 V ccと零電位 V s sの振幅信号 G 1 と G 2で制御 される。 870は負電圧発生回路であり、 端子 とノ に相補ク ロ ッ ク信号を入力する こ とにより負電圧を発生する。 ト ラ ンジスタ 878 は、 電源線 V BSを躯動するため、 駆動能力を大き く してある。
第 112図の回路の動作を第 113図及び表 12に従って説明する。 第 1期間では、 G 1 と G 2力く " H " に設定され、 G 3が " L " に設定 され、 端子 871には V ccが印加されている。 そ して負電圧発生回路 870は動作を停止している。 こ の状態から負電圧を印加するために は、 第 2期間において、 G 1 と G 2 を " L " に変化させ、 端子 871 に印加する電位信号 S 3を V ssに変化させる。 これにより n 101 の 電位は " H " レベル、 すなわち V c cに上昇し、 ト ラ ンジスタ 879が オ ン状態になる。 ト ラ ンジスタ 877は信号 S 3が V ssに変化したた めオフ状態になる。 これにより点 n 102 の電位が " L " 、 すなわち Vssになり ト ラ ンジスタ 878がオフ状態になる。
第 3期間では、 G 1 を " H " レベルに変化させ、 負電圧発生回路 870の動作を開始する。 これにより点 n lOl は切り離された状態に なる。 そして第 4及び第 5期間で電源線 VBSの電圧は VBBに向って 降下を始め、 点 n lOl の電位もこの電源線 VBSとコ ンデンサ 880で 結合されているため降下する。 この間 ト ラ ンジスタ 879はオ ン状態 であり、 点 n l02 の電位も降下し、 ト ラ ンジスタ 878はオフ状態の ままである。 ここで点 n 101 の電位はコ ンデンサ 880に蓄積された電荷によつ て定まる電圧分だけ電源線 V BSより高い状態を維持しながら、 電源 線 VBSの電位降下に従って降下する。 しかし点 nlOl の電位が Vss に対してわずかに負電圧になり、 トランジスタ 876のしきい電圧に なるとそれ以上は降下しなく なる。
第 6期間ば負圧印加中に相当し、 こめ時には G 2を " H " レベル にする。
負電圧印加が終了すると、 負電圧発生回路 870の動作を停止し、 端子 871に印加する電位信号 S 3を Vccに変化させる。 する と トラ ンジスタ 877がオン状態になり、 点 11102 の電位が上昇を始める。 これに応じて電源線 VBSの電位も上昇を始める。 この時点 nlOl の 電位は Vssであるため トランジスタ 879ばオフ状態である。 そして 点 102 の電位が上昇するため トラ ンジスタ 878がオン状態になり電 源線 VBSは Vssに接続される。
第 114図ば第 31実施例の基板 （ゥエル） 電位制御回路の構成を示 す図であり、 第 112図の回路とはトランジスタ 877のソースが正電 位 Vccを出力する電源に固定されている点と、 ト ラ ンジスタ 877の ゲー ト電位が制御される点のみが異なり他ば同じである。 動作にお いて第 112図の回路と異なる点は、 ト ラ ンジスタ 877のソースに印 加する電圧を Vssに切り換える替り に、 トラ ンジスタ 877をオフ状 態にする点であり、 この点を除けば第 114図の回路とほぼ同様の動 作を行なう。 表 13に第 114図の回路の動作を示す真理値表を示す。 表 13 第 114図の回路の真理値表
I O. ΛΚ し 1 し ό し d nlOl 1 r 0ί9 n lU^ 1 r 0 ί 0 V BB— Gen.
1 ττ
丄 V B B— c C Π II Tし →L Ur r → IT UN 1-r JJr.
2 負昇圧準備 L し H →H ON →L OFF 未だ停止
3 負昇圧開始 H C VBB 勛作開始
4 V BB+ Vcc V BB>- Vcc 遷移期間
CD 5 VBB< - Vcc
6 負昇圧中 Η Vss 動作中
7 負昇圧終了 し VSS ON →II ON 動作停止
8 V B B ~ s S H Η OFF — H ON 停 止
>： ； ΟΟ
：卜：
なお第 114図の回路を実現する場合、 基板又はゥエルと拡散層間 での順バイァス電流の発生を防止するため第 115図に示すような ト リ プルゥエル搆造を用いる必要があるが、 第 114図の回路であれば- 第 116図のような n基板 Pゥヱル構造が使用できる。
上記の第 30及び第 31実施例では、 第 111図に示した原理構成図の ようにコ ンデンサを使用することにより トラ ンジスタ 865のゲー ト 一ソース間電圧が所定値 （ Vcc) 以上にならないようにしていた。 これによりゲート一ソース間の耐圧を大き くする必要をなく してい た。 しかしコ ンデンサを使用せずにゲー トの電位を制御することに より同等の効果を得ることが可能であり、 その例を第 32実施例に示 す。
第 117図は第 32実施例の基板 （ゥエル） 電位制御回路の構成を示 す図であり、 第 118図はその制御信号と電源線 VBSの電位変化を示 している。
第 117図の回路は、 図示の通り第 111図の回路とほぼ同様の構成 を有するが、 容量手段 868が除かれている。 891と 892は制御端子 であり、 Vssと Vccを論理レベルとする信号 Aと Bが印加される。 第 117図の回路の動作を第 118図のグラフに従って説明する。
第 118図に示すように、 Vss印加時には信号 Aを Vccとし、 信号 Bを Vssにする。 これにより Pチャ ンネルトラ ンジスタ 893がオン 状態に、 nチャンネル トラ ンジスタ 895がオフ状態になるため、 ト ランジスタ 894のゲー ト電位が Vccになり、 トランジスタ 894がォ ン状態になり、 電源線 VBSには Vssが出力される。
VBB印加時には、 信号 Aの電位を Vssに切り換え、 信号 Bの電位 を Vccに切り換える。 これにより トランジスタ 893と 894がオフ扰 態になり、 トラ ンジスタ 895がオン状態になる。 そして負電圧発生 面路を動作させると電源線 VBSの電位は除々に降下する。 そしてそ の電圧が ト ラ ンジスタ 895のしきい電圧以下に低下した時点で信号 Bを V S Sに変化させる。 それでも ト ラ ンジスタ 895はオ ン状態のま まであり、 電源線 V B Sの電位はそのまま降下する。 これにより電源 線 V BSの電位が V BBに低下しても ト ラ ンジスタ 895のゲー ト ー ソ ー ス間に印加される電圧は V S S— V B B、 すなわち一 V B であり、 従来 例に比べて小さ く する こ とができる。
以上説明したよう に、 第 30から第 32実施例に示した基板 （ゥエル） 電位制御回路を使用すれば、 デプレーシ ヨ ン型 ト ラ ンジスタを使用 しないので工程が増加せず、 nチ ヤ ンネル ト ラ ンジスタを使用する ので占有面積が小さ く、 耐圧を改善できるという効果があり、 デバ イ スの小型化及び工程の簡素化により、 歩留り 向上、 信頼性向上及 び低コス ト化が可能になる。
第 85図等に示したよう に、 半導体集積回路装置では、 排他的論理 和及び排他的否定論理和回路が使用される。 こ のよ う な個別の回路 を小型化する こ とにより装置全体の一層の小型化が図れる。
本発明の第 10の態様は小型化でき る排他的論理和 排他的否定論 理和回路である。
まず従来の排他的論理和ノ排他的否定論理和回路を第 119図に示 す。
こ の回路は、 pMIS ト ラ ンジスタ 902が PMIS ト ラ ンジスタ 901を介 して高電位側電源供給線 V ccに接続され、 nMIS ト ラ ンジスタ 903が nMISト ラ ンジスタ 904を介して低電位側電源供給線 V ssに接続され、 pMISト ラ ンジスタ 902と nMIS ト ラ ンジスタ 903とで CMI Sイ ンバータ 905が構成されている。 また、 PMIS ト ラ ンジスタ 907が PM IS ト ラ ン ジスタ 906を介して高電位側電源供給線 V ccに接続され、 nMIS ト ラ ンジスタ 908が nMISト ラ ンジスタ 909を介して低電位側電源供給線 V ssに接続され、 pMIS ト ラ ンジスタ 907と nMISト ラ ンジスタ 908と で CMISイ ンバータ 910が構成されている。
CMISィ ンバ一タ 905の入力端には入力 Rが供給され、 CMISィ ンバ ータ 910の入力端には入力 Rを反転した入力 * Rが供給される。 pMISトラ ンジスタ 901のゲー ト と nMISト ラ ンジスタ 909のゲー ト力 共通に接続され、 これに入力 Sが供給され、 nMISト ラ ンジスタ 904 のゲー ト と pMISト ラ ンジスタ 906のゲー トが共通に接続され、 これ に入力 Sを反転した入力 * Sが供給される。 また、 CMISィ ンバ一タ 905の出力端と CMISイ ンバ一タ 910の出力端が共通に接続され、 こ れから出力 Xが取り出される。
上記構成において、 入力 が ' 1 ' (高レベル） で入力 * Sが f ひ ' （低レベル） のとき、 pMISト ラ ンジスタ 901及び nMISトラ ン ジスタ 904がオフになり、 かつ、 pMISト ランジスタ 906及び nMISト ランジスタ 909がォンになるので、 出力 Xば入力 * Rを CMISィ ンバ ータ 910で反転したもの、 すなわち入力 Rに等しく なる。
また、 入力 Sが ' 0 ' で入力 * Sが ' 1 ， のとき、 pMISトランジ スタ 901及び nMISトラ ンジスタ 904がオンになり、 かつ、 pMISトラ ンジスタ 906及び nMIS トラ ンジスタ 909がオフになるので、 出力 X は入力 Rを CMISィ ンバータ 905で反転したもの、 すなわち入力 * R に等しくなる。
従って、 出力 Xは入力 * Rと入力 * Sの排他的論理和となり、 か つ、 入力 Rと入力 Sの排他的否定論理和となる。
しかし、 第 119図の回路を、 入力 * Rと入力 * Sに対する 2入力 排他的論理和面路として使用するには、 入力 * R及び * Sのみなら ず入力 R及び Sが必要となるので、 入力 * R , * Sまたは入力 R , Sの一方の組しかない場合には、 他方の組の信号を作るために 2個 の CMSィ ンバータが必要となる。 同様に、 第 119図の回路を、 入力 Rと入力 Sに対する 2入力排他的否定論理和回路として使用するに は、 入力 R及び Sのみならず入力 * R及び * Sが必要となる ので、 入力 R > Sまたは入力 * R , * Sの一方の組しかない場合には、 他 方の組の信号を作るために 2個の CMISイ ンバータが必要となる。
したがって、 排他的論理和回路又は排他的否定論理和回路を多用 # する半導体集積回路においては、 第 119図の回路を使用する と回路 が大規模となり、 集積度の向上を阻害する原因となる。
第 120図に第 33実施例の排他的論理和回路を示す。
本実施例の排他的論理和回路は、 図示のよう に、 第 I PMIS ト ラ ン ジスタ 921のソースが高電位側電源供給線に接続され、 第 I n IS ト ラ ンジスタ 922のソースが低電位側電源供給線に接続され、 第 1 pM ISト ラ ンジスタ 921のゲー ト と第 I nMISト ラ ンジスタ 922のゲ一 トが共通に接続されて入力端とされ、 第 I PMIS ト ラ ンジスタ 921の ド レイ ンと第 1 nMISト ラ ンジスタ 922の ド レイ ンが共通に接続され て出力端とされた第 1 CMISイ ンバータ 925と、 ソースが第 1 CMISィ ンバータ 925の入力端に接続され、 該ソースに第 1入力 Rが供給さ れる第 2 PMIS ト ラ ンジスタ 924と、 ド レイ ンが第 1 CMISイ ンバータ 925の出力端に接続され、 ソースが第 2 PMIS ト ラ ンジスタ 924の ド レィ ンに接続され、 ゲー トが第 2 pMIS ト ラ ンジスタ 924のゲー ト に 接続され、 こ のゲー トに第 2入力 Sが供給される第 2 nMIS ト ラ ン ジ スタ 923とを有し、 第 2 pMISト ラ ンジスタ 924の ド レイ ンと第 2 nMISト ラ ンジスタ 923のソース との接続点から第 1入力 Rと第 2入 力 Sとの排他的論理和 Xが出力される。
上記構成において、 入力 S力く ' 1 ' のとき、 nMISト ラ ンジスタ 923 έ がォン、 pMISト ラ ンジスタ 924がォフとなり、 出力 Xは入力 Rを
CMISィ ンバータ 925で反転したものに等し く なる。 また、 入力 Sが き
' 0 ' のとき、 nMISト ラ ンジスタ 923がオフ、 pM I Sト ラ ンジスタ 924 がオンとなり、 出力 Xは入力 Rに等し く なる。 したがって、 出力 X ば入力 Rと入力 Sの排他的論理和となる。
この第 33実施例の排他的論理和回路は、 画路素子が 4倔であり、 第 119図の回路の素子数の半分である。 しかも、 第 1入力 Rの否定 信号 * Rと第 2入力 Sの否定信号 * S とを必要としないので、 入力 * R及び * Sが無い場合に新たに CMISィ ンバータを 2個追加する必 要がない。 したがって、 この排他的論理和回路を用いれば、 半導体 集積回路の集積度を向上させることが可能となる。
第 121図は、 第 34実施例の排他的否定論理和回路を示す。
第 34実施例の排他的否定論理和回路ば、 第 1 PMISトラ ンジスタ 921 のソースが高電位側電源供給線に接続され、 第 1 nMISト ラ ンジスタ 922のソースが低電位側電源供給線に接続され、 第 1 PMISトラ ンジ スタ 921のゲー ト と第 1 ni!ISト ラ ンジスタ 922のゲー トが共通に接 続されて入力端とされ、 第 1 PMIS ト ラ ンジスタ 921の ドレイ ンと第 1 nMISトラ ンジスタ 922の ドレイ ンが共通に接続されて出力端とさ れた第 1 CMISイ ンバータ 925と、 ドレイ ンが第 1 CMISイ ンバータ 925 の入力端に接続され、 ドレイ ンに第 1入力 Rが供給され第 2 nMISト ラ ンジスタ 927と、 ソースが第 1 CMISイ ンバータ 925の出力端に接 続され、 ドレイ ンが第 2 nMISト ラ ンジスタ 927のソースに接繞され、 ゲートが第 2 nMISト ラ ンジスタ 927のゲー トに接続され、 このゲー トに第 2入力 Sが供給される第 2 PMISト ラ ンジスタ 926とを有し、 第 2 pMISトランジスタ 926の ドレイ ンと第 2 nMISトラ ンジスタ 927 のソースとの接続点から第 1入力 Rと第 2入力 S との排他的否定論 理和 * Xが岀力される。
上記構成において、 入力 が 【 1 ' のとき、 nMISトラ ンジスタ 926 がオン、 pMISトランジスタ 927がオフとなり、 出力 * Xは入力 に 等しくなる。 また、 入力 が 【 0 ' のとき、 nMISトランジスタ 927 がオフ、 pMISト ラ ンジスタ 926がォンとなり、 出力 * Xは入力 Rを CMISイ ンバ一タ 925で反転したものに等し く なる。 したがって、 出 力 * Xは入力 Rと入力 Sの排他的否定論理和となる。
この第 34実施例の排他的否定論理和回路は、 回路素子が 4個であ
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り、 第 119図の回路の素子数の半分である。 しかも、 入力 Rの否定 信号 * Rと入力 Sの否定信号 * S とを必要としないので、 入力 * R 及び * Sが無い場合に新たに CMISィ ンバータを 2個追加する必要が ない。 したがって、 この排他的否定論理和回路を用いれば、 半導体 集積回路の集積度を向上させることが可能となる。
第 122図は、 第 35実施例の排他的論理和回路を示す。 第 121図と 同一構成要素には、 同一符号を付してその説明を省略する。
この回路は、 第 121図の排他的否定論理和回路の出力端に、 PMIS ト ラ ンジスタ 931と nMIS ト ラ ンジスタ 932とからなる CMISイ ンバー タ 935の入力端を接続した構成となっており、 CMISイ ンバーク 935 の出力端から、 入力 Rと入力 S との排他的論理和 Xが取り出される。
この排他的論理和回路は、 回路素子が 6個であり、 第 119図の回 路の素子数 8 より も少な く、 しかも、 入力 Rの否定信号 * Rと入力 Sの否定信号 * Sとを必要と しないので、 入力 * R及び * Sが無い 場合に新たに CMISィ ンバータを 2個追加する必要がない。 したがつ て、 この排他的論理和回路を用いれば、 半導体集積回路の集積度を 向上させる こ とが可能となる。
この排他的論理和回路は、 第 120図の排他的論理和回路より も出 力の躯動能力の点で優れている。
第 123図は、 第 36実施例の排他的否定論理和回路を示す。 第 120 b 図と同一構成要素には、 同一符号を付してその説明を省略する。
この回路は、 第 120図の排他的論理和回路の出力端に、 PMIS ト ラ ンジスタ 931と nMIS ト ラ ンジスタ 932とからなる CM I Sイ ンバータ 935 の入力端を接続した構成となっており、 CMISイ ンバ一タ 935の出力 端から、 入力 Rと入力 Sとの排他的否定論理和 * Xが取り出される この排他的否定論理和回路ば、 回路素子が 6個であり、 第 113図 の回路の素子数 8 より も少なく、 しかも、 入力 Rの否定信号 * Rと 入力 Sの否定信号 * Sとを必要としないので、 入力 * R及び * Sが 無い場合に新たに CMISィ ンバータを 2個追加する必要がない。 した がって、 この排他的否定論理和回路を用いれば、 半導体集積回路の 集積度を向上させることが可能となる。
この排他的否定論理和回路は、 第 121図の排他的否定論理和回路 より も出力の駆動能力の点で優れている。
第 124図は、 第 37実施例の排他的論理和回路を示す。
この回路は、 pMISト ラ ンジスタ 940のソースが高電位側電源供給 線 Vccに接続され、 pMISト ラ ンジスタ 940の ドレイ ンが nMISト ラ ン ジスタ 941を介して nMISト ラ ンジスタ 942の ドレイ ンに接統され、 nMISトラ ンジスタ 942のソースが nMISトラ ンジスタ 943を介して低 電位側電源供給線 Vssに接続されている。 また、 nMISト ランジスタ 945の ドレイ ンが PMISト ラ ンジスタ 944を介して高電位側電源供給 線 Vccに接続され、 nMISト ラ ンジスタ 945のソースが PMISト ラ ンジ スタ 946のソースに接続され、 PMISト ラ ンジスタ 940の ドレイ ンが pMISト ラ ンジスタ 945を介して低電位側電源供給線 Vssに接続され ている。
nMISト ランジスタ 942, 945、 pMISト ラ ンジスタ 940及び 946のゲ ー トは互いに共通に接続され、 これに入力 Rが供給される。 また、 nMISト ラ ンジスタ 941, 943、 pMISトラ ンジスタ 944及び 947のゲー トは互いに共通に接続され、 これに入力 Sが供給される。 さらに、 nMISトラ ンジスタ 941のソースと nMISトラ ンジスタ 945のソースと が互いに共通に接続され、 これから出力 Xが取り出される。
上記構成において、 入力 S力 ' 1 ' のとき、 nMISト ラ ンジスタ 941 及び 943がオ ン、 pMIS ト ラ ンジスタ 944及び 947がオフとなり、 出 力 Xは、 pM IS ト ラ ンジスタ 940と nMIS ト ラ ンジスタ 942とからなる CMISイ ンバークで入力 Rを反転したものに等し く なる。 また、 入力 S力 1 0 ' のと き、 nMIS ト ラ ンジスタ 941及び 943がオフ、 pMIS ト ラ ンジスタ 944及び 947がオ ンとなり、 出力 Xは、 nM I S ト ラ ン ジス タ 945と pMIS ト ラ ンジスタ 946とからなる非反転ゲー トに入力 Rを 通したもの、 すなわち、 入力 Rに等し く なる。 したがって、 出力 X は入力 R と入力 Sの排他的論理和となる。
こ の排他的論理和回路の素子数は 8個であり、 第 119図の回路素 子数と同一であるが、 入力 Rの否定信号 * R と入力 Sの否定信号 * S とを必要と しないので、 入力 * R及び * Sが無い場合に新たに CMISイ ンバ一タを 2個追加する必要がない。 したがって、 この排他 的論理和回路を用いれば、 半導体集積回路の集積度を向上させる こ とが可能となる。
この排他的論理和回路は、 第 120図の排他的論理和回路より も出 力の駆動能力の点で優れ、 また、 第 122図の排他的論理和回路より も動作の高速性の点で優れている。
第 125図は、 第 126図の回路のチ ップ上パターンを示す。 こ の回 路は、 P形基板 950の表面部に n形ゥエル 951が形成され、 n形ゥ エル 951内に p形拡散領域 961及び 962が形成され、 n形ゥエル 951 の近く の P形基板 950に n形拡散領域 963及び 964が形成されてい る。 図中、 965及び 966は第 0層のゲー トであり、 ポリ シ リ コ ン等 で形成される。 967, 968及び 969は、 高電位側電源供給線 V c c及び 低電位側電源供給線 V ssと同じ く 、 P形基板 950側から第 1 層のメ タル配線であり、 970は P形基板 950側から第 2層のメ タル配線で ある。 図中の小さな矩形は層間接続用コ ンタク トであり、 そのう ち、 971は高電位側電源供給線 V ccと n形ゥエル 951とを接続し、 972 及び 973は低電位側電源供給線 V s sと P形基板 950とを接続し、 974 ばメ タル配線 967とメ タル配線 970とを接続している。
第 125図から明らかなように、 この排他的論理和回路の所要チッ プ面積は比較的狭い。
以上説明した如く、 第 33実施例の排他的論理和回路及び第 34実施 例の排他的否定論理和回路はいずれも、 回路素子が 4個であり、 第 119図の従来回路の素子数の半分であり、 しかも、 第 1入力 Rの否 定信号 * Rと第 2入力 Sの否定信号 * Sとを必要としないので、 入 力 * R及び * Sが無い場合に新たに CM ISィ ンバータを 2個追加する 必要がなく、 したがって、 回路素子数を低減して半導体集積回路の 集積度を向上させることができるという優れた効果を奏する。
第 35実施例の排他的論理和回路及び第 36実施例排他的否定論理和 回路はいずれも、 回路素子が 6個であり、 第 119図の従来回路の素 子数の半分であり、 しかも第 1入力 Rの否定信号 * Rと第 2入力 S の否定信号 * Sとを必要としないので、 入力 * R及び * Sが無い場 合に新たに CMISィ ンバ一タを 2偭追加する必要がな く、 したがって、 回路素子数を低減して半導体集積回路の集積度を向上させることが できるという優れた効果を奏する。
この第 35実施例の排他的論理和回路ば、 上記第 33実施例の排他的 論理和回路より も出力の駆動能力の点で優れており、 第 36実施例の 排他的否定論理和回路は、 上記第 34実施例の排他的否定論理和回路 より も出力の駆動能力の点で優れている。
第 37実施例の排他的論理和回路の素子数は 8個であり、 第 119図 の従来回路の素子数と同一であるが、 第 1入力 Rの否定信号 * Rと 第 2入力 Sの否定信号 * S とを必要としないので、 入力 * R及び * Sが無い場合に新たに CM ISィ ンバ一タを 2個追加する必要がない。 したがって、 この排他的論理和回路を用いれば、 半導体集積回路の 集積度を向上させる こ とが可能となる。
この第 37実施例の排他的論理和回路は、 上記第 33実施例の排他的 論理和回路より も出力の駆動能力の点で優れ、 また、 上記第 35実施 例の排他的論理和回路より も動作の高速性の点で優れている。 産業上の利用の可能性
フラ ッ シュメ モ リ は磁気記憶装置の置き換えと しての用途が期待 されており、 特に携帯機器における磁気記憶装置の置き換えは小型 で軽量である という フラ ッ シュメ モ リ の特性が生かされる。 しかし 実際に磁気記憶装置を置き換えて使用されるよ う になるには、 一層 の小型化 · 高速化 · 低消費電力化 · 低電圧化等課題が多い。 本発明 はこれらの要望を実現する ものであり、 フラ ッ シュメ モ リ が本格的 な使用されるのに必要な多 く の課題を解決する。

Claims

請 求 の 範
1 . 複数本のワード線の各々が行方向に配列された複数個の トラ ンジスタセル （ Q ^ i〜 Q i n ) のゲー トに共通に夫々接続され、 かつ 複数本のビッ ト線の各々が列方向に配列された複数個の トランジス タセル （ Q！ 〜 Q " ) の ドレイ ンに共通に夫々接続され、 少なく と も一本のビッ ト線に接続された ト ラ ンジスタセルに記憶されたデー タの電気的一括消去可能なフ ラ ッ シュメ モリ において、
データ消去前の全 トランジスタセルへの所定値のデータ書き込み 時に、 すべての前記ビッ ト線及びすベての前記ワード線のう ちの少 なく とも一方の線を複数本単位で同時に選択して、 該多重選択され た複数本のビッ ト線又ばヮード線に接続された複数倔の トラ ンジス タセルに夫々前記所定値のデータを同時に書き込むことを特徴とす るフラ ッ シュメ モリ。
2 . すべての前記 ト ランジスタセル （ を分割して得 た複数偭ずつの トラ ンジスタセルからなり、 ア ド-レス信号が共通に 入力される複数の分割セルブロ ック （61い 612 ) と、 該分割セルブ ロ ック （61ぃ 612 ) の各々に対応して設けられ、 動作時に対応する 分割セルブロ ックにデータを書き込む複数の書き込み回路 （63い & 32 ) と、 該複数の書き込み回路 （63 , , 632 ) を通常の書き込み時 は一画路のみ動作状態とし、 前記データ消去前の全トランジスタセ ルへの所定値のデータ書き込み時は該複数の書き込み回路 （63 632 ) を夫々動作状態とする書き込み制御回路 （65 ) とを設けたこ とを特徴とする請求項 1記載の不揮発性半導体記憶装置。
3 . 前記複数の分割セルブロ ック （61 , , 612 ) 内の不良トランジ スタセルに代えて使用する トラ ンジスタセルからなるスペアセルブ ロ ック （62 ) と、 該スペアセルブロ ック （62 ) に対応して設けられ たスペア用書き込み回路 （64) とを更に設け、 前記書き込み制御回 路 （65) は前記複数の書き込み回路 （63,, 632 ) を動作状態とした とき、 前記不良 ト ラ ンジスタセルに接続されたビッ ト線の各 ト ラ ン ジスタセルへの書き込みを禁止し、 前記スペア用書き込み回路 （64)- を動作状態として前記スペアセルブロ ック （ 62 ) 内の ト ラ ンジスタ セルに書き込みを行なうよう制御するこ とを特徴とする請求項 2記 載の不揮発性半導体記憶装置。
4. 基板又はゥエルに印加される電圧に対して負である電圧を発 生する負電圧源 （81) を備え、 発生された負電圧をコ ン ト ロールゲ ー ト （ CG ) に印加するこ とでフローテ ィ ングゲー ト （ FG ) 内の電荷 を消去するフ ラ ッ シュメ モ リ において、
負電圧源 （81) が発生する負電圧が、 前記基板又はゥエルの電位 に対して所定値になるように規制する電圧規制手段 （85) を備える ことを特徴とするフラ ッ シュメ モ リ。
5. 基板又はゥエルに印加する電圧を発生する基板電圧源 （98) と、 コ ン ト ロールゲー ト （CG) に印加する負電圧を発生する負電圧 源 （91) とを備え、 前記基板又はゥエルの電位に対して負である電 圧を前記コ ン ト ロールゲー ト （CG) に印加するこ とでフローテイ ン グゲー ト （ FG ) 内の電荷を消去するフラ ッ シュメ モ リ において、 前記基板電圧源 （98) が発生する電圧を基準電位に対して第 1 の 所定値になるように規制する基板電圧規制手段 （97) と、 前記負電 圧源 （91) が発生する負電圧を前記基準電位に所して第 2 の所定値 になるように規制する負電圧規制手段 （95) とを備えることを特徴 とするフラ ッ シュメ モ リ。
6. ソース （ S ) の電位に対して負である電圧を発生する負電圧 源（121) を備え、 発生された負電圧をコ ン ト ロールゲー ト （CG) に 印加する こ とでフローティ ングゲー ト （FG) 内の電荷を消去するフ ラ ッ シュメ モ リ において、
食電圧源（121) が発生する負電圧が、 前記ソース （ S ) の電位に 対して所定値になるように規制する電圧規制手段（125) を備えるこ とを特徴とするフラ ッ シュメ モリ。
7. ソース （ S ) に印加する電圧を発生するソース電圧源（138) と、 コ ン トロールゲー ト （CG) に印加する負電圧を発生する負電圧 源（131) とを備え、 前記ソース （ S ) の電位に対して負である電圧 を前記コ ン トロールゲー ト （CG) に印加する ことでフローティ ング ゲ一 ト （FG) 内の電荷を消去するフラ ッ シュメ モリ において、 前記ソース電圧源（138) が発生する電圧を基準電位に対して第 1 の所定値になるように規制するソース電圧規制手段（137) と、 前記 食電圧源（131) が発生する負電圧を前記基準電位に所して第 2の所 定値になるように規制する負電圧規制手段（125) とを備えることを 特徴とするフラ ッ シュメ モ リ。
8. 複数のワード線と複数のビッ ト線の交差部に書換え可能な不 揮発性メ モリ セル （ Qii) が配設されて成るメ モ リ セルァ レイ （11) と、
データ消去か否かを指令する制御信号 （A, B ) に応答し、 前記 不揮発性メ モリ セルを構成するメ モ リ ト ラ ンジスタの各個のソース に共通に電源電圧を供給する電源回路 （18) とを備えるフラ ッ シュ メ モリ において、
該電源回路 （18) はデータ消去時に消去用の電源電圧 （ VFP) が 最大でも前記メ モリ ト ラ ンジスタにおいてアバランシヱ ' ブレーク ダウン電流を発生する電圧又ばそれ以下の特定の電圧になるような π-ド特性を有することを特徴とするフラ ッ シュメ モ リ。
9. 前記電源回路 （18) は、 定電流回路であることを特徴とする 請求項 8に記載のフラ ッ シュメ モリ。
10. 前記電源回路 （18) は、 電源電圧ラ イ ン （ V PP, V s s ) 間に 直列に接続された P チャ ンネル ト ラ ンジスタ （181 ) と n チ ャ ンネル デブリ 一シ ョ ン型 ト ラ ンジスタ （183 ) と nチ ャ ンネル ト ラ ンジスタ (182) で構成され、 前記 nチャ ンネルデブリ ーシ ヨ ン型 ト ラ ンジス タ （183 ) のゲー ト は、 前記 nチ ャ ンネルデブリ ーシ ヨ ン型 ト ラ ン ジ スタ （183) と nチャ ンネル ト ラ ンジスタ （182) の接続点に接続され- 該接続点から前記 ト ラ ンジスタセルのソースへの出力が得られる こ とを特徴とする請求項 8 に記載のフ ラ ッ シュ メ モ リ 。
11. 前記 P チャ ンネル ト ラ ンジスタ （181 ) 及び前記 nチャ ンネル ト ラ ンジスタ （182) のゲー トには前記制御信号 （ A, B ) が入力さ れることを特徴とする請求項 10に記載のフ ラ ッ シュ メ モ リ。
12. 前記電源回路における n チ ャ ネル ト ラ ンジスタ （182) は、 前 記制御信号 （ A, B ) がデータ消去を指示していない場合にターン オ ンして前記データ読み出し Z書き込み用の電源電圧を該電源回路 の出力端に伝達する こ とを特徴とする請求項 11に記載のフ ラ ッ シュ メ モ リ 。
13. 前記電源回路 （18) は、 前記ロー ド特性を有する抵抗性素子 を備えるこ とを特徴とする請求項 8 に記載のフ ラ ッ シュ メ モ リ 。
14. 前記抵抗性素子は P チャ ネル ト ラ ンジスタ （191) で構成され ることを特徴とする請求項 13に記載のフ ラ ッ シュ メ モ リ 。
15. 複数のヮー ド線（214m ) 、 及びビ ッ ト線（215 i ) を格子状に 配し、 該ヮー ド線、 及びビ ッ ト線の交点に対応する複数のメ モ リ セ ル（221) と、
同一ワー ド線上の所定数のメ モ リ セル（221) を 1 単位と してメ モ リ セル群（220 ) を形成し、 該メ モ リ セル群中の所定のメ モ リ セル群 を選択するセ レク ト線（216 a ) と、
を備え、 該メ モ リ セル群に予め書き込まれた所定のデータを電気 的に消去するこ とによ り再書き込みできるフ ラ ッ シュメ モ リ であつ 前記メ モ リ セル群（220 ) のワー ド線（214m ) をゲー ト に接続する MISト ラ ンジスタ （222 ) を設けて該 MIS ト ラ ンジスタ （220 ) 、 及び 該メ モ リ セル群（220) 中の各メ モ リ セル（221) のソースを共通に接 統するとともに、 該 MISト ラ ンジスタ （222) を舍むメ モ リ セル群を ゥエル内に形成し、
該メ モ リ セル群（220) に予め書き込まれた所定のデータを電気的 に消去する場合、 前記ワード線（214m) に負電位電圧を印加する こ とを特徴とするフ ラ ッ シュメ モ リ 。
16. 前記 MISト ラ ンジスタ （222) を舍むメ モリセル群（220 ) を形 成するゥエルは少なく とも 2以上に分割されることを特徴とする請 求項 15記載のフ ラ ッ シュメ モ リ。
17. 前記メ モ リ セル群（220) に予め書き込まれた所定のデータを 電気的に消去する場合、 前記ゥエルを基板電位と同電位とすること を特徴とする請求項 15または 16記載のフ ラ ッ シュメ モ リ。
18. 電気的に消去可能な複数の不揮発性メモリセルを配列したメ モリ セルア レイ （271) と、 複数の信号をデコ一ドして前記メモリセ ルア レイ （271 ) をアク セスするデコー ド部（273 ) とを備えるフラ ッ シュメ モ リ であって、
第 1の電源端子（275) と第 2の電源端子（276) とを備え、 前記デ コード部（273) の出力を入力して、 前記第 1 の電源端子（275) に印 加される電圧若しく は該電圧に近い電圧と、 前記第 2の電源端子 (276) に印加される電圧若しく は該電圧に近い電圧とを、 選択的に 出力する駆動部（274) を有し、
前記駆動部（274) は、 前記第 1 の電源端子（275) に第 1 の電圧を、 前記第 2の電源端子（276 ) に前記第 1 の電圧より低い第 2の電圧を、 それぞれ与える第 1 の動作モー ドと、 前記第 1 の電源端子（275 ) に 第 3 の電圧を、 前記第 2 の電源端子（276 ) に前記第 3 の電圧より高 い第 4 の電圧を、 それぞれ与える第 2 の動作モー ドとを備え、 前記 第 1 または第 2 の動作モー ドに応じて出力電圧を切り換えるこ とを g 特徴とするフラ ッ シュメ モ リ。
19. 前記デコー ド部（273 ) 及び駆動部（274 ) は、 前記メ モ リ セル アレイ （271 ) の列を選択するロウデコーダ（272 ) であって、
前記フラ ッ シュメ モ リ は、
前記デコー ド部（273 ) への信号のレベルを変換する レベル変換回 路（277 ) と、
前記駆動部（274 ) の電源を切り換える駆動部電源切換回路（278 ) と、
正電位と高電位を選択的に供給する高電圧供給部（279 ) と、 零電位と負電位を選択的に供給する負電圧供給部（280 ) とを有し、 前記正電位、 高電位、 零電位、 及び負電位は、 負電位ぐ零電位ぐ 正電位ぐ高電位なる関係を有し、
前記駆動部電源切換回路（278 ) は、
前記メ モ リ セルア レイ （271 ) のデータ読み出し時には、 前記駆動 部（274 ) の第 1 の電源端子（275 ) に前記正電位を、 前記第 2 の電源 端子（276 ) に前記零電位をそれぞれ供給し、
前記メ モ リ セルア レイ （271 ) のデータ書き込み時には、 前記駆動 部（274 ) の第 1 の電源端子（275 ) に前記高電位を、 前記第 2の電源 端子（276 ) に前記零電位をそれぞれ供給し、
κ 前記メ モ リ セルア レイ （271 ) のデータ消去時には、 前記駆動部
(274 ) の第 1 の電源端子（275 ) に前記負電位を、 前記第 2 の電源端 子（276 ) に前記正電位をそれぞれ供給することを特徴とする請求項 18に記載のフラ ッ シュメ モ リ。
20. 前記レベル変換回路（277) は、 前記高電圧供給部（279 ) の出 力 （ V IH) が供給される第 1 の端子（359 ) と、 前記負電圧供給部 (280) の出力 （ V【N) が供給される第 2の端子（360) とを有し、 当該レベル変換回路の入力が " H " レベル 高電圧供給部（279 ) の出力） の時には前記第 1 の端子（359 ) に印加される電圧若しく は 該電圧に近い電圧を、 前記入力が レベル （ 負電圧供給部 (280 ) の出力） の時には前記第 2の端子（360) に印加される電圧若 しく は該電圧に近い電圧を選択的に出力することを特徴とする請求 項 19に記載のフラ ッ シュメ モリ。
21. 前記駆動部電源切換回路（278) は、 2つのレベル変換回路 (25及び 26) により構成されることを特徴とする請求項 19またば 20 に記載のフラ ッ シュメ モリ。
22. 前記駆動部（274) は、
第 1導電型の基板（P-SUbまたは N-sub) 上に形成される第 2導電 型のゥエル領域（Nwellまたは Pwell) に内包される第 1導電型のゥ エル領域（Pwellまたは Nwell) と、
前記第 2導電型のゥエル領域（ wellまたは PweU) に形成される 第 1導電型チャ ネル ト ラ ンジスタ と、
前記第 1導電型のゥエル領域（Pwellまたは Nwell) に形成される 第 2導電型チャ ネル トラ ンジスタとを有することを特徴とする請求 項 18, 19, 20、 または 21に記載のフラ ッ シュメ モ リ。
23. 前記デコー ド部（273) は、 論理が互いに反転した二相出力を 有し、 前記駆動部（274) は、
第 1導電型の基板（P- subまたは fi- sub) 上に形成される第 2導電 型のゥエル領域 Oiwellまたは Pwell) に内包される第 1導電型のゥ エル頜域（Pwellまたは Nwell) と、
前記第 1導電型のゥエル領域（Pwellまたは Nwell) に形成される 第 2導電型チャ ネル ト ラ ンジスタを二個有し、 前記二相出力のそれ ぞれを該 ト ラ ンジスタのゲー ト に接続したこ とを特徴とする請求項 18 , 19 , 20、 または 21に記載のフ ラ ッ シュ メ モ リ 。
24. プルア ッ プ用の P チャ ンネル ト ラ ンジスタ （355 ) と、 高電圧 阻止用の n チャ ンネル ト ラ ンジスタ （353 ) と、 負電圧阻止用の P チ ヤ ンネル ト ラ ンジスタ （354 ) と、 プルダウ ン用の n チ ャ ンネル ト ラ ンジスタ （356 ) とが直列に接続された ト ラ ンジスタ列と、
前記ブルア ップ用 ト ラ ンジスタ（355 ) と前記高電圧阻止用 ト ラ ン ジスタ （353 ) の接続点にゲー トが接続され、 前記プルダウ ン用 ト ラ ンジスタ （356 ) のゲ一 ト に ド レイ ンが接続された出力用 P チ ヤ ンネ ル ト ラ ンジスタ （357 ) と、
前記負電圧阻止用 ト ラ ンジスタ（354 ) と前記プルダウ ン用 ト ラ ン ジスタ（356 ) の接続点にゲ一 トが接続され、 前記ブルア ップ用 ト ラ ンジスタ（355 ) のゲー ト に ド レイ ンが接続された出力用 n チ ャ ンネ ル ト ラ ンジスタ （358 ) とを備え、 前記出力用 P チ ャ ンネル ト ラ ンジ スタ （357 ) の ド レイ ン と前記出力用 n チャ ンネル ト ラ ンジスタ （358 ) の ド レイ ンとが接続されている こ とを特徴とする レベル変換回路。
25. 前記高電圧阻止用 ト ラ ンジスタ （403 ) と ド レイ ン同士が接続 され且つ一方のゲー ト と他方のソースをそれぞれ接続した反転用 n チャ ンネル ト ラ ンジスタ （412 ) と、
前記負電圧胆止用 ト ラ ンジスタ （404 ) と ド レイ ン同士が接続され 且つ一方のゲー ト と他方のソースをそれぞれ接続した反転用 P チヤ ンネル ト ラ ンジスタ （413 ) とを備え、 前記高電圧阻止用 ト ラ ンジス タ（403 ) と前記負電圧阻止用 ト ラ ンジスタ（404 ) のゲ一 トに接続さ れた端子に、 論理的に反転した信号がそれぞれ印加される こ とを特 徴とする請求項 24に記載のレベル変換回路。
26. 前記出力用 p チャ ンネル ト ラ ンジスタ （357 ) の ド レイ ンと前 記出力用 nチャ ンネルトランジスタ（358 ) の ドレイ ンとの間に抵抗 素子成分を備えることを特徴とする請求項 24又は 25のいずれかに記 載のレベル変換回路。
27. 前記抵抗素子成分はデブリーシヨ ン型 トラ ンジスタ（389) で あることを特徴とする請求項 26に記載のレベル変換回路。
28. 請求項 24から 27のいずれかに記載のレベル変換回路を、 デコ ード部（273 ) への信号のレベルを変換するレベル変換画路 (277) と して備えることを特徴とする請求項 19に記載のフラ ッシュメ モリ。
29. 第 1 の端子（423A ) を入力信号 （in) が入力される入力端子 (420) に接続され、 第 2の端子（423 B ) を第 1 の出力信号 （ S！ ) が出力される第 1 の出力端子（421) に接続された第 1 の接続スィ ッ チ素子（423) と、
第 1 の端子（424A ) を前記入力端子（420) に接続され、 第 2 の端 子（424B ) を第 2の出力信号 （ S z ) が出力される第 2 の出力端子 (422) に接続された第 2 の接続スィ ッチ素子（424) と、
入力端子を前記第 1 の接続スィ ッチ素子（423) の第 2 の端子 (423 B ) に接続され、 出力端子を前記第 2 の出力端子（422) に接続 され、 電源的には、 電源電圧 （ Vcc) 以上の所望の電圧 （ν【κ) が 供給される第 1 の電圧線（427) と接地電圧 （ Vss) 以下の所望の電 圧 （ V 1N) が供給される第 2 の電圧線（428) との間に接続された第 1 のィ ンバータ（425) と、
入力端子を前記第 2 の接続スィ ツチ素子（424) の第 2 の端子 (424 B ) に接続され、 出力端子を前記第 1 の出力端子（421) に接続 され、 電源的には、 前記第 1 の電圧線（427) と前記第 2 の電圧線 (428) との間に接続された第 2のイ ンバ一タ（426) とを設けて構成 されていることを特徴とする レベル変換回路。
30. 前記第 1 のスィ ッチ素子（423) は、 そのゲー トを制御端子と する pM IS ト ラ ンジスタで構成され、 前記第 2 のス ィ ッチ素子（424 ) は、 そのゲー トを制御端子とする nM IS ト ラ ンジスタで構成されてい る こ とを特徴とする請求項 29記載のレベル変換回路。
31. 前記第 1 の電圧線（427 ) 及び前記 PMIS ト ラ ンジスタ のゲ一 ト s に電源電圧 （ V c c ) より も高い所望の電圧 （ V I H) を供給し、 前記 nMIS ト ラ ンジスタのゲー ト に前記電源電圧 （ V c c ) を供給する こ と により、 高電圧変換を行うように制御される こ とを特徴とする請求 項 30記載のレベル変換回路。
32. 前記第 2 の電圧線（428 ) 及び前記 nMIS ト ラ ンジスタ のゲー ト に接地電圧 （ V s s) より も低い所望の電圧 （ V I N) を供給し、 前記 pMIS ト ラ ンジスタ のゲー ト に接地電圧 （ V ss) を供給する こ とによ り、 負電圧変換を行うよう に制御される こ とを特徴とする請求項 30 記載のレベル変換回路。
33. 前記 pMIS ト ラ ンジスタ及び前記 nMIS ト ラ ンジスタをオフ とす る こ とにより、 現在の状態をラ ッチするよう に制御されるこ とを特 徴とする請求項 30記載のレベル変換回路。
34. 前記 PMIS ト ラ ンジスタ及び前記 nMIS ト ラ ンジスタをオ フ とす る こ とで現在の状態をラ ッチした後、 前記第 1 の電圧線（427 ) に電 源電圧 （ V c c) より も高い所望の電圧 （ V 1 H) を供給する こ とによ り、 高電圧変換を行う よう に制御されるこ とを特徴とする請求項 30 記載のレベル変換回路。
35. 前記 PMIS ト ラ ンジスタ及び前記 nMIS ト ラ ンジスタをオ フ とす るこ とで現在の状態をラ ッチした後、 前記第 2 の電圧線（428 ) に接 地電圧 （ V s s ) より も低い所望の電圧 （ V 1 N) を供給する こ とによ り、 負電圧変換を行う ように制御される こ とを特徴とする請求項 30 記載のレベル変換回路。
36. 前記第 2 のイ ンバ一タ（426 ) の正側の電源端子は、 前記第 1 の電圧線（427 ) に接続されずに、 付加 P チャ ンネル ト ラ ンジスタ (544 ) を介して前記第 1 のスイ ツ チ素子（423 ) の PM I S ト ラ ンジスタ のゲー ト制御端子に接続され、 前記付加 P チャ ンネル トラ ンジスタ (544 ) のゲー トは前記入力端子に接続されていることを特徴とする 請求項 29から 35のいずれかに記載のレベル変換回路。
37. プルア ッ プ用の P チャ ンネル ト ラ ンジスタ （519 ) と、 第 1抵 抗素子成分と、 プルダウ ン用の n チ ンネル ト ラ ンジスタ （521 ) と が直列に接続された第 1 ト ラ ンジスタ抵抗列と、
前記ブルア ップ用 トラ ンジスタ（519 ) と前記第 1抵抗素子成分の 接続点にゲー 卜が接続され、 ドレイ ンが前記プルダウ ン用 卜 ラ ンジ スタ （521 ) のゲー トに接続された P チャ ンネル ト ラ ンジスタ （522 ) と、
前記プルダウン用 トラ ンジスタ（521 ) と前記第 1抵抗素子成分の 接続点にゲー トが接続され、 ドレイ ンが前記ブルア ップ用 トランジ スタ （519 ) のゲ一 トに接続された n チャ ンネル ト ラ ンジスタ （524 ) と、
前記 p チャ ンネル ト ラ ンジスタ （522 ) の ド レイ ンと前記 η チャ ン ネル ト ラ ンジスタ （524 ) の ド レイ ンの間に接続された第 2抵抗素子 成分と、
ドレイ ンが前記第 1抵抗素子成分の両端にそれぞれ接続され且つ ゲートとソース同士がそれぞれ接続された 2個の η チャ ンネルトラ ンジスタ （516 , 517 ) と、
ドレイ ンが前記第 2抵抗素子成分の両端にそれぞれ接続され且つ ゲー トとソース同士がそれぞれ接続され、 該ソ一スが前記 2個の η チャ ンネル ト ラ ンジスタ （516 , 517 ) のソースに接続された Ρ チヤ ンネルトラ ンジスタ （513 , 514 ) とを備えることを特徴とする レべ ル変換回路。
38. 前記第 1 及び第 2抵抗素子成分がデブリ ーシ ヨ ン型 ト ラ ンジ スタ （ 520 , 523 ) である こ とを特徴とする請求項 37に記載のレベル 変換回路。
39. ロウデコーダに請求項 29から 38のいずれかに記載のレベル変 換回路を備え、 該レベル変換回路の出力でワー ド線を駆動する よ う に構成されている こ とを特徴とするフ ラ ッ シュ ' メ モ リ 。
40. ロウデコーダに請求項 29から 38のいずれかに記載のレベル変 換回路を備えると共に、 該レベル変換回路の後段にィ ンバータから なるヮー ド線 ドラ ィ バを接続し、 該ヮ一 ド線 ドラ ィ バの出力でヮー ド線を駆動するよう に構成されている こ とを特徴とするフ ラ ッ シュ メ モ リ 。
41. ロウデコーダに請求項 29から 38のいずれかに記載のレベル変 換回路を備え、 該レベル変換回路の後段に複数のワー ド線 ド ラ イ バ を設け、 該複数のヮ一 ド線 ドラィ バの電源線の電圧を独立に制御し、 ワー ド線を駆動するよう に構成されている こ とを特徴とするフラ ッ シュ ' メ モ リ 。
42. ロウデコ一ダに請求項 29から 38のいずれかに記載のレベル変 換回路を備え、 該レベル変換回路の後段にプ ッ シュプル回路からな るヮー ド線 ドライ バを接続し、 該ヮー ド線 ドライ バの出力でヮ一 ド 線を躯動するよう に構成されている こ とを特徴とするフ ラ ッ シュ · メ モ リ 。
43. ロウデコ一ダに請求項 29から 38のいずれかに記載のレベル変 換回路を備え、 該レベル変換回路の後段にプッ シュプル回路からな る複数のヮ一 ド線 ドライ バを接続し、 該複数のワー ド線 ドラ ィ バの 電源線の電圧を独立に制御する こ とによ り、 ワー ド線を駆動する よ うに構成されている こ とを特徴とする フ ラ ッ シュ · メ モ リ 。
44. 容量カ ップリ ングによる昇圧回路を備え、 前記ワー ド線 ドラ ィバの一方の駆動 ト ラ ンジスタのゲー ト電圧を昇圧して岀カ電圧の 電圧降下を防ぐように構成されていることを特徴とする請求項 42又 は 43のいずれかに記載のフラ ッ シュ · メ モ リ。
45. 前記ワード線ドライバの一方の駆動ト ラ ンジスタのソース ' ゲー ト間容量によりブー トス トラ ップ画路を形成し、 前記一方の躯 動 ト ラ ンジスタのゲー ト電圧を昇圧して出力電圧の電圧降下を防ぐ ように構成されていることを特徴とする請求項 42から 44のいずれか に記載のフラ ッ シュ ' メ モリ。
46. キャパシタ（550) と、 ドレイ ンを負電圧出力端（554) に接続 され、 ゲー ト及びソースを前記キャパシタ（550) の一端（550 B ) に 接続された第 1 の P チャ ンネル MIS電界効果ト ラ ンジスタ（551) と、 ドレイ ンを前記第 1 の P チャ ンネル MIS電界効果 ト ラ ンジスタ（551) のソースに接続され、 ゲー トを前記負電圧出力端（554) に接続され、 ソースに負電圧 （ VBB) が印加される第 2 の P チャ ンネル MIS電界 効果ト ラ ンジスタ（552) とを備えて構成されている負電圧バイァス 回路を備え、 負電圧出力動作時に前記のキャパシタ（550) の他端 (550 A ) にクロ ックパルス（CLK) が供給されることにより、 前記負 電圧岀カ端（554) が前記負電圧 （ VBB) になる負電圧バイ アス回路 において、
前記第 1 の P チャ ンネル MIS電界効果トラ ンジスタ（551) は、 デ プリーショ ン型の p チャ ンネル MIS電界効果 トラ ンジスタであるこ とを特徴とする食電圧バイァス画路。
47. 前記キヤパシタ（550 ) は、 デプリーシヨ ン型の P チャ ンネル MIS電界効果トラ ンジスタで構成されていることを特徵とする請求 項^記載の負電圧バイァス回路。
48. 負電圧出力動作時、 前記第 1、 第 2 の P チャ ンネル MIS電界 効果ト ラ ンジスタ （551, 552) が形成されているゥヱル又は基板に バイ アス電圧と して接地電圧 （ V ss) を供給するよ う に構成されて いるこ とを特徴とする請求項 46又は 47記載の負電圧バイ ァス回路。
49. 複数本のワー ド線（WLi ) と複数本のビ ッ ト線（BLi ) の交差部 に書き換え可能な不揮発性メ モ リ セル（591 が配設されてなるセ ノレマ ト リ ク ス と、
書き込み時及び読み出し時に前記ワー ド線（WLi ) に所定電圧を選 択的に印加する ロウデコーダ（587 ) とを備えるフ ラ ッ シュ メ モ リ セ ルにおいて、
前記セルマ ト リ クスと前記ロウデコーダ（587 ) の間にヮ一ド線 (WLi) 毎に設けられ、 当該ワー ド線が負電圧の時には遮断状態にな るが、 それ以外の時には導通状態になるスィ ッチ回路（59( ) と、 負電圧出力端が前記ワー ド線（WLi) に接続され、 ク ロ ッ クパルス (CL ) を入力する こ とによ り 、 負電源の電圧出力を前記ヮー ド線に 印加する負電圧バイ アス面路（592 ) と、
' 消丟時に前記ワー ド線（WLi ) のが選択されたこ とを検出した場合 に、 前記ク ロ ッ クパルス（CLK) が前記負電圧バイ ァス回路に供給さ れるよう に制御するク ロ ッ クパルス制御回路 （ 593, 594 ) とを備え る こ とを特徴とするフ ラ ッ シュメ モ リ 。
50. 前記ワー ド線（WLi ) は複数のグループに分割されており、 前 記ク ロ ッ クパルス制御回路 （ 593， 594 ) は、 当該グループ内のいず れかのワー ド線が選択された時には、 当該グループ内のワー ド線に 接続される各負電圧バイ ァス回路に前記ク ロ ッ クパルス（CLK) が供 給されるよう に制御する こ とを特徴とする請求項 49に記載のフ ラ ッ
" シュメ モ リ 。
51. ド レイ ン電極又はソース電極の一方を第 1 電源線（701) に接 続し、 他方を第 2電源線（702 ) に接続した n チャ ンネルの第 1 IS ト ラ ンジスタ （704 ) と、 ドレイ ン電極又はソース電極の一方及びゥエルを前記第 1電源線 (701) の電位 （ V cc) より も高い電位 （ VFP) の第 3電源線（703) に接続し、 他方をノ ー ド （ n70) に接続した P チ ャ ンネルの第 2 MISト ラ ンジスタ（706) と、
ド レイ ン電極又はソース電極の一方を前記ノー ド （ η·70) に接続 し、 他方及びゥエルを前記第 2電源線（702 ) に接続した Ρ チャ ンネ ルの第 3 MISト ラ ンジスタ（706) と'を具備する半導体メ モ 1/の内部 電源切換え回路において、
ドレイ ン電極又はソース電極の一方を前記第 3電源線（703 ) に接 続し、 他方を前記第 2電源線（702 ) に接続した nチャ ンネルの第 4 MISトランジスタ（707) を備えたことを特徴とする半導体メモ リ の 内部電源切換え回路。
52. 前記第 1 MISト ラ ンジスタ（704) と第 3 MISトラ ンジスタ (706) のオン Zオフ動作を相補的に行わせると共に、
第 3 MISト ラ ンジスタ（706 ) をオンさせる場合には、 該第 3 MIS トラ ンジスタ（706) のオンと同時又はそれより も遅れて第 4 MISト ランジスタ（707) をオンさせた後、 前記第 2 MISトラ ンジスタ（706) をオンさせるように各 トラ ンジスタを制御することを特徵とする請 求項 51に記載の半導体メモ リ の内部電源切換え回路。
53. 前記第 4 MISト ラ ンジスタ（707 ) のオン動作中における同 ト ランジスタ（707) のゲ一 ト電圧を、 少なく とも前記第 1電源線（701) の電位 （ V cc) に第 4 MISト ラ ンジスタ（707 ) のしきい値を加えた 電位以上にすることを特徴とする請求項 51記載の半導体メモ リ の内 部電源切換え回路。
54. 電位制御対象部分に接続される電源線 （ VES) に負電圧を岀 力する食電圧源（860) と、
基板又はゥエルとソースとが前記電源線 （ V BS) に接続され、 ド レィ ンが接地電源 （ V ss) に接続される第 1 の nチャ ンネル型 ト ラ ンジスタ （867 ) と、
基板又はゥエルと ソース とが前記電源線 （ V BS) に接続され、 ド レィ ンが前記第 1 の nチャ ンネル型 ト ラ ンジスタ （867 ) のゲー ト に 接続された第 2 の nチヤ ンネル型 ト ラ ンジスタ （865 ) と、
前記第 1 の nチ ャ ンネル型 ト ラ ンジスタ （865 ) のゲー トと正電源 ( V c c) との間に設けられた第 1 ス ィ ッ チ（863 ) と、
前記第 2の nチャ ンネル型 ト ラ ンジスタ （865 ) のゲー トを、 正電 源 （ V cc) 又は接地電源 （ V ss) に接続するか、 開放するかの選択 が可能な第 2ス ィ ツチ（864 ) と、
前記第 2の nチャ ンネル型 ト ラ ンジスタ （865 ) のゲー 卜 と ソース 間に接続された容量素子（868 ) とを備え、
負電圧を印加しない時には、 前記負電圧源（860 ) を非出力状態と し、 前記第 1 スィ ッ チ（863 ) を接続状態とし、 前記第 2 ス ィ ツチ (864 ) を接地電源 （ V ss) に接続し、
負電圧を印加する時には、 まず前記第 1 ス イ ッ チ（863 ) を開放す ると同時に前記第 2 ス ィ ッ チ（864 ) を正電源 （ V cc) に接続し、 そ の後前記第 2 スィ ツチ（864) を開放すると共に前記負電圧源 （ V BB) を出力状態とすることを特徴とする基板電位制御回路。
55. 前記第 2 スィ ツ チ（864 ) は、 正電源 （ V cc) と接地電源
( Vss) の間に直列に接続された P チャ ンネル型 ト ラ ンジスタ （875 ) と nチャ ンネル型ト ラ ンジスタ （876 ) であり、 それぞれのゲー ト に 印加する信号によつて接続状態が切り換えられることを特徴とする 請求項 54に記載の基板電位制御回路。
56. 前記第 1 スィ ッ チ（863 ) は P チャ ンネル型 ト ラ ンジスタ （877 ) であることを特徴とする請求項 54に記載の基板電位制御回路。
57. 基板又はゥエルに接続される電源線 （ V BS) に負電圧を出力 する食電圧源（870 ) と、
基板又はゥエルとソースとが前記電源線 （ VBS) に接続され、 ド レィ ンが接地電源 （ V ss) に接続される第 1 の nチャ ンネル型ト ラ ンジスタ（878 ) と、
基板又はゥエルとソースとが前記電源線 （ VBS) に接続され、 ド レィ ンが前記第 1 の nチャ ンネル型ト ラ ンジスタ（878) のゲー トに 接続された第 2の nチャ ンネル型トラ ンジスタ（879 ) と、
前記第 1 の nチヤ ンネル型ト ラ ンジスタ（878 ) のゲー トに正電源 ( V cc) と接地電源 （ V s s) の電圧を選択的に印加する第 ίゲー ト 電圧源（871) と、
前記第 2の IIチャ ンネル型ト ラ ンジスタ（879 ) のゲー トを、 正電 源 （ V cc) 又は接地電源 （ V ss ) に接続するか、 開放するかの選択 が可能な第 2スィ ツチと、
前記第 2の nチャ ンネル型 トラ ンジスタ（879 ) のゲー トとソース 間に接続された容量素子（880) とを備え、
負電圧を印加しない時には、 前記負電圧源 (870) を非出力状態と し、 前記第 1ゲー ト電圧源（871) は正電源 （ V cc) の電圧を出力し、 前記第 2スィ ツチを接地電源 （ Vss) に接銃し、
負電圧を印加する時には、 まず前記第 1ゲー ト電圧源（871) が接 地電源 （ Vss) の電圧を出力するように切り換えると同時に前記第 2スィ ツチを正電源 （ V c c) に接続し、 その後前記第 2スィ ツチを 開放すると共に前記負電圧源（870) を出力状態とするこ とを特徴と する基板電位制御回路。
58. 前記第 1及び第 2 nチャ ンネル型ト ラ ンジスタ （878' 879) は、 nチヤ ンネル型基板上に形成される Pゥエル領域に形成される ことを特徴とする請求項 54から 57のいずれかに記載の基板電位制御 回路。
59. 請求項 54から 58のいずれかに記載の基板電位制御回路を有す る こ とを特徴とするフ ラ ッ シュ メ モ リ 。
60. 第 1 pMIS ト ラ ンジスタ （921) のソースが高電位側電源供給線 に接続され、 第 1 nMIS ト ラ ンジスタ （922 ) のソースが低電位側電源
■J- 供給線に接続され、 該第 1 PMIS ト ラ ンジスタ のゲー ト と該第 1 nMIS
ト ラ ンジスタのゲー トが共通に接続されて入力端とされ、 該第 1 pMIS ト ラ ンジスタ の ド レイ ンと該第 I nMIS ト ラ ンジスタ の ド レイ ン が共通に接続されて出力端とされた第 1 CMISィ ンバータ （925 ) と、 ソースが該第 1 CMISイ ンバータの該入力端に接続され、 該ソース に第 1 入力 （ R ) が供給される第 2 pMIS ト ラ ンジスタ （924 ) と、 ド レイ ンが該第 1 CMISィ ンバータの該出力端に接続され、 ソース が該第 2 pMIS ト ラ ンジスタの ド レイ ンに接続され、 ゲ一 トが該第 2 pMIS ト ラ ンジスタのゲー ト に接続され、 該ゲー ト に第 2入力 （ S ) が供給される第 2 nMIS ト ラ ンジスタ （923 ) とを有し、
該第 2 pMIS ト ラ ンジスタ の ド レイ ンと該第 2 nMIS ト ラ ンジスタ の ソース との接続点から該第 1 入力と該第 2入力との排他的論理和 ( X ) が出力される こ とを特徴とする排他的論理和回路。
61. 第 1 pMIS ト ラ ンジスタ （921 ) のソースが高電位側電源供給線 に接続され、 第 1 nMISト ラ ンジスタ （922 ) のソースが低電位側電源 供給線に接続され、 該第 1 PMIS ト ラ ンジスタ のゲー ト と該第 1 nMIS ト ラ ンジスタのゲ一 トが共通に接続されて入力端とされ、 該第 1 pMISト ラ ンジスタ の ド レイ ンと該第 1 nMIS ト ラ ンジスタの ド レイ ン が共通に接続されて出力端とされた第 1 CMISィ ンバーク （925 ) と、 ド レィ ンが該第 1 CMISィ ンバータの該入力端に接続され、 該 ド レ イ ンに第 1 入力 （ R ) が供給される第 2 nMIS ト ラ ンジスタ （927 ) と、 ソースが該第 1 CMISイ ンバータの該出力端に接続され、 ド レイ ン が該第 2 nMIS ト ラ ンジスタ のソースに接続され、 ゲー トが第 2 nMIS トランジスタのゲー トに接続され、 該ゲー トに第 2入力 （ S ) が供 耠される第 2 pMISト ラ ンジスタ（926) とを有し、
該第 2 pMISト ラ ンジスタの ドレイ ンと該第 2 nMISト ラ ンジスタの ソースとの接続点から該第 1入力と該第 2入力との排他的否定論理 和 （ * X ) が出力されることを特徴とする排他的否定論理和回路。
62. 請求項 61の排他的否定論理和回路と、
第 3 PMISトラ ンジスタ（931) のソースが高電位側電源供給線に接 続され、 第 3 nMISトラ ンジスタ（932) のソースが低電位側電源供給 線に接続され、 該第 3 pMISト ラ ンジスタのゲー ト と該第 3 nMISトラ ンジスタのゲ一トが共通に接続されて入力端とされ、 該入力端に該 排他的否定論理和回路の出力端が接続され、 該第 3 PMISト ラ ンジス タの ドレイ ンと該第 3 nMISト ラ ンジスタの ドレイ ンが共通に接続さ れて出力端とされた第 2 CMSィ ンバータ（935) とを有し、
該第 2 CMISイ ンバータの該出力端から該第 1入力 （ R ) と該第 2 入力 （ S ) との排他的論理和 （ X ) が出力されることを特徴とする 排他的論理和回路。
63. 請求項 60の排他的論理和回路と、
第 3 pMISトラ ンジスタ（931) のソースが高電位側電源供給線に接 続され、 第 3 nMISト ラ ンジスタ（932) のソースが低電位側電源供給 線に接続され、 該第 3 pMISトラ ンジスタのゲー トと該第 3 nMISトラ ンジスタのゲ一トが共通に接続されて入力端とされ、 該入力端に該 排他的論理和回路の出力端が接続され、 該第 3 PMISトラ ンジス夕の ドレイ ンと該第 3 nMSトラ ンジスタの ドレイ ンが共通に接続されて 出力端とされた第 2 CMISイ ンバータ（935) とを有し、
該第 2 CMISィ ンバータの該出力端から該第 1入力 （ R ) と該第 2 入力 （ S ) との排他的否定論理和 （ * X ) が出力されることを特徴 とする排他的否定論理和回路。
64. 第 1 pMIS ト ラ ンジスタ （940 ) のソースが高電位側電源供給線 に接続され、 該第 1 PMIS ト ラ ンジスタ の ド レイ ンが第 2 nMIS ト ラ ン ジスタ（941) を介して第 1 nMIS ト ラ ンジスタ （942 ) の ド レイ ンに接 続され、 該第 1 nMIS ト ラ ンジスタ のソースが第 4 nMIS ト ラ ンジスタ (943 ) を介して低電位側電源供給線に接続された第 1 直列回路と、 第 3 nMIS ト ラ ンジスタ （945 ) の ド レイ ンが第 2 pMIS ト ラ ンジスタ (944 ) を介して該高電位側電源供給線 V C Cに接続され、 該第 3 nMIS ト ラ ンジスタ のソースが第 3 pMIS ト ラ ンジスタ （946) のソースに接 続され、 該第 3 pMIS ト ラ ンジスタ の ド レイ ンが第 4 PMIS ト ラ ンジス タ（947 ) を介して該低電位側電源供給線に接続された第 2直列回路 とを有し、
該第 1 nMIS ト ラ ンジスタ、 該第 3 nMIS ト ラ ンジスタ、 該第 1 p IS ト ラ ンジスタ及び該第 3 pM I S ト ラ ンジスタ のゲー トが互いに共通に 接続されて これに第 1入力 （ R ) が供給され、 該第 2 nMIS ト ラ ンジ スタ、 該第 4 nMIS ト ラ ンジスタ、 該第 2 PMIS ト ラ ンジスタ及び該第 4 pMIS ト ラ ンジスタのゲー トが互いに共通に接続されてこれに第 2 入力 （ S ) が供給され、 該第 2 nMIS ト ラ ンジスタ のソース と該第 3 nM I Sト ラ ンジスタのソースとが互いに共通に接続されてこれから該 第 1入力と該第 2入力との排他的論理和 （ X ) が出力されることを 特徴とする排他的論理和回路。
65. メ モ リ セルのコ ン ト ロールゲー ト （CG) に、 該メ モ リ セルの チヤ ンネルの電圧に対して負である電圧を印加することで記憶情報 の消去を行なうフ ラ ッ シュ メ モ リ の消丟方法において、
前記コ ン ト ロールゲー ト （CG) に印加する負電圧を、 前記チャ ン ネルに印加されるチャ ンネル電圧に対して一定値になるよ う に規制 することを特徴とするフラ ッ シュメ モ リ の消去方法。
66. メ モ リ セルのコ ン ト ロールゲー ト （ CG ) に、 該メ モ リ セルの チヤ ンネルの電圧に対して負である電圧を印加する ことで記憶情報 の消去を行なうフラ ッ シュメ モ リ の消去方法において、
前記コ ン ト ロールゲー ト （CG ) に印加する負電圧を基準電圧に対 して一定値になるように規制すると共に、 前記チヤ ンネルに印加さ れるチヤンネル電圧を前記基準電圧に対して一定値になるように規 制することを特徴とするフ ラ ッ シュメ モ リの消去方法。
67 . メ モ リ セルのコ ン ト ロールゲー ト （CG ) に、 該メ モ リ セルの ソース （ S ) の電圧に対して負である電圧を印加することで記憶情 報の消去を行なうフラ 'ン シュメ モ リの消去方法において、
前記コ ン ト ロールゲー ト （CG ) に印加する負電圧を、 前記ソース C S ) に印加されるソース電圧に対して一定値になるように規制す ることを特徴とするフラ ッ シュメ モ リ。
68 . メ モ リ セルのコ ン ト ロールゲー ト （ CG ) に、 該メ モ リ セルの ソース （ S ) の電圧に対して負である電圧を印加するこ とで記憶情 報の消去を行なう フラ ッ シュメ モリの消去方法において、
前記コ ン ト ロールゲー ト （CG ) に印加する負電圧を、 基準電圧に 対して一定値になるように規制すると共に、 前記ソース （ S ) に印 加されるソース電圧を前記基準電圧に対して一定値になるように規 制することを特徴とするフ ラ ッ シュメ モ リ の消去方法。
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