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WO1993003502A1 - Procede de fabrication de transistors a effet de champ mos de type vertical - Google Patents

Procede de fabrication de transistors a effet de champ mos de type vertical Download PDF

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WO1993003502A1
WO1993003502A1 PCT/JP1992/000929 JP9200929W WO9303502A1 WO 1993003502 A1 WO1993003502 A1 WO 1993003502A1 JP 9200929 W JP9200929 W JP 9200929W WO 9303502 A1 WO9303502 A1 WO 9303502A1
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WO
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oxide film
groove
main surface
forming
manufacturing
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Application number
PCT/JP1992/000929
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Inventor
Norihito Tokura
Shigeki Takahashi
Original Assignee
Nippondenso Co., Ltd.
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Definitions

  • the present invention relates to a vertical metal oxide semiconductor field effect transistor (MOSFET) used as a power semiconductor element, and is preferably employed alone or in a MOSIC incorporating a power semiconductor element.
  • MOSFET vertical metal oxide semiconductor field effect transistor
  • Vertical power M 0 SFETs have many features, such as excellent frequency characteristics, high switching speed, and low-power driving. It is used. For example, in the May 19, 1996 issue of “Nikkei Electronics” published by Nikkei McGraw-Hill Company, pp.165-188, the focus of power M0SFET development was low. It states that the product has been shifted to pressure-resistant products and high-voltage products. Furthermore, this document states that the on-resistance of a power MOSFET chip with a withstand voltage of 100 V or less has been reduced to the ⁇ ⁇ level. The use of microfabrication of LSI for the production of 1.0.0 SF layers and the modification of the shape of the cells can increase the channel width per area.
  • the structure that forms a channel on the side surface of this groove is called R (Rectangular) -M0S or U ( ⁇ -shaped) -M0S because of its shape.
  • the structure shown in Japanese Patent Application Laid-Open No. 59-83374 is an example of R-MOS, in which a vertical groove is formed on the element surface by anisotropic dry etching, and the side wall of this groove is formed. It is also called a trench gate type, which forms a channel and a gate, and can completely eliminate the JFET resistance component.
  • 2-86171 is an example of a U-MOS, and the channel portion is formed by ⁇ anisotropic silicon by way of processing into a groove shape ⁇ .
  • hot etching or L0C0S oxidation Lical Oxidation of Silicon
  • this also can greatly reduce the JFET resistance component.
  • Typical conventional examples of a vertical power M 0 SFET in which a channel is formed on the side surface of the groove are shown in Fig. 14 (R-MOS) and Fig. 15 (U-MOS).
  • This vertical power MOSFET is used for ion implantation and thermal diffusion to the surface layer of an epitaxial layer 2 composed of an n-type layer provided on the main surface of a semiconductor substrate 1 composed of an n + type silicon.
  • a P-type diffusion layer and an n + -type diffusion layer are sequentially formed.
  • a reactive ion etching method is performed so that a part of the P-type diffusion layer and the n + -type diffusion layer is left as a p-type base layer 16 and an n + -type source layer 4, respectively.
  • etching is performed in a direction perpendicular to the silicon substrate so as to penetrate the P-type diffusion layer, thereby forming a trench 50.
  • a gate oxide film 8 is formed on the inner wall 51 of the trench 50, and a gate electrode 9 is formed thereon.
  • the channel 5 is formed on the side wall of the inner wall 51, and the channel length is determined by the thickness of the p-type base layer 16.
  • the source electrode 19 and the drain electrode 20 are in close contact with the n + -type source layer 4 and the back surface of the semiconductor substrate 1, respectively.
  • the on-resistance between the drain and the source is almost equal to the sum of the channel resistance and the resistance of the n-type drain layer 6, and the above-mentioned DMOS type There is no JFET resistor in question. For this reason, the on-resistance monotonously decreases as the unit cell dimension a decreases, and can be reduced to the current limit of micromachining of 5 to 6 m, and the on-resistance per area can be reduced. Can be greatly reduced compared to the DMOS type.
  • R-M0S has the disadvantage of low yield and low reliability. ⁇ The cause is that the trench 50 is formed by the reactive ion etching method.
  • the flatness of the side wall surface of the inner wall 51 is poor and there are many defects, and the quality of the gate oxide film 8 formed by oxidizing the surface is poor. Then, the mobility is reduced and the threshold voltage is changed due to insulation failure of the gate oxide film, defects at the interface of the channel, and the like.
  • the R—M0S structure has the advantage that the on-resistance per area can be greatly reduced.
  • problems such as high cost due to low yield and difficulty in securing reliability due to poor stability of gate oxide film and channel part. .
  • the U-MOS shown in FIG. 15 uses anisotropic wet etching or L0C0S oxidation instead of reactive ion etching as the process for forming the trench.
  • anisotropic wet etching or L0C0S oxidation instead of reactive ion etching as the process for forming the trench.
  • the flatness of the side wall surface is good, and a groove 50 having an inner wall 51 with few defects can be formed, and the quality of the gate oxide film 8 formed by oxidizing the surface is also good.
  • a vertical power MOSFET with high yield and high reliability can be obtained, for example, insulation failure does not occur and channel characteristics can be stabilized. .
  • FIG. 1 6 The vertical power MOSFET that describes this ⁇ one MOS of a manufacturing process according to FIG. 1 6 to 1 9 and 1 5, a semiconductor substrate made of n + -type sheet re Con as shown in FIG. 1 6
  • a wafer 21 provided with an epitaxal layer 2 composed of an n-type layer provided on the main surface of the substrate 1 is provided with a mask formed of an integral film 2 2 partially formed on the main surface of the wafer at a period of the cell size a ′.
  • selective ion implantation and thermal diffusion are performed to diffuse boron twice, thereby forming a ⁇ -type diffusion layer 23 and a ⁇ + -type contact region 17.
  • the phosphorus is diffused by using the insulating film 24-partially formed on the main surface of the wafer 21 as a mask as shown in FIG.
  • the ⁇ + -type diffusion layer 25 is formed so as to overlap the ⁇ -type diffusion layer 23 of the cell 15.
  • the insulating film 26 partially formed on the main surface of the wafer 21 is used as a mask to perform anisotropic etching or L 0 etching.
  • a trench 50 is formed by the C0S oxidation method.
  • the peripheral portion of the adjacent ⁇ -type diffusion layer 23 and the center of the ⁇ + -type diffusion layer 25 are removed, and each unit cell having the unit cell dimension a ′ is removed.
  • a ⁇ -type base layer 16 and an ⁇ + -type source layer 4 separated by a groove 50 are formed.
  • a gate oxide film 8 is formed on the surface of the U groove 50 as shown in FIG.
  • a gate electrode 9 made of polysilicon is formed.
  • an interlayer insulating film 18 is formed on the main surface of the wafer 21 so as to cover the gate oxide film 8 and the gate electrode 9.
  • holes are made to expose a part of the p + type base contact layer 17 and a part of the n + type source layer 4.
  • a source electrode 19 is formed on the main surface of the wafer 21 in ohmic contact with the p + -type base contact layer 17 and the n-type source layer 4.
  • a drain electrode 20 is formed on the back surface of the semiconductor substrate 1 to make ohmic contact, thereby completing a vertical power MOS FET having a U-MOS structure.
  • the U-MOS shown in Fig. 15 has the same high yield and reliability as the DMOS type, and in this respect it is extremely superior to the R-MOS. This is because the U-groove 50 is formed by silicon wet etching or the L0C0S oxidation method, so that the inner wall 51 has good flatness and few defects. In addition, the film quality of the gate oxide film 8 formed by oxidizing the surface thereof is also improved, and insulation failure of the gate oxide film and change in characteristics of the channel portion are less likely to occur. .
  • the on-resistance between the drain and source of the U-MOS is almost equal to the sum of the channel resistance and the resistance of the n-type drain layer 6 as in the case of R-M0S described above. Therefore, the JFET resistance of the JFET section 7 is sufficiently small. For this reason, the on-resistance monotonously decreases as the unit cell size a 'decreases as in the case of the R-MOS described above, but at the current limit of microfabrication, it is about 15 m of the DM0S type. It can only be made slightly smaller, and cannot be as small as 5-6 m for the R-M0S type.
  • the on-resistance per area takes an intermediate value between the R-M0S type and the DM0S type.
  • the U-MOS features the low on-resistance of the R-MOS while maintaining the high production yield and high reliability of the DMOS. It can be said that this is a structure that partially inherited the above.
  • a is the unit cell dimension
  • b is the distance between the upper ends of two adjacent U-grooves
  • c ' is the distance between adjacent gate electrodes
  • d' is the size of the contact hole
  • e ' is the base. This is the dimension of the portion where the contact layer 17 is exposed on the surface.
  • A is the plane distance between the center and the upper end of the groove 50
  • ⁇ is the plane distance between the upper end of the groove 50 and the end of the gate electrode 9
  • 7 ' is the contact between the end of the gate electrode 9 and the end.
  • the plane distance between the end of the hole and 5 ' is the plane distance between the end of the contact hole and the end of the portion where the base contact layer 17 is exposed on the surface.
  • the mask alignment accuracy is about 0.5 to 1 m
  • the values in the above equation (1) are For example, take the following values.
  • the value of the plane distance ⁇ ′ between the center and the upper end of the U-groove 50 is important.
  • the dimensions of ' are the length of the bottom of the U-groove 50 and the processing accuracy, and the alignment accuracy of the insulating film 26 (the U-groove forming mask) with the ⁇ ⁇ -type diffusion layer 23. It is understood that it is decided by. 2 0, and two ⁇ -type diffusion layer 2 3 centerline CL t adjacent, fragmentary cross-sectional view including a U-shaped groove 5 0 when the center line CL 2 of the two insulating films 2 6 adjacent overlaps This corresponds to the case where there is no mask shift. In this case, ⁇ 'is given by the following equation (4).
  • a 'i is 1/2
  • a of the base portion and the n-type de Rei down layer 6 is in contact length of the U-groove 5 0' 2 are in contact bottom portion and a p-type base layer 1 6 of the U-shaped groove 5 0
  • the length, a ′ 3 is the length projected on the main surface of the wafer 21 on the side wall of the U-groove 50.
  • the left and right a'2 in Fig. 20 are clearly equal.
  • power, and, in reality the Do of the left and right Ri by the that there is a deviation of the mask alignment '2 depends, for its formula (4) sections caries Chi a in' 2 1. It must be set to about 5 m.
  • the center alignment of the two adjacent p-type diffusion layers 23 depends on the current mask alignment accuracy.
  • Ri Do to the cormorant want Hisashisen CL 2 of the two insulating films 2 6 adjacent is misaligned to the right (for example, 1 m) this, even if to have to put the Yo I Do positional deviation,
  • the edge portion 12 at the bottom of the U-groove 50 is formed with an n-type drain.
  • the reduction limit of the unit cell dimension a ' is about 14.5 ⁇ m, which is This is about the same as the DMOS type of 15 m, and it was difficult to dramatically reduce the on-resistance per area.
  • An object of the present invention is to provide a vertical power MOSFET which can reduce the on-resistance.
  • the method of manufacturing a vertical power MOSFET according to the present invention is different from the conventional method, and the basic idea is that a substantial groove is formed before forming the base layer and the source layer.
  • the manufacturing method of the vertical MOS FET according to the present invention is as follows.
  • a first conductivity type semiconductor layer having a lower impurity concentration than the semiconductor substrate is formed on one main surface side of the semiconductor substrate, and a predetermined region is selected using the surface of the low concentration semiconductor layer as a main surface.
  • the selective oxide film is removed to form a groove structure having the predetermined depth, and an inner wall of the groove including a portion serving as the channel is oxidized to form a gate oxide film.
  • Source and drain electrodes forming a source electrode that is in electrical contact with the source layer and the base layer, and a drain electrode that is in electrical contact with the other main surface of the semiconductor substrate Forming process and
  • the base layer and the source layer are formed by self-aligned double diffusion using the selective oxide film as a diffusion mask, and at the same time, a channel is formed on the side wall of the semiconductor layer which is covered by the selective oxide film. A tunnel area is set. Further, this selective oxide film is removed in a later step, and becomes a groove in which a gate electrode is set.
  • the channel is formed on the side wall of the groove in a self-aligned manner by the end face of the selective oxide film. Therefore, the channel of the adjacent cell formed on each side wall of the groove is formed.
  • the flannel has a precisely symmetric structure.
  • the base layer is diffused in a self-aligned manner using the selective oxide film as a mask, the base layer is accurately positioned on the side wall of the groove and is formed by diffusion. Can be precisely controlled. Therefore, the diffusion conditions can be set so that the base layer exactly covers the edge of the groove bottom.
  • a groove is formed by the selective oxidation method, and the base layer, the source layer, and the channel are formed by self-aligned double diffusion using the selective oxide film as a mask.
  • the edge at the bottom of the groove can be accurately detected in each cell.
  • the structure can be made symmetrical.
  • FIG. 1A is a plan view showing a part of a vertical power M 0 SFET according to a first embodiment of the present invention
  • FIG. 1B is a cross-sectional view taken along the line AA of FIG. 1A
  • FIGS. FIG. 3 is a cross-sectional view of a principal part for describing a manufacturing process of the vertical power MOSFET according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a principal part used for describing the manufacturing process of the U-MOS type vertical power MOSFET.
  • Figure 20 shows the conventional U-MOS type vertical power M0S FET manufacturing process.
  • FIG. 22 is a cross-sectional view of a main part of a vertical power MO SFET according to a second embodiment of the present invention
  • FIG. 23 (a) is a schematic view showing a part of the vertical power MO SFET according to the fourth embodiment of the present invention
  • FIG. 23 (b) is a cross-sectional view taken along line BB of FIG. 23 (a)! II.
  • FIG. 1A is a plan view of a vertical power MOSFET formed of a square unit cell according to a first embodiment of the present invention
  • FIG. 1B is a cross-sectional view taken along the line AA in FIG.
  • FIG. 2 to 13 are cross-sectional views of a wafer, which is a work at each stage in the manufacture of the vertical power M0SFET, and correspond to FIG. 1 (b).
  • Fig. 2 is a cross-sectional view of a wafer implanted with boron ions to form the center of the p-type base layer
  • Fig. 3 shows the dimensions of a silicon nitride film for L0C0S oxidation in a unit cell.
  • FIG. 1A is a plan view of a vertical power MOSFET formed of a square unit cell according to a first embodiment of the present invention
  • FIG. 1B is a cross-sectional view taken along the line AA in FIG.
  • FIG. 2 to 13 are cross-sectional views of a
  • FIG. 4 is a cross-sectional view of a wafer patterned with silicon nitride windows
  • FIG. 5 is a L0C0S oxide film formed.
  • Figure 6 is a cross-sectional view of a wafer that has been implanted with poro-ion to form a p-type base layer using a LOCOS oxide film as a mask.
  • Figure 7 is a cross-sectional view of a p-type base layer formed by thermal diffusion. cross-sectional view of the wafer was formed, FIG.
  • FIG. 8 is a sectional view of the wafer was re N'ion injected for as a mask LOCOS oxide film n + -type source over scan layer formation, 9 are shorted with a thermal diffusion n + Cross-sectional view of the wafer on which the mold source layer is formed.
  • Figure 10 shows the gate acid by thermal oxidation after removing the LOCOS film.
  • Cross-section of a wafer with a gate oxide film
  • Figure 11 is a cross-section of a wafer with a gate electrode formed on a gate oxide film
  • Figure 12 is a diagram of a p + -type base contact layer.
  • FIG. 13 is a cross-sectional view of a wafer on which a P + -type base contact layer has been formed by thermal diffusion, and Fig. 1 (b) shows the interlayer insulation. It is a completed sectional view of the wafer on which the film, the source electrode, and the drain electrode are formed.
  • the main part that is, the unit cell portion has a structure as shown in FIG. 1, and the unit cell 15 has a pitch width (unit cell size).
  • wafer 21 has an impurity concentration of about 10 211 cm— 3 and a thickness of 100 to 300; n-type epitaxy with an impurity density of about 10 ie cm- 3 on a semiconductor substrate 1 composed of im n + type silicon and a thickness of about 7 ⁇ m Layer 2 is formed, and unit cell 15 is formed on the main surface of wafer 21.
  • a LOCOS oxide film with a thickness of about 3 is formed on the main surface of the wafer 21 to form a U-groove 50 with a unit cell dimension a of about 1 2 / ⁇ 1 and this oxide film is used as a mask.
  • a p-type base layer 16 having a junction depth of about 3; and an ⁇ + type source layer 4 having a junction depth of about 1 m are formed by self-aligned double diffusion.
  • the channel 5 is set on the side wall 51 of the U groove 50.
  • the junction depth of the ⁇ -type base layer 16 is set to a depth that does not cause breakage due to breakdown at the edge portion 12 at the bottom of the groove 50. Boron is diffused in the center of the ⁇ -type base layer 16 in advance so that the junction depth at the center of the ⁇ -type base layer 16 is deeper than the surroundings. It is set so that when a high voltage is applied between the sources, a breakdown occurs at the center of the bottom surface of the ⁇ -type base layer 16.
  • the diffusion mask and the LOCOS oxide film used for forming the trench 50 are removed, and the inner wall of the trench 50 'has a gate oxide with a thickness of about 6 O nm.
  • a film 8 is formed, and a gate electrode 9 made of polysilicon having a thickness of about 400 rim and an interlayer insulating layer made of BPSG having a thickness of about 1 ⁇ m are further formed thereon.
  • a film 18 has been formed. Et al is, the junction depth in the central portion a surface of the p-type base layer 1 6 0.
  • a drain electrode 20 is formed so as to make ohmic contact with the back surface of the semiconductor substrate 1.
  • the P-type base layer 16 and the n + -type source layer 4 are double-diffused by self-alignment using the LOCOS oxide film as a mask. To check the mask alignment accuracy.
  • equations (1) to (7) which are established in the conventional U—M 0 S shown in FIG. 15, p in the bottom of the U groove 50 in equation (4) is eliminated. The length ⁇ 2 ′ in contact with the mold base layer 16 can be ignored.
  • the plane distance ⁇ between the center and the upper end of the U-groove 50 is 3 m. Can be reduced to 1.5 m.
  • the unit cell dimension a can be reduced from 14.5 m of the conventional U-MOS shown in FIG. 15 to 11.5 ⁇ m, and the channel per area can be reduced. If the tunnel width is large, it can be reduced to a value close to the on-resistance per area of R-M0S shown in Fig.14.
  • a wafer 21 is prepared in which an n ⁇ type epitaxial layer 2 is grown on a main surface of a semiconductor substrate 1 made of an n + type silicon.
  • the semiconductor substrate 1 This impurity concentration is set to about 1 0 2 Q cm- 3. Further, in Epitakisharu layer 2 has a thickness force rather 7 ⁇ about m, the impurity 1 ⁇ degree has a 1 0 1 6 cm one 3 mm.
  • the main surface of the wafer 21 is thermally oxidized to form a field oxide film 60 having a thickness of about 6 O nm, and then a resist film 61 is deposited thereon to form a known photolithography process. Then, the resist film 61 is patterned on the pattern opening at the center of the cell forming position.
  • the registry membrane 6 1 Boron B 4 as a mask to Lee on-infusion.
  • a P-type diffusion layer 62 having a junction depth of about 3 m is formed by thermal diffusion as shown in FIG.
  • the p-type diffusion layer 62 eventually becomes a part of a p-type base layer 16 described later, and when a high voltage is applied between the drain and the source, the p-type diffusion layer 62 The purpose is to improve the surge resistance by causing a stable break-down at the bottom of the battery.
  • a silicon nitride film 6 is formed on the main surface of the wafer 21.
  • the silicon nitride film 63 is patterned to form a lattice-shaped opening pattern that is opened with a pitch width (dimension of the unit cell 15) a.
  • the opening pattern is mask-aligned so that the above-described p-type diffusion layer 62 is located at the center of the pitch interval.
  • the silicon oxide film 63 is used as a mask to etch the field oxide film 60, and the n-type epitaxial layer 2 is continued to a depth of about 1.5 m. Etching is performed to form grooves 64.
  • the portion of the groove 64 is thermally oxidized using the silicon nitride film 63 as a mask.
  • This is an oxidation method well-known as the L0C0S (Local Oxidation of Silicon) method, and the LOCOS oxide film 65 is formed by this oxidation, and at the same time, the LOCOS oxide film 65 A U-shaped groove 50 is formed on the etched n-type epitaxial layer 2 and the shape of the groove 50 is determined.
  • the distance b between the upper ends of the adjacent grooves 50 is determined by the dimensions of the silicon nitride film 63, but is slightly shortened by side oxidation due to so-called bird's beak.
  • the reduction of this dimension is about 0.5 m, and can be controlled with high precision.
  • the inclination angle of the side surface of the groove 50 with respect to the main surface of the wafer 21 should be 45 ° or more. This is undesirable. It can be controlled by setting the depth of the formed groove 64.
  • the distance between the upper ends of the adjacent U grooves 50 is about 8.5 m.
  • the plane distance ⁇ between the center and the upper end of the ⁇ groove 50 is given by equation (8), similarly to the case of the conventional ⁇ -MOS given by FIG. 20 and equation (4).
  • the inner wall surface of the U groove 50 formed by the LOCOS oxidation is flat and has few defects, and the surface is as good as the initial main surface of the wafer 21 shown in FIG. .
  • a boron for forming the p-type base layer 16 through the thin field oxide film 60 is formed. Is ion-implanted. At this time, the boundary between the LOSOS oxide film 65 and the field oxide film 60 is in a self-aligned position, and the region for ion implantation is accurately defined.
  • thermal diffusion is performed to a junction depth of about 3 m. Due to this thermal diffusion, the p-type diffusion layer 62 formed in advance in the step shown in FIG. 3 and the boron diffusion layer implanted in the step shown in FIG. A p-type base layer 16 is formed. Both end surfaces of the region of the p-type base layer 16 are defined in a self-aligned manner at the position of the side wall of the U-shaped groove 50.
  • FIG. 8 the center of the surface of the p-type base layer 16 surrounded by the LOCOS oxide film 65 formed on the surface of the substrate 21 with a lattice pattern is shown in FIG.
  • the resist film 66 and the L0C0S oxide film 65 patterned with the pattern left in the area are both used as masks to allow the thin field oxide film 60 to pass through the n + -type A phosphorus for forming the source layer 4 is ion-implanted. Also in this case, the boundary between the LOCOS oxide film 65 and the field oxide film 60 becomes a self-aligned position, as in the case where boron is ion-implanted in the process shown in FIG.
  • junction depth of the mold base layer 16 It is important to set the junction depth of the mold base layer 16. That is, when a high voltage is applied between the drain and the source of the completed product of the vertical power M 0 SFET of the present embodiment, a break down occurs at the page 12 at the bottom of the U-groove 50. the cormorant I but not destroyed occurring, p-type base - scan layer 1 6 c this junction depth and this setting a junction depth is important for can with this defining Ri accurately by the thermal diffusion .
  • the junction depth and the shape of the p-type base layer 16 are determined by the steps shown in FIGS. this! What is important in the shape of the p-type base layer 16 is that the position of the side surface of the p-type base layer 16 is determined by the side surface of the U-groove 50 and is self-aligned and thermally diffused. With respect to 0, the shape of the p-type base layer 16 is completely bilaterally symmetric. As a result, FIG.
  • the LOCOS oxide film 65 is removed by cut etching to expose the inner wall 51 of the groove 50, and then the gate oxide having a thickness of about 6 O nm is formed by thermal oxidation.
  • An oxide film 8 is formed.
  • the inner wall 5 I of the U-shaped groove 50 has a good flatness and a good silicon with few defects. Since it is a surface, the film quality of the gate oxide film 8 formed by thermal oxidation of this surface, the interface state density at the channel 5 interface, and the carrier mobility are comparable to those of conventional DMOS. Good.
  • a polysilicon film having a thickness of about 400 nm is deposited on the main surface of the wafer 21, and the distance between the upper ends of two adjacent U-grooves 50 is determined.
  • a gate electrode 9 patterned so as to be shorter by 2 than the separation b and by the distance c is formed. In consideration of the mask alignment accuracy of 0.5 to lm, if / 3 is set to about 1 m so that the gate electrode 9 always terminates on the flat part of the main surface of the wafer 21, the adjacent two The distance c between the two gate electrodes 9 is 6.5 m.
  • the steps shown in FIGS. 6 to 11 are the most important manufacturing steps in this embodiment, and the LOCOS oxide film 65 is used as a self-aligned double diffusion mask, and the p-type After forming the base layer 16, the n + -type source layer 4 and the channel 5, and then removing the L0C0S oxide film 65, a gate oxide film 8 and a gate electrode 9 are formed.
  • thermal diffusion is performed to a junction depth of about 0.5 m to form a p-type base contact layer 17.
  • the dimension e of the part where the p + -type base contact layer 17 is exposed on the surface is about 1.5 nm, which is defined by the pattern dimension of the resist film 68. .
  • an interlayer insulating film 18 made of BPSG is formed on the main surface of the wafer 21 and a contact hole is formed in a part of the interlayer insulating film 18 to form a p + type.
  • the base contact layer 17 and the n + type source layer 4 are exposed.
  • a source electrode 19 made of an aluminum film is formed, and is connected to the P + -type base contact layer 17 and the n + -type source layer 4 through the contact hole. Make contact. In addition, it is used to protect aluminum film.
  • a passivation film (not shown) made of silicon nitride or the like is formed by a plasma CVD method or the like, and a drain electrode 2 made of a three-layer film of TiZNiZAu is formed on the back surface of the wafer 21. 0 is formed, and a close contact is made with the n + type semiconductor substrate 1.
  • the structure of the vertical power MOS FET according to the present embodiment described with reference to FIGS. 2 to 13 and FIG. 1 and the method of manufacturing the same have the following effects.
  • the silicon surface on which the channel portion is formed is a silicon surface formed by removing the oxide film formed by the L0C0S oxidation method by the hot etching.
  • the surface has good flatness and no defects. Therefore, regarding the quality of the gate oxide film formed by thermally oxidizing this surface, problems such as poor insulation, mobility degradation due to defects at the channel interface and threshold voltage change are the same as those of the conventional DMOS type. Small. As a result, the yield is high and the reliability is high.
  • the durable invention has been specifically described based on the first embodiment.
  • the present invention is not limited to the above-described embodiment, and is not limited to the gist thereof. Needless to say, various changes can be made within the box.
  • the source electrode 19 and the n + -type source layer 4 and the p + -type has a structure that makes ohmic contact with the side surface of the n + -type source layer 4.
  • the n + -type source layer 4 is diffused over the entire upper surface of the p-type base layer 16 in the manufacturing process shown in FIGS.
  • the p + -type base contactor penetrates the interlayer insulating film 18 and the n + -type source layer 4.
  • the groove 52 leading to the cut layer 17 may be formed.
  • the p + -type base contact layer 17 is formed in advance before the formation of the n + -type source layer 4.
  • the accelerating voltage is increased to increase the voltage.
  • Ri formed by the and this to noisy on-infusion, or, n + -type source over scan layer forming Boron prior to thermal diffusion and ion implantation thermal 3 ⁇ 4 distributed by Ri n + -type source in for Various settings can be made, such as forming simultaneously with the layer 4.
  • the unit cell size of the vertical power MOS FET can be reduced to 1 O ⁇ m or less, and a cell size equivalent to that of the conventional R-M0S can be achieved, thereby dramatically reducing the on-resistance.
  • the vertical power M0SFET with high yield and high reliability can be obtained.
  • the wafer 21 has a main surface whose plane orientation is (111) or close to it.
  • the surface of the n_ type epitaxy layer 2 corresponding to the bottom surface of the LOCOS oxide film 65 formed on the wafer 21 in the step shown in FIG. 5, that is, the bottom surface 53 of the U-groove 50 is located on the main surface. Since they are parallel, their plane orientation is also (1 1 1).
  • optimization was performed by optimizing the surface direction of the sides of the rectangular unit cell 15 with respect to the surface direction of the main surface of the wafer 21 and setting the conditions in the LOC 0 S oxidation process shown in FIG.
  • the surface direction of the side surface 54 of the U fine 50 is set to a direction having a low interface state density (100).
  • the bottom surface 5.3 of the U-groove 50 (the plane orientation is (111) as described above) and the side surface 54 (plane orientation)
  • the process conditions under which the bottom 53 has a higher oxidation rate are selected.
  • a relatively fast oxidation time and a thin oxide film are required, where silicon oxidation is governed by the reaction rate, and the formation of a thin gate oxide film of about 60 nm satisfies this condition. .
  • the thickness t B of the gate oxide film formed on the surface of the bottom surface 53 of the U groove 50 is equal to the thickness t B of the gate oxide film formed on the surface of the side surface 54 of the U groove 50. Thicker than the thickness t s . That is,
  • equation (15) the thickness t B of the gate oxide film formed on the surface of the bottom 3 of the U-groove 5 0 in FIG. 1 Remind as in (16), U-groove
  • the thickness can be made larger than the thickness ts of the gate oxide film formed on the surface of the side surface 54 of 50. Therefore, even when a high voltage is applied between the drain electrode 20 and the source electrode 19, the gate oxide film formed on the surface of the bottom surface 53 of the U-groove 50 does not The electric field strength can be reduced, and insulation breakdown of the gate oxide film can be prevented.
  • the gate input capacitance at the bottom of the U-groove 50 which is composed of the bottom 53 of the U-groove 50, the gate oxide film formed on the surface thereof, and the gate electrode 9 is the thickness of the gate oxide film. Since it decreases in inverse proportion to the speed, high-speed switching becomes possible.
  • the surface orientation of the side surface 54 of the U-groove 50 is set to an orientation having a low interface state density (100) and the interface state density of the channel 5 is set. Since the threshold voltage is reduced, the stability of the threshold voltage is good, the mobility of the channel is not reduced, and the resistance by hot carriers is strong. Long-term reliability of electrical characteristics can be maintained.
  • FIG. 23 (a) is a schematic plan view showing a part of the vertical power MOSFET according to the fourth embodiment of the present invention, and the surface pattern of the gate electrode 9 is partly shown for easy viewing.
  • FIG. 23 (b) is a sectional view taken along line BB of FIG. 23 (a).
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • a pattern of triangular unit cells 15 and a U-shaped groove 50 of triangular pattern are used, and one side of the triangular shape is used.
  • the surface direction is set to 2 1 1>, and the angle between the main surface of the wafer 21 and the side surface 54 of the U-groove 50 is 54, as shown in Fig. 23 (b). .
  • the conditions in the L0C0S oxidation process shown in FIG. 5 are set.
  • the plane orientation of all the side surfaces 54 of the groove 50 can be set to the minimum interface state (100), and a channel having the same good characteristics as the conventional planar type DMOSFET can be obtained. Can be formed.
  • the present invention is not limited to this.
  • the present invention can be applied to a power ⁇ 0 SIC incorporating a MOS FET, and further to an insulated gate type bipolar transistor (IGBT) that performs bipolar operation.
  • IGBT insulated gate type bipolar transistor
  • plan shape of the unit cell is not limited to the squares and equilateral triangles described above.
  • a rectangle, hexagon, etc. can be selected as appropriate.
  • the change of the plane pattern can be easily changed by the formation pattern of the LOCOS oxide film 65.
  • the vertical MOSFET according to the present invention unlike the conventional U-MOS, it is not necessary to form the U-groove having a sufficiently long bottom surface in consideration of the displacement of the U-groove with respect to the base layer edge.
  • the length of the bottom of the U-groove can be reduced to the minimum necessary.
  • the unit cell size can be significantly reduced, the on-resistance per area can be reduced to about the same level as R-MOS, and the manufacturing yield and reliability are the same as those of the DM0S type. Since it is about the same high, it is very effective to use it alone or as a MOSIC incorporating this element for power switching elements.

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Description

明 細 書 縦型 M 0 S F E Tの製造方法 技術分野
本発明は、 電力用半導体素子と して用い られる縦型 M O S F E T (Metal Oxide Semiconductor Field Effect Transistor) に関し、 そ の単体または電力用半導体素子を組み込んだ M O S I C等に採用 して 好適である。 背景技術
縦型パワ ー M 0 S F E Tは、 周波数特性が優れ、 スイ ッ チ ン グ速度 が速 く 、 かつ低電力で駆動でき る等多 く の特長を有する こ とから、 近 年多 く の産業分野で使用されている。 例えば、 日経マグロウ ヒル社発 行 "日経エ レ ク ト ロ二ク ス " の 1 9 8 6年 5月 1 9 日号， pp.165-188 には、 パワー M 0 S F E Tの開発の焦点が低耐圧品および高耐圧品に 移行している 旨記載されている。 さ らに、 こ の文献には、 耐圧 1 0 0 V以下のパワー M O S F E Tチッ プのオ ン抵抗は、 Ι Ο πι Ω レベルま で低く なつてきている こ とが記載されており、 こ の理由と して、 パヮ 一 Μ.0 S F Ε Τの製造に L S I の微細加工を利用 したり、 そのセルの 形状を工夫したりする こ と によ り 、 面積当たりのチ ャ ネル幅が大き く とれるよ う になつたこ と にある旨述べられている。 また、 この文献に は主流である D M O S型 （二重拡散型） セルを使用 した縦型パワ ー Μ O S F E Tを中心にのべられている。 その理由は、 D M O S型はチヤ ネル部分にシ リ コ ンウェハの平坦な主表面をそのまま使用する こ とを 特長とするプレーナプロセスによ り作製されるため、 歩留ま りが良く コス トが安いと いう製造上の利点があるからである。
—方、 縦型パワー Μ 0 S F Ε Τの普及に伴って低損失化、 低コス ト 化がさ らに求められているが、 微細加工やセルの形状の工夫によるォ ン抵抗低減は限界にきている。 たとえば、 特開昭 6 3 - 2 6 6 8 8 2 号公報による と、 D MO S型においては微細加工によりュニッ トセル の寸法を小さ く してもオ ン抵抗がそれ以上減少しない極小点があ り、 その主原因がオン抵抗の成分を成す J F E T抵抗の增加である こ とが 分かっている。 また D MO S型において、 特開平 2 — 8 6 1 3 6号公 報に示されているよう に、 現在の微細加工技術の下ではオン抵抗が極 小点をと るュニッ トセルの寸法は 1 5 〃 m付近である。
この限界を突破するために種々の構造が提案されている 、 それらに 共通した特徵は素子表面に溝を形成し、 その溝の側面にチャ ネル部を 形成した構造であ り、 この構造により前述の J F E T抵抗を大幅に減 少させる ことができる。 さ らに、 この溝の側面にチャネル部を形成し た構造においては、 ュニッ トセル寸法を小さ く しても J F E T抵抗の 増大は無視する ことができるため、 特開昭 6 3 — 2 6 6 8 8 2号公報 に記載されたようなュニッ トセル寸法の縮小に対してオン抵抗が極小 点をとるという限界が無く 、 1 5 mを切って微細加工の限界まで小 さ く する ことができる。
この溝の側面にチャ ネル部を形成する構造は、 その形状から R (Rectangular) 一 M 0 Sや U (ϋ- shaped)— M 0 S と呼ばれている。 特開昭 5 9 - 8 3 7 4号公報に示された構造は R— M O Sの例であり、 異方 性 ドライエッチング法により垂直な溝を素子表面に形成して、 この溝 の側壁部分にチャ ネルとゲー トを形成した別名 ト レ ンチゲー ト型と も 呼ばれる構造であ り、 このものは J F E T抵抗成分を完全に無く すこ とができる。 一方、 特開平 2 — 8 6 1 7 1号公報に示された構造は U 一 M O Sの例であり、 チャネル部を ϋ溝形状に加工する方法と してシ リ コ ンの異方性ゥヱ ッ トエッチングや L 0 C 0 S酸化（Local Oxidation of Silicon)法を用い、 このものも J F E T抵抗成分を大幅に低 減する ことができる。 溝の側面にチャネル部を形成した縦型パワー M 0 S F E Tの典型的 な従来例を図 1 4 ( R— M O S ) と図 1 5 ( U— M O S ) に示す。
まず、 図 1 4 に示す R— M O S について説明する。 こ の縦型パワ ー M O S F E Tは、 n + 型シ リ コ ンからなる半導体基板 1 の主面に設け られた n 型層からなるェピタキシ ャ ル層 2 の表層部に、 イオ ン注入 と熱拡散によ り P型拡散層と n + 型拡散層を順次形成する。 次に、 こ れら P型拡散層と n + 型拡散層の一部をそれぞれ p型ベース層 1 6 と n + 型ソース層 4 と して残すよ う に、 反応性イオ ンエ ッ チ ング法によ り シ リ コ ン基板に対して垂直方向に P型拡散層を貫通するまでエ ッ チ ン グ し、 ト レ ンチ溝 5 0 を形成する。 この ト レ ンチ溝 5 0 の内壁 5 1 にゲー ト酸化膜 8 を形成し、 その上にゲー ト電極 9 を形成する。 こ う して内壁 5 1 の側壁部分にチャネル 5 が形成され、 チャ ネル長は p型 ベース層 1 6 の厚さで決定される。 ソ ース電極 1 9 は n + 型ソース層 4 に、 ドレイ ン電極 2 0 は半導体基板 1 の裏面にそれぞれォ一 ミ ッ ク 接触する。
こ の R— M 0 S において、 その ド レイ ン · ソ ース間のオ ン抵抗はチ ャ ネル抵抗と n 型 ド レイ ン層 6 の抵抗の和にほぼ等し く 、 前述した D M O S型で問題となった J F E T抵抗は存在しない。 このため、 ュ ニッ トセル寸法 a の縮小に応じてオ ン抵抗は単調に減少し、 現在の 微細加工の限界である 5 〜 6 mまで縮小する こ とができ、 面積当た り のオ ン抵抗を D M O S型に比べて大幅に低減する こ とができ る。 と ころが、 R— M 0 S は歩留ま り， 信頼性が低いと い う短所がある < その原因は、 ト レ ンチ溝 5 0 が反応性イオ ンエッ チ ング法によ り形成 されるため、 内壁 5 1 の側壁表面の平坦度が悪く て欠陥が多 く 、 その 表面を酸化してできたゲー ト酸化膜 8 の膜質が悪いためである。 そ し て、 ゲー ト酸化膜の絶縁不良， チ ャ ネル部の界面の欠陥による移動度 の低下やしきい電圧の変化が生じる こ とになる。 このよ う に、 R— M 0 S の構造は面積当たりのオ ン抵抗を大幅に低減でき る長所がある反 面、 歩留ま りが低いことに起'因する コス ト高の問題や、 ゲー ト酸化膜 とチャネル部の安定度が悪いために信頼性を確保する ことが困難であ るという問題がある。
これに対し、 図 1 5 に示す U— M O S は、 ϋ溝を形成する工程と し て反応性イオンエッチングの代わり に異方性ゥ ヱ ッ トエッチングまた は L 0 C 0 S酸化法を用いているため、 側壁表面の平坦度が良く ， ま た欠陥の少ない内壁 5 1 を持つ ϋ溝 5 0 が形成でき、 その表面を酸化 して形成するゲー ト酸化膜 8 の膜質も良いものとなる。 この結果と し て、 絶縁不良が発生しない， またチ ャ ネル部の特性を安定なものとす る ことができる等、 歩留ま り と信頼性の高い縦型パワー M O S F E T が得られる ことになる。
この ϋ 一 M O Sの作製工程を図 1 6 〜図 1 9及び図 1 5 に従って説 明する e この縦型パワー M O S F E Tは、 図 1 6 に示されるよう に n + 型のシ リ コンからなる半導体基板 1 の主面に設けられた n — 型層から なるェピタキシ ャル層 2 を備えたウェハ 2 1 の主表面にセルの寸法 a ' の周期で部分的に形成した絶彖膜 2 2 をマスク と して選択イオン注入 と熱拡散 ίこよ り ボロ ンを二重に拡散し、 Ρ型拡散層 2 3 と ρ + 型コ ン タ ク ト領域 1 7 を形成する。 次に、 絶縁膜 2 2 を除去した後、 図 1 7 に示されるよう にウェハ 2 1 の主表面に部分的に形成した絶緣膜 2 4 - をマスク と してリ ンを拡散し、 隣合うセル 1 5 の ρ型拡散層 2 3 に重 なるよう に η + 型拡散層 2 5 を形成する。
次に、 絶縁膜 2 4 を除去した後、 図 1 8 に示されるよう にウェハ 2 1 の主表面に部分的に形成した絶縁膜 2 6 をマスク と して、 異方性ェ ツチングまたは L 0 C 0 S酸化法により ϋ溝 5 0 を形成する。 この ϋ 溝 5 0 の形成によって、 隣合う Ρ型拡散層 2 3 の周縁部分および η + 型拡散層 2 5 の中央部が除去されて、 ュニ ッ ト セル寸法 a ' のュニ ッ トセル毎に ϋ溝 5 0 により分離された ρ型ベース層 1 6 と η + 型ソー ス層 4 を形成する。 次に、 絶縁膜 2 6 を除去した後、 図 1 9 に示されるよ う に U溝 5 0 の表面にゲー ト酸化膜 8 を形成する と と もに、 こ のゲー ト酸化膜 8 の 上にポ リ シ リ コ ンからなるゲー ト電極 9 を形成する。 次に、 ウェハ 2 1 の主表面に図 1 5 に示すよ う に、 ゲー ト酸化膜 8 およびゲー ト電極 9 を被う よ う に層間絶縁膜 1 8 を形成し、 こ の層間絶縁膜 1 8 に p + 型ベース コ ンタ ク ト層 1 7 および n + 型ソ ース層 4 の一部を露出させ るための穴開けを行う。 この p + 型ベースコ ンタ ク ト層 1 7 および n 型ソ ース層 4 に対してォー ミ ッ ク接触する ソース電極 1 9 をウェハ 2 1 の主表面に形成する。 さ らに、 半導体基板 1 の裏面にォー ミ ッ ク接 触する ド レイ ン電極 2 0 を形成して、 U— M O S構造の縦型パワ ー M 0 S F E Tを完成する。
こ の図 1 5 に示す U— M O S は、 歩留ま り， 信頼性が D M O S型と 同等に高い特長があ り、 こ の点において R— M 0 S に比べて極めて優 れている。 これは、 シ リ コ ンのウ エ ッ トエッチングや L 0 C 0 S酸化 法によ り U溝 5 0 を形成する こ と によ り 、 その内壁 5 1 の平坦度は良 く 欠陥も少な く 、 また、 その表面を酸化してでき るゲー ト酸化膜 8 の 膜質も良'く な り 、 ゲー ト酸化膜の絶縁不良やチ ャ ネル部の特性変化が 生じに く く なるためである。
U— M O Sの ド レイ ン · ソ ース間のオ ン抵抗については、 前述の R 一 M 0 S と同様にチ ャ ネル抵抗と n— 型 ド レイ ン層 6 の抵抗の和にほ ぼ等し く 、 J F E T部 7 の J F E T抵抗は十分小さい。 このため、 前 述の R— M O S と同様にュニッ トセル寸法 a ' の縮小に応 じてオ ン抵 抗は単調に減少するが、 現在の微細加工の限界では D M 0 S型の約 1 5 mよ り も僅かに小さ く する こ とができ るだけであり、 R— M 0 S 型の 5 〜 6 mまで小さ く する こ と はできない。 しかし、 J F E T抵 抗が十分小さいので面積当たりのオ ン抵抗は R— M 0 S型と D M 0 S 型の中間の値をと る。 このよ う に、 U— M O S は D M O Sの高い製造 歩留ま り と高い信頼性を維持しつつ、 R— M O Sの低オ ン抵抗の特徵 を一部受け継いだ構造である といえる。
U — M O Sの面積当たりのオン抵抗を R— M O S並に低減するため には、 ュニッ トセル寸法 a ' を縮小する ことが必要不可欠である。 し かしながら、 図 1 6〜 1 9 および図 1 5 に示す U— M 0 S の製造方法 において、 ュニッ トセル寸法 a ' の縮小は困難である。 以下、 その理 由を説明する。 -'
まず、 U— M O S のュニッ トセル寸法 a ' が何によって決ま るかを 詳細に説明する。
図 1 5 において、 各部分の寸法には次に示す関係がある。
a ' = b ' + 2 '
b ' = c ' + 2 β '
c ' = d ' + 2 γ ' ……（1)
d ' = e ' + 2 5 '
ただし、 a ， はユニッ トセル寸法、 b， は隣接した 2 つの U溝上端 間の距離、 c ' は隣接したゲー ト電極間の距離、 d ' はコ ンタ ク ト穴 の寸法、 e ' はベース コ ンタ ク 卜層 1 7が表面に露出 した部分の寸法 である。 また、 a、 は ϋ溝 5 0 の中央と上端の平面距離、 β ， は ϋ溝 5 0 の上端とゲー ト電極 9 の端の平面距離、 7 ' はゲー ト電極 9 の端 とコ ンタク ト穴の端の平面距離、 5 ' はコ ンタ ク ト穴の端とベースコ ンタク ト層 1 7が表面に露出した部分の端の平面距離である。
こ こで、 現在の微細加工レベルにおいては、 マス ク の合わせ精度が 0 . 5〜 1 m程度であり、 またエツチング加工等の寸法精度も考慮 すると、 上記した式 (1)中の各値はたとえば下記の値をと る。
β = 1 [ ^ m ] , r ' = 1 . 5 ί ml , δ = 1 ί
b = 8 . 5 ί β m] ,. c ' = 6 . 5 ί β l
d = 3 . 5 ί β ml , e ' = 1 . 5 [ ^ m ]
……（2) .
式（1) , (2)より、 ュニッ トセル寸法 a ' は、 = b ' + 2 a ' = 8 . 5 + 2 a ' [〃 m ]
(3)
となり、 ュニッ ト.セル寸法 a ' を縮小するためには、 U溝 5 0 の中央 と上端の平面距離 α ' の値が重要となる。
図 1 6〜 1 8 よ り ' の寸法は、 U溝 5 0 の底辺の長さ と加工精度， および Ρ型拡散層 2 3 に対する絶縁膜 2 6 ( U溝形成用マス ク ） の合 わせ精度で決ま る こ とがわかる。 図 2 0 は、 隣接した 2 つの ρ型拡散 層 2 3 の中央線 C L t と、 隣接した 2 つの絶縁膜 2 6 の中央線 C L 2 が重なった場合の U溝 5 0 を含む要部断面図であ り、 マス クずれが無 い場合に相当する。 この場合、 α ' は次式 (4)で与え られる。
a = α ι + a 2 + a 3 (4)
ただし、 a ' iは U溝 5 0 の底辺部と n 型 ド レイ ン層 6 が接する長 さ の 1 /2 、 a ' 2は U溝 5 0 の底辺部と p型ベース層 1 6 が接する長さ、 a ' 3は U溝 5 0 の側壁部のウェハ 2 1 の主表面に投影した長さである。 こ こで、 図 2 0 において左右の a ' 2は明らかに等しい。 し力、し、 実 際にはマスク合わせのずれがある こ と によ り左右の な ' 2は異な り、 そ のため、 式（4)中の各項のう ち a ' 2は 1 . 5 m程度に設定する必要が ある。 その理由は、 絶縁膜 2 6 のマスク合わせが最も悪い場合、 現状 のマスク合わせ精度によ り図 2 1 に示すよ う に、 隣接した 2 つの p型 拡散層 2 3 の中央線 に対して、 隣接した 2 つの絶縁膜 2 6 の中 央線 C L 2 が右方向に位置ずれ （たとえば 1 m ) を生じて しま う こ と にな り、 そのよ う な位置ずれを起こ したと しても、 エ ッ ジ部分 1 2 での電界集中を防止してゲー ト部分の絶縁破壊に起因する不具合を無 く すために、 U溝 5 0 の溝底のエッ ジ部分 1 2 が n 型 ド レイ ン層 6 に露出 しないで p型ベース層 1 6 内に位置するよう に、 こ の位置ずれ を見込んだ設計をする必要があるからである。 従って、 U溝.5 0 の底 辺部の p型ベース層 1 6 と接する長さ a ' 2！ 、 a ' 2 2 において必ず次 の式 (5)を成立させる必要がある。
0 ぐ な ， 21 , な * 22 (5)
また、 α '！と ' 3については、 現在の微細加工レベルでは共に 0 . 7 5 m程度であるから、 式 (4)よ り な ' は下記の値をと る。
a ' = 0. 7 5 + 1 . 5 + 0. 7 5 = 3 [ ^ m ]
… … (6)
従って、 式 (3)， （6)からュニ ッ ト セル寸法 a ' の最小値は、
a ' = 8 . 5 + 2 x 3 = 1 . 5 [ m] (7)
となる。
以上のよう に、 図 1 6 〜 1 9 および図 1 5 に示した U— M O Sの製 造方法において、 ュニッ トセル寸法 a ' の縮小限界は 1 4. 5 ^ m程 度であり、 これは従来の D M O S型の 1 5 mと同程度であり、 面積 当たりのオン抵抗の飛躍的な低减は難しかった。
本発明の目的はオン抵抗を小さ く できる縦型パワー M O S F E Tを 提供する ことにある。
' 発明の開示
上記目的を達成 るために、 本発明による縦型パワー M O S F E T の製造方法は従来方法とは異なり、 実質的な溝形成をベース層， ソ 一 ス層の形成前に行っておく ことを基本的思想と している。
すなわち、 その概要を簡単に説明すれば、 本発明になる縦型 M O S F E Tの製造方法は、
半導体基板の一主面側に該半導体基板より も低不純物濃度であって 第 1 導電型の半導体層を形成し、 この低濃度の半導体層の表面を主表 面と してその所定領域を選択酸化する こ とにより、 該所定領域の前記 半導体層内に前記主表面より所定深さを有する選択酸化膜を形成する 選択酸化工程と、
前記選択酸化膜の側面に接する前記半導体層表面にチャ ネルを形成 すべく 、 前記選択酸化膜と 自己整合的に順次第 2 導電型と第 1 導電型 の不純物を前記主表面よ り二重拡散し、 この二重拡散によ り前記チヤ ネルの長さを規定する と同時に第 2 導電型のベース層と第 1 導電型の ソ ース層を形成し、 残された前記半導体層を第 1 導電型の ド レイ ン層 とする不純物導入工程と、
こ の二重拡散の後に前記選択酸化膜を除去して前記所定深さを有す る溝構造を形成し、 前記チ ャ ネルとなる部分を含む前記溝の内壁を酸 化してゲー ト酸化膜と し、 こ のゲー ト酸化膜上にゲー ト電極を形成す るゲー ト形成工程と、
前記ソース層および前記ベース層にと もに電気的に接触する ソース 電極と、 前記半導体基板の他主面側に電気的に接触する ド レイ ン電極 とを形成する ソ ース， ド レイ ン電極形成工程と
を含むこ とを特徴と している。
すなわち、 ベース層と ソース層は選択酸化膜を拡散用マスク と して 自己整合的に二重拡散にて形成され、 同時に選択酸化膜によ って喰わ れた半導体層のその側壁部にチ ャ ネル領域が設定される。 また、 こ の 選択酸化膜は後工程において除去され、 ゲー ト電極の設定される溝部 となる。
このよ う に、 チャ ネルが選択酸化膜の端面によ り 自己整合的に溝の 側壁部に形成される こ と になり、 そのため、 溝の各側壁部に形成され る隣合う セルのチ ャ ネルは正確に対称な構造になる。 また、 ベース層 は選択酸化膜をマスク と して自己整合的に拡散されるため、 ベース層 は溝の側壁部に正確に位置決めされて拡散形成される こ と にな り、 そ の接合深さ は正確に制御でき る。 従って、 ベ一ス層は正確に溝底面の エツ ジ部を包むよ う に拡散条件を設定する こ と もでき る。
こ のよ う に、 選択酸化法によ り溝を形成し、 こ の選択酸化膜をマス ク と して自己整合的に二重拡散に .よ りベース層， ソース層およびチヤ ネルを形成する こ と によ り、 溝底辺のエツ ジ部を各セルにおいて正確 に対称な構造にする こ とができる。
したがって、 従来の U— MO Sのよう に、 ベース層端に対する U溝 の位置ずれが起こ ってもエッ ジ部が該ベース層内に位置するよう に十 分底面の長い U溝を形成する必要がな く 、 ϋ溝の底面の長さを必要最 小限に短く する こ とができ る。 その結果、 マスクずれを見込む必要が 無く ュニッ トセル寸法を大幅に縮小する ことができ、 面積当たりのォ ン抵抗は R— MO S と同程度まで低弒できる。 しかも、 製造歩留ま り や信頼性は D MO S型と同程度に高い。 図面の簡単な説明
図 1 ( a ) は本発明第 1実施例による縦型パワー M 0 S F E Tの一 部を示す平面図、 図 1 ( b ) は図 1 ( a ) の A— A断面図、 図 2乃至 図 1 3 は本発明第 1 実施例による縦型パワー MO S F E Tの製造工程 の説明に供する要部断面図である。
図 1 4 は従来の R— M O S型の縦型パワー M O S F E Tの断面図、 図 1 5 は従来の U— MO S型の縦型パワー MO S F E Tの断面図、 図 1 6乃至図 1 9 は従来の U— MO S型の縦型パワー M O S F E Tの製 造工程の説明に供する要部断面図である。 図 2 0 は従来の U— M O S 型の縦型パワー M 0 S F E Tの製造にぉぃて、 溝を形成する ときに溝 底面のエッ ジ部と！）型ベース層の位置関係が左右対称である理想的な 状態を示す要部断面図である。 図 2 1 は従来の U— MO S型の縦型パ ヮ一 MO S F E Tの製造において、 溝を形成する ときにマスクずれに よ り溝底面のエッ ジ部と P型ベース層の位置関係が、 左右対称でない 実際的な状態を示す要部断面図である。
図 2 2 は本発明第 2実施例による縦型パワー MO S F E Tの要部断 面図、 図 2 3 ( a ) は本発明第 4実施例による縦型パワー M 0 S F E Tの一部を示す模式的な平面図、 図 2 3 ( b ) は図 2 3 ( a ) の B— B断面! IIである。 発明を実施するための最良の形態
以下図面を参照して本発明の実施例について説明する。
図 1 ( a ) は本発明の第 1 実施例による四角形ュニ ッ トセルからな る縦型パワ ー M O S F E Tの平面図であ り、 同図 （ b ) は同図 （ a ) における A— A断面図である。 図 2〜図 1 3 は同 じ く 縦型パワー M 0 S F E Tの製造における各段階でのワークである ウェハの断面図であ つて、 図 1 ( b ) に相当する。 なお、 図 2 は p型ベース層の中央部形 成のためにボロ ンイオ ン注入を したウェハの断面図、 図 3 は L 0 C 0 S酸化のために窒化シ リ コ ン膜をュニッ トセル寸法 aの間隔でパター ユングしたウェハの断面図、 図 4 は窒化シ リ コ ン膜の窓をゥ ヱ ッ 卜ェ ツ チ ングしたウェハの断面図、 図 5 は L 0 C 0 S酸化膜が形成された ウェハの断面図、 図 6 は L O C O S酸化膜をマス ク と して p型ベース 層形成のためにポロ ンイオン注入をしたウェハの断面図、 図 7 は熱拡 散によ り p型ベース層を形成したウェハの断面図、 図 8 は L O C O S 酸化膜をマスク と して n + 型ソ ース層形成のために リ ンイオン注入を したウェハの断面図、 図 9 は熱拡散によ り n + 型ソ ース層を形成した ウェハの断面図、 図 1 0 は L O C O S 化膜を除去した後に熱酸化に よ りゲー ト酸化膜を形成したウェハの断面図、 図 1 1 はゲー ト酸化膜 の上にゲー ト電極が形成されたウェハの断面図、 図 1 2 は p + 型べ一 ス コ ンタ ク ト層形成のためにボロ ンイオ ン注入を したウェハの断面図、 図 1 3 は熱拡散によ り P + 型ベースコ ンタ ク ト層を形成したウェハの 断面図、 そ して、 図 1 ( b ) が層間絶縁膜， ソース電極および ドレイ ン電極を形成したウェハの完成断面図である。
こ の実施例の縦型パワ ー M O S F E Tは、 その要部， すなわちュニ ッ トセル部分を図 1 に示すよ う な構造と して、 こ のュニッ トセル 1 5 がピッ チ幅 （ュニッ ト セル寸法） aで平面上縦横に規則正し く 多数配 置された構造となっている。
図 1 において、 ウェハ 2 1 は不純物濃度が 1 0 211 c m— 3程度で厚さ 1 0 0〜 3 0 0 ； i mの n + 型シ リ コ ンからなる半導体基板 1 上に不純 物密度が 1 0 i e c m-3程度の厚さ 7 β m前後の n - 型ェピタキシ ャ ル 層 2が構成されたものであ り、 このウェハ 2 1 の主表面にュニッ トセ ル 1 5 が構成される。 ゥ-ェハ 2 1 の主表面に 1 2 /Ζ Π1程度のュニッ ト セル寸法 aで U溝 5 0 を形成するために、 厚さ 3 程度の L O C O S酸化膜を形成し、 この酸化膜をマスク と して自己整合的な二重拡散 により接合深さが 3 ； 程度の p型ベース層 1 6 と、 接合深さが 1 m程度の η + 型ソース層 4 とが形成されており、 それによ り U溝 5 0 の側壁部 5 1 にチャ ネル 5 が設定される。 なお、 ρ型ベース層 1 6 の 接合深さは ϋ溝 5 0底辺のエッ ジ部 1 2 でブレークダウ ンによる破壌 が生じない深さに設定されている。 また、 ρ型ベース層 1 6 の中央部 の接合深さが周囲よ り も深く なるよう に、 あ らかじめ Ρ型ベース層 1 6 の中央部にボロ ンが拡散されており、 ドレイ ン · ソース間に高電圧 が印加されたときに、 ρ型ベース層 1 6 の底面の中央部でブレークダ ゥ ンが起こ るよう に設定されている。 また、 二重拡散後にこの拡散マ スク及び ϋ溝 5 0形成用と して使用 した L O C O S酸化膜は除去され て、 ϋ溝 5 0 'の内壁には厚さが 6 O n m程度のゲー ト酸化膜 8 が形成 され、 さ らに、 その上に厚さが 4 0 0 ri m程度のポ リ シ リ コ ンからな るゲー ト電極 9、 厚さが 1 ^ m程度の B P S Gからなる層間絶緣膜 1 8 が形成されている。 さ らに、 p型ベース層 1 6 の中央部表面に接合 深さが 0 . 5 ίί πι程度の p ÷ 型ベース コ ンタク ト層 1 7 が形成され、 層間絶縁膜 1 8 の上に形成されたソース電極 1 9 と n + 型ソ ース層 4 および P + 型ベースコ ンタク ト層 1 7がコ ンタ ク ト穴を介してォ一 ミ ッ ク接触している。 また、 半導体基板 1 の裏面にォー ミ ッ ク接触する よう に ド レイ ン電極 2 0が形成されている。
以上説明した図 1 に示す本実施例の縦型パワー M 0 S F E Tにおい ては、 L O C O S酸化膜をマスク と して自己整合にて P型ベース層 1 6 と n + 型ソース層 4 を二重拡散するため、 マスクの合わせ精度を見 込む必要が無く な り、 図 1 5 に示 した従来の U— M 0 S において成立 する上述の式（1) ~ (7)において、 式 (4)中の U溝 5 0 の底辺部の p型べ一 ス層 1 6 と接する長さ α 2 'を無視する こ とができ る。 従って、 α 2 '以 外の各寸法を数 2 に示す従来通り の数値とすれば、 本実施例では、 式 (7)よ り、 U溝 5 0 の中央と上端の平面距離 αを 3 mから 1 . 5 m にまで縮小する こ とが可能である。
この結果、 ュニ ッ トセル寸法 a は、 図 1 5 に示す従来の U— M O S の 1 4 . 5 mから 1 1 . 5 ^ mにまで短縮する こ とができ、 面積当 た り のチ ャ ネル幅が大き く とれ、 図 1 4 に示す R— M 0 S の面積当た りのオン抵抗に近い値まで低減でき る こ と になる。
次に、 本発明になる縦型パワー M 0 S F E Tの製造方法について説 明する。
まず、 図 2 に示されるよ う に、 n + 型シ リ コ ンからなる半導体基板 1 の主表面に n— 型のェピタキシ ャ ル層 2 を成長させたウェハ 2 1 を 用意する。 こ の半導体基板 1 はその不純物濃度が 1 0 2 Q c m— 3程度に なっている。 また、 ェピタキシャル層 2 はその厚さ力く 7 〃 m程度で、 その不純物 1Ϊ度は 1 0 1 6 c m一3程度となっている。 このウェハ 2 1 の 主表面を熱酸化して厚さ 6 O n m程度のフ ィ ール ド酸化膜 6 0 を形成 し、 その後レジス ト膜 6 1 を堆積 して公知のフ ォ ト リ ソ工程にてセル 形成予定位置の中央部に開口するパター ンに レ ジス ト膜 6 1 をパター ニングする。 そ して、 この レジス ト膜 6 1 をマスク と してボロ ン （ B 4 をイ オ ン注入する。
レジス ト剥離後、 熱拡散によ り図 3 に示すよ う に接合深さが 3 m 程度の P型拡散層 6 2 を形成する。 こ の p型拡散層 6 2 は最終的には 後述する p型ベース層 1 6 の一部とな り、 ド レイ ン ' ソース間に高電 圧が印加されたと き、 p型拡散層 6 2 の底辺部分で安定にブレーク ダ ゥ ンを起こ させる こ と によ り、 耐サージ性を向上させる 目的を果たす。 次に、 図 3 に示すよ う に、 ウェハ 2 1 の主表面に窒化シ リ コ ン膜 6 3 を約 2 0 O n m堆積し、 この窒化シ リ コ ン膜 6 3 をパターニングし て、 ピッチ幅 （ュニッ 卜セル 1 5 の寸法） aで開口する格子状の開口 パター ンを形成する。 なお、 この開口パター ンは上述の p型拡散層 6 2がそのピッチ間隔の中央部に位置するよ う にマスク合わせしている。 次に、 図 4 に示すよう に、 窒化シ リ コ ン膜 6 3 をマスク と してフィ 一ル ド酸化膜 6 0 をエッチングし、 ひきつづき n 型ェピタキシャ ル 層 2 を深さ 1 . 5 m程度エッ チングして溝 6 4 を形成する。
次に、 図 5 に示すよう に、 窒化シ リ コ ン膜 6 3 をマスク と して溝 6 4 の部分を熱酸化する。 これは L 0 C 0 S (Local Oxidation of Sili- con)法と して良く 知られた酸化方法であり、 この酸化により L O C O S酸化膜 6 5が形成され、 同時に L O C O S酸化膜 6 5 によ って喰わ れた n 型ェピタキシ ャル層 2 の表面に U溝 5 0 が形成され、 かつ溝 5 0 の形状が確定する。 すなわち、 隣接した ϋ溝 5 0 の上端の距離 b は窒化シ リ コ ン膜 6 3 の寸法で規定されるが、 いわゆるバ一ズビーク による側面酸化により少し短く なる。 し力、し、 この寸法の短縮は 0. 5 m程度であり、 しかも高精度に制御できる。 なお、 この時 ϋ溝 5 0 の側面のウェハ 2 1主表面に対する傾斜角は 4 5 ° 以上ある こ と力《 望ま し く 、 これは L O C O S酸化の条件設定あるいはこ の L 0 C O S 酸化工程に先立ち形成した溝 6 4の深さ設定によ り制御する こ とがで きる。
後述するよう に、 隣接した U溝 5 0 の上端の距離り は 8 . 5 ^ m程 度になる。 また、 図 5 において、 ϋ溝 5 0 の中央と上端の平面距離 α は、 図 2 0 と式 (4)で与えられる従来の ϋ— M O Sの場合と同様に、 式 (8)で与えられる。
= a I + a + a 3 (8)
ただし、 a t は U溝 5 0 の底辺部の n 型 ドレイ ン層 6 と接する長 さの 1/2 、 2 は U溝 5 0 の底辺部の p型ベース層 1 6 と接する長さ、 a 3 は II溝 5 0 の側壁部のウェハ 2 1 の主表面に投影した長さである。 と ころが、 後述するよ う に式（8)中の α 2 は省略でき る こ とから、 式 (8)は次式に書き換え られる。
a — a \ + a 3 (9)
！ と a 3 は現状の加工技術では共に 0 . 7 5 m程度であるから、 α は下記の値をと る。
α = 1 . 5 [ ^ m ] (10)
なお、 L O C O S酸化によ り形成された U溝 5 0 の内壁表面は平坦 で欠陥が少な く 、 その表面は図 2 に示される ウェハ 2 1 の初期の主表 面と同程度に表面状態が良い。
次に、 図 6 に示すよ う に、 L O C O S酸化膜 6 5 をマスク と して、 薄いフ ィ ール ド酸化膜 6 0 を透過させて p型ベー ス層 1 6 を形成する ためのボロ ンをイオ ン注入する。 このと き、 L O C O S酸化膜 6 5 と フ ィ ール ド酸化膜 6 0 の境界部分が自己整合位置にな り、 イオ ン注入 される領域が正確に規定される。
次に、 図 7 に示すよ う に、 接合深さ 3 m程度まで熱拡散する。 こ の熱拡散によ り、 図 3 に示す工程において前も って形成した p型拡散 層 6 2 と、 図 6 に示す工程において注入されたボロ ンの拡散層が一体 にな り、 一つの p型ベース層 1 6 を形成する。 また、 p型ベー ス層 1 6 の領域の両端面は U溝 5 0 の側壁の位置で自己整合的に規定される。 次に、 図 8 に示すよ う に、 格子状のパター ンでゥ i ハ 2 1 表面に形 成されている L O C O S酸化膜 6 5 によ り囲まれた p型べ一ス層 1 6 表面中央部に残されたパター ンでパターニングされた レジス ト膜 6 6 と L 0 C 0 S酸化膜 6 5 を共にマスク と して、 薄いフ ィ ール ド酸化膜 6 0 を透過させて n + 型ソース層 4 を形成するための リ ンをイオ ン注 入する。 この場合も図 6 に示す工程においてボロ ンをイオ ン注入した 場合と同様に、 L O C O S酸化膜 6 5 と フ ィ ール ド酸化膜 6 0 の境界 部分が自己整合位置にな り、 イオ ン注入される領域が正確に規定され 次に、 図 9 に示すよ う に、 接合深さ 0 . 5〜 ； l ^ m熱拡散し、 n + 型ソース層 4 を形成し、 同時にチャ ネル 5 も設定する。 この熱拡散に おいて、 n + 型ソ ース層 4 の領域の U溝 5 0 に接した端面は、 U溝 5 0 の側壁の位置で自己整合的に規定される。
この熱拡散が完了 した時点での！）型ベース層 1 6 の接合深さの設定 が重要になる。 すな.わち、 本実施例の縦型パワー M 0 S F E Tの完成 品の ドレイ ン · ソース間に高電圧を印加した時、 U溝 5 0 の底面のェ ヅ ジ部 1 2でブレークダウ ンが発生して破壊されないよ う に、 p型べ —ス層 1 6 の接合深さを設定する こ とが重要である c この接合深さは 熱拡散によ り正確に規定する こ とができる。
以上、 図 6 〜図 9 の工程により p型ベース層 1 6 の接合深さ とその 形状が確定する。 この！）型ベース層 1 6 の形状において重要なことは、 p型ベース層 1 6 の側面の位置が U溝 5 0 の側面によ り規定され、 自 己整合されて熱拡散するため、 U溝 5 0 に対して p型ベース層 1 6 の 形状は完全に左右対称になる。 この結果、 図 2 1 に示すよう な従来の U— M O S において発生していた， U溝 5 0 の底辺部と p型ベース層 1 6 とのマスクずれに起因する左右の接触長さ α ' 2 1 , ' 2 2 の相違 は、 本発明の製造工程によれば常に無く なり、 次式が成立する。
α ' 2 1 — t. 2 2 (ID
さ らに、 p型ベース層 1. 6 の接合深さは熱拡散の条件設定により正 確に規定できるため、 図 2 0 に示される ϋ溝 5 0 の底辺部が ρ型べ一 ス層 1 6 と接する長さ な ' 2を見込む必要が無く なる。 すなわち、 本実 施例においては前述した式 (8)において α 2 は省略でき る ことにな り、 しかして上述の式 (9)が成立する。
次に、 図 1 0 に示すよう に、 L O C O S酸化膜 6 5 をゥヱ ッ トエツ チングにより除去して ϋ溝 5 0 の内壁 5 1 を露出させ、 その後熱酸化 により厚さ 6 O n m程度のゲー ト酸化膜 8 ·を形成する。 U溝 5 0 の内 壁 5 I は前述したよう に平坦度が良く 、 欠陥も少ない良好なシ リ コ ン 表面であるため、 こ の表面を熱酸化してでき るゲー ト酸化膜 8 の膜質 や、 チ ャ ネル 5 の界面の界面準位密度， キ ャ リ ア移動度は従来の D M O S と同程度に良好である。
次に、 図 1 1 に示すよ う に、 ウェハ 2 1 の主表面に厚さ 4 0 0 n m 程度のポ リ シ リ コ ン膜を堆積し、 隣接した二つの U溝 5 0 の上端の距 離 b よ り も 2 だけ短か く 距離 c だけ離間するよ う にパターニングし たゲー ト電極 9 を形成する。 マス ク の合わせ精度 0 . 5 〜 l mを見 込んで、 ゲー ト電極 9 が必ずウェハ 2 1 の主表面の平坦部で終端する よ う に /3を 1 m程度に設定する と、 隣接する二つのゲー ト電極 9 の 離間距離 c は 6 . 5 mになる。
以上、 図 6 〜図 1 1 に示す工程は本実施例において最も重要な製造 工程の部分であ り、 L O C O S酸化膜 6 5 を自己整合的な二重拡散の マスク と して使用 し、 p型ベース層 1 6 , n + 型ソース層 4 及びチヤ ネル 5 を形成し、 次に L 0 C 0 S酸化膜 6 5 を除去した後、 ゲー ト酸 化膜 8 , ゲー ト電極 9 を形成する。
次に、 図 1 2 に示すよ う に、 ノ、。ターニングされた レジス ト膜 6 8 を マス ク と して酸化膜 6 7 を透過して p + 型べ一ス コ ンタ ク ト層 1 7 を 形成するためのボロ ンをイオ ン注入する。
次に、 図 1 3 に示すよ う に、 接合深さ 0 . 5 m程度熱拡散し、 p 型ベース コ ンタ ク ト層 1 7 を形成する。 こ の熱拡散において、 p + 型 ベースコ ンタ ク ト層 1 7 が表面に露出 した部分の寸法 e は 1 . 5 n m 程度であ り、 レジス ト膜 6 8 のパター ン寸法によ り規定される。
そ して、 図 1 ( b ) に示すよ う に、 ウェハ 2 1 の主表面に B P S G からなる層間絶縁膜 1 8 を形成し、 その一部にコ ンタ ク ト穴開けを行 い p + 型ベース コ ンタ ク ト層 1 7 と n + 型ソ ース層 4 を露出させる。 さ らに、 アル ミ ニウム膜からなる ソース電極 1 9 を形成し、 前記コ ン タ ク ト穴を介して P + 型ベース コ ンタ ク ト層 1 7 と n + 型ソ ース層 4 と にォー ミ ッ ク接触させる。 さ らに、 アル ミ ニウム膜保護用と してプ ラズマ C V D法等により窒化シリ-コ ン等よりなるパッ シベーショ ン膜 (図示略） を形成し、 また、 ウェハ 2 1 の裏面には T i ZN i ZA u の 3層膜からなる ドレイ ン電極 2 0 を形成し、 n + 型半導体基板 1 に ォ一 ミ ッ ク接触をと る。
以上、 図 2〜図 1 3 および図 1 を用いて説^した本実施例になる縦 型パワー M O S F E Tの構造とその製造方法にあっては、 次のような 効果を奏する ことになる。
( 1 ) 図 1 5 に示される従来の U— M O S と比べる と、 式（1)〜式 (7) で与えられたュニッ トセル寸法 aを決定する条件のう ち異なる要因は 式（9), 式 (10)で示される aであ り、 従来の 3 から 1 . 5 ; mに短縮 できる。 この結果、 式 (3)よりュニッ トセル寸法 a は従来の 1 4 . 5 mから次式 (13で与えられる値まで短縮でき、 面積当たりのオン抵抗を R— MO S にさ らに近付ける こ とができる - a = 8. 5 + 2 x 1. 5 = 1 1 . 5 ί ml (12)
( 2 ) チャ ネル部が形成される シ リ コ ン表面は、 L 0 C 0 S酸化法 により形成された酸化膜をゥ ヱ ッ トエッチングにて除去してできる シ リ コ ン表面であり、 表面の平坦度が良く 、 欠陥が皆無である。 従って、 この表面を熱酸化してできるゲー ト酸化膜の膜質に関して、 絶緣不良， チャネル部の界面の欠陥による移動度の低下や しきい電圧の変化等の 問題は従来の D M 0 S型と同等に小さい。 この結果、 歩留ま りが高く 信頼性が高い。
( 3 ) R— M O S における反応性イオンエツチングに代表されるよ うな， 製造工程における微妙な管理が要求される方法を使用せず、 L 0 C 0 S酸化法という極めて製造の管理が容易で、 しかも寸法精度， 再現性が良い方法を使用するため、 製造工程のスループッ ト， 歩留ま りが高く 、 また製造コス ト も安い。
以上、 牢発明を上記第 1 実施例に基づき具体的に説明したが、 本発 明は上記実施例に限定される ものではな く、 その要旨を逸脱しない範 囲で種々変更可能である こ と はいう までもない。
例えば、 図 2 2 に示す第 2 実施例では、 ソース電極 1 9 と n + 型ソ ース層 4 , p + 型ベースコ ンタ ク ト層 1 7 とを溝 5 2 を介してォー ミ ッ ク接触させるよ う に しており、 特にソース電極 1 9 は n + 型ソース 層 4 の側面にォー ミ ッ ク接触する構造となっている。 この構造を作製 するためには、 図 2 〜図 1 3 に示される製造工程において、 n + 型ソ ース層 4 を p型ベース層 1 6 の上面全面に拡散形成するよ う に し、 ゲ ー ト構造を構成し、 さ らに層間絶縁膜 1 8 にコ ンタ ク ト穴を開ける際 層間絶縁膜 1 8 および n + 型ソ ー ス層 4 を貫通 して p + 型ベー ス コ ン タ ク ト層 1 7 に至る溝 5 2 を形成するよ う にすればよい。 なお、 p + 型ベー ス コ ンタ ク ト層 1 7 は、 n + 型ソ ー ス層 4 の形成前に予め形成 してお く ， n + 型ソース層 4 の形成後に加速電圧を上げてボロ ンをィ オ ン注入する こ と によ り形成する， あるいは、 n + 型ソ ー ス層形成の ための熱拡散前にボロ ンをイオ ン注入して熱 ¾散によ り n + 型ソー ス 層 4 と同時に形成する等、 種々設定可能である。
こ の構造によれば、 図 1 ( b ) における コ ンタ ク ト穴の端とベー ス コ ンタ ク ト層 1 7 が表面に露出する部分の^の平面距離 5 を見込む必 要がな く なる。 さ らにベー ス コ ンタ ク ト層 1 7 が表面に露出 した部分 の寸法 e を特別に規定する必要が無く 、 寸法 dのコ ンタ ク ト穴を開け たと き、 同時にベースコ ンタ ク ト層 1 7 を露出させる こ とができ る。 即ち、 本第 2 実施例の構造と製造方法によれば、 従来の U — M 0 S に 関する式（1)〜式 (3)の一部が次のよ う に変更される。
d ' ' = 1 . 5 [〃 m」
c = 4 . 5 [〃 m」
b … = 6 . 5 [〃 m ] (13)
a " ' = b " ' + 2 a
従って、 式 (13) ,· 式 αο)よ り、 a " * = 6. 5 + 2 X 1 . 5 = 9. 5 [ m]
……
と、 縦型パワ ー M O S F E Tのュニッ トセル寸法を 1 O ^ m以下と小 さ く でき、 従来の R— M 0 S と同等のセルサイズが可能になり、 オン 抵抗の飛躍的な低減がはかれる。 しかも、 第 1実施例と同様に、 歩留 ま り， 信頼性の高い縦型パワー M 0 S F E Tが得られる。
次に本発明第 3実施例について説明する。 以下の説明においては、 図 1〜図 1 3 に示した本発明第 1実施例による縦型パワ ー M O S F E Tの製造方法とその構造図を引用 し、 上記第 1実施例に対して本第 3 実施例が異なる部分または第 3実施例において新た ··に設定される部分 に限定して説明を行い、 その他の部分は上記第 1実施例と同様のため その説明は省略する こ ととする。
第 3実施锊では、 図 2 において、 ウェハ 2 1 はその主表面の面方位 が ( 1 1 1 ) またはそれに近いものを選定している。 それによ り図 5 に示す工程においてウェハ 2 1 に形成される L O C O S酸化膜 6 5の 底面に対応する n _ 型のェピタキシャ ル層 2の表面， すなわち U溝 5 0 の底面 5 3 は主表面に平行であるため、 その面方位も （ 1 1 1 ) と なる。
また、 図 1 ( a ) においてウェハ 2 1 の主表面の面方向に対して四 角形のュニッ トセル 1 5の辺の面方向の最適化と、 図 5 に示す L O C 0 S酸化工程における条件設定による U溝 5 0の側面 5 4の傾き角度 の最適化により、 U清 5 0の側面 5 4の面方位は界面準位密度が少な い （ 1 0 0 ) に近い方位に設定されている。
これで図 1 0 に示すゲー ト酸化膜 8 を形成する工程において、 U溝 5 0の底面 5. 3 (面方位は上述のよう に （ 1 1 1 ) である） と側面 5 4 (面方位は上述 よう に （ 1 0 0 ) に近い方位） の面方位の違いに より、 底面 5 3の方が酸化速度が速く なる工程条件を選定する。 すな わち、 シ リ コ ンの酸化が反応律速で支配される比較的速い酸化時間と 薄い酸化膜が必要条件であ り、 6 0 n m程度の薄いゲー ト酸化膜形成 は こ の条件を満足する。 こ の条件によ り 、 U溝 5 0 の底面 5 3 の表面 に形成されるゲ一 ト酸化膜の厚さ t B は U溝 5 0 の側面 5 4 の表面に 形成されるゲー ト酸化膜の厚さ t s よ り厚く なる。 すなわち、
t S < t B ……（15)
であ り、 t S , t B と して例えば次の数値が得られる。
t s = 6 0 [ n m ] , t Β = 8 0 C η m ] …… (16)
次に、 第 1 実施例に対して第 3 実施例がその構造の修正によ り優れ る作用について説明する。
第 3 実施例においては、 式 (15) , (16)に示すよ う に図 1 における U溝 5 0 の底面 5 3 の表面に形成されるゲー ト酸化膜の厚さ t B は、 U溝 5 0 の側面 5 4 の表面に形成されるゲ一 ト酸化膜の厚さ t s よ り厚 く す る こ とができ る。 こ のため、 ド レイ ン電極 2 0 と ソ ース電極 1 9 と の 間に高電圧が印加されたと きでも、 U溝 5 0 の底面 5 3 の表面に形成 されるゲー ト酸化膜中の電界強度が低減でき、 ゲー ト酸化膜の絶縁破 壊を防止でき る。 また、 U溝 5 0 の底面 5 3 とその表面に形成される ゲー ト酸化膜とゲー ト電極 9 で構成される U溝 5 0 の底面部のゲー ト 入力容量はゲー ト酸化膜の厚さ に反比例 して減少するため、 高速スィ ツ チ ングが可能と な る。
また第 3 実施例においては、 U溝 5 0 の側面 5 4 の面方位を界面準 位密度が少ない （ 1 0 0 ) に近い方位に設定してチ ャ ネ ル 5 部分の界 面準位密度を少な く してあるから、 閾電圧の安定度が良 く 、 チ ャ ネ ル 部の移動度を低下させる こ とがな く 、 ホ ッ トキャ リ アによる耐性も強 いため、 縦型パワー M O S F E Tの電気特性の長期信頼性を維持でき る。
以上第 3 実施例においては、 図 1 ( a ) に示す四角形のュニ ッ トセ ' ルの場合のみについて説明 したために、 U溝 5 0 の全ての側面 5 4 の 面方位を （ 1 0 0 ) 面に設定する こ とはできなかった。 その原因は、 面方位 （ 1 1 1 ) はその結晶構造から 3回軸対称であ り、 3回軸対称 でない四角形のュニッ トセルと整合しなかったこ とによる。 これを改 良した第 4実施例を図 2 3 に示す。 なお、 図 2 3 ( a ) は本発明第 4 実施例による縦型パワー MO S F E Tの一部を示す模式的な平面図で あり、 図を見やすく するためゲー ト電極 9の表面パター ンは一部のみ の表示 （図の斜線領域） と し、 ソ ース電極 1 9の表示は省略している。 また、 図 2 3 ( b ) は図 2 3 ( a ) の B— B断面図である。 図におい て、 図 1 と同様な構成には同一符号を付してある。
第 4実施例においては、 図 2 3 ( a ) に示すよ う に、 三角形のュニ ッ トセル 1 5のパターン及び三角形パター ンの U溝 5 0 を使用する と と もに、 三角形の一辺の面方向をく 2 1 1 >に設定し、 さ らに図 2 3 ( b ) に示すよう に、 ウェハ 2 1 の主表面と U溝 5 0 の側面 5 4の成 す角が 5 4. Ί 。 になるよ う に、 図 5 に示す L 0 C 0 S酸化工程にお ける条件を設定している。 これにより、 ϋ溝 5 0の全ての側面 5 4の 面方位を界面準位の最も少ない （ 1 0 0 ) とする こ とができ、 従来の プレーナ型 D M O S F E Tと同等の良い特性をもつチ ャ ネルを形成す る ことができる。
以上、 説明した種々の実施例においてはュニポーラ動作を行う緩型 パワー Μ 0 S F Ε Τに本発明を適用 した場合についてのみ説明したが、 それに限定される ものではな く 、 このような縦型パワー MO S F E T を組み込んだパワー Μ 0 S I Cに適用 してもよ く 、 更には、 バイポー ラ動作を行う絶縁ゲー ト型バイボーラ ト ラ ンジスタ （ I G B T) のゲ 一ト構造に適用する こ と もできる。
また、 実施例では ηチャネル型についてのみ説明したが、 η型と ρ 型の半導体の型を入れ換えた ρチャ ネル型についても同様の効果が得 られる ことは言う までもない。 .
さ らに、 ュニッ トセルの平面形状は上述の正方形， 正三角形に限ら ず、 他に長方形， 六角形等、 適宜選択可能である。 なお、 平面パター ンの変更は L O C O S酸化膜 6 5 の形成パター ンにて容易に変更可能 である。
産業上の利用可能性
以上のよ う に、 本発明に係る縦型 M O S F E Tは、 従来の U— M O Sのよ う にベース層端に対する U溝の位置ずれを見込んで十分底面の 長い U溝を形成する必要はな く 、 U溝の底面の長さを必要最小限に短 く する こ とができ る。 その結果、 ュニッ トセル寸法を大幅に縮小する こ と ができ、 面積当た り のオ ン抵抗は R— M O S と同程度まで低減で き、 しかも製造歩留ま りや信頼性は D M 0 S型と同程度に高いため、 その単体または該素子を組み込んだ M O S I C と して電力用ス ィ ッ チ ング素子等に採用 して非常に有効である。

Claims

請求の範囲
1 . 半導体基板の一主面側に該半導体基板よ り も低不純物濃度であ つて第 1 導電型の半導体層を形成し、 こ の低濃度の半導体層の表面を 主表面と してその所定領域を選択酸化する こ とによ り、 該所定領域の 前記半導体層内に前記主表面よ り所定深さを有する選択酸化膜を形成 する選択酸化工程と、 .
前記選択酸化膜の側面に接する前記半導体層表面にチャネルを形成 すべく 、 前記選択酸化膜と 自己整合的に順次第 2導電型と第 1 導電型 の不純物を前記主表面よ り二重拡散し、 この二重拡散によ り前記チヤ ネルの長さを規定する と同時に第 2導電型のベース層と第 1導電型の ソース層を形成する不純物導入工程と、
この二重拡散の後に前記選択酸化膜を除去して前記所定深さを有す る溝構造を形成し、 前記チャ ネルとなる部分を含む前記溝の内壁を酸 化してゲー ト酸化膜と し、 このゲー ト酸化膜上にゲー ト電極を形成す るゲー ト形成工程と、
前記ソース層および前記ベース層にと もに電気的に接触するソ ース 電極と、 前記半導体基板の他主面側に電気的に接鲑する ドレイ ン電極 とを形成するソ ース， ド レイ ン電極形成工程と
を含むこ と.を特徵とする縦型 M O S F E Tの製造方法。
2 . 前記ゲー ト形成工程におけるゲー ト酸化膜形成時に、 前記溝の 側面部のゲー ト酸化膜の厚さに比べて前記溝の底面部において前記ゲ ー ト酸化膜の膜厚が厚く なるよう にする工程条件を選定する条件設定 工程を具備する こ とを特徵とする請求の範囲第 1項に記載の縦型 M O
S F E Tの製造方法。
3 . 前記条件設定工程は、 前記溝の底面部の半導体結晶表面の面方 位と、 前記溝の側面部の半導体結晶表面の面方位を選定する面方位選 定工程である ことを特徵とす: δ請求の範囲第 2項記載の縦型 Μ 0 S F Ε Τの製造方法。
4. 前記面方位選定工程は、 前記選択酸化工程において、 前記半導 体層をシ リ コ ンと し、 その前記主表面の面方位を （ 1 1 1 ) も し く は ( 1 1 1 ) に近い面とする と と もに、 前記選択酸化膜の側面に接する 前記半導体層表面の面方位を （ 1 0 0 ) も し く は （ 1 0 0 ) に近い面 とする工程である こ とを特徴とする請求の範囲第 3項記載の縦型 M O S F E Tの製造方法。
5. 前記ゲー ト形成工程におけるゲー ト酸化膜形成時において、 前 記溝の内壁の酸化速度が界面反応で律速される酸化条件に選定されて いる こ とを特徵とする請求の範囲第 1 項記載の縦型 M O S F E Tの製 造方法。
6 . 前記ゲー ト形成工程におけるゲー ト酸化膜形成時において、 前 記溝の内壁の酸化速度が界面反応で律速される酸化条件に選定されて いる こ とを特徴とする請求の範囲第 3項記載の縦型 M O S F E Tの製 造方法。
7. 前記ゲー ト形成工程におけるゲー ト酸化膜形成時において、 前 記溝の内壁の酸化速度が界面反応で律速される酸化条件に選定されて いる こ とを特徵とする請求の範囲第 4項記載の縦型 M O S F E Tの製 造方法。
8. 前記半導体基板が第 1 導電型である こ とを特徴とする請求の範 囲第 1 項記載の縦型 M 0 S F E Tの製造方法。
9. 前記半導体基板が第 2導電型である こ とを特徵とする請求の範 囲第 1 項記載の縦型 M O S F E Tの製造方法。
1 0. 前記選択酸化工程は、 前記選択酸化膜の形成に先立ち、 前記 半導体層主表面の該選択酸化膜を形成する領域において、 該主表面を 所定深さエッチ ングする初期溝形成を含むこ とを特徴とする請求の範 囲第 1 項記載の縦型 M O S F E Tの製造方法。
1 1 . 前記選択酸化工程は、 前記選択酸化膜の形成に先立ち、 前記 半導体層主表面の該選択酸化膜を形成する領域において、 該主表面を 所定深さエッチングする初期溝形成を含むこ とを特徵とする請求の範 囲第 3項記載の縦型 M O S F E Tの製造方法。
1 2. 前記選択酸化工程は、 前記選択酸化膜の形成に先立ち、 前記 半導体層主表面の該選択酸化膜を形成する領域にお'いて、 該主表面を 所定深さエッチングする初期溝形成を含むこ とを特徵とする請求の範 囲第 4項記載の縦型 M O S F E Tの製造方法。
1 3. 前記選択酸化工程は、 前記選択酸化膜の表面パター ン形状を 正 Ξ角形と し、 その一辺の方向をく 2 1 1 >方向に設定するよう に し ている こ とを特徵とする請求の範囲第 4項記載の縦型 M O S F E Tの 製造方法。
1 . 前記半導侔層の主表面に対する前記選択酸化膜の側面の頓斜 角を 4 5 ° 以上に設定する こ とを特徵とする請求の範囲第 1項記載の 縦型 M 0 S F E Tの製造方法。
1 5. 前記半導侔層の主表面に対する前記選択酸化膜の側面の煩斜 角を、 この厠面に接する前記半導体層表面の界面準位密度が低く なる 角度に設定する ことを特徵とする請求の範囲第 1項記載の縦型 M O S
F E Tの製造方法。
1 6. 前記半導体層の主表面に対する前記選択酸化膜 側面の煩斜 角を、 この側面に接する前記半導体層表面の界面準位密度が低く なる 角度に設定する こ とを特徵とする請求の範囲第 7項記載の縦型 M O S
F E Tの製造方法。
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