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WO1992009144A1 - Procede de decodage de vraisemblance maximale et dispositif relatif - Google Patents

Procede de decodage de vraisemblance maximale et dispositif relatif Download PDF

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WO1992009144A1
WO1992009144A1 PCT/JP1991/001579 JP9101579W WO9209144A1 WO 1992009144 A1 WO1992009144 A1 WO 1992009144A1 JP 9101579 W JP9101579 W JP 9101579W WO 9209144 A1 WO9209144 A1 WO 9209144A1
Authority
WO
WIPO (PCT)
Prior art keywords
hypothetical
sample value
data sequence
input signal
assumed
Prior art date
Application number
PCT/JP1991/001579
Other languages
English (en)
French (fr)
Inventor
Takao Sugawara
Yoshifumi Mizoshita
Takashi Aikawa
Hiroshi Mutoh
Kiichirou Kasai
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority claimed from JP2317918A external-priority patent/JP2668452B2/ja
Priority claimed from JP2317917A external-priority patent/JP2668451B2/ja
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
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Priority to EP91919830A priority patent/EP0593763B1/en
Priority to US07/910,311 priority patent/US5432820A/en
Publication of WO1992009144A1 publication Critical patent/WO1992009144A1/ja

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes

Definitions

  • the present invention relates to a maximum likelihood decoding method and apparatus for maximum likelihood decoding of an input signal that has received waveform interference.
  • the recording density has been increased in accordance with the demand for larger capacity. Therefore, the reproduced signal is greatly affected by the waveform interference, and the waveform equalization process is not easy (the equalization in such a case greatly increases the high frequency noise).
  • the error rate increases.
  • a Viterbi decoder or the like which selects the most probable data from the assumed data sequence and decodes the reproduced signal that has received such waveform interference or the received signal that has received waveform interference in the data transmission system, It has been proposed to improve the decoding error rate by performing maximum likelihood decoding. Background art
  • the demodulation system of the conventional magnetic recording apparatus has, for example, the configuration shown in FIG. 1, where 11 is a magnetic head for reproducing recorded data from a recording medium such as a magnetic disk, 12 is an amplifier, and 13 is an amplifier.
  • Equalizer 14 is a pulse circuit
  • 15 is a phase locked loop (PLL :)
  • 16 is an equalizer
  • 17 is an AZD converter (AZD)
  • 18 is a Viterbi decoder.
  • the reproduced signal from the magnetic head 11 is amplified by an amplifier 12 and equalized and amplified by equalizers 13 and 16 including a filter and the like, and noise removal is performed.
  • a pulse is formed by peak detection, and a clock signal phase-locked to the reproduced signal is This clock signal is used as a sampling clock signal for the AZD converter 17, and the reproduced signal equalized by the equalizer 16 is applied to the AZD converter 17, and the bit cycle from the phase synchronization circuit 15 is obtained.
  • the digital signal is sampled and converted into a digital signal by the sampling clog signal, and the sample value of the reproduced signal converted into the digital signal is added to the Viterbi decoder 18 and subjected to maximum likelihood decoding.
  • a Viterbi decoder is known as a maximum likelihood decoder for a convolutional code.
  • a distributor 21 an ACS circuit 22-1 to 22-4, and a path memory 23, a normalizing circuit 24, and a path selector 25.
  • the branch metric value is calculated by the distributor 21 and distributed to the ACS circuit 22 1 1 to 22-4. I do.
  • these ACS circuits 2 2 ⁇ 1 to 2 2 ⁇ 4 are provided with 2 k ⁇ 1
  • Each of the ACS circuits 22-1 to 22-4 is composed of an adder (A), a comparator (C), and a selector (S).
  • the branch metric value and the previous path metric are used.
  • the values are added by the adder (A), compared by the comparator (C), and the smaller path metric value is selected by the selector (S) as the path metric value of the surviving path.
  • the path memory 23 has path memory cells of 4 to 5 times the constraint length k, is stored as a surviving path, and the output of the last The path is added to the selector 25, and the path corresponding to the path metric with the smallest value is selected, and a decoded output is obtained.
  • the normalization circuit 24 normalizes the path metric value. like this When a Viterbi decoder is used to decode a signal that has undergone waveform interference, the ACS circuit calculates the sum of the squared output of the error between the assumed sample value and the actual sample value, and the previous path metric value. The new path metric value, compare each path metric value, select the smaller of the new output metric values of the addition output, and use it as the next path metric value, and select the selected path metric value. Is added to the path memory 73.
  • Figure 3 shows a trellis diagram with a constraint length of 3, where solid arrows indicate transitions when input data is "0", dotted arrows indicate transitions when input data is "1", and circles indicate internal states.
  • the hypothetical sample values in the paths P0 and P1 can be set to yP0.yPl indicated by black circles in the waveforms of (a) and (b) in FIG. This value is obtained from the 3-bit assumed bus value (a-1, a., A,) shown in Fig. 4 (a) as the present, and the bit of the isolated waveform in Fig. 4 (c) is obtained.
  • Gi is the sample value of the period
  • the constraint length is k
  • m (k-1) / 2
  • FIG. 3 is a block diagram of a main part of the example, which includes an ACS circuit 31, a path memory 32, a node selector 33, and a hypothetical memory 34, and decodes a reproduced signal or the like in a magnetic disk device or the like.
  • the sampled value of the power signal is applied to the ACS circuit 31.
  • the path memory 32 and the assumed path memory 34 have a positive / negative polarity in the magnetic recording / reproducing signal, and thus have a shift register configuration capable of storing “1” and “0”. Represents a plurality of columns, each of which stores a different hypothetical data column.
  • an assumed sample value considering interference from past data is obtained, and the assumed sample value and the reproduced signal Find the square output of the difference from the sample value, add the metric value calculated last time, compare the added output, select the smaller one, use it as the next metric value, and select The last value of the path memory 34 is input to the path memory 32.
  • An object of the present invention is to improve the decoding error rate without increasing the circuit scale.
  • a maximum likelihood decoding method for decoding an input signal subjected to waveform interference comprising: (a) a sample value of the input signal for a predetermined number of bits temporally preceding a hypothetical data sequence stored in a hypothetical path memory (B) a step of estimating an interference amount due to a future signal located later in time than the assumed data sequence, (b) a step of obtaining an assumed sample value of the input signal by referring to the interference amount, and (c). ) The input signal is subjected to maximum likelihood decoding using the hypothetical sample value and the sample value of the input signal to generate a plurality of surviving paths and stored in a path memory. Outputting as a decoded data sequence. Further, the above object is a maximum likelihood decoding device for decoding an input signal having received waveform interference,
  • AZD analog to digital conversion means for sampling an input signal to generate a sample value
  • a hypothetical path memory for storing hypothetical data strings
  • the input signal is subjected to maximum likelihood decoding using the hypothetical sample value and the sample value of the input signal to generate a plurality of surviving paths and stored in a path memory. This is achieved by a configuration having decoding means for outputting as a column.
  • Figure 1 is a block diagram showing the demodulation system of a conventional magnetic recording device.
  • Figure 2 is a block diagram of a conventional Viterbi decoder.
  • Figure 3 is a trace diagram of constraint length 3
  • Figure 4 is a diagram for explaining the signal waveform
  • FIG. 5 is a block diagram showing a main part of a conventional Viterbi decoder
  • FIG. 6 is a block diagram illustrating the principle of the present invention.
  • FIG. 7 is a block diagram of a video decoder according to the first embodiment of the present invention.
  • Figure 8 is a waveform diagram showing waveform interference
  • Figure 9 is a waveform diagram showing an isolated waveform
  • FIG. 10 is a graph showing a relationship between interference amounts
  • FIG. 11 is a block diagram of a hypothetical sample value calculating unit used in the first embodiment of the present invention.
  • FIG. 12 is a block diagram of a video decoder of the second embodiment of the present invention
  • FIG. 13 is a block diagram of a Viterbi decoder of the third embodiment of the present invention
  • FIG. 15 is a block diagram showing the fourth embodiment of the present invention in more detail
  • FIG. 16 is a block diagram of a Viterbi decoder used in the fourth embodiment of the present invention.
  • FIG. 17 is a block diagram of a hypothetical sample value calculation unit used in the fourth embodiment of the present invention.
  • FIG. 18 is a block diagram of a fifth embodiment of the present invention.
  • Figure 19 is a diagram explaining the amount of interference
  • Figure 20 is an explanatory diagram of the expected value of the amount of interference
  • FIG. 21 is a block diagram of a sixth embodiment of the present invention.
  • FIG. 22 shows a sixth embodiment of the present invention in more detail
  • FIG. 23 is a block diagram of a seventh embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 6 is a block diagram showing the principle of the present invention.
  • the maximum likelihood decoding unit 105 having the ACS circuit 101, the path memory 102, the path selector 103, and the assumed path memory 104 obtains the sample value of the input signal that has been subjected to the waveform interference.
  • the maximum likelihood decoding is performed by inputting, and the amount of interference due to future signals is estimated by using sample values of several bits corresponding to the temporally preceding data sequence of the hypothetical path memory 104, A hypothetical sample value is calculated including this interference amount, and the hypothetical sample value and the input signal sample are calculated. Is input to the ACS circuit 101 for maximum likelihood decoding.
  • the estimation of the interference amount and the calculation of the hypothetical sample value can be performed as follows.
  • the sample values of the input signal for several bits corresponding to the time sequence before the assumed data sequence of the assumed path memory 104 and the assumption of the assumed path memory 104 The amount of interference due to the uncommitted signal is estimated from the data sequence, and the amount of interference, the hypothetical data sequence in the hypothetical path memory 104 and the contents of the path memory 102 are used for the ACS circuit 101. This is to obtain a hypothetical sample value to be added.
  • the assumption data of the assumption path memory 104 and the sample values of the input signal for several bits before the evening time, and the assumption data of the assumption path memory 104 The amount of interference due to future signals is estimated from the sequence, and the amount of interference due to past signals is determined by the sample values of several bits of the input signal corresponding to the temporally later than the assumed data in the assumed path memory 104.
  • the sample data of the input signal of several bits corresponding to the temporal data before the hypothetical data in the hypothetical path memory 104 and the hypothetical data in the hypothetical path memory 104 are used in the future.
  • the amount of interference due to the signal of The first interference amount due to the past signal is based on the sampled value of the input signal of several bits corresponding to the temporal data after the assumed data string of the memory 104, and the past signal is determined based on the contents of the path memory 102.
  • a hypothetical sample value is obtained from the amount of interference, the hypothetical data sequence in the hypothetical path memory 104, and the amount of interference due to future signals.
  • a hypothetical sample value is calculated based on the hypothetical data sequence of the hypothetical path memory 104 and added to the ACS circuit 101, it is temporally earlier than the hypothetical data sequence.
  • the amount of interference due to future signals is estimated by multiplication and addition processing. That is, an accurate hypothetical sample value is calculated in consideration of waveform interference between adjacent bits and between bits that are a plurality of bits apart. Therefore, by performing maximum likelihood decoding based on the difference between this assumed sample value and the sample value of the input signal, the length of the assumed data sequence (the length of the constraint length) can be increased without increasing the decoding length. The error rate can be improved.
  • the sample value of the input signal is input to the shift register, etc., and samples of several bits corresponding to the temporally preceding the assumed data sequence in the assumed path memory 104 are obtained.
  • the amount of interference due to future signals is estimated using the assumed data sequence in the assumed path memory 104.
  • a hypothetical sample value is calculated using the estimated interference amount, the hypothetical data sequence in the hypothetical path memory 104, and the contents of the path memory 102. That is, the hypothetical sample value is determined in consideration of the interference amount due to the future signal and the interference amount due to the past signal.
  • the amount of interference due to past signals is calculated using a sample value of an input signal corresponding to a time later than the assumed data sequence in the assumed path memory 104, If there is an error in the contents of the path memory 102, the amount of interference will be determined based on the contents containing the error, and the error will propagate. However, when using the sample value of the input signal, it is possible to avoid the propagation of errors.
  • the amount of interference due to past signals is calculated by using the first amount of interference calculated using sample values of the input signal and the amount of interference of the path memory 102. It is determined as the second interference amount calculated using the contents, and it is determined whether or not the output of the last stage of the path memory 102 has converged.If converged, there is no error. The interference amount is selected, and if the convergence is not achieved, there is an error, so the first interference amount is selected. Then, a hypothetical sample value is obtained from the selected interference amount, the hypothetical data sequence in the hypothetical path memory 104, and the interference amount due to future signals.
  • FIG. 7 is a block diagram of a main part of the first embodiment of the present invention, which is a decoding diagram 11 having an ACS circuit 111, a path memory 112, a path selector 113 and a assumed path memory 114.
  • Fig. 5 shows a configuration in which an interference amount predictor 1 16 and a shift register 1 17 are added.
  • Input signals such as a reproduction signal in a magnetic recording device and a reception signal in a data transmission system that have been subjected to waveform interference are sampled at a bit cycle, and the sampled value (digital value) is input to a shift register 117.
  • the quantity estimator 1 16 has a sample value x-2 corresponding to one bit before the assumed data sequence, and a path memory 1 2 corresponding to the assumed data sequence a, a, a, and 1 bit after the assumed data sequence. shows a case of predicting the interference amount using the ⁇ b 2 of.
  • Figure 8 shows the waveform interference assuming various data strings up to “0” and all “1” in the 10-bit range of 9).
  • a Lorenz waveform as shown in Fig. 9 was assumed. This Lorenz waveform g
  • Equation (6) does not consider the amount of interference from the assumed path memory 114 and the path memory 112 with the amplitude X. Taking this into account, the following equation is obtained.
  • Assumption path memory 1 1 4 Assumption data sequence a- ,. a. , A, and the sample value of the solitary waveform, g. , G-] are performed by multipliers 121 to 123 and added to adder 134, whereby the calculation of the first term of equation (8) is performed. Also, the contents b 2 , b 3 , b 4 of the path memory 1 1 2 and the sample values g 4 , g 3 , 2 of the isolated waveform are multiplied by multipliers 1 2 4 to 1 2 6, and the adder 1 3 4 By the addition, the calculation of the second term of the equation (8) is performed.
  • the multiplication results of the multipliers 127 to 132 are added by the adder 135, respectively, whereby the operation in the parentheses of the third term of the equation (8) is performed, and the subtractor 133 Is subtracted from the sample value x ⁇ 2 of the input signal, and the result is multiplied by 2 by the multiplier 1 33 to calculate the third term of the equation (8), and the adder 1 3 6 To obtain a provisional sample value y to be added to the ACS circuit 1 1 1.
  • the ACS circuit 111 is the sample value X of the input signal via the shift register 117. And the sum of the squared output of the difference from the hypothetical sample value y and the previous metric value as the new metric value, and compare this metric value with the smaller one At the same time as the next metric value, the last data of the selected hypothetical data string is added to the path memory 112, and the decoded output of the final stage of this path memory 112 is output by majority decision. The data is output from the selector 1 1 3.
  • FIG. 12 is a block diagram of a main part of a second embodiment of the present invention, showing a case where a sample value of an input signal is used as past data.
  • the sample value of the input signal is input to the ACS circuit 141 from the connection stage of the shift registers 147 and 148, and the sample value of X- 2 of the shift register 147 is used as the interference amount predictor 146 , And the sample value of the output of the shift register 148 is input to the interference amount calculator 145.
  • the hypothetical sample value y to be added to the ACS circuit 144 is obtained based on the above equation (3) .
  • the first term is obtained from the value of the hypothetical path memory 144, and the second term is obtained. Instead of using the value of the path memory 14 2, it is obtained by the interference amount calculator 1 4 5 using the past sample value ⁇ 2, and the third term is the interference using the future sample value ⁇ 2 It is obtained by the quantity predictor 1 4 6.
  • Equation (6) becomes (7) described above.
  • the assumed sample value is obtained by calculating the amount of interference using the past sample values, so that it is proportional to the case of obtaining the amount of interference using the contents of the path memory 144.
  • FIG. 13 is a block diagram of a main part of a third embodiment of the present invention.
  • the interference amount predictor 156 and the shift registers 157, 158 are an exclusive OR circuit 159 and a switching circuit 160.
  • This embodiment the amount of interference due to historical data was calculated using a first interference amount calculated using past sample value chi 2, the path memory 1 5 2 values b 2, b 3, b 4
  • the second interference amount is switched by a switching circuit 160 that is switched and controlled by the output of the exclusive OR circuit 159, and is used for calculating a hypothetical sample value y. That is, when the output of the final stage of the path memory 152 converges, the output of the exclusive OR circuit 159 becomes "0", so the switching circuit 160 uses the path memory 152. Select the amount of interference If the output of the last stage of the path memory 152 is not constrained, the output of the exclusive OR circuit 159 becomes "1", and the switching circuit 160 uses the past sample value. The interference amount obtained in this way is selected.
  • the amount of interference is calculated using past sample values of the input signal, and a hypothetical sample value is obtained based on the amount of interference. Thus, the spread of errors can be avoided.
  • FIG. 14 is a block diagram of a main part of a fourth embodiment of the present invention using a decoding unit using the above-described equation (3).
  • an equalizing and pulsing unit 204 pulsates an input signal subjected to waveform interference, and generates a sampling signal which is phase-synchronized with the pulse.
  • an AZD converter 202 that samples the input signal in accordance with the sampling clock signal from the clock reproducer 201, and a sample value and an assumed sample value from the AZD converter 202.
  • the sampled value of the input signal after the equalization or the pulse after the pulsing is used to temporally precede the sample value at the present time.
  • the estimated amount of interference from the data is estimated to obtain a hypothetical sample value, and maximum likelihood decoding is performed using the hypothetical sample value.
  • the cross decoding 203 is a shift register for inputting the sampled value of the input signal after equalization or a pulse after pulse formation, an ACS circuit for inputting the sampled value of the input signal, an assumed path memory, and a path memory. And a path selector, and obtains a hypothetical sample value based on the contents of the shift register, the contents of the hypothetical path memory, and the contents of the path memory, and inputs the hypothetical sample value to the ACS circuit.
  • the equalization output of the input signal subjected to the waveform interference is sampled by the AZD converter 202 or a pulse applied to the clock recovery unit 201 is used to equalize the input signal.
  • this temporary decoded value the amount of interference due to future data is estimated, and the hypothetical sample value is determined.
  • a hypothetical sample value that estimates the value can be used. Accordingly, the decoding error rate can be improved without increasing the constraint length.
  • the provisional decoded value is input to the shift register, the sample value of the input signal is input to the ACS circuit, and the contents of the shift register, the contents of the assumed path memory, and the path memory are input.
  • a hypothetical sample value that estimates the amount of interference from past and future data with respect to the current sample value based on the contents is obtained and input to the ACS circuit, and the error between the hypothetical sample value and the sample value of the input signal is calculated.
  • Maximum likelihood decoding is performed by adding the squared output and the previous metric value and comparing them to select the smaller one.
  • FIG. 15 is a block diagram showing a more detailed configuration of the fourth embodiment. Recording information is reproduced by a head 211 from a magnetic recording medium in a magnetic disk device or the like. Shows a case where is decoded as an input signal. As shown in the figure, the fourth embodiment employs an amplifier 211, an equalizer (equalizer) 211, a pulsating circuit 214, a phase locked loop (PLL) 210, a filter 211, and an AZD. A converter 2 17 and a Viterbi decoder 2 18.
  • equalizer equalizer
  • PLL phase locked loop
  • the input signal (reproduced signal) is subjected to waveform interference, and is amplified by the amplifier 211 and added to the equalizer 2 13 and the filter 2 16.
  • the waveform-equalized input signal is sent to the pulse generation circuit 214. At this time, it is pulsed by peak detection or the like, and is applied to the phase synchronization circuit 215.
  • a clock signal phase-locked to the pulse from the phase synchronization circuit 215 is applied to the AZD converter 217 as a sampling clock signal, and input to the AD converter 217 via a filter 216.
  • the signal is sampled, converted to a digital signal, and the sampled value is applied to the Viterbi decoder 218, and is converted to the input signal "1", "0" from the pulse generator 218.
  • the corresponding pulse is added to the Viterbi decoder 218 as a temporary decoded value.
  • the pulsing circuit 2 14 includes, for example, a differentiating circuit and a zero-crossing detecting circuit, and differentiates the output signal of the equalizer 2 13 with the differentiating circuit. Since it becomes zero, the zero-cross point is detected by a zero-cross detection circuit and a pulse is output.
  • the video decoder 2 18 has the configuration shown in FIG. 16 and has a Viterbi decoder 2 21 and a shift register 222 as in the conventional example shown in FIG.
  • the Viterbi decoder 218 includes a hypothetical path memory 223, an ACS circuit 224, a path memory 225, and a path selector 226.
  • the shift register 2 2 2, the assumed path memory 2 2 3, and the path 2 2 5 each have a configuration of a plurality of columns and have a configuration capable of storing “1”, “0”, and “— 1”. . Further, as indicated by arrows, the apparatus has a hypothetical sample value calculation unit for obtaining a hypothetical sample value by multiplication and addition processing.
  • the sample value gi of the bit period of the isolated waveform in Fig. 4 (c) and the path value corresponding to the present, past, and future is obtained by Eq. (3).
  • Fig. 17 is a block diagram of the main part of the hypothetical sample value calculation unit that calculates the hypothetical sample value y by equation (3).
  • the three bits b 2 , b 3 , and b 4 of the memory 225 are added to the multipliers 231-239 and multiplied, and the output of each multiplier 231-239 is added to the adder 24.
  • the output of the adder 240 is input to the ACS circuit 224 as a sample value y. Then, the difference from the sample value is obtained in the ACS circuit 224. You. That is, a hypothetical sample value y is obtained that takes into account interference by past data and interference by future data.
  • FIG. 18 is a block diagram of a fifth embodiment of the present invention.
  • the head 251, the amplifier 252, the equalizer 253, the pulse circuit 2524, and the phase locked loop (PLL) It has an AZD converter 259 for sampling the output of the filter 255, the filter 256, the AZD converter 257, the Viterbi decoder 258, and the equalizer 253 and converting it into a digital signal.
  • the Viterbi decoder 258 has the same configuration as that of the Viterbi decoder 218 of the above-described embodiment, and its shift register 222 has samples stored in the AZD converter 259. A value is entered.
  • Fig. 19 is an explanatory diagram of the amount of interference, and shows the amount of interference that the signal at time 1 i exerts on time 0.
  • the possible values of the signal at time 1 i are equalized Assuming that there is no interference, it can be considered that the normal distribution is centered on "1", “0", "1-1" due to noise ⁇ If the sample value at that time is X ' Is the probability p (X, X ')
  • the sample value xi 'force' by the A / D converter 255 in FIG. 18 is input to the shift register 22 (see FIG. 16) of the video decoder 258, and c- 2 .
  • C-3 instead of C-4, X-2 ', X-3', and X-4 'are input, and the hypothetical sample value y by equation (17) is obtained, and the Viterbi decoder 2 5 8 a
  • the signal is input to the CS circuit 222 (see Fig. 16), the square output of the difference from the sample value from the AD converter 257 is added to the previous metric value, and a new metric is added. Then, the smaller value is selected for the comparison of the metric values, and the last value of the selected hypothetical path is input to the path memory 225 (see FIG. 16).
  • the waveform interference amount is estimated stochastically by adding only a small configuration, whereby an accurate hypothetical sample value can be obtained. Therefore, the decoding error rate can be improved.
  • FIG. 21 is a main block diagram of a sixth embodiment of the present invention.
  • decoding is performed by estimating the amount of interference in front of a hypothetical path in the subsequent Viterbi decoder using the output of the previous Viterbi decoder.
  • a first Viterbi decoder 301 that temporarily performs maximum likelihood decoding using a sample value of an AZD converter 303 of a signal subjected to waveform interference, and an output of the first video decoder 301 And a second video decoder 302 that receives the sample value and performs maximum likelihood decoding.
  • a first video decoder Using the output of 301, the amount of interference due to future data with respect to the current data is estimated, and the amount of interference due to past data with respect to the current data is estimated based on the contents of the bus memory. The decoding process is performed using the sample value and the sample value.
  • the metric value from the ACS circuit of the first video decoder 301 is input to the ACS circuit of the second video decoder 302, and the first video decoder is input to the ACS circuit of the second video decoder 302.
  • the output of the last stage of the bus memory 301 is input to the assumed sample value calculation unit to be added to the ACS circuit of the second Viterbi decoder 302.
  • the second Viterbi decoder 302 performs maximum likelihood decoding using the tentative decoded value error-corrected and decoded by the first Viterbi decoder 301. Therefore, the error rate can be improved. Also, the second video decoder 302 uses the provisional decoded value from the first video decoder 301 to estimate the amount of interference due to future data, and obtains a hypothetical sample value. Because it is calculated, it is possible to obtain accurate hypothetical sample values without increasing the length of the hypothetical path. Therefore, the error rate can be improved.
  • the output of the last stage of the path memory of the first Viterbi decoder 301 is selected and output to the second Viterbi decoder 302 without selecting the output of the last stage as a decoded output. It is used to estimate the amount of interference from future data.
  • the metric value from the ACS circuit of the first Viterbi decoder 301 is input to the ACS circuit of the second Viterbi decoder 302, and the metric value is calculated in the metric operation. -Add values to facilitate comparison of metric values.
  • FIG. 22 is a block diagram showing the sixth embodiment in more detail, including a magnetic head 311, an amplifier 312, an equalizer 313, 316, a pulse circuit 3114, and a phase synchronization.
  • Circuit (PLL) 315, AZD converter 317, first and second Viterbi decoders 318, 319, and error correction decoder 320 are included.
  • a signal reproduced by a magnetic head 311 from a recording medium such as a magnetic disk is subjected to waveform interference, and the reproduced signal is amplified by an amplifier 312 and equalized by an equalizer 3 including a filter and the like. 13 and 3 16 equalize and amplify, remove noise, etc., and pulse by pulse detection circuit 3 14 and add to phase synchronization circuit 3 15
  • a clock signal synchronized with the reproduction signal phase is applied to the AZD converter 317 from the phase synchronization circuit 315.
  • the AZD conversion 317 samples the reproduced signal from the equalizer 316 according to the clock signal evening, and the sample value is sent to the first and second Viterbi decoders 318, 319. Added.
  • the first Viterbi decoder 318 includes an ACS circuit, a path memory, a path selector, and an assumed path memory, performs decoding in the same manner as in the conventional example, and outputs the decoded output as a temporary decoded value. is there. Further, the second Viterbi decoder 319 performs a decoding process by estimating the amount of interference from the front of the assumed path using the temporary decoded value.
  • the error correction decoder 320 is provided when the input signal is subjected to error correction coding, and performs error correction decoding on the decoded output of the first Viterbi decoder 318, and decodes the decoded output. This will be input to the second Viterbi decoder 319 as a provisional decoded value.
  • the error correction decoding is performed by the first Viterbi decoder 318 and the error correction decoding is further performed by the second Viterbi decoder 319, so that the error rate is improved.
  • the main part of the second Viterbi decoder 319 that performs the processing of the above equation (3) has the configuration shown in FIG.
  • the temporary decoded values from the first video decoder 318 are sequentially shifted to the shift register 222, and the sample values are input to the ACS circuit 224.
  • the hypothetical sample calculation unit that calculates the hypothetical sample value y by equation (3) has the configuration shown in FIG.
  • the decoded values of the provisional from the first Viterbi decoder 3 1 8 is Rushifu Torejisuta 2 2 2 added Three bits c- 4 , C-3, C- 2 and three bits a-], a of assumed path memory 223.
  • A, and the three bits b 2, b 3 , and b 4 of the path memory 2 25 are added to multipliers 2 3 1 to 2 3 9 and multiplied, and each multiplier 2 3 1 to 2 3 9 Is added to the adder 240, and the output of the adder 240 is input to the ACS circuit 224 as a hypothetical sample value y. Then, a difference from the sample value is obtained in the ACS circuit 224. That is, a hypothetical sample value y is obtained that takes into account the interference due to past data and the interference due to future data.
  • the figure is a block diagram of a main part of a seventh embodiment of the present invention, which has a first Viterbi decoder 351, a second video decoder 352, and a shift register 341, respectively.
  • the first shadow decoder 35 1 includes a shift register 34 2, a assumed path memory 34 3, an ACS circuit 34 4 and a path memory 34 45.
  • the second Viterbi decoder 35 2 has a hypothetical path memory 35 3, an ACS circuit 35 4, a path memory 35 5 5, a path selector 35 56 and a shift register 35 57.
  • the sample value is input to the ACS circuit 344 of the first video decoder 351, and the assumed sample value is calculated by the equation (1) based on the contents of the assumed path memory 343, or Using the contents of the memory 345, the hypothetical sample value is calculated by equation (2), and the sum of the squared output of the difference between the sample value and the hypothetical sample value and the previous metric value is calculated and compared. The smaller value is selected as the next metric value, and the metric value is input to the ACS circuit 354 of the second Viterbi decoder 352 via the shift register 342. The selection information is added to the path memory 345, and the output of the last stage of the path memory 345 is input to the shift register 357 of the second Viterbi decoder 352. The signal is input to the ACS circuit 354 of the second Viterbi decoder 352 via the register 341.
  • the shift registers 3 4 1 and 3 4 2 serve as delay circuits for performing phase matching between the first Viterbi decoder 3 51 and the second Viterbi decoder 3 52. Yes, it is selected in accordance with the length of the assumed path memory 343 of the first Viterbi decoder 351 and the length of the path memory 345.
  • the second Viterbi decoder 352 based on the contents of the shift register 357, the contents of the assumed path memory 355, and the contents of the path memory 355, as indicated by arrows,
  • the assumed sample value is calculated by the multiplication and addition processing according to Equation (3), and the assumed sample value and the sample value input via the shift register 341 are calculated in the ACS circuit 354.
  • the squared output of the difference between the previous metric value and the metric entered via the shift register The sum of the metric values is calculated and compared, and the smaller metric value is selected as the next metric value and becomes the next metric value.
  • the second Viterbi signal including the value of the path memory 345 which may be the decoded value of the first Vibe decoder 351 and the metric value indicating the certainty is obtained. Since the data is transferred to the decoder 352 and the maximum likelihood decoding of the sample value is performed, the error rate is improved.
  • the present invention is not limited to the above-described embodiments, but can be applied to the decoding of signals other than the reproduced signals of the magnetic recording apparatus, which are subject to waveform interference.
  • the maximum likelihood decoding method and apparatus of the present invention can improve the decoding error rate without increasing the circuit scale, and can be used for signal reproduction of a magnetic recording apparatus.

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Description

明細書
最尤復号方法及び装置
技術分野
本発明は、 波形干渉を受けた入力信号を最尤復号する最尤復号方法及 び装置に関するものである。
磁気ディスク装置等に於いては、 大容量化の要望に従って高記録密度 化されている。 従って、 再生信号は波形干渉を大きく受けたものとなり、 波形等化処理が容易でなくなるから (このような場合に等化を行うと、 高域ノイズを大きく増加させることになる) 、 ピーク検出やレベル識別 による復号の場合は、 誤り率が大きくなる。 このような波形干渉を受け た再生信号或いはデータ伝送系に於ける波形干渉を受けた受信信号を、 仮定データ列の中から最も確からしいものを選択して復号するビタビ復 号器等を用いて最尤復号を行うことにより、 復号の誤り率を改善するこ とが提案されている。 背景技術
従来例の磁気記録装置の復調系は、 例えば図 1 に示す構成を有するも のであり、 1 1 は磁気ディスク等の記録媒体から記録データを再生する 磁気ヘッ ド、 1 2は増幅器、 1 3はイコライザ、 1 4はパルス化回路、 1 5は位相同期回路 (P L L:) 、 1 6はイコライザ、 1 7は A Z D変換 器 (A Z D ) 、 1 8はビタビ復号器である。
磁気へッ ド 1 1 による再生信号は増幅器 1 2により増幅され、 フィル タ等を含むイコライザ 1 3 , 1 6により等化増幅されると共にノイズ除 去等が行われ、 パルス化回路 1 4に於いてピーク検出によりパルスが形 成され、 位相同期回路 1 5から再生信号に位相同期したクロック信号が 得られ、 このクロック信号は AZD変換器 1 7のサンプリングクロック 信号となり、 又イコライザ 1 6により等化された再生信号は AZD変換 器 1 7に加えられ、 位相同期回路 1 5からのビッ ト周期のサンプリング クロッグ信号によりサンプリングされてディジタル信号に変換され、 こ のディジタル信号に変換された再生信号のサンプル値がビタビ復号器 1 8に加えられて最尤復号される。
ビタビ復号器は、 畳込み符号の最尤復号器として知られており、 例え ば図 2に示すように、 分配器 2 1 と、 AC S回路 2 2— 1〜2 2— 4 と、 パスメモリ 2 3と、 正規化回路 2 4と、 パスセレクタ 2 5 とを備えてお り、 分配器 2 1によりブランチメ トリ ック値を計算して AC S回路 2 2 一 1〜 2 2— 4に分配する。 この AC S回路 2 2— 1〜2 2— 4は畳込 み符号の拘束長を kとすると、 2 k- 1 個設けるもので、 図 2に於いては、 4個の AC S回路を設けているから、 拘束長 k= 3の場合を示すことに なる。
又 AC S回路 2 2— 1〜2 2— 4は、 それぞれ加算器 (A) と比較器 (C) とセレクタ (S) とにより構成され、 ブランチメ トリ ック値と前 回のパスメ トリ ック値とを加算器 (A) により加算して、 比較器 (C) により比較し、 パスメ トリ ック値の小さい方を生き残りパスのパスメ ト リ ック値としてセレクタ (S) により選択し、 その時のパス選択信号を パスメモリ 2 3に加えるもので、 パスメモリ 2 3は、 拘束長 kの 4〜5 倍の段数のパスメモリセルを有し、 生き残りパスとして記憶され、 最終 段の出力がパスセレクタ 2 5に加えられて、 パスメ トリ ック値の最も小 さいものに対応したパスが選択され、 復号出力が得られる。 又パスメ ト リ ック値の演算に於いて、 オーバーフローするような桁数となると、 正 規化回路 2 4によりパスメ トリ ック値の正規化が行われる。 このような ビタビ復号器を、 波形干渉を受けた信号の復号に用いる場合、 A C S回 路は、 仮定サンプル値と実際のサンプル値との誤差の二乗出力と、 前回 のパスメ トリ ック値との和を求めて新たなパスメ トリ ック値とし、 各パ スメ トリ ツク値を比較し、 加算出力の新たなパスメ トリ ック値の小さい 方を選択して、 次回のパスメ トリ ック値とし、 その選択情報をパスメモ リ 7 3に加えるものである。
図 3は拘束長 3のトレリス線図を示し、 実線矢印は入力データが " 0 " 、 点線矢印は入力データが " 1 " の時の遷移を示し、 丸印は内部状 態を示す。 例えば、 パス P 0, P 1 に於ける仮定サンプル値を、 図 4の ( a) , (b) の波形で黒丸印で示す yP0. yPlとすることができる。 この値は、 図 4の (a) の現在として示す 3 ビッ 卜の仮定バスの値 ( a - 1 , a。 , a , ) により求めるもので、 図 4の ( c ) の孤立波形のビッ ト周期によるサンプル値を g i とし、 拘束長を k、 m= (k一 1 ) / 2 として、
— m + k—】
y = ∑ g- i a i ·'·(1) い一 m
により求めるものである。 従って、 yP。, y P1は拘束長 k= 3 とすると m = 1 となるから、 i =一 1から i = + 1 までの間について (1)式により 求めた値となる。
又過去のデータからの干渉も考慮する場合は、 パスのメモリ値 (b 2 , b 3 , ·") を用いることにより、 y = ∑ g- i a i + ∑ g- i b i … ) によって求めることができる。
図 5は前述の (2)式に基づいて過去のデータからの干渉を考慮した従来 例の要部プロック図であり、 A C S回路 3 1 と、 パスメモリ 3 2と、 ノ、' スセレクタ 3 3と、 仮定メモリ 3 4 とを備え、 磁気ディスク装置等に於 ける再生信号等の復号すべき信号のサンプル値が A C S回路 3 1に加え られる。 パスメモリ 3 2及び仮定パスメモリ 3 4は、 磁気記録再生信号 が正負極性を有するものであるから、 " 1 " , " 0 " , を記憶 できるシフトレジス夕の構成を有し、 仮定パスメモリ 3 4は複数列のそ れぞれ異なる仮定データ列を格納しているものである。
この仮定データ列とパスメモリ 3 2の内容とを基に、 過去のデータか らの干渉を考慮した仮定サンプル値を求め、 A C S回路 S 1に於いて、 この仮定サンプル値と、 再生信号等のサンプル値との差の二乗出力を求 めて、 前回算出したメ トリ ック値とを加算し、 その加算出力を比較して 小さい方を選択し、 次回のメトリ ック値とすると共に、 選択された仮定 パスメモリ 3 4の最後尾の値がパスメモリ 3 2に入力される。
従って、 パスメモリ 3 2の値は復号値として最も確からしいものでは ないが、 仮定パスに繫がるものとして、 その時点で確からしい値となる c 又パスセレクタ 3 3は、 その時点に於けるパスメ トリック値の最小値を 検出して、 その状態に繋がるパスの選択を行い、 最後尾のデータを復号 出力とするものである。 又パスメモリ 3 2と仮定パスメモリ 3 4 との間 を結ぶ矢印は、 (2)式に示すように、 乗算と加算とを行って、 現時点の仮 定サンプル値を求めることを示す。
前述のように、 過去のデータからの干渉も考慮することにより、 正確 な仮定サンプル値を推定することができる。 しかし、 1 ビッ ト分先 (現 時点) より時間的に 1 ビッ ト前) のパスを考慮した場合、 例えば図 3の トレリス線図に於けるパス P 0に続くパスを P 0 0 , P 1 0 とした時の 仮定サンプル値は、 図 4の (d ) , ( e ) の波形の黒丸印で示す y P O 0. 考慮しなければ仮定サンプル値の誤差が大きくなる。 従って、 拘束長 k を大きく し、 即ち、 仮定パスのビッ ト数を増加して、 干渉量を正確に推 定する必要がある。 しかし、 復号器の回路規模は 2 ( k _ n に比例するか ら、 拘束長 kを大きくすることは回路規模が膨大となり、 実現困難とな ο
又図 5に示す従来例のような過去のデータによる干渉を考慮した復号 方式に於いては、 前述のように、 現時点のデータに対する未来のデータ による干渉を考慮していないので、 このような干渉を零とするような特 殊な等化を行う必要がある。 この特殊な等化は、 磁気記録のトラック毎 に干渉量が異なる磁気ディスク装置等に対しては、 実用化の点で大きな 障害となっている。 発明の開示
本発明は回路規模を増大することなく、 復号の誤り率を改善すること を目的とする。
上記目的は、
波形干渉を受けた入力信号を復号する最尤復号方法であって、 ( a ) 仮定パスメモリに記憶された仮定データ列より時間的に前位置する所定 数ビッ ト分の前記入力信号のサンプル値を用いて仮定データ列より時間 的に後に位置する未来の信号による干渉量を推定するステツプと、 ( b ) 該干渉量を参照して前記入力信号の仮定サンプル値を求めるステツ プと、 ( c ) 該仮定サンプル値と前記入力信号のサンプル値を用いて前 記入力信号を最尤復号して複数の生き残りパスを生成してパスメモリに 記憶した後、 最も確からしい 1つの生き残りパスのデータを復号データ 列として出力するステップとを有する構成で達成される。 また上記目的は、 波形干渉を受けた入力信号を復号する最尤復号装置 であって、
入力信号をサンプリ ングしてサンプル値を生成する A Z D (アナログノ ディジタル) 変換手段と、
仮定データ列を記憶する仮定パスメモリと、
該仮定パスメモリに記億された仮定デー夕列より時間的に前に位置す る所定数ビッ ト分の前記入力信号のサンプル値を用いて仮定データ列よ り時間的に後に位置する未来の信号による干渉量を推定し、 該干渉量を 参照して前記入力信号の仮定サンプル値を求める仮定サンブル値算出手 段と、
該仮定サンプル値と前記入力信号のサンプル値を用いて前記入力信号 を最尤復号して複数の生き残りパスを生成してパスメモリに記憶した後、 最も確からしい 1つの生き残りパスのデータを復号データ列として出力 する復号手段を有する構成で達成される。
図面の簡単な説明
図 1 は従来の磁気記録装置の復調系を示すプロック図
図 2は従来のビタビ復号器のプロック図、
図 3は拘束長 3のト リ レス線図、
図 4は信号波形を説明するための図、
図 5は従来のビタビ復号器の要部を示すプロック図、
図 6は本発明の原理を示すプロック図、
図 7は本発明の第 1の実施例のビ夕ビ復号器のプロック図、
図 8は波形干渉を示す波形図、
図 9は孤立波形を示す波形図、
図 1 0は干渉量の関係を示すグラフ、 図 1 1 は本発明の第 1の実施例で用いられる仮定サンプル値算出部の ブロック図、
図 1 2は本発明の第 2の実施例のビ夕ビ復号器のプロック図、 図 1 3は本発明の第 3の実施例のビタビ復号器のプロック図、 図 1 4は本発明の第 4の実施例のブロック図、
図 1 5は本発明の第 4の実施例をより詳細に示すプロック図、 図 1 6は本発明の第 4の実施例で用いられるビタビ復号器のプロック 図、
図 1 7は本発明の第 4の実施例で用いられる仮定サンプル値算出部の ブロック図、
図 1 8は本発明の第 5の実施例のブロック図、
図 1 9は干渉量を説明する図、
図 2 0は干渉量の期待値の説明図、
図 2 1 は本発明の第 6の実施例のプロック図、
図 2 2は本発明の第 6の実施例をより詳細に示す図、 及び
図 2 3は本発明の第 7の実施例のプロック図である。 発明を実施するための最良の形態
図 6は本発明の原理を示すプロック図である。
A C S回路 1 0 1 と、 パスメモリ 1 0 2と、 パスセレクタ 1 0 3 と、 仮定パスメモリ 1 0 4 とを有する最尤復号部 1 0 5により、 波形干渉を 受けた入力信号のサンプル値を入力して最尤復号するもので、 仮定パス メモリ 1 0 4の仮定データ列より時間的に前に相当する数ビッ ト分のサ ンプル値を用いて、 未来の信号による干渉量を推定し、 この干渉量を含 めて仮定サンプル値を求め、 この仮定サンプル値と入力信号のサンプル 値とを A C S回路 1 0 1に入力して最尤復号を行うものである。
干渉量の推定及び仮定サンプル値の算出は、 より詳細には、 次のとお り行うことができる。 第 1の推定 Z算出方法によれば、 仮定パスメモリ 1 0 4の仮定データ列より時間的に前に相当する数ビッ ト分の入力信号 のサンプル値と、 この仮定パスメモリ 1 0 4の仮定データ列とにより未 来の信号による干渉量を推定し、 この干渉量と、 仮定パスメモリ 1 0 4 の仮定データ列と、 パスメモリ 1 0 2の内容とを用いて、 A C S回路 1 0 1に加える仮定サンプル値を求めるものである。
又第 2の推定 Z算出方法によれば、 仮定パスメモリ 1 0 4の仮定デー 夕列より時間的に前の数ビッ ト分の入力信号のサンプル値と、 仮定パス メモリ 1 0 4の仮定データ列とにより未来の信号による干渉量を推定し、 且つ仮定パスメモリ 1 0 4の仮定デ一夕列より時間的に後に相当する数 ビッ ト分の入力信号のサンプル値により過去の信号による干渉量を求め、 未来の信号による干渉量と、 仮定パスメモリ 1 0 4の仮定デ一夕列と、 過去の信号による干渉量とにより、 仮定サンプル値を求めるものである c 又第 3の推定ノ算出方法によれば、 仮定パスメモリ 1 0 4の仮定デー 夕列より時間的に前に相当する数ビッ ト分の入力信号のサンプル値と、 前記仮定パスメモリ 1 0 4の仮定データ列とにより未来の信号による干 渉量を推定し、 且つ前記仮定パスメモリ 1 0 4の仮定データ列より時間 的に後に相当する数ビッ ト分の入力信号のサンプル値により過去の信号 による第 1の干渉量と、 パスメモリ 1 0 2の内容により過去の信号によ る第 2の干渉量とを求め、 パスメモリ 1 0 2の最終段の出力が収束され た時に第 2の干渉量を選択し、 収東されない時は第 1の干渉量を選択し. 選択された干渉量と、 仮定パスメモリ 1 0 4の仮定データ列と、 未来の 信号による干渉量とにより、 仮定サンプル値を求めるものである。 本発明の原理に於いて、 仮定パスメモリ 1 0 4の仮定デ一夕列を基に 仮定サンプル値を算出して A C S回路 1 0 1 に加える時、 この仮定デー 夕列より時間的に前に相当する入力信号のサンプル値を 1 ビッ ト又は複 数ビッ トを用い、 乗算及び加算処理により未来の信号による干渉量を推 定する。 即ち、 隣接するビッ ト間及び複数ビッ ト離れたビッ ト間に於け る波形干渉について考慮して、 正確な仮定サンプル値を算出する。 従つ て、 この仮定サンプル値と入力信号のサンプル値との差を基に最尤復号 を行うことにより、 仮定データ列の長さ (拘束長の長さ) を長くするこ となく、 復号の誤り率を改善することができる。
第 1の推定 Z算出方法 2において、 入力信号のサンプル値をシフ トレ ジス夕等に入力して、 仮定パスメモリ 1 0 4の仮定データ列より時間的 に前に相当する数ビッ ト分のサンプル値を用いて、 仮定パスメモリ 1 0 4の仮定データ列とにより未来の信号による干渉量を推定する。 この推 定干渉量と、 仮定パスメモリ 1 0 4の仮定デ一夕列と、 パスメモリ 1 0 2の内容とを用いて仮定サンプル値を算出する。 即ち、 未来の信号によ る干渉量と、 過去の信号による干渉量とを考慮して仮定サンプル値を求 めるものである。
該 2の推定/算出方法に於いて、 過去の信号による干渉量を、 仮定パ スメモリ 1 0 4の仮定データ列より時間的に後に相当する入力信号のサ ンプル値を用いて算出するもので、 パスメモリ 1 0 2の内容に誤りがあ る場合は、 その誤りを含む内容を基に干渉量を求めることになり、 従つ て、 誤りが波及することになる。 しかし、 入力信号のサンプル値を用い る場合は、 誤りの波及を回避することができる。
第 3の推定 算出方法に於いて、 過去の信号による干渉量を、 入力信 号のサンプル値を用いて算出した第 1の干渉量と、 パスメモリ 1 0 2の 内容を用いて算出した第 2の干渉量として求め、 パスメモリ 1 0 2の最 終段の出力が収束されたか否か判定し、 収束された場合は誤りがない場 合であるから、 第 2の干渉量を選択し、 収束されない場合は誤りがある 場合であるから、 第 1の干渉量を選択する。 そして、 選択された干渉量 と、 仮定パスメモリ 1 0 4の仮定データ列と、 未来の信号による干渉量 とにより、 仮定サンプル値を求めるものである。
以下、 図面を参照して本発明の実施例について詳細に説明する。
図 7は本発明の第 1の実施例の要部プロック図であり、 A C S回路 1 1 1 とパスメモリ 1 1 2とパスセレクタ 1 1 3 と仮定パスメモリ 1 1 4 とを有する復号図 1 1 5に、 干渉量予測器 1 1 6 と、 シフ トレジス夕 1 1 7とを付加した構成に示す。 波形干渉を受けた磁気記録装置に於ける 再生信号やデータ伝送系に於ける受信信号等の入力信号がビッ ト周期で サンプリングされ、 そのサンプル値 (ディジタル値) がシフ トレジスタ 1 1 7に入力される。
仮定パスメモリ 1 1 4の仮定データ列を 3ビッ ト (拘束長¾: = 3 ) a
- ,, a。 , a! ( " 0, 0, 0 " 〜 " 1, 一 1 , ' ) とした場合を示 し、 これに対応して、 パスメモリ 1 1 2の 3 ビッ ト b 2 , b 3 , b 4 (図 4の (a ) 参照) と、 シフ トレジスタ 1 1 7の 3 ビッ ト χ。 , x _】. X - 2の中の 1 ビッ ト X— 2とを用いて仮定サンプル値を求めるものであり, 干渉量予測器 1 1 6は仮定データ列より 1 ビッ ト前に相当するサンプル 値 x - 2と、 仮定データ列 a , a。 , a , と仮定データ列より 1 ビッ ト 後に相当するパスメモリ 1 2の內容 b 2 とを用いて干渉量を予測する場 合を示す。
前述のように、 未来のデータを考慮して仮定サンプル値を求める場合. 仮定サンプル値 yは、 y = ∑ g-i a i + ∑ g-ib i + ∑ g-i c i "'(3) と表すことができる。 即ち、 未来のデータによる干渉量を仮定パスメ モリ 1 1 4の値 a i 、 パスメモリ 1 1 2の値 b i 、 それらに対応した干 渉量 g i 、 及びそれらと時間的に対応した実際のサンプル値を用いて推 定するものである。 又
∑ g - i c i + ∑ g - i c j …( で示すように、 仮定サンプル値を求める時刻を 0とした系 ( i ) から、 仮定パスの直前のビッ トを 0とした系 ( j ) に変換し、 C j ( j = 0〜
9 ) の 1 0ビッ 卜の範囲でオール " 0 " 力、ら " 1 " までの各種のデータ 列を想定した場合の波形干渉を図 8に示す。 その場合の孤立波形として、 図 9に示すようなローレンッ波形を仮定した。 このローレンッ波形 g
( t ) は、
1
g ( t ) = … )
1 + ( 2 t /T50)
で表される。
又横軸に j = 0に於ける振幅 x、 縦軸に j = 1 , 2, 3に於ける干渉 量 y! をとつて、 T5。= l, 1. 5, 2の場合について、 干渉量の関係 を図 1 0に示す。 例えば、 拘束長 k= 3の場合、 m= 1 となり、 仮定サ ンプル値は j = 2の干渉量を基にすることになるから、 y2 に着目する と、 直線で近似できることが判る。 即ち、 g。 = 1 として、
≥ g - i C i = g - (-m- l ) X -m- l 〜(6) と表すことができる。 この (6)式は、 仮定パスメモリ 1 1 4及びパスメモ リ 1 1 2から振幅 Xへの干渉量を考慮していないので、 この干渉量を考 慮すると、 次式に示すものとなる。
-m- 1
^ g - i C i = g - (-m -】〉
i _ _ π x (x-m- i - (K∑ .j a i H- ∑ -j i ) ) ·'·(7)
J - 1 J - k + 1
この (7)式を前述の (3)式に代入すると、 仮定サンプル値 yは、
_m+k—】 n
y = ∑ g - i a i + ∑ g - i b i
i --τη i --m+ k
+ S 一 1 ) 〔 x—m -】一 (∑ g - a
+ ∑ g-ci+m+n b i ) 〕 …ほ) i * -m + k
により得られることになる。
拘束長 k= 3とすると、 m= 1 となり、 (8)式の第 1項は、 i =— 1, 0, 1 として仮定データ列 a a。 , a i と、 孤立波形のサンプル値 g i , o , g-,とのそれぞれの乗算結果を加算することを示し、 第- 2 項は、 n = 4とすると、 i = 2, 3, 4としてバスメモリ 1 1 2の内容 b 2 , b 3 , b 4 と、 孤立波形のサンプル値 g 4 , g3 , g 2 とのそれ ぞれの乗算結果を加算することを示す。 又第 3項に於ける小括弧内の第 1項は、 孤立波形のサンプル値 g . -2. g-3と、 仮定データ列 a-し a 0 , a , とのそれぞれの乗算結果を加算し、 その小括弧内の第 2項は、 i = 2, 3, 4として孤立波形のサンプル値 g-4. g-5, g-6と、 パス メモリ 1 1 3の内容 b 2 , b3 , b 4 とのそれぞれの乗算結果を加算し、 それらの和を X-2から減算して、 孤立波形のサンプル値 g 2 と乗算する ことを示し、 図 7に於ける矢印は、 (8)式による乗算及び加算処理を示す。 図 1 1 は前述の (8)式による仮定サンプル値を得る為の具体的構成を示 し、 乗算器 1 2 1〜 1 3 3は加算器 1 3 4〜 1 3 6、 減算器 1 3 7を含 む。 仮定パスメモリ 1 1 4の仮定デ一夕列 a-,. a。 , a , と、 孤立波 形のサンプル値 , g。 , g-】との乗算が乗算器 1 2 1〜 1 2 3によ り行われて加算器 1 3 4に加算されることにより、 (8)式の第 1項の演算 が行われる。 又パスメモリ 1 1 2の内容 b 2 , b3 , b 4 と、 孤立波形 のサンプル値 g 4 , g3 , 2 との乗算器 1 2 4〜 1 2 6により行われ て加算器 1 3 4により加算されることにより、 (8)式の第 2項の演算が行 われる。 又乗算器 1 2 7〜 1 3 2による乗算結果がそれぞれ加算器 1 3 5により加算されることにより、 (8)式の第 3項の小括弧内の演算が行わ れ、 減算器 1 3 5に於いて入力信号のサンプル値 x-2から減算され、 乗 算器 1 3 3にょり 2 と乗算されることにより、 (8)式の第 3項の演算が 行われ、 加算器 1 3 6により加算されて、 AC S回路 1 1 1 に加える仮 定サンブル値 yが得られる。
AC S回路 1 1 1 は、 シフ トレジスタ 1 1 7を介した入力信号のサン プル値 X。 と、 前述の仮定サンプル値 yとの差の二乗出力と、 前回のメ トリ ック値の和を求めて新たなメ トリ ック値とし、 このメ トリ ック値を 比較して小さい方を次回のメ トリ ック値とすると共に、 選択された仮定 データ列の最後尾のデータをパスメモリ 1 1 2に加え、 このパスメモリ 1 1 2の最終段の出力の多数決等による復号出力をパスセレクタ 1 1 3 から出力することになる。
図 1 2は本発明の第 2の実施例の要部ブロック図であり、 過去のデー タとして入力信号のサンプル値を用いる場合を示し、 AC S回路 1 4 1 はパスメモリ 1 4 2、 パスセレクタ 1 4 3、 仮定パスメモリ 1 4 4、 干 渉量算出器 1 4 5、 干渉量予測器 1 4 6、 シフ トレジスタ 1 4 7, 1 4 8を含む。
入力信号のサンプル値はシフ トレジス夕 1 4 7, 1 4 8の接続段から A C S回路 1 4 1に入力され、 又シフ トレジスタ 1 4 7の X -2のサンプル 値が干渉量予測器 1 4 6に入力され、 シフ トレジスタ 1 4 8の出力のサ ンプル値が干渉量算出器 1 4 5に入力される。 AC S回路 1 4 1 に加え る仮定サンブル値 yは前述の (3)式に基づいて求めるものであり、 その第- 1項は仮定パスメモリ 1 4 4の値から求められ、 第 2項はパスメモリ 1 4 2の値を用いるものでなく、 過去のサンプル値 χ2 を用いて干渉量算 出器 1 4 5により求められ、 又第 3項は未来のサンプル値 Χ-2を用いて 干渉量予測器 1 4 6により求められる。
又前述の (3)式の第 2項は、
∑ g -■ b i = g - (m+ n xra+ i —-(9) となり、 (3)式の第 3項は前述の (6)式で表される。 この (9)式及び前述の (6) 式はパスメモリ 1 4 4及びパスメモリ 1 4 2からサンプル値 Xに対する 干渉量を考慮していないので、 この干渉量を考慮すると、 (9)式は、 g - i D i = g - Cm+ l )
i— m +】
k
x Cxm+1 一 ( ∑ - i* a i ' + ∑ g , c』 , ) 〕 -ttO)
J 1 i -k-1
となる。 又 (6)式は前述の (7)となる。
従って、 仮定サンプル値 yは、 -in+ k - 1
y = ∑ g -i a i + g - (ra+]) i+ k - 1
x 〔x 一 ( ∑ s ( i一 ] ) a ) 〕 + g- 1 )
X Cx - ( ∑ g - (i +m+n a i ) 〕 -(11) となる。 即ち、 図 1 2に示す構成によって仮定サンプル値 yが得られる, なお、 矢印は前述の実施例と同様に、 乗算及び加算を行うことを示すも のであり、 仮定サンプル値の算出部としては、 例えば図 1 1 に示す構成 と類似して乗算器と加算器とにより実現することができる。
前述の (11)式により、 過去のサンプル値を用いて干渉量を算出して仮定 サンプル値を求めるものであるから、 パスメモリ 1 4 2の内容を用いて 干渉量を求める場合に比例して、 復号の誤りの波及を回避することがで さる。
図 1 3は本発明の第 3実施例要部ブロック図であり、 AC回路 1 5 1、 パスメモリ 1 5 2、 パスセレクタ 1 5 3、 仮定パスメモリ 1 5 4、 干渉 量算出器 1 5 5、 干渉量予測器 1 5 6、 シフ トレジスタ 1 5 7, 1 5 8 は排他的論理和回路 1 5 9、 切替回路 1 6 0である。
この実施例は過去のデータによる干渉量を、 過去のサンプル値 χ2 を 用いて算出した第 1の干渉量と、 パスメモリ 1 5 2の値 b 2 , b 3 , b 4 を用いて算出した第 2の干渉量とを、 排他的論理和回路 1 5 9の出力 によって切替え制御される切替回路 1 6 0によって切替えて、 仮定サン プル値 yの算出に用いるものである。 即ち、 パスメモリ 1 5 2の最終段 の出力が収束された場合、 排他的論理和回路 1 5 9の出力が " 0 " とな るから、 切替回路 1 6 0はパスメモリ 1 5 2を用いて求めた干渉量を選 択し、 パスメモリ 1 5 2の最終段の出力が拘束されない場合、 排他的論 理和回路 1 5 9の出力が " 1 " となるから、 切替回路 1 6 0は過去のサ ンプル値を用いて求めた干渉量を選択することになる。
従って、 復号誤りが発生してパスメモリ 1 5 2の最終段が収束しない 場合には、 入力信号の過去のサンプル値を用いて干渉量を算出し、 その 干渉量を基に仮定サンプル値を求めるから、 誤りの波及を回避すること ができる。
図 1 4は前述の (3)式を用いた復号部を用する本発明の第 4の実施例の 要部ブロック図である。 特に、 クロック再生を行う経路の信号を用いて 未来のデータによる波形干渉を推定し、 復号の誤り率を改善するもので ある。 第 4の実施例は、 波形干渉を受けた入力信号を等化及びパルス化 部 2 0 4によりパルス化し、 そのパルスに位相同期したサンプリ ングク 口ック信号を発生するク口ック再生部 2 0 1 と、 このクロツク再生部 2 0 1からのサンプリングクロック信号に従って入力信号をサンプリング する A Z D変換部 2 0 2と、 この A Z D変換部 2 0 2からのサンプル値 と仮定サンプル値とを用いて最尤復号する復号部 2 0 2とを備え、 この 復号部 2 0 2に於いて、 入力信号の等化後のサンプル値又はパルス化後 のパルスを甩いて、 現時点のサンプル値より時間的に前のデータによる 干渉量を推定して仮定サンプル値を求め、 その仮定サンプル値を用いて 最尤復号するものである。
叉復号 2 0 3は、 入力信号の等化後のサンプル値又パルス化後のパル スを入力するシフ トレジス夕と、 入力信号のサンプル値を入力する A C S回路と、 仮定パスメモリ と、 パスメモリ と、 パスセレクタとを備え、 シフ トレジスタの内容と、 仮定パスメモリの内容と、 パスメモリの内容 とを基に、 仮定サンプル値を求めて A C S回路に入力するものである。 第 4の実施例に於いて、 波形干渉を受けた入力信号の等化出力を A Z D変換部 2 0 2によりサンプリ ングしたサンプル値又はクロック再生部 2 0 1 に加えるパルスは、 入力信号を等化して硬判定した結果を示し、 これを仮の復号値として復号部 2 0 3に入力することになる。 この仮の 復号値を用いて未来のデ一夕による干渉量を推定して、 仮定サンプル値 を求めることにより、 現時点のデ一夕に与える過去のデータによる干渉 量と共に、 未来のデータによる干渉量を推定した仮定サンプル値を用い ることができる。 従って、 拘束長を長くすることなく、 復号の誤り率を 改善することができる。
また、 復号部 2 0 3に於いて、 仮の復号値をシフ トレジス夕に入力し、 A C S回路に入力信号のサンプル値を入力し、 シフ トレジス夕の内容と 仮定パスメモリの内容とパスメモリの内容とを基に、 現時点のサンプル 値に対する過去及び未来のデータによる干渉量を推定した仮定サンプル 値を求めて、 A C S回路に入力し、 この仮定サンプル値と入力信号のサ ンプル値との誤差の二乗出力と前回のメ トリ ック値とを加算して比較し て小さい方を選択することにより、 最尤復号を行うものである。
図 1 5は第 4の実施例のより詳細な構成を示すブロック図であり、 磁 気ディスク装置等に於ける磁気記録媒体からへッ ド 2 1 1 により記録情 報が再生され、 この再生信号を入力信号と復号する場合を示す。 図示す るように、 第 4の実施例は増幅器 2 1 1、 等化器 (イコライザ) 2 1 3、 パルス化回路 2 1 4、 位相同期回路 (P L L ) 2 1 5、 フィルタ 2 1 6、 A Z D変換器 2 1 7、 ビタビ復号器 2 1 8である。
入力信号 (再生信号) は前述のように波形干渉を受けており、 増幅器 2 1 2のより増幅されて等化器 2 1 3 とフィルタ 2 1 6 とに加えられ、 等化器 2 1 3により波形等化された入力信号は、 パルス化回路 2 1 4に 於いてピーク検出等によりパルス化され、 位相同期回路 2 1 5に加えら れる。 この位枏同期回路 2 1 5からパルスに位相同期したクロック信号 が、 AZD変換器 2 1 7にサンプリングクロック信号として加えられ、 この A D変換器 2 1 7に於いてフィルタ 2 1 6を介した入力信号のサ ンプリ ングが行われ、 ディジタル信号に変換され、 そのサンプル値がビ タビ復号器 2 1 8に加えられ、 又パルス化回路 2 1 4からの入力信号の " 1 " , " 0 " に対応したパルスが、 仮の復号値としてビタビ復号器 2 1 8に加えられる。
パルス化回路 2 1 4は、 例えば、 微分回路と零クロス検出回路とを備 え、 等化器 2 1 3の出力信号を微分回路により微分することにより、 ピーク点に相当する時点で微分出力は零となるから、 零クロス検出回路 によりその零となる点を検出してパルスを出力するものである。 又ビ夕 ビ復号器 2 1 8は、 図 1 6に示す構成を有し、 図 2に示す従来例と同様 にビタビ復号器 2 2 1 とシフ トレジスタ 2 2 2を有する。 ビタビ復号器 2 1 8は仮定パスメモリ 2 2 3、 AC S回路 2 2 4、 パスメモリ 22 5、 パスセレクタ 2 2 6を含む。 シフトレジス夕 2 2 2と仮定パスメモリ 2 2 3とパス 2 2 5とは、 それぞれ複数列の構成を有すると共に、 " 1 " , " 0 " , "— 1 " を記憶できる構成を有するものである。 又矢印で示す ように、 乗算及び加算処理により仮定サンプル値を求める仮定サンプル 値算出部を有するものである。
現時点のサンプル値に対する過去のデータ及び未来のデータによる干 渉を考慮した場合、 図 4の ( c) の孤立波形のビッ ト周期のサンプル値 g i と、 現在、 過去、 未来に相当するパスの値 a i , b i , C i とを用 いて、 仮定サンプル値 yを前述の (3)式で求めるものである。 ここで、 改 めて (3)式を示すと、 y = ∑ - i a i + ∑ -ib i +"∑ - i C i 〜(3) 前述のように、 拘束長 k = 3とすると、 m= l となり、 仮定パスメモ リ 22 3の i =ー 1から i =+ 1までの 3ビッ ト a a。 , a と、 孤立波形のサンプル値 g, , g。 , g_,との乗算と加算が行われ、 n = 4とすると、 パスメモリ 2 2 5の i = 2から i = 4までの 3ビッ ト b 2 , b 3 , b 4 と、 孤立波形のサンプル値 g-2. g-3. g-4との乗算と加算 とが行われ、 シフ トレジスタ 2 22の i =ー 4から i =— 2までの 3 ビッ ト C-4. c -3. c -2と、 孤立波形のサンプル値 g4 , g3 , g2 と の乗算と加算とが行われ、 それらの加算結果が加算されて仮定サンプル 値 yとなる。 即ち、 シフ トレジスタ 222に入力されるパルスと、 AZ D変換器 2 1 7からのサンプル値とについて、 前述の i = 0を現時点と した時に、 それぞれの位相を合わせる必要があり、 シフ トレジスタ 22 2の段数の選定等による仮定サンプル値算出部に於ける遅延処理を行う ものである。
図 1 7は (3)式による仮定サンプル値 yを算出する仮定サンプル値算出 部の要部プロック図であり、 シフ トレジスタ 22 2、 仮定パスメモリ 2 2 3、 パスメモリ 22 5、 乗算器 3 1〜 3 9、 加算器 4 0を含む。 孤立 波形のサンプル値 g 4 〜g-4 (図 4の ( c ) 参照) に、 シフ トレジスタ 2 2 2の3ビッ ト 。—4. c -3. c -2と、 仮定パスメモリ 22 3の 3ビッ ト a -】. a 0 , a , と、 ノ、。スメモリ 22 5の 3ビッ ト b2 , b3 , b 4 とが、 乗算器 2 3 1〜2 3 9に加えられて乗算され、 各乗算器 2 3 1〜 2 3 9の出力が加算器 24 0に加えられて加算され、 その加算器 24 0 の出力がサンプル値 yとして A C S回路 224に入力されるもので ある。 そして、 ACS回路 2 24に於いてサンプル値との差が求められ る。 即ち、 過去のデータによる干渉と未来のデータによる干渉とを考慮 した仮定サンプル値 yが得られる。
図 1 8は本発明の第 5実施例のプロック図であり、 ヘッ ド 2 5 1、 増 幅器 2 5 2、 等化器 2 5 3、 パルス化回路 2 5 4、 位相同期回路 (P L L) 2 5 5、 フィルタ 2 5 6、 AZD変換器 2 5 7、 ビタビ復号器 2 5 8、 等化器 2 5 3の出力をサンプリングしてディジタル信号に変換する AZD変換器 2 5 9を有する。 図 1 5に示す実施例に於けるパルス化回 路からのパルスではなく、 等化器 2 5 3の出力信号を A/D変換器 2 5 9により変換したディジタル信号をビ夕ビ復号器 2 5 8に入方するもの である。
又ビタビ復号器 2 5 8は、 前述の実施例のビ夕ビ復号器 2 1 8 と同様 な構成を有するものであり、 そのシフ トレジスタ 2 2 2には、 AZD変 換器 2 5 9によるサンプル値が入力される。
図 1 9は干渉量の説明図であり、 時刻一 iに於ける信号が時刻 0に及 ぼす干渉量を示すもので、 時刻一 iの信号の取り得る値としては、 等化 により他からの干渉がないとした場合を仮定すると、 " 1 " , " 0 " , "一 1 " を中心に、 ノイズの影響で正規分布すると考えることができる < その時のサンプル値が X 'であった場合の確率 p (X, X ' ) は、
(χ' - )
P X, X 1 ) = 2 σ2
V Γ σ •(12) により表される。 又データとして " 1 " , " 0 ", "一 1 " であった時 の時刻 0に及ぼす干渉量が、 それぞれ図示のように g i g i ", g i ' "であったとすると、 サンプル値が X 'であった時の干渉量の期待 値 gx iは、 g x i =
Figure imgf000023_0001
P i + P o + P -】
となる。
又次の (14)式の条件を (13式に代入すると、
Figure imgf000023_0002
g i P i - S i P -l
gx i= …( )
P i + P o + P -l
となる。 ここで、 サンプル値を横軸に、 その時の干渉量の期待値を縦軸 にそれぞれ示し、 SZNをパラメ一夕とすると、 図 2 0に示すものとな る。 同図から判るように、 S/N比が高い場合は、 干渉量を " 0 " , " 1 " 等の復号値を用いて求める方が良いが、 SZNが低い場合は、 サ ンプル値を用いて確率的に干渉量を求めなければならないことを示す。 そこで、 ノイズの影響を考慮して、
g xi = g s X ' —(16) とすると、 仮定サンプル値 yは、 y = = ∑ g-i a i + ∑ g-i b i + ∑ g-i x i ' 〜(17) として求めることができる。
従って、 図 1 8の A/D変換器 2 5 9によるサンプル値 x i '力、'、 ビ 夕ビ復号 2 5 8のシフ トレジスタ 2 2 (図 1 6参照) に入力され、 c -2.
C - 3. C - 4の代わりに、 X - 2 ', X - 3 ' , X - 4 'が入力されることにな り、 (17)式による仮定サンプル値 yが求められ、 ビタビ復号器 2 5 8の A C S回路 2 2 4 (図 1 6参照) に入力されて、 A D変換器 2 5 7から のサンプル値との差の二乗出力と、 前回のメ トリ ツク値とが加算されて、 新たなメ トリ ック値が得られ、 このメ トリツク値の比較により小さい方 が選択され、 選択された仮定パスの最後尾の値がパスメモリ 2 2 5 (図 1 6参照) に入力される。
前述のように、 波形干渉が仮定パスの範囲 (拘束長 k ) を越える場合 でも、 仮定パスの前 (未来に相当) のデータからの波形干渉を求める際 に、 等化を行って波形干渉を少なく したサンプル値を用い、 更にノイズ を考慮して、 僅かな構成を追加するだけで確率的に波形干渉量を推定す ることにより、 正確な仮定サンプル値を得ることができる。 従って、 復 号の誤り率を向上することができる。
図 2 1は本発明の第 6実施例の要部ブロック図である。 第 6の実施例 は、 前段のビタビ復号器の出力を用いて、 後段のビタビ復号器に於いて 仮定パスの前方の干渉量を推測して復号するものである。
波形干渉を受けた信号の A Z D変換器 3 0 3によるサンプル値を用い て仮に最尤復号する第 1のビタビ復号器 3 0 1 と、 この第 1のビ夕ビ復 号器 3 0 1の出力と前記サンプル値とを入力して最尤復号する第 2のビ 夕ビ復号器 3 0 2とを備え、 この第 2のビタビ復号器 3 0 2に於いて、 第 1のビ夕ビ復号器 3 0 1の出力を用いて現時点のデータに対する未来 のデータによる干渉量を推測し、 且つバスメモリの内容により現時点の データに対する過去のデータによる干渉量を推測して仮定サンブル値求 め、 この仮定サンブル値と前記サンプル値とを用いて復号処理を行うも のである。
又第 1のビ夕ビ復号器 3 0 1の A C S回路からのメ トリ ック値を第 2 のビ夕ビ復号器 3 0 2の A C S回路に入力し、 且つ第 1のビ夕ビ復号器 3 0 1のバスメモリの最終段の出力を第 2のビタビ復号器 3 0 2の AC S回路に加える仮定サンプル値の算出部に入力するものである。
第 1のビ夕ビ復号器 3 0 1 により誤り訂正復号された仮の復号値を用 いて、 第 2のビタビ復号器 3 0 2により最尤復号を行うものであり、 2 段階の誤り訂正復号を行うことになるから、 誤り率を改善することがで きる。 又第 2のビ夕ビ復号器 3 0 2は、 第 1のビ夕ビ復号器 3 0 1から の仮の復号値を用いて、 未来のデータによる干渉量を推測して仮定サン プル値を算出するもので、 仮定パスの長さを長くすることなく、 正確な 仮定サンプル値を得ることができる。 従って、 誤り率を改善することが できる。
また、 第 1のビ夕ビ復号器 3 0 1のパスメモリの最終段の出力を選択 して復号出力とすることなく、 その最終段の出力を第 2のビタビ復号器 3 0 2に入力し、 それを用いて未来のデータによる干渉量を推測するも のである。 又第 1のビ夕ビ復号器 3 0 1の AC S回路からのメ トリ ック 値を第 2のビタビ復号器 3 0 2の AC S回路に入力して、 メ トリ ック演 算に於-いて加算し、 メ トリ ツク値の比較を容易にするものである。
図 2 2は第 6の実施例をより詳細に示すブロック図であり、 磁気へッ ド 3 1 1、 増幅器 3 1 2、 イコライザ 3 1 3 , 3 1 6、 パルス化回路 3 1 4、 位相同期回路 (P L L) 3 1 5、 AZD変換器 3 1 7、 第 1 , 第 2のビタビ復号器 3 1 8 , 3 1 9、 誤り訂正復号器 3 2 0を含む。
磁気ディスク等の記録媒体から磁気へッ ド 3 1 1 により再生された信 号は、 波形干渉を受けているものであり、 この再生信号は増幅器 3 1 2 により増幅され、 フィルタ等を含むイコライザ 3 1 3 , 3 1 6により等 化増幅されると共にノイズ除去等が行われ、 パルス化回路 3 1 4に於い てピーク検出によりパルス化されて位相同期回路 3 1 5に加えられ、 位 相同期回路 3 1 5から再生信号位相に同期したクロック信号が A Z D変 換器 3 1 7に加えられる。 A Z D変換 3 1 7は、 このクロック信号の夕 ィミ ングに従って、 イコライザ 3 1 6から再生信号をサンプリングする もので、 サンプル値は第 1 , 第 2のビタビ復号器 3 1 8 , 3 1 9に加え られる。
第 1 のビタビ復号器 3 1 8は、 A C S回路とパスメモリとパスセレク 夕と仮定パスメモリ とを含み、 従来例と同様にして復号を行い、 その復 号出力を仮の復号値とするものである。 又第 2のビタビ復号器 3 1 9は、 この仮の復号値を用いて仮定パスの前方からの干渉量を推測して復号処 理を行うものである。 この場合、 仮の復号値と、 第 2のビタビ復号器 3 1 9に入力されるサンプル値との位相合わせが必要となるが、 第 1のビ 夕ビ復号器 3 1 8に於ける仮定パスの長さ (拘束長) と、 パスメモリの 長さから、 仮の復号値が得られる遅延量を求めることができるので、 シ フ トレジスタ等による遅延回路により位相合わせの構成は容易に実現で きる。
又誤り訂正復号器 3 2 0は、 入力された信号が誤り訂正符号化されて いる場合に設けるもので、 第 1のビタビ復号器 3 1 8の復号出力につい て、 誤り訂正復号し、 それを仮の復号値として、 第 2のビタビ復号器 3 1 9に入力することになる。
前述のように、 第 1のビタビ復号器 3 1 8により誤り訂正復号が行わ れ、 更に第 2のビタビ復号器 3 1 9により誤り訂正復号が行われるから、 誤り率が改善される。
前述のように、 未来のデータによる干渉を考慮した場合に、 図 4の ( c ) の孤立波形のビッ ト周期のサンプル値 g i と、 現在、 過去、 未来 のパスの値 a i , b , , C i とを用いて仮定サンプル値 yを前述の (3)式 で求めるものである。
前述の (3)式の処理を行う第 2のビタビ復号器 3 1 9の要部は図 1 6に 示した構成を有する。 第 1のビ夕ビ復号器 3 1 8からの仮の復号値はシ フ トレジス夕 2 2 2に順次シフ トされ、 サンプル値は AC S回路 2 2 4 に入力される。
拘束長 k (仮定パスの長さ) を 3 とすると、 仮定パスメモリ 2 2 3の 3 ビッ ト a - a 0 , a , と、 ノ スメモリ 2 2 5の 3 ビッ ト b 2 , b 3 , b 4 と、 シフ トレジスタ 2 2 2の 3 ビッ ト c -2, c -3> c -4 (各ビッ ト の時間の位置は図 4の ( a) 参照) と、 孤立波形のサンプル値 g i (サ ンプル値の時間位置は図 4の ( c ) 参照) とを用いて、 仮定サンプル値 yが (3)式に従って求められるもので、 仮定により乗算と加算を行うこと を示す。
(3)式による仮定サンプル値 yを算出する仮定サンプル算出部は、 図 1 7の構成を有する。 孤立波形のサンプル値 g-4〜g4 (図 4の (C) 参 照) に対して、 第 1のビタビ復号器 3 1 8からの仮の復号値が加えられ るシフ トレジスタ 2 2 2の 3 ビッ ト c -4, C - 3, C -2と、 仮定パスメモ リ 2 2 3の 3 ビッ ト a -】, a。 , a , と、 パスメモリ 2 2 5の 3 ビッ ト b 2 , b 3 , b 4 とが乗算器 2 3 1〜2 3 9に加えられて乗算され、 各 乗算器 2 3 1〜2 3 9の出力が加算器 2 4 0に加えられ、 その加算器 2 4 0の出力が仮定サンプル値 yとして AC S回路 2 2 4に入力されるも のである。 そして、 A C S回路 2 2 4に於いてサンプル値との差が求め られる。 即ち、 過去のデ一夕による干渉と未来のデータによる干渉とを 考慮した仮定サンプル値 yが得られる。
図は本発明の第 7の実施例の要部プロック図であり、 第 1のビタビ復 号器 3 5 1 と第 2のビ夕ビ復号器 3 5 2 とシフ トレジス夕 3 4 1 とを有 する第 1のヒ夕ビ復号器 3 5 1は、 シフ トレジスタ 3 4 2、 仮定パスメ モリ 3 4 3、 A C S回路 3 4 4及びパスメモリ 3 4 5を有する。 第 2の ビタビ復号器 3 5 2は仮定パスメモリ 3 5 3、 A C S回路 3 5 4、 パス メモリ 3 5 5、 パスセレクタ 3 5 6及びシフトレジスタ 3 5 7を有する。 第 1のビ夕ビ復号器 3 5 1の A C S回路 3 4 4にサンプル値が入力さ れ、 仮定パスメモリ 3 4 3の内容に基づいて (1)式による仮定サンプル値 が求められ、 或いはパスメモリ 3 4 5の内容も用いて (2)式による仮定サ ンプル値が求められ、 サンプル値と仮定サンブル値との差の二乗出力と 前回のメ トリ ック値との和が求められて比較され、 小さい方を次のメ ト リ ック値として選択され、 そのメ トリ ック値はシフ トレジスタ 3 4 2を 介して第 2のビタビ復号器 3 5 2の A C S回路 3 5 4に入力され、 選択 情報はパスメモリ 3 4 5に加えられ、 そのパスメモリ 3 4 5の最終段の 出力は第 2のビタビ復号器 3 5 2のシフトレジス夕 3 5 7に入力される c 又サンプル値はシフ トレジス夕 3 4 1を介して第 2のビタビ復号器 3 5 2の A C S回路 3 5 4に入力される。
シフ トレジスタ 3 4 1 , 3 4 2は、 第 1のビ夕ビ復号器 3 5 1 と第 2 のビタビ復号器 3 5 2との間の位相合わせを行う為の遅延回路として作 用するものであり、 第 1のビタビ復号器 3 5 1の仮定パスメモリ 3 4 3 の長さとパスメモリ 3 4 5の長さとに対応して選定される。
第 2のビタビ復号器 3 5 2に於いては、 シフ トレジス夕 3 5 7の内容 と、 仮定パスメモリ 3 5 3の内容と、 パスメモリ 3 5 5の内容を基に、 矢印で示すように、 (3)式に従った乗算、 加算処理により、 仮定サンプル 値が算出され、 A C S回路 3 5 4に於いては、 この仮定サンプル値とシ フ トレジスタ 3 4 1を介して入力されたサンプル値との差の二乗出力と. 前回のメ トリ ック値及びシフ トレジス夕 3 4 2を介して入力されたメ ト リ ック値との和が求められて比較され、 小さい方が次のメ トリ ック値と して選択がされて、 次回のメ トリ ック値となる。 従って、 第 1のビ夕ビ 復号器 3 5 1の復号値として可能性のあるパスメモリ 3 4 5の値と、 そ の確からしさを示すメ トリ ック値とを含めて、 第 2のビタビ復号器 3 5 2に転送され、 サンプル値の最尤復号が行われるから、 誤り率が改善さ れる。
本発明は前述の各実施例にのみ限定されるものではなく、 磁気記録装 置の再生信号以外の波形干渉を受けた信号の復号にも適用されるもので め 。
産業上の利用可能性
以上説明したように本発明の最尤復号方法及び装置は回路規模を増大 することなく復号の誤り率を改善することができ、 磁気記録装置の信号 再生などに用いることができる。

Claims

請求の範囲
1 . 波形干渉を受けた入力信号を復号する最尤復号方法であって、
( a ) 仮定パスメモリに記憶された仮定データ列より時間的に前に位 置する所定数ビッ ト分の前記入力信号のサンプル値を用いて仮定データ 列より時間的に後に位置する未来の信号による干渉量を推定するステツ プと、
( ) 該干渉量を参照して前記入力信号の仮定サンプル値を求めるス テツプと、
( c ) 該仮定サンブル値と前記入力信号のサンプル値を用いて前記入 力信号を最尤復号して複数の生き残りパスを生成してパスメモリに記憶 した後、 最も確からしい 1つの生き残りバスのデータを復号データ列と して出力するステップとを有する。
2 . 前記ステップ (a ) は前記所定数ビッ ト分の入力信号のサンプル 値と、 前記仮定データ列とを用いて前記未来の信号による干渉量を推定 するステップを有し、
前記ステップ (b ) は該干渉量と、 前記仮定データ列と、 前記生き残 りパスのデータとを用いて、 前記仮定サンプル値を求めるステップとを 有する請求項 1記載の最尤復号方法。
3 . 前記ステップ (a ) は前記所定数ビッ ト分の入力信号のサンプル 値と、 前記仮定データ列とを用いて前記未来の信号による干渉量を推定 するステップを有し、
前記最尤復号方法は更に、 前記仮定データ列より時間的に後に位置す る所定数ビッ ト分の入力信号のサンプル値を用いて、 前記仮定デ一夕列 より時間的に前に位置する過去の信号による干渉量を推定するステツプ ( d ) を有し、 前記ステップ (b) は前記未来の信号による干渉量と、 前記仮定デー 夕列と、 前記過去の信号による干渉量とを用いて、 前記仮定サンブル値 を求めるステップを有する請求項 1記載の最尤復号方法。
4. 前記ステップ (a) は前記所定数分の入力信号のサンブル値と、 前記仮定データ列とを用いて前記未来の信号による干渉量を推定するス テツプと 有し、
前記最尤復号方法は更に、
前記仮定データ列より時間的に後に位置する複数ビッ ト分の前記入力 信号のサンプル値から前記仮定データ列より時間的に位置する過去の信 号による第 1の干渉量を求めるステップ (d) と、
前記生き残りパ又のデータから過去の信号による第 2の干渉量を求め るステップ (e) と、
前記パスメモリの最終段の出力データが収束したときに前記過去の信 号による第 2の干渉量を選択し、 収束しないときに前記過去の信号によ る第 1の干渉量を選択するステップ (f ) を有し、
前記ステップ (b) は選択された干渉量と、 前記仮定データ列と、 前 記未来の信号による干渉量とを用いて、 前記仮定サンプル値を求める請 求項 1の最尤復号方法。
5. 請求項 1記載の最尤復号方法において、
更に、 前記入力信号を等化しディ ジタル化して仮の復号デ一夕列を生 成するステップ (d) を有し、
前記ステップ (b) は以下の式により仮定サンプル値を求めるステツ プを有する :
-m + k - 1
y = ∑ g a + ∑ g-ib i + ∑ g-i c ここで、 a ; は仮定パスメモリに記憶された仮定データ列の 1 ビッ ト、 b i はパスメモリに記億された復号データ列の 1 ビッ ト、 C i はステツ プ (d) で得られた仮の復号データ列の 1 ビッ ト、 g- iは孤立波形を有 する入力信号のサンプル値、 gは仮定サンプル値、 ,· , k , m はそれぞ れ整数である。
6. 請求項 1記載の最尤復号方法において、 前記ステップ (b) は以 下の式により仮定サンプル値を求めるステップを有する : y = . g -■ a i + ∑ g - i b i
■k - 1
+ g- (-, 1 ) CX -m-i一 ( ∑ g ( i a
+ g - C i +m+l) b i ) 〕
i一一 m + k
ここで、 a i は仮定パスメモリに記憶された仮定データ列の 1 ビッ ト、 b i はパスメモリに記億された復号デ一夕列の 1 ビッ ト、 g は孤立波 形を有する入力信号のサンプル値、 x-m -】は入力信号のサンプル値、 y は仮定サンプル値、 i , k , m はそれぞれ整数である。
7. 請求項 1記載の最尤復号方法において、 前記ステップ (b) は以 下の式により仮定サンプル値を求めるステップを有する :
-m+ k - 1
y = ^ g - i a ί + - (m+ n
X 〔X m" ― (∑ g - < i -m- n a i ) ) + g - (-m- l )
S - ( ϊ +m+ I ) a i ) ϋ こで、 a i は仮定パスメモリに記された仮定データ列の 1 ビッ ト、 b i はパスメモリに記憶された復号データ列の 1 ビッ ト、 g— iは孤立波形 を有する入力信号のサンプル値、 xm+1 , Χ ι-,はそれぞれ入力信号の サンプル値、 yは仮定サンプル値 i , km はそれぞれ整数である。
8. 請求項 1記載の最尤復号方法において、
更に前記入力信号のサンプル値を最尤復号して仮の復号データ列を生 成するステップ (d ) を有し、
前記ステップ (b) は以下の式により仮定サンプル値を求めるステツ プを有する :
一 m + k—】 n — m - 1
y = ∑ g -i a i + ∑ g -i b i + ∑ -i C i
i --ra i -m+k i --n
ここで、 a ; は仮定パスメモリに記憶された仮定データ列の 1 ビッ ト、 b i はパスメモリに記憶された復号データ列の 1 ビッ ト、 C i はステツ プ ( d ) で得られた仮の復号データ例の 1 ビッ ト、 g -iは孤立波形を有 する入力信号のサンプル値、 yは仮定サンプル値、 , , km はそれぞ れ整数である。
9. 請求項 8記載の最尤復号方法において、 更にステップ (d ) で生 成した仮の復号データ列に対し誤り訂正復号を行い、 誤り訂正された後 仮の復号データ列を生成するステツプを有する。
1 0. 波形干渉を受けた入力信号を復号する最尤復号装置であって、 入力信号をサンプリ ングしてサンプル値を生成する AZD (アナログ
Zディジタル) 変換手段と、
仮定デ一夕列を記憶する仮定パスメモリ と、
該仮定パスメモリに記憶された仮定データ列より時間的に前に位置す る所定数ビッ ト分の前記入力信号のサンプル値を用いて仮定データ列よ り時間的に後に位置する未来の信号による干渉量を推定し、 該干渉量 を参照して前記入力信号の仮定サンプル値を求める仮定サンプル値算出 手段と、
該仮定サンプル値と前記入力信号のサンプル値を用いて前記入力信号 を最尤復号して複数の生き残りパスを生成してパスメモリに記憶した後、 最も確からしい 1つの生き残りパスのデータを復号データ列として出力 する復号手段を有する。
1 1 . 前記仮定サンブル値算出手段は
前記所定数ビッ ト分の入力信号のサンプル値と、 前記仮定データ列と を用いて前記未来の信号による干渉量を推定する第 1の手段と、
該干渉量と、 前記仮定データ列と、 生き残りパスとを用いて、 前記仮 定サンプル値を求める第 2の手段とを有する請求項 1 0記載の最尤復号
1 2 . 前記仮定サンプル値算出手段は前記所定数ビッ ト分の入力信号 のサンプル値と、 前記仮定データ列とを用いて前記未来の信号による干 渉量を推定する第 1の手段を有し、
前記最尤復号装置は更に、 前記仮定データ列より時間的に後に位置す る所定数ビッ ト分の入力信号のサンブル値を用いて、 前記仮定データ列 より時間的に前に位置する過去の信号による干渉量を推定する第 2の手 段を有し、
前記仮定サンプル値算出手段は前記未来の信号による干渉量と、 前記 仮定データ列と、 前記過去の信号による干渉量とを用いて、 前記仮定サ ンプル値を求め第 3の手段を有する請求項 1 0の最尤復号装置。
1 3 . 前記仮定サンプル値算出手段は前記所定数ビッ ト分の入力信号 のサンプル値と、 前記仮定データ列とを用いて前記未来の信号による干 渉量を推定する第 1の手段を有し、 前記最尤復号装置は更に、
前記仮定データ列より時間的に後に位置する複数ビッ ト分の前記入力 信号のサンプル値から前記仮定データ列より時間的に位置する過去の信 号による第 1の干渉量を求める第 2の手段と、
前記生き残りパスのデータから過去の信号による第 2の干渉量を求め る第 3の手段と、
前記パスメモリの最終段の出力データが収束したときに前記過去の信 号による第 2の干渉量を選択し、 収束しないときに前記過去の信号によ る第 1 の干渉量を選択する第 3の手段を有し、
前記仮定サンプル値算出手段は選択された干渉量と、 前記仮定データ 列と、 前記未来の信号による干渉量とを用いて、 前記仮定サンプル値を 求める請求項 1 0の最尤復号装置。
1 4. 請求項 1 0記載の最尤復号装置において、
更に、 前記入力信号を等化しディジタル化して仮の復号データ列を生 成する生成手段を有し、
前記仮定サンプル値算出手段は以下の式により仮定サンプル値を求め る手段を有する : y = ∑ g - i a i + ∑ g-ib i + ∑ g- . C i
i一一 m i "— m + k i —— n
ここで、 3 i は仮定パスメモリに記憶された仮定データ列の 1 ビッ ト、 b i はパスメモリに記憶ざれた復号データ列の 1 ビッ ト、 C i はステツ プ ( d) で得られた仮の復号デ一夕列の 1 ビッ ト、 g- iは孤立波形を有 する入力信号のサンプル値、 gは仮定サンプル値、 i , k , m はそれぞ れ整数である。
1 5. 請求項 1 0記載の最尤復号装置において、 前記仮定サンプル値 算出手段は以下の式により仮定サンプル値を求める手段を有する : y = ^ g - i a i + g - (m+ i ) k - 1
x Cx — (∑ g - C i -m- l ) a i ) 〕 + g - (-m- 1 )
'k―】
CX-m- l一 (∑ s ( i—I a s ) ) ここで、 a i は仮定パスメモリに記された仮定データ列の 1 ビッ ト、 b i はパスメモリに記憶された復号データ列の 1 ビッ ト、 は孤立波形 を有する入力信号のサンプル値、 χ„+1 , χ-»-,はそれぞれ入力信号の サンプル値、 ; , km はそれぞれ整数である。
1 6. 請求項 1 0記載の最尤復号装置において、 前記仮定サンプル値 算出手段は以下の式により仮定サンプル値を求めるステップを有する : y = ∑ g - i a i + -
-m+ k - 1
X m+ 1 一 ( S - ( i - in - 1 ) 3 i ) J + g- (-m- l )
_m + k—】
CX-m-i - (∑ g - (i-m+n a i ) 〕 ここで、 a , は仮定パスメモリに記された仮定データ列の 1 ビッ ト、 b i はパスメモリに記億された復号データ列の 1 ビッ ト、 g は孤立波形 を有する入力信号のサンプル値、 Xm+】 , X-m はそれぞれ入力信号の サンプル値、 i , kTO はそれぞれ整数である。
1 7. 請求項 1 0記載の最尤復号装置において、
更に前記入力信号のサンプル値を最尤復号して仮の復号データ列を生 成する生成手段を有し、
前記仮定サンプル値算出手段は以下の式により仮定サンプル値を求め る手段を有する :
-m + k - 1 n -m- 1
y = ^ g -s a s + ∑ g-i b s + ∑ -s C i ここで、 a ; は仮定パスメモリに記憶された仮定データ列の 1 ビッ ト、 b i はパスメモリに記憶された復号デ一夕列の 1 ビッ ト、 C i は仮の復 号データ例の 1 ビッ ト、 g- iは孤立波形を有する入力信号のサンプル値、 yは仮定サンプル値、 i , k , „ はそれぞれ整数であり、
前記生成手段は第 1のビタビ復号器を構成し、 前記 AZD変換手段、 仮定パスメモリ、 仮定サンプル値算出手段及び復号手段は第 2のビタビ 復号器を構成する。
1 8. 請求項 1 7記載の最尤復号装置において、 更に前記生成手段で 生成した仮の復号データ列に対し誤り訂正復号を行い、 誤り訂正され た仮の復号デ一夕列を生成する手段を有する。
1 9. 請求項 1 4記載の最尤復号装置において、 前記生成手段は等化 された入力をパルス化して前記仮の復号データ列を生成する手段を有す る
2 0. 請求項 1 4記載の最尤復号装置において、 前記生成手段は、 等化された入力信号からクロックパルス信号を生成するクロックパル ス生成手段と、
該クロックパルス信号に同期して等化された入力信号をディジタル化 して前記仮の復号データ列を生成する AZD変換手段とを有する。
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