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WO1992006432A1 - Dispositif de commande de bus - Google Patents

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WO1992006432A1
WO1992006432A1 PCT/JP1991/001342 JP9101342W WO9206432A1 WO 1992006432 A1 WO1992006432 A1 WO 1992006432A1 JP 9101342 W JP9101342 W JP 9101342W WO 9206432 A1 WO9206432 A1 WO 9206432A1
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WO
WIPO (PCT)
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bus
arithmetic processing
request
hold
processing means
Prior art date
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Ceased
Application number
PCT/JP1991/001342
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English (en)
French (fr)
Inventor
Hideyuki Iino
Hiromasa Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to US07/859,470 priority patent/US5526494A/en
Priority to EP91917346A priority patent/EP0507954B1/en
Publication of WO1992006432A1 publication Critical patent/WO1992006432A1/ja
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

Definitions

  • the present invention relates to a bus control device. Background technology
  • FIG. 1 is a timing diagram showing a conventional bus control method.
  • the main memory memory means
  • HREQ # access request signal
  • the HREQ # is sent to, for example, an arbiter circuit that arbitrates the right to use the bus, and when the right to use the bus is released, a notification signal (HACK #) for acquiring the right to use the bus is sent from the arbiter circuit.
  • HACK # a notification signal for acquiring the right to use the bus is sent from the arbiter circuit.
  • the arithmetic processing unit becomes a bus master who has the right to use the bus when HACK # is returned by assertion, and can read and write data by accessing the main memory (memory means).
  • the arbiter circuit recognizes the negation of the HREQ #, returns the HACK # to the negated state, and releases the right to use the bus.
  • the bus access wait time is the time from when HREQ # is asserted until HACK # returns in an asserted state (see time ta in FIG. 1). This is the time from when a bus request is issued until HREQ # is asserted (see time tb in Fig. 1).
  • the waiting time ⁇ t when the bus request is one image is
  • the waiting time ⁇ t n for n bus requests is
  • ⁇ t n (t a-n) + ⁇ t b ⁇ (n-1) ⁇ .
  • the present invention basically has the following technical configuration to achieve the above object. That is
  • an arithmetic processing system comprising a plurality of arithmetic processing means groups, bus lines, and storage means each of which is accessible via the bus lines, the plurality of arithmetic processing means
  • a bus use right request signal generating means for generating a bus use right request signal to at least some of the operation processing means in the group, and a bus access right receiving notice of the acquisition of the bus use right to perform bus access;
  • Arbitrates and notifies the arbitration result to the other arithmetic processing means At least one selected from a bus use right release signal generating means for generating a release signal for releasing the bus use right acquired by the bus use right arbitration means and other arithmetic processing means.
  • a bus control device provided with two means.
  • Request signal generating means for generating a bus request signal at a predetermined bus request source (ie, one arithmetic processing means), and Bus use right arbitration means for responding to the request and notifying the result of the bus use right arbitration means;
  • Bus control means comprising: bus access means for performing a predetermined hold signal and hold instruction means for holding the request signal while a predetermined release signal is negated.
  • the predetermined hold is asserted
  • another bus request source ie, another arithmetic processing unit
  • the predetermined bus request source ie, the arithmetic processing unit
  • the bus hold state is released by asserting the predetermined release signal.
  • the predetermined hold signal is asserted and the predetermined release signal is negated, the right to use the bus is continuously given to the predetermined bus request source. Therefore, only one bus arbitration is required for multiple bus requests, and the latency is reduced.
  • the bus request source (for example, an arithmetic circuit) Can continuously become a bus master, shortening the operation time and improving the performance of the operation circuit.
  • the bus sharing right is held and another bus request source (arithmetic processing means) different from the predetermined bus request source (arithmetic processing means) does not request the bus usage right while the bus is shared.
  • the predetermined release signal is negated, the other bus request source can keep the bus master of the predetermined bus request source in the bus hold state, while the other bus request source can be kept in the bus hold state.
  • the release signal By asserting the release signal when the other bus request source is in a state of requesting the right to use the bus, the right to use the bus of the predetermined bus request source can be immediately released, and the other bus request source can be used instead. The right to use the bus can be transferred to the bus request source.
  • FIG. 1 is an operation timing chart of a conventional bus control device.
  • Fig. 2 is a diagram showing an outline of a conventional bus control system. is there.
  • Fig. 3 is the principle diagram of the present invention
  • FIGS. 4 to 8 are diagrams showing an embodiment of the bus control system according to the present invention.
  • Figure 4 shows the configuration diagram
  • Fig. 5 shows the operation timing charts during the normal operation and when the bus is held.
  • FIG. 6 is an operation timing chart when the bus right is released
  • FIG. 7 is a configuration diagram of an example of the request signal generating means and the holding means.
  • FIG. 8 is an external terminal diagram of the second processing apparatus.
  • FIG. 9 is a flowchart showing the operation of the present invention.
  • FIG. 10 is a diagram showing a specific circuit diagram when the first processing device and the second processing device according to the present invention are connected without one external arbiter circuit.
  • FIG. 11 is a diagram showing a configuration example of a second processing apparatus according to the present invention when an external arbiter is used.
  • BEST MODE FOR CARRYING OUT THE INVENTION a bus control device according to the present invention will be described in detail with reference to the drawings.
  • FIG. 3A shows the principle diagram of the bus control device according to the present invention
  • a plurality of arithmetic processing means groups (11, 12, 13, ... 1n), bus line 1, and each arithmetic processing means are accessed via the bus line.
  • each of the plurality of arithmetic processing means (11 to 1n) includes a predetermined processor (bus request source) a.
  • a control unit S having at least one means selected as required from a plurality of means groups having different functions as described below is provided.
  • Each means group included in the control unit S is a bus use right request signal (HREQ #) for generating a bus use right request signal (HREQ #) to the other processing means (12, 13 ... 1n).
  • Bus operation right arbitration means for arbitrating the request in response to the bus request signal (HREQ #) from the other operation processing means 1 2... 1 n and notifying the arbitration result to the other operation processing means.
  • e and a bus use right release signal generating means f for generating a release signal (BRL #) for releasing the bus use right acquired by the other operation processing means.
  • the control unit S (SH ⁇ S ln) at treatment hand stage (1 1 ⁇ 1 n) Are those constituted as having at least one means selected as needed from among the means of the a to f.
  • the processing means 11 when the processing means 11 is the main processing means (CPU) in the present processing system, the processing means most frequently communicates with the storage means 10 via the bus. Access to other arithmetic processing means (1 2 It is preferable that access be given priority over that of ⁇ ln). Therefore, for example, it is preferable that the control unit S in the arithmetic processing unit 11 is provided with a bus use right arbitration unit e and a bus use right release signal generation unit f. In this case, the other operation processing unit ( It is preferable that the control unit S in (12) to (1n) is provided with the bus use right request signal generating means b, the bus access means c, and the hold instruction means d. This aspect is particularly effective when the number of arithmetic processing means is small, and information can be directly exchanged with each other in a dedicated plane.
  • the bus use right arbitration means e includes the plurality of arithmetic processing means 11 1 ⁇ 1 n are arranged independently. In this case, if one arithmetic processing means 11 is a main processor, the arithmetic processing means 11 is provided with a release signal generating means f, and the remaining other arithmetic processing means 12 1 to 1 n The bus access right request signal generating means b, the bus access means c, and the hold instruction means d are provided.
  • the hold instructing means d provided in one arithmetic processing means holds the hold in response to a release signal generated from the release signal generating means f provided in another arithmetic processing means.
  • the right to use the bus is released.
  • the release signal is preferentially handled with respect to the hold instruction signal. Good.
  • 10 is a memory
  • 11 is a first arithmetic processing means
  • 12 is a second arithmetic processing means
  • 13 is an arbiter circuit e which is a bus arbitration means.
  • the first arithmetic processing unit 11 includes, for example, a processor (another bus request source) 11a and a cache 11b, and appropriately accesses data in the memory 10 to perform cache processing.
  • the data is stored in the cache 11b, and predetermined arithmetic processing is executed using the data of the cache 11b.
  • a release signal generating means f for generating a bus use right release request signal for other processing means is provided.
  • the second processing unit 12 includes, for example, a processor, a 1/0 or coprocessor (predetermined bus request source) 12a, and a bus using a predetermined bus request source 12a.
  • a request signal generating means 12b for generating a bus request signal (HREQ #, # indicates low active, the same applies hereinafter) according to the request, and a notification signal (HACK #) for acquiring a bus use right from the arbiter circuit e are received.
  • Bus access means for executing a bus access and a bus request signal while a predetermined hold signal (BHREQ #) is asserted and a predetermined release signal (BRL #) is negated.
  • the arbiter path b is a bus arbitration means, and checks the bus use state according to a bus request signal from the first processing unit 11 or the second processing unit 12, and if the bus state is unused, the bus is used. Generates a usage right notification signal (HACK #).
  • BUSY # is a busy signal of a predetermined bus request source 12a
  • DC # is a memory access completion signal generated in memory 10
  • BLR # is a predetermined release signal.
  • the release signal BRL # is output, for example, to the bus arbiter b in response to a request from the first arithmetic processing unit 11, and the bus arbiter b outputs BRL #.
  • the bus use arbitration means e receives the release request signal, detects which arithmetic processing means has the right to use the bus, and issues a release request thereto.
  • FIG. 5 is an operation timing chart of the present embodiment.
  • the upper part shows the BHRE (“normal operation” while negation of # is performed), and the lower part shows the operation timing of BHREQ # being asserted. Bus right hold operation ”.
  • the intermittent bus access operation at the predetermined bus request source 12a can be performed at high speed, and the performance of the second arithmetic processing means 12 and the processing performance of the entire system can be improved. .
  • the entire system may be shut down.
  • the bus use right hold of the second arithmetic processing unit 12 can be forcibly released (released) by BRL #.
  • Fig. 6 shows the operation timing chart.
  • HREQ # is asserted in response to a bus request from the predetermined bus request source 12a, a bus use right is acquired and bus access is executed, and BHREQ # is asserted.
  • the HREQ # assertion is continued, so that the number of bus arbitrations can be minimized, bus access is accelerated, and the second processing unit The performance of 1 and 2 can be improved.
  • BRL # is asserted, so that the right to use the bus of the second processing unit 12 can be forcibly released, and the first processing unit 11 can be forcibly released.
  • the right to use the bus can be transferred to the processing device 11.
  • the request signal generation means b and the hold instruction means d As shown in Fig. 7, this can be easily realized by using an RS flip-flop.
  • the RS flip-flop is set when a bus request is issued from a predetermined bus request source 12a, while there is no bus request and BHREQ # is negated. Or, reset the RS flip-flop when BRL # is asserted.
  • the bus operation right hold request signal BHREQ # generated by the predetermined operation processing means when it is desired to retain the bus usage right is the processing operation means, for example, the processor 12 a itself of 12.
  • a busy signal (BUSY #) may be output from the controller and input to the hold instructing means d, or another logic signal may be used. For example, it may be one that uses processing such as dropping to GND.
  • FIG. 8 shows a configuration in which the hold instruction means d is provided in the processor 12a, and the hold instruction means d is operated using its own busy signal.
  • FIG. 9 shows a flow chart in the case of performing bus control using the bus control device according to the present invention.
  • the arithmetic processing is performed in step (1).
  • the instruction is broken, and it is determined whether or not the instruction requires use of the bus.
  • Step (2) Next, if the instruction is not an instruction that needs to use the bus, the procedure returns to step (1) to repeat the same operation. On the other hand, if the instruction is an instruction that needs to use the bus, In this case, proceed to step (3) to activate the bus use request signal generating means b to generate the bus use request signal HREQ #.
  • step (4) while the HREQ # is asserted, it is determined whether or not the bus use right confirmation signal HACK # has returned from the bus use right arbitration means e. If not returned, the step (4) is repeated, while if HAC ⁇ # is returned, the procedure proceeds to step (5), and the arithmetic processing means enters the bus master state.
  • step (6) it is determined whether or not a bus use right release request signal, that is, a bus release signal BRL has been input from another arithmetic processing means. Proceed to 10) to negate HREQ #.
  • step (6) If the BRL has not been input in step (6), the process proceeds to step (7), and it is determined whether or not all the operands of the predetermined arithmetic processing in the arithmetic processing means have been completed. If not completed, the process returns to step (6) to repeat the above steps, and if the predetermined arithmetic processing in the arithmetic processing means has been completed, the process proceeds to step (9) to change the BHREQ #. Judge whether to perform the assertion.
  • step (9) If BHREQ # is asserted, the process proceeds to step (9), and HREQ # is maintained as asserted. If EQ # is negated, proceed to step (10) to negate HREQ #.
  • the waiting time for bus access can be reduced, and in particular, the performance of a bus request source that frequently accesses the main memory can be improved. Can be.
  • the necessary information is requested every time the information requires the bus use right, and after the request is asserted, a request is made. It is not necessary to access the memory and obtain the information, or to store the operation result in the memory. Since the right to use the bus can be reserved until all the commands are run and the result is stored in the memory, the arithmetic processing can be sped up.
  • FIG. 10 is a block diagram illustrating in more detail the internal configuration of the first and second arithmetic processing units 11 and 12 used in the bus control system according to the present invention.
  • the first and second processing units 11 and 12 are arranged so that the first and second processing units 11 and 12 directly transmit the bus use request signal or the bus use right without using the arbiter (bus use arbitration means).
  • the first arithmetic processing unit 11 includes, in addition to the internal processing unit 11 a, a bus use right request signal receiving unit 111, a bus use right assertion unit 113, and a bus use right negation unit 1 1 4 Bus operation right release means 112 and bus use right acquisition means 111, while the second processing unit 12 includes a bus use right assertion in addition to the internal processing unit 12a.
  • FIG. 11 shows that the first and second arithmetic processing units 11 and 12 receive a bus use request signal or a bus use release signal through an arbiter (bus use right arbitration means).
  • 9 shows a configuration example of the second arithmetic processing unit 12 when exchanging data. That is, in the second arithmetic processing unit 12, the internal arithmetic processing unit 12a is driven by, for example, a command from the instruction control unit 131, a vector register, a scalar register, and the like. In addition to the mask register, there are means to perform functions such as AD D, MUL, DIV, and AS K. Graphics, and a bus to steal signals such as HREQ HA C K. BHREQ.
  • control unit 12 d, 12 b and control bus C-BUS 13 3 connected to the control bus C-BUS, and L OAD connected to the data bus D-BUS, ST 0 RE, etc.
  • a bus access means 12c comprising a control section 134 including means having the above function and an address generation section 135.

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Description

明 細 書 バ ス 制御装置 技 術 分 野
本発明は、 バス制御装置に関する。 背 景 技 術
近時、 マイ ク ロコ ンピュータ の演箕処理部や主記憶部およ び入出力イ ンターフェイス部などの半導体回路の動作速度が 一段と向上する傾向にあるが、 上記各演箕処理部はバスによ つて接続されており、 主記憶手段や入出力ィ ンターフユイ ス 部へのアク セス頻度が高い場合には、 バスア ク セスの速度で 演算部等の性能が制限されることがある。
第 1図は従来のバス制御方式を示すタイ ミ ング図である。 こ の図において、 例えば、 1つの演算処理部等で他の演算 処理部である主記憶 （記憶手段） へのデータアク セス要求が 発生すると、 内部バスァクセス信号がハィ論理からロー論理 へと変化し、 こ の変化に応答してア ク セス要求信号 （ H R E Q # ) がアサー トされる。 なお、 #はローアクティ ブを表し ている。 以下、 同様である。
H R E Q #は、 例えばバス使用権を調停するアービタ （ a r b i t e r ) 回路に送られ、 バス使用権が解放されている 場合に当該アービタ回路からバス使用権獲得の通知信号 （ H A C K # ) が送られて く る。 演算処理部は、 H A C K #がアサー トで返ってきた時点で バス使用権を持つバスマスタとなり、 主記憶 （記億手段） を アクセスしてデータをリー ドノライ トできる。
また、 アービタ回路は、 H R E Q#のネゲー トを認識し、 HA C K#をネゲー ト状態に復帰してバス使用権を解放する。
こ こで、 上記 2つの信号 （H R E Q#、 HA C K#) のや り取りは 「バスアービ ト レーシ ョ ン」 と呼ばれる。
しかしながら、 かかる従来のバス制御方式にあっては、 ノ ス要求のたびにバスァービ ト レ一ショ ンを行う構成となって いたため、 特にバス使用要求が繰り返されるような場合に、 バスア ク セスの待ち時間が長く なり、 演箕性能を十分に発揮 できないといった問題点があった。
こ こで、 バスア ク セスの待ち時間とは、 H R E Q #をアサ — ト した後、 H A C K #がアサー ト状態で返って く るまでの 時間 （第 1図の時間 t a参照） であり、 また、 バス要求の発 生から H R E Q#がアサー トされるまでの時間 （第 1図の時 間 t b参照） である。
すなわち、 バス要求が 1画の場合の待ち時間∑ tは、
∑ t = t a
で与えられ、 また、 バス要求が n回の場合の待ち時間∑ t n は、
∑ t n = ( t a - n ) + { t b · ( n - 1 ) } で与えられ る。
したがって、 バス要求の回数が多いほど待ち時間が長く な るから、 特に記憶手段とのァクセス頻度が高いバス要求源即 ち演算処理手段の性能を向上する上での阻害要因となる。 また、 第 2図に示すように、 共通のバス 1 を介して 2つの プロセ ッ サ （演算処理手段） （A、 B ) でメ モ リ （記憶手段 1 0を共有するシステムにおいて、 例えば 1 の演算手段であ るプロセ ッサ B側で頻繁にメ モリアクセスを行う場合には、 バスァービ ト レーシ ョ ンに時間がかかりすぎると、 システム 全体としてみた場合に性能を十分に発揮することができない, 本発明は、 このような問題点に鑑みてなされたもので、 バ スアク セスの待ち時間を少な く して、 特に記憶手段とのァク セス頻度が高いバス要求源である演算手段の性能を向上する こ とを目的と している。 発 明 の 開 示
本発明は上記目的を達成するため、 基本的には以下に示す ような技術構成を有するものである。 即ち
複数の演算処理手段群、 バス線、 及び該各演算処理手段が 該バス線を介してア ク セスしう る記憶手段とから構成されて いる演算処理システムに於いて、 該複数の演算処理手段群の 少な く とも一部の演算処理手段に、 他の演算処理手段に対し てバス使用権要求信号を発生させるバス使用権要求信号発生 手段、 該バス使用権獲得通知を受けてバスア ク セスを実行す るバスア ク セス手段、 該獲得したバス使用権を保持しておく 為のホールド信号を発生するホールド指示手段、 他の演算処 理手段からのバス使用権要求信号に応答して該要求を調停す るとともにその調停結果を当該他の演算処理手段に通知する バス使用権調停手段並びに他の演算処理手段が獲得している 該バス使用権を解放させる為のリ リース信号を発生させるバ ス使用権リ リ ース信号発生手段とから選択された少なく とも 一つの手段が設けられているバス制御装置である。
上記本発明の基本的技術構成をより具体的に説明すれば、 所定のバス要求源 （即ち 1 の演算処理手段） においてバス要 求信号を発生する要求信号発生手段と、 該バス要求信号に応 答してバス使用権を調停するとともにその結果を通知するバ ス使用権調停手段と、 バス使用権獲得の通知を受け前記バス 要求源 （即ち上記演算処理手段） をバスマスタ としてバスァ ク セスを実行するバスアク セス手段と、 所定のホールド信号 がアサ一 トされ且つ所定のリ リース信号がネゲー 卜されてい る間、 前記要求信号をホールドさせるホール ド指示手段と、 を備えたバス制御手段であり、
好ましく は、 前記所定のバス要求源がバス使用権を断続的 に要求する状態にあるときに、 前記所定のホールドをアサ一 トすることを特徴とし、
また、 バスホール ド状態中に、 前記バスを共有し且つ前記 所定のバス要求源 （即ち演算処理手段） とは異なる他のバス 要求源 （即ち他の演算処理手段） がバス使用権を要求したい 場合に、 前記所定のリ リース信号をアサ一トすることにより バスホールド状態を解除することを特徴とするものである。 本発明では、 所定のホールド信号がアサ一トされ、 且つ、 所定のリ リース信号がネゲー トされている間、 所定のバス要 求源に対し、 維続的にバス使用権が付与される。 したがって、 複数のバス要求に対してバスァービ ト レーシ ヨ ンが 1 回で済み、 待ち時間が、
∑ t n = ( t a - n ) + { t b - ( n— 1 ) } 力、ら、
∑ t = t a
へと短縮化される。
なお、 前記所定のバス要求源がバス使用権を断続的に要求 する状態、 例えばビジー状態にあるときに、 前記所定のホー ル ド信号をアサー トすると、 当該バス要求源 （例えば演算回 路） が継続的にバスマスタとなり、 演算時間を短縮化して演 算回路の性能向上を図ることができる。
また、 バス使用権ホールド中に前記バスを共有し且つ前記 所定のバス要求源 （演算処理手段） とは異なる他のバス要求 源 （演算処理手段） がバス使用権を要求しない状態にあると きに、 前記所定のリ リース信号をネゲー ト しておく と、 当該 他のバス要求源が前記所定のバス要求源のバスマスタを継続 し、 バスホール ド状態にしておく ことができる一方、 バスホ ールド中でも当該他のバス要求源がバス使用権を要求する状 態にあるときに、 リ リース信号をアサー トすることにより、 前記所定のバス要求源のバス使用権を直ちに解放でき、 代わ つて当該他のバス要求源にバス使用権を移すことができる。 図面の簡単な説明
第 1図は従来のバス制御装置における動作タイ ミ ングチ ヤ 一トである。
第 2図は従来のバス制御装置のシステムの概要を示す図で ある。
第 3図は本発明の原理図、
第 4〜 8図は本発明に係るバス制御方式の一実施例を示す 図であり、
第 4図はその構成図、
第 5図はその通常時とバス権ホールド時の動作タイ ミ ング チャー ト、
第 6図はそのバス権リ リース時の動作タイ ミ ングチヤ一ト、 第 7図はその要求信号発生手段およびホールド手段の一例 の構成図、
第 8図はその第 2処理装置の外部端子図である。
第 9図は本発明の操作を示すフローチャー トである。
第 1 0図は本発明にかかる第 1処理装置と第 2処理装置を 外部アービタ一回路なしで接続した場合の具体的回路図を示 す図である。
第 1 1図は外部アービタ一画路を用いる場合の本発明にか かる第 2処理装置の構成例を示す図である。 発明を実施するための最良の形態 以下に本発明におけるバス制御装置について図面を参照し ながら詳細に説明する。
第 3図 Aは本発明に係るバス制御装置の原理図を示すもの であって、
複数の演算処理手段群 （ 1 1 , 1 2 , 1 3 , … 1 n ) 、 バ ス線 1、 及び該各演算処理手段が該バス線を介してアクセス しうる記憶手段 1 0 とから構成されている演算処理システム に於いて、 該複数の演算処理手段 （ 1 1 〜 1 n ) のそれぞれ には、 所定のプロセ ッサ （バス要求源） aを舍むと共に以下 に示すそれぞれ異なる機能を有する複数の手段群の中から必 要に応じて選択された少く とも 1 つの手段を有する制御部 S が設けられている。
該制御部 Sに舍まれる各手段群とは、 他の演箕処理手段 ( 1 2 , 1 3 … 1 n ) に対してバス使用権要求信号 （ H R E Q# ) を発生させるバス使用権要求信号発生手段 b、 該バス 使用権獲得通知を受けてバスァクセスを実行するバスァクセ ス手段 c、 該獲得したバス使用権を保持しておく為のホール ド信号 （ B H R E Q# ) を発生するホール ド指示手段 d、 他 の演算処理手段 1 2… 1 nからのバス使用権要求信号 （ H R E Q# ) に応答して該要求を調停するとともにその調停結果 を当該他の演算処理手段に通知するバス使用権調停手段 e並 びに他の演算処理手段が獲得している該バス使用権を解放さ せる為のリ リース信号 （ B R L #) を発生させるバス使用権 リ リース信号発生手段 f 等であって、 それぞれの演算処理手 段 （ 1 1 〜 1 n ) における制御部 S ( S H〜 S l n) には上記 a〜 f の各手段の中から必要に応じて選択された少く とも 1 つの手段を有する様に構成されるものである。
例えば上記第 3 A図において演箕処理手段 1 1 が本演算処 理システムにおける主演算処理手段 （ C P U ) である場合に は、 当該演算処理手段は最も頻繁に記憶手段 1 0 とバスを介 してアクセスすることになるので、 他の演算処理手段 （ 1 2 〜 l n ) に比べて優先的にアクセスしう る様にしてお く こ と が好ましい。 そのため例えば上記演算処理手段 1 1 における 制御部 Sにはバス使用権調停手段 e とバス使用権リ リ ース信 号発生手段 f とが設けられることが好ましく、 この場合、 他 の演算処理部 （ 1 2〜 1 n ) における該制御部 Sには、 該バ ス使用権要求信号発生手段 b、 該バスア ク セス手段 c及び該 ホールド指示手段 d とが設けられている事が好ましい。 かか る態様は、 特に演算処理手段が少ぃ場合に有効で、 直接専用 面線的に互に情報を交換することが出来る。
又他の態様としては、 第 4図に示すような構成も採用しう るのであって、 第 4図の具体例では、 該バス使用権調停手段 e は、 該複数個の演算処理手段 1 1 〜 1 nとは独立に配置さ れているものである。 この場合一つの演算処理手段 1 1 をメ イ ンプロセ ッサ一とすると該演算処理手段 1 1 にはリ リース 信号発生手段 f が設けられており、 残りの他の演算処理手段 1 2 〜 1 n には、 該バス使用権要求信号発生手段 b、 該バス ァクセス手段 c及び該ホールド指示手段 d とが設けられてい るものである。
尚上記両具体例において、
一の演算処理手段に設けられている該ホールド指示手段 d は、 他の演算処理手段に設けられている該リ リース信号発生 手段 f からの発生されたリ リース信号に応答して該ホール ド している該バス使用権を解放する様に構成されているもので ある。 上記の具体例において、 リ リース信号の方がホールド 指示信号に対して優先的に扱われるようにしておく ことが好 ま しい。 以下、 本発明にかかるバス制御装置の作動を第 3 B 図及び第 4図を参照しながら詳細に説明する。
第 4図において、 1 0 はメ モ リ、 1 1 は第 1演算処理手段 1 2 は第 2演算処理手段、 1 3 はバス使用権調停手段である アービタ回路 eであり、 これらは、 ア ド レスバス A— B U S . コ ン トロールバス C一 B U Sおよびデータバス D— B U Sを 介して相互に接続されている
第 1演算処理装置 1 1 は、 例えばプロセ ッサ （他のバス要 求源） 1 1 aおよびキャ ッ シュ 1 1 bなどを備え、 メ モ リ 1 0内のデータを適宜にアクセスしてキャ ッ シュ 1 1 bに格納 し、 キャ ッ シュ 1 1 bのデータを使用して所定の演算処理等 を実行する。 又他の演箕処理手段に対してバス使用権解放要 求信号、 を発生する リ リース信号発生手段 f が設けられてい る。
また、 第 2演箕処理装置 1 2 は、 例えばプロセ ッサ、 1 / 0またはコプロセ ッサ （所定のバス要求源） 1 2 a と、 該所 定のバス要求源 1 2 aからのバス使用要求に従ってバス要求 信号 （ H R E Q#、 #はローアクティ ブを表す、 以下同様） を発生する要求信号発生手段 1 2 b と、 アービタ回路 eから のバス使用権獲得の通知信号 （ H A C K # ) を受けてバスァ クセスを実行するバスアクセス手段 1 2 じ と、 所定のホール ド信号 （ B H R E Q# ) がアサー トされ且つ所定のリ リース 信号 （ B R L # ) がネゲー トされている間、 前記バス要求信 号 （ H R E Q# ) の発生を継続されるホール ド指示手段 1 2 d とを備え、 バス使用権を獲得すると所定のバス要求源 1 2 aをバスマスタとしてメ モリ 1 0内のデータをアクセスする。 アービタ面路 b はバス使用権調停手段であり、 第 1演算処 理装置 1 1または第 2演算処理装置 1 2からのバス要求信号 に従ってバスの使用状態を調査し、 未使用状態の場合にバス 使用権獲得の通知信号 （ H A C K# ) を発生する。
なお、 B U S Y #は所定のバス要求源 1 2 a のビジー信号、 D C #はメ モ リ 1 0で発生するメ モ リ ァ ク セス完了信号、 B L R #は所定のリ リース信号である。 このリ リース信号 B R L #は、 例えばバスアービタ bに対して第 1演算処理装置 1 1からの要求により出力され、 バスアービタ bは B R L #を 出力する。 つまり、 第 2演算処理装置 1 2がバス使用権を獲 得している間に第 1演算処理装置 1 1がバスを獲得したいと き、 又は強制的にバスを解放させたいときに、 ァビータ bに B R L #をアサー トさせるように依頼する。
即ちバス使用権調停手段 e は、 リ リース要求信号を受けて 何処の演算処理手段が今バス使用権を持っているかどうかを 検出し、 そこに対しリ リ ース要求をかける。
第 5図は本実施例の動作タイ ミ ングチャー トであり、 上段 は B H R E (¾#がネゲー トされている間の 「通常動作」 、 下 段は B H R E Q #がアサ一トされている間の 「バス権ホール ド動作」 を表している。
通常動作時は、 所定のバス要求源 1 2 a でバスァク セス要 求 （ R , ) ( Rz ) が発生すると、 これら （ R i ) ( R 2 ) に応答して H R E Q #がアサ一トされ、 アービタ回路 bから の H A C K #を受けてバスア ク セス （ R t ) ( R z ) が順次 に実行される。
かかる通常動作時には、 バスァクセスの度に 2 つの信号 ( H R E Q #、 H A C K # ) がやり取り される。 したがって この場合は 2 回の 「バスアービ ト レーシ ョ ン」 が発生する。 一方、 バス使用権ホール ド動作時は、 （ R , ) のバスァク セスを実行後、 B H R E Q #に従って H R E Q #のアサー ト が継続されてバス使用権を保持し続ける （解放しない） 。 し たがって、 この場合は 1 回の 「バスアービ ト レーシ ョ ン」 で 済み、 その結果'、 ( R z ) のバスアク セス開始タ イ ミ ングを 早めるこ とができる。
これにより、 所定のバス要求源 1 2 a における断続的なバ スアクセス動作を高速に行う ことができ、 第 2演算処理手段 1 2 の性能及びシステム全体の処理性能を向上する こ とがで きる。
ところで、 第 2演算処理装置 1 2 にバス使用権を与え続け る と、 バスを共有する第 1 演算処理装置 1 1 側のバスァクセ スが不可能になる。
特に第 1 の演算処理手段 1 1 が中央制御 c p uである場合- 必要の都度直ちにメ モ リ ー 1 0 にアクセス しえないと、 シス テム全体がシャ ッ トダウ ンしてしま うおそれがある。
このために本実施例では、 B R L #によって第 2演算処理 装置 1 2 のバス使用権ホールドを強制的に解除 （ リ リ ース ） できるようにしている。
第 6図はそ 動作タイ ミ ングチヤ一トである。
B H R E Q #がネゲ一 ト されている期間で、 バスアクセス 要求があると、 H R E Q#がアサー トされ （①） 、 これに応 答してバス使用権が確保される。 この時、 B R L #がアサ一 トされると （②） 、 H R E Q#がネゲー トされ、 バス使用権 が解放される。 そして、 B R L #がネゲー トされた時 （③） に、 まだバス要求が継続していれば H R E Q#がアサー トさ れ （④） 、 バス使用権が再び獲得される。
一方、 B H R E Q #がアサー トされている期間では、 バス 要求がなく なっても引き続き H R E Q#がアサー トされ （⑤） バス使用権が鐽続的に保持されるが、 B R L #をアサー トす るこ とによって （⑥） バス使用権を強制的に解放させること ができる。 これにより、 第 2演算処理装置 1 2から第 1演算 処理装置 1 1へのバス使用権の委譲を支障なく行う こ とがで きる。
以上述べたように、 上記実施例では、 所定のバス要求源 1 2 aからのバス要求に応じて H R E Q#をアサー ト し、 バス 使用権を獲得してバスアクセスを実行する とともに、 B H R E Q#がアサー トされた場合には、 H R E Q#のアサー トを 綞続するよう にしているので、 バスァービ ト レーショ ンの回 数を最小限に抑えることができ、 バスアクセスを高速化して 第 2演算処理装置 1 2の性能を向上することができる。
また、 第 1演算処理装置 1 1がビジ一状態に移行すると B R L #がアサー トされるので、 第 2演算処理装置 1 2のバス 使用権を強制的に解放するこ とができ、 第 1演算処理装置 1 1 にバス使用権を委譲する ことができる。
なお、 要求信号発生手段 bおよびホールド指示手段 d は、 第 7図に示すように、 R— Sフリ ップフロ ップを使用するこ とで簡単に実現できる。
すなわち、 所定のバス要求源 1 2 aからバス要求があった ときに R— Sフリ ップフロ ップをセ ッ トする一方、 バス要求 がないときで、 且つ、 B H R E Q#がネゲ一されているとき または、 B R L #がアサー トされているときに R— Sフ リ ッ ブフロ ップをリ セ ッ トするようにすればよい。
又本具体例において、 所定の演算処理手段が、 バス使用権 を保持しておきたい時に発生させるバス使用権ホール ド要求 信号 B H R E Q #は、 当該演算処理手段例えば 1 2 のプロセ ッサー 1 2 a 自身からビジ一信号 （ B U S Y # ) を出力させ これをホールド指示手段 dに入力するようにしたものであつ ても良く、 又、 他の論理信号を利用するようにしたものであ つても良い。 例えば G N Dに落す等処理を用いるものであつ ても良い。
第 8図はプロセ ッサー 1 2 aの内にホール ド指示手段 dを 設け、 自己のビジー信号を利用してホールド指示手段 dを作 動させる様に構成したものである。
上記した、 本発明に係るバス制御装置を用いたバス制御方 法の一例を第 9図に従って説明する。
第 9図は、 上記した本発明に係るバス制御装置を用いて、 バス制御する場合のフ ローチヤ一トを示したものであり、 先 ずスター ト後、 ステップ （ 1 ) に於いて、 演算処理手段に於 いて、 当該命令を解折し、 その命令が、 バスを使用する必要 のある命令であるか否かを判断する。 （ステップ （ 2 )) 次いで、 当該命令が、 バスを使用する必要のある命令でな い場合には、 ステップ （ 1 ) に戻り同一の操作を繰り返す力 一方、 当該命令が、 バスを使用する必要のある命令である場 合には、 ステップ （ 3 ) に進み、 バス使用権要求信号発生手 段 bを起動させてバス使用権要求信号 H R E Q#を発生させ る。
ステップ （ 4 ) に於いては、 当該 H R E Q #がアサー トさ れている間にバス使用権確認信号 H A C K#が該バス使用権 調停手段 eから返って来たか否かを判断し、 H A C K #が返 つてきていない場合には、 当該ステップ （ 4 ) を繰り返し、 一方、 H A C Κ #が返ってきた場合には、 ステップ （ 5 ) に 進んで、 当該演算処理手段がバスマスタの状態に入る。
次いで、 ステップ （ 6 ) で他の演算処理手段からバス使用 権解放要求信号即ちバスリ リ一ス信号 B R Lが入力されてい るか否かを判断し、 B R Lが入力されている場合にはステツ ブ （ 1 0 ) に進み H R E Q#をネゲー トする。
又、 ステップ （ 6 ) で B R Lが入力されていない場合には ステ ッ プ （ 7 ) に進み当該演算処理手段における所定の演算 処理のオペラ ン ドが全て終了したか否を判断し、 演算処理が 終了していなければステップ （ 6 ) に戻り、 上記の各工程を 繰り返えさせ、 又当該演算処理手段における所定の演算処理 が終了した場合には、 ステップ （ 9 ) に進んで該 B H R E Q #をアサ一 トするか否かを判断する。
B H R E Q #がアサー トされていればステップ （ 9 ) に進 み H R E Q#はアサー トの状態のまま保持されるが、 B H R E Q #がネゲー トされていればステップ （ 1 0 ) に進み H R E Q #をネゲー トする。
本発明によれば、 H R E Qをアサー トのまま保持しておく のでバスア ク セスの待ち時間を少な く することができ、 特に 主記憶のアク セス頻度が高いバス要求源の性能を向上するこ とができる。
即ち、 本発明においては、 1 つの演箕処理手段が、 1 つの 命令を実行する場合、 必要な情報をその情報が必要とするた びにバス使用権を要求してそれがアサー トされてからメ モリ 一にアクセスし、 その情報をとつて く るとか、 又その演算結 果をメ モ リ ーに格納する場合にもバス使用権を取って く ると いう必要がな く、 所定のオペラ ン ドの全てがラ ンされて、 そ の結果がメ モ リ 一に格納されるまで、 バス使用権を確保して おく ことが出来るので、 演算処理を高速化することが可能と なる。
第 1 0図は、 本発明に係るバス制御システムに於いて使用 される第 1 と第 2 の演算処理装置 1 1 と 1 2 の内部構成をよ り詳細に説明するプロ ックダイアグラムである。
第 1 0図の例は、 該第 1 と第 2の演箕処理装置 1 1、 1 2 がアービタ一 （バス使用権調停手段） を介さずに直接バス使 用権要求信号或いはバス使用権リ リース信号を遣り取りする 場合の構成例を示したものである。
即ち、 該第 1 の演算処理装置 1 1 は、 内部処理部 1 1 a の 他にバス使用権要求信号受付手段 1 1 1 、 バス使用権アサ一 ト手段 1 1 3 とバス使用権ネゲー ト手段 1 1 4 とから構成さ れるバス使用権解放手段 1 1 2、 及びバス使用権獲得手段 1 1 5を含んでおり、 一方該第 2の演算処理装置 1 2は、 内部 処理部 1 2 aの他に、 バス使用権アサー ト手段 1 2 2 とバス 使用権ネゲー ト手段 1 2 3 とから構成されるバス使用権要求 信号発生手段 1 2 1、 バス使用権応答信号受付手段 1 2 4、 バス使用権解放信号受付手段 1 2 5及びバス使用権ホール ド 信号受付手段 1 2 6 とを含んでいる ものである。
又、 第 1 1図は、 アービタ一 （バス使用権調停手段） を介 して該第 1 と第 2の演算処理装置 1 1、 1 2がバス使用権要 求信号或いはバス使用権リ リース信号を遣り取りする場合の 該第 2の演算処理装置 1 2の構成例を示したものである。 即ち、 該第 2の演算処理装置 1 2に於いては、 その内部演 算処理部 1 2 aは、 例えば命令制御部 1 3 1の指令により駆 動される、 ベク トノレレジスタ、 スカ ラ レジスタ、 マスク レジ スタに加えて AD D、 MU L、 D I V、 A S K. グラフ ィ ック等の機能を発揮する手段が設けられており、 又 H R E Q HA C K. B H R E Q等の信号を遺り取りするバス使用権制 御部 1 2 d、 1 2 bと該制御バス C— B U Sと接繞されてい るバス制御部 1 3 3、 更にはデータバス D— B U Sと接続さ れる L OAD、 S T 0 R E等の機能を有する手段を含んだ制 御部 1 3 4 とア ドレス生成部 1 3 5 とから構成されたバスァ クセス手段 1 2 c とが設けられている ものである。

Claims

請 求 の 範 囲
1. 複数の演算処理手段群、 バス線、 及び該各演算処理手 段が該バス線を介してア ク セスしう る記憶手段とから構成さ れている演箕処理システムに於いて、 該複数の演算処理手段 群の少な く とも一部の演算処理手段に、 他の演算処理手段に 対してバス使用権要求信号を発生させるバス使用権要求信号 発生手段、 該バス使用権獲得通知を受けてバスァク セスを実 行するバスアク セス手段、 該獲得したバス使用権を保持して おく為のホール ド信号を発生するホール ド指示手段、 他の演 算処理手段からのバス使用権要求信号に応答して該要求を調 停するとともにその調停結果を当該他の演算処理手段に通知 するバス使用権調停手段並びに他の演算処理手段が獲得して いる該バス使用権を解放させる為のリ リース信号を発生させ るバス使用権リ リ ース信号発生手段とから選択された少な く とも一つの手段が設けられている事を特徴とするバス制御装 置。
2. 該複数の演算処理手段群の少な く とも一つの演算処理 手段に該バス使用権調停手段が設けられている事を特徴とす る請求範囲第 1項記載のバス制御装置。
3. 該演算処理手段にリ リース信号発生手段が設けられて おり残りの他の演算処理手段には、 該バス使用権要求信号発 生手段、 該バスア ク セス手段及び該ホールド指示手段とが設 けられている事を特徴とする請求範囲第 2項記載のバス制御
4. 該演箕処理手段は当該演算処理システムの主演算処理 手段である事を特徴とする請求範囲第 2乃至 3項記載のバス 制御装置。
5. 該バス使用権調停手段は、 該複数個の演箕処理手段と は独立に配置されている事を特徴とする請求範囲第 1項記載 のバス制御装置。
6. 一つの演算処理手段にはリ リ一ス信号発生手段が設け られており、 残りの他の演算処理手段には、 該バス使用権要 求信号発生手段、 該バスァク セス手段及び該ホールド指示手 段とが設けられている事を特徴とする請求範囲第 5項記載の バス制御装置。
7. 該一つの演算処理手段は当該演算処理システムの主演 算処理手段である事を特徴とする請求範囲第 6項記載のバス 制御装置。
8. —の演算処理手段に設けられている該ホールド指示手 段は、 他の演算処理手段に設けられている該リ リース信号発 生手段からの発生されたリ リース信号に応答した該ホールド している該バス使用権を解放する様に構成されている事を特 徴とする請求範囲第 1乃至 7項記載のバス制御装置。
9. 所定のバス要求源からの要求に従ってバス要求信号を 発生する要求信号発生手段と、
該バス要求信号に応答してバス権を調停するとともにその 結果を通知するバス権調停手段と、
バス権獲得の通知を受け前記バス要求源をバスマスタ とし てバスァ ク セスを実行するバスァク セス手段と、 所定のホール ド信号がアサー トされ且つ所定のリ リース信 号がネゲー トされている間、 前記要求信号をホールドさせる ホールド指示手段と、 を備えたことを特徴とするバス制御装 置。
1 0 . 前記所定のバス要求源がバス権を断続的に要求する 状態にあるときに、 前記所定のホールド信号をアサー トする ことを特徴とする請求範囲第 9項記載のバス制御装置を用い たバス制御方式。
1 1 . バス要求源がバス権ホール ド中に前記バスを共有し 且つ前記所定のバス要求源とは異なる他のバス要求源がバス 権を要求したい場合 （バスマスタになり たい場合） 、 前記所 定のリ リース信号をアサー ト してバス権を解放することを特 徴とする請求範囲第 9項記載のバス制御装置を用いたバス制 御方式。
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