WO1992002049A1 - Semiconductor device - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Definitions
- the present invention relates to a semiconductor memory element, and more particularly, to a nonvolatile semiconductor device using a ferroelectric layer that can be electrically polarized as a substrate.
- the information applies a voltage (corresponding to the row and column address in the case of a normal semiconductor device) to the corresponding upper electrode, thereby polarizing the area at the intersection of these electrodes.
- the reading process can be performed, for example, by piezoelectric or pyroelectric activation of a specific memory area or by destructive reading.
- the residual polarization of the ferroelectric allows information to be retained forever without supplying external power.
- the peripheral devices that is, the electronic control devices necessary for writing and reading information, are relatively complicated and require a long access time. Therefore, at the end of the 70's, it was proposed to integrate ferroelectric storage elements directly or together with the control module. (R. C. Cook, U.S. Pat. No. 4,149,302 (1979)).
- 201 is a P-type silicon substrate
- 202 is a LOCOS oxide film for element isolation
- 203 and 204 are N-type diffusion layers serving as a source and a drain, respectively.
- 205 is a game
- 206 ′ is an interlayer insulating film.
- Reference numeral 208 denotes a ferroelectric film, which is sandwiched between a lower electrode 207 and an upper electrode 209 to constitute a capacitor.
- An object of the present invention is to solve such a problem, and to provide a semiconductor device having a very high-quality ferroelectric capacitor in consideration of a rectangular hysteresis curve or the like, a low cost, and a high integration degree. It is in.
- one of the electrodes formed so as to sandwich the ferroelectric layer has a titanium gallium film interposed therebetween.
- the semiconductor device is connected to a high-concentration diffusion layer formed on the semiconductor substrate.
- FIG. 1 shows a main cross-sectional view of a semiconductor device based on the electrically polarizable ferroelectric layer of the present invention.
- FIG. 2 shows a main cross-sectional view of a conventional semiconductor device using an electrically polarizable ferroelectric layer as a substrate.
- FIG. 3 is a diagram showing an example of a memory cell circuit of the ferroelectric memory of the present invention.
- FIG. 3 shows a semiconductor memory device using a strongly polarizable layer which is electrically polarizable as a substrate.
- 1 shows an example of a memory cell circuit.
- Reference numeral 301 denotes a MOS transistor
- reference numeral 302 denotes a capacitive element according to the ferroelectric layer of the present invention.
- 303 and 304 are a word line and a bit line, respectively.
- the actual structure and manufacturing method of this memory cell will be described.
- FIG. 1 shows a main cross-sectional view of the memory cell circuit shown in FIG. 101 is, for example, a P-type Si surface.
- Reference numeral 102 denotes an N-type high-concentration impurity diffusion layer formed by, for example, an ion implantation method, which serves as a source and a drain of the MOS transistor.
- Reference numeral 103 denotes a gate oxide film of the MOS transistor, which is formed by, for example, thermal oxidation of a silicon substrate.
- 104 is a LOCOS oxide film for element isolation.
- a gate electrode 105 is formed of, for example, N-type polysilicon. Forming an S i 0 2 with 1 06, 1 1 1 is a brow insulating film such as chemical vapor deposition.
- 108 is a ferroelectric layer according to the present invention.
- PZT or PL is Zetatau, suitable amount excessively compensated ter Getting preparative lead component to its stoichiometric composition, Is formed on one electrode (hereinafter, referred to as a lower electrode) sandwiching a capacitor element by a sputtering method as shown in FIG.
- a lower electrode platinum is used as the material of the lower electrode 107, and is formed by, for example, sputtering.
- Reference numeral 109 denotes a titanium gating thin film according to the gist of the present invention.
- 500 titanium 112 by sputtering for example, performing a heat treatment at 600 ° C. for about 15 minutes in a nitrogen atmosphere.
- the reaction with the silicon of the high concentration diffusion layer makes it possible to obtain titanium gay.
- Reference numeral 110 denotes another electrode (hereinafter, referred to as an upper electrode) for the lower electrode of the capacitor, for example, formed by sputtering aluminum.
- the aluminum layer functions as an upper electrode and is It also has a role as a trace, but it goes without saying that it may be separated and formed of different materials and layers.
- the lower electrode of the capacitor is formed directly on the high-concentration diffusion layer via the thin film of titanium nitride, so that the wiring area is reduced, and as a result, the element area is reduced. Integration becomes possible.
- the ferroelectric layer can be subjected to a heat treatment of about 600 ° C. in order to give extremely excellent ferroelectric characteristics. It is possible to manufacture a conductive semiconductor device.
Landscapes
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Description
明 細 書
半導体装置 技術分野
本発明は半導体記憶素子、 より詳しくは電気的に分極可能な強誘電性の層 を基質とする不揮発性半導体装置に関する。 背景技術
電気的に分極可能な層に基づく記憶装置が 50年代の初期以来開発されて いる。
情報は上— 側の対応する電極に対して （通常の半導体装置の場合には行 及び列番地,こ対応して） 電圧を与え、 それによつてこれらの電極の交点の領 域を分極させることによって記憶させることができた。 また読み出し過程は 例えば特定のメモリ領域の圧電あるいは焦電的な活性化によりまたは破壊的 な読み出しによって行うことが出来る。 さらに強誘電体の有する残留分極に よって情報は外部電源を供袷することなく永久に保持することが可能である。 しかしながら周辺装置すなわち情報の書き込み及び読み出しのために必要な 電子制御装置が比較的複雑であり大きなアクセス時間を要することが判明し た。 従って 70年代の終りにおいては強誘電性記憶素子を制御モジユールに 対して直接にまたはこれと共に集積化することが提案された。 （R. C. ク ック、 米国特許第 4149302号 （1979) ) 。
最近では、 第 2図のような MI S型半導体装置に積層した構造の記憶装置 が I EDM' 87pp. 850— 851に提案されている。 第 2図において、
201は P型シリコン基板、 202は素子分離用の LOCOS酸化膜、 203、 204はそれぞれソース、 ドレインとなる N型拡散層である。 205はゲー
ト電極であり、 2 0 6'は層間絶縁膜である。 2 0 8が強誘電体膜であり、 下 部電極 2 0 7と上部電極 2 0 9により挟まれ、 キャパシタを構成している。
このように M O S型半導体装置の上部に積層した構造では、 強誘電体の電 極と半導体基板上のソース、 ドレインとなる高濃度拡散層との接続をするた めの配線を行なう必要があるため、 素子面積が増大するという課題を有する。 本発明の目的はかかる課題を解決するためのもので、 方形のヒステリシス 曲線等を考慮し極めて高品質な強誘電特性の容量素子を持ち、 低コス卜で集 積度の高い半導体装置を提供することにある。
発明の開示
本発明における強誘電性の層を基質とする容量素子が形成された半導体装 置は、 強誘電性の層を挟むように形成された電極のうちいずれか一方の電極 がゲイ化チタン膜を介し、 前記半導体基板上に形成された高濃度拡散層に接 続されていることを特徴とする。 図面の簡単な説明
第 1図は本発明の電気的に分極可能な強誘電性の層を基質とする半導体装 置の主要断面図を示す。
第 2図は従来の電気的に分極可能な強誘電性の層を基質とする半導体装置 の主要断面図を示す。 '
第 3図は本発明の強誘電体メモリのメモリセル回路の一例を示す図。
発明を実施するための最良の形態
以下本発明を添付の図面並びに具体例を参照してさらに詳細に説明する。 第 3図に電気的に分極可能な強歸電性の層を基質とする半導体記憶装置の
メモリセル回路の一例を示す。 30 1は MO S トランジスタであり 302が 本発明の強誘電性層にかかる容量素子である。 303及び 304はそれぞれ ワードライン及びビッ トラインである。 ここではこのメモリセルについて実 際の構造と製造方法について説明する。
第 1図に第 3図に示したメモリセル回路の主要断面図を示す。 1 0 1は例 えば P型 S i表面である。 1 02は例えばイオン注入法によって形成する N 型の高濃度不純物拡散層であり MOS トランジスタのソース及びドレインと なる。 1 03は MO S トランジスタのゲート酸化膜であり、 例えばシリコン 基板の熱酸化によって形成する。 1 04は素子分離のための LOCO S酸化 膜である。 1 05はゲート電極であり例えば N型のポリシリコンによって形 成する。 1 06、 1 1 1は眉間絶縁膜であり例えば化学的気相成長法を用い て S i 02 を形成する。 108は本発明にかかる強誘電性層である。 この強誘 電性層は本発明の通りその材料は PbT i 03 か、 PZT、 あるいは PL ΖΤ であり、 その化学量論的組成に対して鉛成分を適当量過剰に補償されたター ゲッ トをもちいてスパッタリング法によって 1 07に示す、 容量素子をはさ む一方の電極 （以下、 下部電極と称す。 ） 上に形成する。 下部電極 1 07の 材料としては例えば白金が用いられ、 例えばスパッタリングによって形成す る
1 09は本発明の主旨によるゲイ化チタン薄膜であり、 例えばスパッタリ ング法によりチタン 1 12を 500人形成した後、 例えば窒素雰囲気中、 600 °Cで 1 5分ほどの熱処理を行なうと、 チタンと高濃度拡散層のシリコンとの 反応によりゲイ化チタンを得ることができる。
1 1 0は容量素子の下部電極に対するもう一方の電極 （以下、 上部電極と 称す。 ） であり例えばアルミ二ユウムをスパッタリングによって形成する。 本実施例においてはアルミ二ユウム層は上部電極としての役割と同時にビッ
トラインとしての役割^も持たせているがこれを分離して、 異なる材料や層 で形成しても良いことは言うまでもない。
第 1図のような構造とすることにより、 容量素子の下部電極がゲイ化チタ ン薄膜を介して直接高濃度拡散層上に形成されているため配線面積が小さく なり結果として素子面積が小さく高集積化が可能となる。
さて、 強誘電体膜の誘電特性を向上させるためには強誘電体薄膜の形成後、 酸素を含む雰囲気中で熱処理を行なう必要がある。
第 1図において 1 0 9のゲイ化チタン薄膜が無い場合には強誘電体薄膜の 形成後、 酸素を含む雰囲気中で熱処理を行なうと高濃度拡散層 1 0 2の表面 には酸化膜が形成され、 下部電極 1 0 7と高濃度拡散層 1 0 2との接触抵抗 が増大した。 これに対して 1 0 9のゲイ化チタンを下部電極 1 0 7と高濃度 拡散層 1 0 2との間に形成した場合には酸素を含む雰囲気で熱処理しても接 触抵抗は増大しなかった。 また、 高濃度拡散層のシート抵抗はゲイ化チタン をその表面に形成することにより、 約 1 Z 1 0ほどに低下する事は周知の事 実であり、 素子性能の向上に寄与していることは言うまでもない。 産業上の利用可能性
以上述べたように本発明によれば、
強誘電性層に対してスィツチング速度、 方形のヒステリシス曲線等を考慮 し極めて優れた強誘電特性を与えるために 6 0 0 °C程度の熱処理を施すこと が可能となり、 また、 集積度の高い不揮発性半導体装置を製作することが可 能となる。
Claims
請求の範囲
強誘電性の層を基質とする容量素子が形成された半導体装置に於て、 前記 強誘電性の層を挟むように形成された電極のうちいずれか一方の電極がゲイ 化チタン膜を介し、 前記半導体基板上に形成された高濃度拡散層に接続され ていることを特徴とする半導体装置。
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Cited By (1)
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|---|---|---|---|---|
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69315125T2 (de) * | 1992-06-18 | 1998-06-10 | Matsushita Electronics Corp | Herstellungsverfahren für Halbleiterbauelement mit Kondensator |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251760A (ja) * | 1988-03-31 | 1989-10-06 | Seiko Epson Corp | 強誘電体記憶装置 |
| JPH0282639A (ja) * | 1988-09-20 | 1990-03-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH02183570A (ja) * | 1989-01-10 | 1990-07-18 | Seiko Epson Corp | 強誘電体集積回路装置とその製造方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251760A (ja) * | 1988-03-31 | 1989-10-06 | Seiko Epson Corp | 強誘電体記憶装置 |
| JPH0282639A (ja) * | 1988-09-20 | 1990-03-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH02183570A (ja) * | 1989-01-10 | 1990-07-18 | Seiko Epson Corp | 強誘電体集積回路装置とその製造方法 |
| JPH02288367A (ja) * | 1989-04-28 | 1990-11-28 | Seiko Epson Corp | 半導体装置 |
Non-Patent Citations (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41595E1 (en) * | 1994-02-22 | 2010-08-31 | Glaxosmithkline Llc | Antibody purification |
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