WO1992002046A1 - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- WO1992002046A1 WO1992002046A1 PCT/JP1991/000988 JP9100988W WO9202046A1 WO 1992002046 A1 WO1992002046 A1 WO 1992002046A1 JP 9100988 W JP9100988 W JP 9100988W WO 9202046 A1 WO9202046 A1 WO 9202046A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- titanium
- forming
- ferroelectric
- semiconductor device
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 27
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 27
- 239000010936 titanium Substances 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000010409 thin film Substances 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 claims description 9
- 210000004709 eyebrow Anatomy 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 33
- 239000010408 film Substances 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Definitions
- the present invention relates to a method for manufacturing a semiconductor memory element, and more particularly, to a method for manufacturing a non-volatile semiconductor device using an electrically polarizable ferroelectric layer as a substrate.
- the information is applied to the corresponding electrodes on the upper and lower sides (corresponding to the row and column addresses in the case of a conventional semiconductor memory device), thereby polarizing the area at the intersection of these electrodes. It was able to be memorized.
- the reading process can be performed, for example, by piezo-electric or pyroelectric activation of a specific memory area or by destructive reading. Furthermore, information can be retained forever without supplying external power, due to the residual polarization of the ferroelectric.
- the peripheral devices that is, the electronic control devices required for writing and reading information, are relatively complicated and require a long access time. Therefore, at the end of the 70's, it was proposed to integrate ferroelectric storage elements directly or with the control module. (R. C. Cook, U.S. Pat. No. 4,149,302 (19779)).
- reference numeral 701 denotes a P-type silicon substrate
- reference numeral 720 denotes a LOCOS oxide film for element isolation
- reference numerals 703 and 704 denote N-type diffusion layers serving as a source and a drain, respectively.
- 7 0 5 is a game 706 ′ is an interlayer insulating film.
- Reference numeral 708 denotes a ferroelectric film, which is sandwiched between a lower electrode 707 and an upper electrode 709 to constitute a capacitor.
- An object of the present invention is to solve such a problem.
- a method of manufacturing a semiconductor device having a very high-quality ferroelectric capacitor in consideration of a rectangular hysteresis curve or the like, a low cost, and a high integration degree. Is to provide. Disclosure of the invention
- a high concentration diffusion layer of a semiconductor substrate and an electrode formed so as to sandwich the ferroelectric layer are provided. Forming a connection hole for connecting to one of the electrodes;
- FIG. 1 shows a semiconductor device based on the electrically polarizable ferroelectric layer of the present invention. 1 shows a main cross-sectional view of the device.
- FIGS. 2 to 5 are main cross-sectional views of a manufacturing process of a capacitor element of a semiconductor device using an electrically polarizable ferroelectric layer as a substrate according to the present invention.
- FIG. 6 is a diagram showing an example of a memory cell circuit of the ferroelectric memory of the present invention.
- FIG. 7 is a main cross-sectional view of a conventional semiconductor device using an electrically polarizable ferroelectric layer as a substrate.
- FIG. 6 shows an example of a memory cell circuit of a semiconductor memory device using an electrically polarizable ferroelectric layer as a substrate.
- 601 is a MOS transistor
- 602 is a capacitance element according to the ferroelectric layer of the present invention.
- 603 and 604 are a code line and a bit line, respectively.
- the actual structure and manufacturing method of this memory cell will be described.
- FIG. 1 shows a main sectional view of the memory cell circuit shown in FIG. 101 is, for example, a P-type Si surface.
- Reference numeral 102 denotes an N-type high-concentration impurity diffusion layer formed by, for example, an ion implantation method, which serves as a source and a drain of the MOS transistor.
- 103 is a gate oxide film of a MOS transistor, which is formed, for example, by thermal oxidation of a silicon substrate.
- 104 is a LOCOS oxide film for element isolation.
- a gate electrode 105 is formed of, for example, N-type polysilicon.
- Reference numerals 106 and 111 denote an eyebrow insulating film, for example, which is used to form Si 02 by using a chemical vapor deposition method.
- the 108 is a ferroelectric layer according to the present invention.
- the material is PBT i 0 3 of this Tsuyo ⁇ conductive layer present invention, PZT, or a PLZT
- the appropriate amount excessively compensated ter Getting preparative lead component to its stoichiometric composition Use a sputtering method to reduce the capacitance to 107. It is formed on one electrode (hereinafter, referred to as a lower electrode).
- a material of the lower electrode 107 for example, platinum is used, and the lower electrode 107 is formed by, for example, sputtering.
- Reference numeral 110 denotes another electrode (hereinafter, referred to as an upper electrode) for the lower electrode of the capacitor, which is formed, for example, by sputtering aluminum.
- the aluminum layer has a role as a bit line as well as a role as an upper electrode.
- the aluminum layer may be separated and formed of a different material or layer.
- the lower electrode of the capacitor is formed directly on the high-concentration diffusion layer via the thin film of titanium nitride, so that the wiring area is reduced, and as a result, the element area is reduced. Integration becomes possible.
- Reference numeral 109 denotes a titanium gallium thin film formed by the production method of the present invention. A preferred embodiment will be described step by step.
- connection holes in 103 are formed, for example, by patterning a resist on the interlayer insulating film by a photolithography technique, and etching by, for example, an aqueous solution of hydrofluoric acid.
- a titanium thin film 301 is formed on the substrate by sputtering, for example, at a thickness of 500 A, for example.
- heat treatment is performed at 800 ° C. for 30 seconds by a rapid thermal annealing method. Then, only the titanium thin film in contact with the silicon in the high concentration diffusion layer of the connection hole forms titanium gay.
- platinum 107 serving as the lower electrode is made up of 1000 by sputtering, for example, and PZT 108 made up of the ferroelectric layer is made up of 2000 by sputtering, for example.
- the capacitor is formed by forming A and patterning these two layers simultaneously. Finally, the structure shown in FIG. 1 is formed.
- 109 gallium nitride is formed between the lower electrode 107 and the high-concentration diffusion layer 102, and oxygen is contained when unreacted titanium is removed by selective etching.
- the contact resistance did not increase even when the heat treatment was performed in the atmosphere. It is a well-known fact that the sheet resistance of the high-concentration diffusion layer is reduced to about 10 to 10 by forming titanium gay on the surface, and it is known that this contributes to the improvement of element performance. Needless to say. Industrial applications According to the present invention as described above,
- the ferroelectric layer can be subjected to a heat treatment of about 600 in order to give extremely excellent ferroelectric characteristics.
- a semiconductor device can be manufactured.
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
明 細 害
半導体装置の製造方法 技術分野
本発明は半導体記憶素子、 より詳しくは電気的に分極可能な強誘電性の層 を基質とする不揮発性半導体装置の製造方法に関する。 背景技術
電気的に分極可能な層に基づく記憶装置が 5 0年代の初期以来開発されて いる。
情報は上下の側の対応する電極に対して （通常の半導体記憶装置の場合に は行及び列番地に対応して） 電圧を与え、 それによつてこれらの電極の交点 の領域を分極させることによって記億させることができた。 また読み出し過 程は例えば特定のメモリ領域の圧電あるいは焦電的な活性化によりまたは破 壊的な読み出しによって行うことが出来る。 さらに強誘電体の有する残留分 極によつて情報は外部電源を供給することなく永久に保持することが可能で ある。 しかしながら周辺装置すなわち情報の書き込み及び読み出しのために 必要な電子制御装置が比較的複雑であり大きなアクセス時間を要することが 判明した。 従って 7 0年代の終わりにおいては強誘電性記憶素子を制御モジ ユールに対して直接にまたはこれと共に集積化することが提案された。 （R. C . クック、 米国特許第 4 1 4 9 3 0 2号 （ 1 9 7 9 ) ) 。
最近では、 第 6図のような M I S型半導体装置に積層した構造の記憶装置 が I E DM' 8 7 p . 8 5 0— 8 5 1に提案されている。 第 6図において、 7 0 1は P型シリコン基板、 7 0 2は素子分離用の L O C O S酸化膜、 7 0 3、 7 0 4はそれぞれソース、 ドレインとなる N型拡散層である。 7 0 5はゲー
ト電極であり、 7 0 6 'は層間絶縁膜である。 7 0 8が強誘電体膜であり、 下 部電極 7 0 7と上部電極 7 0 9により挟まれ、 キャパシタを構成している。 発明が解決しょうとする課題
このように M O S型半導体装置の上部に積層した構造では、 強誘電体の電 極と半導体基板上のソース、 ドレインとなる高濃度拡散層との接続をするた めの配線を行なう必要があるため、 素子面積が増大するという課題を有する。 本発明の目的はかかる課題を解決するためのもので、 方形のヒステリシス 曲線等を考慮し極めて高品質な強誘電特性の容量素子を持ち、 低コス卜で集 積度の高い半導体装置の製造方法を提供することにある。 発明の開示
本発明における強誘電性の層を基質とする容量素子が形成された半導体装 置の製造方法においては、 半導体基板の高濃度拡散層と、 前記強誘電性の層 を挟むように形成された電極のうちいずれか一方の電極とを接続する接続孔 を形成する工程と、
前記接続孔の前記高濃度拡散層表面にチタン薄膜を形成する工程と、 前記チタンを熱処理によりゲイ化する工程と、
前記ゲイ化したチタンを残すようにゲイ化していないチタンを除去するェ 程と、
前記強誘電性の層を基質とする容量素子の電極を形成する工程、 を含むことを特徵とする。 図面の簡単な説明
第 1図は本発明の電気的に分極可能な強誘電性の層を基質とする半導体装
置の主要断面図を示す。
第 2図〜第 5図は本発明の電気的に分極可能な強誘電性の層を基質とする 半導体装置の容量素子の製造工程の主要断面図。
第 6図は本発明の強誘電体メモリのメモリセル回路の一例を示す図。 第 7図は従来の電気的に分極可能な強誘電性の層を基質とする半導体装置 の主要断面図。 発明を実施するための最良の形態
以下本発明を添付の図面並びに具体例を参照してさらに詳細に説明する。 第 6図に電気的に分極可能な強誘電性の層を基質とする半導体記憶装置の メモリセル回路の一例を示す。 601は MO Sトランジスタであり 602が 本発明の強誘電性層にかかる容量素子である。 603及び 604はそれぞれ ヮードライン及びビッ トラインである。 ここではこのメモリセルについて実 際の構造と製造方法について説明する。
第 1図に第 6図に示したメモリセル回路の主要断面図を示す。 10 1は例 えば P型 S i表面である。 102は例えばイオン注入法によって形成する N 型の高濃度不純物拡散層であり MOSトランジスタのソース及びドレインと なる。 103は MOSトランジスタのゲート酸化膜であり、 例えばシリコン 基板の熱酸化によって形成する。 104は素子分離のための LOCOS酸化 膜である。 105はゲート電極であり例えば N型のポリシリコンによって形 成する。 106、 1 1 1は眉間絶縁膜であり例えば化学的気相成長法を用い て S i 02 を形成する。 108は本発明にかかる強誘電性層である。 この強誘 電性層は本発明の通りその材料は PbT i 03 か、 PZT、 あるいは PLZT であり、 その化学量論的組成に対して鉛成分を適当量過剰に補償されたター ゲッ トをもちいてスパッタリング法によって 107にしめす、 容量素子をは
さむ一方の電極 （以下、 下部電極と称す。 ） 上に形成する。 下部電極 1 0 7 の材料としては例えば白金が用いられ、 例えばスパッタリングによって形成 する。
1 1 0は容量素子の下部電極に対するもう一方の電極 （以下、 上部電極と 称す。 ） であり例えばアルミ二ユウムをスパッタリングによって形成する。 本実施例においてはアルミ二ユウム層は上部電極としての役割と同時にビッ トラインとしての役割をも持たせているがこれを分離して、 異なる材料や層 で形成しても良いことは言うまでもない。
第 1図のような構造とすることにより、 容量素子の下部電極がゲイ化チタ ン薄膜を介して直接高濃度拡散層上に形成されているため配線面積が小さく なり結果として素子面積が小さく高集積化が可能となる。
1 0 9は本発明の製造方法により形成したゲイ化チタン薄膜であり、 その 好適な実施例を工程を追って説明する。
( a ) まず、 第 2図に示すように、 容量素子の下部電極を形成する領域に おける高濃度拡散層 1 0 2上の層間絶縁膜の S i 0 2、 1 0 6及びゲート酸 化膜 1 0 3、 に接続孔を設ける。 この接続孔の直径は例えば 5 / mであり、 S i 0 2の厚さは 2 0 0 0人である。 こうした接続孔は例えば層間絶縁膜上 にフォ トリソ技術によりレジストのパターニングを行い、 例えばフッ酸の水 溶液でエッチングを行うことにより形成する。
(b ) 次に第 3図では基板上に例えばスパッタリングによりチタン薄膜 3 0 1 を例えば 5 0 0 A形成する。 次に、 ラピッドサ一マルアニール法により 8 0 0 °C、 3 0秒の熱処理を行う。 すると接続孔の高濃度拡散層のシリコンと接触 するチタン薄膜のみがゲイ化チタン 1 0 9を形成する。
( c ) 次に基板を過酸化水素水及びァンモニァを含む水溶液中で処理する と第 4図のように前記熱処理でケイ ヒしないチタン 3 0 1のみが選択的に除
去され高濃度拡散層上のゲイ化チタン 1 0 9のみが残る。
( d ) 次に第 5図のように下部電極となる白金 1 0 7を例えばスパッタリ ングにより 1 0 0 0人、 つづいて強誘電層となる P Z T 1 0 8を例えばスパ ッタリングにより 2 0 0 0 A形成してこの二つの層を同時にパターニングす ることにより容量素子を形成していく。 そして最終的に第 1図に示す構造を 形成して行く。
さて、 強誘電体膜の誘電特性を向上させるためには強誘電体薄膜の形成後、 酸素を含む棼囲気中で熱処理を行なう必要がある。
第 1図において 1 0 9のゲイ化チタン薄膜が無い場合には強誘電体薄膜の 形成後、 酸素を含む棼囲気中で熱処理を行なうと高濃度拡散層 1 0 2の表面 には酸化膜が形成され、 下部電極 1 0 7と高濃度拡散層 1 0 2との接触抵抗 が増大した。 また、 第 4図のようにゲイ化しないチタンの除去を行わない場 合にも、 下部電極 1 0 7と高濃度拡散層 1 0 2との接触抵抗が増大した。 こ れは、 チタンのゲイ化はチタンと高濃度拡散層の界面から始まりチタンの表 面近傍ではシリコンの拡散が充分になされず未反応のチタンが残る。 この未 反応のチタンが強誘電体薄膜の形成後の酸素を含む雰囲気中での熱処理時に 酸化するからである。
これに対して下部電極 1 0 7と高濃度拡散層 1 0 2との間に 1 0 9のゲイ 化チタンを形成し、 選択的エッチングにより未反応のチタンを除去した場合 には酸素を含む棼囲気で熱処理しても接触抵抗は増大しなかった。 また、 高 濃度拡散層のシート抵抗はゲイ化チタンをその表面に形成することにより、 約 1ノ 1 0ほどに低下する事は周知の事実であり、 素子性能の向上に寄与し ていることは言うまでもない。 産業上の利用分野
以上述べたように本発明によれば、
強誘電性層に対してスィツチング速度、 方形のヒステリシス曲線等を考慮 し極めて優れた強誘電特性を与えるために 6 0 0で程度の熱処理を施すこと が可能となり、 また、 集積度の高い不揮発性半導体装置を作成することが可 能となる。
Claims
請求の範囲
強誘電性の層を基質とする容量素子が形成された半導体装置において、 半導体基板の高濃度拡散層と、 前記強誘電性の層を挟むように形成された 電極のうちいずれか一方の電極とを接続する接続孔を形成する工程と、 前記接铳孔の前記高濃度拡散眉表面にチタン薄膜を形成する工程と、 前記チタンを熱処理によりゲイ化する工程と、
前記ゲイ化したチタンを残すようにゲイ化していないチタンを除去するェ 程と、
前記強誘電性の層を基質とする容量素子の電極を形成する工程、 を含むことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2/195858 | 1990-07-24 | ||
| JP2195858A JPH0480971A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO1992002046A1 true WO1992002046A1 (en) | 1992-02-06 |
Family
ID=16348167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP1991/000988 WO1992002046A1 (en) | 1990-07-24 | 1991-07-24 | Method of manufacturing semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0510198A1 (ja) |
| JP (1) | JPH0480971A (ja) |
| WO (1) | WO1992002046A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010013595A (ko) | 1997-06-09 | 2001-02-26 | 엔, 마이클 그로브 | 개선된 장벽 특성을 나타내는 결정 퍼로브스카이트강유전체 셀을 어닐링하는 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216770A (ja) * | 1988-07-05 | 1990-01-19 | Fujitsu Ltd | 半導体装置 |
| JPH0282639A (ja) * | 1988-09-20 | 1990-03-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0294559A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH02232973A (ja) * | 1989-03-07 | 1990-09-14 | Seiko Epson Corp | 半導体装置 |
-
1990
- 1990-07-24 JP JP2195858A patent/JPH0480971A/ja active Pending
-
1991
- 1991-07-24 EP EP91913101A patent/EP0510198A1/en not_active Withdrawn
- 1991-07-24 WO PCT/JP1991/000988 patent/WO1992002046A1/ja not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216770A (ja) * | 1988-07-05 | 1990-01-19 | Fujitsu Ltd | 半導体装置 |
| JPH0282639A (ja) * | 1988-09-20 | 1990-03-23 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0294559A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH02232973A (ja) * | 1989-03-07 | 1990-09-14 | Seiko Epson Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480971A (ja) | 1992-03-13 |
| EP0510198A1 (en) | 1992-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4005270B2 (ja) | 半導体装置の製造方法 | |
| KR100406536B1 (ko) | 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법 | |
| US6235573B1 (en) | Methods of forming ferroelectric random access memory devices having shared capacitor electrodes | |
| JPH05243562A (ja) | 電界効果トランジスタ、これに用いる誘電体積層構造およびこれらの製造方法 | |
| JPH0437170A (ja) | 半導体装置の製造方法 | |
| JPH10341004A (ja) | 強誘電体メモリ | |
| JP3931445B2 (ja) | 半導体装置の製造方法 | |
| WO1992002955A1 (en) | Semiconductor device | |
| JPH02232973A (ja) | 半導体装置 | |
| WO1992002046A1 (en) | Method of manufacturing semiconductor device | |
| WO1992002049A1 (en) | Semiconductor device | |
| JPH0499057A (ja) | 半導体装置とその製造方法 | |
| WO1992002048A1 (en) | Method of manufacturing semiconductor device | |
| JP3387850B2 (ja) | 半導体装置の製造方法 | |
| JP3270020B2 (ja) | 半導体装置 | |
| JP2002329843A (ja) | 強誘電体トランジスタ型不揮発性記憶素子とその製造方法 | |
| WO1992002045A1 (en) | Method for manufacturing semiconductor device | |
| JP3345781B2 (ja) | 半導体装置の製造方法 | |
| JP3045417B2 (ja) | 半導体装置およびその製法 | |
| JP2004296902A (ja) | 半導体装置及びその製造方法 | |
| JP2000124409A (ja) | 強誘電体を用いた半導体記憶素子の構造 | |
| JPH05110110A (ja) | 半導体記憶装置 | |
| JP2001118941A (ja) | 強誘電体トランジスタ型不揮発性記憶素子とその製造方法 | |
| JPH0582803A (ja) | 半導体集積回路のキヤパシタおよびこれを用いた不揮発性メモリ | |
| JPH09266285A (ja) | 半導体不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AK | Designated states |
Kind code of ref document: A1 Designated state(s): US |
|
| AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU NL SE |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 1991913101 Country of ref document: EP |
|
| WWP | Wipo information: published in national office |
Ref document number: 1991913101 Country of ref document: EP |
|
| WWW | Wipo information: withdrawn in national office |
Ref document number: 1991913101 Country of ref document: EP |