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WO1990013896A1 - Memory cartridge and memory control method - Google Patents

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WO1990013896A1
WO1990013896A1 PCT/JP1990/000583 JP9000583W WO9013896A1 WO 1990013896 A1 WO1990013896 A1 WO 1990013896A1 JP 9000583 W JP9000583 W JP 9000583W WO 9013896 A1 WO9013896 A1 WO 9013896A1
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WO
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memory
signal
refresh
access
power supply
Prior art date
Application number
PCT/JP1990/000583
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English (en)
French (fr)
Inventor
Ken Sugawara
Shigeru Sakairi
Mikio Matoba
Toshio Sasaki
Katsuhiro Shimohigashi
Katsutaka Kimura
Original Assignee
Hitachi Maxell Ltd.
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Priority claimed from JP1113714A external-priority patent/JPH02292797A/ja
Priority claimed from JP1113713A external-priority patent/JPH02292795A/ja
Priority claimed from JP1143779A external-priority patent/JP2772823B2/ja
Priority claimed from JP1180851A external-priority patent/JPH0346184A/ja
Priority claimed from JP1245234A external-priority patent/JPH03108185A/ja
Application filed by Hitachi Maxell Ltd., Hitachi, Ltd. filed Critical Hitachi Maxell Ltd.
Priority to EP90907404A priority Critical patent/EP0425693B1/en
Publication of WO1990013896A1 publication Critical patent/WO1990013896A1/ja

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Definitions

  • the present invention relates to a memory cartridge, and more particularly, to a dynamic random access memory DRAM having a built-in refresh channel. Related to memory cartridges with Background art
  • memory cartridges have a configuration in which the SRAM is backed up with a battery, but in recent years, as the power consumption of DRAMs has been reduced, Memory cartridges that use a battery to back up the DRAM have been commercialized.
  • a DRAM generally requires a refresh time of about several tens of Ads at a period of several ms in order to hold the stored data.
  • External access and resources It is necessary to provide a control circuit that manages and arbitrates with the flash.
  • the form of control signals such as chip enable is different, and a memory cartridge equipped with SRAM and a memory cartridge equipped with DRAM are interfaces. The problem is that they are incompatible because of the different sources.
  • a well-known example of a battery that backs up the operation of a memory cartridge is “Nikkei Electronics, ⁇ 987, 8, 10 (no 4 2 7) and pages 7 67 to ⁇ 83.
  • dynamic memory is changed from a normal operation (active state) in which the memory device can access reading and writing to a standby operation (inactive state) to retain information. Even after entering the mode, it is necessary to refresh information within a certain period of time. For example, 1 Mbits ⁇
  • the refresh cycle is generally set to 8 ms due to the restriction of the memory cell information retention time, and 5 1 2 It is set so that all memory cells are refreshed in each refresh operation.
  • the above information retention that is, the problem in the standby operation, is that firstly, the average current consumption of the dynamic memory required for the standby operation is on the order of several 100 A to mA level. It is big.
  • the second problem is that the peak level of the instantaneous AC current flowing when the refresh operation is active is as large as 100 mA or more.
  • the most effective countermeasure is to increase the refresh cycle of the standby operation mode as discussed in the above-mentioned known literature.
  • the peak current which is the latter problem, is mainly occupied by the current required to charge and discharge the bit line capacitance to which the memory cell is connected.
  • the total capacitance during the refresh operation reaches several 100 PF, and a large current flows instantaneously.
  • the conventional configuration of a memory device using a dynamic memory that generates such a peak current is described below.
  • Fig. 1A and Fig. 1 show the configuration of the battery-backup type memory device and the flow of the dynamic type memory to the power supply terminal during the refresh operation. The sum of the peak current waveform of each memory and the peak current waveform of each memory flowing in the common power supply line is shown.
  • 102 is a memory device that constitutes a swift type file that is easy to carry
  • 104 is a reader / writer that reads and writes data from and to the memory device.
  • Iterative device 110 is the main power supply as the first power supply means
  • 108 is the power supply circuit of the memory device
  • 112 is the information back-up as the second power supply means
  • Reference numeral 14 denotes a switch SW for turning the main power supply 110 on and off.
  • M "j ⁇ M 3 is Note Li chip, ⁇ is ⁇ wave ⁇ space for component removal power, and D 1, D 2 is Pas ck mains 1 1 0 definitive to flop operation auxiliary power 1 1 2 of one of the prevention die O over de in may arise from that reverse current flow at a voltage drops.
  • auxiliary power supply 1 12 is generally a battery, and its internal resistance r 2 is as high as several ⁇ .
  • ⁇ !” Of the main power supply 110 is as small as 2 digits or less of r 2 .
  • the dynamic memory since the dynamic memory has a large peak current, the internal resistance of a small battery such as a pot battery is low. Such a power supply has a large instantaneous current supply capability, and even a small-capacity memory device has a long-term or temporary backup of the information. It made the cup difficult. Also, when using large-capacity batteries such as lead-acid batteries, a large-capacity memory device that allows a large number of dynamic memories to simultaneously refresh. The backup was difficult because the peak current of the memory was sufficiently considered.
  • FIG. 2 shows a configuration diagram of a conventional dynamic memory and a peak current waveform flowing to a power supply during a refresh operation.
  • 210 denotes an LSI chip
  • FIG. 2 ⁇ 2 is a memory array
  • 2 14 is the X-direction address buffer
  • 2 16 is the Y-direction address buffer
  • 2 18 is the data input / output (1 0) buffer
  • 2 2 0 is the X direction
  • Decoders XD and 222 are Y-direction decoders YD and 222 are data input and Z output signal lines, respectively.
  • Reference numeral 222 denotes a timer for self-refresh, an address counter, and a control unit related to the refresh.
  • MC is a dynamic memory cell
  • W is a word line for selecting the memory cell
  • n lines are arranged in the X direction
  • B is a bit line of the memory cell.
  • M lines are arranged in the Y direction.
  • This REF signal may be input directly from the outside of the chip or generated internally.
  • V ee represents a power supply terminal, and a time Tc relating to a peak current waveform flowing through the power supply terminal V cc during a refresh operation indicates a refresh interval.
  • dynamic memory shifts from a normal operation (active state) in which the memory system can read and write to a standby operation (inactive state) mode for retaining information. It is necessary to refresh the information within a certain period of time.
  • the refresh control signal REF when the refresh control signal REF is activated, the operation shifts from the normal operation to the standby operation, and the refresh control built in the chip is performed.
  • all word lines Is automatically activated secondarily, and the information of all memory cells is refreshed. For example, ⁇ M bits ⁇
  • the memory is set to 8 ms in general and its refresh cycle is set to 8 ms, due to the restrictions on the memory cell information retention time.
  • the dynamic memory is not only in the standby state due to the above-mentioned information holding operation but also in the active state of the memory, that is, in the normal operation in the read / write access state. Again, due to the restrictions on the memory cell information retention time, for example, in the above case, all memory cells were refreshed within 8 ms.
  • the board potential may fluctuate significantly, or the power supply voltage may drop significantly due to the internal resistance of the battery at the time of backup, causing malfunction of the system.
  • the above measures should be taken to reduce the device constant and lower the internal circuit power, and to drive at low speed to reduce the charge / discharge current and reduce the peak current value.
  • measures to reduce the peak current during the refresh operation make it difficult to achieve a high memory access time at the same time. Therefore, it was difficult to reduce the current. Disclosure of the invention SUMMARY OF THE INVENTION It is an object of the present invention to provide a memory cartridge having a DRAM and compatible with an SRAM cartridge.
  • Another object of the present invention is to provide a memory cartridge having an access arbitration circuit of a semiconductor memory device which can perform a stable refresh operation and has high timing accuracy. To provide an edge.
  • Another object of the present invention is to have the performance of the peripheral level as compared with the conventional one without affecting the normal operation, and to reduce the peak current level during the standby operation in which information such as battery backup is held.
  • An object of the present invention is to provide a memory device for reducing the amount of memory.
  • Another object of the present invention is to provide the same fast access time as in the conventional operation mode in the normal operation mode, and to operate in the standby operation mode only for maintaining information, such as battery backup.
  • An object of the present invention is to provide a semiconductor memory device in which a peak current value is extremely small.
  • Another object of the present invention is to solve such a problem, to enable refreshing in read access mode, and to ensure data retention in PSRAM. It is to provide a memory control method.
  • the memory cartridge according to the present invention has a DRAM, a battery for supplying power for retaining data of the DRAM, and a refresher for the DRAM.
  • the refresh circuit to be refreshed, and the external access to the DRAM and the access of the refresh circuit.
  • An access arbitration circuit that stops access and an access conversion circuit that converts SRAM access to DRAM access are provided when external power is not supplied.
  • the DRAM and the refresh circuit operate by receiving power from a battery and operate to hold the data stored in the DRAM.
  • the DRAM and the refresh circuit are mounted on an external device, the external device operates. From there, it is accessed as SRAM, and the DRAM is accessed by the access conversion circuit.
  • the configuration of the present invention has a battery and a cell refresh circuit inside, and when a power is supplied from the outside, a refresh signal supplied thereto is supplied.
  • the DRAM performs a self-refresh operation when receiving external power, and performs self-refresh if there is no external power supply. Detects a change and sets the logic level of the access signal for accessing the SRAM such as a chip select signal and chip enable signal supplied from the outside.
  • An access control circuit for inverting the period is provided, and externally accessed as SRAM.
  • the memory using the DRAM is used.
  • the memory can be used in the same way as a memory cartridge using SRAM, and a memory card that is compatible with SRAM with large memory capacity. Trilogy can be realized.
  • the semiconductor memory of the present invention The configuration of the access arbitration circuit of the memory device is such that a counter for counting clocks and an access permission signal are generated in accordance with the state of at least two-digit bits of the counter. Four periods of the pre-charge period, the pre-charge period, the generation period of the refresh enable signal, and the pre-charge period, and the two-digit bit value is refreshed. Generates a refresh permission signal when the signal is assigned as a permission signal generation period, and accesses memory such as a chip select signal and a chip enable signal. The access permission signal is generated when a signal is received and the value of the two-digit bit is assigned as a simple period that allows the generation of the access permission signal.
  • the access permission signal is allowed to be generated by the counter value, the precharge period, the refresh enable signal is generated, and the precharge period is reset.
  • these timings can be set precisely in the frequency accuracy of the clock as counted by the counter, and can be set to Access arbitration is possible.
  • a memory cartridge using a SRAM such as a memory cartridge can provide a large-capacity memory cartridge, and the effect is large.
  • the peak current waveform is smoothed by -CR as the time constant of the smoothing circuit, and the peak level is reduced.
  • this time constant is determined in consideration of power supply noise elimination, external influence, and the like.
  • the power supply voltage of each memory does not drop, and the power drop during normal and refresh operation can be ignored by optimizing the resistance R. Can be set to level. Note that as a result of inserting a resistor R into the power supply terminal of each memory chip, some shortage of operation margin such as access time delay occurs, but the entire memory device It is insignificant. On the other hand, the malfunction of the memory device due to the peak current is a more important problem, but it is only necessary to design the system so that it has a sufficient operating margin. .
  • the operation mode detection means for detecting the operation mode in the standby operation mode, a word line is used based on the memory cell arrangement divided by the X-direction decoder. Normally changes the number of cells selected. It diminishes than the crop mode.
  • Decreasing the peak current value is effective to reduce the number of selected cells during refreshing, that is, to reduce the number of bit lines that are charged and discharged at one time. If it is considered to be constant, this corresponds to increasing the number of refreshes and shortening the interval between refreshes.
  • the refresh mode and read / write access mode during activation are the same operation mode. Therefore, if the refresh interval is reduced, the refresh frequency during memory activation is reduced. And the access time will be delayed, causing system problems.
  • the standby operation mode in which the information is retained by the battery is inactive for the memory. Therefore, even if the refresh interval is shortened, there is no effect on the system.
  • the refresh interval of this can be set shorter than the refresh interval at the time of activation.
  • the mode switching signal from the operation mode detection means activates the internal circuit and reduces the number of memory cells connected to the output line of the X-direction decoder XD. Then, the bit line capacity is reduced, and the charge / discharge current, ie, the peak current at the time of the refresh is reduced.
  • the present invention provides a The read access permission signal generated in the mode is set to a fixed time width, and the end of the lead access by the read access permission signal is determined. Latch the read data to the latch circuit.
  • FIG. 1A is a configuration diagram of a conventional memory device
  • FIG. 1B is a waveform diagram showing a peak current flowing through the memory during a refresh operation
  • FIG. 2A is a block diagram of a conventional semiconductor memory device
  • FIG. 3 is a waveform diagram showing a peak current in a normal operation mode
  • FIG. 3 is a PSRAM according to the present invention. Diagram showing the circuit configuration of the memory card used
  • FIG. 4 is a block diagram showing a specific example of the access control circuit
  • FIGS. 5A and 5B are timing charts showing the access operation
  • FIGS. 7 is a block diagram showing an access arbitration circuit in the access control circuit
  • FIG. 7 is a diagram for explaining an assignment for the access period.
  • FIG. 8 is an explanatory diagram showing an example of the internal configuration of the virtual SRAM
  • FIG. 9 is a block diagram of an access arbitration circuit of a semiconductor device. Diagram
  • FIG. OA is a circuit configuration diagram for explaining the principle of the memory device of the present invention
  • FIG. 0B is a waveform showing a peak current flowing through the memory during a refresh operation.
  • FIGS. 11A and 11B show a specific method of controlling a memory device by a refresh control signal
  • FIGS. 12 and 13 show specific applications of the memory device of the present invention.
  • FIG. 13 shows an example
  • FIG. 13 is a specific layout of electronic components used in the present invention.
  • FIGS. 4A and 4B are a block diagram for explaining the principle of the semiconductor memory device of the present invention and a diagram showing a beak current waveform in the normal and standby operation modes, respectively.
  • FIGS. 15A and 15B show a specific example of the operation mode detecting means of FIG. 148
  • FIG. 6 shows a block diagram for explaining the semiconductor memory device of the present invention in detail.
  • FIG. 7 is a timing chart showing the operation of the access arbitration unit.
  • FIG. 18 is a timing chart showing the operation of the chip enable signal conversion unit.
  • FIG. 9 is a block diagram showing an embodiment of the semiconductor memory control system according to the present invention
  • FIG. 20 is a timing chart for explaining the operation thereof
  • FIGS. 22A to 22C are timing charts showing the operation thereof.
  • FIG. 3 is a block diagram of one embodiment in which the semiconductor device of the present invention is applied to a memory cartridge, and 301 is a memory cartridge. It is connected to an information processing device such as a connector via a connector 300, and has a built-in refresh circuit 320a inside. It has a pseudo SRAM array (hereafter PSRAM) 320.
  • PSRAM pseudo SRAM array
  • the memory triode 301 is connected to a chip enable signal (CE) of the connector 310 because the PSAM 320 receives a control signal from an external information processing device. ), Output enable signal (0E) .right enable signal
  • WE between each control terminal of PSRA320 and each control terminal of address terminals CE, 0 £, WE, and refresh
  • R refresh
  • a control circuit 319 is provided, and a clock generation circuit 318 for supplying a clock to each circuit and the PSRAM 322 is provided.
  • the PSRAM 320 has a built-in self-refresh circuit that performs self-refresh.
  • the internal battery is automatically refreshed internally by the power of the backup battery, and the data is retained. Therefore, external refresh is not required. However, in an operation state in which power is supplied from the outside, an external refresh is required, and the refresh request signal is transmitted in the HU format. -& ⁇ generated by the access control circuit 3 ⁇ 9
  • 3 1 2 is an an source switching circuit, which has a diode etc. Circuit that switches between the external power supply and the internal battery, and is connected to the external information processing device when the memory cartridge 301 is connected to the external information processing device.
  • Power supply line 3 10 a connected to the power supply terminal of connector 10 and PSRAM so that PSRA 320 receives power supply
  • the circuit inserted between the power supply terminal V ee of 320 supplies the power supplied from the power supply terminal of connector 310 to the power supply terminal V of PSRAM 320 Then, when the power is not supplied, the power is supplied from the battery 331, and the power is supplied to the power supply terminal V ee of the PSRAM 320.
  • Reference numeral 313 denotes a voltage detection circuit which is connected to the power supply signal line 310a of the connector 310 and detects the voltage, and outputs the detection output to the mode switching circuit 317.
  • the mode switching circuit 317 determines whether or not the memory cartridge 301 is connected to an external information processing device in response to the detection output, and responds accordingly.
  • the mode signal is sent to the access control circuit 319.
  • Reference numeral 35 denotes an address buffer, which is an address signal line 310 b of the connector 310 for the PSRAM 320 to receive an address signal from an external information processing device. And the address terminal A dd of the PSRAM 322.
  • the address signal line 310b of the connector 310 is connected to the decoder 314. It is also connected to the control circuit 3 19, and the decoded output of the address is used for the access control circuit.
  • the access control circuit 319 is started by being input to the path 319.
  • Numeral 316 denotes a data buffer for inputting / outputting data, which is used for exchanging data between the external information processing device and the PSRAM 320 with the P. It is inserted between the data signal line 310 d of the connector 310 and the data terminal 1 0 of the PSRAM 320.
  • the access control circuit 319 includes an access arbitration circuit 419a and a chip enable signal, as shown in FIG. It has a conversion circuit 419b and a refresh timer 419c, and has an address signal and a control signal line 310 of the connector 310.
  • a control signal of a chip enable signal (C), an output enable signal (), and a light enable signal () is received from C.
  • the access arbitration circuit 419a is, for example, a NAND circuit in which delay circuits (Delay) 405a and 405b are inserted in an output feedback circuit.
  • This is an R-S flip-flop composed of circuits 406a and 406b, and the output of the NAND circuit 406a outputs an access permission signal to the PSRAM 322 ( ACCESS), and the output of the NAND circuit 406b is used as a refresh enable signal (REFRESH) for the PSRAM 322.
  • the chip enable signal (C) supplied from the outside and the refresh request signal from the refresh timer 419C (RFSH) One of the signals input first disables the other.
  • the access permission signal is applied to the gate circuit 404 of the chip enable signal conversion circuit 419b, and the converted chip enable signal (CEp) is converted. Gate signal.
  • the chip enable signal conversion circuit 419b converts the chip enable signal (CE) input from the connector 310 into the SRAM timing signal according to the chip according to the pseudo SRAM. This is a circuit for converting the signal to a pull-in signal, and has a configuration as shown in the figure.
  • a chip enable signal (CIH) (or a chip select signal (CS), which is described below as being included in the chip enable signal) in the SRAM is usually used in the SRAM. If the level (hereinafter “L”) is fixed, it is possible to read data from a predetermined address by changing the address signal. In the SRAM, the chip enable signal is used for reading with the clock interface.
  • FIG. 5A shows the access when reading the data from the SRAM, where Addr is the timing of the address signal and CE is the chip enable signal. Therefore, the address signal changes and this is maintained at “L”. Is an output enable signal, which is also maintained at "YES”, and is read by the chip enable signal conversion circuit 419b. To explain the operation of the output, the timing is as shown in FIG. 5B, and this is the access timing of the pseudo SRAM.
  • Thailand Mi ring of A ddr is A de Re scan signal, Ri Oh by CE p apt Tsu Pui ne one pull signal, click of a predetermined width depending on the changes in the add-less signal As a lock signal, it becomes “L” after it is maintained at the high level (hereinafter "H") for a certain period tp required for memory precharge.
  • 0 Ep is an output enable signal, which is maintained at "L” even if the address signal changes, so that the SRAM access is Can be used as is.
  • the address signal here is received from the address signal line 310b.
  • W is a light enable signal, which is maintained at "H" at the time of reading even if the address signal changes. Note that I / O is output data, and the period shown as valid after the period of chip enable signal access teQ from the fall of CE p is valid data. It is a period in which exists.
  • the chip enable signal conversion circuit 419b detects a change in the address signal and outputs a chip enable signal (CE p).
  • the EXOR circuits 2a, 2b, and 2n of the bit of each digit of the address signal and the delay signal thereof take an exclusive OR, and these bits are calculated.
  • the timing is adjustable.
  • the access control circuit 319 is connected from the mode selection circuit 317.
  • an address signal accessed from an external information processing device is a memory card.
  • the triode 3 1 is selected, the address signal is decoded by the decoder 3 14, and the signal from the decoder 3 14 is received to enable the chip enable.
  • the signal conversion circuit 4 19 b operates and the chip enable signal from the information processing device
  • a chip enable signal (CEp) is generated at the timing shown in Fig. 5B.
  • the data buffer 316 is connected between the fall of the chip enable signal (CE p) and the chip enable signal access teQ . Later, upon receiving the enable signal e, the valid data transmitted from the I / O 0 terminal of the SRAM 320 is stored. At this time, the light enable signal ("H") transmitted from the outside is directly used as the light enable signal (WE) in the PSRAM32O. of
  • the light enable signal (WE) is changed from “H” to “L”. Writing is performed according to the timing. This is the same as in the case of the SRAM, so that the description is omitted.
  • the access arbitration circuit secures the time required for memory pre-charge, and then the chip enable.
  • FIG. 6 shows an access arbitration circuit that enables access arbitration for DRAMs, as well as PSRAM 320 that has a self-refresh circuit inside.
  • a refresh permission signal and an access permission signal are sent from an external device (the clock of the internal clock generation circuit 318 may be used). It can be controlled by a clock signal.
  • the access arbitration circuit 630 shown in FIG. 6 has a counter 621, and a data latch flip-flop (D-FZF) 622, An external device to which the memory cartridge 301 is attached (or a clock generation circuit 3 ⁇ 8 built in the memory cartridge 301) can be used.
  • D-FZF data latch flip-flop
  • the counter 621 receives a clock having a period of, for example, about 50 ns at the clock terminal (GK), and outputs the clock during a period during which the generation of the access permission signal is permitted.
  • This is an n-ary counter for securing four periods of the recharge period, the period of generation of the refresh enable signal, and the precharge period. Therefore, of the outputs of the counter 621, the output of Qj ⁇ is connected to the second input of each of the 2-input OR gate 623 and the 3-input OR gate 624. sent, Chi sales of output mosquitoes c printer 6 2 1, is applied to the second input of and solutions to output Guy damper over motor 6 2 3 a of Q n 0 R gate one Bok 6 2 3 There. Also , The output of Q n is also applied to the second input of the OR gate 624 and the first input of the OR circuit 625 without passing through an inverter. .
  • the OR gate 623 is a circuit that makes the negative logic output (LOW level (hereinafter, “L”)) significant (negative logic), and the output of the counter 621 and the output of the It received the Q n output of mosquitoes c te 6 2 1 and through other 6 2 3 a, in a Q n ⁇ output of the output of the force ⁇ te 6 2 1 is "L", Q n output is " When "H”, a negative logic refresh enable signal (REFRESH, '' L ”) is generated at its output. That is, the QJ ⁇ of the counter 62 1 is generated. the value of Q n is "0, between 1 and that has Do Tsu is that occur is re off LESSON push from permission signal.
  • L negative logic output
  • the D-FZF 622 receives the clock from the clock input terminal 626 at the clock terminal (CK) and latches the output of the OR circuit 625. Therefore, when the latch data becomes “0", the Q output changes from “H” to “L”, and the Q output falls from “H”, which is the falling of the Q output. Reset the counter 61 at the timing that changes to "L”. Then, the counter 62 1 restarts from "0". In rescan Turn-Bok this point, of mosquitoes c te 6 2 1, to come and since the value of Q n is "0" chip Pui ne one pull (CE) occurs, 0 R game The access permission signal is generated after passing through the gate 6 24.
  • mosquito window a te 6 2 1 and A Tsu Puka c te, Pa be considered a re-cell Tsu Bok in the middle, mosquitoes c te 6 2 1 of the Q n - mosquito i Q n c
  • the ten values change to "0, 0, ...,” 1, 0, ..., "0, 1""*1""0,0").
  • the counter 62 1 is reset and the power counter 62 1 is started from the beginning, which is D—FZF 62 2
  • An OR circuit 625 is provided and the second resetting to the counter 621 via the OR 625 is performed. Note that if there is a sufficient period during which the values of Q ⁇ _ ⁇ ,, Q ⁇ are “1, 0”, the pre-charge period can be taken. Such a reset by a chip select signal is not necessary, and If the access permission period is set to a sufficient value and the counter circulates through the counter 621, the value eventually returns to "0". The reset by the output of Q p of 21 is also unnecessary.
  • the clock supplied from the outside is divided by the counter, so that the refresh enable signal is generated.
  • the refresh cycle can be set shorter than before, it is ensured that one or more refreshes are performed during the conventional refresh cycle. This means that even if the access is done frequently, it will be refreshed in the meantime, The period during which no refresh is performed as in the past will no longer continue.
  • the access permission period and the refresh permission period are based on the two-digit value of the counter, and the pre-conditions for these are defined.
  • the charge period is assigned, it is only necessary to assign at least 4 periods, so this digit can be 2 or more and is limited to 2 digits. Is not something
  • the counter is an up-counter, it can be a down-counter and is limited to the power counters in the formats listed here. It is not done.
  • the clock is obtained from the outside as the clock to be counted by the counter, but this clock is The clock used inside the machine, the clock generated in response to the machine cycle, and the clock supplied to the micro processor.
  • a clock or the like can be used as a control reference obtained from a clock generation circuit to be used.
  • the example of the PSRAM is used.
  • the PSRAM can be used.
  • No internal self-refresh circuit is required, and DRAM can be used instead of PSRAM. Therefore, the present invention may have a memory cartridge configuration having a DRAM and a refresh circuit.
  • the chip enable signal conversion circuit 419b uses an access conversion circuit for converting an access of the SRAM to an access of the DRAM.
  • the memory cartridge in this specification may be in the form of a card, and its name may be a memory card or a cassette. It also includes memory and calls.
  • an access conversion circuit for converting an external SRAM access signal to a DRAM access signal is provided. Therefore, a memory cartridge using DRAM can be used in the same way as a memory cartridge using SRAM, and a memory cartridge with large memory capacity can be used. Achieving compatible memory cartridges
  • FIG. 8 shows the internal structure of a semiconductor device according to another embodiment, and reference numeral 81 denotes the DRAM memory matrix.
  • 802a is the X decoder type low dress latch circuit
  • 800b is the X decoder
  • 8003a is the Y decoder type color dresser.
  • the touch circuit, 803b is its Y decoder
  • 803c is the write circuit 803d is the sense amplifier
  • An external address signal is stored in an address buffer 804, which is divided into a row direction and a force ram direction. Stored in the address latch circuit 802a and the column address latch circuit 803a, respectively. Be done. The data stored in these are decoded by the respective decoders, and at the time of writing, the writing circuit is controlled by the timing controller 806. The data received from the circuit 805 is controlled by the X and Y decoders 802b and 803b, and the intersection of the matrices is controlled. Write the data of the bit. The operation for reading is the opposite.
  • Reference numeral 807 denotes a refresh dress counter, which is responsive to a signal from a timing controller 806 to perform a refresh cycle.
  • the cycle freshing period
  • the X decoder system is scanned by the number of rows according to the timing of the refreshing. Accordingly, in the refresh cycle, the timing is read out by the timing controller 806, and the DRAM memory cell matrix is read out.
  • the box 801 is refreshed. The timing of this refresh is based on the refresh request signal (cyclically generated by the refresh timer 808).
  • RFSH is received by the timing controller 806.
  • the timing controller 806 includes a chip enabler (CE), an output enabler (OE), and an output enabler (WE).
  • CE chip enabler
  • OE output enabler
  • WE output enabler
  • the chip memory receives the signal from the external circuit for the DRAM memory cell matrix ⁇ .
  • the access arbitration circuit 900 shown in FIG. 9 is a NAND circuit in which delay circuits (DeI ay) 910 a and 910 b are inserted in the output feed-pack circuit. This is an R-S flip-flop consisting of 09a and 909b, and the output of the NAND circuit 909a is a DRAM memory cell matrix.
  • the output of the NAND circuit 909b is a refresh permission signal for the DRAM memory cell matrix 801.
  • FIG. 10 shows another embodiment of the present invention.
  • the peripheral diagram is a diagram showing the configuration of a memory device and a peak current waveform due to a refresh operation of a dynamic memory chip.
  • 1002 is a memory device that constitutes a general-purpose file
  • 1004 is a reader / writer device that reads from and writes to the memory device
  • 1006 Note Li portion consisting Note Li chip ⁇ M 3 and each of Note Li of added to the power supply terminal fc smoothing circuit, 1 0 08 auxiliary power supply unit comprising a mains ⁇ Pi power switching circuit Is shown.
  • the peak current waveform of each memory chip during the refresh operation is as shown in the lower diagram, and the peak current waveform i of the memory chip Mi is based on the charge stored in the capacitor C. Supplied and C is recharged during the inactive period of the refresh cycle. For this reason, the current waveform level of the current i ′ as viewed from the common power supply line V ee side is smoothed compared to i, and the level is reduced. . Peak current waveform level of other memories
  • the voltage drop is set to about 0 Q and suppressing the voltage drop to 0.2 V or less at the maximum peak current level of the memory, internal malfunctions are eliminated.
  • Nao the second capacity C. Oite the transient state at the time of switching of power switching circuits, Ri Oh requires charge supply to the first capacitor C of the re off LESSON push from operation, Yo ⁇ C 2 of that was used It suffices that the capacitor has sufficient capacity than the number of chips times the capacity ⁇ .
  • the peak current waveform is smoothed by the resistor R arranged in series with each memory chip independently and the capacitor C arranged in parallel, so that the ordinary memory device can be used. With a small configuration change This achieves a reduction in the peak current. Since each memory performs a refresh operation (self-refresh operation) with a self-excited oscillator, the same figure is used when a large number of memories are used.
  • peak current ii if time between manner waveform overlap is considered as ⁇ 3.
  • the values of the resistance R and the capacitance C may be designed in consideration of the worst-case condition of the overlap of the three peak current waveforms, that is, the total sum.
  • a smoothing circuit by G and R is provided outside the memory LSI chip has been described.
  • C and R can be arranged in advance inside the chip. The area of the memory device can be reduced by the area occupied by CR.
  • FIGS. 1A and 1B show another embodiment using the smoothing circuit of FIG.
  • 1 13 2 is a refresh:
  • L control circuit 1 12 6 is a refresh operation activation signal generated from a power cutoff detection signal, etc.
  • 1 12 8 is an oscillation circuit and timer. Ima, 1 1
  • 0 REF to 0 REF are outputs of the peripheral counter 113, and are memory refresh control signals.
  • 106 is a memory chip
  • FIG. 0 shows a case where each memory chip performs a refresh operation (self-refresh operation) by a self-excited oscillation circuit.
  • the peak currents of a large number of memories may overlap, resulting in a large current. Conceivable.
  • ⁇ As shown in Fig.B, the refresh control signal of each memory
  • the memory device is configured as one memory unit with eight memory units, and each memory unit is used as described above.
  • oscillation circuit the timer, the counter, and the like are configured by known circuits.
  • Fig. 12 is an example in which the smoothing circuit for reducing the peak current level shown in Fig. 10 is applied to the configuration of a general-purpose file memory having a secondary battery as an auxiliary power supply. is there .
  • reference numeral 122 denotes a memory device that constitutes a general-purpose file memory
  • reference numeral 122 denotes a reader / writer device that reads and writes the memory device.
  • 1 2 16 is a power cut-off detection circuit that detects power supply voltage drop, power failure, etc.
  • 1 2 18 is power detection section
  • 1 2 2 is auxiliary power supply ⁇ 2 1 2 (secondary battery)
  • the charging terminals 1 2 and 4 of the charging circuit 1 show the charging circuits of the peripheral power supply 1 and 2, respectively.
  • Is P A tunnel-type MOS transistor, OUT is a power-off detection signal.
  • the memory section is provided, and a peak current smoothing circuit is provided as in FIG.
  • the main power supply 1 2 1 0 from the auxiliary power 1 2 1 to 2 switching and D 2 die Hauts de main power supply 1 2 1 0 and the auxiliary power supply 1 2 1 2 This was performed automatically due to the voltage level difference.
  • the voltage level of the main power supply 11210 is 5 V
  • the voltage level of the auxiliary power supply 122 is nickel cadmium (NiCd)
  • NiCd nickel cadmium
  • the de lay down the bets transistor to ee the common power supply line V comprising Connect the source to the above auxiliary power supply 1 2 1 2 and lower its gate terminal during power-up or power-down operation using the power-off detection signal 0 UT. Activate the transistor as a level.
  • the power-off detection signal OUT is set to a high level, and the transistor is controlled so as to be deactivated. This causes the auxiliary power to be completely disconnected during operation.
  • Diode D 3 prevents current backflow during charging, and resistance R It is used to control the charging current of the secondary battery.
  • the charging terminal of 1222 is more than that for charging. Voltage is applied. Therefore, the charging power may be supplied from the reader / writer device 124 as shown in the figure, or a booster circuit may be provided inside the memory device. Conversely, the voltage of the charging terminal may be reduced to 5 V and used for the voltage of the memory and other internal control circuits.
  • the power cutoff detection circuit 1216 is constituted by a known circuit.
  • a comparator circuit or the like may be used as the power supply detection unit 1218.
  • FIG. 13 is a specific arrangement diagram of electronic components used in the present invention, and is a configuration diagram of a relatively small portable file memory such as a memory card.
  • 1302 is a memory device
  • 1312a to 1312d are auxiliary power supplies for backup
  • 1308 is a power-off state.
  • 1332 is the frame of the memory device 2
  • 1334 is the memory chip and other parts.
  • a printed circuit board for mounting 133 6 is a decoder for selecting a memory, and a control chip for arbitration of read / write access operation and refresh operation.
  • Indicate Reference numeral 1338 denotes a connector for inputting / outputting data in connection with the reader Z writer device 1204 and the memory device 122.
  • the electronic components used in the figure are chip-type components for surface mounting.
  • the first capacitor ⁇ and the resistor R constituting the smoothing circuit can be mounted at a higher density.
  • the implementation of the capacitor C is to supply the peak current of the dynamic memory and to prevent the generation of high-frequency noise due to the large current.
  • the capacitance ⁇ should be as short as possible near the power supply terminal of the same memory and between the terminal and the ground terminal.
  • the inductance component of the power supply wiring can be reduced, and the purpose of removing the low frequency noise of the power supply can be effectively achieved.
  • the printed circuit board used should be a multilayer board of at least three layers for the purpose of removing internal or external noise, and at least one of these layers should be used exclusively for power lines. Then, make the power supply line thick and use a low-resistance power supply line. Furthermore, as shown at point A in the figure, the resistance R is reduced to reduce the distance from the power supply terminal of the memory and to reduce the inductance component. Le die Nami click type Note Li can and Yorume mode Li device 1 2 0 child Ri reduced by the second malfunction peak current concern when using Incidentally, the second capacitor C 2 Since the power is supplied to the second capacitor C at the time of power supply switching and operates at a relatively low frequency, the arrangement thereof is high in flexibility.
  • the power supply line of the memory device 122 needs a large-capacity capacitor for removing low-frequency noise and a small-capacity capacitor for removing high-frequency noise in addition to the above-mentioned capacitance.
  • the memory circuit is mainly described.
  • the memory circuit has a backup circuit, and at least a part of the dynamic memory refresh circuit is provided.
  • the purpose of reducing the peak current level is to retain the information by the hash operation, or to reduce the peak current level in a circuit that periodically generates the peak current. It can be applied to memory LSI, logic LSI, or all other LSIs.
  • the type of battery used for the auxiliary power supply is not particularly limited, and a memory LSI that consumes a large amount of current, such as a dynamic memory, is a secondary battery. Rechargeable objects are convenient because they do not require frequent replacement of batteries.
  • the signal levels shown in the above embodiments are for activating a predetermined circuit and are not limited to the high and low levels.
  • a Q-channel P-channel transistor is used for Q. Although it is used, an N-channel transistor may be used by reversing the gate control.
  • some portable memory devices are supplied with a single power supply (battery) for normal operation and standby operation, that is, backup operation. In this case, This also has the effect of reducing the peak current at the time of backup and can reduce the load on the battery, which is said to rapidly discharge a large current.
  • a peak current waveform level of an LSI chip in a standby operation state such as a dynamic memory can be reduced, and a memory device suitable for a battery backup or the like can be provided.
  • FIG. 14 shows another embodiment of the present invention.
  • FIG. 1 is a block diagram of a semiconductor memory device and a diagram showing a peak current waveform due to a refresh operation in each mode in a standby operation.
  • ⁇ 410 is the LSI chip
  • 1 141 is the X direction Address buffer
  • 14 16 is Y direction address buffer
  • 14 18 is data input / output (1 0) buffer
  • 144 0 is X direction decoder XD
  • 1 4 2 a and 4 1 2 b are memory arrays divided into two by the X direction decoder XD of 1 4 2 0 1 4 2 2 a and 1 4 2 2 b are Y direction decoders YD and 1 4 2 4 denotes a data input / output signal line, and denotes a power supply terminal.
  • Reference numeral 14426 denotes a refresh timer, an address counter and their refresh-related control units, reference numeral 144 denotes an operation mode detection means, and reference REF denotes an output thereof.
  • the refresh control is 143.
  • the control signal R ⁇ ? Based on the above, the standby mode and normal operation mode switching signal created by the logic of the U flash related control unit 14 26 and the memory ⁇ chip selection signal, etc. 1 44 2 is a word line that switches between different word lines in standby and normal operation modes.
  • the activation signal 1446 is a generating section of the same signal 1442, and 1440 is an internal address signal for selecting one of the lead lines on one side of the X-direction decoder 14420 during standby.
  • M ⁇ is a memory cell
  • W is the memory cell's lead line
  • n lines are arranged in the X direction
  • ⁇ is the memory cell's bit line, two lines in the Y direction. This is arranged.
  • X j is the address signal group in the X direction
  • a X is the internal signal
  • a yj is the address signal group in the Y direction
  • ay is the internal signal
  • I / 0 j is the input / output data group.
  • reference numeral 1402 is a peak current waveform in the normal operation mode flowing through the power supply terminal V ee
  • ⁇ 404 shows a peak current waveform in the standby operation mode
  • Reference numeral 1406 denotes a constant current component which always flows as an active current in the memory internal circuit in the standby and normal operation modes.
  • the resistance of the word line causes an access time delay, which is a problem, and as shown in FIG. A configuration is adopted in which the memory array is divided around the XD14420. Further, this word line is divided into a plurality of lines in order to reduce its resistance and thereby to increase the speed. In the present invention, the inevitable use of the memory cell arrangement based on the word line division is utilized in an integrated manner, so that the peak current can be reduced by a small change of the memory structure. That's what it does.
  • the operation mode detecting means 144 is provided inside the LSI chip has been described here
  • the REF input terminal is provided as shown by the broken line in FIG.
  • the detection result by the power supply cutoff (power supply voltage drop or rise) detection means may be input as a signal.
  • the word lines on both sides of the X-direction decoder XD1420 are selected at the time of rotation.
  • the number of selected memory cells is m bits
  • the signal is input to the X-direction decoder XD of 144
  • the operation mode switching signal of 8 the number of cells connected to the word line is reduced to m / 2. Therefore, peak current I n of the standby operating mode is rather small in I p oc m / 2.
  • the re off LESSON push from interval T c standby operation mode ⁇ > is Re full les normal operation mode Dots push from interval completion.
  • the number of refreshes is doubled, but as described above, this is not a problem because it is inactive as described above.
  • the operation mode different from the normal operation and the standby operation is controlled by the operation mode detecting means 1450 or the external refresh control signal REF. Generates a word switching signal 1 438, and switches multiple word lines according to the instruction. As a result, in standby operation, the number of cells selected in one refresh is reduced, and the refresh interval is reduced accordingly, resulting in extremely low peak current. This becomes possible.
  • FIG. 15A shows a specific embodiment of the operation mode detecting means 1450 shown in FIG.
  • Figure 1450 is an operation mode detection means for detecting that the operation has shifted from the normal operation to the standby operation state of information retention. The result is indicated by the signal "1" and the signal "1" in the refresh control signal REF. In other words, it is output as "0".
  • FIG smell Te, v ee is Ri Ah power supply terminal, the power supply is also V R indicates a voltage level reference voltage level for rise judgment is rather to be internally generated rather also the power supply voltage drop of the external application, V B Indicates the voltage level of the battery for pack-up. In addition, 5 2 The level of the potential relationship between the power supply voltage v ee and the reference voltage V R is discriminated.
  • V ee If V ee is low, the output is low level (signal “0”), and if V ee is low, the output is high level. (Signal "1") is output, and reference numeral 1554 denotes an inverter circuit for inverting the output of the discrimination circuit 52.
  • This operation mode detecting means is constituted by a known circuit. In particular, as a discrimination circuit, it is preferable to use a shunt-trigger circuit or a controller circuit. .
  • FIG. 16 is a block diagram of a semiconductor memory device showing another embodiment of the present invention.
  • 1610 is the LS1 chip 1612-t12-k is the memory array
  • 1614 is the X-direction address buffer
  • 1616 is the Y direction
  • 1618 is a data input / output (IZO) zipper
  • 1620-1-1 to 1620- (k / 2) is the X-direction decoder XD
  • 1644 is a word.
  • the logic circuit for selecting the gate line, 1622-1-1 to 1622-k indicates the Y-direction decoder YD
  • 1624 indicates the data input Z output signal line.
  • 1626 is a refresh timer, an address counter and their refresh related control units
  • 1638 is a mode switching signal for standby and normal operation
  • 1642 is a mode switching signal.
  • 1636 is the signal generator
  • 1640 is in standby mode (one side of the directional decoder)
  • MG indicates the internal address signal for selecting the word line
  • MG is a memo, a re-cell, and W "to W ik are (ixk) lines in the X direction with the memory cell's read line.
  • arrangement and, ⁇ ⁇ ! ⁇ ⁇ ⁇ is or shows the case of arranging the m present in the ⁇ direction on a bit-by-Bok line of main Li cell ⁇ X i is X direction add-less signal group a
  • X ⁇ is an internal signal input to the X decoder XD of 1620.
  • a yj is a group of address signals in the Y direction, a yj is its internal signal and is input to the Y decoder YD of 1622, I ZO j is an input / output data group, and REF is a lift. Indicates the status control signal.
  • the refresh operation in the normal operation mode is such that the output signal from the word line activation signal generator 1636 and the word line activation signal 1642 are all high level.
  • the Y direction of word lines W "to W via 1644 logic circuits Are selected at the same time, all become high level, and a predetermined number of m-bit cells are refreshed.
  • the re off LESSON push from in a similar manner when the next word lead wire W 21 ⁇ W 2k - how, in the standby operation mode, the internal add-in controller 1 6 2 6 or al
  • the word line activation signal of 1642 causes each of the word lines in the X direction to be W n.
  • the transition of the standby operation mode ⁇ at the time of battery backup is based on the refresh control signal REF, but the switching is performed as shown in FIG. 15A. It is easy to detect the cutoff state of the power supply voltage inside the pump and generate an operation mode switching signal, thereby making the semiconductor memory device more convenient to use. Can be.
  • the case where the address signal required for the refresh operation during standby is generated inside the memory chip is described. Therefore, even if an address signal is applied, the effect of reducing the peak current value is the same.
  • the word line division in the refresh operation of the standby operation mode the number of word lines is set to be the same as the physical division number of the chip layer.
  • the number of word line activations can be arbitrarily specified.
  • the peak current value is one-third the number of the word line activity.
  • the memory circuit is mainly described. However, as described in the above description, at least a part of the refresh operation of the dynamic memory is described. It can be applied to memory LSIs, logic LSIs, or all other LSIs as long as it has the purpose of reducing the peak current value during normal operation to standby operation. Furthermore, the logic of "0" and "1" described above or the low-level relationship may be inverted, in which case the logic relationship of the circuit may be entirely inverted.
  • the peak current value of the LSI chip in the standby state of the dynamic memory can be extremely reduced, and a semiconductor memory device suitable for a battery pack-up or the like can be provided.
  • the information processing device since the refresh operation is performed inside the memory card independently of the external information processing device, the information processing device has a built-in SRAM. It is only necessary to perform the same control as the memory card, and it will be compatible with the memory card with SRAM.
  • the data from the information processing device is connected to the connector 310 and the adder.
  • An address signal is supplied to the address buffer 315 via the signal signal line 310b, and the write address of the PSRAM 322 is specified.
  • a WE (light enable) signal is supplied to the access control circuit 319 via the control signal line 31 Oc, and the data signal line 310 d In this case, data supplied via the data buffer 316 is damaged at the specified address of the PSRAM 320.
  • the address signal is transmitted via the address signal line 310b and the control signal is transmitted via the control line 310C.
  • Control signals such as CE signal and OE (output output) signal are supplied respectively.
  • Data is read from the address specified by this address signal in the PSRAM 320, and the data buffer 316, data signal line 31 Od, and connector 3 are read. It is supplied to the information processing device via 10.
  • the circuit 319 operates upon receiving the decoded output of the address signal from the decoder 314, and operates on the control signal line 31 OG.
  • the CE signal is received via the, the data read from the PSRAM 322 is performed, but the refresh request signal is also generated to cause the PSRAM 322 to be refreshed. Therefore, control is performed so that the data reading and the refresh do not overlap.
  • the decoder 314 is provided between the access control circuit 319 and the PSRAM 320, and the access control 319 is provided.
  • the decoder 314 can be operated by the output of the circuit 319. Also, when there is only one PSRAM array, the decoder 314 can be used. You can omit da 3 1 4.
  • the access control circuit 3 19 includes an access arbitration section 4 19 a and a chip enable signal conversion section 4 19 b.
  • the access arbitration circuit 419a is connected to, for example, an R-S flip-flop composed of NAND gates 406a and 406b, and an output of the NAND gate 406a.
  • the delay circuit 405a delays the output of the NAND gate 406b and feeds it to the NAND gate 406b, and the output of the NAND gate 406b delays the output of the NAND gate 406b by the delay circuit 405b.
  • a circuit for feeding back is added to the circuit 406a, and the level of the CE signal is inverted to be used as an input of the NAND gate 4.06a.
  • the refresh request signal RFSH from the microcomputer 419c is used as the input of the NAND gate 406b.
  • the output of the NAND gate 400 a is the read access enable signal Access for enabling the read access of the PSRAM 320, and the output of the NAND gate 400 b is The output is the refresh enable signal Refresh that enables the refresh of the PSRAM 322.
  • the refresh enable signal is output. efresh is generated at the same timing as the refresh request signal RFSH, but the read access enable signal Access is the refresh request signal
  • a refresh permission signal Refresh is generated.
  • the data is read out and a refresh is performed after a.
  • the refresh timer 419c is reset by the output signal of the delay circuit 405a, whereby the refresh request signal is output. RFSH occurs at any timing Even so, the time width of the refresh enable signal Refresh is constant.
  • the chip enable signal conversion section 419b in FIG. 4 includes the EXOR circuits 2a, 2b,
  • the G signal indicating the time of the address change can be obtained from the CE signal.
  • the G15 master gates the inversion of the read access permission signal Access.
  • the signal is supplied to the chip enable terminal (CE) of PSRAM 320 via AND gate 4
  • data is read from the address specified at that time after a predetermined read access time from the rising edge of the CEp signal, and The read data is transferred to the information processing device via the data buffer 316 by operating the data buffer 316 at the time of imaging. Be done.
  • FIG. 9 is a block diagram showing another embodiment of the semiconductor memory control method according to the present invention, wherein reference numerals “! 907” represent a delay circuit, 1908 represents an inverter, 1909 is an OR circuit, and 1916a is a latch circuit.
  • a delay circuit 1907 for delaying the output of the NAND gate 1906a, and an output of the delay circuit 1907 are provided between a NAND gate 1906a and a delay circuit 1905a.
  • An inverter 1908 that inverts the power level and a NAND gate A circuit consisting of an OR circuit 1909 to input the output of the circuit 1909a and the inverter 1909 is provided, and the data soffer 1916 A latch circuit 1916a is installed in the
  • the OR circuit 1903 outputs a signal obtained by adding a pulse indicating the change point of the address signal to the CE signal, and this is an RS flip-flop. Is input.
  • the refresh enable signal Refresh is output from the NAND gate 1906b, but the read access enable signal Access is output from the OR circuit 1909. .
  • Access is an OR between the output of the NAND gate 1906a and a signal that is delayed by the delay circuit 1907 and level-inverted by the inverter 1908. According to the logical sum operation performed by the circuit 199 9, the signal is an “L” signal having a time width equal to e with respect to the delay time of the delay circuit 190 7.
  • the output of the OR circuit 903 is assumed to be the CE signal itself, and the CE signal is assumed to be the refresh request signal RFSH. And during the period of the CE signal, the next refresh request signal
  • the NAND gate 1906b When the refresh request signal RFSH is generated and the CE signal is supplied and the read access mode is specified during this period, the NAND gate 1906b by the output of Ri, is et to the output of the call is delayed by b Te time delay circuit 1 9 0 5 b The NAND gate ⁇ 906 & is turned off by the output signal, and no GE signal is output from the NAND gate 196 a. Also, from the NAND gate 1906b, a refresh request signal RFSH is output as a refresh enable signal Refresh.
  • the GE signal is output from the NAND gate 1906a, and this timing is output. Then, the lead access permission signal Access having a time width equal to the delay time e of the delay circuit 1907 from the OR circuit 1909 is output.
  • the refresh enable signal is output.
  • the read access is performed by the read access enable signal Access and the data is read out after a delay of c .
  • the read data is stored in the data buffer.
  • the signal is supplied to the latch circuit 1916, and is latched to the latch circuit 1916a at the trailing edge (rising edge) of the read access permission signal Access.
  • the signal output from the OR circuit 1909 is terminated.
  • the refresh request signal RFSH is output from the NAND gate 190b as the refresh enable signal Refresh, and the refresh is performed in the PSRAM.
  • the read access mode is specified by a signal from an external information processing device, and the read access mode continues for a long time. Therefore, even if the refresh request signal RFSH is generated during this mode period, the read access mode of the PSRAM is actually the OR circuit 190.
  • the PSRAM performs the refresh and, at this time, from the PSRAM, because it is specified by Access. Since the read data is latched to the latch circuit 1916a of the buffer 1916, the data reading by the information processing device has been hindered. No.
  • the refresh permission signal Refresh is not necessarily generated after a delay time of the delay circuit 1905 a after the access permission signal Access ends.
  • FIG. 21 is a block diagram showing another embodiment of the semiconductor memory control system according to the present invention, wherein reference numerals 211 and 21 denote frequency dividers and 211 and 22 denote frequency converters.
  • Lip flip-flops 2 1 2 3 and 2 1 2 4 are inverters, 2 1 2 5 and 2 1 2 6 are NAND gates 2 1 2 7 are smart circuits and 2 1 2 8 are inverter circuits
  • the NOR circuit, 2 ⁇ 2 9 —2 1 3 1 is a D flip-flop.
  • frequency divider 2 1 2 1 outputs Q n terminals or al pulse every n-number of click lock CLK
  • full Clip off Lock up 2 1 2 2 generates the frequency divider 2 1 2 Q 1 output, Q 2 output which was divided by 2 to 1 of the output level whenever the pulse is supplied to the inversion of this.
  • the frequency divider 211 and the flip-flop 211 constitute a counter for counting the clock LK.
  • the CE signal from the information processing device falls at D flip-flop 219, and the rising edge is shaped into a signal synchronized with the clock CLK.
  • the signal ATD which is supplied to the input / output circuit 211 and is generated in the same manner as the chip-input signal converter 419 b in FIG. are added, GE signal [Phi D signal pulse is added in the change time in ⁇ Drain scan signal is formed.
  • the CE signal F "H supplied to the D flip-flop 211 is the NOR circuit 211.
  • the 0 R signal output from 28 is held at "L”.
  • the Q ⁇ j output of the flip-flop 2 1 2 2 is inverted by the inverter 2 1 2 3 and supplied to the NAND gate 2 1 2 5, and the flip-flop 2 Q of rop22.
  • the output is supplied to NAND gate 211 as it is.
  • the flip-flop 2 1 2 2 Of Q only half between two outputs of the "H" period "and” become Re off LESSON push from request signal RESH is obtained, et al.
  • the Q «j output whose level has been inverted by the impulse 2 1 2 3 and the Q 2 output whose level has been inverted by the impulse 2 1 2 4 have a NAND gate 2 1 2 It is supplied to 6, but Do that signal as "L” in the first half of the "L” period of the Na emission Doge Bok 2 1 2 6 or al Q 2 output of this is obtained, et al is, D unfavorable Tsu Pufu Lock up 2 1 3 1 is in the reset release state. Therefore, in the D flip-flop 213 1, the D input of “H” is sampled at the first falling edge of the output of the AND gate 216. And its Q output is held at "H".
  • the level is inverted with the CE signal in synchronization with K. For this reason, while the ⁇ n signal is “H”, that is, while the “ ⁇ ” signal is “L”, the D flip-flop 213 is in the reset release state. Obviously, while the ⁇ n signal is “H”, that is, while the “ ⁇ ” signal is “L”, the D flip-flop 213 is in the reset release state. Obviously, while the ⁇ n signal is “H”, that is, while the “ ⁇ ” signal is “L”, the D flip-flop 213 is in the reset release state. Become.
  • the D flip-flop 2 13 1 is still in the state where the reset is released. Since the Q output is "L”, the read access permission signal Access, which is the output of the talent circuit 211, becomes “L”, and during this "L” period, the data is stored in the PSRAM. Reading is performed. The read data is supplied to the latch circuit 211a, and is latched at the rising edge (trailing edge) of the read access permission signal Access.
  • the D flip-flop 213 connects the D input of “H” at the first rising edge of the output of the NAND gate 216 after the reset is released. Sample hold is performed, and the Q output becomes "H”. This is because the ⁇ n signal output from the NOR circuit 2 ⁇ 28 becomes “L”, that is, the GE signal becomes “H”, and the D flip-flop 213 is reset. As a result, during the specified period of the read access mode by the ⁇ signal, if the address signal does not change and the data is read at the specified address.
  • D flip-flops 2 1 3 1 Mask the "L” period of the output of the gate 2 1 2 6 so that it is not output from the OR circuit 2 1 2 7.
  • the CE signal is again read by the CE signal during the "quick” period of the Q9 output of the flip-flop 212. It is assumed that the access mode has been specified.
  • the D flip-flop 21130 is set to the "L” level.
  • the Q 9 output samples halls de, Ri by the and this the Q output of the D- off Li Tsu Pufu Russia-up 2 1 3 0 this becomes “L”, the falling of its Ri d Tsu with di
  • the flip-flop 2 1 2 2 is reset, and from this timing, the frequency divider 2 1 2 1 and the flip-flop 2 1 2 2 Another counter restarts the counting operation of clock CI. Because of this, the Q ⁇ ! Output of flip-flop 2 1 2 2 from this reset timing is “L” for the 12 cycles. , Ru Oh at Q 9 output Moso 1/2 period of the "L”.
  • the read data is latched by the latch circuit 211a at the end of the read access, so that the refresh of the PSRAM is performed.
  • the reading is performed without any trouble, and the reading of data into the information processing device is not hindered by the refresh operation of the PSRAM.
  • the refresh of the PSRAM can be performed periodically regardless of the length of the external read access mode, and the data retention in the PSRAM can be maintained. It can be assured, and data is not destroyed by refreshing, and data can be read out to the outside without hindrance. Can be.

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Description

明 細 書 発明の名称
メ モ リ ー カ ー 卜 リ ッ ジ お よびメ モ リ 制御方法 技術分野
こ の発明 は 、 メ モ リ カ ー 卜 リ ッ ジ に 関 し 、 詳 し く は 、 リ フ レ ッ シ ュ 冋路を内蔵 し た ダイ ナ ミ ッ ク ラ ンダム ァ ク セ ス メ モ リ D R A Mを有す る メ モ リ カ ー 卜 リ ッ ジ に 関す る 。 背景技術
一般 、 メ モ リ カ ー 卜 リ ッ ジ は 、 S R A Mを電池でパ ッ ク ア ッ プす る構成のも の が使用 さ れて いる が 、 近年 、 DR A M の消費電力が低減さ れる に 伴 っ て D R A Mを電池 でパ ッ ク ア ッ プ し た メ モ リ カ ー 卜 リ ッ ジも製品化さ れて ぎて いる 。
こ れは 、 同 じ大きさ の メ モ リ と して は S R A Mを使用 し た場合 に比べ て D R A Mを使用 し た 場合の方が 4倍程 度の記憶容量を実現でき るか ら である 。 し た が っ て 、 D R A Mを S R A M と同様 に使用 す る こ と は メ モ リ カ ー 卜 リ ッ ジの記憶容量の増加 に大き く 貢献す る こ と に なる 。
し か し 、 D R A Mは 、 記憶 し た デー タ を保持す るた め に 、 一般的 に は数 m s の 周期で数十 Ad s 程度の リ フ レ ツ シ ュ タ イ ムが必要 に なる た め 、 外部か ら の ア ク セ ス と リ フ レ ッ シ ュ とを管理 して調停す る よ う な制御回路を設け る必要がある 。 し かも 、 チッ プイ ネ一プル等の制御信号 の形態が相違し 、 S R A M搭載のメ モ リ カ ー 卜 リ ッ ジ と D R A M搭載のメ モ リ 力 一 卜 リ ッ ジ と はイ ン タ フ ェ ー ス が異なるため に 、 これら に互換性がな く なる と いう 問題 がある 。
メ モ リ カ ー 卜 リ ッ ジの動作をパ ッ ク ア ッ プする電池の 公知例 と し て は、 「 日経エ レ ク ト ロ ニ ク ス 、 Ί 9 8 7 , 8 ， 1 0 ( no. 4 2 7 ) 、 ペ ー ジ Ί 6 7〜 Ί 8 3」 を挙 げる こ と ができる 。
従来よ り 、 電池に よる情報のパ ッ ク ア ッ プが可能な半 導体メ モ リ と して は、 6個の M O S ト ラ ンジス タ も し く は 4個の M O S ト ラ ンジス タ 及び 2個の高抵抗に よる フ リ ッ プ フ ロ ッ プタ イ プのス タ テ ィ ッ ク型メ モ リ 、 1 個の N 0 S 卜 ラ ンジ ス タ 及び Ί 個の情報蓄積容量 （ 〜数 1 0 ΐ F ) か ら なるダイ ナ ミ ッ ク型メ モ リ 等がある 。 こ の中 でス タ ティ ッ ク型メ モ リ は 、 情報保持目 的の待機動作モ ー ドの消費電流が数 Ί 0 η Α〜 Αレベルと少な く 、 か つ待機動作モー ドでは定常 （ D C ) 的な電流であ り 電池 に よ るパ ッ ク ア ッ プが好適なデバ イ スである 。 一方、 ダ イ ナミ ッ ク型メ モ リ はス タ ティ ッ ク型メ モ リ に比べ同 じ レ ベルのプ ロ セ ス技術におい て メ モ リ 容量が 4倍大き く ビ ッ 卜 当 た り の価格が安 く 半導体フ ァ イ ル と呼ばれる よ う な大容 fiメ モ リ システ ム に適 したデバイ スであ る 。 し か し 、 こ のダイ ナ ミ ッ ク型メ モ リ を電池でパ ッ ク ア ッ プ す る に は以下の 問題が あ り 、 可般形の半導体フ ァ イ ルメ モ リ と して 十分活用 さ れて なか っ た 。
一般 に ダイ ナ ミ ッ ク 型メ モ リ は 、 情報保持の た め に メ モ リ 装置が読み書さの ア ク セ ス可能な通常動作 （ 活性状 態 ） か ら待機動作 （ 非活性状態 ） モ ー ド に移行 し て も一 定時間内 に情報を リ フ レ ッ シ ュ （ 再書き込み ） す る必要 が ある 。 例 えば 、 1 M ピ ッ ト ♦ メ モ リ は 、 メ モ リ セ ルの 情報保持時間の制約か ら 、 そ の リ フ レ ッ シ ュ 周期が一般 に 8 m s に 設定 さ れ、 5 1 2 回の リ フ レ ッ シ ュ 動作で全 メ モ リ セルを リ フ レ ッ シ ュ する よ う に設定さ れて いる 。
上記情報保持すなわ ち待機動作に おけ る 問題点 は 、 第 1 にそ の待機動作に要す るダイ ナ ミ ッ ク型メ モ リ の平均 消費電流が数 1 0 0 A〜 m A レベル と 大きい こ と であ る 。 ま た第 2 の問題点は 、 リ フ レ ッ シ ュ 動作活性時 に流 れる A C 的な瞬時電流の ピー ク レベルが 1 0 0 m A 以上 と大きい こ とであ る 。
前者の対策 と して は 、 前述の公知例文献で論 じ ら れて いる よ う に待機動作モ ー ド の リ フ レ ッ シ ュ 周期 を長 く す る方法が最も効果的で ある 。
一方、 後者の問題点で あ る ピ ー ク 電流 は 、 主 に メ モ リ セルが接続さ れた ビ ッ 卜 線容量の充放電に要す る電流で 占 め ら れて お り 、 1 回の リ フ レ ッ シ ュ 動作時の総容量は 数 1 0 0 P F に達 して 、 瞬間的に大電流が流れる こ と に なる 。 こ の よ う な ピー ク 電流が生ず るダイ ナ ミ ッ ク 型メ モ リ を使用 し た メ モ リ 装置の従来構成図を次に説明 す る < 第 1 A , Ί Β図 に電池パ ッ ク ア ッ プ形の メ モ リ 装置の 構成図 と 、 ダイ ナ ミ ッ ク型メ モ リ の リ フ レ ッ シ ュ動作時 に電源端子に 流れる各々 の メ モ リ の ピー ク電流波形及び 共通電源線に流れる各々 のメ モ リ の ピー ク電流波形の総 和をそれぞれ示す 。
第 1 Α図 に おいて 1 0 2 は持ち運びが容易な可股型'フ ア イ ルを構成する メ モ リ 装置、 1 04はメ モ リ 装置 と の 間で読み書きを行なう リ ーダ /ラ イ タ 装置、 1 1 0は第 1 の電源供給手段である主電源、 1 0 8はメ モ リ 装置の 電源回路、 1 1 2 は第 2の電源供給手段である情報パ ッ ク ア ッ プ用 の補助電源、 Ί 1 4は主電源 1 1 0を オ ン、 オフ するスィ ッ チ S Wを示す 。 ま た M "j 〜M 3 はメ モ リ チッ プ、 〇 は電源の髙周波雜音成分除去用 の容量、 D 1 , D 2 はパ ッ ク ア ッ プ動作に おける主電源 1 1 0 と 補助電源 1 1 2の一方の電圧低下で生ず る電流逆流の防 止用ダイ オ ー ドをそれぞれ示す 。 さ ら に 、 第 1 B図 に お いて i 〜 i 3 は横軸を時簡 tで各々 のメ モ リ の ピーク 電流波形を示す 。 ま た 、 ί ^· は共通電源線 V eeに流れる 電流波形の総和 （ = i 1 + i 2 + i 3 ) を示す 。 同図に おいて i ■! と i つ の波形は、 ある時間 に 2つ の ピー ク電 流が重なる例を示 して いる 。 それは本実施例 のダイ ナミ ッ ク型メ モ リ が自 励で リ フ レ ッ シ ュ動作 （ セルフ リ フ レ ッ シ ュ 動作状態 ） を して 、 その発振周期 にパラ ツキがあ る こ と に起因 する 。 ま た 、 「 ， 「 2 はそれぞれ主電源 1 1 0、 補助電源 1 1 2の内部抵抗であ り 、 補助電源 1 1 2 は一般 に電池であ り 、 そ の内部抵抗 r 2 は数 Ω と高 い 、 一方主電源 1 1 0 の 「 ·！ は r 2 の Ί 桁以下 と小さ い 以上か ら 、 同図 に おい て ス ィ ッ チ S W 1 4 が オ ン状態 であ る場合は内部抵抗 r が非常 に低い主電源 1 1 0 か ら各メ モ リ チ ッ プへ電流が供給さ れ、 ピー ク電流が大電 流で あ っ て も正常 に リ フ レ ッ シ ュ 動作を実行さ せ る こ と ができる 。 一方、 S W 1 4 が オ フ 状態す なわち主電源 1 1 0 の遮断状態で は 、 補助電源 1 1 2 か ら電流が供給 さ れる が こ の電源は内部抵抗 「 2 が数 Ω と高 く 、 瞬時の 放電電流能力が低い 。 こ の結果 、 メ モ リ の電源電圧 V e e が大幅低下 する 、 基板電位が大幅に 変動 す る 、 等で シス テム誤動作の原因 にな っ た 。
以上説明 し た よ う に 、 ダイ ナ ミ ッ ク 型メ モ リ はそ の ピ ー ク 電流が大であるた め 、 ポ タ ン型電池の よ う な小型の 電池で はそ の内部抵抗が大き く 、 そ の よ う な電源で は瞬 時電流供給能力 が低 く な り 、 小容量の メ モ リ 装置で あ つ て も 、 そ の情報の長期も し く は一 時的なバ ッ ク ア ッ プを 困難 に し て いた 。 ま た 、 鉛電池等の大容量電池の使用 に おい て も 、 多数個 のダイ ナ ミ ッ ク型メ モ リ が同時に リ フ レ ッ シ ュ す る よ う な大容量メ モ リ 装置のパ ッ ク ア ッ プは メ モ リ の ピ ー ク電流が重な る こ と も十分考え ら れ困難で あ っ た 。
第 2 図 に 従来のダイ ナ ミ ッ ク型メ モ リ の構成図及び リ フ レ ッ シ ュ 動作時の電源に 流れる ピ ー ク 電流波形を示す ， 図中 2 1 0 は L S I チ ッ プ 、 2 Ί 2 は メ モ リ ア レイ 、 2 1 4は X方向 ア ド レスバ ッ フ ァ 、 2 1 6 は Y方向 ア ド レスバ ッ フ ァ 、 2 1 8 はデー タ 入出力 （ 1 ノ 0 ) ノ ッ フ ァ 、 2 2 0は X方向デコ ー ダ X D、 2 2 2 は Y方向 デコ ーダ Y D、 2 2 4はデー タ の入力 Z出力信号線を各々示 す 。 ま た 2 2 6はセルフ ♦ リ フ レ ッ シ ュ用 の タ イ マ 、 ァ ド レ ス カ ウ ンタ 及ぴそれら の リ フ レ ッ シ ュ 関連制御部を 示す 。 さ ら に M Cはダイ ナ ミ ッ ク型の メ モ リ セル、 Wは メ モ リ セルを選択する ワ ー ド線で X方向に n本配置され B はメ モ リ セルの ビ ッ 卜 線で Y方向 に m本配置さ れる 。 ま た A x ; はチッ プ内の メ モ リ セルの X方向位置を決め る ア ド レス信号群、 A y ; は同 Y方向を決める ア ド レス 信号群、 1 ノ 0 ; は入出力デー タ無、 R は リ フ レ ッ シ ュ 制御信号を示す 。 この R E F信号 と して は、 直接チ ッ プ外部か ら入力 する場合も し く は内部で発生する場合 が考え ら れる 。 さ ら に V eeは電源端子、 ま た リ フ レ ッ シ ュ 動作時の電源端子 V ccに流れる ピー ク電流波形に 関す る時間 T c は リ フ レ ッ シ ュ 間隔を示す 。
一般にダイ ナミ ッ ク型メ モ リ は、 情報保持のため に メ モ リ シス亍ムが読み書きア ク セス可能な通常動作 ( 活性 状態 ） か ら待機動作 （ 非活性状態 ） モー ド に移行 し て ち 一定時間内 に情報を リ フ レ ッ シ ュ （ 再書き込み ） する必 要がある 。 m ¾ιのダイ ナ ミ ッ ク メ モ リ で は、 リ フ レ ツ シ ュ 制御信号 R E Fが活性化さ れる と通常動作か ら待機動 作に移行 し 、 チッ プ内部に組み込ま れた リ フ レ ッ シ ュ タ イマ及びア ド レス カ ウ ン タ を励起 して 、 全て の ワ ー ド線 を自動的 に頫次活性化 し 、 全メ モ リ セルの情報を リ フ レ ッ シ ュ す る 。 例 えば、 Ί M ビ ッ 卜 ♦ メ モ リ は 、 メ モ リ セ ルの情報保持時問の制約 か ら 、 その リ フ レ ッ シ ュ 周期が 一般に 8 m s に設定さ れ 、 5 Ί 2 回の リ フ レ ッ シ ュ 動作 で全メ モ リ セルを リ フ レ ッ シ ュ する よ う に 設定 さ れて い る 。 こ の場合、 一回の リ フ レ ッ シ ュ 間隔は 8 m s / 5 1 2 回で 、 約 1 5 s 毎に一度 に 2 0 4 8 セ ルを選択す る 必要があ り 、 メ モ リ の X方向 は m = 2 0 4 8 ビ ッ ト 、 Y 方向 は η = 5 Ί 2 ビ ッ 卜 と なる 。
ダイ ナ ミ ッ ク型メ モ リ は上記の よ う な情報保持動作に よ っ て待機時はもち ろ ん メ モ リ の活性状態す なわち 読み 書きア ク セ ス状態の通常動作時に おいて も 、 メ モ リ セ ル の情報保持時間の制約 か ら 、 例えば上記の場合 は 8 m s 以内 に全て のメ モ リ セ ルを リ フ レ ッ シ ュ し て いた 。
こ の結果、 基板電位が大幅 に変動 す る 、 ま た は電池で パ ッ ク ア ッ プ時に電池の 内部抵抗のた め電源電圧が大幅 低下す る 、 等でシステ ム誤動作の原因 に な っ た 。 そ こで 上記の対策 と して はデバイ ス定数を小さ く し 内部回路を 低電力化する 、 低速に駆動 する こ とで充放電電流を小さ く して 、 ピー ク電流値の低減を図る こ と 等が考え ら れた < し か し 、 こ の リ フ レ ッ シ ュ 動作時の ピー ク 電流低減対策 はメ モ リ の ア ク セ ス時間高速化 との両立を困難 に さ せる ものであ り 、 そ の電流低減の実施は困難で あ っ た 。 発明の開示 本発明の目的は D R A Mを有して 、 S R A M カ ー ト リ ッ ジ と互換性のあるメ モ リ カ ー ト リ ッ ジを提供するこ と である。
本発明の別の目 的は、 安定 した リ フ レ ッ シュ動作をさ せるこ とができ、 タ イ ミ ング精度の高い半導体記憶装置 のア クセ ス調停回路を有するメ モ リ カ ー 卜 リ ッ ジを提供 するこ とである。
本発明の別の目 的は、 通常動作に影軎を与えるこ とな く従来と周 レベルの性能を有 し、 電池パ ッ ク ア ッ プ等の 情報を保持する待機動作時に ピーク電流 レベルが低減す るメ モ リ 装置を提供する こ と にある。
本発明の別の目的は、 通常動作モー ドに従来と同一の 髙速ア ク セス時間を有し、 電池パッ クア ッ プ等の単に情 報を保持するのみの動作時すなわち待機動作モー ドでは ピー ク電流値が極めて小さ く なる半導体メ モ リ装置を提 供するこ とにある 。
本発明の別の目 的は、 かかる問題点を解決 し 、 リ ー ド ア ク セスモー ド中での リ フ レッ シ ュ を 可能 と し 、 P S R A Mでのデー タ保持を確保できるよう に した半導体メ モ リ 制御方式を提供するこ と にある。
このよう な目的を達成するための本発明のメ モ リ カ ー 卜 リ ッ ジの構成は、 D R A M と、 この D R A Mのデータ 保持するための電力を供給する電池と 、 D R A Mを リ フ レ ッ シ ュ する リ フ レッ シ ュ回路 と、 D R A M に対する外 部からのア クセ ス と リ フ レッ シュ回路のア ク セス とを調 停 する ァ ク セ ス調停回路 と 、 S R A Mの ア ク セ スを D R A Mの ァ ク セ ス に変換す る ア ク セ ス変換回路 と を備えて いて 、 外部か ら電力 の供給を受けない と き に は D R A M と リ フ レ ツ シ ュ 回路 と が電池か ら電力 の供給を受け て 動 作 し て D R A Mの記憶デー タ を保持 し 、 外部装置 に装着 さ れた と き に はそ の外部装置か ら S R A M と し て ァ ク セ スさ れ、 ァ ク セ ス変換回路 に よ り D R A Mを ア ク セ スす るあ のである
ま た 、 本発明の構成は 、 内部に電池 と セル リ フ レ ツ シ ュ 回路 と を有 し 、 外部か ら電力供給を受け て いる と さ に は供給さ れる リ フ レ ッ シ ュ 信号を受けて リ フ レ ッ シ ュ 動 作を し 、 外部か ら電力 の供給を受け ない と さ に は セルフ リ フ レ ッ シ ュ をする D R A M と 、 外部か ら供給さ れる ァ ド レ ス信号の変化を検出 し て 外部か ら供給さ れる チ ッ プ セ レ ク 卜 信号 、 チ ッ プイ ネ一ブル信号等の S R A Mをァ ク セ ス す るめ た の ア ク セ ス信号の論理 レベルを所定期間 反転さ せ る ァ ク セ ス制御回路 と を備えて いて 、 外部か ら S R A M と し て ア ク セ スさ れる あ ので ある 。
この よ ラ に 、 外部か ら の S R A Mの ア ク セ ス信号を D R A Mの ァ ク セ ス信号 に変換す る ァ ク セ ス変換回路 を設 けて いるので 、 D R A Mを用 いた メ モ リ カ ー 卜 リ ッ ジを S R A Mを用 い た メ モ リ 力一 卜 リ ツ ジ と 同様に使用 す る こ とができ 、 メ モ リ 容量の大きな S R A Mのおの と互換 性のある メ モ U カ ー 卜 リ ツ ジ を実現す る こ と がでぎ る 。
し の よ う な 目 的を達成す るた めの こ の発明の半導体記 憶装置のア クセス調停回路の構成は、 ク ロ ッ クをカ ウ ン 卜 するカ ウ ンタ と、 この カ ウ ンタ の少なく とも 2桁のビ ッ 卜 の状態に応じて アク セス許可信号の発生を許容する 期間、 そのプ リ チャ ージ期間、 リ フ レッ シュ許可信号の 発生期間、 そのプ リ チャ ージ期間の 4つの期間を割当て 2桁の ビッ 卜 の値が リ フ レ ッ シ ュ許可信号の発生期間 と して割当 て られている状態の ときに リ フ レッ シ ュ許可信 号とを発生 し 、 チッ プセ レク ト信号、 チッ プィネーブル 信号等のメ モ リ をア ク セスする信号を受け、 かつ、 2 桁 の ビ ッ ト の値がアクセス許可信号の発生を許容する期簡 と し て割当て られている状態の ときに アク セス許可信号 を発生するものである。
このよ う に、 カ ウ ンタ の値でア ク セス許可信 ^の発生 を許容する期間、 そのプリ チャ ージ期間、 リ フ レッ シュ 許可信号の発生期間、 そのプ リ チャ ージ期間の 4つ の期 間を割当てて管理する こ とによ り 、 これらのタ イ ミ ング がカ ウ ンタ によ り カ ウン タ されるク ロ ッ ク の周波数の精 度において正確に設定でき、 正確なアクセス調停ができ る。
その結果、 外部からの信号のタ イ ミ ングに対する自由 度が増 し、 ク ロ ッ ク周波数を高く する こ とに よ り 、 一定 期圜の間に リ フ レッ シ ュされる確率を増加させるこ とが できるので、 長時間のア クセスがあ っ ても、 リ フ レ ツ シ ュが欠落するこ とはなく 、 信親性の高い D R A Mを用い た S R A M機能の半導体装置を実現するこ とが可能であ る 。 そ こで 、 メ モ リ カ ー 卜 リ ッ ジの よ う に S R A M を用 い て いるもので は大容量の メ モ リ カ ー 卜 リ ッ ジ を提供で き 、 その効果が大きい 。
複数のメ モ リ チ ッ プの各々 の電源端子に 直列 に抵抗 R 並列 に C を挿入す る 。 ま た 、 電源切替回路の 切替時の過 渡状態に おいて も 、 電源電圧の降下が発生 し ない よ う に リ フ レ ッ シ ュ 動作時の第 1 の容量 C への電荷供給用 と し て共通の電源供給線 に第 2 の容量 C 2 を付加す る 。
ピ ー ク電流波形 は 、 平滑回路の 時定数 て - C R に よ り 平滑化さ れ、 その ピー ク レベルは低減さ れる 。 さ ら に 、 各々 の メ モ リ の リ フ レ ッ シ ュ 周期 の間 に 容量 C は確実 に 再充電さ れる様に す る 。 ま た 、 こ の時定数 て は電源雑音 除去、 外部か ら の影響等を考慮 し て 決める 。 そ れに よ り 各々 のメ モ リ の電源電圧は降下す る こ と がな く 、 ま た抵 抗 R の最適化に よ り 通常及び リ フ レ ッ シ ュ 動作時の電源 降下は無視できる レベルに設定できる 。 な お 、 各メ モ リ チッ プの電源端子 に抵抗 R を挿入 し た結果、 ア ク セ ス時 間遅延等若干の動作マ ー ジ ン不足は発生 す るがメ モ リ 裝 置全体 と し て微々 た る も のである 。 —方、 ピ ー ク 電流 に よ る メ モ リ 装置の誤動作の方が重要な問題で あ るが こ れ に対 し て も ま た十分動作マ ー ジ ン を持つ よ う 設計す れば 良い 。
動作モー ドを検出す る動作モー ド検出手段 に よ り 、 待 機動作モ ー ドで は 、 X 方向デコ ー ダで分割 さ れた メ モ リ セ ル配置を基に 、 ワ ー ド線で選択されるセ ル数を通常動 作モー ドよ り低滅する。
ピーク電流値の低滅は リ フ レッ シュ 時の選択セル数の 低減すなわち一度に充放電される ビ ッ 卜線の数を減らす のが効果的であ り 、 それは、 リ フ レ ッ シュ周期を一定と 考えた場合、 リ フ レッ シ ュ回数を多く し リ フ レ ッ シ ュ間 隔を短く するこ とに相当する。
しか し 、 通常動作において活性時の リ フ レッ シ ュ動作 と読み書きア クセス動作は同じ動作モー ドなのでリ フ レ ッ シ ュ間隔を短く する とメ モ リ 活性時に リ フ レ ッ シ ュ頻 度が増加 し 、 ア クセス時園が遅延しシステム的に問題と なる。 一方、 電池に よ り情報を保持する待機動作モー ド はメ モ リ に対して非活性状態であ り 、 従っ て リ フ レツ シ ュ間隔を短く してもシステムへの影響は無く 、 待機時の リ フ レッ シ ュ間隔は活性時の リ フ レッ シュ闥隔よ り短く 設定できる。
以上によ り 、 通常動作モー ドでは X方向デコ ーダ X D の出力であるヮ ー ド線につながる所定のメ モ リ セル数を リ フ レッ シュ し 、 メ モリ のアクセス時簡に影饗を与えな いよう にする。 一方、 待機動作モー ドでは動作モー ド検 出手段によるモー ド切 り替え信号で内部回路を活性化し X方向デコ ーダ X D の出力であるヮ ー ド線につながるメ モ リ セル数を低滅 し 、 ビッ ト線容量を少な く し、 その リ フ レッ シ ュ時の充放電電流すなわち ピー ク電流を低減す る。
上記目 的を達成するために、 本発明は、 リ ー ドァクセ ス モ ー ド中で発生 さ れる リ 一 ド ア ク セ ス許可信号を一定 時問幅 と し 、 該 リ ー ド ア ク セ ス許可信号 に よ る リ ー ドア ク セ スの終了 タ イ ミ ングで 読出 しデー タ を ラ ッ チ回路に ラ ッ チす る 。
P S R A M が実際に リ ー ドア ク セ スモー ド となる の は リ ー ド ア ク セス許可信号の期間で ある 。 こ の期間の終了 と とも に P S R A M は リ ー ド ア ク セ スモ ー ドか ら解除さ れるが 、 こ の解除時点か ら 読出 しデー タ は ラ ッ チさ れる か ら 、 リ フ レ ッ シ ュ を行な う こ と が可能 と なる 。 図面の簡単な説明
第 1 A 図 は従来のメ モ リ 装置の構成図 、 第 Ί B 図 はメ モ リ チッ プに流れる リ フ レ ツ シ ュ 動作時の ピー ク 電流を 示す波形図 、
第 2 A 図 は従来の半導体メ モ リ 装置のブ ロ ッ ク 図 、 第 3 図 は通常、 待機動作モ ー ド の ピ ー ク電流を示す 波形図 第 3 図は本発明 に よ る P S R A M を用 いた メ モ リ カ ー ドの回路構成を示す図、
第 4 図 は 、 ァ ク セ ス制御回路の具体例を示すブ ロ ッ ク 図 、 第 5 A , 5 B 図 は 、 ァ ク セ ス動作を示す タ イ ミ ング チ ヤ一 卜 、 第 6 図 は 、 ァ ク セ ス制御回路 に お ける ァ ク セ ス調停回路を示すプロ ッ ク 図 、 第 7 図は、 そ の ア ク セ ス 期間 につ いて の割当 て を説明す る図である 。
第 8 図 は 、 仮想 S R A M の 内部構成の一例を示す説明 図 、 第 9 図 は 、 半導体裝翳の ア ク セ ス調停回路のプ ロ ッ ク図、
第 Ί O A図は本発明のメ モ リ 装置の原理を説明するた めの回路構成図、 第 Ί 0 B図はメ モ リ チッ プに流れる リ フ レッ シュ動作時のピー ク電流を示す波形図、
第 1 1 A , 1 1 B図は リ フ レッ シ ュ制御信号に よるメ モリ 装置の具体的な制御方法を示す図、 第 1 2図は本発 明のメ モ リ 装置の具体的な応用例を示す図、 第 1 3図は 本発明に使用する電子部品の具体的な配置図、
第 Ί 4 Α , 1 4 B図はそれぞれ本発明の半導体メ モ リ 装置の原理を説明するためのプロ ッ ク図及び通常、 待機 動作モー ドのビーク電流波形を示す図、
第 1 5 A , 1 5 B図は第 1 4八図の動作モー ド検出手 段の具体例を示す図、 第 Ί 6図は本発明の半導体メ モ リ 装置を詳細に説明するためのブロ ッ ク図、
第 Ί 7図はアクセス調停部の動作を示すタ イ ミ ングチ ヤ ー 卜 、 第 1 8図は同じ く チッ プィ ネーブル信号変換部 の動作を示すタ イ ミ ングチャ ー ト 、
第 Ί 9図は本発明による半導体メ モ リ 制御方式の一実 施例を示すプロ ッ ク図、 第 2 0図はその動作を説明する ためのタ イ ミ ングチャ ー ト 、 第 2 Ί 図は本発明による半 導体メ モ リ 制御方式の他の実施例を示すプロ ッ ク図、 第 2 2 A〜 C図はその動作を示す タ イ ミ ングチャ ー トであ る。 発明を実施するための最良の形態 第 3 図 は 、 こ の発明の半導体装置を メ モ リ カ ー 卜 リ ツ ジ に適用 し た一実施例のブ ロ ッ ク 図で あ り 、 3 0 1 は 、 メ モ リ 力 ー 卜 リ ッ ジで あ っ て 、 コ ネ ク タ 3 Ί 0 を介 し て コ ン ビ ュ ー タ 等の情報処理装置 と接続さ れ、 内部に リ フ レ ッ シ ュ 回路 3 2 0 a を内蔵 し て い る疑似 S R A M ァ レ ィ （ 以下 P S R A M ) 3 2 0 を有 して いる 。
このメ モ リ 力 ー 卜 リ ッ ジ 3 0 1 は 、 外部の情報処理装 置か ら P S A M 3 2 0 が制御信号を受ける た め に コ ネ ク タ 3 1 0 のチ ッ プィ ネ ーブル信号 ( C E ) ， ァ ゥ 卜プ ッ 卜 イ ネ一ブル信号 ( 0 E ) . ラ ィ 卜 イ ネ一ブル信号
( W E ) の各制御端子 と P S R A 3 2 0 の ア ド レ ス端 子 C E , 0 £ , W E , リ フ レ ッ シ ュ ( R F S "R ) の各制 御端子 と の間 に ァ ク セ ス制御回路 3 1 9 が設け ら れ 、 さ ら に 、 各回路及び P S R A M 3 2 0 に ク □ ッ ク を供給す る ク ロ ッ ク発生回路 3 1 8 が設け ら れて いる
なお 、 P S R A M 3 2 0 は 、 内部 に セル フ リ フ レ ツ シ ュ を行う リ フ レ ッ シ ュ 回路が内蔵さ れて いて 、 外部か ら 電力供給のない状態の待機時に お い て は i ッ ク ア ッ プ電 池の電力で自動的に 内部で リ フ レ ツ シ コ が行われて デー タ が保持さ れる 。 従 つ て、 外部か ら の リ フ レ ッ シ ュ は不 要である 。 しか し 、 外部か ら電力 が供給さ れる動作状態 で は、 外か ら の り フ レ ッ シ ュ が必要 とされ、 そ の リ フ レ ッ シ ュ 要求信号は 、 こ こで は 、 HU記のァ ク セ ス制御回路 3 Ί 9 に よ り 生成さ れ -& α
3 1 2 は 、 菴源切換回路で あ っ て 、 ダイ オ ー ド等を有 していて 、 外部電源と内部電池 との切換えを行う 回路で あ っ て 、 外部の情報処理装置にメ モ リ カ ー ト リ ッ ジ 3 0 1 が接続された ときに外部の情報処理装置から P S R A 3 2 0が電源供給を受けるためにコネク タ 1 0の電源 供給端子に接続された電源供給線 3 1 0 a と P S R A M
3 2 0の電源供給端子 V eeとの間に挿入されている し の回路は、 コネク タ 3 1 0側の電源供給端子から供拾さ れる電力を P S R A M 3 2 0の電源供給端子 V に供給 し 、 この電力の供給がない ときに電池 3 Ί 1 から電力の 供給を受けて、 それを P S R A M 3 2 0の電源供給端子 V eeに電力を供給する。
3 1 3 は、 コネク タ 3 1 0の電源供給信号線 3 1 0 a に接続されて、 その電圧を検出する電圧検出回路であ つ て 、 その検出出力がモー ド切換回路 3 1 7 に送出される モー ド切換回路 3 1 7 は、 この検出出力 に応じて外部の 情報処理装置にメ モ リ カ ー ト リ ッ ジ 3 0 1 が接続さ れて いるか否かを判定 して、 それに応じ たモー ド信号をァク セス制御回路 3 1 9 に送出する。
3 5 は、 ア ド レスバッ フ ァ であ っ て 、 外部の情報処 理装置から P S R A M 3 2 0がア ド レス信号を受けるた めにコネク タ 3 1 0のア ド レス信号線 3 1 0 b と P S R A M 3 2 0のア ド レス端子 A d d 「 との間に挿入されて いる。 なお、 コネク タ 3 1 0の ア ド レス信号線 3 1 0 b は、 デコ ーダ 3 1 4 とアク セス制御回路 3 1 9 にも接続 されて いて 、 ア ド レスのデコ ー ド出力がア ク セス制御回 路 3 1 9 に 入力 さ れて ア ク セ ス制御 回路 3 1 9 が起動さ れる 。
3 1 6は 、 デー タ を入出力 す る た めのデー タ バ ッ フ ァ で あ っ て 、 外部の情報処理装置 と P S R A M 3 2 0 と の P でデー タ の授受を行う た め に コ ネ ク タ 3 1 0のデー タ 信号線 3 1 0 d と P S R A M 3 2 0のデ ー タ 端子 1 ノ 0 と の間 に挿入さ れて いる 。
こ こで 、 ア ク セ ス制御 回路 3 1 9 は 、 第 4図 に示す よ う に 、 その内部に ア ク セ ス調停 （ access arbitration) 回路 4 1 9 a と 、 チッ プ イ ネ一ブル信号変換回路 4 1 9 b 、 そ して リ フ レ ッ シ ュ タ イ マ 4 1 9 c とを有 して いて 、 ア ド レス信号 と 、 コ ネ ク タ 3 1 0の制御信号線 3 1 0 C か ら チ ッ プイ ネ一ブル信号 ( C ) . ア ウ ト プ ッ ト イ ネ 一ブル信号 （ ) ， ラ イ 卜 イ ネ 一ブル信号 （ ) の 各制御信号 とを受ける 。
ア ク セ ス調停 （ access arbitration) 回路 4 1 9 a は 、 例 えば、 出力 の フ ィ ー ドバ ッ ク 回路 に遅延回 路 （ Delay ) 4 0 5 a , 4 0 5 bが挿入さ れた N A N D回路 4 0 6 a , 4 0 6 bか ら なる R — S フ リ ッ プ フ ロ ッ プで あ っ て 、 N A N D回路 4 0 6 aの出力 が P S R A M 3 2 0 に対する ア ク セ ス許可信号 （ A C C E S S ) と さ れ、 N A N D回 路 4 0 6 bの出力 が P S R A M 3 2 0に対す る リ フ レ ツ シ ュ 許可信号 （ R E F R E S H ) とさ れる 。 そ し て 、 外 部か ら供給さ れるチ ッ プィ ネ ーブル信号 ( C ) と リ フ レ ッ シ ュ タ イ マ 4 1 9 Cか ら の リ フ レ ッ シ ュ 要求信号 ( R F S H ) の いずれか先に入力 さ れた信号で他方をデ スィ ネ ーブル と する 。
なお 、 ア ク セ ス許可信号は 、 チッ プイ ネ一プル信号変 換回路 4 1 9 bのゲー 卜 问路 40 4に加 え ら れて 、 変換 さ れたチ ッ プィ ネーブル信号 （ C E p ) のゲー 卜 信号と さ れる 。
チッ プイ ネ一プル信号変換回路 4 1 9 bは 、 コ ネ ク タ 3 1 0か ら S R A Mの タ イ ミ ング入力 さ れた チッ プ イ ネ 一プル信号 （ C E ) を疑似 S R A Mに従っ たチッ プイ ネ 一プル信号に変換する回路であ っ て 、 図示する よう な構 成を採る 。
と ころで 、 通常、 S R A Mで は、 チ ッ プィ ネーブル信 号 （ C IH ) ( 或はチッ プセ レ ク ト （ C S ) 、 こ れはチッ ブイ ネーブル信号に含めて以下説明する ） が L OWレべ ル （ 以下 " L " ) 固定であれば、 ア ド レス信号を変化さ せる こ と に よ り 所定のア ド レスか ら のデー タ の読出 しが 可能で あ る し か し 、 疑似 S R A Mで は、 ク ロ ッ ク ドイ ン タ フ エ ー スで読出を行な う ため 、 チッ プィ ネ ーブル信号
( C E ) を ク ロ ッ ク にする必要がある 。 なお 、 第 5 A図 に示すの が S R A Mのデー タ 読出 し の際の ア ク セ スであ つ て 、 A d d rがア ド レス信号の タ イ ミ ング 、 C Eがチ ッ プィ ネーブル信号であ っ て 、 ア ド レス信号が変化 して こ れが " L " に維持さ れて いる 。 はア ウ ト プッ トィ ネーブル信号であ っ て 、 これも " し " に維持さ れて いる そ こで 、 チッ プイ ネ一プル信号変換回路 4 1 9 bの読 出 し を動作を説明 す る と 、 第 5 B図 に 示す よ う な タ イ ミ ング と な り 、 こ れが疑似 S R A Mの ア ク セ ス タ イ ミ ング であ る 。 5 B図 に おいて 、 A d d rが ア ド レ ス信号の タ イ ミ ング 、 C E p がチ ッ プイ ネ一プル信号で あ り 、 ア ド レス信号の変化 に応 じ て 所定の幅の ク ロ ッ ク 信号 と して メ モ リ のプ リ チ ャ ー ジ に必要な一定期 間 t p だけ H I G H レ ベル （ 以下 " H " ) に維持 さ れて か ら " L " と なる
0 E p は ア ウ ト プ ッ ト イ ネ一プル信号であ っ て 、 ァ ド レ ス信号が変化 し て も " L " に維持さ れて いるので 、 S R A Mの ア ク セ スがそ の ま ま 使用 で き る 。 な お 、 こ こ での ア ド レス信号 は ア ド レス信号線 3 1 0 bか ら受ける 。
ま た 、 W はラ イ 卜 イ ネ一プル信号であ っ て 、 これ は 、 読出 し時に は 、 ア ド レス信号が変化 し て も " H " に 維持さ れて いる 。 なお 、 I / O は 出力 デ ー タ で あ つ て 、 C E p の立下が り か ら チ ッ プィ ネ ーブル信号ァ ク セ ス t eQの期間 の後に有効 と して 示す期間が有効デー タ の 存在する期間で ある 。
そ こで 、 前記のチ ッ プィ ネ ーブル信号変換回路 4 1 9 bは 、 第 4図 に示す よ う に 、 ア ド レス信号の変化を検出 して チ ッ プイ ネ一プル信号 ( C E p ) を発生す る回路で あ っ て 、 ア ド レス信号の各桁の ビ ッ ト とその遅延信号の それぞれの E X O R回路 2 a , 2 b , 2 nに よ り排他論理和を採り 、 これ ら の信号 と 、 S R A Mを外 部か ら ア ク セ ス す るも の と し て の外部か ら の チ ッ プ イ ネ 一ブル信号 （ 〇 E ) と を O R回路 4 0 3で論理和を採る こ と に よ り 、 ア ド レス信号が変化 して E X O R回路 2 a 2 b , · ♦ ♦ · ， 2 nが動作し、 この動作期間 （前記の t p ) に対応して " H " の信号を発生 し、 " L " に戻る チップイ ネ一プル信号 （ G ) を O R回路 403の出 力 と して得て、 これがゲー ト回路 404を介 して P S R
A M 2 0のチップィネーブル端子 （ C E ) に加える 。 な お、 " H，， の期間は、 遅延回路を挿入した り 、 さ ら に論 理和を採る こ と によ っ て調整する こ とができ、 チッ プィ ネーブル信号が有意となる立下が り タイ ミ ングは調整可 能である。
さて 、 メ モリ カ ー 卜 リ ッ ジ 3 0 1 がコネク タ 3 1 0を 介して情報処理装置に装着された ときに、 アク セス制御 回路 3 1 9は、 モー ド選択回路 3 1 7から接続モー ド信 号を受け、 かつ、 このモー ド信号が外部装置に接続され た状態を示 している ときにおいて 、 外部の情報処理装置 から ア ク セスされるア ド レス信号がメ モ リ カ ー 卜 リ ッ ジ 3 0 1 を選択している ときに 、 そのア ド レス信号がデコ ーダ 3 1 4でデコ ー ドされ、 このデコ ーダ 3 1 4か ら の 信号を受けてそのチッ プィネーブル信号変換回路 4 1 9 bが動作 して情報処理装置から チッ プィネーブル信号
( G E ) を受ける と、 第 5 B図に示すようなタ イ ミ ング でチッ プィ ネーブル信号 ( C E p ) を発生する
そこで、 前述のよう に 、 チッ プィ ネーブル信号 （ C E ) を受ける と、 ア ド レス信号 A d d rの変化を検出 して 、 この変化のタ イ ミ ングか ら一定期間 " H " とな り " L " に戻る 、 第 5 B図 に示す チ ッ プイ ネ一ブル信号 ( C E p ) に変換 し て ア ク セ ス調整回路 4 1 9 aの前記の ア ク セ ス 許可信号が発生 し て いる と き に 、 P S R A M 3 2 0の C E端子 に送出 す る こ と ができる 。
そ の結果、 デー タ バ ッ フ ァ 3 1 6は 、 チ ッ プイ ネ ーブ ル信号 ( C E p ) の立下が り か ら チ ッ プイ ネ一ブル信号 ア ク セ ス t eQの期間 の後 に イ ネ一ブル信号 eを受け て 、 S R A M 3 2 0の I ノ 0端子か ら送出さ れる有効なデー タ を記憶す る 。 な お 、 こ の と き 、 外部か ら送出 さ れる ラ ィ 卜 ィ ネ ーブル信号 （ " H " ) は 、 そ の ま ま ラ イ 卜 イ ネ 一ブル信号 （ W E ) と し て P S R A M 3 2 0の
P W E端 子 に送出さ れる 。
と こ ろで 、 こ の メ モ リ カ ー 卜 リ ッ ジ 3 0 1 に対す る書 込み動作 は 、 ラ イ 卜 イ ネ一プル信号 ( W E ) が " H " か ら " L " に さ れる タ イ ミ ングに 応 じ て書込みが行われ、 こ れは 、 S R A Mの場合 と同様であ る の でそ の説明 を割 愛する 。
こ の よ う に し て 、 ア ク セ ス調停回路でメ モ リ のプ リ チ ヤ ー ジ に必要な期 間 を確保 し て か ら チ ッ プイ ネ ー プ
P
ル信号を " L " と し 、 ア ド レ ス ク ロ ッ ク に よ る ア ク セ ス を C E ク ロ ッ ク に変換 し 、 ま た 、 一定期間 t e。の期間を 確保 し てか ら 有効 なデー タ をデー タ バ ッ フ ァ 1 6に 格納 する こ と がでぎる 。
次に 、 ア ク セ ス制御 回路 の他の具体例 につ いて 説明す る 。 第 6図 は、 内部 に セルフ リ フ レ ッ シ ュ 回路を内蔵する P S R A M 3 2 0ばかり で はな く 、 D R A Mに対 し て ァ ク セ ス調停ができる よ う なア ク セ ス調停回路の具体例を 示 して いて 、 リ フ レ ^ シ ュ許可信号 と ア ク セ ス許可信号 が外部装 ( 内部の ク ロ ッ ク発生回路 3 1 8の ク ロ ッ ク でも可 ） か ら送出さ れる ク ロ ッ ク信号で制御できるもの である 。
第 6図 に示す ア ク セ ス調停回路 6 3 0は、 カ ウ ン タ 6 2 1 とデー タ ラ ッ チフ リ ッ プフ ロ ッ プ （ D— F Z F ) 6 2 2 とを有 して いて 、 メ モ リ カ ー ト リ ッ ジ 3 0 1 が装着 さ れる外部装置 （ 或はメ モ リ カ ー 卜 リ ッ ジ 3 0 1 に 内蔵 された ク ロ ッ ク発生回路 3 Ί 8 ) か ら ク ロ ッ ク 入力端子 6 2 6に ク ロ ッ ク を受け、 前記カ ウ ン タ 6 2 1 が こ の ク ロ ッ ク を カ ウ ン 卜 して 、 その カ ウ ン 卜値に応 じて動作す る 。
カ ウ ン タ 6 2 1 は、 ク ロ ッ ク端子 （ G K ) に 、 例えば 5 0 n s程度の周期の ク ロ ッ ク を受け 、 ア ク セ ス許可信 号の発生を許容する期間 、 そのプ リ チャ ージ期間 、 リ フ レ ッ シ ュ許可信号の発生期間、 そのプ リ チャ ー ジ期間の 4つ の期間を確保するための n進の カ ウ ン タである 。 そ こで 、 こ の カ ウ ン タ 6 2 1 の出力 の う ち 、 Q j^ の出力 が 2入力 O Rゲー 卜 6 2 3 と 3入力 O Rゲー 卜 6 2 4の それぞれの第 Ί の入力 に送出され、 カ ウ ンタ 6 2 1 の出 力 の う ち 、 Q n の 出力 がイ ンパ ー タ 6 2 3 aを解 し て 0 Rゲ一 卜 6 2 3の第 2の入力 に加え られて いる 。 ま た 、 Q n の 出力 は 、 イ ンパ ー タ を介す こ と な く 、 O Rゲ ー ト 6 2 4の第 2 の入力 と O R回路 6 2 5 の第 1 の入力 にも 加 え ら れて い る 。
O Rゲー ト 6 2 3 は 、 負諭理出力 （ L O Wレベル （ 以 下 " L " ) を有意 と する （ negative logic ) 回路であ つ て 、 カ ウ ン タ 6 2 1 の出力 の 出力 と イ ンパー タ 6 2 3 aを介 して カ ウ ン タ 6 2 1 の Q n 出力 を受け 、 力 ゥ ン タ 6 2 1 の出力 の Q n^ の 出力 が " L " で 、 Q n 出 力 が " H " の と き に 、 そ の 出力 に 負論理の リ フ レ ッ シ ュ 許可信号 （ R E F R E S H , ' ' L " ) を発生す る 。 すな わち 、 カ ウ ン タ 6 2 1 の Q J^ Q n の値が " 0 , 1 と な っ て い る間 は リ フ レ ッ シ ュ 許可信号が発生す る 。
0 Rゲー 卜 6 2 4も周様に負論理出力 を有意 と
( negat i ve logic) す る回路で あ っ て 、 入力 端子 2 7 を 介 して 入力 さ れたチ ッ プィ ネ ーブル信号 （ C E ) を第 3 の入力 に受け 、 " し " の出力 を発生 す る が 、 それは 、 力 ゥ ン タ 2 1 の Q n- 1 及び Q n 出力 の値が と も に " 0 " と な っ て いる と きで ある 。 し た が っ て 、 これ ら 出力 が " 0 と な っ て いない期間で は 、 こ れ ら いず れかの出力 が H I G H レベル （ 以下 " H " ) と な っ て いる ので 、 た と えチ ッ プィ ネ ーブル信号 （ C E ) を受け て いて も 、 負論理の ア ク セ ス許可信号 ( A C C E S S ) は発生 し ない 。 言い 換えれば 、 カ ウ ン タ 6 2 1 の , Q n の値が と も に " 0 " と な っ て いる間 に おいて ア ク セ ス許可信号が発生 す る 。 O R回路 6 2 5は 、 カ ウ ン タ 6 2 1 の Q n 出力 と O R 回路 6 2 4か ら の ア ク セ ス許可信号 と を受けて 、 そ の 出 力 を D— F / F 6 2 2の D端子 に送出す る 。
D— F Z F 6 2 2は 、 ク ロ ッ ク 端子 （ C K ) に ク ロ ッ ク 入力端子 6 2 6か ら ク ロ ッ ク を受け 、 O R回路 6 2 5 の出力 を ラ ッ チする回路で あ っ て 、 こ のラ ッ チデー タ が " 0 " にな っ た とき に 、 その Q出力 が " H " か ら " L " とな り 、 Q出力の立下が り で ある " H " か ら " L " に変 わる タ イ ミ ングで カ ウ ン タ 6 2 1 を リ セ ッ 卜 する 。 そ こ で 、 カ ウ ン タ 6 2 1 は " 0 " か ら再ス タ ー 卜 する 。 こ の 再ス タ ー 卜 時点では、 カ ウ ン タ 6 2 1 の , Q n の 値が " 0 " となるのでチッ プイ ネ一プル （ C E ) が発生 し た と きに は、 0 Rゲー 卜 6 2 4を通過 し て アク セ ス許 可信号が発生する 。
以上の関係をま とめる と 、 ア ク セス許可信号 と リ フ レ ッ シ ュ信号 との関係は第 7図 に示す よ う に なる 。
こ こで 、 カ ウ ン タ 6 2 1 をア ッ プカ ウ ン タ と し 、 途中 での リ セ ッ 卜 を考えなけれぱ 、 カ ウ ン タ 6 2 1 の Q n— i Q n の カ ウ ン十値は、 " 0 , 0 ,， ， " 1 , 0，， ， " 0 , 1 " " *1 " " 0 , 0 " の） に変化する 。
そ こで 、 カ ウ ン タ 6 2 1 の Q n . Q n の値が " 0. 0 " と な っ て いる期藺 ( こ れは " 0 , 0 " とな っ て か ら " 1 , 0 " までの圜、 以下同様である 。 ） は、 ア ク セ ス 許可期間 とな り 、 この期間 に チッ プセ レ ク 卜 信号が " し とな っ た とぎに ア ク セ ス許可信号が発生す る 。 ま た 、 Q η-1 , Q η の値が " 0 , Ί " と な っ て い る期 間 は 、 リ フ レ ッ シ ュ 許可期圜 と な り 、 こ の期圜 に チ ッ プセ レ ク ト 信号が " L " と な っ て も ア ク セ ス許可信号 は発生せず に リ フ レ ッ シ ュ 許可信号のみが有効なも の と し て 発生す る そ し て 、 カ ウ ン タ 6 2 1 の Q , Q η の値が " 1 , 0 と な っ て いる期間 は 、 ア ク セ ス許可信号に 対 する プ リ チ ヤ ー ジ期間 と な り 、 Q η_ , Q η の値が " 1 , 1 " と な つ て いる期間 は 、 リ フ レ ッ シ ュ 許可信号に対す るプ リ チ ヤ ー ジ期間 と な る 。
こ こで 、 Q η_ , Q n の値が " 0 , 0 " か ら " 1 , 0 に変わる手前で ア ク セ ス許可信号が発生 し た と き に 、 プ リ チ ャ ー ジ期間が不足 す る こ と が考え ら れる 。 こ れを 防 止す るた め に 、 チ ッ プセ レ ク ト 信号が " L " と な っ た と き に D — F Z F 6 2 2 を介 し て カ ウ ン タ 6 2 1 を リ セ ッ 卜 し て 、 " 0 " か ら再び カ ウ ン 卜 す る よ う に す る 。 こ れ が D — F Z F 6 2 2 と O R回路 6 2 5 と を設け て カ ウ ン タ 6 2 1 に リ セ ッ 卜 をかける第 1 の理由である 。 ま た 、 Q n-1 , Q n の値が " 1 , 1 " か ら " 0 , 0 " に 変わ つ た と き に は、 カ ウ ン タ 6 2 1 を リ セ ッ ト し て 最初か ら 力 ゥ ン タ 6 2 1 を ス タ ー 卜 さ せ る 。 こ れが D — F Z F 6 2 2 と O R回路 6 2 5 と を設けて O R 6 2 5 を介 し て カ ウ ンタ 6 2 1 に リ セ ッ ト す る第 2 の理由であ る 。 な お 、 Q η_·, , Q η の値が " 1 , 0 " とな っ て いる期間 が十分 に あれば、 プ リ チ ャ ー ジ期間が採れるので前記の よ う な チ ッ プセ レ ク ト 信号 に よ る リ セ ッ ト は不要で あ り 、 さ ら に 、 ア ク セ ス許可期間を十分 に採る よ う に し 、 カ ウ ンタ 6 2 1 を循環す る カ ウ ン タ と すれば 、 やがて その値が " 0 " に戻る ので カ ウ ン タ 6 2 1 の Q p の出力 に よ る リ セ ッ 卜 も不要で ある 。
この よ う に して 、 ア ク セ ス許可信号は、 カ ウ ンタ 6 2 1 の Q η_·! 桁が " Ί " とな っ た と き に は次 に Q η 桁、 Q η 桁が " 0 , 0 " に セ ッ ト される ま での間その発生が 阻止される 。 そ して 、 この阻止されて いる期藺を リ フ レ ッ シ ュ 期 間許可及びプ リ チャ ー ジ期 間 と し て割当 て る こ とができる 。 同様に 、 ア ク セ ス許可信号が発生 した とき に は、 カ ウ ン タ が リ セ ッ 卜 さ れる ので、 カ ウ ン 卜 開始の " 0 " か ら " 0 , 0 " まで は、 ア ク セ ス許可期間 とな り リ フ レ ッ シ ュ 許可期間 と し て は、 " 0 , Ί " に なる まで の期間 はその発生が阻止さ れる 。
すなわ ち 、 外部か ら供給される ク ロ ッ ク を カ ウ ン タ に よ り 分周する こ と に よ っ て リ フ レ ッ シ ュ 許可信号
( R E F R E S H ) とア ク セ ス許可信号 （ A C C E S S ) とを独立に発生す る よ う にする こ とができる 。
こ こ で 、 ク ロ ッ ク周波数を高く すれば、 チッ プイ ネ一 プル信号が長時間続いて も 、 リ フ レ ッ シ ュ許可信号が発 生す る確率が高 く な り 、 かつ 、 従来よ り も リ フ レ ッ シ ュ 発生周期を短 く 設定する こ とができるので 、 従来の リ フ レ ッ シ ュ期間の間 に は、 確実に 1 回以上の リ フ レ ッ シ ュ させる よ う にする こ とができるので 、 ア ク セ スが頻繁に 行わ れて も 、 その合間 に お い て リ フ レ ッ シ ュ さ れるので 、 従来の よ う な リ フ レ ッ シ ュ がさ れな く な る期間が続 く よ う な こ と は な く な る 。
な お 、 こ の ア ク セ ス調停回路で は 、 カ ウ ン タ の 2 つ の 桁の値に よ り ア ク セ ス許可期間 と リ フ レ ッ シ ュ 許可期 間 と これ ら に対するプ リ チ ャ ー ジ期閻を割当 て て いるが 、 4 つ 以上の期間 の割当 て が ^能であ ればよ い ので 、 こ の 桁は 2 以上で あ っ て よ く 、 2 桁に 限定さ れるもので はな い
カ ウ ン タ は 、 ア ッ プカ ウ ン タ と し て いる が 、 こ れは 、 ダ ウ ン カ ウ ン タ であ っ て も よ く 、 こ こ に挙げた形式の 力 ゥ ン タ に 限定さ れるもので はな い 。
ま た 、 カ ウ ン タ が カ ウ ン 卜 す る ク ロ ッ ク と し て外部か ら ク ロ ッ ク を得て いるが 、 こ の ク ロ ッ ク は 、 マ イ ク ロ プ 口 セ ッ サの内部で使用 し て いる ク ロ ッ ク 、 或はそ のマ シ ンサイ ク ルに対応 して発生す る ク ロ ッ ク 、 さ ら に 、 マ イ ク ロ プ ロ セ ッ サ に供給さ れる ク ロ ッ ク発生 回路 か ら得 ら れる制御基準 と して の ク ロ ッ ク 等を利用 する こ と ができ る 。
以上説明 して きたが 、 実施例で は 、 P S R A M の例を 挙げて い る が 、 R A M外部で メ モ リ カ ー ト リ ッ ジ内部に リ フ レ ッ シ ュ 回路を設け れば、 P S R A M の内部のセ ル フ リ フ レ ッ シ ュ 回路 は不要であ り 、 P S R A M に 換え て D R A M を用 いる こ とがで きる 。 した が っ て 、 こ の発明 は 、 D R A M と リ フ レ ッ シ ュ 回 路 と を有 す る メ モ リ カ ー 卜 リ ッ ジ構成 と し て も よ い 。 な お 、 こ の場合 、 実施例の チッ プ イ ネ一プル信号変換回路 4 1 9 bは 、 S R A Mの ア ク セ ス を D R A Mの ア ク セ ス に変換する ア クセス変換 回路 を使用 する 。
な お 、 この明細書に おけるメ モ リ カ ー 卜 リ ッ ジ に は 、 カ ー ド状のも のであ っ て も よ く 、 その名称がメ モ リ カ ー ドある い はカ セ ッ 卜 メ モ リ と呼ぷあのも含ま れるも ので あ る 。
以上の説明か ら理解できる よ う に 、 この発明 に あ っ て は 、 外部か ら の S R A Mの ァ ク セ ス信号を D R A Mの ァ ク セ ス信号に変換するア ク セ ス変換回路を設けて いる の で 、 D R A Mを用 いた メ モ リ 力一 卜 リ ツ ジを S R A Mを 用 いた メ モ リ カ ー 卜 リ ッ ジ と同様に使用 する こ とができ メ モ リ 容量の大きな S R A Mのもの と互換性のあ る メ モ リ カ ー 卜 リ ッ ジを実現する こ とがでぎる
第 8 図 は、 別の実施例 に よる半導体裝置の 内部構成を 示すも のであ っ て 、 8 0 1 は 、 その D R A Mメ モ リ セ ル マ 卜 リ ッ ク スであ る 。 8 0 2 aは 、 その Xデコ ーダ系の ロ ウ ア ド レスラ ッ チ回路 、 8 0 2 b はその Xデコ ー ダ 、 8 0 3 aはその Yデコ ーダ系の カ ラムァ ド レス ラ ッ チ回 路 、 8 0 3 bはその Yデコ ー ダ、 8 0 3 c は書込み回路 8 0 3 d はセ ンス ア ンプで あ る
その動作 と して は 、 外部か ら のア ド レス信号がァ ド レ スバ ッ フ ァ 8 0 4に —旦格納さ れ、 それが ロ ウ方向 と 力 ラ ム方向 に分割さ れ、 ロ ウ ア ド レスラ ッ チ回路 8 0 2 a と カ ラ ム ア ド レスラ ッ チ回路 8 0 3 a と にそれぞれ格納 さ れる 。 こ れ ら に格納 さ れたデー タ は 、 そ れぞれのデコ ー ダでデコ ー ドさ れ、 書込みの と き に は書込み回路 が タ イ ミ ングコ ン ト ロ ー ラ 8 0 6 に よ り 制御さ れ 、 1 0回 路 8 0 5 か ら受け た デー タ を X , Yデコ ー ダ 8 0 2 b , 8 0 3 bでデコ ー ド し てマ 卜 リ ッ ク ス の交点の位置に Ί ビ ッ 卜 のデー タ を書込む 。 読出 し の場合の動作 はそ の逆 と なる 。
8 0 7 は 、 リ フ レ ッ シ ュ ア ド レス カ ウ ン タ であ っ て 、 タ イ ミ ングコ ン ト ロ ー ラ 8 0 6か ら の信号 に 応 じ て リ フ レ ッ シ ュ サイ クル （ リ フ レ ッ シ ュ 期間 ） に リ フ レ ッ シ ュ の タ イ ミ ング に合わせ て Xデ コ ーダ系を ロ ウ の数だけ顆 次スキ ャ ン して い く 。 そ れに応 じて リ フ レ ッ シ ュ サイ ク ルで は タ イ ミ ングコ ン ト ロ ー ラ 8 0 6 に よ り サイ ク ル読 出 しが行われて D R A Mメ モ リ セルマ 卜 リ ッ ク ス 8 0 1 が リ フ レ ッ シ ュ さ れる 。 な お 、 こ の リ フ レ ッ シ ュ の タ イ ミ ン グは 、 リ フ レ ッ シ ュ タ イ マ 8 0 8 に よ り 周期的に発 生す る リ フ レ ッ シ ュ 要求信号 （ R F S H ) を タ イ ミ ング コ ン ト ロ ー ラ 8 0 6が受けて 行われる 。
ま た 、 タ イ ミ ングコ ン ト ロ ー ラ 8 0 6 は 、 チ ッ プイ ネ 一デル （ C E ) , ア ウ ト プ ッ ト イ ネ一ブル （ O E ) , ィ 卜 イ ネ一 ドル （ W E ) 等の信号を外部回路か ら受け て 動作す るが 、 こ の場合 に， D R A Mメ モ リ セ ルマ 卜 リ ッ ク ス Ί に対 して外部回路か ら受け るチ ッ プィ ネ ーブル
( C E ) と リ フ レ ッ シ ュ タ イ マ 8 0 8 か ら受け る リ フ レ ッ シ ュ 要求信号 （ R F S H ) と の ア ク セ ス の競合を管理 するために ア クセス調停回路 8 0 9を内蔵 して いる。 第 9図に示すア ク セス調停回路 9 0 0は、 出力のフ ィ ー ドパ ッ ク 回路に遅延回路 （ D e I a y ) 9 1 0 a , 9 1 0 bが挿入された N A N D回路 9 0 9 a , 9 09 bか らなる R— Sフ リ ッ プフ ロ ップであ っ て 、 N A N D回路 9 0 9 aの出力が D R A Mメ モ リ セルマ 卜 リ ッ クス 8 0
1 に対するアクセス許可信号 （ A C C E S S ) とされ、 N A N D回路 9 09 bの出力が D R A Mメ モ リ セルマ 卜 リ ッ クス 8 0 1 に対する リ フ レ ッ シュ許可信号
( R E F R E S H ) とされる。
第 1 0図に本発明の別の実施例を示す。 周図はメ モリ 装置の構成図、 及びダイ ナミ ッ ク型メ モ リ ♦ チップの リ フ レッ シ ュ動作による ピー ク電流波形を示す図である。 周図において 1 0 0 2は可般型フ ァ イ ルを構成するメ モ リ 装置、 1 004はメ モ リ 装置との間で読み書きを行な う リ ーダ /ライ タ装置、 1 00 6はメ モ リ チッ プ 〜 M 3 及び各々のメ モ リ の電源端子に付加され fc平滑回路 からなるメ モ リ 部、 1 0 08は補助電源、 主電源及ぴ電 源切替回路からなる電源部を示す。
各々のメ モ リ チップの リ フ レッ シ ュ動作時の ピーク電 流波形は周図下の様にな り 、 メ モ リ チッ プ M i の ピーク 電流波形 i は容量 Cに充電された電荷から供給され、 リ フ レッ シュ周期の非活性期間中に Cは再充電される。 このため共通電源線 V ee側から見た電流 i ' の電流波 形 レベルは i に比べ平滑化され、 その レベルは低減す る 。 ま た他の メ モ リ チ ッ プの ピー ク 電流波形 レベル
i 2 ' . i 3 ' も同様 に低減す る 。 従 っ て 、 ト ー タ ルの 電流波形 レベル i t ' は第 1 図の従来例 に比べ低滅さ れ 補助電源 1 0 1 2 の内部抵抗に よ る電源電圧降下を小さ く す る こ と ができ る。
こ の時の容量 G の値は リ フ レ ッ シ ュ 周期内 に再充電が 十分 に達成でき る時間及び ピー ク 電流を十分補充でき る 電荷量、 ま た電源雑音除去の役割を考え設定さ れる 。 従 つ て 、 時定数 て = Cォ、 R は リ フ レ ッ シ ュ 周期 に 比べ十分 短 く かつ リ フ レ ッ シ ュ 動作時の ピー ク電流波形 レベルを 低減でき る最適値を求める 。 ま た 、 抵抗 R は書き込み / 読み出 し の ア ク セ ス活性動作 と リ フ レ ッ シ ュ 動作中 に電 圧降下を十分無視できる範囲で決定さ れる 。 例 えば、 リ フ レ ッ シ ュ 動作時の発振周期が の場合は 、 1 桁 の余裕をもつ 以内の充電時間 を取 り 、 C = 0 , 1 〜 0 . 5 / F , R = 5 〜 1 0 Q程度 と し て 、 電圧降下を メ モ リ チッ プの最大 ピー ク 電流 レ ベルで 0 . 2 V 以下程 度に抑 える こ と に よ り 、 内部誤動作を無 く す よ う に す る ， な お 、 第 2 の容量 C。 は電源切替回路の切替時の過渡状 態に おいて も 、 リ フ レ ッ シ ュ 動作時の第 1 の容量 C への 電荷供給が必要で あ り 、 そ の容璗 C 2 は使用 し た チ ッ プ 数掛け る容量 〇 の値よ り 十分な容蠆を有す れば良い 。
以上 、 実施例 は各メ モ リ チ ッ プ独立に直列 に配置 した 抵抗 R と 並列 に 配置 し た容量 C に よ り ピ ー ク 電流波形を 平滑化す る こ とで 、 通常の メ モ リ 裝置構成の小変更で ピ ー ク電流低減を達成するものである。 なお、 同図は各々 のメ モ リ チッ プが自励の発振器で リ フ レッ シュ動作 （ セ ルフ リ フ レ ッ シュ動作） を行なう ため、 メ モ リ を多数個 使用する場合は同図の ピー ク電流 i i , ί 3 の よう に時 間的に波形が重なる場合が考え られる。 従っ て 、 抵抗 R 及び容量 Cの値は最悪条件である 3つのピーク電流波形 の重な り 、 すなわち総和を考慮 し設計すれば良い。 ま た こ こではメ モリ L S I チッ プの外部に G , Rによる平滑 回路を設けた場合を説明 したが、 C , Rはチッ プ内部に 予め配置するこ とも可能であ り 、 この場合はメ モリ 装置 の面積を C Rの占有面積分低減できる。
第 Ί 1 A , Bに第 1 0図の平滑回路を用いた別の実施 例を示す。 1 1 A図の 1 1 3 2は リ フ レツ シ ： L制御回路 1 1 2 6は電源遮断検出信号等よ り作られる リ フ レツ シ ュ動作活性信号、 1 1 2 8は発振回路及びタ イマ、 1 1
3 0はカ ウ ンタ をそれぞれ示す。 また 、 0 REF 〜 0 REF は周カ ウ ンタ 1 1 3 0の出力であ り 、 メ モ リ の リ フ レ ツ シュ制御信号である。 さ ら に Ί 1 0 6はメ モ リ チッ プ
1 〜 M , 及び各々 のメ モ リ の電源端子に付加された平 滑回路からなるメ モ リ 部を示す 。 第 Ί 0図では各々のメ モ リ チッ プが自励の発振回路で リ フ レッ シ ュ動作 （ セル フ リ フ レ ッ シュ動作） を行な っ た場合を示した 。 しか し メ モ リ を大容量化した場合は、 先の実施例によ り ピーク 電流を平滑化 しても多数のメ モ リ の ピーク電流が重な り 結果と して大電流化する こ とも考え られる。 そ こで第 Ί B図 に示す よ う に各メ モ リ の リ フ レ ッ シ ュ 制御信号
( Φ RE F 〜 0 REF ) を メ モ リ 装置内部で 時間的 に頫次制
1 n
御 する 。 こ れに よ り 、 ピー ク 電流波形の総和 i t " は ピ ー ク 電流波形 （ i ^j 〜 i n ) の重な り が な く な り 、 大電 流に よ る メ モ リ 装置の誤動作を防止できる 。
さ ら に 、 本実施例 は 、 例 えばメ モ リ 装置を メ モ リ チ ッ プ 8個で 1 つ のメ モ リ ュニ ッ 卜 と し 、 それぞれの メ モ リ ュニ ッ ト を上記の リ フ レ ッ シ ュ 制御信号 Φ RE F 〜 f^F
1 n で起動 をかける 。 こ れに よ り 個々 の メ モ リ ユニ ッ ト 間 は ピー ク電流の重な り を防止できる 。 従 っ て 、 こ の方法で は メ モ リ ュニ ッ 卜 のみ制御 す れば良い こ と に な り 、 大容 量のメ モ リ 装置であ っ て も リ フ レ ッ シ ュ 制御信号の本数 低減 と リ フ レ ッ シ ュ 制御 回路を簡単化でき 、 パ ッ ク ア ツ プ時の リ フ レ ッ シ ュ 制御が簡潔にできる 。
なお 、 発振回路及びタ イ マ 、 カ ウ ン タ 等 は公知の回路 で構成さ れる 。
第 1 2図 は第 1 0図 に示 した ピー ク電流 レベル低滅用 の平滑回路を補助電源 に 2次電池を有す る可般型 フ ア イ ルメ モ リ の構成に応用 し た例で ある 。 図中 1 2 0 2 は可 般型フ ァ イ ルメ モ リ を構成す る メ モ リ 装置、 1 2 0 4は メ モ リ 装置の読み書き を.行な う リ ーダ /ラ イ タ 装置 、 1 2 1 6 は電源電圧低下 、 停電等の電源状態を検出す る電 源遮断検出回路、 1 2 1 8 は電源検出部、 1 2 2 2 は補 助電源 Ί 2 1 2 ( 2次電池 ） の充電用端子 1 2 2 4は周 電源 1 2 1 2の充電回路をそれぞれ示す 。 Q «! は Pチ ヤ ネル形 M O S 卜 ラ ンジスタ 、 O U Tは電源遮断検出信号 である。 同図においてはメ モ リ 部であ り 、 第 1 0図 と同 様に ピー ク電流の平滑回路を設けている。 一方、 第 1 0 図の電源回路では、 主電源 1 2 1 0から補助電源 1 2 1 2への切替は 及び D 2 のダイ オー ドで主電源 1 2 1 0及び補助電源 1 2 1 2の電圧レベル差に よ り 自動的に 行なわれていた。 しか し 、 例えば主電源 1 2 1 0の電圧 レペルが 5 Vであ り 、 補助電源 1 2 1 2の電圧レベルが ニッ ケルカ ドミ ウム （ N i C d ) の 2次電池を使用 しそ の初期値が Ί 個当 fcり 1 . 3 5〜 1 . 4 Vであるため、 電源に 4個使用 した場合 5. 4〜 5. 6 Vになる。 この ため共通電源線 V eeに は外部から アク セスされる通常動 作において、 電流は主電源 1 2 1 0からでなく 、 電圧レ ベルの高い補助電源 1 2 1 2から供給されるこ とになる 第 1 2図はこれを防止するために第 Ί 0図のダイ オー ド D 0 の変わ り に Pチャネル形 M O S ト ランジスタ を 設け、 上記 ト ランジスタ の ド レイ ンを上記共通電源線 V eeに接続 し 、 ソ ースを上記補助電源 1 2 1 2に接続し 電源低下も し く は遮断時のパッ ク ア ッ プ動作時にそのゲ 一 ト端子を電源遮靳検出信号 0 U Tを用いて低レベルと し上記 卜ランジスタ を活性化させる。 一方、 通常動作時 は電源遮断検出信号 O U Tが高 レベルとな り上記 卜 ラン ジスタ を非活性化するよう制御 したものである。 これに よ り動作時は補助電源が完全に切 り離される。 なお、 ダ ィ オー ド D 3 は充電中の電流逆流防止、 ま た抵抗 R は 2次電池の充電電流制御用 で あ る 。 さ ら に 1 2 2 2の充 電用端子 は上記 1 2 1 2のパ ッ ク ア ッ プ用 補助電源の初 期電圧 レベルが 5 . 6 Vである ため 、 充電の ため に はそ れ以上の'電圧を印加す る こ と に なる 。 従 っ て 、 充電用電 源は同図の よ う に リ ーダ /ラ イ タ 装置 1 2 0 4か ら 供給 す るか、 メ モ リ 装置内部に 昇圧回 ¾を設けて も良い 。 逆 に充電用端子の電圧を降下 し て 5 V と し 、 メ モ リ チ ッ プ 他内部制御回路の電圧に利用 し て も良い 。
ま た電源遮断検出回路 1 2 1 6に は公知の回路で構成 さ れ、 特に電源検出部 1 2 1 8 と し て は コ ンパ レ ー タ 回 路等を使用 すれば良い 。
第 1 3図 は本発明 に使用 す る電子部品 の具体的な配置 図で あ り 、 メ モ リ カ ー ド等の比較的小型の可搬形フ ア イ ルメ モ リ の構成図であ る 。 周図 に お いて 、 1 3 0 2 はメ モ リ 装置、 1 3 1 2 a〜 1 3 1 2 d はバ ッ ク ア ッ プ用補 助電源、 1 3 0 8は電源遮断状態を検出 し 、 メ モ リ を非 活性化する と共に主電源及び補助電源の切替える電源回 路、 1 3 3 2は メ モ リ 装置 2の フ レ ー ム 、 1 3 3 4は メ モ リ チ ッ プ他部品実装用 のプ リ ン 卜 基板、 1 3 3 6はメ モ リ チ ッ プの選択用デコ ー ダ、 読み書き ア ク セ ス動作及 び リ フ レ ッ シ ュ 動作の調停等の制御用 チ ッ プを示す 。 さ ら に 1 3 3 8は上記 リ ーダ Zラ イ タ 装置 1 2 04 と メ モ リ 装置 1 2 0 2 と の問で 、 デー タ 入出力 を行なう コ ネ ク タ で あ る 。
同図で用 いる電子部品は 、 表面実装用 の チ ッ プ形部品 を用いる こ とで、 例えば平滑回路を構成する第 1 の容量 〇 、 抵抗 R をよ り髙密度に実装できる。 この容量 Cの実 装は、 ダイ ナミ ッ ク型メ モ リ の ピーク電流の供給と、 そ の大電流に よる高周波雜音発生を防止するためのもので あ り 、 周図 A点の例に示すよ う に容量〇 は同メ モ リ チッ プの電源端子近傍で、 同端子と接地端子間を最短配線す る。 これに よ り電源配線のイ ンダク タ ンス成分を少な く 出来、 電源の髙周波雜音除去の目的を効果的に達成する こ とが出来る。 ま た使用するブ リ ン 卜基板は、 内部も し く は外部雜音除去のため少な く とも 3 層以上の多層基板 を用い、 この中の少なく とも Ί 層を主に電源線の専用層 と して、 電源線を太く し、 低抵抗の電源配線とする 。 さ ら に抵抗 R は同図 A点に示すよう にメ モ リ チッ プの電源 端子との距雖を短く しイ ンダク タ ンス成分を少な く する 以上に よ り 、 小型の可搬形フ ァ イ ルにダイ ナミ ッ ク型メ モ リ を使用 した場合に憂慮される ピー ク電流に よるメ モ リ 装置 1 2 0 2 の誤動作をよ り少なく するこ とができる なお 、 第 2 の容量 C 2 は電源切替時に第 Ί の容量 Cへ電 荷を供給するものであ り 、 比較的低い周波数で動作する ため、 その配置は自由度が高い。 ま たメ モ リ 装置 1 2 0 2 の電源線には、 上記の容量以外に低周波雜音除去の大 容量キ ャパシタ 、 高周波 '雑音除去の小容量キャパシタ が 必要なこ とは言う までもない。 上記実施例ではメ モ リ 回 路を主体に記述 し たが、 電池に よるパッ ク ア ッ プ回路を 有し 、 少な く とも一部にダイ ナミ ッ ク型メ モ リ の リ フ レ ッ シ ュ 動作 に よ る情報保持を有するもので ピー ク電流 レ ベルを低減す る 目 的のも の 、 ま た は周期的に ピー ク 電流 を生ず る回路で ピ ー ク電流 レベルを低滅す るも ので あ れ ぱ、 メ モ リ L S I 、 論理 L S I 、 あるい はその他の L S I 全て に適用でき る 。 ま た 、 補助電源 に使用 す る電池の 種類 は特に限定するも ので はな く ダイ ナ ミ ッ ク型メ モ リ の よ う に 消費電流が大き い メ モ リ L S I は 2 次電池の よ う な再充電可能な物 が電池を頻度髙 く 交換す る必要がな く 便利である 。
なお 、 上記実施例で示 し た信号 レベルは所定の回路を 起動す るものでそ の高低 レ ベル に 限定す る も ので は な い ま た 、 Q に P チ ャ ネル形 ト ラ ンジス タ を用 いて いるが ゲー 卜 の制御を逆に す る こ と に よ り N チ ャ ネル形 卜 ラ ン ジ ス タ を使用 し て も良い 。 さ ら に 可搬形の メ モ リ 装置に は通常動作 と待機時すなわ ちバ ッ ク ア ッ プ動作を Ί つ の 電源 （ 電池 ） で供給す るも の が あ る が、 こ の場合に お い て もバ ッ ク ア ッ プ時に ピー ク 電流の低減に効果があ り 、 大電流 を急激に放電す る と 言 う 電池へ の負担を軽減でき る 。 ダイ ナ ミ ッ ク型メ モ リ 等の待機動作状態の L S I チ ッ プの ピー ク電流波形 レ ベルを小さ く でき 、 電池パ ッ ク ア ッ プなど に好適な メ モ リ 装置を提供できる 。
第 1 4 図 に本発明 の別 の実施例 を示す 。 同図 は半導体 メ モ リ 装置のブ ロ ッ ク 図及び 、 通常、 待機動作の各モ ー ド の リ フ レ ッ シ ュ 動作に よ る ピ ー ク 電流波形を示す 図で ある 。 図中 Ί 4 1 0 は L S I チ ッ プ 、 1 4 1 4 は X方向 ア ド レスバ ッ フ ァ 、 1 4 1 6は Y方向ア ド レ スパッ フ ァ 1 4 1 8 はデータ入出力 （ 1 ノ 0 ) バッ フ ァ 、 1 4 2 0 は X方向デコ ーダ X D、 1 4 2 a , 4 1 2 bは 1 4 2 0の X方向デコ ーダ X Dで 2分割されたメ モ リ ア レイ 1 4 2 2 a , 1 4 2 2 bは Y方向デコ ーダ Y D、 1 4 2 4はデー タ の入カノ出力信号線、 は電源端子をそれ ぞれ示す。 ま た 1 4 2 6は リ フ レッ シ ュ タ イ マ、 ァ ド レ スカ ウ ンタ 及びそれらの リ フ レッ シュ 関連制御部、 1 4 5 0は動作モー ド検出手段、 R E Fはその出力である リ フ レ ツ シュ制御 巧 、 1 43 8は同制御信号 R Ε？"を基 に U フ レッ シ ュ 関連制御部 1 4 2 6でメ モ リ ♦ チッ プ選 択信号等と の論理で作られた待機と通常動作のモー ド切 り替え信号を示す。 1 44 2は待機及び通常動作モー ド で異なるワ ー ド線を切 り替えるワ ー ド線 。
活性化信 1 43 6は同信号 1 44 2の発生部、 1 44 0は待機時に X方向デコ ーダ 1 4 2 0の片側一方のヮ一 ド線を選択す る内部ァ ド レス信号を示す。 さ ら に M〇 はメ モ リ セル、 Wはメ モ リ セルのヮ ー ド線で X方向に n本配置され、 Β はメ モ リ セルの ビッ 卜線で Y方向に 2本ずつ合計 m 本配置される。 また X j は X方向のァ ド レス信号群、 a X はその内部 巧 A y j は Y方向のァ ド レス信号 群、 a y ·, はその内部信号、 I / 0 j は入出力デー タ群 を各々示す。
一方上記メ モ リ 構成において参照符号 1 40 2は電源 端子 V eeに流れる通常動作モー ドの ピー ク電流波形、 Ί 4 0 4は待機動作モー ドの ピー ク 電流波形を示す 。 ま た 1 4 0 6は待機及び通常動作 モ ー ドで メ モ リ 内部回路 に 活性電流 と し て常に流れる一定の電流成分を示す 。
通常のダイ ナ ミ ッ ク 型メ モ リ で は ワ ー ド線の抵抗が ァ ク セ ス時間遅延の原因 になるた め問題であ り 、 同図 に示 す よ う に X方向デ コ ー ダ X D 1 4 2 0を中心に メ モ リ ア レイ を分割す る構成が取 ら れて いる 。 さ ら に こ のワ ー ド 線はそ の抵抗低減の た め 、 ま たそ れ に よ る速度向上のた め 、 複数 に分割さ れて いる 。 本発明 は こ の ワ ー ド線分割 に 基づ く 必然的な モ リ セル配置を積棰的 に 活用 す る こ と に よ り 、 通常メ モ リ 構成の小変更で ピー ク 電流低減を達 成す るも ので ある 。 なお 、 こ こ で は L S I チ ッ プ内部に 動作モ ー ド検出手段 1 4 5 0を設けた場合を説明 し たが 同図の破線で示す よ う に R E F入力端子を設け 、 外部の 電子装置の電源遮断 （ 電源電圧降下も し く は上昇 ） 検出 手段に よ る検出結果を信号 と して 入力 し て も良い 。
以下 、 本発明の動作を説明 す る 。 同 図 に おいて 、 通常 動作モ ー ド に おけ る リ フ レ ッ シ ュ 動作で は 、 X方向デコ ーダ X D 1 4 2 0の両側の ワ ー ド線が周 時に選択さ れる , こ の結果 、 選択さ れるメ モ リ セ ル数は mビ 卜 であ り 、 その ピ ー ク電流 I p はその選択メ モ リ セル数 m ( = ビ ッ 卜 線数 ） に比例 す る 。 ま た一定電流成分 1 40 6は 、 ピ ー ク電流 I p に 比べ棰め て少ない ので I n oc mの関係で 表わ す こ と がで きる 。 一方、 電池 に よ る待機動作モ ー ド で は 1 4 2 0の X方向デコ ー ダ X Dに入力 さ れる 1 4 3 8の動作モー ド切 り替え信号によ り 、 ワ ー ド線に接続さ れるセル数は m/ 2に低減さ れる 。 従っ て 、 待機動作モ ー ドの ピー ク電流 I n は I p oc m / 2に小さ く なる。
なお、 待機動作モー ドの リ フ レ ッ シ ュ 間隔 T c <> は通 常動作モー ドの リ フ レ ッ シ ュ間隔了 。 よ り短縮さ れ、 その リ フ レッ シ ュ回数は 2倍になるが上記で説明 したよ う に非活性時であ り 問題にな らない。
以上の よ う に本発明によ っ て 、 通常動作と待機動作の 異なる動作モー ドを動作モー ド検出手段 1 45 0も し く は外部からの リ フ レッ シ ュ制御信号 R E Fによ り モー ド 切 り替え信号 1 43 8を発生 し、 その指示に よ り複数の ワ ー ド線を切 り替える。 その結果、 待機動作では 1 回の リ フ レッ シ ュで選択されるセル数を少な く し 、 これに伴 い リ フ レッ シ ュ間隔を狭く し 、 結果と して ピー ク電流を 極めて低く抑えるこ とが可能になる 。
第 1 5 A図に第 Ί 4図で示 した動作モー ド検出手段 1 45 0の具体的な実施例を示す。
周図 1 45 0は通常動作から情報保持の待機時動作状 態に移動 したこ とを検出する動作モー ド検出手段であり その結果を リ フ レッ シ ュ制御信号 R E Fに信号 " 1 " 、 も し く は " 0 " と して出力するものである。 同図におい て 、 v eeは電源端子であ り 、 その電源電圧 レベルを示す また V R は内部発生も し く は外部印加の電源電圧降下も し く は上昇判定用の基準電圧レベル、 V B はパッ ク ア ツ プ用電池の電圧レペルをそれぞれ示す 。 さ ら に 5 2は入 力 と す る電源電圧 v e eと基準電圧 V R の電位関係の高低 を弁別 し 、 V e eが髙ぃ場合 は出力 に低 レベル （ 信号 " 0 " ) 、 V e eが低い場合は出力 に高 レベル （ 信号 " 1 " ) を出力 する弁別回路 、 1 5 5 4 は便別 回路 5 2 の出力 を反転さ せる イ ンパ ー タ 回路を示す 。 こ の動作モ ー ド検出手段は公知の回路で構成さ れ、 特に弁別回路 と し て は シ ュ ミ ツ 卜 卜 リ ガ 回路 、 あ るい は コ ンノ レ ー タ 回 路等を使用 すれぱ良い 。
1 5 B 図 に示す よ う に 、 リ フ レ ツ シ ュ 制御信号 R E F は基準電圧 V R の レ べル設定 に よ り 電源電圧 V の 立 ち 下が り 時 （ 低 レ ベル と な り 活性化 し 、 立ち 上
1 ) に
が り 時 （ = t 2 ) に髙 レベル と な り 非活性化す る 。 本実 施例で は基準電圧 V R と し て 、 一種類の レベルを与えて いる が基準電圧 V R を複数 レベル用意 し て 、 リ フ レ ツ シ ュ 制御信号 R E F の立ち下が り 時間 t お し く は立ち 上 が り 時間 t 2 を V e eレ ベルの降下、 上昇に応 じ て 活性も し く は非活性化させる こ と は容易である 。 なお 、 上記の 'よ う な電源電圧の遮断 ( 降下、 上昇 ) 検出 回路 は多 く の 提案がさ れて お り 、 そ れ ら公知の 回路を動作モ ― ドで切 り 替え信号発生のた め の動作モ ー ド検出手段 と し て 活用 して も同様な効果が得 ら れる 。
第 1 6 図 は 、 本発明の別 の実施例を示す半導体メ モ リ 装置のブロ ッ ク 図である 。 図中 1 6 1 0 は L S 1 チ ッ プ 1 6 1 2 - ト 1 2 - k は メ モ リ ア レ イ 、 1 6 1 4 は X 方向 ア ド レ スバ ッ フ ァ 、 1 6 1 6 は Y方向 ア ド レ スパ ッ フ ァ 、 1 6 1 8はデー タ 入出力 （ I Z O ) ゾ ッ フ ァ 、 1 6 2 0— 1 〜 1 6 2 0— ( k / 2 ) は X方向デコ ーダ X D、 1 644はワ ー ド線選択用の論理回路、 1 6 2 2— 1 〜 1 6 2 2— kは Y方向デコ ーダ Y D、 1 6 2 4はデ ータ の入力 Z出力信号線を示す。 ま た 1 6 2 6は リ フ レ ッ シ ユ タ イマ、 ア ド レスカ ウンタ及びそれらの リ フ レツ シ ュ関連制御部、 1 63 8は待機及び通常動作のモー ド 切り換え信号、 1 64 2は待機及び通常動作モー ドのヮ 一ド線を切 り替えるワ ー ド線活性化信号、 1 6 3 6は同 信号の発生部、 1 6 40は待機時に）（方向デコ ーダの両 側一方のワー ド線を選択する内部ア ド レス信号を示す。 さ ら に M Gはメ モ，リ セル、 W "〜 W i kはメ モ リ セルのヮ ー ド線で X方向に （ i x k ) 本を配置し 、 Β ·! 〜 β π はメ リ セルの ビ ッ 卜線で Υ方向 に m本を配置した 場合を示す ま† X i は X方向のア ド レス信号群 a
X ·, はその内部信号で 1 6 2 0の Xデコ ーダ X Dに入 力される。 A y j は Y方向のア ド レス信号群、 a y j は その内部信号で 1 6 2 2の Yデコ ーダ Y Dに入力される さ ら に I ZO j は入出力デー タ群、 R E Fは リ フ レツ シ ュ制御信号を示す。
次に本発明の リ フ レッ シュ動作について説明する 。 同 図において通常動作モー ドにおける リ フ レッ シ ュ動作は 1 6 3 6のワ ー ド線活性化信号発生部か らの出力信号 1 64 2のワ ー ド線活性化信号が全て高 レベルとな り 、 1 644の論理回路を介 してワー ド線 W"〜W の Y方向 の k本が同時 に選択さ れ、 全て 高 レベルに な り 所定 のセ ル数 mビ ッ 卜 が リ フ レ ッ シ ュ さ れる 。 以下 、 次の ワ ー ド 線 W21〜 W 2kの場合も同様の方法で リ フ レ ッ シ ュ さ れる —方、 待機動作モー ドで は 、 制御部 1 6 2 6か ら の内部 ア ド レ ス信号 1 640に よ り 、 1 64 2の ワ ー ド線活性 化信号が X方向 ワ ー ド線 の 、 その各々 を W n
W 12 と別々 に活性化させる 。 こ れに よ り 、 1 回の リ フ レ ッ シ ュ 動作で選択さ れる セル数 （ = ビ ッ 卜線数 ） は m Z kに低減 し 、 リ フ レ ッ シ ュ 時の ピー ク電流値は 1 Z k に低滅する 。
本実施例で は電池パ ッ ク ア ッ プ時の待機動作モー ドぺ の移行を リ フ レ ッ シ ュ 制御信号 R E Fを基に して いるが 第 1 5 A図 に示す よ う に チ ッ プ内部で電源電圧の遮断状 態を検出 して動作モー ドの切 り 替え信号を発生す る こ と は容易であ り 、 こ れに よ り 使い勝手の良い半導体メ モ リ 装置に する こ と ができる 。 こ の実施例で は待機時の リ フ レ ッ シ ュ 動作に必要な ア ド レ ス信号を メ モ リ チッ プの内 部で発生させた場合を説明 し た が 、 L S I チ ッ プの外部 か ら ア ド レス信号を印加 し て も 、 その ピー ク電流値低減 の効果は同 じである 。 ま た待機動作モ ー ド の リ フ レ ツ シ ュ 動作に おけ る ワ ー ド線の分割で は 、 ワ ー ド線活性数を チッ プ · レイ ァ ゥ 卜 の物理的な分割数 と同一 に して いる が 、 こ の ワ ー ド線活性数は任意に指定でき る こ と は言 う までもな い 。 その場合ピー ク 電流値はそ の仟意の ワ ー ド 線活性数分の 1 に なる 。 さ ら に 、 上記実施例ではメ モ リ 回路を主体に記述した が、 先の記載にも記述 した よう に 、 少な く とも一部にダ イ ナミ ッ ク型メ モ リ の リ フ レッ シュ動作による情報保持 を有するもので、通常動作から待機動作時に ピー ク電流値 を低滅する目 的のものであれば、 メ モ リ L S I 、 論理し S I 、 あるいはその他の L S I 全て に適用できる。 ま すこ 上記 した " 0 " , " 1 " の論理も し く は髙、 低レベルの 関係は反転 しても良く 、 その場合、 回路の論理関係を全 て反転すれば良い。
従っ てダイ ナミ ッ ク型メ モ リ の待機動作状態の L S I チッ プの ピーク電流値を極めて小さ く でき、 電池パッ ク ア ッ プなどに好適な半導体モリ 装置を提供できる。
本発明の別の実施例を第 1 7図を用いて説明する前に 第 3図、 4図によ り説明 したメ モ リ カ ー ドの実施例を考 察してみょう 。
コネク タ 3 1 0がコ ンピュ ー タ などの情報処理装置に 接続されていない ときに は、 電源切換回路 3 1 2に よ つ てパ ッ ク ア ッ プ電池 3 1 1 から P S R A M 3 2 0に電力 が供給され、 その内蔵されて いるセルフ リ フ レ ッ シ ュ回 路 3 2 0 aが動作して P S R A M 3 2 0の リ フ レッ シ ュ が行われる。 これによ り 、 外部か らの リ フ レッ シ ュ を不 要と して P S R A M 3 2 0にデー タ が保持される。 また コネクタ 3 1 0が情報処理装置に接続される と、 そ こか らコネク タ 3 1 0、 電源供給線 3 1 0 a、 電源切替回路 3 Ί 2を介して P S R A M 3 2 0に電力が供給される。 こ の と き 、 P S R A M 3 2 0の リ フ レ ッ シ ュ要求信号 は ア ク セ ス制御回路 3 1 9 に よ っ て生成さ れる 。
こ の よ う に 、 メ モ リ カ ー ド内部で 、 外部の情報処理装 置 と は独立に 、 リ フ レ ッ シ ュ 動作が行なわ れる た め 、 情 報処理装置 と して は S R A M搭載のメ モ リ カ ー ド と同様 の制御を行なえばよ く 、 S R A M搭載の メ モ リ カ ー ド と 互換性が と れる こ と に なる 。
コ ネ ク タ 3 0に接続さ れた情報処理装置のデ ー タ を メ モ リ カ ー ド に記憶す る場合に は 、 こ の情報処理装置か ら コ ネ ク タ 3 1 0、 ア ド レ ス信号線 3 1 0 bを介 し て ァ ド レスバ ッ フ ァ 3 1 5 に ア ド レス信号が供給さ れ、 P S R A M 3 2 0の書込み ア ド レス が指定 さ れる 。 ま た 、 制 御信号線 3 1 O cを介 し て ア ク セ ス制御回路 3 1 9 に W E ( ラ イ 卜 イ ネ一プル ） 信号が供袷さ れ、 デー タ 信号 線 3 1 0 d 、 デー タ バ ッ フ ァ 3 1 6を介 して供給さ れる デ ー タ が P S R A M 3 2 0の指定さ れた ア ド レ ス に害き 込ま れる 。
P S R A M 3 2 0か らデー タ を読み出す場合に は 、 同 様 に し て 、 ア ド レス信号線 3 1 0 bを介 し て ア ド レ ス信 号が 、 制御線 3 1 0 Cを介 して C E信号や O E ( ア ウ ト プ ッ 卜 イ ネ一プル ） 信号な ど の制御信 4§が夫々 供給さ れ る 。 P S R A M 3 2 0の このア ド レス信号で指定さ れる ア ド レ スか ら デー タ が読み出さ れ、 デー タ バ ッ フ ァ 3 1 6、 デー タ 信号線 3 1 O d , コ ネ ク タ 3 1 0を介 し て 情 報処理装置に供給さ れる 。 こ こで 、 デー タ 読出 し に際 して は、 回路 3 1 9は 、 デ コ ーダ 3 1 4から ア ド レ ス信号のデコ ー ド出力 を受けて 動作 し 、 制御信号線 3 1 O Gを介 して C E信号を受け る と 、 P S R A M 3 2 0の デー タ 読出 し を行わ せるが、 リ フ レ ッ シ ュ要求信号も生成 して P S R A M 3 2 0を リ フ レ ッ シ ュ さ せて い る た め に、 デー タ 読出 し と リ フ レ ツ シ ュ とが重な ら ない よ う に制御する 。
なお、 デコ ーダ 3 1 4を ア ク セ ス制御回路 3 1 9 と P S R A M 3 2 0との間 に設け、 ア ク セ ス制御 3 1 9が
C E信号で動作 し 、 デコ ーダ 3 1 4が回路 3 1 9の出力 に よ っ て作動する よ う に し てお よい し 、 ま た 、 P S R A Mア レイ が 1 個の場合に は 、 デコ ー ダ 3 1 4を省咯 して あよい 。
第 3図 に おける回路 3 1 9の一例を示す第 4図 におい て 、 ア ク セ ス制御回路 3 1 9は ア ク セ ス調停部 4 1 9 a とチッ プィ ネ ーブル信号変換部 4 1 9 b とか ら な っ て い る 。
ァ ク セ ス調停回路 4 1 9 aは 、 た と えば、 ナ ン ドゲー 卜 40 6 a , 40 6 bか ら なる R— Sフ リ ッ プフ ロ ッ プ に 、 ナン ドゲー 卜 40 6 aの出力 を遅延回路 405 aで 遅延 して ナン ドゲー 卜 40 6 bに フ ィ ー ドパ ッ ク す る回 路 と 、 ナン ドゲー 卜 4 0 6 bの出力を遅延回路 40 5 b で遅延 し て ナン ドゲー 卜 406 aに フ ィ ー ドパ ッ クする 回路 と を付加 したも のであ り 、 C E信号を レベル反転 し て ナ ン ドゲー ト 4.0 6 aの入力 と し 、 リ フ レ ッ シ ュ タ イ マ 4 1 9 c か ら の リ フ レ ッ シ ュ 要求信号 R F S Hをナ ン ドゲ ー 卜 4 0 6 bの入力 と し て いる 。 ナ ン ドゲー 卜 4 0 6 aの出力 が P S R A M 3 2 0の リ ー ド ア ク セ スを許可 する リ ー ド ア ク セ ス許可信号 Accessであ り 、 ナ ン ドゲ一 卜 4 0 6 bの 出力 が P S R A M 3 2 0の リ フ レ ッ シ ュ を 許可す る リ フ レ ッ シ ュ 許可信号 Refresh で あ る 。
かかる構成 に よ り 、 い ま 、 第 Ί 7 図 の①の部分で示す よ う に 、 リ フ レ ッ シ ュ 要求信号 R F S H内 に C E信号が 供給 さ れる と 、 リ フ レ ッ シ ュ 許可信号 efresh は リ フ レ ッ シ ュ 要求信号 R F S H と同一 タ イ ミ ングで発生す る が リ ー ド ア ク セ ス許可信号 Accessは リ フ レ ッ シ ュ 要求信号
R F S Hの後縁よ り も遅延回路 4 0 5 bの遅延時間 て b だけ遅れて発生 す る 。 こ れに よ り 、 第 1 7 図 の②の部分 で示す よ う に 、 P S R A M 3 2 0で は 、 リ フ レ ッ シ ュ が 終わ っ て て b 後、 デー タ の読み出 し が行わ れる 。
ま た 、 第 1 7 図③の部分 に示す よ う に 、 C E信号の期 間内 に リ フ レ ッ シ ュ 要求信号 R E S Hが発生 し た と き に は 、 C E信号が終了 し て リ ー ド ア ク セ ス許可信号 Access が終了 し て 遅延回路 4 0 5 aの遅延時間 て a を経た後 、 リ フ レ ッ シ ュ 許可信号 Refresh が発生す る 。 こ れに よ り P S R A M 3 2 0で は 、 デー タ の読出 し が終 っ て て a 後 リ フ レ ッ シ ュ が行われる 。
なお 、 リ フ レ ッ シ ュ タ イ マ 4 1 9 c は遅延回路 4 0 5 aの 出力信号 に よ っ て リ セ ッ ト さ れ、 こ れ に よ り 、 リ フ レ ッ シ ュ要求信号 R F S Hが いかなる タ イ ミ ングで発生 して も 、 リ フ レ ッ シ ュ許可信号 Refresh の時間幅は一定 とな る 。
第 4図 に おける チ ッ プィ ネ ーブル信号変換部 41 9 b は、 第 1 8図 に示すよ う に 、 E X O R回路 2 a , 2 b ,
， 2 nに よ っ て ア ド レス信号の変化時点を検出 し この変化時点を表わすパルス と C E信号 とをオア回路 4
03に供給する こ と に よ り 、 C E信号に ア ド レスの変化 時点を表わ した G 信号が得 ら れる しの G 15 巧 が リ ー ドア ク セ ス許可信号 Accessの反転をゲ一 卜 信号 と する ア ン ドゲー ト 4 を介 し て P S R A M 3 2 0 のチッ プ イ ネ一プル端子 （ C E ) に与え ら れる
P S R AM 3 20で は、 こ の C E p 信号の立上り エ ツ ジか ら所定 リ ー ド アク セ ス時間後にその と き指定さ れる ア ド レスか らデー タ が読み出さ れ、 ま た 、 このタ イ ミ ン グでデー タ バ ッ フ ァ 3 1 6を動作さ せる こ と に よ り 、 読 み出さ れたデー タ がデー タ バ ッ フ ァ 3 1 6を介 して情報 処理装置に転送さ れる 。
第 Ί 9図 は本発明 に よ る半導体メ モ リ 制御方式の別の 実施例 を示すブ ロ ッ ク 図であ っ て 、 参照符号 "！ 90 7は 遅延回路 、 1 908はイ ンパー タ 、 1 909はオ ア回路 1 9 1 6 aはラ ッ チ回路で あ る 。
同図 に おいて 、 ナン ドゲー 卜 1 906 aと遅延回路 1 905 aとの間 に 、 ナン ドゲー 卜 1 9 06 aの出力 を遅 延す る遅延回路 1 907 と 、 この遅延回路 1 907の出 力 を レベル反転す るイ ンパー タ 1 908と 、 ナ ン ドゲー 卜 1 9 0 6 aお よびイ ンパ ー タ 1 9 0 8の 出力 を入力 す る オ ア 回路 1 9 0 9 と か ら なる 回路を設け た点 、 デ ー タ ゾ ッ フ ァ 1 9 1 6に ラ ッ チ回路 1 9 1 6 aを設け 、 P S
R A 3 2 0の読出 しデ ー タ をラ ッ チす る よ う に した 。
オ ア 回路 1 9 0 3か ら は 、 C E信号 に ア ド レ ス信号の 変化時点を表わすパルスが付加さ れた信号が出力 さ れ 、 こ れが R— Sフ リ ッ プ フ ロ ッ プの入力 と な る 。 リ フ レ ツ シ ュ 許可信号 Refresh はナ ン ドゲー ト 1 9 0 6 bか ら 出 力 さ れる が 、 リ ー ド ア ク セ ス許可信号 Accessは オ ア 回路 1 9 0 9か ら 出力 さ れる 。 こ の リ ー ド ア ク セ ス許可信号
Accessは 、 ナ ン ドゲー ト 1 9 0 6 aの出力 と 、 こ れを遅 延回路 1 9 0 7で遅延さ れて イ ンパー タ 1 9 0 8で レ べ ル反転さ れた信号 と の オ ア回路 1 9 0 9 に よ る ¾理和演 算 に よ り 、 遅延回路 1 9 0 7の遅延時問 て e に等 し い 時 間幅の " L " の信号で あ る 。
次 に 、 説明を簡単に す る た め に 、 オ ア 回路 1 9 0 3の 出力 を C E信号そ のも の と す る と と も に し の C E信号 は リ フ レ ッ シ ュ要求信号 R F S Hの期間 内 に発生 し 、 か つ 、 こ の C E信号の期間 内 に次の リ フ レ ッ シ ュ 要求信号
R F S Hが発生するもの と し て 、 第 2 0図 に よ り 、 こ の 実施例 の動作を説明 す る 。
リ フ レ ッ シ ュ 要求信号 R F S Hが発生 し 、 こ の期閽内 に C E信号が供給されて リ 一 ド ア ク セ ス モ ー ドが指示さ れる と 、 ナ ン ドゲー 卜 1 9 0 6 bの 出力 に よ り 、 さ ら に こ の出力 が遅延回路 1 9 0 5 bで時間 て b だけ遅延さ れ た信号に よ っ てナ ン ドゲー 卜 Ί 9 0 6 &が オ フ と な り 、 こ のナン ドゲー ト 1 9 0 6 aか ら は G E信号が出力 さ れ ない 。 ま た 、 ナン ドゲー 卜 1 9 0 6 b か ら は 、 リ フ レ ツ シ ュ要求信号 R F S H が リ フ レ ッ シ ュ許可信号 Refresh と し て 出力さ れる 。
リ フ レ ッ シ ュ要求信号 R F S Hが終 っ て遅延回路 1 9 0 5 b の遅延時間 て b だけ経過する と 、 ナン ドゲー 卜 1 9 0 6 a か ら G E信号が出力 し 、 この タ イ ミ ングでオア 回路 1 9 0 9 か ら遅延回路 1 9 0 7 の遅延時間 て e に等 しい時間幅の リ ー ドア ク セス許可信号 Accessが出力 さ れ る 。
これに よ り 、 P S R A Mでは、 リ フ レッ シ ュ 許可信号
Refres で リ フ レ ッ シ ュ が行われる と 、 これよ り 時間 て c だけ遅れて 、 リ ー ド ア ク セ ス許可信号 Accessに よ り リ ー ドア ク セ スが行われてデー タ が読み出される 。
この とき、 こ の読み出さ れたデー タ はデ ー タ バッ フ ァ
1 9 1 6 に供給され、 リ ー ドア ク セス許可信号 Accessの 後縁 （ 立上り エ ッ ジ ） でラ ッ チ回路 1 9 1 6 a にラ ッ チ さ れる 。
次に 、 G E信号に よる リ ー ドア ク セ スモー ド中に次の リ フ レ ッ シ ュ要求信号 R F S Hが発生する と 、 オア回路 1 9 0 9 か ら の信号出力 が終 っ て いるので、 ナ ン ドゲー 卜 1 9 0 bか ら この リ フ レ ッ シュ要求信号 R F S Hが リ フ レッ シ ュ許可信号 Refresh と して 出力 さ れ 、 P S R A Mで リ フ レ ッ シ ュ が行なわれる 。 こ の よ う に し て 、 外部の情報処理装置か ら 信号 に よ っ て リ ー ド ア ク セ ス モ ー ド が指定 さ れ、 こ の リ ー ド ア ク セ スモ ー ドが長 く 続いて 、 こ の モ ー ド期 間中 に リ フ レ ッ シ ュ 要求信号 R F S Hが発生 し て も 、 P S R A Mの リ ー ド ア ク セ ス モ ー ド は、 実際に は 、 オ ア 回路 1 9 0 9か ら 出力 さ れる時問幅 て の リ ー ド ア ク セ ス許可信号
Accessに よ っ て規定さ れるか ら 、 こ の リ フ レ ッ シ ュ 要求 に対 し て 、 P S R A Mで は 、 リ フ レ ッ シ ュ が行なわれる そ し て 、 こ の と き 、 P S R A Mか ら読み出さ れたデー タ はデー タ ；^ ッ フ ァ 1 9 1 6の ラ ッ チ回路 1 9 1 6 a に ラ ツ チさ れて いる ので 、 情報処理装置で のデー タ 読込み に 支障をぎ た さ ない 。
な お 、 オ ア回路 1 9 0 9か ら の リ ー ドア ク セ ス許可信 号 Accessの 出力 中 に リ フ レ ッ シ ュ 要求信号 R F S Hが発 生 し た と き に は 、 こ の リ ー ド ア ク セ ス許可信号 Accessが 終 っ て 遅延回路 1 9 0 5 aの遅延時間 て a 後 に 、 リ フ レ ッ シ ュ 許可信号 Refresh が発生する こ と はい う ま でもな い 。
第 2 1 図 は本発明 に よ る半導体メ モ リ 制御方式の他の 実施例 を示すプ ロ ッ ク 図で あ っ て 、 参照符号 2 1 2 1 は 分周器、 2 1 2 2 はフ リ ッ プフ ロ ッ プ 、 2 1 2 3 , 2 1 2 4 は イ ンバ ー タ 、 2 1 2 5 , 2 1 2 6 は ナ ン ドゲー ト 2 1 2 7 は 才 ァ 回路 、 2 1 2 8 は ノ ア 回路 、 2 Ί 2 9 — 2 1 3 1 は D フ リ ッ プ フ ロ ッ プで あ る 。
以下 、 第 2 2 A— 2 2 G図 を用 いて こ の実施例 の動作 を説明 する 。
まず 、 第 2 1 図お よび第 2 2 A図 に おいて 、 分周器 2 1 2 1 は ク ロ ッ ク C L Kの n個毎に Q n 端子か らパルス を 出力 し 、 フ リ ッ プ フ ロ ッ プ 2 1 2 2 は こ の分周器 2 1 2 1 の出力 パルスが供給さ れる毎に レベルが反転する Q 1 出力 と これを 2分周 し た Q2 出力 を発生する 。 これ ら 分周器 2 1 2 1 と フ リ ッ プ フ ロ ッ プ 2 1 2 2が ク ロ ッ ク 〇 L Kを カ ウ ン 卜 する カ ウ ン タ を構成 し て いる 。
ま た 、 図示 しない情報処理装置か ら の C E信号は Dフ リ ッ プフ ロ ッ プ 2 1 2 9で立下 り 、 立上り エ ッ ジが ク ロ ッ ク C L Kに同期 した信号に整形され、 ノ ア回路 2 1 2 8 に供給さ れて 、 第 4図での チッ プイ ネ一プル信号変換 部 4 1 9 b と同様に して 発生さ れた ア ド レス信号の変化 時点を表わす信号 A T D と加算さ れ、 G E信号はァ ド レ ス信号の変化時点のパルスが付加 さ れた Φ D 信号が形成 される 。
ス タ ンパイ モー ドで は、 第 2 2 B図 に示す よ う に 、 D フ リ ッ プ フ ロ ッ プ 2 1 2 9 に供給さ れる C E信号 F " H であ り 、 ノ ア回路 2 1 2 8か ら 出力 さ れる 0 R 信号は " L " に保持さ れる 。
フ リ ッ プフ ロ ッ プ 2 1 2 2の Q <j 出力 はイ ンパ ー タ 2 1 2 3で レベル反転されて ナ ン ドゲー 卜 2 1 2 5 に供給 さ れ、 ま た 、 フ リ ッ プフ ロ ッ プ 2 2の Q。 出力 はナン ド ゲー ト 2 1 2 5にそ の ま ま供給さ れる 。 こ れに よ り 、 ナ ン ドゲ一 卜 2 1 2 5か ら は 、 フ リ ッ プフ ロ ッ プ 2 1 2 2 の Q 2 出力 の " H " 期 間 の前半 だけ " し" と なる リ フ レ ッ シ ュ 要求信号 R E S Hが得 ら れる 。 こ れは 、 ま た 、 図 示 し な い P S R A Mの リ フ レ ッ シ ュ 許可信号で あ り 、 こ の リ フ レ ッ シ ュ 要求信号 R F S Hの " L " 期間毎に P S R A Mで リ フ レ ッ シ ュ が行なわれる 。
ま た 、 イ ンパ ー タ 2 1 2 3で レベル反転さ れた Q «j 出 力 と イ ンパ ー タ 2 1 2 4 で レ ベル反転さ れた Q 2 出力 が ナ ン ドゲ 一 卜 2 1 2 6 に 供給さ れ、 こ のナ ン ドゲー 卜 2 1 2 6か ら Q 2 出力 の " L " 期間の前半で " L " と な る 信号が得 ら れるが 、 Dフ リ ッ プフ ロ ッ プ 2 1 3 1 は リ セ ッ 卜 解除状態 に あ る 。 し た が っ て 、 Dフ リ ッ プフ ロ ッ プ 2 1 3 1 で は 、 ア ン ドゲー ト 2 1 2 6の 出力 の最初の立 下 り エ ッ ジで " H " の D入力 がサンプルホ ール ドさ れ、 そ の Q出力 は " H " に 保持さ れて いる 。 そ して 、 ナ ン ド ヅー 卜 2 1 2 6の出力 と D フ リ ッ プフ ロ ッ プ 2 1 3 1 の " H " に保持さ れた Q出力 が オ ア 回路 2 1 2 7 に供給さ れる こ と に よ り 、 オ ア ID路 2 1 2 7 か ら 出力 さ れる リ ー ド ア ク セ ス許可信号 Accessは " H " に保持さ れる 。 こ れ に よ り 、 P S R A Mで は 、 リ ー ド ア ク セ ス が禁止さ れる こ の よ う に し て 、 ス タ ンパイ 時に は 、 P S R A Mで フ リ ッ プ フ 口 ッ プが一定 の周期で行なわれる 。
P S R A Mか ら のデー タ 読出 し の場合に は 、 第 2 2 C 図 に示す よ う に 、 C E信号が " L " と な る こ と に よ り 、 情報処理装置か ら リ 一 ド ア ク セ ス モ ー ド が指示さ れる 。
い ま 、 最初 に C E信号が " L " と なる第 2 2 C図の① 部分につ いてみる と、 A T D信号がないもの と して 、 ノ ァ回路 2 1 2 8か ら 出力 される Φ » 信号はク ロ ッ ク C L
Kに同期 して C E信号と レベル反転した関係にある。 こ のために 、 Φ n 信号が " H " の期間、 すなわち 、 "δ"Ε信 号が " L " の期間 、 Dフ リ ッ プフ ロ ッ プ 2 1 3 1 は リ セ ッ 卜解除状態となる。
そ こで、 ナン ドゲー ト 2 1 2 6の出力が最初 に " L " となる と 、 Dフ リ ッ プフ ロ ッ プ 2 1 3 1 はまだ リ セッ 卜 解除さ れたま ま の状態にあ っ て 、 その Q出力 は " L " で あるから 、 才 ァ回路 2 1 2 7の出力である リ ー ドァクセ ス許可信号 Accessは " L " とな り 、 この " L " の期間に P S R A Mでデー タ読出 しが行なわれる 。 この読み出さ れたデー タ はラ ッ チ回路 2 1 1 6 aに供給され、 リ ー ド ア クセス許可信号 Accessの立上りエッ ジ （ 後縁 ） でラ ッ チされる。
ま た 、 Dフ リ ッ プフ ロ ッ プ 2 1 3 1 は、 その リ セ ッ ト 解除後の、 ナン ドゲー 卜 2 1 2 6の出力の最初の立上り エ ッ ジで " H " の D入力をサンプルホール ド し、 その Q 出力が " H " となる。 これは、 ノ ア回路 2 Ί 2 8から出 力される Φ n 信号が " L " 、 すなわち G E信号が " H " とな っ て Dフ リ ッ プフ ロ ッ プ 2 1 3 1 が リ セ ッ 卜 される これに よ り 、 "δΤ信号による リ ー ドアク セスモー ドの 指定期間中に 、 ア ド レス信号の変化がな く 、 指定された ア ド レスでのデー タ読み出 しが行なわれる と 、 その後、 そ の リ ー ド ア ク セ ス モ ー ド の指定期 間 中再度 リ ー ド ァ ク セ スが行なわ れな い よ う に 、 D フ リ ッ プフ ロ ッ プ 2 1 3 1 がナ ン ドゲー 卜 2 1 2 6の 出力 の " L " 期 間 をマ ス ク し 、 オ ア 回路 2 1 2 7 か ら 出力 さ れな い よ う に す る 。 次 に 、 第 2 2 C図の②の部分 で示す よ う に 、 フ リ ッ プ フ ロ ッ プ 2 1 2 2 の Q 9 出力 の " し " 期 間 に C E信号 に よ っ て 再度 リ ー ド ア ク セ スモ ー ドが指定さ れた と す る 。
こ の場合 に は 、 ノ ア 回路 2 1 2 8 か ら の Φ κ 信号の立 上 り エ ッ ジ の タ イ ミ ングで 、 D フ リ ッ プフ ロ ッ プ 2 1 3 0が " L " の Q 9 出力 をサンプルホ ー ル ド し 、 こ の D— フ リ ッ プフ ロ ッ プ 2 1 3 0の Q出力 が " L " と なる こ と に よ り 、 そ の立下 り エ ッ ジで フ リ ッ プ フ ロ ッ プ 2 1 2 2 が リ セ ッ ト さ れ、 こ の タ イ ミ ングか ら 分周器 2 1 2 1 、 フ リ ッ プ フ ロ ッ プ 2 1 2 2 か ら なる カ ウ ン タ が ク ロ ッ ク C I Κの カ ウ ン 卜 動作を再開す る 。 こ の た め に 、 こ の リ セ ッ ト タ イ ミ ングか ら フ リ ッ プフ ロ ッ プ 2 1 2 2 の Q ·! 出力 はそ の 1 2周期分 " L " で あ り 、 ま た 、 Q 9 出力 もそ の 1 / 2周期分 " L " で あ る 。 し た が っ て 、 こ の Q 1 , Q 2 出力 が と も に " L " と な る期間 （ こ の期藺の 開始は ø R 信号 の立上 り エ ッ ジ に一致す る ） ナ ン ドゲ一 卜 2 1 2 6の 出力 が " L " と な り 、 ま た 、 D フ リ ッ プフ ロ ッ プ 2 1 3 は Φ R 信号の立上 り エ ッ ジで リ セセ ッッ 卜卜 解解 除さ れるか ら 、 Φ R 信号が H " と なる と と あ に 、 才 ァ 回路 2 1 2 7 か ら の リ ド ア ク セ ス許可信号― Accessは L " と な り 、 P S R A Mでデ ー タ の 読み出 し が行なわ れる。
これ以降は、 第 2 2 G図の①の部分 と同様である。 このよ う に 、 Dフ リ ッ プフ ロ ッ プ 2 1 3 1 のマスク機 能に よ り 、 指定されるア ド レスに対して 、 必ず 1 回だけ のデー タ読み出 しが行なわれる し 、 P S R A Mの リ フ レ ッ シュ は、 リ ー ドアクセスが行なわれない期間に途切れ るこ とな く 行なわれる。
また 、 この実施例では、 リ ー ドア クセスの終了 と とも に 、 これに よ つ て読み出されたデータ はラ ッ チ回路 2 1 1 6 aにラ ッ チされるので、 P S R A Mの リ フ レッ シュ は何ら支障な く 行なわれ、 ま た 、 情報処理装置へのデー タ読込みも P S R A Mの リ フ レ ッ シュ動作によ っ て阻害 されるこ と はない。
さ ら に 、 デー タ をラ ッ チ して P S R A Mをスタ ンパイ モー ド とするので、 省電力化を図る こ とができる。 この 実施例 に よれば、 P S R A Mの リ フ レッ シュ を、 外部か ら の リ ー ドアクセスモー ドの長さ に開係なく 、 定期的に 行なう こ とができて 、 P S R A Mでのデー タ保持を確実 なもの とするこ とができる し 、 ま た 、 リ フ レ ッ シュ によ つ てデー タ が破壊される こ とがな く 、 外部へのデー タ読 出 しを支障な く行なう こ とができる。

Claims

請 求 の 範 囲
1. メ モ リ カ ー 卜 リ ッ ジで あ っ て
ダイ ナ ミ ッ ク R A M、
前記ダイ ナ ミ ッ ク R A M に接続さ れ前記ダイ ナ ミ ッ ク R A Mを リ フ レ ッ シ ュ する た めの信号を発生する リ フ レ ッ シ ュ 手段、
前記メ モ リ カ ー小 リ ッ ジ に ア ク セ スす る信号を受信す る受信手段、
前記 リ フ レ ッ シ ュ 信号 と前記ア ク セ ス信号 と に基いて 前記ダイ ナ ミ ッ ク R A M に対す る ア ク セ ス を制御 す る ァ ク セ ス制御手段 、
前記ア ク セ ス制御手段 に接続さ れ、 前記 リ フ レ ッ シ ュ 信号 と 前記 ア ク セ ス信号 と を受け取 り そ れ ら を前記ダイ ナ ミ ッ ク R A M に対す る ア ク セ ス に適合 し た形式 に変換 す る ア ク セ ス変換手段、 お よび
前記メ モ リ カ ー 卜 リ ッ ジが外部の装置にマ ウ ン 卜 さ れ た と き前記外部装置か ら受信 し た ア ク セ ス信号を前記受 信手段に与える コ ネ ク タ 手段を有す る前記メ モ リ カ ー 卜 リ ッ ジ 。
2. 請求項第 1 項記載の メ モ リ カ ー 卜 リ ッ ジで あ つ て 、
前記ダイ ナ ミ ッ ク R A M に電力 を供給す る た めの電池 手段、
前記電池手段か ら前記ダイ ナ ミ ッ ク R A M に供給さ れ る電流の ピー ク電流値の異なる 2 つ 以上の 動作モー ドを 切 り 替える指示を与える モー ド切替手段を有する前記メ モ リ カ ー 卜 リ ッ ジ 。
3. 請求項 2 記載の メ モ リ カ ー 卜 リ ッ ジ の動作モー ドが待機動作と通常動作であ り 、 1 回の リ フ レ ッ シ ュ 動 作で選択されるセル数を待機動作モー ドで は通常動作モ ー ド よ り 低減させた前記メ モ リ カ ー 卜 リ ッ ジ 。
4 . 請求項 3 記載の半導体メ モ リ 装置に おいて 、 待 機動作モー ド に お ける リ フ レ ッ シ ュ 間隔が通常動作モー ドの リ フ レ ッ シ ュ 間隔よ り短く したメ モ リ カ ー 卜 リ ッ ジ
5 . 諳求項 3 記載のメ モ リ カ ー ト リ ッ ジ に おいて 、 複数に分割 した ワ ー ド線を通常動作モー ド と待機動作モ ー ドで 、 異なる数の ワ ー ド線を活性化する ワ ー ド線活性 化信号を備えた メ モ リ カ ー 卜 リ ッ ジ.。
6 . 請求項第 1 項記載のメ モ リ カ ー 卜 リ ッ ジであ つ て 、 前記ダイ ナミ ッ ク R A M に電力 を供洽するための電 池手段、 前記電池手段 と前記コ ネ ク タ 手段 に接続さ れ、 前記メ モ リ カ ー 卜 リ ッ ジが外部装置にマ ウ ン 卜 さ れた と き前記電池手段から の電力 の替り に前記外部装置か ら の 電力 を前記ダイ ナ ミ ッ ク R A M に供給する た めの電源切 替回路を有す る前記メ モ リ カ ー 卜 リ ッ ジ 。
7 . 請求項第 1 項記載のメ モ リ カ ー 卜 リ ッ ジで あ つ て前記 リ フ レ ッ シ ュ 手段は、 前記メ モ リ カ ー 卜 リ ッ ジが 外部装置にマ ウ ン 卜 さ れた とき前記外部装置か ら受けた リ フ レ ッ シ ュ信号 に基い て前記ダイ ナ ミ ッ ク R A M を リ フ レ ッ シ ュ する た め の信号を発生す る前記メ モ リ カ ー 卜 リ ッ ジ 。
8. 請求項第 6項 に記載の メ モ リ カ ー 卜 リ ッ ジであ つ て 前記外部装置にマ ウ ン 卜 さ れた と き 、 前記外部装置 か ら の電力 と前記電池手段 と に接続さ れ、 前記ダイ ナ ミ ッ ク R A M と の 間 に 直列 に 接続さ れ た抵抗手段 と 、 前記 ダイ ナ ミ ッ ク R A M に接続さ れた容量手段 と を有す る前 記メ モ リ カ ー 卜 リ ッ ジ。
9. 請求項第 1 項記載の メ モ リ カ ー 卜 リ ッ ジであ つ て 前記 メ モ リ カ ー 卜 リ ッ ジが外部装置 にマ ウ ン 卜 さ れた と き前記外部装置か ら供給さ れる ァ ド レス信号の変化を 検出す る変化検出手段を有する前記メ モ リ カ ー 卜 リ ッ ジ
10. 請求項第 9 項記載のメ モ リ カ ー 卜 リ ッ ジで あ つ て前記メ モ リ カ ー ト リ ッ ジが外部装置 にマ ウ ン ト さ れた と き 、 前記変化検出手段は ア ド レ ス信号の変化 に基いて 、 前記外部装置か ら供給さ れる メ モ リ ア ク セ ス信号の論理 レベルを所定期間反転 した D R A Mア ク セ ス信号を生成 す る た め のア ク セ ス制御手段を有す る前記メ モ リ カ ー 卜 リ ッ ジ 。
11. 請求項第 1 0項記載の メ モ リ カ ー 卜 リ ッ ジで あ つ て 、 前記 ア ク セ ス制御手段は前記メ モ リ カ ー 卜 リ ッ ジ か ら供給さ れる メ モ リ チ ッ プセ レ ク 卜 信号お よびま た は チ ッ プイ ネ一プル信号の論理 レベルを反転す る前記メ モ リ カ ー 卜 リ ッ ジ 。
12. 請求項第 1 0項記載のメ モ リ カ ー 卜 リ ッ ジで あ つ て前記ア ク セス制御手段は前記外部装置から供給され るク ロ ッ ク信号をカ ウ ン 卜する カ ウン 卜手段と、 前記メ モ リ ア ク セス信号と前記カ ウ ン 卜手段の出力信号とを論 理演算する論理演算手段と 、 を有する前記メ モリ カ ー 卜 リ ッ ジ。
1 3 . 請求項第 1 2項記載のメ モ リ カ ー 卜 リ ッ ジであ つ て、 前記のカ ウンタ手段の少な く とも 2桁の ビ ッ トの 状態に応じてアクセス許可信号の発生を許容する期間、 そのプ リ チャ ージ期藺、 リ フ レッ シ ュ許可信号の発生期 間、 そのプ リ チャ ージ期間の 4つの期圜を割当て、 前記 2桁の ビ ッ 卜の値が前記リ フ レッ シ ュ許可信号の発生期 間 と して割当て られている状態の ときに リ フ レッ シ ュ許 可信号とを発生 し、 チッ プセ レク ト信号、 チッ プイ ネ一 ブル信号等のメ モ リ をアク セスする信号を受け、 かつ 、 前記 2 桁の ビッ 卜の値が前記アクセス許可信号の発生を 許容する期間 と して割当て られている状態のときに前記 ア ク セス許可信号を発生する手段を有する前記メ モ リ 力 一 卜 リ ッ ジ。
U . 第 Ί の電源供給手段 と、
第 2 の電源供給手段と、
上記 2 つの電源供給手段の共通電源線と複数のメ モ リ 各々 の電源端子問に 、 それぞれ直列に接続された抵抗、 および
上記各々のメ モリ の電源端子に並列に接続された第 1 の容量を有する平滑回路 と 、 を有するメ モ リ 装置。
15. 請求項 1 4 のメ モ リ 装置に お いて 、 上記平滑回 路 の抵抗 と第 1 の容量か ら な る 時定数が 、 情報を保持す る待機動作モ ー ドの ピー ク 電流の発生間隔 よ り 小な るメ モ リ 装置。
16. 請求項 1 4 に おいて 、 上記 2 つ の電源供給手段 の共通電源線に第 2 の容量を設け 、 上記第 2 の容量が各 各の メ モ リ の電源端子の第 1 の容量よ り 大きいメ モ リ 裝
17. 請求項 1 4 に おいて 、 上記装置は持ち運びが可 能な可搬形メ モ リ 装置で あ る メ モ リ 装置。
18. 請求項 Ί 4に お いて 、 使用 する メ モ リ がダイ ナ ミ ッ ク 形メ モ リ ♦ セルで構成さ れた メ モ リ L S I
( Large Seal e I nterg rat ion) であるメ モ リ 装置。
19. 第 1 の電源供給手段 と第 2 の電源供給手段を設 けた メ モ リ 装置に おいて 、 上記 2 つ の電源供給手段の共 通電源線 と第 2 の電源供給手段 と の接続が P チ ャ ネル形 M O S ( Heta I Oxide Sem i conducter ) ト ラ ン ジ ス タ を 介 し て 接続さ れ、 上記 ト ラ ン ジス タ の ド レ イ ン を上記共 通電源線 に接続 し 、 ソ ー スを上記第 2 の電源供給手段 に 接続 し 、 電源低下も し く は遮断時にゲー ト を低 レベル と し上記 卜 ラ ンジス タ を活性化させ 、 通常すなわち第 1 の 電源供給手段に よ り 電圧印加状態では上記 ト ラ ンジ ス タ を非活性状態に する メ モ リ 装置。
20. 第 1 の電源供給手段 と第 2 の電源供給手段を設 けた メ モ リ 装置に おいて 、 各々 の メ モ リ の リ フ レ ッ シ ュ 制御信号をメ モ リ 外部か ら 隈次活性化さ せる メ モ リ 装置 21 . 第 1 の電源供給手段 と 、
第 2 の電源供給手段 と 、
複数の メ モ リ ユニ ッ ト と 、 を有する メ モ リ 装置であ つ て 、 各各のメ モ リ ユニ ッ ト は上記各々 のメ モ リ で発生さ れる ピー ク電流を各々 の メ モ リ 単位で平滑化する平滑回 路を有 し 、 リ フ レ ッ シ ュ 制御信号の賜次活性化に よ り 各 メ モ リ ュニ ッ 卜 の リ フ レ ッ シ ュ 動作を活性化さ せる メ モ リ 裝置。
2 2 . 記憶デー タ を保持するため に リ フ レ ッ シ ュ が必 要な半導体メ モ リ の 、 外部か ら の リ ー ド ア ク セ ス モー ド の指定に ともなう リ ー ド アク セ ス と リ フ レ ッ シ ュ の制御 方法であ っ て 、
該 リ ー ドア ク セ スモー ドの指定に ともな っ て 、 リ フ レ ッ シ ュ期間か ら所定時間以上ず ら し て 一定時間幅の リ ー ド ア クセ ス時閻を設定する ステ ッ プ と、
該 リ ー ド ア ク セ ス期問の終了 と と も に 、 該半導体メ モ リ か ら読み出さ れたデー タ をラ ッ チ回路にラ ッ チす るス テ ツ プ とを有する半導体メ モ リ 制御方法。
23 . 請求項 2 2 において 、 設定さ れた リ ー ドァ クセ ス期間 に続 く 次の リ フ レ ッ シ ュ期間を、 該 リ ー ド ァ ク セ ス時間 よ り 所定時間以上遅れて設定す る ステ ッ プを有す る半導体メ モ リ 制御方法。
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