RU2022364C1

RU2022364C1 - Digital-analog system for indication and processing of information

Info

Publication number: RU2022364C1
Authority: RU
Inventors: А.А. Урсатьев; Ю.Л. Серебряников; С.Л. Сапожникова; Ю.М. Грешищев
Original assignee: Институт кибернетики им.В.М.Глушкова АН Украины
Priority date: 1991-01-21
Filing date: 1991-01-21
Publication date: 1994-10-30

Abstract

FIELD: automatics. SUBSTANCE: system has videosignal coder 1, structure program tuning unit 2, memory direct access unit 3, microcomputer 4, program exchange unit 5, strobe former 6, address and synchronization unit 7, super on-line memory unit 8, clock pulse oscillator 9, output unit 10. All the units of the system are connected functionally. EFFECT: widened area of application; high rate of transformation. 4 cl, 7 dwg

Description

Изобретение относится к средствам автоматизации натурных исследований двумерных сигналов датчиков изображений, в частности радиолокационных отражений, и может быть использовано для регистрации, обработки и воспроизведения радиолокационных эхо-сигналов. Система ориентирована на совместную работу с импульсными некогерентными радиолокационными станциями (РЛС) высокого разрешения (с наносекундными зондирующими импульсами) и обеспечивает возможность получения в темпе эксперимента и представления в удобной форме информации о статистических характеристиках эхо-сигналов различного происхождения. Съем данных радиолокационных измерений производится в стробе в режиме кругового обзора и в режиме остановленной антенны РЛС. Кроме того, система обеспечивает возможность записи радиолокационных изображений в заданной области обзора и последующее отображение на штатных индикаторах РЛС натурных радиолокационных изображений и изображений, сформированных пользователем. The invention relates to automation of full-scale studies of two-dimensional signals of image sensors, in particular radar reflections, and can be used for registration, processing and playback of radar echo signals. The system is focused on joint work with high-resolution pulsed incoherent radar stations (radars) (with nanosecond probe pulses) and provides the possibility of obtaining, at the pace of the experiment, and presenting in a convenient form information on the statistical characteristics of echo signals of various origins. Data acquisition of radar measurements is made in the strobe in the mode of all-round visibility and in the stopped radar antenna mode. In addition, the system provides the ability to record radar images in a given field of view and subsequent display on the standard indicators of the radar full-scale radar images and images generated by the user.

Известны устройства для записи-воспроизведения радиолокационной информации [1, 2] . Однако они имеют низкое разрешение и не обеспечивают возможности реализации современных методов цифровой обработки и хранения видеосигналов с последующим их воспроизведением на аналоговых видеоиндикаторах информации. Known devices for recording-playback of radar information [1, 2]. However, they have a low resolution and do not provide the possibility of implementing modern methods of digital processing and storage of video signals with their subsequent playback on analog video indicators.

Техническим решением, наиболее близким к заявляемому, является цифроаналоговая система для регистрации и статистической обработки информации [3] . Система содержит аналоговый процессор, аналого-цифровой преобразователь (АЦП), блок памяти тарировочных характеристик, блок программной перестройки структуры, блок памяти алгоритмов, блок памяти управляющей информации, микроЭВМ (оперативное запоминающее устройство, арифметико-логическое устройство и блок управления), таймер и блок вывода. Блоки программной перестройки структуры и памяти алгоритмов производят перестройку конфигурации системы программным путем применительно к алгоритмам и типам выполняемых задач. В зависимости от заданного режима работы информация, принимаемая с объекта исследования, может непосредственно либо после предварительной обработки в аналоговом процессоре и дискретизации в АЦП поступать на блок вывода для регистрации и последующего анализа, использоваться в системе для экспресс-анализа. The technical solution closest to the claimed one is a digital-analog system for registration and statistical processing of information [3]. The system contains an analog processor, analog-to-digital converter (ADC), calibration characteristics memory block, structure restructuring block, algorithms memory block, control information memory block, microcomputer (random access memory, arithmetic logic device and control unit), timer and block output. Blocks of software restructuring of the structure and memory of algorithms restructuring the system configuration programmatically in relation to the algorithms and types of tasks performed. Depending on the specified operating mode, the information received from the object of study can be directly or after preliminary processing in an analog processor and discretization in the ADC to the output unit for registration and subsequent analysis, used in the system for express analysis.

Известная система не обеспечивает высокого разрешения при сравнительно низком быстродействии канала микроЭВМ, т.е. ее недостатком является невысокий допустимый темп преобразования и регистрации информации, зависимый от временных характеристик микроЭВМ, а также невозможность регистрации двумерного сигнала. В частности, система не позволяет осуществлять согласованное с разрешающей способностью РЛС преобразование радиолокационных эхо-сигналов, их регистрацию и накопление и тем самым не обеспечивает возможности восстановления сигнала с точностью, достаточной для его описания. Кроме того, цифроаналоговая система регистрации и статистической обработки информации не позволяет воспроизводить накопленные данные радиолокационных изображений на штатных средствах отображения информации в РЛС. The known system does not provide high resolution with a relatively low speed of the microcomputer channel, i.e. its disadvantage is the low permissible rate of conversion and registration of information, dependent on the time characteristics of the microcomputer, as well as the inability to register a two-dimensional signal. In particular, the system does not allow the conversion of radar echo signals, their registration and accumulation, consistent with the resolution of the radar, and thus does not provide the ability to restore the signal with an accuracy sufficient to describe it. In addition, the digital-analog system of registration and statistical processing of information does not allow reproducing the accumulated data of radar images on standard means of displaying information in the radar.

Цель изобретения - расширение области применения за счет возможности регистрации и отображения двумерных сигналов с высоким темпом преобразования. The purpose of the invention is the expansion of the scope due to the possibility of registration and display of two-dimensional signals with a high conversion rate.

Цель достигается тем, что в цифроаналоговой системе для регистрации и обработки информации, содержащей блок программной перестройки структуры, блок вывода, выход которого является выходом системы и микроЭВМ, блок программной перестройки структуры содержит мультиплексор и демультиплексор, первый выход которого является первым выходом блока программной перестройки структуры, первый и второй информационные входы которого подключены соответственно к первому и второму информационным входам мультиплексора, выход которого является вторым выходом блока программной перестройки структуры, третий выход которого подключен к второму выходу демультиплексора, информационный вход которого является третьим информационным входом блока программной перестройки структуры, управляющий вход которого подключен к управляющим входам мультиплексора и демультиплексора, а в систему введены кодер видеосигнала, блок прямого доступа к памяти, блок программного обмена, формирователь строба, блок адреса и синхронизации, сверхоперативное запоминающее устройство и генератор тактовых импульсов, причем выход кодера видеосигнала подключен к первому информационному входу блока программной перестройки структуры, к второму информационному входу которого подключен информационный выход блока прямого доступа к памяти, первый выход блока программной перестройки структуры подключен к первому информационному входу блока прямого доступа к памяти, к второму информационному входу которого подключен первый информационный выход микроЭВМ, первый управляющий выход которой подключен к первому управляющему входу блока прямого доступа к памяти, второй информационный и второй управляющий выходы микроЭВМ подключены к соответствующим входам блока программного обмена, информационный выход и выход селектора адреса которого подключены к соответствующим входам формирователя строба и блока адреса и синхронизации, управляющий выход блока программного обмена подключен к первому управляющему входу блока адреса и синхронизации, а также к управляющим входам блока программной перестройки структуры и формирователя строба, первый управляющий выход которого подключен к второму управляющему входу блока прямого доступа к памяти, первый и второй управляющие выходы которого подключены соответственно к второму и третьему управляющим входам блока адреса и синхронизации, управляющий выход которого подключен к третьему управляющему входу блока прямого доступа к памяти, прямой тактирующий выход блока адреса и синхронизации подключен к одноименному входу кодера видеосигнала, стробирующий выход которого подключен к одноименному входу сверхоперативного запоминающего устройства, информационный вход которого подключен к второму выходу блока программной перестройки структуры, третий информационный вход которого подключен к выходу сверхоперативного запоминающего устройства, управляющий вход которого подключен к третьему управляющему выходу блока прямого доступа к памяти, адресный вход сверхоперативного запоминающего устройства подключен к адресному выходу блока адреса и синхронизации, синхровход которого подключен к выходу генератора тактовых импульсов, управляющий вход которого подключен к второму управляющему выходу формирователя строба, третий выход блока программной перестройки структуры подключен к информационному входу блока вывода, тактовый вход которого подключен к инверсному тактирующему выходу блока адреса и синхронизации, информационным входом системы является аналоговый вход кодера видеосигнала, а входные сигналы "Курс" и "Запуск" системы подключены к соответствующим входам блока программного обмена, формирователя строба и блока адреса и синхронизации. Кодер видеосигнала содержит АЦП, регистр, элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент задержки, причем аналоговый вход кодера видеосигнала подключен к информационному входу АЦП, разрядные выходы которого подключены соответственно к n разрядам информационного входа регистра, тактовый вход которого подключен к тактовому входу АЦП и является тактовым входом кодера видеосигнала, n-разрядный выход регистра подключен к выходу кодера видеосигнала, стробирующий выход которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого подключен к (n+1)-у разрядному выходу регистра и к входу элемента НЕ, выход которого подключен к (n+1)-у разряду информационного входа регистра и к входу элемента задержки, выход которого подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Формирователь строба содержит первый и второй счетчики, триггер, первый, второй и третий элементы И и элемент ИЛИ, причем информационный вход формирователя строба подключен к информационным входам первого и второго счетчиков, вычитающие входы которых подключены к входу "Запуск" формирователя строба, вход "Курс" которого подключен к входам установки в ноль первого и второго счетчиков и триггера, выход которого подключен к первому входу третьего элемента И и является первым управляющим выходом формирователя строба, второй управляющий выход которого подключен к выходу третьего элемента И, второй вход которого подключен к входу "Запуск" формирователя строба, управляющий вход которого подключен к первым входам первого и второго элементов И, вторые входы которых подключены к входу селектора адреса формирователя строба, выходы первого и второго элементов И подключены соответственно к тактовым входам первого и второго счетчиков, выходы переноса которых подключены к первому и второму входам элемента ИЛИ, выход которого подключен к входу установки в единицу триггера. Блок адреса и синхронизации содержит первый, второй и третий регистры, первый, второй и третий счетчики, триггер, элемент НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ и элемент И-НЕ, причем информационный вход блока адреса и синхронизации подключен к информационным входам первого, второго и третьего регистров, тактовые входы которых подключены к первому управляющему входу блока адреса и синхронизации, вход селектора адреса которого подключен к входам разрешения записи первого, второго и третьего регистров, выходы первого и третьего регистров подключены соответственно к информационным входам первого и второго счетчиков, входы вычитания которых подключены к тактовому входу блока адреса и синхронизации, вход "Запуск" которого подключен к тактовому входу второго счетчика и к входам установки в ноль третьего счетчика и триггера, выход которого подключен к входу установки в ноль первого счетчика, прямой выход переноса которого подключен к собственному тактовому входу,входу сложения третьего счетчика и является прямым тактирующим выходом блока адреса и синхронизации, инверсный тактирующий выход которого подключен к инверсному выходу переноса первого счетчика, второй управляющий вход блока адреса и синхронизации подключен к вычитающему входу третьего счетчика, прямой выход которого является адресным выходом блока адреса и синхронизации и подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу второго регистра, а выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к первому входу элемента ИЛИ и к первому входу элемента И-НЕ, выход которого является управляющим выходом блока адреса и синхронизации, третий управляющий вход которого подключен к входу элемента НЕ, выход которого подключен к второму входу элемента И-НЕ, выход переноса второго счетчика подключен к второму входу элемента ИЛИ, выход которого подключен к входу установки в единицу триггера. The goal is achieved in that in a digital-analog system for recording and processing information containing a program restructuring unit, an output unit whose output is the output of the system and a microcomputer, a program restructuring unit contains a multiplexer and a demultiplexer, the first output of which is the first output of the structure restructuring unit the first and second information inputs of which are connected respectively to the first and second information inputs of the multiplexer, the output of which is second the output of the program restructuring unit, the third output of which is connected to the second output of the demultiplexer, the information input of which is the third information input of the program restructuring unit, the control input of which is connected to the control inputs of the multiplexer and demultiplexer, and a video encoder, direct access unit memory, program exchange unit, strobe driver, address and synchronization unit, super-operative storage device and clock generator ow, and the output of the video encoder is connected to the first information input of the structure restructuring unit, the information output of the direct memory access unit is connected to the second information input, the first output of the structure restructuring unit is connected to the first information input of the direct memory access unit, to the second information the input of which is connected to the first information output of the microcomputer, the first control output of which is connected to the first control input of the direct access unit to the memory, the second information and second control outputs of the microcomputer are connected to the corresponding inputs of the program exchange unit, the information output and the output of the address selector of which are connected to the corresponding inputs of the gate driver and the address and synchronization unit, the control output of the program exchange unit is connected to the first control input of the address unit and synchronization, as well as to the control inputs of the program restructuring unit and the gate driver, the first control output of which is connected to the second the control input of the direct memory access unit, the first and second control outputs of which are connected respectively to the second and third control inputs of the address and synchronization unit, the control output of which is connected to the third control input of the direct memory access unit, the direct clock output of the address and synchronization unit is connected to the input of the video encoder of the same name, the gate output of which is connected to the input of the same name as the super-operative storage device, the information input of which is connected connected to the second output of the program restructuring unit, the third information input of which is connected to the output of the super-operative storage device, the control input of which is connected to the third control output of the direct memory access unit, the address input of the super-operative storage device is connected to the address output of the address and synchronization block, whose sync input connected to the output of the clock generator, the control input of which is connected to the second control output of the gate former, The third output of the program restructuring unit is connected to the information input of the output unit, the clock input of which is connected to the inverse clock output of the address and synchronization unit, the information input of the system is the analog input of the video encoder, and the input signals “Course” and “Start” of the system are connected to the corresponding inputs a program exchange unit, a gate driver, and an address and synchronization unit. The video encoder contains an ADC, a register, an NOT element, an EXCLUSIVE OR element, and a delay element, wherein the analog input of the video encoder is connected to the ADC information input, the bit outputs of which are connected respectively to n bits of the register information input, the clock input of which is connected to the ADC clock input and is by the clock input of the video encoder, the n-bit output of the register is connected to the output of the video encoder, the gate output of which is connected to the output of the EXCLUSIVE OR element, the first input of which connected to (n + 1) y bit output register and to the input of NOT circuit whose output is connected to the (n + 1) -y discharge data input register and to the input of a delay element whose output is connected to the second input of the EXCLUSIVE OR gate. The gate generator comprises the first and second counters, a trigger, the first, second and third AND elements and an OR element, the information input of the gate generator being connected to the information inputs of the first and second counters, the subtracting inputs of which are connected to the gate trigger input, the heading input "which is connected to the zero inputs of the first and second counters and a trigger, the output of which is connected to the first input of the third AND element and is the first control output of the gate former, the second control output for which it is connected to the output of the third element And, the second input of which is connected to the "Start" input of the gate driver, the control input of which is connected to the first inputs of the first and second elements And, the second inputs of which are connected to the input of the address selector of the gate driver, the outputs of the first and second elements And they are connected respectively to the clock inputs of the first and second counters, the transfer outputs of which are connected to the first and second inputs of the OR element, the output of which is connected to the installation input to the trigger unit. The address and synchronization block contains the first, second and third registers, the first, second and third counters, the trigger, the element NOT, the element EXCLUSIVE OR, the element OR and the element NAND, and the information input of the address and synchronization block is connected to the information inputs of the first, second and third registers, the clock inputs of which are connected to the first control input of the address and synchronization block, the input of the address selector of which is connected to the recording permission inputs of the first, second and third registers, the outputs of the first and third registers connected respectively to the information inputs of the first and second counters, the subtraction inputs of which are connected to the clock input of the address and synchronization block, the “Start” input of which is connected to the clock input of the second counter and to the zero inputs of the third counter and trigger, the output of which is connected to the setup input to zero of the first counter, the direct transfer output of which is connected to its own clock input, the addition input of the third counter and is a direct clock output of the address and synchronization block, inverse whose clocking output is connected to the inverse output of the transfer of the first counter, the second control input of the address and synchronization block is connected to the subtracting input of the third counter, the direct output of which is the address output of the address and synchronization block and is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the output the second register, and the output of the EXCLUSIVE OR element is connected to the first input of the OR element and to the first input of the AND-NOT element, the output of which is the control output of the address block and with synchronization, the third control input of which is connected to the input of the element NOT, the output of which is connected to the second input of the AND-NOT element, the transfer output of the second counter is connected to the second input of the OR element, the output of which is connected to the installation input to the trigger unit.

Совокупность отличительных признаков заявляемой системы, а именно наличие взаимосвязанных кодера видеосигнала и сверхоперативного запоминающего устройства, информационными входами и выходами подключенного к микроЭВМ посредством блоков программной перестройки структуры и прямого доступа к памяти, блока программного обмена, связывающего с микроЭВМ формирователь строба и блок адреса и синхронизации, к которым подключены сигналы "Курс" и "Запуск", с одной стороны, в известных ранее устройствах не обнаружена, а с другой стороны, придает заявляемой системе новое качество - возможность регистрации и отображения двумерных сигналов с высоким темпом преобразования в интересующей пользователя области пространства (зоны обзора РЛС), воспроизведения накопленных радиолокационных изображений на штатных средствах отображения информации в РЛС. Этим достигается поставленная цель. Причем сама процедура обработки реализована схемно на простейших узлах цифровой вычислительной техники. Это позволяет заключить, что предложенное техническое решение удовлетворяет критериям существенных отличий. The set of distinguishing features of the claimed system, namely the presence of interconnected video signal encoder and super-operative storage device, information inputs and outputs connected to the microcomputer via program restructuring blocks and direct memory access, program exchange unit that connects the gate generator and the address and synchronization block to the microcomputer, to which the “Course” and “Launch” signals are connected, on the one hand, is not detected in previously known devices, and on the other hand, gives system is a new quality - possibility to register and display two-dimensional signal with a high conversion rate in the user region of space of interest (radars FOV), playback of accumulated radar images at standard means to display information on the radar. This achieves the goal. Moreover, the processing procedure itself is implemented schematically on the simplest nodes of digital computer technology. This allows us to conclude that the proposed technical solution meets the criteria for significant differences.

На фиг. 1 представлена блок-схема цифроаналоговой системы для регистрации и обработки информации; на фиг. 2 - схема кодера видеосигнала; на фиг. 3 - схема блока программной перестройки структуры; на фиг. 4 - схема блока программного обмена; на фиг. 5 - схема формирователя строба; на фиг. 6 - схема блока адреса и синхронизации; на фиг. 7 - схема генератора тактовых импульсов. In FIG. 1 shows a block diagram of a digital-analog system for recording and processing information; in FIG. 2 is a diagram of a video encoder; in FIG. 3 is a block diagram of a software restructuring structure; in FIG. 4 is a block diagram of a software exchange; in FIG. 5 is a diagram of a gate driver; in FIG. 6 is a block diagram of the address and synchronization; in FIG. 7 is a diagram of a clock generator.

Система для регистрации и обработки информации содержит кодер 1 видеосигнала, блок 2 программной перестройки структуры, блок 3 прямого доступа к памяти, микроЭВМ 4, блок 5 программного обмена, формирователь 6 строба, блок 7 адреса и синхронизации, сверхоперативное запоминающее устройство 8, генератор 9 тактовых импульсов, блок 10 вывода. Причем n-разрядный выход кодера 1 видеосигнала подключен к первому информационному входу блока 2 программной перестройки структуры, к второму информационному входу которого подключен n-разрядный информационный выход блока 3 прямого доступа к памяти. Первый n-разрядный выход блока 2 программной перестройки структуры подключен к первому информационному входу блока 3 прямого доступа к памяти, к второму информационному входу которого подключен n-разрядный первый информационный выход микроЭВМ 4. К первому управляющему входу блока 3 прямого доступа к памяти подключен k-разрядный первый управляющий выход микроЭВМ 4, m-разрядный второй информационный и l-разрядный второй управляющий выходы которой подключены к соответствующим входам блока 5 программного обмена. m-Разрядный информационный выход и s-разрядный выход селектора адреса блока 5 программного обмена подключены к соответствующим входам формирователя 6 строба и блока 7 адреса и синхронизации, l-разрядный управляющий выход блока 5 программного обмена подключен к первому управляющему входу блока 7 адреса и синхронизации, а также к управляющим входам блока 2 программной перестройки структуры и формирователя 6 строба. Первый управляющий выход формирователя 6 строба подключен к второму управляющему входу блока 3 прямого доступа к памяти, к второму и третьему управляющим входам блока 7 адреса и синхронизации подключены соответственно первый и второй управляющие выходы блока 3 прямого доступа к памяти. Управляющий выход блока 7 адреса и синхронизации подключен к третьему управляющему входу блока 3 прямого доступа к памяти, прямой тактирующий выход блока 7 адреса и синхронизации подключен к одноименному входу кодера 1 видеосигнала. Информационный вход сверхоперативного запоминающего устройства 8 подключен к второму n-разрядному выходу блока 2 программной перестройки структуры, а n-разрядный информационный выход - к третьему информационному входу блока 2 программной перестройки структуры. Управляющий вход сверхоперативного запоминающего устройства 8 подключен к третьему управляющему выходу блока 3 прямого доступа к памяти, адресный вход - к р-разрядному адресному выходу блока 7 адреса и синхронизации, стробирующий вход - к одноименному выходу кодера 1 видеосигнала. Выход генератора 9 тактовых импульсов подключен к синхронизирующему входу блока 7 адреса и синхронизации, управляющий вход - к одноименному второму выходу формирователя 6 строба. Информационный вход блока 10 вывода подключен к одноименному инверсному выходу блока 7 адреса и синхронизации. Информационным входом системы является аналоговый вход кодера 1 видеосигнала, синхронизирующие входные сигналы "Курс" и "Запуск" системы, вырабатываемые РЛС, подключены к соответствующим входам блока 5 программного обмена, формирователя 6 строба и блока 7 адреса и синхронизации, выходом системы и микроЭВМ 4 является аналоговый выход блока 10. The system for recording and processing information contains a video encoder 1, a structure restructuring unit 2, a direct memory access unit 3, a microcomputer 4, a program exchange unit 5, a strobe generator 6, an address and synchronization unit 7, a super-memory 8, a clock generator 9 pulses, block 10 output. Moreover, the n-bit output of the video encoder 1 is connected to the first information input of the structure restructuring unit 2, to the second information input of which the n-bit information output of the direct memory access unit 3 is connected. The first n-bit output of the structure restructuring unit 2 is connected to the first information input of the direct memory access unit 3, to the second information input of which the n-bit first information output of the microcomputer 4 is connected. K- is connected to the first control input of the direct memory access unit 3 the bit first control output of the microcomputer 4, the m-bit second information and l-bit second control outputs of which are connected to the corresponding inputs of block 5 of the program exchange. The m-bit information output and the s-bit output of the address selector of the program exchange unit 5 are connected to the corresponding inputs of the gate generator 6 and the address and synchronization unit 7, the l-bit control output of the program exchange unit 5 is connected to the first control input of the address and synchronization unit 7, as well as to the control inputs of the block 2 software restructuring of the structure and the shaper 6 of the strobe. The first control output of the gate driver 6 is connected to the second control input of the direct memory access unit 3, the first and second control outputs of the direct memory access unit 3 are connected to the second and third control inputs of the address and synchronization unit 7. The control output of the address and synchronization unit 7 is connected to the third control input of the direct memory access unit 3, the direct clocking output of the address and synchronization unit 7 is connected to the same input of the video encoder 1. The information input of the super-operative storage device 8 is connected to the second n-bit output of the structure restructuring unit 2, and the n-bit information output is connected to the third information input of the structure restructuring unit 2. The control input of the super-operative storage device 8 is connected to the third control output of the direct memory access unit 3, the address input to the p-bit address output of the address and synchronization unit 7, the strobe input to the same output of the video encoder 1. The output of the clock generator 9 is connected to the synchronizing input of the address and synchronization unit 7, and the control input is connected to the second output of the gate former 6 of the same name. The information input of the output unit 10 is connected to the same inverse output of the address and synchronization unit 7. The information input of the system is the analog input of the video encoder 1, the synchronizing input signals “Course” and “Start” of the system generated by the radar are connected to the corresponding inputs of the program exchange unit 5, the gate generator 6 and the address and synchronization unit 7, the output of the system and microcomputer 4 is block analog output 10.

Кодер 1 видеосигнала (фиг. 2) содержит АЦП 11, буферный регистр 12, элемент НЕ 13, элемент 14 задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15. Аналоговый вход кодера 1 видеосигнала подключен к информационному входу АЦП 11, n-разрядные выходы которого подключены соответственно к n разрядам информационного входа регистра 12, тактовый вход которого подключен к тактовому входу АЦП 11 и является тактовым входом кодера 1 видеосигнала. n Разрядов выхода регистра 12 подключены к выходу кодера 1 видеосигнала, стробирующий выход которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15, первый вход которого подключен к (n+1)-у разрядному выходу регистра 12 и к входу элемента НЕ 13. Выход последнего подключен к (n+1)-у разряду информационного входа регистра 12 и к входу элемента 14 задержки, выход которого подключен к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15. The encoder 1 of the video signal (Fig. 2) contains the ADC 11, the buffer register 12, the element HE 13, the delay element 14, the element EXCLUSIVE OR 15. The analog input of the encoder 1 of the video signal is connected to the information input of the ADC 11, the n-bit outputs of which are connected respectively to n bits of the information input of the register 12, the clock input of which is connected to the clock input of the ADC 11 and is the clock input of the encoder 1 of the video signal. n The bits of the output of register 12 are connected to the output of the encoder 1 of the video signal, the gate output of which is connected to the output of the EXCLUSIVE OR element 15, the first input of which is connected to the (n + 1) -th output of the register 12 and to the input of the element NOT 13. The output of the last is connected to (n + 1) -th category of the information input of the register 12 and to the input of the delay element 14, the output of which is connected to the second input of the EXCLUSIVE OR 15 element.

Блок 2 программной перестройки структуры (фиг. 3) содержит мультиплексор 16 и демультиплексор 17, первый n-разрядный выход которого является первым выходом блока 2. Первый и второй n-разрядные информационные входы блока 2 подключены соответственно к первому и второму информационным входам мультиплексора 16, n-разрядный выход которого является вторым выходом блока 2. Третий выход блока 2 подключен к второму выходу демультиплексора 17, информационный вход которого является третьим информационным входом блока 2, управляющий вход которого подключен к управляющим входам мультиплексора 16 и демультиплексора 17. Block 2 software restructuring of the structure (Fig. 3) contains a multiplexer 16 and a demultiplexer 17, the first n-bit output of which is the first output of block 2. The first and second n-bit information inputs of block 2 are connected respectively to the first and second information inputs of multiplexer 16, the n-bit output of which is the second output of block 2. The third output of block 2 is connected to the second output of the demultiplexer 17, the information input of which is the third information input of block 2, the control input of which is connected to the control inputs of the multiplexer 16 and the demultiplexer 17.

Блок 5 программного обмена (фиг. 4) содержит устройство 18 параллельного обмена, регистр 19, дешифратор 20 адреса. Block 5 software exchange (Fig. 4) contains a device 18 for parallel exchange, register 19, address decoder 20.

Формирователь 6 строба (фиг. 5) содержит счетчики 21 и 22, элементы И 23 и 24, элемент ИЛИ 25, Т-триггер 26, элемент И 27. Shaper 6 strobe (Fig. 5) contains counters 21 and 22, elements And 23 and 24, element OR 25, T-trigger 26, element And 27.

Причем m-разрядный информационный вход формирователя 6 строба подключен к информационным входам счетчиков 21 и 22, вычитающие входы которых подключены к входу "Запуск" формирователя 6 строба. Вход "Курс" формирователя 6 подключен к входам установки в ноль счетчиков 21, 22 и Т-триггера 26, выход которого подключен к первому входу элемента И 27 и является первым управляющим выходом формирователя 6 строба. Второй управляющий выход формирователя 6 подключен к выходу элемента И 27, второй вход которого подключен к входу "Запуск" формирователя 6 строба. l-Разрядный управляющий вход формирователя 6 подключен к первым входам элементов И 23 и 24, вторые входы которых подключены к s-разрядному входу селектора адреса формирователя 6 строба. Выходы элементов И 23 и 24 подключены к тактовым входам счетчиков 22 и 21 соответственно, выходы переноса которых подключены к первому и второму входам элемента ИЛИ 25, выход которого подключен к входу установки в единицу Т-триггера 26. Moreover, the m-bit information input of the gate generator 6 is connected to the information inputs of the counters 21 and 22, the subtracting inputs of which are connected to the "Start" input of the gate generator 6. The “Course” input of the driver 6 is connected to the zero inputs of the counters 21, 22 and the T-trigger 26, the output of which is connected to the first input of the And 27 element and is the first control output of the gate driver 6. The second control output of the shaper 6 is connected to the output of the element And 27, the second input of which is connected to the input "Start" of the shaper 6 of the strobe. The l-bit control input of the shaper 6 is connected to the first inputs of the elements And 23 and 24, the second inputs of which are connected to the s-bit input of the address selector 6 of the strobe gate. The outputs of the elements And 23 and 24 are connected to the clock inputs of the counters 22 and 21, respectively, the transfer outputs of which are connected to the first and second inputs of the element OR 25, the output of which is connected to the installation input to the unit of the T-trigger 26.

Блок 7 адреса и синхронизации (фиг. 6) содержит регистры 28 и 29, счетчик 30, регистр 31, счетчик 32, элемент НЕ 33, счетчик 34, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 35, элемент ИЛИ 36, Т-триггер 37, элемент И-НЕ 38. Причем m-разрядный информационный вход блока 7 подключен к информационным входам регистров 28, 29 и 31, тактовые входы которых подключены к первому управляющему l-разрядному входу блока 7. s-Разрядный вход селектора адреса блока 7 подключен к входам разрешения записи регистров 28, 29 и 31, выходы регистров 28 и 29 подключены к информационным входам счетчиков 30 и 32, входы вычитания которых подключены к тактовому входу блока 7. Вход "Запуск" блока 7 подключен к тактовому входу счетчика 32 и к входам установки в ноль счетчика 34 и Т-триггера 37, выход которого подключен к входу установки в ноль счетчика 30. Прямой выход переноса счетчика 30 подключен к собственному тактовому входу, входу сложения счетчика 34 и, кроме того, является прямым тактирующим выходом блока 7, инверсный тактирующий выход которого подключен к инверсному выходу переноса счетчика 30. Второй управляющий вход "Такт" блока 7 подключен к вычитающему входу счетчика 34, р-разрядный прямой выход которого является адресным выходом блока 7 и, кроме того, подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 35, второй вход которого подключен к выходу регистра 31, а выход - к первому входу элемента ИЛИ 36 и к первому входу элемента И-НЕ 38. Выход последнего является управляющим выходом блока 7, третий управляющий вход "Готовность" которого подключен к входу элемента НЕ 33, выход которого соединен с вторым входом элемента И-НЕ 38. Выход переноса счетчика 32 подключен к второму входу элемента ИЛИ 36, выход которого подключен к входу установки в единицу Т-триггера 37. The address and synchronization block 7 (Fig. 6) contains registers 28 and 29, counter 30, register 31, counter 32, element NOT 33, counter 34, element EXCLUSIVE OR 35, element OR 36, T-trigger 37, element NAND 38. Moreover, the m-bit information input of block 7 is connected to the information inputs of the registers 28, 29 and 31, the clock inputs of which are connected to the first control l-bit input of block 7. The s-bit input of the address selector of block 7 is connected to the register enable inputs of the registers 28 , 29 and 31, the outputs of the registers 28 and 29 are connected to the information inputs of the counters 30 and 32, the inputs you the results of which are connected to the clock input of block 7. The “Start” input of block 7 is connected to the clock input of the counter 32 and to the inputs of setting the counter 34 and T-trigger 37 to zero, the output of which is connected to the setting input of the counter 30 30. Direct transfer output of the counter 30 is connected to its own clock input, counter addition 34, and, in addition, is a direct clock output of block 7, whose inverse clock output is connected to the inverse counter transfer output of counter 30. The second control input "Clock" of block 7 is connected to the subtracting input 34, the p-bit direct output of which is the address output of block 7 and, in addition, is connected to the first input of the EXCLUSIVE OR 35 element, the second input of which is connected to the output of the register 31, and the output to the first input of the OR element 36 and to the first input AND-NOT element 38. The output of the latter is the control output of block 7, the third "Ready" control input is connected to the input of the element NOT 33, the output of which is connected to the second input of the AND-NOT element 38. The transfer output of the counter 32 is connected to the second input of the OR element 36, the output of which dklyuchen to the input setting unit in the T-flip-flop 37.

Генератор 9 тактовых импульсов (фиг. 7) содержит резистор 39, кварцевый резонатор 40, элемент НЕ 41, элемент И-НЕ 42, элемент НЕ 43. The clock generator 9 (Fig. 7) contains a resistor 39, a quartz resonator 40, an element NOT 41, an AND-NOT element 42, an element NOT 43.

В кодере 1 видеосигнала АЦП 11 может быть выполнен на основе БИС сверхбыстродействующего АЦП типа К 1107ПВ2 или К 1107ПВ5. Элемент 14 задержки может быть выполнена в виде четного числа элементов НЕ. Блок 3 прямого доступа к памяти и устройство 18 параллельного обмена являются стандартными узлами ЭВМ и представляют собой контроллер прямого доступа к оперативной памяти и интерфейс параллельного обмена соответственно. К примеру, в случае использования в качестве микроЭВМ 4 микроЭВМ ряда "Электроника 60" блок 3 может быть представлен устройством прямого доступа к памяти И3 15КС-14-002 (Устройство прямого доступа к памяти И3 ТО и ТЭ И9М3.858.385 ТО), а устройство 18 параллельного обмена блока 5 в этом случае представлено интерфейсом пользователя И5 15КС-16-037 (Интерфейс пользователя И5 15КС-16-037ТО и ИЭ М3.858.396 ТО). Сверхоперативное запоминающее устройство 8 может быть выполнено на БИС статистического быстродействующего ЗУ, к примеру, серии 132. Блок 10 вывода представлен декодером видеосигнала, который может быть выполнен, к примеру, на БИС сверхбыстродействующего ЦАП типа К1118ПА2. In the encoder 1 of the video signal, the ADC 11 can be performed on the basis of an LSI of a superfast ADC of type K 1107PV2 or K 1107PV5. The delay element 14 can be made in the form of an even number of elements NOT. The direct memory access unit 3 and the parallel exchange device 18 are standard computer nodes and are a direct memory access controller and a parallel exchange interface, respectively. For example, if you use a series of "Electronics 60" microcomputers 4 as a microcomputer 4, block 3 can be represented by an I3 15KS-14-002 direct access memory device (I3 TO direct memory access device and I9M3.858.385 TO direct current memory device), and the device 18 parallel exchange of block 5 in this case is represented by the user interface I5 15KS-16-037 (User interface I5 15KS-16-037TO and IE M3.858.396 TO). The super-operative storage device 8 can be performed on the LSI of a statistical high-speed memory, for example, series 132. The output unit 10 is represented by a video decoder, which can be performed, for example, on an LSI of a super-fast DAC type K1118PA2.

Работа системы. Высокий темп поступления и большой объем радиолокационной информации исключают возможность непосредственного ввода данных в ЭВМ. Необходимы специальные технические решения для обеспечения согласованного с разрешающей способностью РЛС преобразования сигналов и съема данных в интересующей области зоны обзора РЛС - стробе. System operation. The high rate of receipt and the large amount of radar information preclude the possibility of direct data entry into the computer. Special technical solutions are needed to ensure signal conversion and data acquisition, consistent with the radar resolution, in the region of interest of the radar field of view - the strobe.

В цифроаналоговой системе для регистрации и обработки информации настройка параметров принимаемой с РЛС информации осуществляется путем программирования частоты дискретизации F_д видеосигнала, границ строба по дальности и пеленгу. Специальный алгоритм обмена видеоинформации, позволивший выполнить буферизацию данных на основе сверхоперативного запоминающего устройства (СОЗУ) сравнительно небольшой емкости, основан на структурных свойствах радиолокационного эхо-сигнала: видеоинформация записывается в СОЗУ или читается из него на интервале времени развертки сигнала Т_р, существенно меньшем периода Т_зи посылки двух зондирующих импульсов, оставшаяся часть времени (Т_зи - Т_р) используется для обмена с ОЗУ микроЭВМ. Таким образом, необходимая память буферного СОЗУ определяется накапливаемым объемом данных в пределах одной зондирующей посылки.In the digital-analog system for recording and processing information, the parameters of the information received from the radar are adjusted by programming the sampling frequency F _{d of the} video signal, the range of the strobe and the bearing. A special algorithm for exchanging video information, which allowed buffering data on the basis of a relatively small capacity super-memory device (RAM), is based on the structural properties of the radar echo signal: video information is recorded in or read from RAM on a signal sweep time interval T _p substantially shorter than the period T _zi sending two probe pulses, the remaining part of the time (T _zi - T _p ) is used for exchange with RAM microcomputers. Thus, the required memory of the buffer RAM is determined by the accumulated amount of data within one probing package.

В систему кроме специальных аппаратных средств и их программных драйверов входят программы диалогового задания режимов функционирования системы на профессионально-естественном языке. Так, в соответствии с данными диалога о протяженности строба по пространству и частоте дискретизации F_д формируется начальный адрес СОЗУ. С учетом этих данных и данных о размерности строба по азимуту настраивается канал прямого доступа к памяти микроЭВМ. Кроме того, значения границ строба по дальности и в азимутальном направлении используются для настройки элементов системы, формирующих пространственно-временные координаты съема данных. В диалоге пользователь также определяет режим работы системы: запись данных радиолокационных измерений, отображение радиолокационной информации на индикаторе кругового обзора РЛС или контроль технических средств системы. При этом выполняется программное изменение конфигурации системы. При отображении на индикаторе кругового обзора РЛС информации, содержащейся в эхо-сигнале, записанном ранее системой на протяжении ряда обзоров, данные о параметрах строба и его местоположении в зоне обзора РЛС считываются из паспорта на кадр информации с внешнего носителя.In addition to special hardware and their software drivers, the system includes programs for setting interactive modes of the system in professionally-natural language. So, in accordance with the dialogue data on the length of the strobe in space and sampling frequency F _d , the starting address of the RAM is formed. Based on these data and data on the dimension of the strobe in azimuth, a channel for direct access to the memory of the microcomputer is configured. In addition, the values of the strobe boundaries in range and in the azimuthal direction are used to configure system elements that form the spatio-temporal coordinates of data acquisition. In the dialog, the user also determines the operating mode of the system: recording radar measurement data, displaying radar information on the radar circular viewing indicator or monitoring the system’s technical means. In this case, a software change to the system configuration is performed. When the information contained in the echo signal recorded earlier by the system over a series of reviews is displayed on the indicator of the radar’s circular radar view, data on the strobe parameters and its location in the radar field of view are read from the passport to the information frame from an external medium.

Задание режима функционирования системы, т.е. настройка ее специальных аппаратных средств путем занесения соответствующих уставок в регистры, производится посредством программных операций с использованием канала программного обмена. Обращение к регистрам в процессе функционирования системы осуществляется в ответ на требование прерывания (ТП) программы, которое инициируется РЛС при прохождении антенной нулевого отсчета направлений. Программа обслуживания прерывания выполняется во время действия импульса отметки нулевого положения антенны. Таким образом, для каждого нового оборота антенны параметры строба и режим съема данных могут быть перепрограммированы путем изменения уставок для соответствующих регистров. Setting the system operation mode, i.e. setting up its special hardware by entering the appropriate settings in the registers is carried out through software operations using a program exchange channel. The access to the registers during the operation of the system is carried out in response to the request for interruption (TP) of the program, which is initiated by the radar when the antenna passes the zero reference direction. The interrupt service program is executed during the operation of the antenna zero position pulse. Thus, for each new revolution of the antenna, the strobe parameters and the data acquisition mode can be reprogrammed by changing the settings for the corresponding registers.

Обмен видеоданными производится по каналу прямого доступа к памяти ЭВМ. Video data is exchanged through a direct access channel to a computer's memory.

Функционирование. Перед началом работы в микроЭВМ 4 вводится программа, обеспечивающая пользователю возможность задания пространственно-временных параметров съема и отображения данных, их накопление и экспресс-анализ. Синхронизация работы системы в РЛС осуществляется посредством импульсов "Запуск" и "Курс", вырабатываемых РЛС в момент формирования зондирующих импульсов и при прохождении антенной нулевого отсчета направлений соответственно. Functioning. Before starting work in microcomputer 4, a program is introduced that provides the user with the ability to set the spatio-temporal parameters of data acquisition and display, their accumulation and express analysis. The system is synchronized in the radar by means of the “Start” and “Course” pulses generated by the radar at the time of formation of the probe pulses and when the antenna passes the zero reference direction, respectively.

При поступлении сигнала "Курс" в блок 5 программного обмена последний вырабатывает запрос "Требование передачи" (ТП ЭВМ), который транслируется в микроЭВМ 4 по двунаправленной l-разрядной управляющей шине. Реагируя на запрос, микроЭВМ 4 через блок 5 программного обмена задает в виде уставок режим и параметры работы системы: в формирователь 6 строба записывается код пеленга начала строба Пн и код пеленга конца строба Пк (счетчики 21 и 22 соответственно); в блок 7 адреса и синхронизации задаются частота дискретизации F_д видеосигнала по пространственной координате (регистр 28, счетчик 30), дальность начала строба (регистр 29 и счетчик 32) и количество отсчетов в стробе, записываемых в сверхоперативное запоминающее устройство 8 (регистр 31); в блок 2 программной перестройки структуры поступает управляющий сигнал, который определяет направление потока информации - от кодера 1 видеосигнала к сверхоперативному запоминающему устройству 8 и от сверхоперативного запоминающего устройства 8 к блоку 3 прямого доступа к памяти в режиме съема данных радиолокационных измерений или от блока 3 прямого доступа к памяти к сверхоперативному запоминающему устройству 8 и от сверхоперативного запоминающего устройства 8 к блоку 10 вывода в режиме отображения данных радиолокационных измерений.When the “Course” signal arrives in the program exchange unit 5, the latter generates a “Transfer Requirement” request (TP computer), which is transmitted to the microcomputer 4 via a bi-directional l-bit control bus. In response to the request, the microcomputer 4 through the program exchange unit 5 sets the mode and parameters of the system in the form of settings: in the gate generator 6, the code of the bearing of the beginning of the gate Mon and the code of the bearing of the end of the gate Pc (counters 21 and 22, respectively); in the block 7 addresses and synchronization sets the sampling frequency F _{d the} video signal in spatial coordinate (register 28, counter 30), the range of the start of the strobe (register 29 and counter 32) and the number of samples in the strobe recorded in the super-operative storage device 8 (register 31); in block 2 of the program restructuring of the structure, a control signal is received that determines the direction of the information flow - from the video signal encoder 1 to the super-operative storage device 8 and from the super-operative storage device 8 to the direct memory access unit 3 in the data acquisition mode of radar measurements or from direct access unit 3 to the memory of the super-operative storage device 8 and from the super-operative storage device 8 to the output unit 10 in the display mode of the data of radar measurements.

Программируется также блок 3 прямого доступа к памяти, осуществляющий процесс чтения-записи в сверхоперативное запоминающее устройство 8. Этот блок, в том числе, формирует сигналы "Готовность" и "Такт", которые поступают в блок 7 адреса и синхронизации и определяют цикл обмена данными между сверхоперативным запоминающим устройством 8 и микроЭВМ 4. The direct memory access unit 3 is also programmed, which reads and writes to the super-operative storage device 8. This unit, among other things, generates the “Ready” and “Beat” signals, which enter the address and synchronization unit 7 and determine the data exchange cycle between the super-operative storage device 8 and the microcomputer 4.

Кроме того, во время действия импульса "Курс" осуществляется предустановка формирователя 6 строба: устанавливаются в исходное состояние счетчики 21 и 22 и триггер 26. In addition, during the action of the pulse "Course" is pre-installation of the shaper 6 strobe: installed in the initial state of the counters 21 and 22 and the trigger 26.

В процессе функционирования системы импульсы "Запуск" поступают в формирователь 6 строба на вычитающие входы счетчиков 21 и 22. В моменты времени, когда текущий пеленг равен коду пеленга начала строба и конца строба, содержимое счетчиков 21 и 22 равно нулю. В результате на выходе триггера 26 сформирован сигнал, активный до тех пор, пока выполняется условие - Пн < Пт < Пк, где Пт - текущий пеленг. Этим сигналом разрешается работа генератора 9, сигнал с выхода которого поступает на вычитающий вход счетчика 32, блока 7 адреса и синхронизации, где записано число отсчетов по пространственной координате, соответствующее начальной дальности строба. В момент, когда текущий номер отсчета сравняется с заданным, триггер 37 блока 7 разблокирует счетчик 30, который делит задающую частоту сигнала, поступающего с генератора 9, на значение, занесенное в регистр 28. Этим достигается получение требуемого значения частоты дискретизации видеосигнала по пространственной координате. На выходе счетчика 34 формируется текущий адрес ячейки сверхоперативного запоминающего устройства 8, причем, так как счетчик 34 всякий раз начинает считать с нуля, текущее значение адреса ячейки соответствует текущему значению количества отсчетов. Когда текущее число отсчетов станет равным заданному, записанному в регистре 31, триггер 37 блокирует счетчик 30, а на выходе элемента И 38 формируется управляющий сигнал, поступающий в блок 3 прямого доступа к памяти и означающий окончание процесса обращения к сверхоперативному запоминающему устройству 8. Блок 3 прямого доступа выдает запрос в микроЭВМ 4 в виде требования канала прямого доступа к памяти и при условии разрешения начинает цикл передачи данных. During the operation of the system, “Start” pulses are supplied to the gate generator 6 to the subtracting inputs of the counters 21 and 22. At the times when the current bearing is equal to the bearing code of the gate start and the end of the gate, the contents of the counters 21 and 22 are zero. As a result, a signal is generated at the output of trigger 26, which is active as long as the condition is satisfied - Mon <Fri <Pk, where Fri is the current bearing. This signal allows the operation of the generator 9, the output signal of which is fed to the subtracting input of the counter 32, block 7 of the address and synchronization, where the number of samples in the spatial coordinate corresponding to the initial range of the strobe is recorded. At the moment when the current reference number is equal to the set, the trigger 37 of block 7 unlocks the counter 30, which divides the frequency of the signal from the generator 9 by the value entered in the register 28. This ensures the required value of the sampling frequency of the video signal in spatial coordinate. At the output of the counter 34, the current cell address of the super-operative storage device 8 is formed, and since the counter 34 starts counting from zero every time, the current value of the cell address corresponds to the current value of the number of samples. When the current number of samples becomes equal to the set value recorded in register 31, trigger 37 blocks the counter 30, and at the output of the And 38 element, a control signal is generated that enters the direct memory access unit 3 and indicates the end of the process of accessing the super-operative storage device 8. Block 3 direct access issues a request to the microcomputer 4 in the form of a channel demand direct access to memory and, subject to permission, starts a data transfer cycle.

Режим отображения информации аналогичен режиму записи. Так, при выводе информации из микроЭВМ 4, предварительно считанной с внешнего носителя, формирователь 6 строба вырабатывает управляющий сигнал, поступающий в блок 3 прямого доступа к памяти и инициирующий передачу данных от ЭВМ 4 к сверхоперативному запоминающему устройству 8. Этот сигнал вырабатывается в момент, когда номер текущего пеленга равен пеленгу начала строба. Блок 3 прямого доступа к памяти, реагируя на управляющий сигнал, обеспечивает запись информации в сверхоперативное запоминающее устройство 8 в течение периода между посылками. Вывод записанной информации на индикатор кругового обзора РЛС производится на следующей посылке. По окончании вывода блок 7 адреса и синхронизации вырабатывает сигнал, инициирующий передачу очередного пакета информации, и цикл повторяется. Таким образом, информация, выводимая на индикатор, смещена относительно записанной на одну посылку. The information display mode is similar to the recording mode. So, when outputting information from a microcomputer 4 previously read from an external medium, the gate driver 6 generates a control signal that enters the direct memory access unit 3 and initiates data transfer from the computer 4 to the super-operative storage device 8. This signal is generated at the moment when the number of the current bearing is equal to the bearing of the beginning of the strobe. Unit 3 direct access to memory, responding to a control signal, provides information recording in a super-operative storage device 8 during the period between packages. The recorded information is output to the radar all-round indicator on the next package. At the end of the output, the address and synchronization unit 7 generates a signal initiating the transmission of the next packet of information, and the cycle repeats. Thus, the information displayed on the indicator is offset relative to the recorded one package.

Структура рассмотренной системы по сравнению с известными системами и устройствами такого же рода дает следующие преимущества: возможность регистрировать и воспроизводить двумерные сигналы с высоким темпом преобразования (в реальном масштабе времени развертки видеосигнала); возможность выделения области пространства, в которой требуется регистрировать или выводить информацию; возможность определять пространственно-временные параметры выделенной области пространства на каждый оборот антенны РЛС, что дает возможность задавать траекторию перемещения строба в зоне обзора и тем самым отслеживать, например, движение цели. The structure of the considered system in comparison with known systems and devices of the same kind gives the following advantages: the ability to register and reproduce two-dimensional signals with a high conversion rate (real-time scan time of the video signal); the ability to highlight the area of space in which you want to register or display information; the ability to determine the spatio-temporal parameters of the selected area of space for each revolution of the radar antenna, which makes it possible to set the strobe path of the strobe in the field of view and thereby track, for example, the movement of the target.

Специальное прикладное программное обеспечение системы ориентировано на оперативную оценку по выборкам сравнительно небольшого объема основных статистических характеристик и осуществляет также функции обработки: отображение в любом из направлений двумерного массива данных одномерных реализаций процесса с требуемой степенью детализации, например реализаций процесса по пространственной и временной координатам; построение гистограммы распределения амплитуд эхо-сигнала и аппроксимацию эмпирического распределения, оценку параметров аппроксимирующего распределения; построение корреляционной функции и энергетического спектра; построение и анализ бинарных радиолокационных портретов отражений от различного рода объектов наблюдения. The special application software of the system is focused on the operative assessment of relatively small amounts of basic statistical characteristics from samples and also provides processing functions: displaying in one direction of a two-dimensional data array one-dimensional process implementations with the required degree of detail, for example, process implementations in spatial and temporal coordinates; building a histogram of the distribution of the amplitudes of the echo signal and approximating the empirical distribution, estimating the parameters of the approximating distribution; building a correlation function and energy spectrum; construction and analysis of binary radar portraits of reflections from various kinds of objects of observation.

Все эти факторы предопределяют преимущественную область применения системы-проведение натурных экспериментальных исследований отражений от морских и воздушных радиолокационных целей, радиолокационных отражений от элементов системы океан - атмосфера: от взволнованной морской поверхности, неоднородностей приводного слоя, тропосферы, биологических и других объектов. Результаты исследований могут быть использованы в задачах проектирования и испытаний систем обработки радиолокационных изображений, в частности навигационных систем и др. All these factors determine the primary area of application of the system - conducting field experimental studies of reflections from marine and airborne radar targets, radar reflections from elements of the ocean - atmosphere system: from an excited sea surface, inhomogeneities of the drive layer, troposphere, biological and other objects. The research results can be used in the design and testing of processing systems for radar images, in particular navigation systems, etc.

Claims

1. DIGITAL ANALOGUE SYSTEM FOR REGISTRATION AND PROCESSING OF INFORMATION, containing a software restructuring unit, an output unit, the output of which is the output of the system and the microcomputer, characterized in that, in order to expand the scope due to the possibility of registration and display of the scope due to the possibility of registration and display of two-dimensional signals with a high conversion rate, the structure restructuring unit contains a multiplexer and a demultiplexer, the first output of which is the first output of the unit software restructuring of the structure, the first and second information inputs of which are connected respectively to the first and second information inputs of the multiplexer, the output of which is the second output of the program restructuring unit, the third output of which is connected to the second output of the demultiplexer, the information input of which is the third information input of the program restructuring unit structure, the control input of which is connected to the control inputs of the multiplexer and demultiplexer, in the system A video signal encoder, a direct memory access unit, a program exchange unit, a strobe generator, an address and synchronization unit, a super-operative storage device and a clock pulse generator are introduced, the output of the video encoder being connected to the first information input of the program restructuring unit, to the second information input of which the information output of the direct memory access unit is connected, the first output of the structure restructuring unit is connected to the first information input of the unit and direct memory access, to the second information input of which the first information output of the microcomputer is connected, the first control output of which is connected to the first control input of the direct memory access unit, to the second information input of which the first information output of the microcomputer is connected, the first control output of which is connected to the first the control input of the direct memory access unit, the second information and the second control outputs of the microcomputer - to the corresponding inputs of the program exchange unit, information the output and the output of the selector, the addresses of which are connected to the corresponding inputs of the gate driver and the address and synchronization block, the control output of the program exchange block are connected to the first control input of the address and synchronization block, as well as to the control inputs of the program restructuring block and the gate driver, the first control the output of which is connected to the second control input of the direct memory access unit, the first and second control outputs of which are connected to the second and third, respectively the control inputs of the address and synchronization unit, the control output of which is connected to the third control input of the direct memory access unit, the direct clocking output of the address and synchronization unit is connected to the input of the video encoder of the same name, the gate output of which is connected to the same input of the super-operative storage device, the information input of which is connected to the second output of the program restructuring unit, the third information input of which is connected to the output of the superoperative another device, the control input of which is connected to the third control output of the direct memory access unit, the address input of the super-operative storage device is connected to the address output of the address and synchronization unit, the clock input of which is connected to the output of the clock generator, the control input of which is connected to the second control output of the strobe driver , the third output of the structure restructuring unit is connected to the information input of the output unit, the clock input of which is connected to The main clock output of the address and synchronization block, the information input of the system is the analog input of the video encoder, and the input signals “Course” and “Start” of the system are connected to the corresponding inputs of the program exchange block, gate generator, and address and synchronization block.

2. The system according to claim 1, characterized in that the video encoder comprises an analog-to-digital converter, a register, an element NOT, an exclusive OR element and a delay element, wherein the analog input of the video encoder is connected to the information input of the analog-to-digital converter, the bit outputs of which are connected respectively, to n bits of the register information input, the clock input of which is connected to the clock input of the analog-to-digital converter and is the clock input of the video encoder, n bit outputs of the register connected to the output of the video encoder, the gating output of which is connected to the output of the EXCLUSIVE OR element, the first input of which is connected to the (n + 1) -th bit output of the register and to the input of the element NOT, the output of which is connected to the (n + 1) -th bit of the information the input of the register and to the input of the delay element, the output of which is connected to the second input of the EXCLUSIVE OR element.

3. The system according to claim 1, characterized in that the gate former comprises first and second counters, a trigger, the first and third AND elements and an OR element, the information input of the gate former being connected to the information inputs of the first and second counters, the subtracting inputs of which are connected to the “Launch” input of the gate driver, the “Course” input of which is connected to the installation inputs at “0” of the first and second counters and a trigger, the output of which is connected to the first input of the third AND element and is the first control output of the a, the second control output of which is connected to the output of the third element And, the second input of which is connected to the "Start" input of the gate driver, the control input of which is connected to the first inputs of the first and second elements And, the second inputs of which are connected to the input of the gate selector address of the gate the first and second AND elements are connected respectively to the clock inputs of the first and second counters, the transfer outputs of which are connected to the first and second inputs of the OR element, the output of which is connected to the installation input in "1" trigger.

4. The system according to claim 1, characterized in that the address and synchronization block contains first to third registers, the first to third counters, a trigger, an element NOT, an exclusive OR element, an OR element and an AND element NOT, the information input of the address block and synchronization is connected to the information inputs of the first and third registers, the clock inputs of which are connected to the first control input of the address and synchronization block, the input of the address selector of which is connected to the recording permission inputs of the first and third registers, the outputs of the first and third registers The ditch is connected respectively to the information inputs of the first and second counters, the subtraction inputs of which are connected to the clock input of the address and synchronization block, the “Start” input of which is connected to the clock input of the second counter and to the “0” settings of the third counter and trigger, the output of which is connected to the installation input at "0" of the first counter, the direct transfer output of which is connected to its own clock input, to the addition input of the third counter and is a direct clock output of the address and synchronization block, inverse the clocking output of which is connected to the inverse output of the transfer of the first counter, the second control input of the address and synchronization block is connected to the subtracting input of the third counter, the output of which is the address output of the address and synchronization block and is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the second register, and the output to the first inputs of the elements OR and AND is NOT, the output of which is the control output of the address and synchronization block, the third control input of which is connected to the input for the element NOT, the output of which is connected to the second input of the AND-NOT element, the transfer output of the second counter is to the second input of the OR element, the output of which is connected to the installation input in the "1" trigger.