+

KR20230156286A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20230156286A
KR20230156286A KR1020230149671A KR20230149671A KR20230156286A KR 20230156286 A KR20230156286 A KR 20230156286A KR 1020230149671 A KR1020230149671 A KR 1020230149671A KR 20230149671 A KR20230149671 A KR 20230149671A KR 20230156286 A KR20230156286 A KR 20230156286A
Authority
KR
South Korea
Prior art keywords
transistor
wiring
potential
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020230149671A
Other languages
English (en)
Other versions
KR102661994B1 (ko
Inventor
마사유키 사카쿠라
유우고 고토
히로유키 미야케
다이스케 구로사키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20230156286A publication Critical patent/KR20230156286A/ko
Priority to KR1020240050803A priority Critical patent/KR20240060529A/ko
Application granted granted Critical
Publication of KR102661994B1 publication Critical patent/KR102661994B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • H01L27/0248—
    • H01L27/1225—
    • H01L27/124—
    • H01L29/786—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Logic Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Pulse Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

[과제] 정전 파괴에 의한 제조 수율의 저하를 방지할 수 있는 반도체 장치.
[해결수단] 복수의 화소를 선택하기 위한 신호를 주사선에 공급하는 주사선 구동 회로가, 상기 신호를 생성하는 시프트 레지스터를 가지고 있고, 상기 시프트 레지스터에 있어서, 복수의 트랜지스터의 게이트 전극으로서 기능하는 하나의 도전막을 복수로 분할하고, 상기 분할된 도전막끼리를, 분할된 도전막과 상이한 층에 형성된 도전막에 의해, 전기적으로 접속하는 구성을 가진다. 상기 복수의 트랜지스터에는, 시프트 레지스터의 출력 측의 트랜지스터가 포함되는 것으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 절연 게이트형 전계 효과 트랜지스터를 사용한 반도체 장치에 관한 것이다.
최근, 다결정 실리콘이나 미결정 실리콘에 의해 얻어지는 높은 이동도와, 비정질 실리콘에 의해 얻어지는 균일한 소자 특성을 겸비한 새로운 반도체 재료로서, 산화물 반도체라고 불리는, 반도체 특성을 나타내는 금속 산화물에 주목이 모이고 있다. 금속 산화물은 다양한 용도에 사용되고 있으며, 예를 들면, 잘 알려진 금속 산화물인 산화인듐은, 액정 표시 장치 등에서 투명 전극 재료로서 사용되고 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들면, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있으며, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 사용하는 트랜지스터가, 이미 알려져 있다(특허문헌 1 및 특허문헌 2).
일본 공개특허공보 제2007-123861호 일본 공개특허공보 제2007-96055호
그런데, 비정질 실리콘이나 산화물 반도체를 갖는 트랜지스터로 구성된 반도체 표시 장치는, 제 5 세대(가로 1200mm×세로 1300mm) 이상의 유리 기판에 대응할 수 있기 때문에, 생산성이 높고, 비용이 낮다고 하는 이점을 가진다. 패널이 대형화되면, 반도체 표시 장치의 화소부에 있어서, 복수의 화소에 접속된 버스 라인이라고 불리는 배선, 예를 들면 주사선이나 신호선 등의 부하가 커진다. 이로 인해, 주사선이나 신호선에 전위를 공급하는 구동 회로에는 큰 전류 공급 능력이 요구되기 때문에, 구동 회로를 구성하는 트랜지스터, 특히 출력 측에 위치하는 트랜지스터는, 그 전기적 특성에도 따르지만, 패널의 대형화에 따라 사이즈가 증대되는 경향이 있다.
상기 트랜지스터의 사이즈가 증대되면, 구동 회로에 있어서 트랜지스터의 게이트 전극으로서 기능하는 배선의 면적이, 레이아웃을 고려하여, 증대된다. 이로 인해, 드라이 에칭 등의 플라즈마를 사용한 제조 공정에 있어서 배선에 전하가 축적되는, 소위 안테나 효과라고 불리는 현상이 일어나기 쉬우며, 배선에 축적된 상기 전하의 방전에 의해 배선이 정전 파괴될 확률이 높아진다.
특히, 비정질 실리콘이나 산화물 반도체를 갖는 트랜지스터는, 다결정 실리콘이나 단결정 실리콘을 사용한 트랜지스터에 비해, 온 전류가 작은 경향이 있다. 비정질 실리콘이나 산화물 반도체를 갖는 트랜지스터를 사용하면, 패널의 대형화는 프로세스상 가능하지만, 구동 회로의 전류 공급 능력을 만족시키기 위해 더욱 큰 사이즈의 트랜지스터를 설계할 필요가 생긴다. 따라서, 배선의 면적 증대에 의한 배선의 정전 파괴의 확률이 향상되고, 그것에 의해 제조 수율의 저하가 초래되기 쉽다.
상기한 바와 같은 기술적 배경하, 본 발명은, 정전 파괴에 의한 제조 수율의 저하를 방지할 수 있는 반도체 장치의 제공을, 과제의 하나로 한다.
본 발명의 일 형태는, 안테나 효과에 의한 도전막으로의 전하의 축적을 방지하기 위해, 복수의 트랜지스터의 게이트 전극으로서 기능하는 하나의 도전막을 복수로 분할한다. 상기 분할된 도전막은 격리되어 있다. 그리고, 상기 분할된 도전막끼리를, 분할된 도전막과 상이한 도전막에 의해, 전기적으로 접속하는 구성을 가진다. 상기 복수의 트랜지스터에는, 구동 회로의 출력 측의 트랜지스터가 포함되는 것으로 한다.
또는, 본 발명의 일 형태에서는, 복수의 화소를 선택하기 위한 신호를 주사선에 공급하는 주사선 구동 회로가, 상기 신호를 생성하는 시프트 레지스터를 가지고 있으며, 상기 시프트 레지스터에 있어서, 복수의 트랜지스터의 게이트 전극으로서 기능하는 하나의 도전막을 복수로 분할한다. 상기 분할된 도전막은 격리되어 있다. 그리고, 상기 분할된 도전막끼리를, 분할된 도전막과 상이한 도전막에 의해, 전기적으로 접속하는 구성을 가진다. 상기 복수의 트랜지스터에는, 시프트 레지스터의 출력 측의 트랜지스터가 포함되는 것으로 한다.
분할된 도전막과 상이한 도전막은, 상기 분할된 도전막과 상이한 층에 형성되어 있어도 좋다. 그리고, 상기의 상이한 층에 형성된 도전막은, 상기 복수의 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 형성되어 있어도 좋다.
또한, 본 발명의 일 형태에서는, 상기 복수의 트랜지스터가, 비정질 실리콘 또는 산화물 반도체를 활성층에 갖고 있어도 좋다.
본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 복수의 도전막끼리를, 상이한 층에 형성된 도전막에서 전기적으로 접속함으로써, 하나의 도전막을 복수의 게이트 전극으로서 기능시키는 경우보다도, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 패널의 대형화에 의해 구동 회로의 출력 측에 위치하는 트랜지스터의 사이즈가 증대되어도, 상기 트랜지스터의 게이트 전극으로서 기능하는 도전막의 면적을 작게 억제할 수 있고, 그것에 의해, 게이트 전극을 에칭에 의해 형성하는 공정 등, 플라즈마를 사용한 제조 공정에 있어서, 안테나 효과에 의해 상기 도전막이 정전 파괴되는 것을 방지할 수 있다.
구체적으로, 본 발명의 일 형태에 따르는 반도체 장치는, 복수의 화소에 신호를 공급하는 구동 회로를 가진다. 상기 구동 회로는 복수의 트랜지스터를 가지며, 상기 복수의 트랜지스터 중, 신호의 출력 측의 적어도 하나의 트랜지스터와, 상기 출력 측의 트랜지스터 이외의 적어도 하나의 트랜지스터는, 서로의 게이트 전극이, 게이트 전극과 상이한 도전막에 의해, 전기적으로 접속되어 있다.
본 발명의 일 형태에 따르는 반도체 장치에서는, 상기 구성에 의해, 정전 파괴에 의한 제조 수율의 저하를 방지할 수 있다.
도 1은 본 발명의 반도체 장치의 구성을 도시하는 도면.
도 2는 트랜지스터의 상면도 및 단면도.
도 3은 트랜지스터의 상면도 및 단면도.
도 4는 본 발명의 반도체 장치의 구성을 도시하는 회로도.
도 5는 시프트 레지스터의 구성을 도시하는 도면.
도 6은 펄스 출력 회로의 동작을 도시하는 타이밍 차트.
도 7은 제 j 펄스 발생 회로를, 모식적으로 도시하는 도면.
도 8은 펄스 발생 회로의 구성을 도시하는 도면.
도 9는 펄스 발생 회로의 구성을 도시하는 도면.
도 10은 펄스 발생 회로의 구성을 도시하는 도면.
도 11은 구동 회로와 화소의 단면도.
도 12는 패널의 구성을 도시하는 도면.
도 13은 전자 기기의 도면.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 본 발명은, 집적 회로, RF 태그, 반도체 표시 장치 등, 트랜지스터를 사용한 모든 반도체 장치를, 그 범주에 포함한다. 또한, 집적 회로에는, 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로 콘트롤러를 포함하는 LSI(Large Scale Integrated Circuit), FPGA(Field Programmable Gate Array)이나 CPLD(Complex PLD) 등의 프로그래머블 논리 회로(PLD: Programmable Logic Device)가, 그 범주에 포함된다. 또한, 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등, 반도체막을 사용한 회로 소자를 구동 회로에 가지고 있는 반도체 표시 장치가, 그 범주에 포함된다.
또한, 본 명세서에 있어서 반도체 표시 장치란, 액정 소자나 발광 소자 등의 표시 소자가 각 화소에 형성된 패널과, 상기 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을, 그 범주에 포함한다.
(실시형태 1)
도 1에, 본 발명의 일 형태에 따르는 반도체 장치의, 회로 구성의 일례를 도시한다. 도 1에 도시하는 반도체 장치(100)는, 적어도 트랜지스터(101)와, 트랜지스터(102)를 포함하는 복수의 트랜지스터를 가진다.
반도체 장치(100)에는, 배선(105) 및 배선(106)을 개재하여, 하이 레벨의 전위(VH), 또는 로우 레벨의 전위(VL)가 주어져 있다. 도 1에서는, 배선(105)을 개재하여 전위(VH)가 반도체 장치(100)에 주어지고, 배선(106)을 개재하여 전위(VL)가 반도체 장치(100)에 주어지고 있는 경우를 예시하고 있다. 또한, 반도체 장치(100)에는, 배선(103)을 개재하여 입력 신호의 전위(Vin)가 주어진다. 반도체 장치(100)에서는, 트랜지스터(101) 및 트랜지스터(102)를 포함하는 복수의 트랜지스터가, 전위(Vin)에 따라 스위칭을 행한다. 그리고, 전위(VH) 또는 전위(VL)의 어느 한쪽이 상기 스위칭에 의해 선택되고, 선택된 전위가 출력 신호의 전위(Vout)로서, 반도체 장치(100)로부터 배선(104)을 개재하여 출력된다.
트랜지스터(102)는 그 소스 단자 또는 드레인 단자의 한쪽이, 배선(104)에 접속되어 있다. 즉, 트랜지스터(102)는, 반도체 장치(100)의 출력 측에 위치하고, 배선(104)으로의 전위(Vout)의 출력을 제어하는 기능을 가진다. 그리고, 본 발명의 일 형태에서는, 트랜지스터(101)의 게이트 전극(G로 나타낸다)과, 트랜지스터(102)의 게이트 전극(G로 나타낸다)이, 상기 게이트 전극과는 상이한 배선(107)에 의해, 전기적으로 접속되어 있다.
또한, 본 명세서에 있어서 접속이란, 특별히 언급하지 않는 경우, 전기적인 접속과 직접적인 접속의 양쪽을 의미하고 있으며, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 직접 접속하고 있는 상태를 반드시 가리키는 것은 아니고, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능하도록, 배선, 도전막, 저항, 다이오드, 트랜지스터 등의 소자를 개재하여 간접적으로 접속하고 있는 상태도, 그 범주에 포함한다.
또한, 트랜지스터의 소스 단자란, 활성층의 일부인 소스 영역, 또는 활성층에 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인 단자란, 활성층의 일부인 드레인 영역, 또는 활성층에 접속된 드레인 전극을 의미한다.
트랜지스터가 갖는 소스 단자와 드레인 단자는, 트랜지스터의 극성 및 각 전극에 주어지는 전위의 고저에 의해, 그 호칭이 바뀐다. 일반적으로, n채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 소스 단자라고 불리고, 높은 전위가 주어지는 전극이 드레인 단자라고 불린다. 또한, p채널형 트랜지스터에서는, 낮은 전위가 주어지는 전극이 드레인 단자라고 불리고, 높은 전위가 주어지는 전극이 소스 단자라고 불린다. 본 명세서에서는, 편의상, 소스 단자와 드레인 단자가 고정되어 있는 것으로 가정하고, 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스 단자와 드레인 단자의 호칭이 바뀐다.
또한, 복수의 화소에 접속된 버스 라인이라고 불리는 부하가 큰 배선, 예를 들면 주사선이나 신호선 등에, 반도체 장치(100)로부터 출력되는 전위(Vout)를 공급하는 경우, 상기 전위(Vout)의 출력을 제어하는 트랜지스터(102)에는, 큰 전류 공급 능력이 요구된다. 이로 인해, 상기 트랜지스터(102)의 채널 폭(W)은, 트랜지스터(101)의 채널 폭(W)보다도, 큰 값으로 설계하는 것이 바람직하다.
도 2a에, 도 1에 도시한 트랜지스터(101) 및 트랜지스터(102)의 상면도를, 일례로서 도시한다. 단, 도 2a에서는, 트랜지스터(101) 및 트랜지스터(102)의 레이아웃을 명확히 하기 위해, 게이트 절연막(111)을 생략한 상면도를 도시한다. 또한, 도 2a에 도시한 트랜지스터(102)의, 일점 쇄선 A1-A2에 있어서의 단면도의 일례를 도 2b에 도시한다.
도 2a에서는, 트랜지스터(101)가, 게이트 전극으로서 기능하는 도전막(110)과, 도전막(110) 위의 게이트 절연막(111)과, 게이트 절연막(111) 위에 있어서 도전막(110)과 중첩되는 위치에 형성된 반도체막(112)과, 반도체막(112) 위에 있어서 소스 전극 또는 드레인 전극으로서 기능하는 도전막(113) 및 도전막(114)을 가진다.
*또한, 도 2a 및 도 2b에서는, 트랜지스터(102)가, 게이트 전극으로서 기능하는 도전막(115)과, 도전막(115) 위의 게이트 절연막(111)과, 게이트 절연막(111) 위에 있어서 도전막(115)과 중첩되는 위치에 형성된 반도체막(116)과, 반도체막(116) 위에 있어서 소스 전극 또는 드레인 전극으로서 기능하는 도전막(117) 및 도전막(118)을 가진다.
그리고, 본 발명의 일 형태에서는, 출력 측에 위치하는 트랜지스터(102)쪽이, 트랜지스터(101)보다도 전류 공급 능력이 높다. 따라서, 본 발명의 일 형태에서는, 도 2a에 도시하는 바와 같이, 트랜지스터(102)의 채널 길이(L102)에 대한 채널 폭(W102)의 비를, 트랜지스터(101)의 채널 길이(L101)에 대한 채널 폭(W101)의 비보다도, 큰 값으로 설계하는 것이 바람직하다. 구체적으로, 채널 길이(L102)에 대한 채널 폭(W102)의 비는, 채널 길이(L101)에 대한 채널 폭(W101)의 비의 2배 이상, 보다 바람직하게는 3배 이상인 것이 바람직하다.
또한, 도전막(110)과 도전막(115)은, 격리되어 있다. 또한, 본 명세서에 있어서 격리란, 물리적으로 떨어져 존재하는 것을 의미한다. 그리고, 도 2a 및 도 2b에서는, 도전막(110)과 도전막(115)이, 배선으로서 기능하는 도전막(119)을 개재하여, 전기적으로 접속되어 있다. 구체적으로, 도전막(110)과 도전막(115)은, 게이트 절연막(111)에 형성된 개구부(120) 및 개구부(121)를 개재하여, 도전막(119)에 접속되어 있다.
또한, 도 2a 및 도 2b에 도시하는 도전막(110)과 도전막(115)은, 절연 표면 위에 형성된 하나의 도전막을, 에칭 등에 의해 원하는 형상으로 가공함으로써, 형성할 수 있다. 그리고, 도전막(113) 및 도전막(114)과, 도전막(117) 및 도전막(118)과, 도전막(119)은, 개구부(120) 및 개구부(121)를 덮도록 게이트 절연막(111) 위에 형성된 하나의 도전막을, 에칭 등에 의해 원하는 형상으로 가공함으로써, 형성할 수 있다. 즉, 도전막(119)은, 도전막(110) 및 도전막(115)과, 상이한 층에 형성되어 있다.
도 2a 및 도 2b에 도시하는 바와 같이, 본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 도전막(110) 및 도전막(115)을, 도전막(110) 및 도전막(115)과 상이한 층에 형성된 도전막(119)에 의해 전기적으로 접속하고 있다.
비교예로서, 도 2c에, 도 1에 도시한 트랜지스터(101) 및 트랜지스터(102)의 상면도의, 다른 일례로서 나타낸다. 단, 도 2c에서는, 트랜지스터(101) 및 트랜지스터(102)의 레이아웃을 명확히 하기 위해서, 게이트 절연막을 생략한 상면도를 도시한다.
*도 2c에서는, 트랜지스터(101)가, 게이트 전극으로서 기능하는 도전막(122)과, 도전막(122) 위의 게이트 절연막과, 게이트 절연막 위에 있어서 도전막(122)과 중첩되는 위치에 형성된 반도체막(123)과, 반도체막(123) 위에 있어서 소스 전극 또는 드레인 전극으로서 기능하는 도전막(124) 및 도전막(125)을 가진다.
또한, 도 2c에서는, 트랜지스터(102)가, 게이트 전극으로서 기능하는 도전막(122)과, 도전막(122) 위의 게이트 절연막과, 게이트 절연막 위에 있어서 도전막(122)과 중첩되는 위치에 형성된 반도체막(126)과, 반도체막(126) 위에 있어서 소스 전극 또는 드레인 전극으로서 기능하는 도전막(127) 및 도전막(128)을 가진다.
즉, 도 2c에서는, 트랜지스터(101)와 트랜지스터(102)가, 도전막(122)을 공유하고 있으며, 도전막(122)이 트랜지스터(101)의 게이트 전극 및 트랜지스터(102)의 게이트 전극으로서 기능한다. 따라서, 도 2c의 경우, 게이트 전극으로서 기능하는 도전막(122)의 면적이, 도 2a 및 도 2b에 있어서 게이트 전극으로서 기능하는 도전막(110) 및 도전막(115)의 각 면적보다도, 커진다.
따라서, 본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 도전막(110) 및 도전막(115)의 각 면적을 비교예의 도전막(122)의 면적에 비해 작게 억제할 수 있기 때문에, 도전막(110) 및 도전막(115)을 에칭으로 제작할 때에, 도전막(110) 및 도전막(115)의 각각에 축적되는 전하량을 작게 억제하는, 즉, 안테나 효과를 저감시킬 수 있다. 따라서, 본 발명의 일 형태에서는, 도전막(110) 및 도전막(115)을 에칭으로 제작할 때에, 비교예에 비해, 상기 전하의 방전에 의한 도전막(110) 및 도전막(115)의 정전 파괴를 일어나기 어렵게 할 수 있다.
또한, 본 발명의 일 형태에서는, 도전막(110) 및 도전막(115) 위의 반도체막(112) 및 반도체막(116)을 에칭으로 제작할 때에도, 안테나 효과에 의한 도전막(110) 및 도전막(115)의 정전 파괴를 일어나기 어렵게 할 수 있다.
이어서, 도 3a에, 도 1에 도시한 트랜지스터(101) 및 트랜지스터(102)의 상면도의, 도 2a와 상이한 일례를 도시한다. 단, 도 3a에서는, 트랜지스터(101) 및 트랜지스터(102)의 레이아웃을 명확히 하기 위해서, 게이트 절연막(211)을 생략한 상면도를 도시한다. 또한, 도 3a에 도시한 트랜지스터(102)의, 일점 쇄선 B1-B2에 있어서의 단면도의 일례를, 도 3b에 도시한다.
도 3a에서는, 트랜지스터(101)가, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(213) 및 도전막(214)과, 도전막(213) 및 도전막(214) 위의 반도체막(212)과, 반도체막(212) 위의 게이트 절연막(211)과, 게이트 절연막(211) 위에 있어서 반도체막(212)과 중첩되는 위치에 형성된, 게이트 전극으로서 기능하는 도전막(210)을 가진다.
또한, 도 3a 및 도 3b에서는, 트랜지스터(102)가, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(217) 및 도전막(218)과, 도전막(217) 및 도전막(218) 위의 반도체막(216)과, 반도체막(216) 위의 게이트 절연막(211)과, 게이트 절연막(211) 위에 있어서 반도체막(216)과 중첩되는 위치에 형성된, 게이트 전극으로서 기능하는 도전막(215)을 가진다.
그리고, 본 발명의 일 형태에서는, 출력 측에 위치하는 트랜지스터(102)쪽이, 트랜지스터(101)보다도 전류 공급 능력이 높다. 따라서, 본 발명의 일 형태에서는, 도 3a에 도시하는 바와 같이, 트랜지스터(102)의 채널 길이(L102)에 대한 채널 폭(W102)의 비를, 트랜지스터(101)의 채널 길이(L101)에 대한 채널 폭(W101)의 비보다도, 큰 값으로 설계하는 것이 바람직하다. 구체적으로, 채널 길이(L102)에 대한 채널 폭(W102)의 비는, 채널 길이(L101)에 대한 채널 폭(W101)의 비의 2배 이상, 보다 바람직하게는 3배 이상인 것이 바람직하다.
또한, 도전막(210)과 도전막(215)은, 격리되어 있다. 그리고, 도 3a 및 도 3b에서는, 도전막(210)과 도전막(215)이, 배선으로서 기능하는 도전막(219)을 개재하여, 전기적으로 접속되어 있다. 구체적으로, 도전막(210)과 도전막(215)은, 게이트 절연막(211)에 형성된 개구부(220) 및 개구부(221)를 개재하여, 도전막(219)에 접속되어 있다.
또한, 도 3a 및 도 3b에 도시하는 도전막(210)과 도전막(215)은, 개구부(220) 및 개구부(221)를 덮도록 게이트 절연막(211) 위에 형성된 하나의 도전막을, 에칭 등에 의해 원하는 형상으로 가공함으로써, 형성할 수 있다. 그리고, 도전막(213) 및 도전막(214)과, 도전막(217) 및 도전막(218)과, 도전막(219)은, 절연 표면 위에 형성된 하나의 도전막을, 에칭 등에 의해 원하는 형상으로 가공함으로써, 형성할 수 있다. 즉, 도전막(219)은, 도전막(210) 및 도전막(215)과, 상이한 층에 형성되어 있다.
도 3a 및 도 3b에 도시하는 바와 같이, 본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 도전막(210) 및 도전막(215)을, 도전막(210) 및 도전막(215)과 상이한 층에 형성된 도전막(219)에 의해 전기적으로 접속하고 있다.
비교예로서, 도 3c에, 도 1에 도시한 트랜지스터(101) 및 트랜지스터(102)의 상면도의, 다른 일례로서 도시한다. 단, 도 3c에서는, 트랜지스터(101) 및 트랜지스터(102)의 레이아웃을 명확히 하기 위해서, 게이트 절연막을 생략한 상면도를 도시한다.
*도 3c에서는, 트랜지스터(101)가, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(224) 및 도전막(225)과, 도전막(224) 및 도전막(225) 위의 반도체막(223)과, 반도체막(223) 위의 게이트 절연막과, 게이트 절연막 위에 있어서 반도체막(223)과 중첩되는 위치에 형성된, 게이트 전극으로서 기능하는 도전막(222)을 가진다.
또한, 도 3c에서는, 트랜지스터(102)가, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(227) 및 도전막(228)과, 도전막(227) 및 도전막(228) 위의 반도체막(226)과, 반도체막(226) 위의 게이트 절연막과, 게이트 절연막 위에 있어서 반도체막(226)과 중첩되는 위치에 형성된, 게이트 전극으로서 기능하는 도전막(222)을 가진다.
즉, 도 3c에서는, 트랜지스터(101)와 트랜지스터(102)가, 도전막(222)을 공유하고 있으며, 도전막(222)이 트랜지스터(101)의 게이트 전극 및 트랜지스터(102)의 게이트 전극으로서 기능한다. 따라서, 도 3c의 경우, 게이트 전극으로서 기능하는 도전막(222)의 면적이, 도 3a 및 도 3b에 있어서 게이트 전극으로서 기능하는 도전막(210) 및 도전막(215)의 각 면적보다도, 커진다.
따라서, 본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 도전막(210) 및 도전막(215)의 각 면적을 비교예의 도전막(222)의 면적에 비해 작게 억제할 수 있기 때문에, 도전막(210) 및 도전막(215)을 에칭으로 제작할 때에, 도전막(210) 및 도전막(215)의 각각에 축적되는 전하량을 작게 억제하는, 즉, 안테나 효과를 저감시킬 수 있다. 따라서, 본 발명의 일 형태에서는, 도전막(210) 및 도전막(215)을 에칭으로 제작할 때에, 비교예에 비해, 상기 전하의 방전에 의한 도전막(210) 및 도전막(215)의 정전 파괴를 일어나기 어렵게 할 수 있다.
또한, 본 발명의 일 형태에서는, 도전막(210) 및 도전막(215) 위의 각종 도전막을 에칭으로 원하는 형상으로 가공할 때에도, 안테나 효과에 의한 도전막(210) 및 도전막(215)의 정전 파괴를 일어나기 어렵게 할 수 있다.
이어서, 본 발명의 일 형태에 따르는 반도체 장치의 하나인, 펄스 발생 회로의 구성에 관해서 설명한다. 도 4에, 본 발명의 일 형태에 따르는 반도체 장치가 갖는, 펄스 발생 회로의 일례를 도시한다.
도 4에 도시하는 펄스 발생 회로(300)는, 트랜지스터(301) 내지 트랜지스터(315)와, 용량 소자(316)를 가진다. 트랜지스터(302)는, 도 1에서 도시한 트랜지스터(101)에 상당한다. 트랜지스터(309), 트랜지스터(312), 또는 트랜지스터(315)는, 도 1에서 도시한 트랜지스터(102)에 상당한다. 또한, 펄스 발생 회로(300)는, 배선(317) 내지 배선(326)으로부터 각종 전위가 주어지고, 배선(327) 내지 배선(329)에 전위를 출력하는 구성을 가지고 있다.
상기 펄스 발생 회로(300)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
구체적으로, 트랜지스터(301) 내지 트랜지스터(315)가 n채널형인 경우, 배선(317)에는 하이 레벨의 전위(VDD)가 주어지고, 배선(318)에는 로우 레벨의 전위(VSS)가 주어지고, 배선(326)에는 로우 레벨의 전위(VEE)가 주어진다. 전위(VEE)는 전위(VSS)와 동일한 전위이거나, 그것보다 높은 전위인 것이 바람직하다. 또한, 배선(319)에는 전위(LIN)가 주어지고, 배선(320)에는 전위(INRES)가 주어지고, 배선(321)에는 전위(CLK2)가 주어지고, 배선(322)에는 전위(RIN)가 주어지고, 배선(323)에는 전위(CLK1)가 주어지고, 배선(324)에는 전위(PWC2)가 주어지고, 배선(325)에는 전위(PWC1)가 주어진다.
또한, 펄스 발생 회로(300)로부터 출력되는 전위(GOUT1)는, 배선(327)에 주어진다. 펄스 발생 회로(300)로부터 출력되는 전위(GOUT2)는, 배선(328)에 주어진다. 펄스 발생 회로(300)로부터 출력되는 전위(SROUT)는, 배선(329)에 주어진다.
전위(LIN), 전위(RIN), 전위(CLK2), 및 전위(INRES)는, 도 1에 도시하는 반도체 장치(100)에 있어서의 전위(Vin)에 상당한다. 전위(GOUT1), 전위(GOUT2), 및 전위(SROUT)는, 도 1에 도시하는 반도체 장치(100)에 있어서의 전위(Vout)에 상당한다. 전위(VSS), 전위(VEE), 전위(PWC1), 전위(PWC2), 및 전위(CLK1)는, 도 1에 도시하는 반도체 장치(100)에 있어서의 전위(VH) 또는 전위(VL)에 상당한다.
구체적으로, 트랜지스터(301)는, 그 게이트 전극이 배선(319)에 접속되어 있다. 또한, 트랜지스터(301)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(317)에, 다른쪽이 트랜지스터(302)의 소스 단자 및 드레인 단자의 한쪽에, 각각 접속되어 있다. 트랜지스터(302)는, 그 게이트 전극이 트랜지스터(315)의 게이트 전극에 접속되어 있다. 또한, 트랜지스터(302)는, 그 소스 단자 및 드레인 단자의 다른쪽이, 배선(318)에 접속되어 있다. 트랜지스터(303)는, 그 게이트 전극이 배선(320)에 접속되어 있다. 또한, 트랜지스터(303)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(317)에, 다른쪽이 트랜지스터(302)의 게이트 전극에, 각각 접속되어 있다. 트랜지스터(304)는, 그 게이트 전극이 배선(321)에 접속되어 있다. 또한, 트랜지스터(304)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(317)에, 다른쪽이 트랜지스터(302)의 게이트 전극에, 각각 접속되어 있다. 트랜지스터(305)는, 그 게이트 전극이 배선(322)에 접속되어 있다. 또한, 트랜지스터(305)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(317)에, 다른쪽이 트랜지스터(302)의 게이트 전극에, 각각 접속되어 있다. 트랜지스터(306)는, 그 게이트 전극이 배선(319)에 접속되어 있다. 또한, 트랜지스터(306)는, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(302)의 게이트 전극에, 다른쪽이 배선(318)에, 각각 접속되어 있다. 트랜지스터(307)는, 그 게이트 전극이 배선(317)에 접속되어 있다. 또한, 트랜지스터(307)는, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(301)의 소스 단자 및 드레인 단자의 다른쪽에, 다른쪽이 트랜지스터(308)의 게이트 전극에, 각각 접속되어 있다. 트랜지스터(308)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(323)에, 다른쪽이 배선(329)에, 각각 접속되어 있다. 트랜지스터(309)는, 그 게이트 전극이 트랜지스터(302)의 게이트 전극에 접속되어 있다. 또한, 트랜지스터(309)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(329)에, 다른쪽이 배선(318)에, 각각 접속되어 있다. 트랜지스터(310)는, 그 게이트 전극이 배선(317)에 접속되어 있다. 또한, 트랜지스터(310)는, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(301)의 소스 단자 및 드레인 단자의 다른쪽에, 다른쪽이 트랜지스터(311)의 게이트 전극에, 각각 접속되어 있다. 트랜지스터(311)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(324)에, 다른쪽이 배선(328)에, 각각 접속되어 있다. 트랜지스터(312)는, 그 게이트 전극이 트랜지스터(302)의 게이트 전극에 접속되어 있다. 또한, 트랜지스터(312)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(328)에, 다른쪽이 배선(318)에, 각각 접속되어 있다. 트랜지스터(313)는, 그 게이트 전극이 배선(317)에 접속되어 있다. 또한, 트랜지스터(313)는, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(301)의 소스 단자 및 드레인 단자의 다른쪽에, 다른쪽이 트랜지스터(314)의 게이트 전극에, 각각 접속되어 있다. 트랜지스터(314)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(325)에, 다른쪽이 배선(327)에, 각각 접속되어 있다. 트랜지스터(315)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(327)에, 다른쪽이 배선(326)에, 각각 접속되어 있다. 용량 소자(316)는, 한쪽의 전극이 트랜지스터(302)의 게이트 전극에, 다른쪽의 전극이 배선(318)에, 각각 접속되어 있다.
또한, 도 4에서는, 출력 측의 트랜지스터(315)의 소스 단자 및 드레인 단자의 다른쪽이 배선(326)에 접속되어 있지만, 본 발명은 이 구성으로 한정되지 않는다. 출력 측의 트랜지스터(315)의 소스 단자 및 드레인 단자의 다른쪽이, 배선(318)에 접속되어 있어도 좋다. 단, 출력 측의 트랜지스터(315)는 사이즈가 크기 때문에, 트랜지스터(315)가 노멀리 온이면, 드레인 전류가, 다른 트랜지스터에 비해 크다. 따라서, 트랜지스터(315)가 노멀리 온이면, 트랜지스터(315)의 소스 단자 및 드레인 단자의 다른쪽이 배선(318)에 접속되어 있는 경우, 배선(318)의 전위가 상기 드레인 전류에 의해 상승하고, 출력 전위인 전위(GOUT1)의 진폭이 작아져 버리는 현상이 생기기 쉽다. 그러나, 도 4에 도시하는 바와 같이, 출력 측의 트랜지스터(315)의 소스 단자 및 드레인 단자의 다른쪽이 배선(318)이 아니라 배선(326)에 접속되어 있으면, 트랜지스터(315)가 노멀리 온이었다고 하고, 그것에 의해, 배선(326)의 전위가 상승하였다고 해도, 상기 트랜지스터의 게이트 전극에 전위를 공급하기 위한 배선(318)의 전위는, 배선(326)의 전위의 상승과는 관계없다. 따라서, 트랜지스터(315)의 드레인 전류에 의해 배선(326)의 전위가 상승하면, 트랜지스터(315)의 게이트 전압이 음의 값을 갖는 임계값 전압에 근접하기 때문에, 트랜지스터(315)가 노멀리 온이라도 오프로 할 수 있다.
본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(309), 트랜지스터(312), 및 트랜지스터(315)의 적어도 하나와, 트랜지스터(302)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 도전막을 개재하여, 전기적으로 접속되어 있다. 상기 구성에 의해, 트랜지스터(309), 트랜지스터(312), 트랜지스터(315), 및 트랜지스터(302)의 모든 게이트 전극이 하나의 도전막으로 구성되어 있는 경우에 비해, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 게이트 전극으로서 기능하는 도전막의, 안테나 효과에 의한 정전 파괴를, 일어나기 어렵게 할 수 있다.
또한, 본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 2개의 도전막이, 상기 2개의 도전막과 상이한 하나의 도전막을 개재하여, 전기적으로 접속되어 있는 구성으로 한정되지 않는다. 예를 들면, 게이트 전극으로서 기능하는 2개의 도전막이, 상기 2개의 도전막과 상이한 복수의 도전막을 개재하여 전기적으로 접속되어 있어도 좋다. 이 경우, 상기 복수의 도전막의 적어도 하나가, 게이트 전극으로서 기능하는 2개의 도전막과 상이한 층에 형성되어 있는 것으로 한다.
또한, 본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 복수의 도전막과, 상기 복수의 도전막을 전기적으로 접속하기 위한 도전막 사이에, 절연막이 형성되어 있는 구성으로 한정되지 않는다. 본 발명의 일 형태에서는, 게이트 전극으로서 기능하는 복수의 도전막과, 상기 복수의 도전막을 전기적으로 접속하기 위한 도전막이, 상이한 제작 공정에 있어서 제작되어 있으면 좋다. 따라서, 게이트 전극으로서 기능하는 복수의 도전막과, 상기 복수의 도전막을 전기적으로 접속하기 위한 도전막 사이에, 절연막이 형성되어 있지 않아도 좋다.
(실시형태 2)
본 실시형태에서는, 도 4에 도시한 펄스 발생 회로(300)를 복수단 접속시킴으로써 구성되는 시프트 레지스터에 관해서 설명한다.
도 5에 도시하는 시프트 레지스터는, 펄스 발생 회로(300_1) 내지 펄스 발생 회로(300_y)(y는 자연수)와, 더미의 펄스 발생 회로(300_d)를 가진다. 펄스 발생 회로(300_1) 내지 펄스 발생 회로(300_y)는, 각각, 도 4에 도시한 펄스 발생 회로(300)와 동일한 구성을 가진다. 또한, 펄스 발생 회로(300_d)는, 전위(RIN)가 주어지는 배선(322)과 접속되어 있지 않은 점, 및, 트랜지스터(305)를 갖지 않는 점에 있어서, 도 4에 도시한 펄스 발생 회로(300)와 구성이 상이하다.
또한, 도 5에 도시한 시프트 레지스터에 있어서, 펄스 발생 회로(300_j)(j는, y 이하의 자연수)에 접속된 배선(319) 내지 배선(325), 배선(327) 내지 배선(329)의 위치를, 도 7에 모식적으로 도시한다. 도 5와 도 7로부터 알 수 있는 바와 같이, 펄스 발생 회로(300_j)의 배선(319)에는, 전단의 펄스 발생 회로(300_j-1)의 배선(329)으로부터 출력된 전위(SROUTj-1)가, 전위(LIN)로서 주어진다. 단, 1단째의 펄스 발생 회로(300_1)의 배선(319)에는, 스타트 펄스 신호(GSP)의 전위가 주어지는 구성으로 한다.
또한, 펄스 발생 회로(300_j)에 접속된 배선(322)에는, 1개 후단의 펄스 발생 회로(300_j+1)의 배선(329)으로부터 출력된 전위(SROUTj+1)가, 전위(RIN)로서 주어진다. 단, y단째의 펄스 발생 회로(300_y)의 배선(322)에는, 펄스 발생 회로(300_d)의 배선(329)으로부터 출력된 SROUTd가, 전위(RIN)로서 주어지는 구성으로 한다.
배선(321) 및 배선(323)에는, 클록 신호(GCK1) 내지 클록 신호(GCK4) 중, 어느 2개의 클록 신호의 전위가, 각각 주어진다. 구체적으로, 펄스 발생 회로(300_4m+1)에서는, 클록 신호(GCK1)의 전위가, 전위(CLK1)로서 배선(323)에 주어지고, 클록 신호(GCK2)의 전위가, 전위(CLK2)로서 배선(321)에 주어진다. 펄스 발생 회로(300_4m+2)에서는, 클록 신호(GCK2)의 전위가, 전위(CLK1)로서 배선(323)에 주어지고, 클록 신호(GCK3)의 전위가, 전위(CLK2)로서 배선(321)에 주어진다. 펄스 발생 회로(300_4m+3)에서는, 클록 신호(GCK3)의 전위가, 전위(CLK1)로서 배선(323)에 주어지고, 클록 신호(GCK4)의 전위가, 전위(CLK2)로서 배선(321)에 주어진다. 펄스 발생 회로(300_4m+4)에서는, 클록 신호(GCK4)의 전위가, 전위(CLK1)로서 배선(323)에 주어지고, 클록 신호(GCK1)의 전위가, 전위(CLK2)로서 배선(321)에 주어진다. 펄스 발생 회로(300_d)에서는, 클록 신호(GCK1)의 전위가, 전위(CLK1)로서 배선(323)에 주어지고, 클록 신호(GCK2)의 전위가, 전위(CLK2)로서 배선(321)에 주어진다. 단, m은, 펄스 발생 회로(300)의 총수가 y인 것을 충족시키는, 임의의 정수로 한다.
또한, 배선(324) 및 배선(325)에는, 펄스폭 제어 신호(PWCA) 내지 펄스폭 제어 신호(PWCD)와, 펄스폭 제어 신호(PWCa) 내지 펄스폭 제어 신호(PWCd) 중, 어느 2개의 펄스폭 제어 신호의 전위가, 각각 주어진다. 구체적으로, 펄스 발생 회로(300_4m+1)에서는, 펄스폭 제어 신호(PWCa)의 전위가, 전위(PWC1)로서 배선(325)에 주어지고, 펄스폭 제어 신호(PWCA)의 전위가, 전위(PWC2)로서 배선(324)에 주어진다. 펄스 발생 회로(300_4m+2)에서는, 펄스폭 제어 신호(PWCb)의 전위가, 전위(PWC1)로서 배선(325)에 주어지고, 펄스폭 제어 신호(PWCB)의 전위가, 전위(PWC2)로서 배선(324)에 주어진다. 펄스 발생 회로(300_4m+3)에서는, 펄스폭 제어 신호(PWCc)의 전위가, 전위(PWC1)로서 배선(325)에 주어지고, 펄스폭 제어 신호(PWCC)의 전위가, 전위(PWC2)로서 배선(324)에 주어진다. 펄스 발생 회로(300_4m+4)에서는, 펄스폭 제어 신호(PWCd)의 전위가, 전위(PWC1)로서 배선(325)에 주어지고, 펄스폭 제어 신호(PWCD)의 전위가, 전위(PWC2)로서 배선(324)에 주어진다. 펄스 발생 회로(300_d)에서는, 펄스폭 제어 신호(PWCa)의 전위가, 전위(PWC1)로서 배선(325)에 주어지고, 펄스폭 제어 신호(PWCA)의 전위가, 전위(PWC2)로서 배선(324)에 주어진다.
펄스 발생 회로(300_j)에 접속된 배선(327)의 전위(GOUT1)는, 주사선(GLaj)에 주어진다.
펄스 발생 회로(300_j)에 접속된 배선(329)의 전위(SROUT_j)는, 인버터(351_j)에 의해 그 극성이 반전되고, 주사선(GLbj)에 주어진다. 구체적으로, 인버터(351_4m+1)는, 클록 신호(GCK2)가 입력되어 있고, 클록 신호(GCK2)의 전위가 로우 레벨일 때에, 전위(SROUT_4m+1)의 극성을 반전시켜, 주사선(GLb4m+1)에 준다. 인버터(351_4m+2)는, 클록 신호(GCK3)가 입력되어 있고, 클록 신호(GCK3)의 전위가 로우 레벨일 때에, 전위(SROUT_4m+2)의 극성을 반전시켜, 주사선(GLb4m+2)에 준다. 인버터(351_4m+3)는, 클록 신호(GCK4)가 입력되어 있고, 클록 신호(GCK4)의 전위가 로우 레벨일 때에, 전위(SROUT_4m+3)의 극성을 반전시켜, 주사선(GLb4m+3)에 준다. 인버터(351_4m+4)는, 클록 신호(GCK1)가 입력되어 있고, 클록 신호(GCK1)의 전위가 로우 레벨일 때에, 전위(SROUT_4m+4)의 극성을 반전시켜, 주사선(GLb4m+4)에 준다. 인버터(351_d)는, 클록 신호(GCK2)가 입력되어 있고, 클록 신호(GCK2)의 전위가 로우 레벨일 때에, 전위(SROUT_d)의 극성을 반전시켜, 주사선(GLbd)에 준다.
또한, 펄스 발생 회로(300_j)에 접속된 배선(328)의 전위(GOUT2)는, 인버터(350_j)에 의해 그 극성이 반전되어, 주사선(GLcj)에 주어진다. 구체적으로, 인버터(350_4m+1)는, 클록 신호(GCK2)가 입력되어 있고, 클록 신호(GCK2)의 전위가 로우 레벨일 때에, 전위(GOUT2)의 극성을 반전시켜, 주사선(GLc4m+1)에 준다. 인버터(350_4m+2)는, 클록 신호(GCK3)가 입력되어 있고, 클록 신호(GCK3)의 전위가 로우 레벨일 때에, 전위(GOUT2)의 극성을 반전시켜, 주사선(GLc4m+2)에 준다. 인버터(350_4m+3)는, 클록 신호(GCK4)가 입력되어 있고, 클록 신호(GCK4)의 전위가 로우 레벨일 때에, 전위(GOUT2)의 극성을 반전시켜, 주사선(GLc4m+3)에 준다. 인버터(350_4m+4)는, 클록 신호(GCK1)가 입력되어 있고, 클록 신호(GCK1)의 전위가 로우 레벨일 때에, 전위(GOUT2)의 극성을 반전시켜, 주사선(GLc4m+4)에 준다. 인버터(350_d)는, 클록 신호(GCK2)가 입력되어 있고, 클록 신호(GCK2)의 전위가 로우 레벨일 때에, 전위(GOUT2)의 극성을 반전시켜, 주사선(GLcd)에 준다.
이어서, 도 4에 도시한 펄스 발생 회로(300)의 동작에 관해서, 도 6에 도시한 타이밍 차트를 사용하여 설명한다. 또한, 모든 기간을 통해, 전위(INRES)는 로우 레벨인 것으로 한다.
도 6에 도시하는 바와 같이, 기간(t1)에 있어서, 배선(323)에 주어지는 전위(CLK1)는 로우 레벨, 배선(321)에 주어지는 전위(CLK2)는 로우 레벨, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위는 로우 레벨, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위는 로우 레벨, 배선(319)에 주어지는 전위(LIN)는 하이 레벨, 배선(322)에 주어지는 전위(RIN)는 로우 레벨이 된다.
따라서, 기간(t1)에 있어서, 펄스 발생 회로(300)에서는, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위(로우 레벨)가, 전위(GOUT1)로서 배선(327)에 주어진다. 또한, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위(로우 레벨)가, 전위(GOUT2)로서 배선(328)에 주어진다. 또한, 배선(323)에 주어지는 전위(CLK1)(로우 레벨)가, 전위(SROUT)로서 배선(329)에 주어진다.
이어서, 도 6에 도시하는 바와 같이, 기간(t2)에 있어서, 배선(323)에 주어지는 전위(CLK1)는 하이 레벨, 배선(321)에 주어지는 전위(CLK2)는 로우 레벨, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위는 로우 레벨로부터 변화되어 하이 레벨, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위는 로우 레벨, 배선(319)에 주어지는 전위(LIN)는 하이 레벨, 배선(322)에 주어지는 전위(RIN)는 로우 레벨이 된다.
따라서, 기간(t2)에 있어서, 펄스 발생 회로(300)에서는, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위(로우 레벨로부터 변화되어 하이 레벨)가, 전위(GOUT1)로서 배선(327)에 주어진다. 또한, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위(로우 레벨)가, 전위(GOUT2)로서 배선(328)에 주어진다. 또한, 배선(323)에 주어지는 전위(CLK1)(하이 레벨)가, 전위(SROUT)로서 배선(329)에 주어진다.
이어서, 도 6에 도시하는 바와 같이, 기간(t3)에 있어서, 배선(323)에 주어지는 전위(CLK1)는 하이 레벨, 배선(321)에 주어지는 전위(CLK2)는 로우 레벨, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위는 하이 레벨, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위는 하이 레벨, 배선(319)에 주어지는 전위(LIN)는 하이 레벨로부터 변화되어 로우 레벨, 배선(322)에 주어지는 전위(RIN)는 로우 레벨이 된다.
따라서, 기간(t3)에 있어서, 펄스 발생 회로(300)에서는, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위(하이 레벨)가, 전위(GOUT1)로서 배선(327)에 주어진다. 또한, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위(하이 레벨)가, 전위(GOUT2)로서 배선(328)에 주어진다. 또한, 배선(323)에 주어지는 전위(CLK1)(하이 레벨)가, 전위(SROUT)로서 배선(329)에 주어진다.
이어서, 도 6에 도시하는 바와 같이, 기간(t4)에 있어서, 배선(323)에 주어지는 전위(CLK1)는 하이 레벨, 배선(321)에 주어지는 전위(CLK2)는 로우 레벨, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위는 하이 레벨로부터 변화되어 로우 레벨, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위는 하이 레벨, 배선(319)에 주어지는 전위(LIN)는 로우 레벨, 배선(322)에 주어지는 전위(RIN)는 로우 레벨이 된다.
따라서, 기간(t4)에 있어서, 펄스 발생 회로(300)에서는, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위(하이 레벨로부터 변화되어 로우 레벨)가, 전위(GOUT1)로서 배선(327)에 주어진다. 또한, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위(하이 레벨)가, 전위(GOUT2)로서 배선(328)에 주어진다. 또한, 배선(323)에 주어지는 전위(CLK1)(하이 레벨)가, 전위(SROUT)로서 배선(329)에 주어진다.
이어서, 도 6에 도시하는 바와 같이, 기간(t5)에 있어서, 배선(323)에 주어지는 전위(CLK1)는 로우 레벨, 배선(321)에 주어지는 전위(CLK2)는 하이 레벨, 배선(325)에 주어지는 펄스폭 제어 신호(PWC1)의 전위는 로우 레벨, 배선(324)에 주어지는 펄스폭 제어 신호(PWC2)의 전위는 로우 레벨, 배선(319)에 주어지는 전위(LIN)는 로우 레벨, 배선(322)에 주어지는 전위(RIN)는 하이 레벨이 된다.
따라서, 기간(t5)에 있어서, 펄스 발생 회로(300)에서는, 배선(326)에 주어지는 전위(VEE)(로우 레벨)가, 전위(GOUT1)로서 배선(327)에 주어진다. 또한, 배선(318)에 주어지는 전위(VSS)(로우 레벨)가, 전위(GOUT2)로서 배선(328)에 주어진다. 또한, 배선(318)에 주어지는 전위(VSS)(로우 레벨)가, 전위(SROUT)로서 배선(329)에 주어진다.
본 발명의 일 형태에서는, 실시형태 1에서 설명한 바와 같이, 출력 측의 트랜지스터에 상당하는 트랜지스터(309), 트랜지스터(312), 및 트랜지스터(315)의 적어도 하나와, 트랜지스터(302)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 도전막을 개재하여, 전기적으로 접속되어 있다. 상기 구성에 의해, 트랜지스터(309), 트랜지스터(312), 트랜지스터(315), 및 트랜지스터(302)의 모든 게이트 전극이 하나의 도전막으로 구성되어 있는 경우에 비해, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 게이트 전극으로서 기능하는 도전막의, 안테나 효과에 의한 정전 파괴를, 일어나기 어렵게 할 수 있다. 따라서, 상기 시프트 레지스터를 사용한, 본 발명의 일 형태에 따르는 반도체 장치는, 정전 파괴에 의한 제조 수율의 저하가 일어나기 어렵다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 발명의 일 형태에 따르는 반도체 장치가 갖는, 펄스 발생 회로의 구성예에 관해서 설명한다.
도 8a에 도시하는 펄스 발생 회로(400)는, 트랜지스터(402) 내지 트랜지스터(404)와, 트랜지스터(415) 내지 트랜지스터(420)를 가진다. 상기 펄스 발생 회로(400)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(402)는, 그 게이트 전극이 트랜지스터(403) 및 트랜지스터(404)의 게이트 전극에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(406)에, 다른쪽이 트랜지스터(420)의 게이트 전극에 접속되어 있다. 트랜지스터(403)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(406)에 접속되고, 다른쪽이 배선(414)에 접속되어 있다. 트랜지스터(404)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(407)에 접속되고, 다른쪽이 배선(413)에 접속되어 있다.
또한, 트랜지스터(415)는 그 게이트 전극이 배선(408)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(420)의 게이트 전극에 접속되고, 다른쪽이 배선(405)에 접속되어 있다. 트랜지스터(416)는, 그 게이트 전극이 배선(409)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(402), 트랜지스터(403), 및 트랜지스터(404)의 게이트 전극에 접속되고, 다른쪽이 배선(405)에 접속되어 있다. 트랜지스터(417)는, 그 게이트 전극이 배선(410)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(402), 트랜지스터(403), 및 트랜지스터(404)의 게이트 전극에 접속되고, 다른쪽이 배선(405)에 접속되어 있다. 트랜지스터(418)는, 그 게이트 전극이 배선(408)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(406)에 접속되고, 다른쪽이 트랜지스터(402), 트랜지스터(403), 및 트랜지스터(404)의 게이트 전극에 접속되어 있다. 트랜지스터(419)는, 그 게이트 전극이 트랜지스터(420)의 게이트 전극에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(414)에 접속되고, 다른쪽이 배선(411)에 접속되어 있다. 트랜지스터(420)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(413)에 접속되고, 다른쪽이 배선(412)에 접속되어 있다.
트랜지스터(402) 내지 트랜지스터(404)와, 트랜지스터(415) 내지 트랜지스터(420)가 n채널형인 경우, 구체적으로, 배선(405)에는 전위(VDD)가 주어지고, 배선(406)에는 전위(VSS)가 주어지고, 배선(407)에는 전위(VEE)가 주어진다. 또한, 배선(408) 내지 배선(412)에는, 클록 신호 등의 각종 신호의 전위가 주어진다. 그리고, 배선(413)으로부터 전위(GOUT)가, 배선(414)으로부터 전위(SROUT)가 출력된다.
본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(403), 및 트랜지스터(404)의 적어도 하나와, 트랜지스터(402)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있다. 상기 구성에 의해, 트랜지스터(403), 트랜지스터(404), 및 트랜지스터(402)의 모든 게이트 전극이 하나의 도전막으로 구성되어 있는 경우에 비해, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 게이트 전극으로서 기능하는 도전막의, 안테나 효과에 의한 정전 파괴를, 일어나기 어렵게 할 수 있다. 따라서, 상기 펄스 발생 회로(400)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또는, 본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(420)와, 트랜지스터(419)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있어도 좋다. 상기 구성에 의해, 상기 펄스 발생 회로(400)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또한, 도 8a에서는, 출력 측의 트랜지스터(404)의 소스 단자 및 드레인 단자의 한쪽이 배선(407)에 접속되어 있지만, 본 발명은 이 구성으로 한정되지 않는다. 출력 측의 트랜지스터(404)의 소스 단자 및 드레인 단자의 한쪽이, 배선(406)에 접속되어 있어도 좋다. 단, 도 8a에 도시하는 바와 같이, 출력 측의 트랜지스터(404)의 소스 단자 및 드레인 단자의 한쪽이 배선(406)이 아니라 배선(407)에 접속되어 있으면, 트랜지스터(404)가 노멀리 온이라도, 트랜지스터(404)를 오프로 해야 할 때에 오프로 할 수 있다.
도 8b에 도시하는 펄스 발생 회로(430)는, 트랜지스터(432) 내지 트랜지스터(434)와, 트랜지스터(446) 내지 트랜지스터(452)를 가진다. 상기 펄스 발생 회로(430)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(432)는, 그 게이트 전극이 트랜지스터(433) 및 트랜지스터(434)의 게이트 전극에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(436)에 접속되고, 다른쪽이 트랜지스터(451) 및 트랜지스터(452)의 게이트 전극에 접속되어 있다. 트랜지스터(433)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(436)에 접속되고, 다른쪽이 배선(445)에 접속되어 있다. 트랜지스터(434)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(437)에 접속되고, 다른쪽이 배선(444)에 접속되어 있다.
또한, 트랜지스터(446)는, 그 게이트 전극이 배선(438)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(451) 및 트랜지스터(452)의 게이트 전극에 접속되고, 다른쪽이 배선(435)에 접속되어 있다. 트랜지스터(447)는, 그 게이트 전극이 배선(439)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(432), 트랜지스터(433), 및 트랜지스터(434)의 게이트 전극에 접속되고, 다른쪽이 배선(435)에 접속되어 있다. 트랜지스터(448)는, 그 게이트 전극이 배선(440)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(432), 트랜지스터(433), 및 트랜지스터(434)의 게이트 전극에 접속되고, 다른쪽이 배선(435)에 접속되어 있다. 트랜지스터(449)는, 그 게이트 전극이 배선(438)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(436)에 접속되고, 다른쪽이 트랜지스터(432), 트랜지스터(433), 및 트랜지스터(434)의 게이트 전극에 접속되어 있다. 트랜지스터(450)는, 그 게이트 전극이 배선(441)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(432), 트랜지스터(433), 및 트랜지스터(434)의 게이트 전극에 접속되고, 다른쪽이 배선(435)에 접속되어 있다. 트랜지스터(451)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(445)에 접속되고, 다른쪽이 배선(442)에 접속되어 있다. 트랜지스터(452)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(444)에 접속되고, 다른쪽이 배선(443)에 접속되어 있다.
트랜지스터(432) 내지 트랜지스터(434)와, 트랜지스터(446) 내지 트랜지스터(452)가 n채널형인 경우, 구체적으로, 배선(435)에는 전위(VDD)가 주어지고, 배선(436)에는 전위(VSS)가 주어지고, 배선(437)에는 전위(VEE)가 주어진다. 또한, 배선(438) 내지 배선(443)에는, 클록 신호 등의 각종 신호의 전위가 주어진다. 그리고, 배선(444)으로부터 전위(GOUT)가, 배선(445)으로부터 전위(SROUT)가 출력된다.
본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(433), 및 트랜지스터(434)의 적어도 하나와, 트랜지스터(432)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있다. 상기 구성에 의해, 트랜지스터(433), 트랜지스터(434), 및 트랜지스터(432)의 모든 게이트 전극이 하나의 도전막으로 구성되어 있는 경우에 비해, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 게이트 전극으로서 기능하는 도전막의, 안테나 효과에 의한 정전 파괴를, 일어나기 어렵게 할 수 있다. 따라서, 상기 펄스 발생 회로(430)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또는, 본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(452)와, 트랜지스터(451)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있어도 좋다. 상기 구성에 의해, 상기 펄스 발생 회로(430)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또한, 도 8b에서는, 출력 측의 트랜지스터(434)의 소스 단자 및 드레인 단자의 한쪽이 배선(437)에 접속되어 있지만, 본 발명은 이 구성으로 한정되지 않는다. 출력 측의 트랜지스터(434)의 소스 단자 및 드레인 단자의 한쪽이, 배선(436)에 접속되어 있어도 좋다. 단, 도 8b에 도시하는 바와 같이, 출력 측의 트랜지스터(434)의 소스 단자 및 드레인 단자의 한쪽이 배선(436)이 아니라 배선(437)에 접속되어 있으면, 트랜지스터(434)가 노멀리 온이라도, 트랜지스터(434)를 오프로 해야 할 때에 오프로 할 수 있다.
도 9a에 도시하는 펄스 발생 회로(460)는, 트랜지스터(462) 내지 트랜지스터(464)와, 트랜지스터(476) 내지 트랜지스터(482)를 가진다. 상기 펄스 발생 회로(460)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(462)는, 그 게이트 전극이 트랜지스터(463) 및 트랜지스터(464)의 게이트 전극에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(466)에 접속되고, 다른쪽이 트랜지스터(477)의 소스 단자 및 드레인 단자의 한쪽에 접속되어 있다. 트랜지스터(463)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(466)에 접속되고, 다른쪽이 배선(475)에 접속되어 있다. 트랜지스터(464)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(467)에 접속되고, 다른쪽이 배선(474)에 접속되어 있다.
또한, 트랜지스터(476)는, 그 게이트 전극이 배선(468)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(477)의 소스 단자 및 드레인 단자의 한쪽에 접속되고, 다른쪽이 배선(465)에 접속되어 있다. 트랜지스터(477)는, 그 게이트 전극이 배선(465)에 접속되고, 그 소스 단자 및 드레인 단자의 다른쪽이 트랜지스터(481) 및 트랜지스터(482)의 게이트 전극에 접속되어 있다. 트랜지스터(478)는, 그 게이트 전극이 배선(469)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(462), 트랜지스터(463), 및 트랜지스터(464)의 게이트 전극에 접속되고, 다른쪽이 배선(465)에 접속되어 있다. 트랜지스터(479)는, 그 게이트 전극이 배선(468)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(466)에 접속되고, 다른쪽이 트랜지스터(462), 트랜지스터(463), 및 트랜지스터(464)의 게이트 전극에 접속되어 있다. 트랜지스터(480)는, 그 게이트 전극이 배선(470)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(462), 트랜지스터(463), 및 트랜지스터(464)의 게이트 전극에 접속되고, 다른쪽이 배선(465)에 접속되어 있다. 트랜지스터(481)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(475)에 접속되고, 다른쪽이 배선(471)에 접속되어 있다. 트랜지스터(482)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(474)에 접속되고, 다른쪽이 배선(472)에 접속되어 있다.
트랜지스터(462) 내지 트랜지스터(464)와, 트랜지스터(476) 내지 트랜지스터(482)가 n채널형인 경우, 구체적으로, 배선(465)에는 전위(VDD)가 주어지고, 배선(466)에는 전위(VSS)가 주어지고, 배선(467)에는 전위(VEE)가 주어진다. 또한, 배선(468) 내지 배선(472)에는, 클록 신호 등의 각종 신호의 전위가 주어진다. 그리고, 배선(474)으로부터 전위(GOUT)가, 배선(475)으로부터 전위(SROUT)가 출력된다.
본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(463), 및 트랜지스터(464)의 적어도 하나와, 트랜지스터(462)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있다. 상기 구성에 의해, 트랜지스터(463), 트랜지스터(464), 및 트랜지스터(462)의 모든 게이트 전극이 하나의 도전막으로 구성되어 있는 경우에 비해, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 게이트 전극으로서 기능하는 도전막의, 안테나 효과에 의한 정전 파괴를, 일어나기 어렵게 할 수 있다. 따라서, 상기 펄스 발생 회로(460)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또는, 본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(482)와, 트랜지스터(481)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있어도 좋다. 상기 구성에 의해, 상기 펄스 발생 회로(460)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또한, 도 9a에서는, 출력 측의 트랜지스터(464)의 소스 단자 및 드레인 단자의 한쪽이 배선(467)에 접속되어 있지만, 본 발명은 이 구성으로 한정되지 않는다. 출력 측의 트랜지스터(464)의 소스 단자 및 드레인 단자의 한쪽이, 배선(466)에 접속되어 있어도 좋다. 단, 도 9a에 도시하는 바와 같이, 출력 측의 트랜지스터(464)의 소스 단자 및 드레인 단자의 한쪽이 배선(466)이 아니라 배선(467)에 접속되어 있으면, 트랜지스터(464)가 노멀리 온이라도, 트랜지스터(464)를 오프로 해야 할 때에 오프로 할 수 있다.
도 9b에 도시하는 펄스 발생 회로(500)는, 트랜지스터(502) 내지 트랜지스터(504)와, 트랜지스터(516) 내지 트랜지스터(523)를 가진다. 상기 펄스 발생 회로(500)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(502)는, 그 게이트 전극이 트랜지스터(503) 및 트랜지스터(504)의 게이트 전극에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(506)에 접속되고, 다른쪽이 트랜지스터(517)의 소스 단자 및 드레인 단자의 한쪽에 접속되어 있다. 트랜지스터(503)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(506)에 접속되고, 다른쪽이 배선(515)에 접속되어 있다. 트랜지스터(504)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(507)에 접속되고, 다른쪽이 배선(514)에 접속되어 있다.
또한, 트랜지스터(516)는, 그 게이트 전극이 배선(508)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(517)의 소스 단자 및 드레인 단자의 한쪽에 접속되고, 다른쪽이 배선(505)에 접속되어 있다. 트랜지스터(517)는, 그 게이트 전극이 배선(505)에 접속되고, 그 소스 단자 및 드레인 단자의 다른쪽이 트랜지스터(521)의 게이트 전극에 접속되어 있다. 트랜지스터(518)는, 그 게이트 전극이 배선(509)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(502), 트랜지스터(503), 및 트랜지스터(504)의 게이트 전극에 접속되고, 다른쪽이 배선(505)에 접속되어 있다. 트랜지스터(519)는, 그 게이트 전극이 배선(508)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(506)에 접속되고, 다른쪽이 트랜지스터(502), 트랜지스터(503), 및 트랜지스터(504)의 게이트 전극에 접속되어 있다. 트랜지스터(520)는, 그 게이트 전극이 배선(510)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(502), 트랜지스터(503), 및 트랜지스터(504)의 게이트 전극에 접속되고, 다른쪽이 배선(505)에 접속되어 있다. 트랜지스터(521)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(515)에 접속되고, 다른쪽이 배선(511)에 접속되어 있다. 트랜지스터(522)는, 그 게이트 전극이 배선(505)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(521)의 게이트 전극에 접속되고, 그 다른쪽이 트랜지스터(523)의 게이트 전극에 접속되어 있다. 트랜지스터(523)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(514)에 접속되고, 다른쪽이 배선(512)에 접속되어 있다.
트랜지스터(502) 내지 트랜지스터(504)와, 트랜지스터(516) 내지 트랜지스터(523)가 n채널형인 경우, 구체적으로, 배선(505)에는 전위(VDD)가 주어지고, 배선(506)에는 전위(VSS)가 주어지고, 배선(507)에는 전위(VEE)가 주어진다. 또한, 배선(508) 내지 배선(512)에는, 클록 신호 등의 각종 신호의 전위가 주어진다. 그리고, 배선(514)으로부터 전위(GOUT)가, 배선(515)으로부터 전위(SROUT)가 출력된다.
본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(503), 및 트랜지스터(504)의 적어도 하나와, 트랜지스터(502)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있다. 상기 구성에 의해, 트랜지스터(503), 트랜지스터(504), 및 트랜지스터(502)의 모든 게이트 전극이 하나의 도전막으로 구성되어 있는 경우에 비해, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 게이트 전극으로서 기능하는 도전막의, 안테나 효과에 의한 정전 파괴를, 일어나기 어렵게 할 수 있다. 따라서, 상기 펄스 발생 회로(500)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또한, 도 9b에서는, 출력 측의 트랜지스터(504)의 소스 단자 및 드레인 단자의 한쪽이 배선(507)에 접속되어 있지만, 본 발명은 이 구성으로 한정되지 않는다. 출력 측의 트랜지스터(504)의 소스 단자 및 드레인 단자의 한쪽이, 배선(506)에 접속되어 있어도 좋다. 단, 도 9b에 도시하는 바와 같이, 출력 측의 트랜지스터(504)의 소스 단자 및 드레인 단자의 한쪽이 배선(506)이 아니라 배선(507)에 접속되어 있으면, 트랜지스터(504)가 노멀리 온이라도, 트랜지스터(504)를 오프로 해야 할 때에 오프로 할 수 있다.
도 10에 도시하는 펄스 발생 회로(530)는, 트랜지스터(532) 내지 트랜지스터(534)와, 트랜지스터(546) 내지 트랜지스터(553)를 가진다. 상기 펄스 발생 회로(530)를 복수단 접속시킴으로써, 시프트 레지스터를 구성할 수 있다.
트랜지스터(532)는, 그 게이트 전극이 트랜지스터(533) 및 트랜지스터(534)의 게이트 전극에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(536)에 접속되고, 다른쪽이 트랜지스터(552)의 소스 단자 및 드레인 단자의 한쪽에 접속되어 있다. 트랜지스터(533)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(536)에 접속되고, 다른쪽이 배선(545)에 접속되어 있다. 트랜지스터(534)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(537)에 접속되고, 다른쪽이 배선(544)에 접속되어 있다.
또한, 트랜지스터(546)는, 그 게이트 전극이 배선(538)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(532)의 소스 단자 및 드레인 단자의 한쪽에 접속되고, 다른쪽이 배선(535)에 접속되어 있다. 트랜지스터(547)는, 그 게이트 전극이 배선(539)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(532), 트랜지스터(533), 및 트랜지스터(534)의 게이트 전극에 접속되고, 다른쪽이 배선(535)에 접속되어 있다. 트랜지스터(548)는, 그 게이트 전극이 배선(540)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(532), 트랜지스터(533), 및 트랜지스터(534)의 게이트 전극에 접속되고, 다른쪽이 배선(535)에 접속되어 있다. 트랜지스터(549)는, 그 게이트 전극이 배선(538)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 배선(536)에 접속되고, 다른쪽이 트랜지스터(532), 트랜지스터(533), 및 트랜지스터(534)의 게이트 전극에 접속되어 있다. 트랜지스터(550)는, 그 게이트 전극이 배선(535)에 접속되고, 그 소스 단자 및 드레인 단자의 한쪽이 트랜지스터(552)의 소스 단자 및 드레인 단자의 한쪽에 접속되고, 그 다른쪽이 트랜지스터(551)의 게이트 전극에 접속되어 있다. 트랜지스터(551)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(545)에 접속되고, 다른쪽이 배선(541)에 접속되어 있다. 트랜지스터(552)는, 그 게이트 전극이 배선(535)에 접속되고, 그 소스 단자 및 드레인 단자의 다른쪽이 트랜지스터(553)의 게이트 전극에 접속되어 있다. 트랜지스터(553)는, 그 소스 단자 및 드레인 단자의 한쪽이 배선(544)에 접속되고, 다른쪽이 배선(542)에 접속되어 있다.
트랜지스터(532) 내지 트랜지스터(534)와, 트랜지스터(546) 내지 트랜지스터(553)가 n채널형인 경우, 구체적으로, 배선(535)에는 전위(VDD)가 주어지고, 배선(536)에는 전위(VSS)가 주어지고, 배선(537)에는 전위(VEE)가 주어진다. 또한, 배선(538) 내지 배선(542)에는, 클록 신호 등의 각종 신호의 전위가 주어진다. 그리고, 배선(544)으로부터 전위(GOUT)가, 배선(545)으로부터 전위(SROUT)가 출력된다.
본 발명의 일 형태에서는, 출력 측의 트랜지스터에 상당하는 트랜지스터(533), 및 트랜지스터(534)의 적어도 하나와, 트랜지스터(532)는, 서로의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있다. 상기 구성에 의해, 트랜지스터(533), 트랜지스터(534), 및 트랜지스터(532)의 모든 게이트 전극이 하나의 도전막으로 구성되어 있는 경우에 비해, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있다. 따라서, 게이트 전극으로서 기능하는 도전막의, 안테나 효과에 의한 정전 파괴를, 일어나기 어렵게 할 수 있다. 따라서, 상기 펄스 발생 회로(530)를 시프트 레지스터 등에 사용한, 본 발명의 일 형태에 따르는 반도체 장치의, 정전 파괴에 의한 제조 수율의 저하를 일어나기 어렵게 할 수 있다.
또한, 도 10에서는, 출력 측의 트랜지스터(534)의 소스 단자 및 드레인 단자의 한쪽이 배선(537)에 접속되어 있지만, 본 발명은 이 구성으로 한정되지 않는다. 출력 측의 트랜지스터(534)의 소스 단자 및 드레인 단자의 한쪽이, 배선(536)에 접속되어 있어도 좋다. 단, 도 10에 도시하는 바와 같이, 출력 측의 트랜지스터(534)의 소스 단자 및 드레인 단자의 한쪽이 배선(536)이 아니라 배선(537)에 접속되어 있으면, 트랜지스터(534)가 노멀리 온이라도, 트랜지스터(534)를 오프로 해야 할 때에 오프로 할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
OLED를 사용한 발광 장치를 예로 들어, 본 발명의 일 형태에 따르는 반도체 표시 장치의, 화소와 구동 회로의 단면 구조에 관해서, 도 11을 사용하여 설명한다. 도 11에, 화소(840)와 구동 회로(841)의 단면도를 일례로서 도시한다.
도 11에 있어서, 화소(840)는, 발광 소자(832)와, 발광 소자(832)로의 전류의 공급을 제어하는 트랜지스터(831)를 가진다. 화소(840)는, 상기 발광 소자(832) 및 트랜지스터(831) 외에, 화상 신호의 화소(840)로의 입력을 제어하는 트랜지스터나, 화상 신호의 전위를 유지하는 용량 소자 등, 각종 반도체 소자를 갖고 있어도 좋다.
또한, 도 11에 있어서, 구동 회로(841)는 트랜지스터(830)를 가진다. 구체적으로 트랜지스터(830)는, 구동 회로(841)의 일부에 상당하는 시프트 레지스터가 갖는, 출력 측의 트랜지스터에 상당한다. 구동 회로(841)는, 상기 트랜지스터(830) 외에, 트랜지스터나 용량 소자 등의 각종 반도체 소자를 갖고 있어도 좋다.
트랜지스터(831)는, 절연 표면을 갖는 기판(800) 위에, 게이트 전극으로서 기능하는 도전막(816)과, 도전막(816) 위의 게이트 절연막(802)과, 도전막(816)과 중첩되는 위치에 있어서 게이트 절연막(802) 위에 형성된 반도체막(817)과, 소스 단자 또는 드레인 단자로서 기능하고, 반도체막(817) 위에 위치하는 도전막(815) 및 도전막(818)을 가진다. 도전막(816)은 주사선으로서도 기능한다.
트랜지스터(830)는, 절연 표면을 갖는 기판(800) 위에, 게이트 전극으로서 기능하는 도전막(812)과, 도전막(812) 위의 게이트 절연막(802)과, 도전막(812)과 중첩되는 위치에 있어서 게이트 절연막(802) 위에 형성된 반도체막(813)과, 소스 단자 또는 드레인 단자로서 기능하고, 반도체막(813) 위에 위치하는 도전막(814) 및 도전막(819)을 가진다.
또한, 절연 표면을 갖는 기판(800) 위에 형성된 도전막(850)은, 트랜지스터(830)와는 상이한 트랜지스터의 게이트 전극으로서 기능한다. 그리고, 도전막(812) 및 도전막(850)은, 도전막(812) 및 도전막(850) 위의 게이트 절연막(802)에 형성된 개구부를 개재하여, 게이트 절연막(802) 위의 도전막(851)에 접속되어 있다.
또한, 도전막(814), 도전막(815), 도전막(818), 도전막(819), 도전막(851) 위에는, 절연막(820) 및 절연막(821)이, 순차적으로 적층되도록 형성되어 있다. 그리고, 절연막(821) 위에는, 도전막(852) 및 도전막(853)이 형성되어 있다. 도전막(852) 및 도전막(853)은, 절연막(820) 및 절연막(821)에 형성된 개구부를 개재하여, 도전막(851) 및 도전막(818)에, 각각 접속되어 있다.
또한, 도전막(852) 및 도전막(853) 위에는 절연막(854)이 형성되어 있다. 그리고, 절연막(854) 위에는, 양극으로서 기능하는 도전막(822)이 형성되어 있다. 도전막(822)은, 절연막(854)에 형성된 개구부를 개재하여, 도전막(853)에 접속되어 있다.
또한, 도전막(822)의 일부가 노출되는 개구부를 가진 절연막(824)이, 절연막(854) 위에 형성되어 있다. 도전막(822)의 일부 및 절연막(854) 위에는, EL층(825)과, 음극으로서 기능하는 도전막(826)이, 순차적으로 적층되도록 형성되어 있다. 도전막(822)과, EL층(825)과, 도전막(826)이 중첩되어 있는 영역이, 발광 소자(832)에 상당한다.
또한, 본 발명의 일 형태에서는, 트랜지스터(830) 및 트랜지스터(831)는, 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체가 반도체막에 사용되고 있어도 좋고, 산화물 반도체 등의 와이드 갭 반도체가 반도체막에 사용되고 있어도 좋다.
트랜지스터(830) 및 트랜지스터(831)의 반도체막에, 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 게르마늄 등의 반도체가 사용되는 경우, 1 도전성을 부여하는 불순물 원소를 상기 반도체막에 첨가하고, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성한다. 예를 들면, 인 또는 비소를 상기 반도체막에 첨가함으로써, n형의 도전성을 갖는 불순물 영역을 형성할 수 있다. 또한, 예를 들면, 붕소를 상기 반도체막에 첨가함으로써, p형의 도전성을 갖는 불순물 영역을 형성할 수 있다.
트랜지스터(830) 및 트랜지스터(831)의 반도체막에, 산화물 반도체가 사용되는 경우, 도판트를 상기 반도체막에 첨가하고, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성해도 좋다. 도판트의 첨가는, 이온 주입법을 사용할 수 있다. 도판트는, 예를 들면 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원소 등을 사용할 수 있다. 예를 들면, 질소를 도판트로서 사용한 경우, 불순물 영역 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
또한, 실리콘 반도체로서는, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의해 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
또한, 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기적 특성의 불균일을 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 포함하고 있어도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물,In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체는, 규소를 포함하고 있어도 좋다.
또한, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 포함하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 좋다. In-Ga-Zn계 산화물은, 무전계일 때의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하며, 또한, 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
예를 들면, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체는, i형(진성 반도체) 또는 i형에 매우 가깝다. 이로 인해, 상기 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 현저하게 낮다고 하는 특성을 가진다. 또한, 산화물 반도체의 밴드 갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
구체적으로, 고순도화된 산화물 반도체를 반도체막에 사용한 트랜지스터의 오프 전류가 낮은 것은, 여러 가지 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 소자라도, 소스 단자와 드레인 단자간의 전압(드레인 전압)이 1V에서 10V의 범위에 있어서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류는, 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류의 측정을 행하였다. 상기 측정에서는, 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 사용하여, 용량 소자의 단위 시간당 전하량의 추이로부터 상기 트랜지스터의 오프 전류를 측정하였다. 그 결과, 트랜지스터의 소스 단자와 드레인 단자간의 전압이 3V인 경우에, 수십 yA/㎛라는, 더욱 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 오프 전류가, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비해 현저하게 낮다.
또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류란, n채널형 트랜지스터에 있어서는, 드레인 단자를 소스 단자와 게이트 전극보다도 높은 전위로 상태에 있어서, 소스 단자의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이하일 때에, 소스 단자와 드레인 단자 사이에 흐르는 전류를 의미한다. 또는, 본 명세서에서 오프 전류란, p채널형 트랜지스터에 있어서는, 드레인 단자를 소스 단자와 게이트 전극보다도 낮은 전위로 한 상태에 있어서, 소스 단자의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이상일 때에, 소스 단자와 드레인 단자 사이에 흐르는 전류를 의미한다.
또한, 예를 들면, 산화물 반도체막은, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 타깃을 사용한 스퍼터링법에 의해 형성할 수 있다. In-Ga-Zn계 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내는 In-Ga-Zn계 산화물의 타깃을 사용한다. 상기의 원자수비를 갖는 In-Ga-Zn계 산화물의 타깃을 사용하여 산화물 반도체막을 성막함으로써, 다결정 또는 CAAC(C Axis Aligned Crystal)이 형성되기 쉬워진다. 또한, In, Ga, 및 Zn을 포함하는 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 상대 밀도가 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
또한, 산화물 반도체로서 In-Zn계 산화물의 재료를 사용하는 경우, 사용하는 타깃 중의 금속 원소의 원자수비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들면, In-Zn계 산화물인 산화물 반도체막의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다. Zn의 비율을 상기 범위 내로 함으로써, 이동도의 향상을 실현할 수 있다.
또한, 산화물 반도체막은, 단결정, 다결정(폴리크리스탈이라고도 한다.) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS 막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지는 없다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5° 이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측에서부터 결정 성장 시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기적 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
CAAC-OS막은, 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여, 스퍼터링법에 의해 성막한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개하고, a-b면에 평행한 면을 갖는 평판상 또는 펠렛상의 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 상기 평판상의 스퍼터링 입자가, 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 성막할 수 있다.
또한, CAAC-OS막을 성막하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
성막시의 불순물 혼입을 저감시킴으로써, 불순물에 의해 결정 상태가 붕괴되는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 기판 도달후에 스퍼터링 입자의 마이그레이션이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막시의 기판 가열 온도를 높임으로써, 평판상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은, 30체적%이상, 바람직하게는 100체적%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 관해서 이하에 나타낸다.
InOx 분말, GaOy 분말 및 ZnOz 분말을 소정의 mol수비로 혼합하고, 가압 처리후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y 및 Z는 임의인 정수이다. 여기에서, 소정의 mol수비는, 예를 들면, InOx 분말, GaOy 분말 및 ZnOz 분말이, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3 또는 3:1:2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 반도체 표시 장치의 일 형태에 상당하는, 패널의 일례에 관해서 설명한다. 도 12에 도시하는 패널은, 기판(700)과, 기판(700) 위의 화소부(701), 신호선 구동 회로(702a), 신호선 구동 회로(702b), 주사선 구동 회로(703a), 및 주사선 구동 회로(703b)를 가진다.
화소부(701)는 복수의 화소를 가지고, 각 화소에는, 표시 소자와, 상기 표시 소자의 동작을 제어하는 단수 또는 복수의 트랜지스터가 형성되어 있다. 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)는, 각 화소에 접속된 주사선으로의 전위의 공급에 의해, 화소부(701)가 갖는 화소를 선택한다. 신호선 구동 회로(702a) 및 신호선 구동 회로(702b)는, 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)에 의해 선택된 화소로의 화상 신호의 공급을 제어한다.
또한, 도 12에서는, 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)에 의해, 화소부(701)의 양단으로부터 각 주사선으로의 전위의 공급이 행해지는 경우를 예시하고 있다. 상기 구성에 의해, 화소부(701)가 대형화됨으로써 주사선이 길어져도, 화소부(701) 내에 있어서 주사선의 배선 저항에 기인하는 전위 강하가 일어나는 것을 방지할 수 있다.
또한, 신호선 구동 회로(702a) 및 신호선 구동 회로(702b)에 의한, 화소로의 화상 신호의 공급은, 신호선을 개재하여 행해진다. 도 12에서는, 신호선 구동 회로(702a)에 의해, 홀수번째의 신호선을 개재하여, 화소로의 화상 신호의 공급이 행해지고, 신호선 구동 회로(702b)에 의해, 짝수번째의 신호선을 개재하여, 화소로의 화상 신호의 공급이 행해지는 경우를 예시하고 있다.
또한, 도 12에서는, 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)가 화소부(701)와 함께 기판(700) 위에 형성되어 있고, 칩에 형성된 신호선 구동 회로(702a) 및 신호선 구동 회로(702b)가, TAB(Tape AutomatedBonding)법을사용하여 기판(700)에 실장되어 있는 경우를 예시하고 있다. 칩에 형성된 주사선 구동 로(703a) 및 주사선 구동 회로(703b)가, 기판(700)에 실장되어 있어도 좋고, 또는, 신호선 구동 회로(702a) 및 신호선 구동 회로(702b)가 화소부(701)와 함께 기판(700) 위에 형성되어 있어도 좋다. 또한, 칩의 실장도, TAB법에 한정되지 않는다. 칩이 FPC(Flexible Printed Circuit) 등을 사용하여, 기판(700)에 실장되어 있어도 좋다. 또는, COF(Chip On Film)법을 사용하여, 칩이 기판(700)에 실장되어 있어도 좋다.
주사선은, 복수의 화소에 접속되어 있기 때문에, 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)에는 큰 전류 공급 능력이 요구된다. 따라서, 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)가 갖는 펄스 출력 회로의 출력 측에 위치하는 트랜지스터는, 사이즈를 크게 할 필요가 있다. 특히 화소부(701)의 화소수가 증가하면, 또는 화소부(701)의 면적이 증대되면, 주사선의 배선 저항의 증대, 또는 주사선에 접속되어 있는 부하의 증대가 초래되기 때문에, 보다 큰 전류 공급 능력을 만족시키기 위해, 상기 트랜지스터의 사이즈를 더욱 크게 할 필요가 생긴다. 그리고, 상기 트랜지스터의 사이즈가 커지면, 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)에 있어서 복수의 트랜지스터의 게이트 전극으로서 기능하는 도전막의 면적이 증대되어 버려, 안테나 효과에 의한 상기 배선의 정전 파괴가 일어나기 쉬워진다. 그러나, 본 발명의 일 형태에서는, 복수의 게이트 전극이, 상기 게이트 전극과 상이한 층에 형성된 도전막을 개재하여, 전기적으로 접속되어 있다. 따라서, 게이트 전극으로서 기능하는 각 도전막의 면적을 작게 억제할 수 있기 때문에, 화소부(701)의 화소수가 증가해도, 또는 화소부(701)의 면적이 증대되어도, 안테나 효과에 의한 정전 파괴를 일어나기 어렵게 할 수 있다.
또한, 본 실시형태에서는, 주사선 구동 회로(703a) 및 주사선 구동 회로(703b)에, 본 발명의 일 형태에 따르는 구성을 적용한 경우에 관해서 설명했지만, 본 발명의 일 형태에서는, 신호선 구동 회로(702a) 및 신호선 구동 회로(702b)에, 본 발명의 일 형태에 따르는 구성을 적용해도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 발명의 일 형태에 따르는 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따르는 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 13에 도시한다.
도 13a는 휴대형 게임기이며, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 가진다. 휴대형 게임기의 구동 회로, 또는, 표시부(5003) 또는 표시부(5004)에, 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 제조 수율이 높은 휴대형 게임기를 제공할 수 있다. 또한, 도 13a에 도시한 휴대형 게임기는, 2개의 표시부(5003)와 표시부(5004)를 가지고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것으로 한정되지 않는다.
도 13b는 표시 기기이며, 하우징(5201), 표시부(5202), 지지대(5203) 등을 가진다. 표시 기기의 구동 회로, 또는, 표시부(5202)에 본 발명의 일 형태에 따르는 반도체 표시 장치를 사용함으로써, 제조 수율이 높은 표시 기기를 제공할 수 있다. 또한, 표시 기기에는, 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 기기가 포함된다.
도 13c는 노트형 퍼스널 컴퓨터이며, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 가진다. 노트형 퍼스널 컴퓨터의 구동 회로, 또는, 표시부(5402)에 본 발명의 일 형태에 따르는 반도체 표시 장치를 사용함으로써, 제조 수율이 높은 노트형 퍼스널 컴퓨터를 제공할 수 있다.
도 13d는 휴대 정보 단말이며, 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 가진다. 제 1 표시부(5603)는 제 1 하우징(5601)에 형성되어 있고, 제 2 표시부(5604)는 제 2 하우징(5602)에 형성되어 있다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)은, 접속부(5605)에 의해 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는, 접속부(5605)에 의해 가동으로 되어 있다. 제 1 표시부(5603)에 있어서의 영상의 전환을, 접속부(5605)에 있어서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라, 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(5603) 및 제 2 표시부(5604)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 반도체 표시 장치를 사용하도록 해도 좋다. 또한, 위치 입력 장치로서의 기능은, 반도체 표시 장치에 터치 패널을 형성함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 반도체 표시 장치의 화소부에 형성함으로써도, 부가할 수 있다. 휴대 정보 단말의 구동 회로, 또는, 제 1 표시부(5603) 또는 제 2 표시부(5604)에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 제조 수율이 높은 휴대 정보 단말을 제공할 수 있다.
도 13e는 휴대 전화이며, 하우징(5801), 표시부(5802), 음성 입력부(5803), 음성 출력부(5804), 조작 키(5805), 수광부(5806) 등을 가진다. 수광부(5806)에 있어서 수신한 광을 전기 신호로 변환함으로써, 외부의 화상을 받아 들일 수 있다. 휴대 전화의 구동 회로, 또는, 표시부(5802)에 본 발명의 일 형태에 따르는 반도체 장치를 사용함으로써, 제조 수율이 높은 휴대 전화를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100 반도체 장치
101 트랜지스터
102 트랜지스터
103 배선
104 배선
105 배선
106 배선
107 배선
110 도전막
111 게이트 절연막
112 반도체막
113 도전막
114 도전막
115 도전막
116 반도체막
117 도전막
118 도전막
119 도전막
120 개구부
121 개구부
122 도전막
123 반도체막
124 도전막
125 도전막
126 반도체막
127 도전막
128 도전막
210 도전막
211 게이트 절연막
212 반도체막
213 도전막
214 도전막
215 도전막
216 반도체막
217 도전막
218 도전막
219 도전막
220 개구부
221 개구부
222 도전막
223 반도체막
224 도전막
225 도전막
226 반도체막
227 도전막
228 도전막
300 펄스 발생 회로
301 트랜지스터
302 트랜지스터
303 트랜지스터
304 트랜지스터
305 트랜지스터
306 트랜지스터
307 트랜지스터
308 트랜지스터
309 트랜지스터
310 트랜지스터
311 트랜지스터
312 트랜지스터
313 트랜지스터
314 트랜지스터
315 트랜지스터
316 용량 소자
317 배선
318 배선
319 배선
320 배선
321 배선
322 배선
323 배선
324 배선
325 배선
326 배선
327 배선
328 배선
329 배선
350 인버터
351 인버터
400 펄스 발생 회로
402 트랜지스터
403 트랜지스터
404 트랜지스터
405 배선
406 배선
407 배선
408 배선
409 배선
410 배선
411 배선
412 배선
413 배선
414 배선
415 트랜지스터
416 트랜지스터
417 트랜지스터
418 트랜지스터
419 트랜지스터
420 트랜지스터
430 펄스 발생 회로
432 트랜지스터
433 트랜지스터
434 트랜지스터
435 배선
436 배선
437 배선
438 배선
439 배선
440 배선
441 배선
442 배선
443 배선
444 배선
445 배선
446 트랜지스터
447 트랜지스터
448 트랜지스터
449 트랜지스터
450 트랜지스터
451 트랜지스터
452 트랜지스터
460 펄스 발생 회로
462 트랜지스터
463 트랜지스터
464 트랜지스터
465 배선
466 배선
467 배선
468 배선
469 배선
470 배선
471 배선
472 배선
474 배선
475 배선
476 트랜지스터
477 트랜지스터
478 트랜지스터
479 트랜지스터
480 트랜지스터
481 트랜지스터
482 트랜지스터
500 펄스 발생 회로
502 트랜지스터
503 트랜지스터
504 트랜지스터
505 배선
506 배선
507 배선
508 배선
509 배선
510 배선
511 배선
512 배선
514 배선
515 배선
516 트랜지스터
517 트랜지스터
518 트랜지스터
519 트랜지스터
520 트랜지스터
521 트랜지스터
522 트랜지스터
523 트랜지스터
530 펄스 발생 회로
532 트랜지스터
533 트랜지스터
534 트랜지스터
535 배선
536 배선
537 배선
538 배선
539 배선
540 배선
541 배선
542 배선
544 배선
545 배선
546 트랜지스터
547 트랜지스터
548 트랜지스터
549 트랜지스터
550 트랜지스터
551 트랜지스터
552 트랜지스터
553 트랜지스터
700 기판
701 화소부
702a 신호선 구동 회로
702b 신호선 구동 회로
703a 주사선 구동 회로
703b 주사선 구동 회로
800 기판
802 게이트 절연막
812 도전막
813 반도체막
814 도전막
815 도전막
816 도전막
817 반도체막
818 도전막
819 도전막
820 절연막
821 절연막
822 도전막
824 절연막
825 EL층
826 도전막
830 트랜지스터
831 트랜지스터
832 발광 소자
840 화소
841 구동 회로
850 도전막
851 도전막
852 도전막
853 도전막
854 절연막
5001 하우징
5002 하우징
5003 표시부
5004 표시부
5005 마이크로폰
5006 스피커
5007 조작 키
5008 스타일러스
5201 하우징
5202 표시부
5203 지지대
5401 하우징
5402 표시부
5403 키보드
5404 포인팅 디바이스
5601 하우징
5602 하우징
5603 표시부
5604 표시부
5605 접속부
5606 조작 키
5801 하우징
5802 표시부
5803 음성 입력부
5804 음성 출력부
5805 조작 키
5806 수광부

Claims (3)

  1. 제 1 트랜지스터 내지 제 10 트랜지스터를 가지고,
    상기 제 1 트랜지스터에서는, 소스 또는 드레인의 한쪽이 제 1 배선과 항상 도통하고 있고, 또한, 소스 또는 드레인의 다른쪽이 제 2 배선과 항상 도통하고 있고,
    상기 제 2 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 2 배선과 항상 도통하고 있고, 또한, 소스 또는 드레인의 다른쪽이 제 3 배선과 항상 도통하고 있고,
    상기 제 3 트랜지스터에서는, 소스 또는 드레인의 한쪽이 제 4 배선과 항상 도통하고 있고, 또한, 게이트가 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 4 트랜지스터에서는, 소스 또는 드레인의 다른쪽이 제 5 배선과 항상 도통하고 있고,
    상기 제 5 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 4 배선과 항상 도통하고 있고, 또한, 소스 또는 드레인의 다른쪽이 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 6 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 4 배선과 항상 도통하고 있고, 소스 또는 드레인의 다른쪽이 상기 제 7 트랜지스터의 소스 또는 드레인의 한쪽과 항상 도통하고 있고, 또한, 게이트가 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 8 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 4 배선과 항상 도통하고 있고, 소스 또는 드레인의 다른쪽이 상기 제 9 트랜지스터의 소스 또는 드레인의 한쪽과 항상 도통하고 있고, 또한, 게이트가 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 9 트랜지스터에서는, 소스 또는 드레인의 다른쪽이 제 6 배선과 항상 도통하고 있고,
    상기 제 10 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 4 배선과 상기 제 7 트랜지스터의 게이트가 적어도 상기 제 3 트랜지스터의 채널 형성 영역 및 상기 제 3 트랜지스터의 소스 또는 드레인의 다른쪽을 통하여 도통 상태에 있을 때, 상기 제 4 배선의 전위가 상기 제 7 트랜지스터의 게이트에 공급되고,
    상기 제 5 배선과 상기 제 7 트랜지스터의 게이트가 적어도 상기 제 4 트랜지스터의 채널 형성 영역 및 상기 제 4 트랜지스터의 소스 또는 드레인의 한쪽을 통하여 도통 상태에 있을 때, 상기 제 5 배선의 전위가 상기 제 7 트랜지스터의 게이트에 공급되고,
    상기 제 1 트랜지스터의 게이트로서의 기능을 가지는 제 1 도전층은 적어도 제 2 도전층을 통하여 상기 제 3 트랜지스터의 게이트로서의 기능을 가지는 제 3 도전층과 항상 도통하고 있고,
    상기 제 2 배선은 상기 제 1 트랜지스터 내지 상기 제 10 트랜지스터를 가지는 회로로부터 출력되는 신호를 전달하는 기능을 가지고,
    상기 제 6 배선에는 펄스를 가지는 신호가 입력되는, 반도체 장치.
  2. 제 1 트랜지스터 내지 제 10 트랜지스터를 가지고,
    상기 제 1 트랜지스터에서는, 소스 또는 드레인의 한쪽이 제 1 배선과 항상 도통하고 있고, 또한, 소스 또는 드레인의 다른쪽이 제 2 배선과 항상 도통하고 있고,
    상기 제 2 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 2 배선과 항상 도통하고 있고, 또한, 소스 또는 드레인의 다른쪽이 제 3 배선과 항상 도통하고 있고,
    상기 제 3 트랜지스터에서는, 소스 또는 드레인의 한쪽이 제 4 배선과 항상 도통하고 있고, 또한, 게이트가 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 4 트랜지스터에서는, 소스 또는 드레인의 다른쪽이 제 5 배선과 항상 도통하고 있고,
    상기 제 5 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 4 배선과 항상 도통하고 있고, 또한, 소스 또는 드레인의 다른쪽이 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 6 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 4 배선과 항상 도통하고 있고, 소스 또는 드레인의 다른쪽이 상기 제 7 트랜지스터의 소스 또는 드레인의 한쪽과 항상 도통하고 있고, 또한, 게이트가 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 8 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 4 배선과 항상 도통하고 있고, 소스 또는 드레인의 다른쪽이 상기 제 9 트랜지스터의 소스 또는 드레인의 한쪽과 항상 도통하고 있고, 또한, 게이트가 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 9 트랜지스터에서는, 소스 또는 드레인의 다른쪽이 제 6 배선과 항상 도통하고 있고,
    상기 제 10 트랜지스터에서는, 소스 또는 드레인의 한쪽이 상기 제 1 트랜지스터의 게이트와 항상 도통하고 있고,
    상기 제 4 배선과 상기 제 7 트랜지스터의 게이트가 적어도 상기 제 3 트랜지스터의 채널 형성 영역 및 상기 제 3 트랜지스터의 소스 또는 드레인의 다른쪽을 통하여 도통 상태에 있을 때, 상기 제 4 배선의 전위가 상기 제 7 트랜지스터의 게이트에 공급되고,
    상기 제 5 배선과 상기 제 7 트랜지스터의 게이트가 적어도 상기 제 4 트랜지스터의 채널 형성 영역 및 상기 제 4 트랜지스터의 소스 또는 드레인의 한쪽을 통하여 도통 상태에 있을 때, 상기 제 5 배선의 전위가 상기 제 7 트랜지스터의 게이트에 공급되고,
    상기 제 1 트랜지스터의 게이트로서의 기능을 가지는 제 1 도전층은 적어도 제 2 도전층을 통하여 상기 제 3 트랜지스터의 게이트로서의 기능을 가지는 제 3 도전층과 항상 도통하고 있고,
    상기 제 1 트랜지스터의 채널 길이에 대한 채널 폭의 비는 상기 제 3 트랜지스터의 채널 길이에 대한 채널 폭의 비보다도 크고,
    상기 제 2 배선은 상기 제 1 트랜지스터 내지 상기 제 10 트랜지스터를 가지는 회로로부터 출력되는 신호를 전달하는 기능을 가지고,
    상기 제 6 배선에는 펄스를 가지는 신호가 입력되는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 10 트랜지스터는 동일한 채널형인, 반도체 장치.
KR1020230149671A 2011-10-07 2023-11-02 반도체 장치 Active KR102661994B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020240050803A KR20240060529A (ko) 2011-10-07 2024-04-16 반도체 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-222990 2011-10-07
JP2011222990 2011-10-07
KR1020230076717A KR102599914B1 (ko) 2011-10-07 2023-06-15 반도체 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020230076717A Division KR102599914B1 (ko) 2011-10-07 2023-06-15 반도체 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020240050803A Division KR20240060529A (ko) 2011-10-07 2024-04-16 반도체 장치

Publications (2)

Publication Number Publication Date
KR20230156286A true KR20230156286A (ko) 2023-11-14
KR102661994B1 KR102661994B1 (ko) 2024-05-03

Family

ID=47909091

Family Applications (12)

Application Number Title Priority Date Filing Date
KR1020120111243A Active KR102011257B1 (ko) 2011-10-07 2012-10-08 반도체 장치
KR1020190095841A Ceased KR20190095913A (ko) 2011-10-07 2019-08-07 반도체 장치
KR1020200045908A Active KR102137942B1 (ko) 2011-10-07 2020-04-16 반도체 장치
KR1020200084622A Active KR102264972B1 (ko) 2011-10-07 2020-07-09 반도체 장치
KR1020210072632A Active KR102326116B1 (ko) 2011-10-07 2021-06-04 반도체 장치
KR1020210144551A Active KR102388439B1 (ko) 2011-10-07 2021-10-27 반도체 장치
KR1020220045835A Active KR102450566B1 (ko) 2011-10-07 2022-04-13 반도체 장치
KR1020220121533A Active KR102548899B1 (ko) 2011-10-07 2022-09-26 반도체 장치
KR1020230076717A Active KR102599914B1 (ko) 2011-10-07 2023-06-15 반도체 장치
KR1020230149671A Active KR102661994B1 (ko) 2011-10-07 2023-11-02 반도체 장치
KR1020240050803A Ceased KR20240060529A (ko) 2011-10-07 2024-04-16 반도체 장치
KR1020250087196A Pending KR20250108564A (ko) 2011-10-07 2025-06-30 반도체 장치

Family Applications Before (9)

Application Number Title Priority Date Filing Date
KR1020120111243A Active KR102011257B1 (ko) 2011-10-07 2012-10-08 반도체 장치
KR1020190095841A Ceased KR20190095913A (ko) 2011-10-07 2019-08-07 반도체 장치
KR1020200045908A Active KR102137942B1 (ko) 2011-10-07 2020-04-16 반도체 장치
KR1020200084622A Active KR102264972B1 (ko) 2011-10-07 2020-07-09 반도체 장치
KR1020210072632A Active KR102326116B1 (ko) 2011-10-07 2021-06-04 반도체 장치
KR1020210144551A Active KR102388439B1 (ko) 2011-10-07 2021-10-27 반도체 장치
KR1020220045835A Active KR102450566B1 (ko) 2011-10-07 2022-04-13 반도체 장치
KR1020220121533A Active KR102548899B1 (ko) 2011-10-07 2022-09-26 반도체 장치
KR1020230076717A Active KR102599914B1 (ko) 2011-10-07 2023-06-15 반도체 장치

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020240050803A Ceased KR20240060529A (ko) 2011-10-07 2024-04-16 반도체 장치
KR1020250087196A Pending KR20250108564A (ko) 2011-10-07 2025-06-30 반도체 장치

Country Status (6)

Country Link
US (7) US10014068B2 (ko)
JP (16) JP2013093565A (ko)
KR (12) KR102011257B1 (ko)
CN (3) CN107104109B (ko)
DE (1) DE102012218310B4 (ko)
TW (5) TW202223724A (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
US9041453B2 (en) 2013-04-04 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Pulse generation circuit and semiconductor device
TWI638519B (zh) * 2013-05-17 2018-10-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
CN103441119B (zh) * 2013-07-05 2016-03-30 京东方科技集团股份有限公司 一种制造esd器件的方法、esd器件和显示面板
TWI845968B (zh) * 2014-02-21 2024-06-21 日商半導體能源研究所股份有限公司 半導體裝置
WO2015156249A1 (ja) * 2014-04-08 2015-10-15 シャープ株式会社 表示装置
TWI735912B (zh) * 2014-08-22 2021-08-11 美商蘭姆研究公司 在一狀態期間中的次脈動用之電漿系統、電漿工具、射頻產生器、控制器、及方法
US10746013B2 (en) * 2015-05-29 2020-08-18 Baker Hughes, A Ge Company, Llc Downhole test signals for identification of operational drilling parameters
JP6830765B2 (ja) 2015-06-08 2021-02-17 株式会社半導体エネルギー研究所 半導体装置
TWI562120B (en) * 2015-11-11 2016-12-11 Au Optronics Corp Pixel circuit
JP6796086B2 (ja) 2016-02-05 2020-12-02 株式会社半導体エネルギー研究所 半導体装置
US10068529B2 (en) * 2016-11-07 2018-09-04 International Business Machines Corporation Active matrix OLED display with normally-on thin-film transistors
US10685983B2 (en) * 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
US10909933B2 (en) 2016-12-22 2021-02-02 Intel Corporation Digital driver for displays
US20180182294A1 (en) * 2016-12-22 2018-06-28 Intel Corporation Low power dissipation pixel for display
JP2018132744A (ja) * 2017-02-17 2018-08-23 パナソニック液晶ディスプレイ株式会社 表示装置
JP6873476B2 (ja) * 2017-08-08 2021-05-19 株式会社Ｊｏｌｅｄ アクティブマトリクス表示装置
WO2020058799A1 (ja) 2018-09-21 2020-03-26 株式会社半導体エネルギー研究所 フリップ・フロップ回路、駆動回路、表示パネル、表示装置、入出力装置、情報処理装置
CN109449168B (zh) * 2018-11-14 2021-05-18 合肥京东方光电科技有限公司 导线结构及其制造方法、阵列基板和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20100054091A (ko) * 2008-11-13 2010-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법

Family Cites Families (230)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179594A (en) 1978-09-12 1979-12-18 Westinghouse Electric Corp. Illuminated pushbutton assembly
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2770408B2 (ja) 1989-04-24 1998-07-02 ミノルタ株式会社 焦点検出装置
JP3128304B2 (ja) 1991-11-29 2001-01-29 新日本製鐵株式会社 半導体メモリの製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3122003B2 (ja) 1994-08-24 2001-01-09 シャープ株式会社 アクティブマトリクス基板
JPH08236760A (ja) 1995-02-23 1996-09-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3256110B2 (ja) 1995-09-28 2002-02-12 シャープ株式会社 液晶表示装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000036604A (ja) * 1998-07-21 2000-02-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタ回路の製造方法及び液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3916349B2 (ja) 1999-06-15 2007-05-16 株式会社アドバンスト・ディスプレイ 液晶表示装置
US6836301B1 (en) 1999-06-15 2004-12-28 Advanced Display Inc. Liquid crystal display device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW507258B (en) * 2000-02-29 2002-10-21 Semiconductor Systems Corp Display device and method for fabricating the same
JP4700160B2 (ja) * 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP4831889B2 (ja) 2000-06-22 2011-12-07 株式会社半導体エネルギー研究所 表示装置
JP4570278B2 (ja) * 2000-08-28 2010-10-27 シャープ株式会社 アクティブマトリクス基板
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4501048B2 (ja) 2000-12-28 2010-07-14 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4761643B2 (ja) 2001-04-13 2011-08-31 東芝モバイルディスプレイ株式会社 シフトレジスタ、駆動回路、電極基板及び平面表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7365713B2 (en) * 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP2003156764A (ja) 2001-11-20 2003-05-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
TWI360098B (en) 2002-05-17 2012-03-11 Semiconductor Energy Lab Display apparatus and driving method thereof
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
WO2003107314A2 (en) 2002-06-01 2003-12-24 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4339103B2 (ja) * 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004361424A (ja) * 2003-03-19 2004-12-24 Semiconductor Energy Lab Co Ltd 素子基板、発光装置及び発光装置の駆動方法
JP4790070B2 (ja) * 2003-03-19 2011-10-12 株式会社半導体エネルギー研究所 発光装置及び発光装置の駆動方法
US7369111B2 (en) 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
TWI282539B (en) * 2003-05-01 2007-06-11 Hannstar Display Corp A control circuit for a common line
KR100913303B1 (ko) 2003-05-06 2009-08-26 삼성전자주식회사 액정표시장치
US20070151144A1 (en) 2003-05-06 2007-07-05 Samsung Electronics Co., Ltd. Detergent comprising the reaction product an amino alcohol, a high molecular weight hydroxy aromatic compound, and an aldehydye
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7714820B2 (en) 2003-06-27 2010-05-11 Samsung Electronics Co., Ltd. Contact structure of conductive films and thin film transistor array panel including the same
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
JP4729861B2 (ja) 2004-04-02 2011-07-20 株式会社日立製作所 半導体記憶装置
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US8605027B2 (en) 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101076942B (zh) * 2004-12-13 2012-06-13 株式会社半导体能源研究所 半导体装置和使用其的电子用品
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP2006229081A (ja) 2005-02-18 2006-08-31 Sony Corp 半導体装置およびその製造方法
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
KR101157241B1 (ko) 2005-04-11 2012-06-15 엘지디스플레이 주식회사 게이트 드라이버 및 그 구동 방법
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5190722B2 (ja) 2005-05-20 2013-04-24 Ｎｌｔテクノロジー株式会社 ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
DE602007002105D1 (de) 2006-04-28 2009-10-08 Semiconductor Energy Lab Halbleiterbauelement
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
TWI514347B (zh) 2006-09-29 2015-12-21 Semiconductor Energy Lab 顯示裝置和電子裝置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
TWI511116B (zh) * 2006-10-17 2015-12-01 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7923800B2 (en) 2006-12-27 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008216961A (ja) 2007-03-02 2008-09-18 Samsung Sdi Co Ltd 有機電界発光表示装置及びその駆動回路
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008270757A (ja) 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2008277787A (ja) * 2007-03-30 2008-11-13 Nec Electronics Corp 電荷転送装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101393635B1 (ko) 2007-06-04 2014-05-09 삼성디스플레이 주식회사 표시 장치의 구동 장치 및 이를 포함하는 표시 장치
KR101415561B1 (ko) 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
WO2009084267A1 (ja) 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha シフトレジスタおよび表示装置
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5525224B2 (ja) 2008-09-30 2014-06-18 株式会社半導体エネルギー研究所 表示装置
CN101714546B (zh) * 2008-10-03 2014-05-14 株式会社半导体能源研究所 显示装置及其制造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20160072845A (ko) 2008-10-24 2016-06-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2010108567A (ja) 2008-10-31 2010-05-13 Mitsubishi Electric Corp シフトレジスタ回路
US20110274234A1 (en) 2008-11-20 2011-11-10 Sharp Kabushiki Kaisha Shift register
KR101914404B1 (ko) * 2008-11-21 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102400984B1 (ko) 2008-11-28 2022-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 표시 장치를 포함하는 전자 장치
JP5484109B2 (ja) 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
US8330702B2 (en) 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
JP2010258224A (ja) 2009-04-24 2010-11-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5669426B2 (ja) * 2009-05-01 2015-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5240059B2 (ja) 2009-05-14 2013-07-17 トヨタ自動車株式会社 排気還流装置の異常検出装置
US20120082287A1 (en) * 2009-05-20 2012-04-05 Sharp Kabushiki Kaisha Shift register
JP5632654B2 (ja) * 2009-05-29 2014-11-26 株式会社半導体エネルギー研究所 表示装置
JP5478165B2 (ja) 2009-06-30 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
KR102798889B1 (ko) * 2009-07-10 2025-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 제작 방법
KR101739154B1 (ko) * 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011010541A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010545A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102751295B (zh) * 2009-07-18 2015-07-15 株式会社半导体能源研究所 半导体装置与用于制造半导体装置的方法
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102097932B1 (ko) * 2009-07-31 2020-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
CN102498570B (zh) * 2009-09-04 2016-02-10 株式会社半导体能源研究所 发光装置及其制造方法
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR20120068772A (ko) * 2009-09-16 2012-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
CN102024410B (zh) 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
KR20220127372A (ko) 2009-09-24 2022-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR102219095B1 (ko) * 2009-09-24 2021-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101843558B1 (ko) * 2009-10-09 2018-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 시프트 레지스터, 표시 장치, 및 그 구동 방법
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101882350B1 (ko) 2009-10-09 2018-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102576736B (zh) * 2009-10-09 2015-05-13 株式会社半导体能源研究所 半导体器件及其制造方法
KR102143040B1 (ko) 2009-10-16 2020-08-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 이를 구비한 전자 장치
WO2011052366A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
KR101849321B1 (ko) * 2009-11-06 2018-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102329497B1 (ko) * 2009-11-13 2021-11-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
KR101802406B1 (ko) * 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101065411B1 (ko) * 2009-12-11 2011-09-16 삼성모바일디스플레이주식회사 표시 장치 및 그 구동 방법
KR102139209B1 (ko) 2010-02-18 2020-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 장치
WO2011108678A1 (en) * 2010-03-02 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
DE112011100749B4 (de) * 2010-03-02 2015-06-11 Semiconductor Energy Laboratory Co., Ltd. Impulssignal-Ausgangsschaltung und Schieberegister
KR101975140B1 (ko) 2010-03-12 2019-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5419762B2 (ja) * 2010-03-18 2014-02-19 三菱電機株式会社 シフトレジスタ回路
KR101862539B1 (ko) 2010-03-26 2018-05-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011125688A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for driving the same
JP5766012B2 (ja) * 2010-05-21 2015-08-19 株式会社半導体エネルギー研究所 液晶表示装置
KR102615409B1 (ko) * 2010-05-21 2023-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 출력 회로, 시프트 레지스터, 및 표시 장치
CN103098376B (zh) * 2010-09-02 2016-06-22 夏普株式会社 晶体管电路、触发器、信号处理电路、驱动电路以及显示装置
WO2012029876A1 (ja) * 2010-09-02 2012-03-08 シャープ株式会社 フリップフロップ、シフトレジスタ、ドライバ回路、表示装置
JP2012256012A (ja) * 2010-09-15 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置
CN102110685B (zh) 2010-11-05 2013-07-10 友达光电股份有限公司 像素结构以及显示面板
KR101952733B1 (ko) 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101799981B1 (ko) * 2010-12-03 2017-11-22 삼성디스플레이 주식회사 표시 장치 및 그것의 구동 방법
JP6091083B2 (ja) 2011-05-20 2017-03-08 株式会社半導体エネルギー研究所 記憶装置
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013093565A (ja) * 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
US9041453B2 (en) * 2013-04-04 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Pulse generation circuit and semiconductor device
JP6108103B2 (ja) 2013-06-06 2017-04-05 トヨタ自動車株式会社 巻線装置及び巻線方法
US10297331B2 (en) * 2015-10-30 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102519539B1 (ko) * 2017-05-15 2023-04-11 삼성디스플레이 주식회사 스테이지 및 이를 이용한 주사 구동부
JP7101049B2 (ja) 2018-06-06 2022-07-14 朋和産業株式会社 食品用包装袋
JP6594576B1 (ja) 2018-06-07 2019-10-23 キヤノン株式会社 光学系、それを備える撮像装置及び撮像システム
JP6991930B2 (ja) 2018-06-07 2022-01-13 相互印刷株式会社 プレススルーパックの包装体
JP7114059B2 (ja) 2018-06-07 2022-08-08 三甲株式会社 トレー
KR102718913B1 (ko) * 2019-03-18 2024-10-18 삼성디스플레이 주식회사 스테이지 및 이를 포함하는 발광 제어 구동부
JP6788174B1 (ja) 2019-06-11 2020-11-25 馨 林谷 母板に雑草粘着液排除孔のある刈り払い刃。
JP2021039808A (ja) * 2019-09-03 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム
KR102757474B1 (ko) * 2019-12-31 2025-01-17 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함한 유기 발광 표시 장치
CN111243479B (zh) * 2020-01-16 2024-05-14 京东方科技集团股份有限公司 显示面板、像素电路及其驱动方法
KR20230155064A (ko) * 2022-05-02 2023-11-10 삼성디스플레이 주식회사 스캔구동부
KR20240018012A (ko) * 2022-08-01 2024-02-13 삼성디스플레이 주식회사 표시 장치 및 타일형 표시 장치
KR20240031491A (ko) * 2022-08-30 2024-03-08 엘지디스플레이 주식회사 표시 패널 및 이를 포함하는 전계발광 표시장치
KR20240033711A (ko) * 2022-09-02 2024-03-13 삼성디스플레이 주식회사 화소 및 표시 장치
JP2024038764A (ja) * 2022-09-08 2024-03-21 株式会社村田製作所 増幅回路および通信装置
KR20240037436A (ko) * 2022-09-14 2024-03-22 삼성디스플레이 주식회사 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20100054091A (ko) * 2008-11-13 2010-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
KR102548899B1 (ko) 2023-06-29
US11749365B2 (en) 2023-09-05
US10014068B2 (en) 2018-07-03
JP6661244B2 (ja) 2020-03-11
CN107123653B (zh) 2022-02-11
JP2025122009A (ja) 2025-08-20
KR102326116B1 (ko) 2021-11-16
KR20210070960A (ko) 2021-06-15
KR20220137575A (ko) 2022-10-12
TWI663730B (zh) 2019-06-21
US11133078B2 (en) 2021-09-28
JP2024062985A (ja) 2024-05-10
US10580508B2 (en) 2020-03-03
JP2023027073A (ja) 2023-03-01
KR20230095890A (ko) 2023-06-29
JP2019135781A (ja) 2019-08-15
JP7237232B2 (ja) 2023-03-10
KR102137942B1 (ko) 2020-07-27
JP2022051730A (ja) 2022-04-01
KR102388439B1 (ko) 2022-04-21
JP2018088552A (ja) 2018-06-07
KR102450566B1 (ko) 2022-10-07
CN107104109B (zh) 2021-08-31
JP7431362B2 (ja) 2024-02-14
JP7749157B1 (ja) 2025-10-03
US12062405B2 (en) 2024-08-13
JP6937882B2 (ja) 2021-09-22
CN103035192A (zh) 2013-04-10
KR102011257B1 (ko) 2019-08-16
KR20190095913A (ko) 2019-08-16
TWI562360B (en) 2016-12-11
DE102012218310A1 (de) 2013-04-11
JP2022016432A (ja) 2022-01-21
US10431318B2 (en) 2019-10-01
TWI770386B (zh) 2022-07-11
JP2013093565A (ja) 2013-05-16
KR20220053528A (ko) 2022-04-29
CN103035192B (zh) 2017-06-20
US20240363181A1 (en) 2024-10-31
US20220005536A1 (en) 2022-01-06
US20200176068A1 (en) 2020-06-04
JP2021048395A (ja) 2021-03-25
TW202223724A (zh) 2022-06-16
JP2023081911A (ja) 2023-06-13
US20180308558A1 (en) 2018-10-25
KR20130038175A (ko) 2013-04-17
JP7623546B1 (ja) 2025-01-28
JP7653582B1 (ja) 2025-03-28
US20230395172A1 (en) 2023-12-07
DE102012218310B4 (de) 2023-12-28
TW201707208A (zh) 2017-02-16
US12431207B2 (en) 2025-09-30
CN107123653A (zh) 2017-09-01
TW201947669A (zh) 2019-12-16
TW201330256A (zh) 2013-07-16
KR102599914B1 (ko) 2023-11-09
CN107104109A (zh) 2017-08-29
US20190378585A1 (en) 2019-12-12
KR20200088250A (ko) 2020-07-22
TW201842591A (zh) 2018-12-01
KR20210134538A (ko) 2021-11-10
US20130088468A1 (en) 2013-04-11
JP2017143318A (ja) 2017-08-17
JP7713612B1 (ja) 2025-07-25
JP6992209B1 (ja) 2022-01-13
KR102661994B1 (ko) 2024-05-03
KR20250108564A (ko) 2025-07-15
JP2019201216A (ja) 2019-11-21
KR102264972B1 (ko) 2021-06-16
JP6515221B2 (ja) 2019-05-15
JP2025061719A (ja) 2025-04-11
JP6564152B2 (ja) 2019-08-21
KR20240060529A (ko) 2024-05-08
JP2025089327A (ja) 2025-06-12
JP2025026959A (ja) 2025-02-26
KR20200043339A (ko) 2020-04-27
JP7681207B1 (ja) 2025-05-21

Similar Documents

Publication Publication Date Title
KR102599914B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0107 Divisional application

St.27 status event code: A-0-1-A10-A16-div-PA0107

St.27 status event code: A-0-1-A10-A18-div-PA0107

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PA0107 Divisional application

St.27 status event code: A-0-1-A10-A16-div-PA0107

St.27 status event code: A-0-1-A10-A18-div-PA0107

PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

Fee payment year number: 1

St.27 status event code: A-2-2-U10-U11-oth-PR1002

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载