+

KR20210142025A - 발광 표시 장치 - Google Patents

발광 표시 장치 Download PDF

Info

Publication number
KR20210142025A
KR20210142025A KR1020200057651A KR20200057651A KR20210142025A KR 20210142025 A KR20210142025 A KR 20210142025A KR 1020200057651 A KR1020200057651 A KR 1020200057651A KR 20200057651 A KR20200057651 A KR 20200057651A KR 20210142025 A KR20210142025 A KR 20210142025A
Authority
KR
South Korea
Prior art keywords
transistor
insulating layer
electrode
interlayer insulating
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020200057651A
Other languages
English (en)
Inventor
이해연
방현철
김수진
이봉원
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200057651A priority Critical patent/KR20210142025A/ko
Priority to US17/192,394 priority patent/US11805681B2/en
Publication of KR20210142025A publication Critical patent/KR20210142025A/ko
Priority to US18/491,418 priority patent/US12238970B2/en
Priority to US19/027,545 priority patent/US20250176359A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H01L27/3262—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • H01L27/1225—
    • H01L27/124—
    • H01L27/1248—
    • H01L27/3265—
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

일 실시예에 따른 발광 표시 장치는 기판; 상기 기판 위에 위치하는 구동 트랜지스터의 채널, 소스 영역 및 드레인 영역을 포함하는 다결정 반도체; 상기 구동 트랜지스터의 채널과 중첩하는 구동 트랜지스터의 게이트 전극; 상기 기판 위에 위치하는 제3 트랜지스터의 채널, 소스 영역 및 드레인 영역을 포함하는 산화물 반도체; 상기 구동 트랜지스터의 게이트 전극과 연결되어 있는 제1 연결부, 상기 제3 트랜지스터의 드레인 영역과 연결되어 있는 제2 연결부 및 상기 제1 연결부와 상기 제2 연결부 사이에 위치하는 본체를 포함하는 제1 연결 전극; 및 상기 기판 위에 위치하고 초기화 전압을 인가하는 초기화 전압선을 포함하고, 상기 초기화 전압선은 상기 제1 연결 전극의 상기 제2 연결부를 적어도 일부 둘러싸도록 위치한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것이다.
발광 표시 장치 중 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다. 복수의 트랜지스터는 기본적으로 스위칭 트랜지스터 및 구동 트랜지스터를 포함한다.
유기 발광 표시 장치의 해상도 증가를 위해 화소의 개수를 늘리고, 안정적인 동영상을 구현하기 위해 고속 구동을 하는 과정에서 개구율이 감소하고, 전류 밀도가 증가하며 구동 전압이 증가할 수 있다. 이에 따라 얼룩이 발생하고, 트랜지스터 등 소자의 신뢰성이 낮아지는 문제점이 있다.
실시예들은 얼룩 및 크로스토크 발생을 방지하여 발광 표시 장치의 품질을 개선하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 기판; 상기 기판 위에 위치하는 구동 트랜지스터의 채널, 소스 영역 및 드레인 영역을 포함하는 다결정 반도체; 상기 구동 트랜지스터의 채널과 중첩하는 구동 트랜지스터의 게이트 전극; 상기 기판 위에 위치하는 제3 트랜지스터의 채널, 소스 영역 및 드레인 영역을 포함하는 산화물 반도체; 상기 구동 트랜지스터의 게이트 전극과 연결되어 있는 제1 연결부, 상기 제3 트랜지스터의 드레인 영역과 연결되어 있는 제2 연결부 및 상기 제1 연결부와 상기 제2 연결부 사이에 위치하는 본체를 포함하는 제1 연결 전극; 및 상기 기판 위에 위치하고 초기화 전압을 인가하는 초기화 전압선을 포함하고, 상기 초기화 전압선은 상기 제1 연결 전극의 상기 제2 연결부를 적어도 일부 둘러싸도록 위치한다.
상기 기판 위에 위치하며, 상기 다결정 반도체로 이루어진 채널, 소스 영역 및 드레인 영역을 포함하는 제7 트랜지스터; 및 상기 기판 위에 위치하며, 상기 산화물 반도체로 이루어진 채널, 소스 영역 및 드레인 영역을 포함하는 제4 트랜지스터를 더 포함하고, 상기 초기화 전압선은 상기 제4 트랜지스터의 소스 영역과 연결되어 있는 제1 초기화 전압선; 및 상기 제7 트랜지스터의 드레인 영역과 연결되어 있는 제2 초기화 전압선을 더 포함할 수 있다.
상기 제2 초기화 전압선은 상기 제1 연결 전극의 상기 제2 연결부를 적어도 일부 둘러싸도록 위치할 수 있다.
상기 기판 위에 위치하며, 제1 방향으로 연장된 스캔선; 및 상기 제1 방향과 수직인 제2 방향으로 연장된 데이터선을 더 포함하고, 상기 제1 초기화 전압선은 상기 제1 방향으로 연장되고, 상기 제2 초기화 전압선은 상기 제1 방향으로 굴곡부를 포함하도록 지그재그 형상으로 연장될 수 있다.
상기 제2 초기화 전압선의 굴곡부의 일부는 상기 제1 연결 전극의 상기 제2 연결부를 3면에서 둘러싸도록 위치할 수 있다.
상기 다결정 반도체 위에 위치하며, 상기 다결정 반도체를 덮는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하며, 상기 제1 게이트 절연막 및 상기 구동 트랜지스터의 게이트 전극을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 위에 위치하며, 상기 제1 층간 절연막을 덮는 제2 층간 절연막; 상기 제2 층간 절연막 위에 위치하며, 상기 제2 층간 절연막을 덮는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하며, 상기 제2 게이트 절연막을 덮는 제3 층간 절연막; 및 상기 제3 층간 절연막 위에 위치하며, 상기 제3 층간 절연막을 덮는 제1 평탄화막을 더 포함하고, 상기 산화물 반도체는 상기 제2 층간 절연막과 상기 제2 게이트 절연막 사이에 위치할 수 있다.
상기 제1 연결 전극은 상기 제3 층간 절연막과 상기 제1 평탄화막 사이에 위치하고, 상기 제1 초기화 전압선 및 상기 제2 초기화 전압선은 상기 제1 연결 전극과 동일한 층에 위치할 수 있다.
상기 제1 평탄화막 위에 위치하는 데이터선을 더 포함할 수 있다.
상기 제1 연결 전극의 상기 제1 연결부는 상기 제1 층간 절연막, 상기 제2 층간 절연막, 상기 제2 게이트 절연막 및 상기 제3 층간 절연막에 형성된 제1 오프닝을 통해 상기 구동 트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다.
상기 제1 연결 전극의 상기 제2 연결부는 상기 제2 게이트 절연막 및 상기 제3 층간 절연막에 형성된 제2 오프닝을 통해 상기 제3 트랜지스터의 소스 영역과 전기적으로 연결될 수 있다.
일 실시예에 따른 발광 표시 장치는 기판 위에 위치하는 적어도 하나의 트랜지스터 및 유지 커패시터를 각각 포함하는 복수의 화소에 있어서, 상기 적어도 하나의 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 구동 트랜지스터; 제2 게이트 전극, 상기 제2 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제2 트랜지스터; 제3 게이트 전극, 상기 제3 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제3 트랜지스터; 및 제4 게이트 전극, 상기 제4 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제4 트랜지스터를 포함하고, 상기 구동 트랜지스터 및 상기 제2 트랜지스터의 채널, 상기 소스 영역 및 드레인 영역은 다결정 반도체를 포함하고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터의 채널, 상기 소스 영역 및 상기 드레인 영역은 산화물 반도체를 포함하며, 상기 복수의 화소 중 인접하는 각 화소에 위치하는 상기 구동 트랜지스터의 게이트 전극의 간격은 서로 동일하다.
상기 복수의 화소는, 상기 구동 트랜지스터의 게이트 전극과 중첩하는 제1 유지 전극; 및 상기 구동 트랜지스터의 게이트 전극 및 상기 제1 유지 전극 사이에 위치하는 제1 층간 절연막을 더 포함하며, 상기 제1 유지 전극 및 상기 구동 트랜지스터의 게이트 전극은 상기 유지 커패시터를 이룰수 있다.
상기 복수의 화소는, 상기 구동 트랜지스터의 게이트 전극과 연결되어 있는 제1 연결부, 상기 제3 트랜지스터의 드레인 영역과 연결되어 있는 제2 연결부 및 상기 제1 연결부와 상기 제2 연결부 사이에 위치하는 본체를 포함하는 제1 연결 전극을 더 포함할 수 있다.
상기 적어도 하나의 트랜지스터는, 제7 게이트 전극, 상기 제7 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제7 트랜지스터를 더 포함하고, 상기 복수의 화소는, 상기 기판 위에 위치하며, 상기 제4 트랜지스터의 소스 영역과 연결되어 있는 제1 초기화 전압선; 및 상기 기판 위에 위치하며, 상기 제7 트랜지스터의 드레인 영역과 연결되어 있는 제2 초기화 전압선을 더 포함할 수 있다.
상기 제2 초기화 전압선은 평면상 상기 제1 연결 전극의 상기 제2 연결부를 적어도 일부 둘러싸도록 위치할 수 있다.
상기 복수의 화소는, 상기 기판 위에 위치하며, 제1 방향으로 연장된 스캔선; 및 상기 제1 방향과 수직인 제2 방향으로 연장된 데이터선을 더 포함하고, 상기 제1 초기화 전압선은 상기 제1 방향으로 연장되고, 상기 제2 초기화 전압선은 상기 제1 방향으로 굴곡부를 포함하도록 지그재그 형상으로 연장될 수 있다.
상기 다결정 반도체 위에 위치하며, 상기 다결정 반도체를 덮는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하며, 상기 제1 게이트 절연막 및 상기 구동 트랜지스터의 게이트 전극을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 위에 위치하며, 상기 제1 층간 절연막을 덮는 제2 층간 절연막; 상기 제2 층간 절연막 위에 위치하며, 상기 제2 층간 절연막을 덮는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하며, 상기 제2 게이트 절연막을 덮는 제3 층간 절연막; 및 상기 제3 층간 절연막 위에 위치하며, 상기 제3 층간 절연막을 덮는 제1 평탄화막을 더 포함하고, 상기 산화물 반도체는 상기 제2 층간 절연막과 상기 제2 게이트 절연막 사이에 위치할 수 있다.
상기 제1 연결 전극은 상기 제3 층간 절연막과 상기 제1 평탄화막 사이에 위치하고, 상기 제1 초기화 전압선 및 상기 제2 초기화 전압선은 상기 제1 연결 전극과 동일한 층에 위치할 수 있다.
상기 제1 평탄화막 위에 위치하는 데이터선을 더 포함할 수 있다.
상기 복수의 화소는 각각 부스트 커패시터를 더 포함하고, 상기 부스트 커패시터의 소스 영역은 상기 제2 트랜지스터의 제2 게이트 전극과 연결되어 있고, 상기 부스트 커패시터의 드레인 영역은 상기 제3 트랜지스터의 드레인 영역과 연결되어 있을 수 있다.
실시예들에 따르면, 복수의 화소에서 구동 게이트 전극간의 간격을 일정하게 위치시킴으로써, 구동 게이트 전극의 간격이 불규칙적으로 배치됨에 따라 발생할 수 있는 얼룩을 개선할 수 있다.
또한, 제2 초기화 전압선을 제1 연결 전극과 데이터선 사이에 위치시킴으로써, 데이터선과 구동 게이트 전극 사이의 기생 커패시터 및 크로스토크를 최소화할 수 있다. 이에 따라, 데이터선을 통해 전달되는 데이터 신호와 구동 트랜지스터의 게이트 전극에 인가되는 게이트 전압 사이의 간섭을 방지할 수 있다.
즉, 발광 표시 장치의 품질을 개선할 수 있다.
도 1은 일 실시예에 따른 발광 표시 장치의 회로도이다.
도 2는 일 실시예에 따른 발광 표시 장치를 나타낸 평면도이다.
도 3은 도 2의 III-III'선을 따라 나타낸 단면도이다.
도 4는 도 2의 IV-IV'선을 따라 나타낸 단면도이다.
도 5는 도 2의 V-V'선을 따라 나타낸 단면도이다.
도 6 내지 도 12는 일 실시예에 따른 발광 표시 장치를 제조 순서에 따라 순차적으로 도시한 평면도이다.
도 13은 일 실시예에 따른 발광 표시 장치의 효과를 설명하기 위한 개략도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는, 도면들을 참고하여 발광 표시 장치에 관하여 살펴본다.
먼저, 일 실시예에 따른 발광 표시 장치의 한 화소에 대해 설명한다.
도 1은 일 실시예에 따른 발광 표시 장치의 회로도이다.
도 1을 참고하면, 일 실시예에 의한 발광 표시 장치의 하나의 화소(PX)는 복수의 신호선(127, 128, 151, 152, 153, 154, 155, 171, 172, 741)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cboost), 및 발광 다이오드(LED)를 포함한다. 일 실시예에 의한 발광 표시 장치는 영상이 표시되는 표시 영역을 포함하고, 표시 영역에는 이러한 화소(PX)가 다양한 형태로 배열되어 있다.
하나의 화소(PX)에는 복수의 신호선(127, 128, 151, 152, 153, 154, 155, 171, 172, 741)이 연결되어 있다. 복수의 신호선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 스캔선(151), 반전 스캔선(152), 초기화 제어선(153), 바이패스 제어선(154), 발광 제어선(155), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함한다.
본 실시예에 따른 발광 표시 장치는 구동 트랜지스터(T1)의 게이트 전극 및 제3 트랜지스터(T3)의 제2 전극(D3)을 연결하는 제1 연결 전극(1175)과 데이터선(171) 사이에 정전압을 전달하는 제2 초기화 전압선(128)을 위치시킴으로써, 데이터선(171)의 전압 변화가 제1 연결 전극(1175)으로 전달되는 것을 차폐시켜, 구동 게이트 전극(1151)과 데이터선(171) 사이의 크로스토크(Cross-talk)를 방지할 수 있다. 이러한 특징에 관하여는 도 2 이하에서 상세히 살펴보고, 이하에서는, 먼저, 복수의 신호선(127, 128, 151, 152, 153, 154, 155, 171, 172, 741)부터 상세히 살펴본다.
스캔선(151)은 게이트 구동부(도시되지 않음) 및 제2 트랜지스터(T2)의 제2 게이트 전극에 연결되어 있고, 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다.
반전 스캔선(152)은 제3 트랜지스터(T3)의 제3 게이트 전극과 연결되어 있고, 스캔선(151)의 신호와 동일한 타이밍에 스캔선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 스캔선(151)에 고전압이 인가될 때, 반전 스캔선(152)에 저전압이 인가될 수 있다. 반전 스캔선(152)은 반전 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다.
초기화 제어선(153)은 제4 트랜지스터(T4)의 제4 게이트 전극에 연결되어 있고, 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달한다.
바이패스 제어선(154)은 제7 트랜지스터(T7)의 제7 게이트 전극에 연결되어 있고, 바이패스(Bypass) 신호(GB)를 제7 트랜지스터(T7)에 전달한다. 바이패스 제어선(154)은 하나의 화소(PX)와 인접하는 화소(PX)의 전단의 스캔선(151)으로 이루어질 수 있다.
발광 제어선(155)은 제5 트랜지스터(T5)의 제5 게이트 전극 및 제6 트랜지스터(T6)의 제6 게이트 전극에 연결되어 있고, 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 제2 트랜지스터(T2)의 제1 전극(S2)과 연결되어 있고, 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로 화소(PX)에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)가 발광하는 휘도가 변한다.
구동 전압선(172)은 제5 트랜지스터(T5)의 제1 전극(S5)에 연결되어 있고, 구동 전압(ELVDD)을 인가한다. 제1 초기화 전압선(127)은 제4 트랜지스터(T4)의 제1 전극(S4)에 연결되어 있고, 제1 초기화 전압(VINT)을 전달한다. 제2 초기화 전압선(128)은 제7 트랜지스터(T7)의 제2 전극(D7)에 연결되어 있고, 제2 초기화 전압(VAINT)을 전달한다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 다이오드(LED)의 캐소드(Cathode)로 인가한다. 본 실시예에서 구동 전압선(172), 제1 초기화 전압선(127), 제2 초기화 전압선(128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
이하에서는 복수의 트랜지스터의 구조 및 연결 관계에 대하여 구체적으로 살펴본다.
제1 트랜지스터, 즉, 구동 트랜지스터(T1)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 구동 트랜지스터(T1)는 구동 트랜지스터(T1)의 게이트 전극에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)의 애노드(Anode)로 출력되는 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 애노드로 출력되는 구동 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소(PX)에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)의 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극(S1)은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극(S1)은 제2 트랜지스터(T2)의 제2 전극(D2)과도 연결되어 데이터 전압(DATA)도 인가 받는다. 한편, 구동 트랜지스터(T1)의 제2 전극(D1)은 발광 다이오드(LED)를 향하여 전류를 출력할 수 있도록 배치되어, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드와 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극(D1)은 제1 전극(S1)으로 인가되는 데이터 전압(DATA)을 제3 트랜지스터(T3)로 전달한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 제2 유지 전극이라고도 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 구동 전류가 변경된다. 또한, 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시킬 수 있다.
제2 트랜지스터(T2)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제2 트랜지스터(T2)는 데이터 전압(DATA)을 화소(PX)내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 스캔선(151) 및 부스트 커패시터(Cboost)의 제1 전극과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극(S2)은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극(D2)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다. 스캔선(151)을 통해 전달되는 스캔 신호(GW) 중 저전압에 의하여 제2 트랜지스터(T2)가 턴 온(turn on) 되면, 데이터선(171)을 통해 전달되는 데이터 전압(DATA)이 구동 트랜지스터(T1)의 제1 전극(S1)으로 전달된다.
제3 트랜지스터(T3)는 n형 트랜지스터 특성을 가질 수 있고, 산화물 반도체를 포함할 수 있다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극(D1)과 구동 트랜지스터(T1)의 게이트 전극을 전기적으로 연결한다. 그 결과 데이터 전압(DATA)이 구동 트랜지스터(T1)를 거쳐 변화된 보상 전압이 유지 커패시터(Cst)의 제2 유지 전극에 전달되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 반전 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극(S3)이 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극 및 부스트 커패시터(Cboost)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)는 반전 스캔선(152)을 통해 전달받은 반전 스캔 신호(GC) 중 고전압에 의하여 턴 온(turn on) 되어, 구동 트랜지스터(T1)의 게이트 전극과 구동 트랜지스터(T1)의 제2 전극(D1)을 연결시키고, 구동 트랜지스터(T1)의 게이트 전극에 인가된 전압을 유지 커패시터(Cst)의 제2 유지 전극으로 전달하여 유지 커패시터(Cst)에 저장시킨다.
제4 트랜지스터(T4)는 n형 트랜지스터 특성을 가질 수 있고, 산화물 반도체를 포함할 수 있다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극을 초기화시킨다. 제4 트랜지스터(T4)의 게이트 전극은 초기화 제어선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극(S4)은 제1 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극(D4)은 제3 트랜지스터(T3)의 제2 전극(D3)을 경유하여 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극 및 부스트 커패시터(Cboost)의 제2 전극에 연결되어 있다. 제4 트랜지스터(T4)는 초기화 제어선(153)을 통해 전달받은 초기화 제어 신호(GI) 중 고전압에 의하여 턴 온(turn on) 되며, 이 때, 제1 초기화 전압(VINT)을 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극의 전압 및 유지 커패시터(Cst)가 초기화된다.
제5 트랜지스터(T5)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달한다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극(S5)은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극(D5)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 구동 전류를 발광 다이오드(LED)로 전달한다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극(S6)은 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극(D6)은 발광 다이오드(LED)의 애노드와 연결되어 있다.
제7 트랜지스터(T7)는 p형 트랜지스터 특성을 가질 수 있고, 다결정 반도체를 포함할 수 있다. 제7 트랜지스터(T7)는 발광 다이오드(LED)의 애노드를 초기화시킨다. 제7 트랜지스터(T7)의 게이트 전극은 바이패스 제어선(154)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극(S7)은 발광 다이오드(LED)의 애노드와 연결되어 있고, 제7 트랜지스터(T7)의 제2 전극(D7)은 제2 초기화 전압선(128)과 연결되어 있다. 바이패스 신호(GB) 중 저전압에 의해 제7 트랜지스터(T7)가 턴 온(turn on) 되면 제2 초기화 전압(VAINT)이 발광 다이오드(LED)의 애노드로 인가되어 초기화된다.
본 실시예에서는 하나의 화소가 7개의 트랜지스터(T1 내지 T7), 1개의 유지 커패시터(Cst), 및 1개의 부스트 커패시터(Cboost)를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 트랜지스터의 수와 커패시터의 수, 그리고 이들의 연결 관계는 다양하게 변경될 수 있다.
본 실시예에서 구동 트랜지스터(T1)는 다결정 반도체를 포함할 수 있다. 또한, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다. 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는 다결정 반도체를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 중 적어도 어느 하나 이상이 산화물 반도체를 포함할 수도 있다. 본 실시예에서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)와 서로 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있고, 신뢰성을 향상시킬 수 있다.
앞서 설명한 바와 같이, 스캔선(151)에 고전압이 인가될 때 반전 스캔선(152)에 저전압이 인가되고, 스캔선(151)에 저전압이 인가될 때 반전 스캔선(152)에 고전압이 인가된다. 즉, 반전 스캔선(152)에 인가되는 반전 스캔 신호(GC)가 스캔선(151)에 인가되는 스캔 신호(GW)와 반전된 신호로 이루어지므로, 데이터 전압(DATA) 기입 후 구동 트랜지스터(T1)의 게이트 전압을 끌어내리게 된다. 반대로 스캔 신호(GW)는 구동 트랜지스터(T1)의 게이트 전압을 끌어올리게 된다. 따라서, 블랙(Black) 전압을 기입할 경우 블랙 전압이 감소할 수 있다. 본 실시예에서는 부스트 커패시터(Cboost)를 스캔 신호(GW)가 인가되는 스캔선(151)과 구동 트랜지스터(T1)의 게이트 전극 사이에 위치시킴으로써, 구동 트랜지스터(T1)의 게이트 전압을 상승시켜 블랙 전압을 안정적으로 출력할 수 있다. 부스트 커패시터(Cboost)의 용량이 커질수록 구동 트랜지스터(T1)의 게이트 전압을 더 많이 상승시킬 수 있다. 부스트 커패시터(Cboost)의 용량을 조절함으로써, 구동 트랜지스터(T1)의 게이트 전압을 제어할 수 있다.
또한, 구동 트랜지스터(T1)의 게이트 전극(1151)에 인가되는 게이트 신호는 인접한 데이터선(171)의 데이터 신호의 변화에 따라 변화될 수 있다. 이러한 크로스토크(Cross-talk)는 구동 전류의 값을 변화시킬 수 있고, 발광 표시 장치의 품질 저하를 가져올 수 있다. 그러나, 본 실시예에 따른 발광 표시 장치는 구동 게이트 전극(1151)에 인가되는 게이트 신호가 전달되는 제1 연결 전극(1175)과 데이터선(171) 사이에 정전압을 전달하는 초기화 전압선(128)이 위치함으로써, 제1 연결 전극(1175)과 데이터선(171) 사이의 크로스토크(Cross-talk)를 방지할 수 있다.
이하에서는 도 2 내지 도 12를 참고하여, 구동 트랜지스터(T1), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7) 등의 평면 및 단면상 구조에 대해 상세하게 설명한다.
도 2는 일 실시예에 따른 발광 표시 장치를 나타낸 평면도이고, 도 3은 도 2의 III-III'선을 따라 나타낸 단면도이며, 도 4는 도 2의 IV-IV'선을 따라 나타낸 단면도이고, 도 5는 도 2의 V-V'선을 따라 나타낸 단면도이다. 도 6 내지 도 12는 일 실시예에 따른 발광 표시 장치를 제조 순서에 따라 순차적으로 도시한 평면도이다.
도 2 내지 도 12는 인접한 두 개의 화소(PX)를 도시하고 있으며, 두 화소(PX)는 실질적으로 동일한 형상을 가질 수 있다. 발광 표시 장치는 복수의 화소(PX)를 포함할 수 있으며, 복수의 화소(PX)는 동일한 형상을 가지고 반복되도록 배열될 수 있다.
도 2 내지 도 12에 도시된 바와 같이, 기판(100) 위에는 구동 트랜지스터(T1)의 채널(1132), 제1 전극(S1) 및 제2 전극(D1), 제6 트랜지스터(T6)의 채널(6132), 제1 전극(S6) 및 제2 전극(D6)을 포함하는 다결정 반도체가 위치한다. 도 6이 다결정 반도체를 도시하고 있다. 다결정 반도체는 구동 트랜지스터(T1) 및 제6 트랜지스터(T6)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5) 및 제7 트랜지스터(T7) 각각의 채널(2132, 5132, 7132), 제1 전극 및 제2 전극을 더 포함할 수 있다. 각 트랜지스터의 제1 전극은 반도체의 소스 영역일 수 있고, 제2 전극은 반도체의 드레인 영역일 수 있다.
구동 트랜지스터(T1)의 채널(1132)은 평면상에서 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)이 위치한다. 구동 트랜지스터(T1)의 제1 전극(S1)은 평면상에서 제2 방향(DR2)에 연장되어, 아래쪽으로 연장된 부분은 제2 트랜지스터(T2)의 제2 전극(D2)과 연결될 수 있고, 위쪽으로 연장된 부분은 제5 트랜지스터(T5)의 제2 전극(D5)과 연결될 수 있다. 구동 트랜지스터(T1)의 제2 전극(D1)은 평면상에서 위쪽으로 연장되어 제6 트랜지스터(T6)의 제1 전극(S6)과 연결될 수 있다.
제6 트랜지스터(T6)의 채널(6132)은 평면상에서 막대 형상으로 이루어질 수 있다. 다만, 제6 트랜지스터(T6)의 채널(6132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 제6 트랜지스터(T6)의 채널(6132)의 양측에 제6 트랜지스터(T6)의 제1 전극(S6) 및 제2 전극(D6)이 위치한다. 제6 트랜지스터(T6)의 제1 전극(S6)은 평면상에서 채널(6132)의 아래쪽에 위치할 수 있다. 제6 트랜지스터(T6)의 제1 전극(S6)은 평면상에서 아래쪽으로 연장되어 구동 트랜지스터(T1)의 제2 전극(D1)과 연결될 수 있다. 제6 트랜지스터(T6)의 제2 전극(D6)은 평면상에서 채널(6132)의 위쪽에 위치하여, 제2 방향(DR2)으로 인접한 화소(PX)의 제7 트랜지스터(T7)의 제1 전극(S7)과 연결될 수 있다.
기판(100)과 구동 트랜지스터(T1)의 채널(1132), 제1 전극(S1) 및 제2 전극(D1), 제6 트랜지스터(T6)의 채널(6132), 제1 전극(S6) 및 제2 전극(D6)을 포함하는 다결정 반도체 사이에는 버퍼층(110)이 위치한다. 버퍼층(110)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(110)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
구동 트랜지스터(T1)의 채널(1132), 제1 전극(S1) 및 제2 전극(D1), 제6 트랜지스터(T6)의 채널(6132), 제1 전극(S6) 및 제2 전극(D6)을 포함하는 다결정 반도체 위에는 제1 게이트 절연막(141)이 위치한다. 제1 게이트 절연막(141)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체가 위치한다. 도 7은 다결정 반도체 및 제1 게이트 도전체를 함께 도시하고 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널(1132)과 중첩한다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
도 7을 참고하면, 하나의 화소(PX)의 구동 트랜지스터(T1)의 게이트 전극(1151)은, 하나의 화소(PX)와 제1 방향(DR1)으로 인접한 화소(PX)의 구동 트랜지스터(T1)의 게이트 전극(1151)과 일정한 간격(DD)으로 위치할 수 있다. 구체적으로, 제1 방향(DR1)으로 서로 이웃하는 제1 화소, 제2 화소 및 제3 화소가 위치할 때, 제1 화소에 위치하는 게이트 전극(1151)과 제2 화소에 위치하는 게이트 전극(1151) 사이의 간격은 제2 화소에 위치하는 게이트 전극(1151)과 제3 화소에 위치하는 게이트 전극(1151) 사이의 간격과 동일할 수 있다. 이에 따라, 본 실시예에 따른 발광 표시 장치는 복수의 화소에서 구동 게이트 전극 또는 구동 트랜지스터 채널 간의 간격을 일정하게 위치시킴으로써, 구동 게이트 전극 또는 구동 트랜지스터 채널의 간격이 불규칙적으로 배치됨에 따라 발생할 수 있는 얼룩을 개선할 수 있다. 즉, 발광 표시 장치의 품질을 개선할 수 있다.
제1 게이트 도전체는 스캔선(151) 및 발광 제어선(155)을 더 포함할 수 있다. 스캔선(151) 및 발광 제어선(155)은 대략 제1 방향(DR1)으로 연장될 수 있다. 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극, 제7 트랜지스터(T7) 및 부스트 커패시터(Cboost)의 제1 전극과 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결될 수 있다. 구동 트랜지스터(T1)의 게이트 전극(1151), 스캔선(151) 및 발광 제어선(155)을 포함하는 제1 게이트 도전체를 형성한 후 도핑 공정을 수행할 수 있다. 제1 게이트 도전체에 의해 가려진 다결정 반도체를 제외한, 제1 게이트 도전체에 의해 덮여 있지 않은 다결정 반도체의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 이때 p형 도펀트로 도핑 공정을 진행할 수 있으며, 다결정 반도체를 포함하는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 p형 트랜지스터 특성을 가질 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151), 스캔선(151) 및 발광 제어선(155)을 포함하는 제1 게이트 도전체 및 제1 게이트 절연막(141) 위에는 제1 층간 절연막(161)이 위치한다. 제1 층간 절연막(161)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
제1 층간 절연막(161) 위에는 유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(1152) 및 제4 트랜지스터(T4)의 광차단층(1533)을 포함하는 제2 게이트 도전체가 위치한다. 도 8은 다결정 반도체, 제1 게이트 도전체 및 제2 게이트 도전체를 함께 도시하고 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)은 개구부(51)를 포함한다. 제1 유지 전극(1153)의 개구부(51)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다.
제3 트랜지스터(T3)의 광차단층(1152)은 제3 트랜지스터(T3)의 채널(3132) 및 게이트 전극과 중첩한다. 제4 트랜지스터(T4)의 광차단층(1533)은 제4 트랜지스터(T4)의 채널(4132) 및 게이트 전극과 중첩한다.
유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(1152) 및 제4 트랜지스터(T4)의 광차단층(1533)을 포함하는 제2 게이트 도전체 위에는 제2 층간 절연막(162)이 위치한다. 제2 층간 절연막(162)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
제2 층간 절연막(162) 위에는 제3 트랜지스터(T3)의 채널(3132), 제1 전극(S3) 및 제2 전극(D3), 제4 트랜지스터(T4)의 채널(4132), 제1 전극(S4) 및 제2 전극(D4)을 포함하는 산화물 반도체가 위치한다. 도 9는 다결정 반도체, 제1 게이트 도전체, 제2 게이트 도전체 및 산화물 반도체를 함께 도시하고 있다.
산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물,In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 산화물 반도체는 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
제3 트랜지스터(T3)의 채널(3132), 제1 전극(S3) 및 제2 전극(D3), 제4 트랜지스터(T4)의 채널(4132), 제1 전극(S4) 및 제2 전극(D4)은 서로 연결되어 일체로 이루어질 수 있다. 제3 트랜지스터(T3)의 채널(3132)의 양측에 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)이 위치한다. 제4 트랜지스터(T4)의 채널(4132)의 양측에 제4 트랜지스터(T4)의 제1 전극(S4) 및 제2 전극(D4)이 위치할 수 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 제4 트랜지스터(T4)의 제2 전극(D4)과 연결될 수 있다. 제3 트랜지스터(T3)의 채널(3132)은 광차단층(1152)과 중첩한다. 제4 트랜지스터(T4)의 채널(4132)은 광차단층(1533)과 중첩한다.
산화물 반도체는 부스트 커패시터(Cboost)의 제2 전극을 더 포함할 수 있다. 부스트 커패시터(Cboost)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극(D3)과 연결될 수 있다. 부스트 커패시터(Cboost)의 제2 전극은 제4 트랜지스터(T4)의 제2 전극(D4)과 연결될 수 있다. 부스트 커패시터(Cboost)의 제2 전극은 부스트 커패시터(Cboost)의 제1 전극과 중첩할 수 있다. 부스트 커패시터(Cboost)의 제1 전극과 제2 전극의 중첩 면적, 제1 전극과 제2 전극 사이에 위치하는 제1 층간 절연막(161) 및 제2 층간 절연막(162)의 두께 등에 의해 부스트 커패시터(Cboost)의 용량이 결정될 수 있다.
제3 트랜지스터(T3)의 채널(3132), 제1 전극(S3) 및 제2 전극(D3), 제4 트랜지스터(T4)의 채널(4132), 제1 전극(S4) 및 제2 전극(D4)을 포함하는 산화물 반도체 위에는 제2 게이트 절연막(142)이 위치한다. 제2 게이트 절연막(142)은 산화물 반도체 및 제2 층간 절연막(162) 위의 전면에 위치할 수 있다. 따라서, 제2 게이트 절연막(142)은 제3 트랜지스터(T3)의 채널(3132), 제1 전극(S3) 및 제2 전극(D3), 제4 트랜지스터(T4)의 채널(4132), 제1 전극(S4) 및 제2 전극(D4)의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예는 이에 한정되는 것은 아니며, 제2 게이트 절연막(142)이 산화물 반도체 및 제2 층간 절연막(162) 위의 전면에 위치하지 않을 수도 있다. 예를 들면, 제2 게이트 절연막(142)이 제3 트랜지스터(T3)의 채널(3132)과 중첩하고, 제1 전극(S3) 및 제2 전극(D3)과는 중첩하지 않을 수도 있다. 또한, 제2 게이트 절연막(142)이 제4 트랜지스터(T4)의 채널(4132)과 중첩하고, 제1 전극(S4) 및 제2 전극(D4)과는 중첩하지 않을 수도 있다.
제2 게이트 절연막(142) 위에는 반전 스캔선(152) 및 초기화 제어선(153)을 포함하는 제3 게이트 도전체가 위치한다. 도 10은 다결정 반도체, 제1 게이트 도전체, 제2 게이트 도전체, 산화물 반도체 및 제3 게이트 도전체를 함께 도시하고 있다.
반전 스캔선(152)은 대략 제1 방향(DR1)으로 연장될 수 있다. 반전 스캔선(152)과 제3 트랜지스터(T3)의 채널(3132)이 중첩하는 부분에는 제3 트랜지스터(T3)의 게이트 전극이 위치한다. 제3 트랜지스터(T3)의 게이트 전극은 반전 스캔선(152) 및 제3 트랜지스터(T3)의 광차단층(1152) 중 적어도 어느 하나와 중첩할 수 있다. 제3 트랜지스터(T3)의 게이트 전극과 반전 스캔선(152) 사이 및 제3 트랜지스터(T3)의 게이트 전극과 광차단층(1152) 사이에는 제2 층간 절연막(162) 및 제2 게이트 절연막(142)이 위치할 수 있다. 제3 트랜지스터(T3)의 게이트 전극 및 광차단층(1152)은 반전 스캔선(152)을 통해 반전 스캔 신호(GC)가 인가될 수 있다.
초기화 제어선(153)은 대략 제1 방향(DR1)으로 연장될 수 있다. 초기화 제어선(153)이 제4 트랜지스터(T4)의 채널(4132)과 중첩하는 부분에는 제4 트랜지스터(T4)의 게이트 전극이 위치한다. 제4 트랜지스터(T4)의 게이트 전극 및 초기화 제어선(153) 중 적어도 어느 하나는 제4 트랜지스터(T4)의 광차단층(1533)과 중첩할 수 있다. 제4 트랜지스터(T4)의 게이트 전극과 광차단층(1533) 사이 및 초기화 제어선(153)과 제4 트랜지스터(T4)의 광차단층(1533) 사이에는 제2 층간 절연막(162) 및 제2 게이트 절연막(142)이 위치할 수 있다. 제4 트랜지스터(T4)의 게이트 전극 및 광차단층(1533)에는 초기화 제어선(153)을 통해 초기화 제어 신호(GI)가 인가될 수 있다.
반전 스캔선(152) 및 초기화 제어선(153)을 포함하는 제3 게이트 도전체를 형성한 후 도핑 공정을 수행할 수 있다. 제3 게이트 도전체에 의해 가려진 산화물 반도체의 부분를 제외한, 제3 게이트 도전체에 의해 덮여 있지 않은 산화물 반도체의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 제3 트랜지스터(T3)의 채널(3132)은 게이트 전극과 중첩하도록 게이트 전극 아래에 위치할 수 있다. 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)은 게이트 전극과 중첩하지 않을 수 있다. 제4 트랜지스터(T4)의 채널(4132)은 게이트 전극과 중첩하도록 게이트 전극 아래에 위치할 수 있다. 제4 트랜지스터(T4)의 제1 전극(S4) 및 제2 전극(D4)은 게이트 전극과 중첩하지 않을 수 있다. 산화물 반도체의 도핑 공정은 n형 도펀트로 진행할 수 있으며, 산화물 반도체를 포함하는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 n형 트랜지스터 특성을 가질 수 있다.
제3 게이트 도전체 위에는 제3 층간 절연막(163)이 위치한다. 제3 층간 절연막(163)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
제3 층간 절연막(163) 위에는 제1 초기화 전압선(127), 제1 연결 전극(1175), 제2 초기화 전압선(128), 제2 연결 전극(2175), 제3 연결 전극(3175), 제4 연결 전극(5175) 및 제5 연결 전극(6175)을 포함하는 제1 데이터 도전체가 위치한다. 도 11은 다결정 반도체, 제1 게이트 도전체, 제2 게이트 도전체, 산화물 반도체, 제3 게이트 도전체 및 제1 데이터 도전체를 함께 도시하고 있다.
제1 초기화 전압선(127)은 대략 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 전압선(127)은 제1 방향(DR1)으로 일부 확장된 확장부를 포함할 수 있다. 제1 초기화 전압선(127)의 확장부는 제4 트랜지스터(T4)의 제1 전극(S4)과 중첩할 수 있다. 제1 초기화 전압선(127)의 확장부는 제1 게이트 절연막(141), 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성되는 오프닝(65)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)과 전기적으로 연결될 수 있다.
제1 연결 전극(1175)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하는 제1 연결부, 제3 트랜지스터(T3)의 제1 전극(S3)과 중첩하는 제2 연결부 및 제1 연결부와 제2 연결부 사이에 위치하는 본체를 포함한다. 제1 연결 전극(1175)의 제1 연결부는 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 제1 오프닝(71) 및 제1 유지 전극(1153)의 개구부(51)를 통해 구동 트랜지스터(T1)의 게이트 전극(1151)과 전기적으로 연결되는 부분이다. 제1 연결 전극(1175)의 제2 연결부는 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 제2 오프닝(64)을 통해 제3 트랜지스터(T3)의 제1 전극(S3)과 전기적으로 연결되는 부분이다. 제1 연결 전극(1175)의 제2 연결부는 부스트 커패시터(Cboost)와 중첩할 수 있고, 부스트 커패시터(Cboost)의 제2 전극과 연결될 수 있다. 따라서, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)과 부스트 커패시터(Cboost)의 제2 전극이 연결될 수 있다.
제2 초기화 전압선(128)은 대략 제1 방향(DR1)으로 평면상 굴곡부를 포함하는 지그재그 형상으로 연장될 수 있다. 제2 초기화 전압선(128)에는 정전압이 인가될 수 있다.
평면상 제2 초기화 전압선(128)의 굴곡부는 부스트 커패시터(Cboost)를 둘러싸도록 위치한다. 또한, 평면상 제2 초기화 전압선(128)의 굴곡부는 제1 연결 전극(1175)의 제2 연결부를 적어도 일부 둘러싸도록 위치한다. 제2 초기화 전압선(128)의 굴곡부의 일부는 3면에서 제2 오프닝(64)이 위치하는 제1 연결 전극(1175)의 제2 연결부를 둘러싸도록 위치한다. 비교예에 따른 발광 표시 장치에서는 제2 초기화 전압선(128)이 굴곡부없이 대략 제1 방향(DR1)으로 연장될 수 있다. 반면, 본 실시예에서 제2 초기화 전압선(128)은 제1 연결 전극(1175)의 제2 연결부를 둘러싸도록 위치하는 굴곡부를 포함하므로, 제2 초기화 전압선(128)은 데이터선(171)의 전압 변화를 일부 차폐할 수 있고, 구동 트랜지스터(T1)의 게이트 전극(1151)과 데이터선(171) 사이에 발생될 수 있는 기생 커패시턴스를 최소화할 수 있다. 후술하는 도 13에서 이러한 효과를 확인할 수 있다.
단면상 제2 초기화 전압선(128)은 제1 연결 전극(1175)과 데이터선(171) 사이에 위치함으로써, 데이터선(171)과 구동 트랜지스터(T1)의 게이트 전극(1151) 사이의 기생 커패시턴스를 최소화할 수 있다. 이에 따라, 데이터선(171)을 통해 전달되는 데이터 신호와 구동 트랜지스터(T1)의 게이트 전극(1151)에 인가되는 게이트 전압 사이의 간섭을 방지할 수 있다.
제2 초기 전압선(128)은 제7 트랜지스터(T7)의 제2 전극(D7)과 중첩할 수 있다. 제2 초기 전압선(128)은 제1 게이트 절연막(141), 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 오프닝(68)을 통해 제7 트랜지스터(T7)의 제2 전극(D7)과 전기적으로 연결될 수 있다.
제2 연결 전극(2175)은 제2 트랜지스터(T2)의 제1 전극(S2)과 중첩할 수 있다. 제2 연결 전극(2175)은 제1 게이트 절연막(141), 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 오프닝(63)을 통해 제2 트랜지스터(T2)의 제1 전극(S2)과 전기적으로 연결될 수 있다. 제2 연결 전극(2175)은 데이터선(171)과 중첩할 수 있고, 데이터선(171)과 연결되어 데이터 전압(DATA)을 제2 트랜지스터(T2)의 제1 전극(S2)에 전달할 수 있다.
제3 연결 전극(3175)은 구동 트랜지스터(T1)의 제2 전극(D1) 및 제3 트랜지스터(T3)의 제1 전극(S3)과 중첩할 수 있다. 제3 연결 전극(3175)은 제1 게이트 절연막(141), 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 오프닝(61)을 통해 구동 트래지스터(T1)의 제2 전극(D1)과 전기적으로 연결될 수 있다. 또한, 제3 연결 전극(3175)은 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 오프닝(62)을 통해 제3 트랜지스터(T3)의 제1 전극(S3)과 전기적으로 연결될 수 있다.
제4 연결 전극(5175)은 제5 트랜지스터(T5), 제1 유지 전극(1153) 및 구동 전압선(172)과 중첩할 수 있다. 제4 연결 전극(5175)은 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 오프닝(72)을 통해 제1 유지 전극(1153)에 전기적으로 연결될 수 있다. 제4 연결 전극(5175)은 제1 게이트 절연막(141), 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 오프닝(66)을 통해 제5 트랜지스터(T5)의 제1 전극(S5)에 전기적으로 연결될 수 있다. 제4 연결 전극(5175)은 구동 전압선(172)으로부터 구동 전압(ELVDD)을 인가받아 제5 트랜지스터(T5)에 전달할 수 있다.
제5 연결 전극(6175)은 제6 트랜지스터(T6)의 채널(6132) 및 제2 전극(D6)과 중첩할 수 있다. 제5 연결 전극(6175)은 제1 게이트 절연막(141), 제1 층간 절연막(161), 제2 층간 절연막(162), 제2 게이트 절연막(142) 및 제3 층간 절연막(163)에 형성된 오프닝(67)을 통해 제6 트랜지스터(T6)의 제2 전극(D6)에 전기적으로 연결될 수 있다.
제1 데이터 도전체 위에는 제1 평탄화막(181)이 위치한다. 제1 평탄화막(181)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 물질을 포함할 수 있다.
제1 평탄화막(181) 위에는 데이터선(171), 구동 전압선(172) 및 화소 연결 전극(9175)을 포함하는 제2 데이터 도전체가 위치한다. 도 12는 다결정 반도체, 제1 게이트 도전체, 제2 게이트 도전체, 산화물 반도체, 제3 게이트 도전체, 제1 데이터 도전체 및 제2 데이터 도전체를 함께 도시하고 있다.
데이터선(171)은 대략 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 일부 확장된 확장부를 포함할 수 있다. 데이터선(171)의 확장부는 제2 연결 전극(2175)과 중첩할 수 있다. 데이터선(171)의 확장부는 제2 연결 전극(2175)을 통해 제2 트랜지스터(T2)의 제1 전극(S2)과 연결될 수 있다. 데이터선(171)은 제1 평탄화막(181)에 형성되는 오프닝(80)을 통해 제2 연결 전극(2175)과 전기적으로 연결되고, 제2 연결 전극(2175)은 오프닝(63)을 통해 제2 트랜지스터(T2)의 제1 전극(S2)과 전기적으로 연결될 수 있다. 이에 따라, 데이터선(171)은 제2 트랜지스터(T2)에 데이터 전압(DATA)을 인가할 수 있다.
구동 전압선(172)은 대략 제2 방향(DR2)으로 연장될 수 있고, 제1 방향(DR1)으로 너비가 다른 확장부 및 비스듬하게 꺾인 사선부를 포함할 수 있다. 구동 전압선(172)은 제4 연결 전극(5175)과 중첩할 수 있다. 구동 전압선(172)은 제4 연결 전극(5175)을 통해 제5 트랜지스터(T5)의 제1 전극(S5)과 연결될 수 있다. 구동 전압선(172)은 제1 평탄화막(181)에 형성되는 오프닝(82)을 통해 제4 연결 전극(5175)에 전기적으로 연결되고, 제4 연결 전극(5175)은 오프닝(66)을 통해 제5 트랜지스터(T5)의 제1 전극(S5)과 전기적으로 연결될 수 있다. 이에 따라, 구동 전압선(172)은 제5 트랜지스터(T5)에 구동 전압(ELVDD)을 인가할 수 있다. 또한, 구동 전압선(172)은 제4 연결 전극(5175)을 통해 유지 커패시터(Cst)와 연결될 수 있다. 이에 따라, 구동 전압선(172)은 유지 커패시터(Cst)의 제1 유지 전극(1153)에 구동 전압(ELVDD)을 인가할 수 있다. 인접한 화소의 유지 커패시터(Cst)의 제1 유지 전극(1153)은 서로 연결되어 있으며, 대략 제1 방향(DR1)으로 연장될 수 있다.
화소 연결 전극(9175)은 제3 연결 전극(3175)과 중첩할 수 있다. 화소 연결 전극(9175)은 제1 평탄화막(181)에 형성된 오프닝(73)을 통해 제3 연결 전극(3175)과 전기적으로 연결될 수 있다. 또한, 화소 연결 전극(9175)은 후술하는 애노드(191)와 연결될 수 있다.
제2 데이터 도전체 위에는 제2 평탄화막(182)이 위치할 수 있다. 제2 평탄화막(182)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 물질을 포함할 수 있다.
제2 평탄화막(182) 위에는 애노드(192)가 위치할 수 있다. 애노드(192)는 제2 평탄화막(182)에 형성된 오프닝(81)을 통해 화소 연결 전극(9175)과 전기적으로 연결될 수 있다. 이에 따라, 애노드(192)는 화소 연결 전극(9175), 제3 연결 전극(3175)을 통해 제6 트랜지스터(T6)와 연결될 수 있고, 구동 트랜지스터(T1)의 출력 전류를 전달받을 수 있다.
애노드(191) 위에는 격벽(350)이 위치할 수 있다. 격벽(350)에는 오프닝이 형성되어 있으며, 격벽(350)의 오프닝은 애노드(191)와 중첩할 수 있다. 격벽(350)의 오프닝 내에는 발광 소자층(370)이 위치할 수 있다. 발광 소자층(370) 위에는 캐소드(270)가 위치할 수 있다. 애노드(191), 발광 소자층(370) 및 캐소드(270)는 발광 다이오드(LED)를 구성할 수 있다.
이상과 같이 일 실시예에 따른 발광 표시 장치에서 구동 트랜지스터(T1)는 다결정 반도체를 포함할 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다. 앞서 설명한 바와 같이 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)와 서로 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있고, 신뢰성을 향상시킬 수 있다.
이하에서는, 도 13을 참고하여 일 실시예에 따른 발광 표시 장치의 품질 개선 효과를 설명한다.
도 13은 일 실시예에 따른 발광 표시 장치의 효과를 설명하기 위한 개략도이다.
도 13을 참고하면, 발광 표시 장치에서, 기판(100)은 표시 영역(DA) 및 비표시 영역(NA)을 포함한다. 표시 영역(DA)은 이미지를 표시하는 영역이고, 비표시 영역(NA)은 표시 영역(DA)을 둘러싸는 이미지를 표시하는 영역이다. 비표시 영역(NA)에는 패드부(PAD)가 위치할 수 있다.
표시 영역(DA)은 제1 부분, 제2 부분 및 제3 부분으로 구획되어 있다. 제1 부분 및 제3 부분에는 밝은 그레이(Gray) 계조를 표시하도록 하고, 제1 부분 및 제3 부분 사이에 위치하는 제2 부분에는 어두운 블랙(Black) 및 밝은 그레이(Gray) 계조를 표시하도록 데이터 전압을 기입할 수 있다. 계조가 변하는 제2 부분에서는 블랙을 표시하기 위한 데이터 전압 및 밝은 그레이를 표시하기 위한 데이터 전압 차이에 따른 크로스토크(Cross-talk)가 발생할 수 있다. 즉, 화소에 밝은 그레이를 표시하도록 전압이 인가되더라도, 데이터선에 인가되는 블랙을 표시하는 데이터 전압(높은 데이터 전압)으로 인하여 화소에 저장된 전압값이 낮아지게 되어 표시하는 휘도도 낮아진다. 이와 같은 크로스토크(Cross-talk)는 화소에서 데이터선과 구동 게이트 전극 사이의 기생 커패시턴스로 인한 것이며, 기생 커패시턴스를 감소시키는 본 발명에서는 크로스토크(Cross-talk)도 감소된다.
크로스토크(Cross-talk)가 발생하는 경우, 제2 부분의 가운데 부분에서는 어두운 그레이(Gray) 계조가 표시되며, 제1 부분의 A 지점과 제2 부분의 B 지점을 비교하면, 크로스토크(Cross-talk) 개선 효과를 확인할 수 있다.
하기의 표 1은 비교예에 따른 발광 표시 장치 및 일 실시예에 따른 발광 표시 장치에서 A 지점과 B 지점을 비교하여, 크로스토크(Cross-talk) 발생 정도를 확인한 것이다.
비교예에 따른 발광 표시 장치에서는 A 지점과 B 지점을 비교하였을 때, 크로스토크(Cross-talk)가 0.65% 정도 발생하였으나, 일 실시예에 따른 발광 표시 장치에서는 0.23%로 감소한 것을 확인할 수 있다.
표 1의 우측에 기재된 *1.5는 발광 표시 장치의 스펙을 일률적으로 관리하기 위하여, 측정값의 0.23%에 1.5배를 곱한 값이다.
크로스토크 크로스토크 (*1.5)
비교예 0.65% 0.98%
실시예 0.23% 0.34%
상기 표 1과 같이, 본 실시예에 따른 발광 표시 장치는 제2 초기화 전압선을 제1 연결 전극과 데이터선 사이에 위치시킴으로써, 데이터선과 구동 게이트 전극 사이의 기생 커패시터를 최소화할 수 있다. 이에 따라, 데이터선을 통해 전달되는 데이터 신호와 구동 트랜지스터의 게이트 전극에 인가되는 게이트 전압 사이의 간섭을 방지하여, 발광 표시 장치의 품질을 개선할 수 있다.반면, 비교예에 따른 발광 표시 장치에서는 제2 초기화 전압선이 굴곡부없이 대략 가로 방향으로 연장되어, 데이터선의 전압 변화가 그대로 구동 게이트 전극 사이에 영향을 미칠 수 있으므로, 데이터선과 구동 게이트 전극 사이의 크로스토크(Cross-talk)가 크게 발생할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
127: 제1 초기화 전압선, 128: 제2 초기화 전압선,
151: 스캔선, 152: 반전 스캔선
153: 초기화 제어선 154: 바이패스 제어선
155: 발광 제어선 171: 구동 전압선
1151: 구동 트랜지스터의 게이트 전극
1153: 제1 유지 전극
1152: 제3 트랜지스터의 광차단층
1533: 제4 트랜지스터의 광차단층
1175: 제1 연결 전극
2175: 제2 연결 전극
3175: 제3 연결 전극
5175: 제4 연결 전극
6175: 제5 연결 전극
100: 기판 110: 버퍼층
141: 제1 게이트 절연막 142: 제2 게이트 절연막
161: 제1 층간 절연막 162: 제2 층간 절연막
163: 제3 층간 절연막 181: 제1 평탄화막
182: 제2 평탄화막 191: 애노드
370: 발광 소자층 270: 캐소드

Claims (20)

  1. 기판;
    상기 기판 위에 위치하는 구동 트랜지스터의 채널, 소스 영역 및 드레인 영역을 포함하는 다결정 반도체;
    상기 구동 트랜지스터의 채널과 중첩하는 구동 트랜지스터의 게이트 전극;
    상기 기판 위에 위치하는 제3 트랜지스터의 채널, 소스 영역 및 드레인 영역을 포함하는 산화물 반도체;
    상기 구동 트랜지스터의 게이트 전극과 연결되어 있는 제1 연결부, 상기 제3 트랜지스터의 제2 전극과 연결되어 있는 제2 연결부 및 상기 제1 연결부와 상기 제2 연결부 사이에 위치하는 본체를 포함하는 제1 연결 전극; 및
    상기 기판 위에 위치하고 초기화 전압을 인가하는 초기화 전압선을 포함하고,
    상기 초기화 전압선은 상기 제1 연결 전극의 상기 제2 연결부를 적어도 일부 둘러싸도록 위치하는 발광 표시 장치.
  2. 제1항에서,
    상기 기판 위에 위치하며, 상기 다결정 반도체로 이루어진 채널, 소스 영역 및 드레인 영역을 포함하는 제7 트랜지스터; 및
    상기 기판 위에 위치하며, 상기 산화물 반도체로 이루어진 채널, 소스 영역 및 드레인 영역을 포함하는 제4 트랜지스터를 더 포함하고,
    상기 초기화 전압선은
    상기 제4 트랜지스터의 소스 영역과 연결되어 있는 제1 초기화 전압선; 및
    상기 제7 트랜지스터의 드레인 영역과 연결되어 있는 제2 초기화 전압선을 더 포함하는 발광 표시 장치.
  3. 제2항에서,
    상기 제2 초기화 전압선은 상기 제1 연결 전극의 상기 제2 연결부를 적어도 일부 둘러싸도록 위치하는 발광 표시 장치.
  4. 제2항에서,
    상기 기판 위에 위치하며, 제1 방향으로 연장된 스캔선; 및
    상기 제1 방향과 수직인 제2 방향으로 연장된 데이터선을 더 포함하고,
    상기 제1 초기화 전압선은 상기 제1 방향으로 연장되고,
    상기 제2 초기화 전압선은 상기 제1 방향으로 굴곡부를 포함하도록 지그재그 형상으로 연장되는 발광 표시 장치.
  5. 제4항에서,
    상기 제2 초기화 전압선의 굴곡부의 일부는 상기 제1 연결 전극의 상기 제2 연결부를 3면에서 둘러싸도록 위치하는 발광 표시 장치.
  6. 제2항에서,
    상기 다결정 반도체 위에 위치하며, 상기 다결정 반도체를 덮는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 위치하며, 상기 제1 게이트 절연막 및 상기 구동 트랜지스터의 게이트 전극을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막 위에 위치하며, 상기 제1 층간 절연막을 덮는 제2 층간 절연막;
    상기 제2 층간 절연막 위에 위치하며, 상기 제2 층간 절연막을 덮는 제2 게이트 절연막;
    상기 제2 게이트 절연막 위에 위치하며, 상기 제2 게이트 절연막을 덮는 제3 층간 절연막; 및
    상기 제3 층간 절연막 위에 위치하며, 상기 제3 층간 절연막을 덮는 제1 평탄화막을 더 포함하고,
    상기 산화물 반도체는 상기 제2 층간 절연막과 상기 제2 게이트 절연막 사이에 위치하는 발광 표시 장치.
  7. 제6항에서,
    상기 제1 연결 전극은 상기 제3 층간 절연막과 상기 제1 평탄화막 사이에 위치하고,
    상기 제1 초기화 전압선 및 상기 제2 초기화 전압선은 상기 제1 연결 전극과 동일한 층에 위치하는 발광 표시 장치.
  8. 제6항에서,
    상기 제1 평탄화막 위에 위치하는 데이터선을 더 포함하는 발광 표시 장치.
  9. 제6항에서,
    상기 제1 연결 전극의 상기 제1 연결부는 상기 제1 층간 절연막, 상기 제2 층간 절연막, 상기 제2 게이트 절연막 및 상기 제3 층간 절연막에 형성된 제1 오프닝을 통해 상기 구동 트랜지스터의 게이트 전극과 전기적으로 연결되는 발광 표시 장치.
  10. 제6항에서,
    상기 제1 연결 전극의 상기 제2 연결부는 상기 제2 게이트 절연막 및 상기 제3 층간 절연막에 형성된 제2 오프닝을 통해 상기 제3 트랜지스터의 소스 영역과 전기적으로 연결되는 발광 표시 장치.
  11. 기판 위에 위치하는 적어도 하나의 트랜지스터 및 유지 커패시터를 각각 포함하는 복수의 화소에 있어서,
    상기 적어도 하나의 트랜지스터는,
    게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 구동 트랜지스터;
    제2 게이트 전극, 상기 제2 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제2 트랜지스터;
    제3 게이트 전극, 상기 제3 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제3 트랜지스터; 및
    제4 게이트 전극, 상기 제4 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제4 트랜지스터를 포함하고,
    상기 구동 트랜지스터 및 상기 제2 트랜지스터의 채널, 상기 소스 영역 및 드레인 영역은 다결정 반도체를 포함하고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터의 채널, 상기 소스 영역 및 상기 드레인 영역은 산화물 반도체를 포함하며,
    상기 복수의 화소 중 인접하는 각 화소에 위치하는 상기 구동 트랜지스터의 게이트 전극의 간격은 서로 동일한 발광 표시 장치.
  12. 제11항에서,
    상기 복수의 화소는,
    상기 구동 트랜지스터의 게이트 전극과 중첩하는 제1 유지 전극; 및
    상기 구동 트랜지스터의 게이트 전극 및 상기 제1 유지 전극 사이에 위치하는 제1 층간 절연막을 더 포함하며,
    상기 제1 유지 전극 및 상기 구동 트랜지스터의 게이트 전극은 상기 유지 커패시터를 이루는 발광 표시 장치.
  13. 제11항에서,
    상기 복수의 화소는,
    상기 구동 트랜지스터의 게이트 전극과 연결되어 있는 제1 연결부, 상기 제3 트랜지스터의 드레인 영역과 연결되어 있는 제2 연결부 및 상기 제1 연결부와 상기 제2 연결부 사이에 위치하는 본체를 포함하는 제1 연결 전극을 더 포함하는 발광 표시 장치.
  14. 제13항에서,
    상기 적어도 하나의 트랜지스터는,
    제7 게이트 전극, 상기 제7 게이트 전극과 중첩하는 채널, 상기 채널을 사이에 두고 위치하는 소스 영역 및 드레인 영역을 포함하는 제7 트랜지스터를 더 포함하고,
    상기 복수의 화소는,
    상기 기판 위에 위치하며, 상기 제4 트랜지스터의 소스 영역과 연결되어 있는 제1 초기화 전압선; 및
    상기 기판 위에 위치하며, 상기 제7 트랜지스터의 드레인 영역과 연결되어 있는 제2 초기화 전압선을 더 포함하는 발광 표시 장치.
  15. 제14항에서,
    상기 제2 초기화 전압선은 평면상 상기 제1 연결 전극의 상기 제2 연결부를 적어도 일부 둘러싸도록 위치하는 발광 표시 장치.
  16. 제14항에서,
    상기 복수의 화소는,
    상기 기판 위에 위치하며, 제1 방향으로 연장된 스캔선; 및
    상기 제1 방향과 수직인 제2 방향으로 연장된 데이터선을 더 포함하고,
    상기 제1 초기화 전압선은 상기 제1 방향으로 연장되고,
    상기 제2 초기화 전압선은 상기 제1 방향으로 굴곡부를 포함하도록 지그재그 형상으로 연장되는 발광 표시 장치.
  17. 제16항에서,
    상기 다결정 반도체 위에 위치하며, 상기 다결정 반도체를 덮는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 위치하며, 상기 제1 게이트 절연막 및 상기 구동 트랜지스터의 게이트 전극을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막 위에 위치하며, 상기 제1 층간 절연막을 덮는 제2 층간 절연막;
    상기 제2 층간 절연막 위에 위치하며, 상기 제2 층간 절연막을 덮는 제2 게이트 절연막;
    상기 제2 게이트 절연막 위에 위치하며, 상기 제2 게이트 절연막을 덮는 제3 층간 절연막; 및
    상기 제3 층간 절연막 위에 위치하며, 상기 제3 층간 절연막을 덮는 제1 평탄화막을 더 포함하고,
    상기 산화물 반도체는 상기 제2 층간 절연막과 상기 제2 게이트 절연막 사이에 위치하는 발광 표시 장치.
  18. 제17항에서,
    상기 제1 연결 전극은 상기 제3 층간 절연막과 상기 제1 평탄화막 사이에 위치하고,
    상기 제1 초기화 전압선 및 상기 제2 초기화 전압선은 상기 제1 연결 전극과 동일한 층에 위치하는 발광 표시 장치.
  19. 제18항에서,
    상기 제1 평탄화막 위에 위치하는 데이터선을 더 포함하는 발광 표시 장치.
  20. 제19항에서,
    상기 복수의 화소는 각각 부스트 커패시터를 더 포함하고,
    상기 부스트 커패시터의 소스 영역은 상기 제2 트랜지스터의 제2 게이트 전극과 연결되어 있고,
    상기 부스트 커패시터의 드레인 영역은 상기 제3 트랜지스터의 드레인 영역과 연결되어 있는 발광 표시 장치.
KR1020200057651A 2020-05-14 2020-05-14 발광 표시 장치 Pending KR20210142025A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200057651A KR20210142025A (ko) 2020-05-14 2020-05-14 발광 표시 장치
US17/192,394 US11805681B2 (en) 2020-05-14 2021-03-04 Emissive display device
US18/491,418 US12238970B2 (en) 2020-05-14 2023-10-20 Emissive display device having reduced stains and crosstalk
US19/027,545 US20250176359A1 (en) 2020-05-14 2025-01-17 Emissive display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200057651A KR20210142025A (ko) 2020-05-14 2020-05-14 발광 표시 장치

Publications (1)

Publication Number Publication Date
KR20210142025A true KR20210142025A (ko) 2021-11-24

Family

ID=78512899

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200057651A Pending KR20210142025A (ko) 2020-05-14 2020-05-14 발광 표시 장치

Country Status (2)

Country Link
US (3) US11805681B2 (ko)
KR (1) KR20210142025A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111461874A (zh) * 2020-04-13 2020-07-28 浙江大学 一种基于联邦模式的信贷风险控制系统及方法
KR20210142025A (ko) * 2020-05-14 2021-11-24 삼성디스플레이 주식회사 발광 표시 장치
KR20230074342A (ko) * 2021-11-19 2023-05-30 삼성디스플레이 주식회사 발광 표시 장치
KR20240126903A (ko) * 2023-02-14 2024-08-22 삼성디스플레이 주식회사 표시 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040023890A (ko) 2002-09-12 2004-03-20 유-추안 셴 Ｏｌｅｄ 모니터의 복수의 전압 구동 트랜지스터용 최적화소 설계 방법
KR102463886B1 (ko) 2015-01-16 2022-11-07 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조 방법
KR102271115B1 (ko) 2015-02-13 2021-06-30 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102551789B1 (ko) 2016-06-15 2023-07-07 삼성디스플레이 주식회사 디스플레이 장치
KR20200066502A (ko) * 2018-11-30 2020-06-10 삼성디스플레이 주식회사 표시 패널
KR102747549B1 (ko) 2018-12-13 2025-01-02 삼성디스플레이 주식회사 디스플레이 장치
KR20210142025A (ko) * 2020-05-14 2021-11-24 삼성디스플레이 주식회사 발광 표시 장치

Also Published As

Publication number Publication date
US11805681B2 (en) 2023-10-31
US20240049509A1 (en) 2024-02-08
US20210359056A1 (en) 2021-11-18
US12238970B2 (en) 2025-02-25
US20250176359A1 (en) 2025-05-29

Similar Documents

Publication Publication Date Title
KR102806131B1 (ko) 유기 발광 표시 장치
KR102782858B1 (ko) 유기 발광 표시 장치
KR102699490B1 (ko) 유기 발광 표시 장치
KR101980757B1 (ko) 유기발광 표시장치
US8432381B2 (en) Active matrix display
KR102362092B1 (ko) 유기 발광 표시 장치
KR20210142025A (ko) 발광 표시 장치
TW201607004A (zh) 顯示設備
US12225784B2 (en) Display substrate including shielding pattern overlapping reset transistor, method for manufacturing the same, and display device
KR20210109083A (ko) 표시 장치
CN113363287B (zh) 显示装置
KR20160085987A (ko) 표시 장치
KR102608778B1 (ko) 표시장치
KR20200123314A (ko) 표시 장치
KR102537379B1 (ko) 발광 표시 장치
KR102643466B1 (ko) 유기 발광 표시 장치
US7079093B2 (en) Organic light emitting diodes display
US12101981B2 (en) Display substrate, method for manufacturing the same, and display device
US12046204B2 (en) Display substrate, method for manufacturing the same, and display device
CN114616675B (zh) 一种显示基板及其制作方法、显示装置
US20220310771A1 (en) Display substrate, method for manufacturing the same, and display device
JP6186127B2 (ja) 表示装置
KR20150077169A (ko) 유기발광다이오드 표시장치 및 이의 제조방법
KR20050113693A (ko) 유기전계 발광 표시 패널
KR100627358B1 (ko) 유기전계 발광 표시 패널

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载