KR20130089044A - 반도체 장치 및 그를 구비하는 평판표시장치 - Google Patents

Abstract

본 발명은 박막 트랜지스터와 캐패시터를 포함하는 반도체 장치 및 그를 구비하는 평판표시장치에 관한 것으로, 박막 트랜지스터는 기판 상에 형성된 반도체층, 게이트 절연층에 의해 반도체층과 전기적으로 절연된 게이트 전극, 게이트 전극을 포함하는 게이트 절연층 상에 형성된 절연층, 및 절연층 상에 반도체층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극이 상기 게이트 전극의 적어도 일부와 중첩되도록 배치되고, 서로 중첩되는 상기 소스 전극, 상기 절연층 및 상기 게이트 전극에 의해 캐패시터가 구성된다.

Description

반도체 장치 및 그를 구비하는 평판표시장치 {Semiconductor device and flat panel display device having the same}

본 발명은 반도체 장치 및 그를 구비하는 평판표시장치에 관한 것으로, 보다 상세하게는 박막 트랜지스터와 캐패시터를 포함하는 반도체 장치 및 그를 구비하는 평판표시장치에 관한 것이다.

일반적으로 반도체 장치는 박막 트랜지스터와 캐패시터를 포함한다. 박막 트랜지스터는 채널 영역과 소스 및 드레인 영역을 제공하는 반도체층, 채널 영역의 반도체층 상부에 배치되며 게이트 절연층에 의해 반도체층과 전기적으로 절연되는 게이트 전극, 그리고 소스 및 드레인 영역의 반도체층과 연결되는 소스 및 드레인 전극으로 이루어진다. 캐패시터는 두 개의 전극과, 두 개의 전극 사이에 개재된 유전체층을 포함한다.

종래의 반도체 장치는 박막 트랜지스터와 캐패시터가 각각 다른 위치에 형성되기 때문에 전류구동능력이나 정정용량을 증가시키기 위해서는 반도체 장치의 크기 증가가 불가피하며, 이는 반도체 장치의 고집적화를 어렵게 만드는 요인으로 작용한다.

더욱이, 액정표시장치(LCD), 유기전계발광 표시장치(OLED) 등과 같은 평판표시장치에서는 휘도를 일정 수준 이상으로 확보하는 것이 중요하며, 이를 위해서는 캐패시터의 정전용량을 일정 수준 이상으로 확보해야 하는데, 정전용량을 증가시키기 위해 캐패시터의 크기를 증가시키면 발광영역의 크기(개구율)는 감소되어야 하기 때문에 고해상도를 구현하기 어렵고 수명이 저하되는 문제점이 있다.

본 발명의 목적은 고집적화에 유리하도록 크기를 감소시킬 수 있는 반도체 장치를 제공하는 데 있다.

본 발명의 다른 목적은 캐패시터가 차지하는 면적을 최소화할 수 있는 반도체 장치를 제공하는 데 있다.

본 발명의 또 다른 목적은 반도체 장치의 크기 감소에 의해 발광소자의 개구율이 향상될 수 있는 평판표시장치를 제공하는 데 있다.

상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는 기판 상에 형성된 반도체층; 게이트 절연층에 의해 상기 반도체층과 전기적으로 절연된 게이트 전극; 상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 형성된 절연층; 및 상기 절연층 상에 상기 반도체층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극이 상기 게이트 전극의 적어도 일부와 중첩되도록 배치된다.

상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치를 구비하는 평판표시장치는 스캔 라인 및 데이터 라인에 연결된 제 1 박막 트랜지스터; 상기 제 1 박막 트랜지스터에 연결된 제 2 박막 트랜지스터; 및 상기 제 2 박막 트랜지스터에 연결된 발광소자를 포함하며, 상기 제 2 박막 트랜지스터는 기판 상에 형성된 반도체층; 게이트 절연층에 의해 상기 반도체층과 전기적으로 절연된 게이트 전극; 상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 형성된 절연층; 및 상기 절연층 상에 상기 반도체층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극이 상기 게이트 전극의 적어도 일부와 중첩되도록 배치된다.

상기 중첩되도록 배치된 상기 소스 전극, 상기 절연층 및 상기 게이트 전극에 의해 캐패시터가 구성된다.

본 발명의 반도체 장치는 박막 트랜지스터와 캐패시터가 일체형으로 형성된다. 박막 트랜지스터의 구조를 일부 변경하여 박막 트랜지스터 내부에 캐패시터를 내장시킴으로써 기존의 구조에 비해 캐패시터가 차지하는 면적만큼 크기가 감소되며 제조 공정도 용이해진다.

본 발명의 반도체 장치를 평판표시장치에 적용하면 기존의 구조에 비해 발광영역의 크기를 크게 확보할 수 있기 때문에 고해상도를 용이하게 구현할 수 있으며 수명을 향상시킬 수 있다.

도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 레이 아웃도.
도 2는 본 발명에 따른 반도체 장치 및 평판표시장치의 일 실시예를 설명하기 위한 단면도.
도 3은 본 발명에 따른 평판표시장치의 일 실시예를 설명하기 위한 회로도.
도 4a, 도 5a 및 도 6a는 본 발명에 따른 평판표시장치의 다른 실시예를 설명하기 위한 회로도.
도 4b, 도 5b 및 도 6b는 도 4a, 도 5a 및 도 6a를 설명하기 위한 레이 아웃도.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.

도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.

본 발명의 반도체 장치는 박막 트랜지스터(T)와 캐패시터(Cst)가 일체형으로 형성된다. 박막 트랜지스터(T)는 반도체층(20), 반도체층(20)의 채널 영역 상부에 배치된 게이트 전극(40), 그리고 반도체층(20)의 소스 영역 및 드레인 영역에 연결된 소스 전극(60a) 및 드레인 전극(60b)으로 구성되며, 캐패시터(Cst)는 서로 중첩되도록 배치된 게이트 전극(40)과 소스 전극(60a) 또는 드레인 전극(60b)에 의해 구성된다.

도 2는 도 1의 I1 - I2 부분을 절취한 단면도로서, 본 발명에 따른 반도체 장치를 보다 상세하게 설명하면 다음과 같다.

도 1 및 도 2를 참조하면, 기판(10) 상에 반도체층(20)이 형성되고, 반도체층(20)을 포함하는 기판(10) 상에 게이트 절연층(30)이 형성된다.

기판(10)은 실리콘(Si)이나 게르마늄(Ge)과 같은 반도체, 유리나 플라스틱과 같은 절연체 또는 금속 박막으로 이루어질 수 있고, 반도체층(20)은 비정질 실리콘, 결정질 실리콘 또는 화합물 반도체 등으로 형성될 수 있으며, 게이트 절연층(30)은 실리콘 산화물, 실리콘 질화물 또는 이들의 혼합물이나 적층 구조로 형성될 수 있다. 또한, 반도체층(20)이 형성되기 전에 기판(10) 상에 버퍼층(도시안됨)이 형성될 수 있다.

반도체층(20) 상부의 게이트 절연층(30) 상에 게이트 전극(40)이 형성되고, 게이트 전극(40)을 포함하는 게이트 절연층(30) 상에 층간 절연층(50)이 형성된다.

게이트 전극(40)은 금속이나 도핑된 반도체로 형성될 수 있으며, 층간 절연층(50)은 실리콘 산화물, 실리콘 질화물, 금속 산화물 또는 이들의 혼합물이나 적층 구조로 형성될 수 있다.

층간 절연층(50) 상에는 반도체층(20)과 전기적으로 연결되도록 소스 및 드레인 전극(60a 및 60b)이 형성된다. 소스 및 드레인 전극(60a 및 60b)은 층간 절연층(40) 및 게이트 절연층(30)에 형성된 콘택홀(50a)을 통해 노출되는 반도체층(20)에 연결된다.

이 때 소스 및 드레인 전극(60a 및 60b) 중 어느 하나의 전극 예를 들어, 소스 전극(60a)은 게이트 전극(40)의 적어도 일부와 중첩되도록 게이트 전극(40) 상부로 연장되며, 이에 의해 서로 중첩되도록 배치되는 소스 전극(60a), 층간 절연층(50) 및 게이트 전극(40)에 의해 캐패시터(Cst)가 형성된다. 즉, 게이트 전극(40)이 캐패시터(Cst)의 하나의 전극으로 이용되고, 게이트 전극(40) 상부로 연장된 소스 전극(60a)의 일부가 캐패시터(Cst)의 다른 하나의 전극으로 이용되며, 중첩되는 게이트 전극(40)과 소스 전극(60a) 사이의 층간 절연층(50)이 캐패시터(Cst)의 유전체로 이용된다.

도 1 및 도 2에는 소스 전극(60a)이 게이트 전극(40)의 일부와 중첩되도록 게이트 전극(40) 상부로 연장된 구조를 도시하였으나, 원하는 정전용량 및 드레인 전극(60b)과의 거리 등을 고려하여 중첩되는 정도를 결정할 수 있으며, 정전용량을 최대로 확보하기 위해서는 게이트 전극(40)의 전부와 중첩되도록 소스 전극(60a)을 형성하는 것이 바람직하다.

상기와 같이 구성된 본 발명의 반도체 장치는 예를 들어, 평판표시장치의 화소회로에 적용될 수 있다.

도 3은 평판표시장치의 화소회로의 일 실시예로서, 두 개의 박막 트랜지스터(T1 및 T2), 하나의 저장 캐패시터(Cst) 및 발광소자(LED)로 이루어진 화소회로를 예로 들어 설명한다. 평판표시장치로는 액정표시장치(LCD), 유기전계발광 표시장치(OLED) 등이 적용될 수 있다.

제 1 박막 트랜지스터(T1)는 스캔 라인(S) 및 데이터 라인(D)에 연결되어 스캔 신호에 따라 데이터 신호를 전달하는 스위칭 소자로서 동작된다. 이를 위해 게이트 전극을 통해 스캔 신호를 입력받고, 소스 전극을 통해 데이터 신호를 입력받는다.

제 2 박막 트랜지스터(T2)는 전원전압(ELVDD) 및 발광소자(LED) 사이에 연결되어 상기 데이터 신호에 따라 발광소자(LED)를 동작시키는 구동 소자로서 동작된다. 또한, 저장 캐패시터(Cst)는 상기 데이터 신호에 해당하는 전압을 일정 시간동안 유지시키는 정전용량을 제공한다. 이를 위해 게이트 전극이 제 1 박막 트랜지스터(T1)의 드레인 전극에 연결되고, 소스 전극을 통해 전원전압(ELVDD)을 공급받으며, 드레인 전극이 발광소자(LED)에 연결된다.

도 2를 참조하면, 본 발명의 반도체 장치가 유기전계발광 표시장치(OLED)에 적용되는 경우, 발광소자(LED)는 애노드 전극(80), 유기 발광층(84) 및 캐소드 전극(86)을 포함하는 유기전계발광소자로 구성될 수 있다. 애노드 전극(80)은 제 2 박막 트랜지스터(T2)의 드레인 전극에 연결되고, 캐소드 전극(86)은 접지전압(ELVSS)에 연결된다.

애노드 전극(80)은 박막 트랜지스터(T)를 포함하는 상부에 형성된 평탄화층(70)의 비아홀을 통해 박막 트랜지스터(T)의 드레인 전극(60b)과 연결되며, 유기 발광층(84)은 화소 정의막(82)에 의해 노출되는 발광영역(개구부)의 애노드 전극(80) 상에 형성되고, 캐소드 전극(86)은 유기 발광층(84)을 포함하는 상부에 형성된다.

상기와 같이 본 발명의 반도체 장치를 이용하면 저장 캐패시터(Cst)가 박막 트랜지스터(T)와 일체형으로 형성되기 때문에 별도로 저장 캐패시터를 형성하지 않아도 된다. 이는 저장 캐패시터(Cst)가 차지하는 면적을 감소시킬 수 있을 뿐만 아니라 발광소자(LED)의 개구율 즉, 발광영역의 크기를 증가시킬 수 있는 요인으로 작용하기 때문에 고집적 및 고화질의 평판표시장치를 용이하게 구현할 수 있다.

저장 캐패시터(Cst)의 정전용량을 높게 확보하기 위해서는 스위칭 소자로 동작하는 제 1 박막 트랜지스터(T1)보다는 구동 소자로서 동작하는 제 2 박막 트랜지스터(T2)를 본 발명의 반도체 장치로 구성하는 것이 유리하다. 전류구동능력이 큰 구동 소자는 스위칭 소자에 비해 크기(폭 및 길이)가 크기 때문에 저장 캐패시터(Cst)의 정전용량을 높게 확보할 수 있다.

또한, 누설전류 문제로 인해 복수의 박막 트랜지스터를 직렬 또는 병렬로 연결하거나, 박막 트랜지스터를 다중 게이트 구조로 형성하는 경우 효과가 극대화될 수 있다.

도 4a는 박막 트랜지스터(T11 및 T12)를 직렬로 연결한 구조로서, 도 4b와 같이 소스 전극(62a)과 게이트 전극(42)이 중첩되는 면적이 도 1의 구조에 비해 증가되기 때문에 저장 캐패시터(Cst)의 정전용량을 높게 확보할 수 있다. 설명되지 않은 부호 22는 반도체층을 도시한다.

도 5a는 박막 트랜지스터(T21 및 T22)를 병렬로 연결한 구조로서, 도 5b와 같이 소스 전극(64a)과 게이트 전극(44)이 중첩되는 면적이 도 1의 구조에 비해 증가되기 때문에 저장 캐패시터(Cst)의 정전용량을 높게 확보할 수 있다. 설명되지 않은 부호 24는 반도체층을 도시한다.

도 6a는 온-전류(on-current)를 증가시키기 위해 다중 게이트 구조의 박막 트랜지스터(T31 및 T32)를 병렬로 연결한 구조로서, 도 6b와 같이 소스 전극(66a)과 게이트 전극(46)이 중첩되는 면적이 도 5b의 구조에 비해 더 증가되기 때문에 저장 캐패시터(Cst)의 정전용량을 높게 확보할 수 있다. 설명되지 않은 부호 26은 반도체층을 도시한다.

상기 실시예에서는 박막 트랜지스터(T)에 내장된 캐패시터(Cst)만을 설명하였으나, 정정용량을 증가시키기 위해 상기 캐패시터(Cst)와 인접하도록 다른 캐패시터(도시안됨)를 추가적으로 형성하고 상기 캐패시터(Cst)와 병렬로 연결할 수 있다.

이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 기판
20, 22, 24, 26: 반도체층
30: 게이트 절연층
40, 42, 44, 46: 게이트 전극
50: 층간 절연층
50a: 콘택홀
60a, 62a, 64a, 66a: 소스 전극
60b, 62b, 64b, 66b: 드레인 전극
70: 평탄화층
80: 애노드 전극
82: 화소 정의막
84: 유기 발광층
86: 캐소드 전극

Claims (8)

1. 기판 상에 형성된 반도체층;
   게이트 절연층에 의해 상기 반도체층과 전기적으로 절연된 게이트 전극;
   상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 형성된 절연층; 및
   상기 절연층 상에 상기 반도체층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하며,
   상기 소스 전극이 상기 게이트 전극의 적어도 일부와 중첩되도록 배치된 반도체 장치.
2. 제 1 항에 있어서, 상기 중첩되도록 배치된 상기 소스 전극, 상기 절연층 및 상기 게이트 전극에 의해 캐패시터가 구성되는 반도체 장치.
3. 제 1 항에 있어서, 상기 절연층에 상기 반도체층이 노출되도록 콘택홀이 형성되고, 상기 콘택홀을 통해 상기 소스 및 드레인 전극이 상기 반도체층에 연결된 반도체 장치.
4. 스캔 라인 및 데이터 라인에 연결된 제 1 박막 트랜지스터;
   상기 제 1 박막 트랜지스터에 연결된 제 2 박막 트랜지스터; 및
   상기 제 2 박막 트랜지스터에 연결된 발광소자를 포함하며,
   상기 제 2 박막 트랜지스터는 기판 상에 형성된 반도체층;
   게이트 절연층에 의해 상기 반도체층과 전기적으로 절연된 게이트 전극;
   상기 게이트 전극을 포함하는 상기 게이트 절연층 상에 형성된 절연층; 및
   상기 절연층 상에 상기 반도체층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하며,
   상기 소스 전극이 상기 게이트 전극의 적어도 일부와 중첩되도록 배치된 평판표시장치.
5. 제 4 항에 있어서, 상기 중첩되도록 배치된 상기 소스 전극, 상기 절연층 및 상기 게이트 전극에 의해 캐패시터가 구성되는 평판표시장치.
6. 제 4 항에 있어서, 상기 절연층에 상기 반도체층이 노출되도록 콘택홀이 형성되고, 상기 콘택홀을 통해 상기 소스 및 드레인 전극이 상기 반도체층에 연결된 평판표시장치.
7. 제 4 항에 있어서, 상기 제 2 박막 트랜지스터의 상기 소스 전극이 전원전압에 연결되고, 상기 드레인 전극이 상기 발광소자에 연결되는 평판표시장치.
8. 제 7 항에 있어서, 상기 발광소자는 애노드 전극, 유기 발광층 및 캐소드 전극을 포함하며, 상기 애노드 전극이 상기 제 2 박막 트랜지스터의 상기 드레인 전극에 연결되는 평판표시장치.

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