KR20130006299A

KR20130006299A - Operating method of semiconductor device

Info

Publication number: KR20130006299A
Application number: KR1020120068537A
Authority: KR
Inventors: 세이이치 아리토메
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-07-06
Filing date: 2012-06-26
Publication date: 2013-01-16

Abstract

본 발명은, 선택된 워드라인에는 점진적으로 상승하는 제1 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 일정한 제1 패스전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 제1 프로그램 전압과 상기 제1 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에는 일정한 제2 프로그램 전압을 인가하고, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에는 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 반도체 장치의 동작 방법으로 이루어진다. The present invention provides a method of programming selected memory cells by applying a first program voltage gradually rising to a selected word line and applying a constant first pass voltage to remaining non-selected word lines; And when a voltage difference between the first program voltage and the first pass voltage reaches a threshold value, applies a constant second program voltage to the selected word line, and gradually applies the first unselected word lines adjacent to the selected word line. And programming the selected memory cells while applying a second pass voltage that rises to.

Description

Operating method of semiconductor device

본 발명은 반도체 장치의 동작 방법에 관한 것으로, 특히 프로그램 방법에 관한 것이다.
The present invention relates to a method of operating a semiconductor device, and more particularly to a program method.

반도체 장치는 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 셀 블록들로 이루어지며, 각각의 셀 블록은 다수의 셀 스트링들로 이루어진다. 셀 스트링들은 서로 동일한 구조로 이루어지는데, 이 중 하나의 셀 스트링을 구체적으로 설명하면 다음과 같다. The semiconductor device includes a memory cell array in which data is stored. The memory cell array consists of a plurality of cell blocks, each cell block consisting of a plurality of cell strings. The cell strings have the same structure, and one cell string will be described in detail as follows.

도 1은 종래 기술에 따른 문제점을 설명하기 위한 셀 스트링의 단면도이다. 1 is a cross-sectional view of a cell string for explaining a problem according to the prior art.

도 1을 참조하면, 셀 스트링은 반도체 기판(10)의 상부에 형성된 다수의 메모리 셀들 및 스위치용 트랜지스터들로 이루어진다. 낸드 플래시 메모리 소자를 예를 들면, 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에 다수의 메모리 셀들이 형성되고, 각 트랜지스터들과 메모리 셀들 사이의 반도체 기판(10)에는 접합영역(11)이 형성된다. 스위치용 드레인 및 소오스 셀렉트 트랜지스터들은 반도체 기판(10) 상에 순차적으로 적층된 게이트 절연막(12) 및 게이트 전극(14)으로 이루어진다. 각각의 메모리 셀은 반도체 기판(10) 상에 순차적으로 적층된 게이트 절연막(12), 플로팅 게이트(16), 유전체막(17) 및 콘트롤 게이트(18)로 이루어진다. 게이트 절연막(12)은 산화막과 같은 절연물질로 형성되며, 유전체막(17)은 산화막, 질화막 및 산화막의 적층구조로 형성되거나 고유전 물질로 형성된다. 플로팅 게이트(16), 콘트롤 게이트(18) 및 게이트 전극(14)은 폴리실리콘과 같은 도전물질로 형성된다. 서로 다른 셀 스트링들에 형성된 드레인 셀렉트 트랜지스터들은 드레인 셀렉트 라인(DSL)에 연결되고, 소오스 셀렉트 트랜지스터들은 소오스 셀렉트 라인(SSL)에 연결되며, 메모리 셀들은 워드라인들(WLn-k 내지 WLn+k)에 연결된다.
Referring to FIG. 1, a cell string includes a plurality of memory cells and switch transistors formed on the semiconductor substrate 10. For example, a plurality of memory cells are formed between a drain select transistor and a source select transistor, and a junction region 11 is formed in the semiconductor substrate 10 between the transistors and the memory cells. The switch drain and source select transistors include a gate insulating film 12 and a gate electrode 14 sequentially stacked on the semiconductor substrate 10. Each memory cell includes a gate insulating film 12, a floating gate 16, a dielectric film 17, and a control gate 18 sequentially stacked on the semiconductor substrate 10. The gate insulating film 12 is formed of an insulating material such as an oxide film, and the dielectric film 17 is formed of a stacked structure of an oxide film, a nitride film, and an oxide film or is formed of a high dielectric material. The floating gate 16, the control gate 18, and the gate electrode 14 are formed of a conductive material such as polysilicon. Drain select transistors formed in different cell strings are connected to a drain select line DSL, source select transistors are connected to a source select line SSL, and memory cells are word lines WLn-k to WLn + k. Is connected to.

상술한 셀 스트링을 이용한 반도체 메모리 소자의 프로그램 방법을 설명하면 다음과 같다. A method of programming a semiconductor memory device using the cell string described above is as follows.

도 1 및 도 2를 참조하면, 선택된 셀 스트링의 채널(channel)에 프로그램 허용전압(예컨대, 접지전압)을 인가한 상태에서, 선택된 메모리 셀에 연결된 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압(Vpass)을 인가한다. 선택된 워드라인(WLn)에 프로그램 전압(Vpgm)이 인가되면, 콘트롤 게이트(18)와 플로팅 게이트(16) 간의 커플링(coupling)으로 인해 플로팅 게이트(16)의 전위가 상승하게 된다. 이로 인해, 반도체 기판(10)의 전자(electron)들은 터널링(tunneling) 현상에 의해 게이트 절연막(12)을 통과하여 플로팅 게이트(16)로 유입된다. 플로팅 게이트(16)에 전자를 유입하는 동작을 프로그램 동작이라 하며, 반대로 플로팅 게이트(16)에 유입된 전자들을 반도체 기판(10)으로 빼내는 동작을 소거 동작이라 한다. 1 and 2, in a state where a program allowance voltage (eg, a ground voltage) is applied to a channel of a selected cell string, a program voltage Vpgm is applied to a selected word line WLn connected to the selected memory cell. Is applied, and a pass voltage Vpass is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. When the program voltage Vpgm is applied to the selected word line WLn, the potential of the floating gate 16 is increased due to the coupling between the control gate 18 and the floating gate 16. As a result, electrons of the semiconductor substrate 10 flow into the floating gate 16 through the gate insulating layer 12 by a tunneling phenomenon. An operation of introducing electrons into the floating gate 16 is called a program operation, and an operation of pulling electrons introduced into the floating gate 16 into the semiconductor substrate 10 is called an erase operation.

최근에는, 하나의 메모리 셀을 다양한 레벨로 프로그램할 수 있는 멀티 레벨 셀(multi level cell; MLC)을 주로 사용하고 있는데, 하나의 메모리 셀을 다양한 레벨로 프로그램해야 하므로 문턱전압의 분포 폭이 좁아야 한다. 이를 위하여, ISPP(incremental step pulse program) 방식의 프로그램 동작을 수행한다. Recently, multi-level cells (MLCs), which can program one memory cell at various levels, are mainly used. Since one memory cell must be programmed at various levels, the threshold voltage distribution should be narrow. do. To this end, an ISPP (incremental step pulse program) type program operation is performed.

ISPP 방식의 프로그램 동작은, 선택된 워드라인(WLn)에는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압(Vpass)을 인가하여 수행한다. 일반적으로, 패스전압(Vpass)은 프로그램 전압(Vpgm)보다 낮은 레벨을 갖는다. 구체적으로, 프로그램 초기에는 낮은 레벨의 프로그램 전압(Vpgm)을 인가하다가, 프로그램 전압(Vpgm)의 인가 횟수가 증가할수록 프로그램 전압(Vpgm)을 스텝전압만큼씩 상승시킨다. 프로그램 전압(Vpgm) 및 패스전압(Vpass)을 인가한 후에는, 선택된 메모리 셀의 문턱전압이 목표전압에 도달했는지를 판단하기 위한 검증동작을 수행한다. 검증동작 결과, 선택된 메모리 셀의 문턱전압이 목표전압에 도달하지 못했으면, 목표전압에 도달할 때까지 프로그램 전압(Vpgm)을 스텝전압(step voltage)만큼 점진적으로 상승시키면서 프로그램 전압(Vpgm) 및 패스전압(Vpass)을 인가하는 프로그램 동작과 검증동작을 반복한다. 문턱전압이 목표전압에 도달하면, 프로그램 동작을 종료한다. In the ISPP program operation, the program voltage Vpgm is applied to the selected word line WLn, and the pass voltage is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. Vpass) is applied. In general, the pass voltage Vpass has a level lower than the program voltage Vpgm. In detail, the program voltage Vpgm having a low level is applied at the beginning of the program, and as the number of times the program voltage Vpgm is applied increases, the program voltage Vpgm is increased by the step voltage. After the program voltage Vpgm and the pass voltage Vpass are applied, a verification operation for determining whether the threshold voltage of the selected memory cell reaches the target voltage is performed. As a result of the verification operation, if the threshold voltage of the selected memory cell does not reach the target voltage, the program voltage Vpgm and the path are gradually increased while increasing the program voltage Vpgm by the step voltage until the target voltage is reached. The program operation and the verify operation of applying the voltage Vpass are repeated. When the threshold voltage reaches the target voltage, the program operation ends.

프로그램 동작을 수행하는 동안, 프로그램 전압(Vpgm)은 점진적으로 증가하는 반면, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 일정한 레벨의 패스전압(Vpass(1))을 인가하기 때문에, 프로그램 전압(Vpgm)과 패스전압(Vpass(1)) 간의 레벨 차이가 점진적으로 커진다. 또는, 프로그램을 수행하는 동안, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 증가하는 패스전압(Vpass(2))을 인가할 수도 있다. 이때, 패스전압(Vpass(2))은 프로그램 전압(Vpgm)이 증가하는 레벨보다는 낮은 레벨로 증가한다. 즉, 패스전압(Vpass(2))의 스텝업 레벨은 프로그램 전압(Vpgm)의 스텝업 레벨보다 낮다.While performing the program operation, the program voltage Vpgm gradually increases, while the unselected word lines WLn-1 through WLn-k and WLn + 1 through WLn + k have a constant level of pass voltage Vpass ( 1)), the level difference between the program voltage Vpgm and the pass voltage Vpass (1) gradually increases. Alternatively, the pass voltage Vpass (2) may be applied to the unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k while the program is being executed. At this time, the pass voltage Vpass (2) increases to a level lower than the level at which the program voltage Vpgm increases. That is, the step up level of the pass voltage Vpass (2) is lower than the step up level of the program voltage Vpgm.

선택된 메모리 셀에 인접한 비선택된 메모리 셀들의 경우, 선택된 워드라인(WLn)에 인가되는 프로그램 전압(Vpgm)이 특정 레벨보다 높아지게 되면, 높아진 프로그램 전압(Vpgm)의 영향을 받아 프로그램될 수 있다. 즉, 프로그램 전압(Vpgm)이 점진적으로 상승하다가, 프로그램 전압(Vpgm)과 패스전압(Vpass) 간의 임계치(Critical voltage Difference; CD)에 도달하게 되면, 비선택된 메모리 셀들(12)과 선택된 메모리 셀(11) 간 브레이크다운 (breakdown; BD)이 발생할 수 있다. 또한, 비선택된 메모리 셀들(12)의 플로팅 게이트에 트랩된 전자가 선택된 메모리 셀들(12)의 콘트롤 게이트 방향으로 빠져나갈 수 있으며, 이로 인해 비선택된 메모리 셀들(12)의 문턱전압이 낮아질 수 있다.상술한 바와 같이, 프로그램 동작시 선택된 워드라인(WLn)에 인가되는 프로그램 전압(Vpgm)이 점진적으로 상승하여 패스전압(Vpgm)과의 전압차가 임계치(CD)에 도달하면, 선택된 메모리 셀 및 이와 인접한 메모리 셀들의 문턱전압이 변동될 수 있으므로, 프로그램 동작의 신뢰도가 저하될 수 있다.
In the case of non-selected memory cells adjacent to the selected memory cell, when the program voltage Vpgm applied to the selected word line WLn becomes higher than a specific level, it may be programmed under the influence of the increased program voltage Vpgm. That is, when the program voltage Vpgm gradually rises and reaches the critical voltage difference CD between the program voltage Vpgm and the pass voltage Vpass, the unselected memory cells 12 and the selected memory cell ( 11) Liver breakdown (BD) may occur. In addition, electrons trapped in the floating gates of the unselected memory cells 12 may exit in the control gate direction of the selected memory cells 12, thereby lowering the threshold voltages of the unselected memory cells 12. As described above, when the program voltage Vpgm applied to the selected word line WLn gradually increases during the program operation and the voltage difference with the pass voltage Vpgm reaches the threshold CD, the selected memory cell and the adjacent memory cell are adjacent to the selected memory cell. Since the threshold voltages of the memory cells may vary, the reliability of the program operation may be reduced.

본 발명이 해결하려는 과제는, 프로그램 동작 시, 프로그램 전압과 패스전압 간의 차이가 임계치보다 높아지지 않도록 함으로써, 선택된 메모리 셀과 인접한 비선택된 메모리 셀들의 문턱전압이 낮아지는 것을 방지하고자 한다. The problem to be solved by the present invention is to prevent the threshold voltages of the non-selected memory cells adjacent to the selected memory cell from being lowered by preventing the difference between the program voltage and the pass voltage from being higher than the threshold value during the program operation.

또한, 점진적으로 상승하는 프로그램 전압을 특정 레벨에 도달한 이후부터 일정하게 유지시킴으로써 비선택된 메모리 셀에서 발생할 수 있는 누설을 방지하고자 한다.
In addition, it is intended to prevent the leakage that may occur in an unselected memory cell by maintaining a program voltage that gradually rises after reaching a certain level.

본 발명의 일 실시 예에 따른 반도체 장치의 동작 방법은, 선택된 워드라인에는 점진적으로 상승하는 제1 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 일정한 제1 패스전압을 인가하여 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 제1 프로그램 전압과 상기 제1 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에는 일정한 제2 프로그램 전압을 인가하고, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에는 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함한다. According to an embodiment of the present disclosure, a method of operating a semiconductor device may include applying a first program voltage that gradually increases to a selected word line and applying a constant first pass voltage to remaining non-selected word lines, thereby selecting the selected memory cells. Programming; And when a voltage difference between the first program voltage and the first pass voltage reaches a threshold value, applies a constant second program voltage to the selected word line, and gradually applies the first unselected word lines adjacent to the selected word line. Programming the selected memory cells while applying a rising second pass voltage.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들의 전위를 상기 제1 패스전압보다 상기 임계치만큼 낮춘 제3 패스전압을 인가하면서 프로그램 동작을 수행하는 단계를 더 포함한다. When the second pass voltage is applied to the first unselected word lines, the potential of the second unselected word lines adjacent to the first unselected word lines is lowered by the threshold value than the first pass voltage; The method may further include performing a program operation while applying a three pass voltage.

상기 제3 패스전압은 상기 패스전압에 비례하여 점진적으로 상승한다. The third pass voltage gradually increases in proportion to the pass voltage.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 인접한 제2 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에 상기 제2 패스전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하는 단계를 더 포함한다. When the second pass voltage is applied to the first non-selected word lines, applying a fourth pass voltage gradually lowered to second non-selected word lines adjacent to the first non-selected word lines; And applying a fifth pass voltage gradually increasing in proportion to the second pass voltage to second unselected word lines when the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold. It includes more.

상기 제2 비선택 워드라인들에 상기 제5 패스전압을 인가할 때, 상기 제2 비선택 워드라인들에 각각 인접한 제3 비선택 워드라인들에 점진적으로 낮아지는 제6 패스전압을 인가하는 단계; 및 상기 제6 패스전압과 상기 제1 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제2 비선택 워드라인들에 일정한 제7 패스전압을 인가하는 단계를 더 포함한다. When the fifth pass voltage is applied to the second non-selected word lines, applying a sixth pass voltage gradually lowered to third non-selected word lines adjacent to the second non-selected word lines, respectively. ; And applying a seventh pass voltage to the second non-selected word lines when the voltage difference between the sixth pass voltage and the first pass voltage reaches the threshold.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 순차적으로 인접한 제2 및 제3 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에는 상기 제2 패스전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하고, 상기 제3 비선택 워드라인들에는 상기 제1 패스전압과의 전압차가 상기 임계치에 도달할 때까지 상기 제4 패스전압을 계속 인가하는 단계를 더 포함한다. A fourth pass voltage gradually lowered to second and third unselected word lines sequentially adjacent to the first non-selected word lines when the second pass voltage is applied to the first unselected word lines; Applying a; And when the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold, a fifth pass voltage gradually increasing in proportion to the second pass voltage is applied to the second unselected word lines, The third unselected word lines may further include applying the fourth pass voltage until the voltage difference with the first pass voltage reaches the threshold.

상기 제3 비선택 워드라인들에 인가하는 상기 제4 패스전압과 상기 제1 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제2 비선택 워드라인들에 일정한 제8 패스전압을 인가한다. When the voltage difference between the fourth pass voltage applied to the third unselected word lines and the first pass voltage reaches the threshold, a constant eighth pass voltage is applied to the second unselected word lines.

본 발명의 다른 실시 예에 따른 반도체 장치의 동작 방법은, 선택된 워드라인에는 제1 스텝전압씩 점진적으로 상승하는 제1 프로그램 전압을 인가하고, 나머지 비선택된 워드라인들에는 상기 제1 프로그램 전압보다 낮은 레벨로 점진적으로 상승하는 제9 패스전압을 인가하여 상기 선택된 워드라인에 연결된 선택된 메모리 셀들을 프로그램하는 단계; 및 상기 선택된 메모리 셀들을 프로그램하는 동안, 상기 제1 프로그램 전압과 상기 제9 패스전압 간의 전압차이가 임계치에 도달하면, 상기 선택된 워드라인에는 일정한 제2 프로그램 전압을 인가하고, 상기 선택된 워드라인에 인접한 제1 비선택 워드라인들에는 상기 제1 스텝전압씩 점진적으로 상승하는 제2 패스전압을 인가하면서 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함한다. According to another exemplary embodiment of the present disclosure, a method of operating a semiconductor device may include applying a first program voltage gradually increasing by a first step voltage to selected word lines, and lowering the first program voltage to remaining unselected word lines. Programming selected memory cells connected to the selected word line by applying a ninth pass voltage gradually rising to a level; And while programming the selected memory cells, if a voltage difference between the first program voltage and the ninth pass voltage reaches a threshold, a constant second program voltage is applied to the selected word line and is adjacent to the selected word line. Programming the selected memory cells while applying a second pass voltage that gradually increases by the first step voltage to first unselected word lines.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들의 전위를 상기 제9 패스전압보다 상기 임계치만큼 낮춘 제3 패스전압을 인가하는 단계를 더 포함한다. When the second pass voltage is applied to the first unselected word lines, the potential of the second unselected word lines adjacent to the first unselected word lines is lowered by the threshold value than the ninth pass voltage; The step of applying a three-pass voltage further.

상기 제3 패스전압은 상기 제2 패스전압에 비례하여 점진적으로 상승한다. The third pass voltage gradually increases in proportion to the second pass voltage.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 각각 인접한 제2 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에 상기 제2 패스전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하는 단계를 더 포함한다. When applying the second pass voltage to the first unselected word lines, applying a fourth pass voltage that is gradually lowered to the second unselected word lines adjacent to the first unselected word lines, respectively. ; And applying a fifth pass voltage gradually increasing in proportion to the second pass voltage to second unselected word lines when the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold. It includes more.

상기 제2 비선택 워드라인들에 상기 제5 패스전압을 인가할 때, 상기 제2 비선택 워드라인들에 각각 인접한 제3 비선택 워드라인들에 점진적으로 낮아지는 제6 패스전압을 인가하는 단계; 및 상기 제6 패스전압과 상기 제9 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인들에 상기 제9 패스전압에 비례하여 점진적으로 상승하는 제10 패스전압을 인가하는 단계를 더 포함한다. When the fifth pass voltage is applied to the second non-selected word lines, applying a sixth pass voltage gradually lowered to third non-selected word lines adjacent to the second non-selected word lines, respectively. ; And applying a tenth pass voltage gradually rising in proportion to the ninth pass voltage to the third unselected word lines when the voltage difference between the sixth pass voltage and the ninth pass voltage reaches the threshold. It further includes.

상기 제1 비선택 워드라인들에 상기 제2 패스전압을 인가할 때, 상기 제1 비선택 워드라인들에 순차적으로 인접한 제2 및 제3 비선택 워드라인들에 점진적으로 낮아지는 제4 패스전압을 인가하는 단계; 및 상기 제4 패스전압과 상기 제2 패스전압 간의 전압차가 상기 임계치에 도달하면, 제2 비선택 워드라인들에는 상기 제2 패스전압에 비례하여 점진적으로 상승하는 제5 패스전압을 인가하고, 상기 제3 비선택 워드라인들에는 상기 제9 패스전압과의 전압차가 상기 임계치에 도달할 때까지 상기 제4 패스전압을 계속 인가하는 단계를 더 포함한다. A fourth pass voltage gradually lowered to second and third unselected word lines sequentially adjacent to the first non-selected word lines when the second pass voltage is applied to the first unselected word lines; Applying a; And when the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold, a fifth pass voltage gradually increasing in proportion to the second pass voltage is applied to the second unselected word lines, And further applying the fourth pass voltage to third non-selected word lines until the voltage difference with the ninth pass voltage reaches the threshold.

상기 제3 비선택 워드라인들에 인가하는 상기 제4 패스전압과 상기 제9 패스전압 간의 전압차가 상기 임계치에 도달하면, 상기 제3 비선택 워드라인들에 상기 제9 패스전압에 비례하여 점진적으로 상승하는 제11 패스전압을 인가한다.
When the voltage difference between the fourth pass voltage and the ninth pass voltage applied to the third unselected word lines reaches the threshold, the third unselected word lines are gradually increased in proportion to the ninth pass voltage. A rising eleventh pass voltage is applied.

본 발명은, 프로그램 동작 시 선택된 메모리 셀에 인접한 비선택된 메모리 셀들의 문턱전압이 낮아지는 것을 방지할 수 있으며, 반도체 장치의 신뢰도를 향상시킬 수 있다. 또한, 점진적으로 상승하는 프로그램 전압의 레벨을 특정 레벨에 도달한 이후부터 일정하게 유지시킴으로써, 선택된 메모리 셀에서 발생할 수 있는 누설을 방지할 수 있다.
The present invention can prevent the threshold voltages of unselected memory cells adjacent to the selected memory cell from being lowered during the program operation, and can improve the reliability of the semiconductor device. In addition, by keeping the level of the gradually rising program voltage constant after reaching a certain level, it is possible to prevent leakage that may occur in the selected memory cell.

도 1은 종래 기술에 따른 문제점을 설명하기 위한 셀 스트링의 단면도이다.
도 2는 종래 기술에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 3은 반도체 장치를 설명하기 위한 블럭도이다.
도 4는 본 발명의 제1 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 5는 본 발명의 제2 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 6은 본 발명의 제3 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 7은 본 발명의 제4 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 8은 본 발명의 제5 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 9는 본 발명의 제6 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 10은 본 발명의 제7 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 11은 본 발명의 제8 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 12는 본 발명의 제9 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.
도 13은 본 발명의 제10 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 1 is a cross-sectional view of a cell string for explaining a problem according to the prior art.
2 is a graph illustrating a program method according to the prior art.
3 is a block diagram illustrating a semiconductor device.
4 is a graph illustrating a program method according to a first embodiment of the present invention.
5 is a graph illustrating a program method according to a second embodiment of the present invention.
6 is a graph illustrating a program method according to a third embodiment of the present invention.
7 is a graph illustrating a program method according to a fourth embodiment of the present invention.
8 is a graph illustrating a program method according to a fifth embodiment of the present invention.
9 is a graph illustrating a program method according to a sixth embodiment of the present invention.
10 is a graph illustrating a program method according to a seventh embodiment of the present invention.
11 is a graph illustrating a program method according to an eighth embodiment of the present invention.
12 is a graph illustrating a program method according to a ninth embodiment of the present invention.
13 is a graph for explaining a program method according to a tenth embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided for complete information.

도 3은 반도체 장치를 설명하기 위한 블럭도이다. 3 is a block diagram illustrating a semiconductor device.

도 3을 참조하면, 반도체 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(130, 140, 150, 160, 170, 180, 200) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 회로그룹(130, 140, 150, 160, 170, 180, 200)을 제어하도록 구성된 제어회로(120)을 포함한다. Referring to FIG. 3, a semiconductor device may include a memory cell array 110, a circuit group 130, 140, 150, and 160 configured to perform a program operation, a read operation, or an erase operation of memory cells included in the memory cell array 110. Control circuit 120 configured to control circuit groups 130, 140, 150, 160, 170, 180, and 200 to set threshold voltage levels of selected memory cells according to input data. It includes.

낸드 플래시 메모리 장치의 경우, 회로그룹은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170), 패스/페일 판단회로(180) 및 비교회로(200)를 포함한다.In the case of the NAND flash memory device, the circuit group includes the voltage generation circuit 130, the row decoder 140, the page buffer group 150, the column selection circuit 160, the input / output circuit 170, and the pass / fail determination circuit 180. ) And a comparison circuit 200.

메모리 셀 어레이(110)는 워드라인들과 비트라인들에 연결되는 다수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)를 구체적으로 설명하면 다음과 같다. 메모리 셀 어레이(110)는 다수의 셀 블럭들을 포함하는데, 도 3에는 그 중 하나의 셀 블럭이 도시되어 있다. 각각의 셀 블럭은 다수의 셀 스트링들(ST)을 포함한다. 셀 스트링들(ST) 중 일부는 노말 스트링들로 지정되고, 일부는 플래그(flag) 스트링들로 지정된다. 각각의 셀 스트링(ST)은 서로 동일하게 구성되며, 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(Fn-k 내지 Fn+k), 그리고 비트라인(BLe 또는 BLo)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 플래그 스트링에 포함되는 셀들을 플래그 셀이라 부르지만, 구조는 메모리 셀과 동일하다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Fn-k 내지 Fn+k)의 게이트들은 워드라인들(WLn-k 내지 WLn+k)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 셀 스트링들(ST)은 셀 스트링들(ST) 각각에 대응하는 비트라인들(BLe 및 BLo)에 각각 연결되고 공통 소오스 라인(CSL)과 공통으로 연결된다.The memory cell array 110 includes a plurality of memory cells connected to word lines and bit lines. The memory cell array 110 will be described in detail as follows. The memory cell array 110 includes a plurality of cell blocks, one of which is shown in FIG. 3. Each cell block includes a plurality of cell strings ST. Some of the cell strings ST are designated as normal strings and some are designated as flag strings. Each cell string ST is configured identically to each other, and has a source select transistor SST connected to a common source line CSL, a plurality of memory cells Fn-k to Fn + k, and a bit line BLe or And a drain select transistor DST connected to BLo. The cells included in the flag string are called flag cells, but the structure is the same as the memory cells. The gate of the source select transistor SST is connected to the source select line SSL, the gates of the memory cells Fn-k through Fn + k are connected to the word lines WLn-k through WLn + k, respectively. The gate of the drain select transistor DST is connected to the drain select line DSL. The cell strings ST are connected to bit lines BLe and BLo respectively corresponding to the cell strings ST, and are commonly connected to the common source line CSL.

전압 공급 회로(130, 140)는 제어회로(120)의 신호들(PGM, ERASE, READ, RADD)에 따라 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 전압들을 선택된 셀 블럭의 드레인 셀렉트 라인(DSL), 워드라인들(WLn-1 내지 WLn+n), 소오스 셀렉트 라인(SSL) 및 웰(Well)에 공급한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)을 포함한다. The voltage supply circuits 130 and 140 may select the voltages required for the program operation, the read operation, or the erase operation of the memory cells according to the signals PGM, ERASE, READ, and RADD of the control circuit 120. (DSL), word lines WLn-1 to WLn + n, source select line SSL, and well. This voltage supply circuit includes a voltage generation circuit 130 and a row decoder 140.

전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 펄스들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 펄스들(예를 들면, Vpgm, Vpass 또는 Vread)을 글로벌 라인들로 출력한다. Vpgm은 프로그램 전압이고, Vpass는 패스전압이며, Vread는 리드펄스이다. The voltage generation circuit 130 outputs operation pulses for programming, reading, or erasing memory cells as global lines in response to the operation signals PGM, READ, and ERASE, which are internal command signals of the control circuit 120, When programming memory cells, operation pulses (eg, Vpgm, Vpass, or Vread) for the program are output as global lines. Vpgm is the program voltage, Vpass is the pass voltage, and Vread is the read pulse.

로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 펄스들을 선택된 셀 블럭의 로컬 라인들(DSL, SSL 및 WL[n-k:n+k])에 전달한다. In response to the row address signals RADD of the control circuit 120, the row decoder 140 may generate operation pulses generated by the voltage generation circuit 130 to local lines DSL, SSL, and WL [nk] of the selected cell block. : n + k]).

비교회로(200)는, 프로그램 동작 시, 전압 생성 회로(130)에서 생성된 프로그램 전압(Vpgm)과 패스전압(Vpass)을 비교하고, 비교 결과, 프로그램 전압(Vpgm)과 패스전압(Vpass) 간의 전압 차가 임계치 이상일 경우, 임계신호(CV)를 출력한다. The comparison circuit 200 compares the program voltage Vpgm generated by the voltage generation circuit 130 and the pass voltage Vpass during a program operation, and, as a result of the comparison, between the program voltage Vpgm and the pass voltage Vpass. When the voltage difference is greater than or equal to the threshold, the threshold signal CV is output.

페이지 버퍼 그룹(150)은 메모리 셀들의 프로그램 상태 또는 소거 상태를 검출한다. 페이지 버퍼 그룹(150)은 비트라인들(BLe 및 BLo)에 각각 연결된 페이지 버퍼들(PB)을 포함하며, 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 메모리 셀들(Fn-k 내지 Fn+k)에 데이터를 저장하는데 필요한 전압을 비트라인들(BLe 및 BLo)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 메모리 셀들(Fn-k 내지 Fn+k)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BLe 및 BLo)을 프리차지하거나, 비트라인들(BLe 및 BLo)의 전압 변화에 따라 검출된 메모리 셀들(Fn-k 내지 Fn+k)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 그룹(150)은 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들(BLe 또는 BLo)에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들(Fn-k 내지 Fn+k)에 저장된 데이터에 따라 비트라인들(BLe 내지 BLo)의 전압을 조절하여 메모리 셀들(Fn-k 내지 Fn+k)에 저장된 데이터를 검출한다. 또한, 페이지 버퍼 그룹(150)은 소거 동작 초기에는 비트라인들(BLe 및 BLo)에 소거 허용전압(예컨대, 전원전압)을 인가하고, 소거 동작 중에는 소거 검증 결과에 따라 수행하는 프로그램 동작 시 소거된 스트링들(ST)에 연결된 비트라인들에 프로그램 허용전압(예컨대, 접지전압)을 인가한다. The page buffer group 150 detects a program state or an erase state of memory cells. The page buffer group 150 may include page buffers PB connected to the bit lines BLe and BLo, respectively, and may include memory cells in response to the page buffer signals PB SIGNALS output from the control circuit 120. Voltages necessary for storing data in Fn-k to Fn + k) are applied to the bit lines BLe and BLo, respectively. In detail, the page buffer group 150 may precharge the bit lines BLe and BLo during the program operation, the erase operation, or the read operation of the memory cells Fn-k to Fn + k, or the bit lines BLe and The data corresponding to the threshold voltage levels of the detected memory cells Fn-k to Fn + k is latched according to the voltage change of BLo. That is, the page buffer group 150 applies a program allowable voltage (eg, a ground voltage) or a program inhibit voltage (eg, a power supply voltage) to the bit lines BLe or BLo according to data input to the latch during a program operation. In the read operation, data stored in the memory cells Fn-k to Fn + k is adjusted by adjusting voltages of the bit lines BLe to BLo according to data stored in the memory cells Fn-k to Fn + k. Detect. In addition, the page buffer group 150 applies an erase permission voltage (eg, a power supply voltage) to the bit lines BLe and BLo at an initial stage of the erase operation, and erases the program buffer according to the erase verification result during the erase operation. A program permission voltage (eg, a ground voltage) is applied to bit lines connected to the strings ST.

컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB)을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다. 또한, 페이지 버퍼 그룹(150)에서 출력된 데이터를 컬럼 라인(CL)을 통해 전달받고, 이를 패스/페일 판단회로(180)에 전달하기도 한다. The column select circuit 160 selects the page buffers PB included in the page buffer group 150 in response to the column address signal CADD output from the control circuit 120. The latched data of the page buffer selected by the column select circuit 160 is output. In addition, the data output from the page buffer group 150 may be received through the column line CL, and may be transferred to the pass / fail determination circuit 180.

입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)을 페이지 버퍼그룹(150)의 페이지 버퍼들(PB)에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)을 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)을 통해 전달된 데이터(DATA)을 외부로 출력한다.The input / output circuit 170 may input data DATA from the outside during the program operation to the page buffers PB of the page buffer group 150, respectively, to control the data DATA under the control of the control circuit 120. Transfer to column selection circuit 160. When the column selection circuit 160 transfers the transferred data to the page buffers of the page buffer group 150 in order, the page buffers store the input data in an internal latch. In addition, during the read operation, the input / output circuit 170 outputs data DATA transferred through the column select circuit 160 from the page buffers of the page buffer group 150 to the outside.

패스/페일 판단회로(180)는 프로그램 또는 소거 동작 후 실시되는 검증 동작에서 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)으로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)으로 출력하는 기능도 수행한다. 제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)을 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)을 제어할 수도 있다. The pass / fail determination circuit 180 checks whether error cells are generated in the verify operation performed after the program or erase operation and outputs the result as a check signal PFC. In addition, the pass / fail determination circuit 180 counts the number of error cells generated when an error cell occurs and outputs a counting result as a counting signal CS. The control circuit 120 adjusts the level of the program voltage applied to the selected word line during the program operation of the memory cells, and allows the voltage generation circuit 130 to selectively apply the verify voltages applied to the selected word line during the program verify operation. ). In this case, the control circuit 120 may control the voltage generation circuit 130 according to the check signal CS of the pass / fail determination circuit 180.

제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)을 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB)을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 프로그램 또는 소거 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표 레벨까지 상승했거나 하강했는지를 확인하고, 확인 결과에 따라 프로그램 또는 소거 동작의 재실시, 완료 또는 페일(fail) 여부를 결정한다. The control circuit 120 internally outputs the program operation signal PGM, the read operation signal READ or the erase operation signal ERASE in response to the command signal CMD, and according to the type of operation, the page buffer group 150. Output page buffer signals PB SIGNALS for controlling the page buffers PB included in the " In addition, the control circuit 120 checks whether the threshold voltages of the selected memory cells have risen or decreased to a target level according to the check signal CS output from the pass / fail determination circuit 180 during a program or erase verify operation. It is determined whether to re-execute, complete, or fail the program or erase operation according to the result of the check.

특히, 제어회로(120)는 프로그램 동작 시, 임계신호(CV)가 인가되면, 전압 생성 회로(130)에서 생성되는 패스전압(Vpass)의 상승 또는 하강 레벨을 조절한다. 즉, 프로그램 동작 시, 전압 생성 회로(130)에서 생성된 프로그램 전압(Vpgm)과 패스전압(Vpass) 간의 전압차가 임계치에 도달하면, 비교회로(200)는 임계신호(CV)을 출력하고, 제어회로(120)는 임계신호(CV)에 응답하여 전압 생성 회로(CV)가 가변된 패스전압(Vpass)을 생성하도록 한다. In particular, when the threshold signal CV is applied during the program operation, the control circuit 120 adjusts the rising or falling level of the pass voltage Vpass generated by the voltage generating circuit 130. That is, in the program operation, when the voltage difference between the program voltage Vpgm generated by the voltage generation circuit 130 and the pass voltage Vpass reaches the threshold, the comparison circuit 200 outputs the threshold signal CV and controls the voltage. The circuit 120 causes the voltage generation circuit CV to generate a variable pass voltage Vpass in response to the threshold signal CV.

상술한 반도체 장치를 이용한 프로그램 방법을 설명하면 다음과 같다.
The program method using the above-described semiconductor device will be described below.

도 4는 본 발명의 제1 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 4 is a graph illustrating a program method according to a first embodiment of the present invention.

도 4 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 제1 프로그램 전압(Vpgm1)을 스텝전압(Step Voltage)만큼씩 상승시킨다. 프로그램 초기에는, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 고정된 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 제1 프로그램 전압(Vpgm1)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 프로그램되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 예를 들어 설명하도록 한다. 4 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing a program voltage Vpgm. During a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. Pass voltages are applied to WLn-k and WLn + 1 to WLn + k). In the ISPP program operation, the first program voltage Vpgm1 is increased by the step voltage. In the initial stage of the program, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 is smaller than the critical voltage CD, so that the selected word line WLn connected to the selected memory cells Fn is progressive. The rising program voltage Vpgm is applied, and the first pass voltage Vpass1 having a fixed level is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. do. The threshold CD may include the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn under the influence of the first program voltage Vpgm1 when the selected memory cell Fn is programmed. This means the maximum voltage difference that is not programmed. Since the threshold value CD may vary depending on the semiconductor device, the threshold value CD may be calculated by testing the semiconductor device. In the present invention, the case where the threshold value CD is 7.5V will be described by way of example.

선택된 워드라인(WLn)에 인가되는 첫 번째 제1 프로그램 전압(Vpgm1)이 12V이고 제1 패스전압(Vpass1)이 9V이면, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차는 3V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 제1 프로그램 전압(Vpgm1)의 영향을 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에 제1 패스전압(Vpass1)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 제1 프로그램 전압(Vpgm1)을 인가하는 횟수에 비례하여 제1 프로그램 전압(Vpgm1)을 스텝전압(step voltage)만큼씩 점진적으로 상승시키고, 제1 패스전압(Vpass1)은 일정한 레벨로 유지시킨다. If the first first program voltage Vpgm1 applied to the selected word line WLn is 12V and the first pass voltage Vpass1 is 9V, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 is Since it is 3V, it is lower than the threshold (CD). In this case, since the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn are not affected by the first program voltage Vpgm1, all of the unselected word lines WLn-1. To WLn + k and WLn + 1 to WLn + k, the first pass voltage Vpass1 is applied. That is, until the threshold voltages of the selected memory cells Fn do not reach the target voltage and the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 reaches the threshold CD, the first program The first program voltage Vpgm1 is gradually increased by a step voltage in proportion to the number of times of applying the voltage Vpgm1, and the first pass voltage Vpass1 is maintained at a constant level.

선택된 워드라인(WLn)에 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하면서 프로그램을 수행하다가, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하면, 그 이후부터는 선택된 워드라인(WLn)에 인가하던 제1 프로그램 전압(Vpgm1) 대신, 일정한 레벨을 갖는 제2 프로그램 전압(Vpgm2)을 인가한다. 즉, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달했을 때의 제1 프로그램 전압(Vpgm1)을 더 이상 상승시키지 않고 일정하게 유지되는 제2 프로그램 전압(Vpgm2)을 인가한다. 따라서, 제2 프로그램 전압(Vpgm2)은 스텝전압을 갖지 않는다. While executing the program while gradually applying the first program voltage Vpgm1 rising to the selected word line WLn, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 reaches the threshold value CD. After that, a second program voltage Vpgm2 having a constant level is applied instead of the first program voltage Vpgm1 applied to the selected word line WLn thereafter. That is, the second program voltage that is maintained constant without increasing the first program voltage Vpgm1 when the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 reaches the threshold CD. Apply (Vpgm2). Therefore, the second program voltage Vpgm2 does not have a step voltage.

선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하면, 선택된 워드라인(WLn)과 제1 비선택 워드라인들(WLn-1, WLn+1) 간의 임계치(CD)를 유지하기 위하여, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가한다. 즉, 선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하더라도, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하되, 제2 패스전압(Vpass2)의 스텝업 전압(step up voltage)은 제1 프로그램 전압(Vpgm1)의 스텝전압과 동일하게 설정한다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다. When a constant second program voltage Vpgm2 is applied to the selected word line WLn, the threshold value CD is maintained between the selected word line WLn and the first unselected word lines WLn-1 and WLn + 1. In order to do this, the second pass voltage Vpass2 is gradually applied to the first unselected word lines WLn-1 and WLn + 1 adjacent to both ends of the selected word line WLn. That is, even though a constant second program voltage Vpgm2 is applied to the selected word line WLn, the second pass voltage Vpass2 gradually rising to the first non-selected word lines WLn-1 and WLn + 1 is applied. While applying, the step up voltage of the second pass voltage Vpass2 is set equal to the step voltage of the first program voltage Vpgm1. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 is gradually increased by 0.5V.

이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)을 제외한 나머지 비선택된 워드라인들(WLn-2 내지 WLn-k 및 WLn+2 내지 WLn+k)에는 레벨이 고정된 제1 패스전압(Vpass1)을 계속 인가한다. In this case, the first fixed level of the remaining non-selected word lines WLn-2 to WLn-k and WLn + 2 to WLn + k except for the first non-selected word lines WLn-1 and WLn + 1. The pass voltage Vpass1 is continuously applied.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 전압 상승을 방지함으로써, 선택된 메모리 셀 및 비선택된 메모리 셀들 간의 누설을 방지할 수 있다. 또한, 프로그램 전압을 일정 레벨에서 고정하는 동안, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 점진적으로 상승시킴으로써 선택된 메모리 셀들의 프로그램 효율 저하를 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, the program voltage can be prevented from rising excessively, and the excessive voltage rise can be prevented, thereby preventing leakage between selected memory cells and unselected memory cells. can do. In addition, while the program voltage is fixed at a predetermined level, the selected memory cells are gradually increased by increasing a pass voltage applied to the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn. It is possible to prevent a decrease in program efficiency.

도 5는 본 발명의 제2 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 5 is a graph illustrating a program method according to a second embodiment of the present invention.

도 5 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 제1 프로그램 전압(Vpgm1)을 스텝전압(Step Voltage)만큼씩 상승시킨다. 프로그램 초기에는, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 고정된 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 제1 프로그램 전압(Vpgm1)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 예를 들어 설명하도록 한다. 5 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing a program voltage Vpgm. In a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. Pass voltages are applied to WLn-k and WLn + 1 to WLn + k). In the ISPP program operation, the first program voltage Vpgm1 is increased by the step voltage. In the initial stage of the program, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 is smaller than the critical voltage CD, so that the selected word line WLn connected to the selected memory cells Fn is progressive. The rising program voltage Vpgm is applied, and the first pass voltage Vpass1 having a fixed level is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. do. The threshold CD may include the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn under the influence of the first program voltage Vpgm1 when the selected memory cell Fn is programmed. This means the maximum voltage difference that is not erased. Since the threshold value CD may vary depending on the semiconductor device, the threshold value CD may be calculated by testing the semiconductor device. In the present invention, the case where the threshold value CD is 7.5V will be described by way of example.

선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가한다. 즉, 선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하더라도, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하면, 일정한 제2 프로그램 전압(Vpgm2)에 따른 프로그램 동작의 효율 저하를 방지할 수 있으며, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 연결된 메모리 셀들의 문턱전압이 낮아지는 것을 방지할 수 있다. 예를 들면, 제2 패스전압(Vpass2)의 스텝업 전압(step up voltage)은 제1 프로그램 전압(Vpgm1)의 스텝전압과 동일하게 설정할 수 있다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다. When the second program voltage Vpgm2 is applied to the selected word line WLn, the second program voltage Vpgm2 gradually rises to the first unselected word lines WLn-1 and WLn + 1 adjacent to both ends of the selected word line WLn. The second pass voltage Vpass2 is applied. That is, even though a constant second program voltage Vpgm2 is applied to the selected word line WLn, the second pass voltage Vpass2 gradually rising to the first non-selected word lines WLn-1 and WLn + 1 is applied. When applied, it is possible to prevent a decrease in efficiency of program operation according to a second constant program voltage Vpgm2 and to lower threshold voltages of memory cells connected to the first unselected word lines WLn-1 and WLn + 1. Can be prevented. For example, the step up voltage of the second pass voltage Vpass2 may be set equal to the step voltage of the first program voltage Vpgm1. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 is gradually increased by 0.5V.

특히, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하는 동안, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 연결된 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)과 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아질 수 있다. 이를 방지하기 위하여, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 제1 패스전압(Vpass1)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가한다. 이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제1 패스전압(Vpass1)을 계속 인가한다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제1 및 제2 비선택 메모리 셀들(Fn-1, Fn-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 각각 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인가하던 제1 패스전압(Vpass1)의 레벨을 임계치(CD)만큼 낮춘 후, 점진적으로 상승하는 제3 패스전압(Vpass3)을 인가한다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2) 및 제3 패스전압(Vpass3)도 0.5V씩 점진적으로 상승시킨다. In particular, while applying the second pass voltage Vpass2 gradually rising to the first unselected word lines WLn-1 and WLn + 1, the first unselected word lines WLn-1 and WLn + 1. ) And second non-selected memory cells Fn-2 and Fn + 2 adjacent to the first non-selected memory cells Fn-1 and Fn + 1 and the first non-selected memory cells Fn-1 and Fn + 1. Threshold voltage can be lowered. To prevent this, the threshold value (rather than the first pass voltage Vpass1) is applied to the second unselected word lines WLn-2 and WLn + 2 adjacent to the first unselected word lines WLn-1 and WLn + 1. The third pass voltage Vpass3 as low as CD) is applied. In this case, the remaining non-selected word lines WLn-3 to WLn− except for the first non-selected word lines WLn-1 and WLn + 1 and the second non-selected word lines WLn-2 and WLn + 2. The first pass voltage Vpass1 is continuously applied to k and WLn + 3 to WLn + k. That is, the threshold voltages of the first and second non-selected memory cells Fn-1, Fn-2, Fn + 1, and Fn + 2 are prevented from being lowered due to the gradually rising second pass voltage Vpass2. For example, the level of the first pass voltage Vpass1 applied to the second unselected word lines WLn-2 and WLn + 2 connected to the second unselected memory cells Fn-2 and Fn + 2, respectively, may be adjusted. After lowering by the threshold value CD, a third pass voltage Vpass3 gradually rising is applied. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 and the third pass voltage Vpass3 are gradually increased by 0.5V.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 프로그램 전압의 상승을 방지함으로써, 비선택 메모리 셀들의 누설을 방지할 수 있다. 또한, 일정한 레벨을 갖는 프로그램 전압을 이용하여 프로그램 동작을 수행하는 동안, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 점진적으로 상승시킴으로써 선택된 메모리 셀들의 프로그램 효율 저하를 방지할 수 있다. 이때, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 제2 패스전압(Vapss2)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가함으로써, 제1 및 제2 비선택 메모리 셀들(Fn-1, F-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, it is possible to prevent the program voltage from excessively increasing, and by preventing excessive increase of the program voltage, it is possible to prevent leakage of unselected memory cells. have. In addition, while performing a program operation using a program voltage having a constant level, a pass voltage applied to the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn is gradually applied. The increase may prevent the program efficiency of the selected memory cells from decreasing. In this case, the first and second ratios are applied to the second unselected word lines WLn-2 and WLn + 2 by applying a third pass voltage Vpass3 lower than the second pass voltage Vapss2 by a threshold value CD. It is possible to prevent the threshold voltages of the selected memory cells Fn-1, F-2, Fn + 1, and Fn + 2 from lowering.

도 6은 본 발명의 제3 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 6 is a graph illustrating a program method according to a third embodiment of the present invention.

도 6 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 제1 프로그램 전압(Vpgm1)을 스텝전압(Step Voltage)만큼씩 상승시킨다. 프로그램 초기에는, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 고정된 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 제1 프로그램 전압(Vpgm1)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 예를 들어 설명하도록 한다. 6 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing a program voltage Vpgm. During a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. Pass voltages are applied to WLn-k and WLn + 1 to WLn + k). In the ISPP program operation, the first program voltage Vpgm1 is increased by the step voltage. In the initial stage of the program, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 is smaller than the critical voltage CD, so that the selected word line WLn connected to the selected memory cells Fn is progressive. The rising program voltage Vpgm is applied, and the first pass voltage Vpass1 having a fixed level is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. do. The threshold CD may include the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn under the influence of the first program voltage Vpgm1 when the selected memory cell Fn is programmed. This means the maximum voltage difference that is not erased. Since the threshold value CD may vary depending on the semiconductor device, the threshold value CD may be calculated by testing the semiconductor device. In the present invention, the case where the threshold value CD is 7.5V will be described by way of example.

선택된 워드라인(WLn)에 인가되는 첫 번째 제1 프로그램 전압(Vpgm1)이 12V이고 제1 패스전압(Vpass1)이 9V이면, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차는 3V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 제1 프로그램 전압(Vpgm1)의 영향을 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에 제1 패스전압(Vpass1)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 제1 프로그램 전압(Vpgm1)을 인가하는 횟수에 비례하여 제1 프로그램 전압(Vpgm1)을 스텝전압(step voltage) 만큼씩 점진적으로 상승시키고, 제1 패스전압(Vpass1)은 일정한 레벨로 유지시킨다. If the first first program voltage Vpgm1 applied to the selected word line WLn is 12V and the first pass voltage Vpass1 is 9V, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 is Since it is 3V, it is lower than the threshold (CD). In this case, since the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn are not affected by the first program voltage Vpgm1, all of the unselected word lines WLn-1. To WLn + k and WLn + 1 to WLn + k, the first pass voltage Vpass1 is applied. That is, until the threshold voltages of the selected memory cells Fn do not reach the target voltage and the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 reaches the threshold CD, the first program In proportion to the number of times the voltage Vpgm1 is applied, the first program voltage Vpgm1 is gradually increased by a step voltage, and the first pass voltage Vpass1 is maintained at a constant level.

선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하면, 선택된 워드라인(WLn)에 연결된 선택된 메모리 셀들의 프로그램 효율이 저하될 수 있다. 이를 보상하기 위하여, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가한다. 즉, 선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하더라도, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하면, 제2 패스전압(Vpass2)의 영향을 받아 일정한 제2 프로그램 전압(Vpgm2)에 따른 프로그램 동작의 효율 저하를 방지할 수 있다. 바람직하게는, 제2 패스전압(Vpass2)의 스텝업 전압(step up voltage)은 제1 프로그램 전압(Vpgm1)의 스텝전압과 동일하게 설정할 수 있다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다. When a constant second program voltage Vpgm2 is applied to the selected word line WLn, program efficiency of selected memory cells connected to the selected word line WLn may be reduced. To compensate for this, the second pass voltage Vpass2 gradually increases to the first unselected word lines WLn-1 and WLn + 1 adjacent to both ends of the selected word line WLn. That is, even though a constant second program voltage Vpgm2 is applied to the selected word line WLn, the second pass voltage Vpass2 gradually rising to the first non-selected word lines WLn-1 and WLn + 1 is applied. When applied, the efficiency of the program operation according to the second program voltage Vpgm2 which is influenced by the second pass voltage Vpass2 may be prevented. Preferably, the step up voltage of the second pass voltage Vpass2 may be set equal to the step voltage of the first program voltage Vpgm1. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 is gradually increased by 0.5V.

제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가할 때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 그 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 일정한 레벨을 갖는 제1 패스전압(Vpass1)을 계속 인가한다. When the second pass voltage Vpass2 gradually increases to the first unselected word lines WLn-1 and WLn + 1, the first unselected word lines WLn-1 and WLn + 1 are applied. A fourth pass voltage Vpass4 that is gradually lowered is applied to the adjacent second unselected word lines WLn-2 and WLn + 2. In this case, except for the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn and the second unselected word lines WLn-2 and WLn + 2 adjacent to the selected word line WLn. The first pass voltage Vpass1 having a constant level is continuously applied to the unselected word lines WLn-3 to WLn-k and WLn + 3 to WLn + k.

제4 패스전압(Vpass4)은, 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 전압이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제1 및 제2 비선택 메모리 셀들(Fn-1, Fn-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 보상하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝다운 전압씩 점진적으로 하강하는 제4 패스전압(Vpass4)을 인가하는 것이다. 제4 패스전압(Vpass4)을 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에서, 선택된 메모리 셀에 연결된 워드라인에 의한 커플링비(coupling ratio)가 0.6이고, 인접한 메모리 셀에 연결된 워드라인에 의한 커플링비가 0.15인 경우, 제4 패스전압(Vpass4)의 최대 스텝다운 전압(step down voltage)은 0.5V×(0.6/0.15)=2V가 된다. 따라서, 제4 패스전압(Vpass4)의 스텝다운 전압은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다. The fourth pass voltage Vpass4 is a voltage applied to the second unselected memory cells Fn-2 and Fn + 2 adjacent to the first unselected memory cells Fn-1 and Fn + 1, respectively. That is, the threshold voltages of the first and second non-selected memory cells Fn-1, Fn-2, Fn + 1, and Fn + 2 are compensated for by the influence of the gradually increasing second pass voltage Vpass2. In order to do so, the fourth pass voltage (step down voltage) may be gradually lowered to the second unselected word lines WLn-2 and WLn + 2 connected to the second unselected memory cells Fn-2 and Fn + 2. Vpass4) is applied. The fourth pass voltage Vpass4 will be described in detail as follows. In the selected memory cell, the maximum step of the fourth pass voltage Vpass4 when the coupling ratio of the word line connected to the selected memory cell is 0.6 and the coupling ratio of the word line connected to the adjacent memory cell is 0.15. The step down voltage is 0.5V × (0.6 / 0.15) = 2V. Therefore, the step-down voltage of the fourth pass voltage Vpass4 is preferably set in a range higher than the ground voltage 0V and lower than 2V.

제2 패스전압(Vpass2)은 스텝업 전압만큼 점진적으로 상승하고, 제4 패스전압(Vpass4)은 스텝다운 전압만큼 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달하면, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD) 이상으로 너무 커지면, 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 해당 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 보상하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝업 전압만큼씩 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가한다. 제1 및 제2 비선택된 워드라인들(WLn-1, WLn-2, WLn+1 및 WLn+2)에 제2 또는 제5 패스전압(Vpass2 또는 Vpass5)을 인가할 때에도, 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 계속 인가한다. Since the second pass voltage Vpass2 gradually increases by the step-up voltage, and the fourth pass voltage Vpass4 gradually decreases by the step-down voltage, the second pass voltage Vpass2 and the second pass voltage Vpass2 and the first pass voltage before the program operation is completed. The voltage difference between the four pass voltages Vpass4 may reach the threshold CD. When the voltage difference between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 reaches the threshold CD, the second unselected word lines WLn-2 and WLn + to which the fourth pass voltage Vpass4 is applied. A fifth pass voltage Vpass5 that gradually rises is applied to 2). That is, when the voltage difference between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 becomes too large above the threshold CD, the corresponding memory cells Fn-1 and the second pass voltage Vpass2 gradually increase. Since the threshold voltage of Fn + 1 may be lowered, a fifth pass voltage Vpass5 that gradually rises by the step-up voltage is applied to the second unselected word lines WLn-2 and WLn + 2 to compensate for this. Is authorized. When the second or fifth pass voltage Vpass2 or Vpass5 is applied to the first and second unselected word lines WLn-1, WLn-2, WLn + 1, and WLn + 2, the remaining unselected word lines The first pass voltage Vpass1 is continuously applied to the fields WLn-3 to WLn-k and WLn + 3 to WLn + k.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 이로 인해 비선택 메모리 셀들의 누설 전류 발생을 방지할 수 있다. 또한, 일정한 레벨을 갖는 프로그램 전압을 이용하여 프로그램 동작을 수행하는 동안, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 점진적으로 상승시킴으로써 선택된 메모리 셀들의 프로그램 효율 저하를 방지할 수 있다. 또한, 제2 및 제3 비선택 워드라인들(WLn-2, WLn-3, WLn+2 및 WLn+3)에 인가하는 패스전압을 제어함으로써, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 제2 패스전압(Vpass2)으로 인한 제1 내지 제3 비선택 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압 변화를 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, an excessive increase in the program voltage may be prevented, thereby preventing leakage currents of the non-selected memory cells. In addition, while performing a program operation using a program voltage having a constant level, a pass voltage applied to the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn is gradually applied. The increase may prevent the program efficiency of the selected memory cells from decreasing. In addition, by controlling the pass voltages applied to the second and third non-selection word lines WLn-2, WLn-3, WLn + 2 and WLn + 3, the first non-selection word lines WLn-1 and It is possible to prevent the threshold voltage change of the first to third unselected memory cells Fn-1 to Fn-3 and Fn + 1 to Fn + 3 due to the second pass voltage Vpass2 applied to WLn + 1. have.

도 7은 본 발명의 제4 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 7 is a graph illustrating a program method according to a fourth embodiment of the present invention.

도 7 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 제1 프로그램 전압(Vpgm1)을 스텝전압(Step Voltage)만큼씩 상승시킨다. 프로그램 초기에는, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 고정된 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 제1 프로그램 전압(Vpgm1)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 예를 들어 설명하도록 한다. Referring to FIGS. 7 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing the program voltage Vpgm. During a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. Pass voltages are applied to WLn-k and WLn + 1 to WLn + k). In the ISPP program operation, the first program voltage Vpgm1 is increased by the step voltage. In the initial stage of the program, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 is smaller than the critical voltage CD, so that the selected word line WLn connected to the selected memory cells Fn is progressive. The rising program voltage Vpgm is applied, and the first pass voltage Vpass1 having a fixed level is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. do. The threshold CD may include the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn under the influence of the first program voltage Vpgm1 when the selected memory cell Fn is programmed. This means the maximum voltage difference that is not erased. Since the threshold value CD may vary depending on the semiconductor device, the threshold value CD may be calculated by testing the semiconductor device. In the present invention, the case where the threshold value CD is 7.5V will be described by way of example.

선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하면, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가한다. 즉, 선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하더라도, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하면, 제2 패스전압(Vpass2)의 영향을 받아 선택된 메모리 셀들의 전위가 상승하므로, 일정한 제2 프로그램 전압(Vpgm2)에 따른 프로그램 동작의 효율 저하를 방지할 수 있다. 바람직하게는, 제2 패스전압(Vpass2)의 스텝업 전압(step up voltage)은 제1 프로그램 전압(Vpgm1)의 스텝전압과 동일하게 설정할 수 있다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다. When the second program voltage Vpgm2 is applied to the selected word line WLn, the second program voltage Vpgm2 gradually rises to the first unselected word lines WLn-1 and WLn + 1 adjacent to both ends of the selected word line WLn. The second pass voltage Vpass2 is applied. That is, even though a constant second program voltage Vpgm2 is applied to the selected word line WLn, the second pass voltage Vpass2 gradually rising to the first non-selected word lines WLn-1 and WLn + 1 is applied. When applied, the potentials of the selected memory cells increase under the influence of the second pass voltage Vpass2, thereby preventing a decrease in efficiency of the program operation according to the second program voltage Vpgm2. Preferably, the step up voltage of the second pass voltage Vpass2 may be set equal to the step voltage of the first program voltage Vpgm1. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 is gradually increased by 0.5V.

제4 패스전압(Vpass4)은, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 각각 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인가하는 전압이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제1 및 제2 비선택 메모리 셀들(Fn-1, Fn-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 보상하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝다운 전압씩 점진적으로 하강하는 제4 패스전압(Vpass4)을 인가하는 것이다. 제4 패스전압(Vpass4)을 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에서, 선택된 메모리 셀에 연결된 워드라인에 의한 커플링비(coupling ratio)가 0.6이고, 인접한 메모리 셀에 연결된 워드라인에 의한 커플링비가 0.15인 경우, 제4 패스전압(Vpass4)의 최대 스텝다운 전압(step down voltage)은 0.5V×(0.6/0.15)=2V가 된다. 따라서, 제4 패스전압(Vpass4)의 스텝다운 전압은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다. The fourth pass voltage Vpass4 is a voltage applied to the second unselected word lines WLn-2 and WLn + 2 adjacent to the first unselected word lines WLn-1 and WLn + 1, respectively. That is, the threshold voltages of the first and second non-selected memory cells Fn-1, Fn-2, Fn + 1, and Fn + 2 are compensated for by the influence of the gradually increasing second pass voltage Vpass2. In order to do so, the fourth pass voltage (step down voltage) may be gradually lowered to the second unselected word lines WLn-2 and WLn + 2 connected to the second unselected memory cells Fn-2 and Fn + 2. Vpass4) is applied. The fourth pass voltage Vpass4 will be described in detail as follows. In the selected memory cell, the maximum step of the fourth pass voltage Vpass4 when the coupling ratio of the word line connected to the selected memory cell is 0.6 and the coupling ratio of the word line connected to the adjacent memory cell is 0.15. The step down voltage is 0.5V × (0.6 / 0.15) = 2V. Therefore, the step-down voltage of the fourth pass voltage Vpass4 is preferably set in a range higher than the ground voltage 0V and lower than 2V.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)은 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가하고, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인접한 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제6 패스전압(Vpass6)을 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD) 이상으로 너무 커지면, 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 방지하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가하는 것이다. 선택된 워드라인(WLn)에 순차적으로 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 제2, 제5 또는 제6 패스전압들(Vpass2, Vpass5 또는 Vpass6)을 인가할 때, 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 고정된 제1 패스전압(Vpass1)을 계속 인가한다. Since the second pass voltage Vpass2 gradually increases and the fourth pass voltage Vpass4 gradually decreases, the voltage between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 before the program operation is completed. The difference may reach the threshold CD. At this time, the fifth pass voltage Vpass5 gradually increases to the second unselected word lines WLn-2 and WLn + 2 to which the fourth pass voltage Vpass4 is applied, and the second non-selected word is applied. The sixth pass voltage Vpass6 that is gradually lowered is applied to the third unselected word lines WLn-3 and WLn + 3 adjacent to the lines WLn-2 and WLn + 2. That is, when the voltage difference between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 becomes too large above the threshold CD, the first non-selected memory cells Fn by the gradually increasing second pass voltage Vpass2. Since the threshold voltages of −1 and Fn + 1 may be lowered, a fifth pass voltage Vpass5 gradually applied to the second unselected word lines WLn-2 and WLn + 2 may be applied to prevent the threshold voltages of −1 and Fn + 1. will be. Second, fifth, or sixth pass voltages on the first to third unselected word lines WLn-1 to WLn-3 and WLn + 1 to WLn + 3 sequentially adjacent to the selected word line WLn. When applying Vpass2, Vpass5 or Vpass6, the fixed first pass voltage Vpass1 is continuously applied to the remaining unselected word lines WLn-4 to WLn-k and WLn + 4 to WLn + k.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 점진적으로 낮아지는 제6 패스전압(Vpass6)을 인가하다 보면, 제6 패스전압(Vpass6)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제3 비선택 워드라인들(WLn-3 및 WLn+3) 및 제4 워드라인들(WLn-4 및 WLn+4) 간의 전압차가 더 증가하는 것을 방지하기 위하여, 제6 패스전압(Vpass6)으로 전위가 낮아진 제3 비선택된 워드라인들(WLn-3 및 WLn+3)에 고정된 제7 패스전압(Vpass7)을 인가한다. When the sixth pass voltage Vpass6 gradually decreases to the third unselected word lines WLn-3 and WLn + 3, a voltage between the sixth pass voltage Vpass6 and the first pass voltage Vpass1 is applied. The difference may reach the threshold CD. At this time, in order to prevent the voltage difference between the third unselected word lines WLn-3 and WLn + 3 and the fourth word lines WLn-4 and WLn + 4 from increasing further, the sixth pass voltage ( The fixed seventh pass voltage Vpass7 is applied to the third unselected word lines WLn-3 and WLn + 3 having a lower potential.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 프로그램 전압의 상승을 방지함으로써, 비선택 메모리 셀들의 누설을 방지할 수 있다. 또한, 선택된 워드라인(WLn)에 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 인가하는 패스전압들을 조절함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 내지 제3 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압이 변동되는 것을 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, it is possible to prevent the program voltage from excessively increasing, and by preventing excessive increase of the program voltage, it is possible to prevent leakage of unselected memory cells. have. In addition, by adjusting the pass voltages applied to the first to third unselected word lines WLn-1 to WLn-3 and WLn + 1 to WLn + 3 adjacent to the selected word line WLn, the selected memory cell ( During the program operation of Fn, the threshold voltages of the first to third memory cells Fn-1 to Fn-3 and Fn + 1 to Fn + 3 adjacent to the selected memory cell Fn may be prevented from changing. .

도 8은 본 발명의 제5 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 8 is a graph illustrating a program method according to a fifth embodiment of the present invention.

도 8 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 패스전압을 인가한다. ISPP 방식의 프로그램 동작에서는, 제1 프로그램 전압(Vpgm1)을 스텝전압(Step Voltage)만큼씩 상승시킨다. 프로그램 초기에는, 제1 프로그램 전압(Vpgm1)과 제1 패스전압(Vpass1) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 고정된 레벨을 갖는 제1 패스전압(Vpass1)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 제1 프로그램 전압(Vpgm1)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 프로그램되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 예를 들어 설명하도록 한다. 8 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing a program voltage Vpgm. In a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. Pass voltages are applied to WLn-k and WLn + 1 to WLn + k). In the ISPP program operation, the first program voltage Vpgm1 is increased by the step voltage. In the initial stage of the program, the voltage difference between the first program voltage Vpgm1 and the first pass voltage Vpass1 is smaller than the critical voltage CD, so that the selected word line WLn connected to the selected memory cells Fn is progressive. The rising program voltage Vpgm is applied, and the first pass voltage Vpass1 having a fixed level is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. do. The threshold CD may include the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn under the influence of the first program voltage Vpgm1 when the selected memory cell Fn is programmed. This means the maximum voltage difference that is not programmed. Since the threshold value CD may vary depending on the semiconductor device, the threshold value CD may be calculated by testing the semiconductor device. In the present invention, the case where the threshold value CD is 7.5V will be described by way of example.

선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하면, 선택된 워드라인(WLn)에 연결된 선택된 메모리 셀들의 프로그램 효율이 저하될 수 있다. 이를 보상하기 위하여, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가한다. 즉, 선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하더라도, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하면, 제2 패스전압(Vpass2)의 영향을 받아 선택된 메모리 셀들의 전위가 상승하므로, 일정한 제2 프로그램 전압(Vpgm2)에 따른 프로그램 동작의 효율 저하를 방지할 수 있다. 바람직하게는, 제2 패스전압(Vpass2)의 스텝업 전압(step up voltage)은 제1 프로그램 전압(Vpgm1)의 스텝전압과 동일하게 설정할 수 있다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다. When a constant second program voltage Vpgm2 is applied to the selected word line WLn, program efficiency of selected memory cells connected to the selected word line WLn may be reduced. To compensate for this, the second pass voltage Vpass2 gradually increases to the first unselected word lines WLn-1 and WLn + 1 adjacent to both ends of the selected word line WLn. That is, even though a constant second program voltage Vpgm2 is applied to the selected word line WLn, the second pass voltage Vpass2 gradually rising to the first non-selected word lines WLn-1 and WLn + 1 is applied. When applied, the potentials of the selected memory cells increase under the influence of the second pass voltage Vpass2, thereby preventing a decrease in efficiency of the program operation according to the second program voltage Vpgm2. Preferably, the step up voltage of the second pass voltage Vpass2 may be set equal to the step voltage of the first program voltage Vpgm1. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 is gradually increased by 0.5V.

제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가할 때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인접한 제2 및제3 비선택 워드라인들(WLn-2, WLn+2, WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 그 다음으로 인접한 제2 및 제3 비선택 워드라인들(WLn-2, WLn+2, WLn-3 및 WLn+3)을 제외한 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 일정한 레벨을 갖는 제1 패스전압(Vpass1)을 계속 인가한다. When the second pass voltage Vpass2 gradually increases to the first unselected word lines WLn-1 and WLn + 1, the first unselected word lines WLn-1 and WLn + 1 are applied. A fourth pass voltage Vpass4 that is gradually lowered is applied to the adjacent second and third unselected word lines WLn-2, WLn + 2, WLn-3, and WLn + 3. In this case, the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn and the second and third unselected word lines WLn-2 and WLn + 2, The first pass voltage Vpass1 having a constant level is continuously applied to the unselected word lines WLn-4 to WLn-k and WLn + 4 to WLn + k except for WLn-3 and WLn + 3.

제4 패스전압(Vpass4)은, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제1 및 제2 비선택 메모리 셀들(Fn-1, Fn-2, Fn+1 및 Fn+2)의 문턱전압이 상승하는 것을 보상하기 위하여, 제2 및 제3 비선택 워드라인들(WLn-2, WLn+2, WLn-3 및 WLn+3)에 스텝다운 전압씩 점진적으로 하강하는 전압이 된다. 제4 패스전압(Vpass4)을 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에서, 선택된 메모리 셀에 연결된 워드라인에 의한 커플링비(coupling ratio)가 0.6이고, 인접한 메모리 셀에 연결된 워드라인에 의한 커플링비가 0.15인 경우, 제4 패스전압(Vpass4)의 최대 스텝다운 전압(step down voltage)은 0.5V×(0.6/0.15)=2V가 된다. 따라서, 제4 패스전압(Vpass4)의 스텝다운 전압은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다. The fourth pass voltage Vpass4 is applied to the first and second unselected memory cells Fn-1, Fn-2, Fn + 1, and Fn + 2 due to the gradually increasing second pass voltage Vpass2. In order to compensate for the increase in the threshold voltage, the voltage gradually decreases by the step-down voltages to the second and third non-selection word lines WLn-2, WLn + 2, WLn-3, and WLn + 3. The fourth pass voltage Vpass4 will be described in detail as follows. In the selected memory cell, the maximum step of the fourth pass voltage Vpass4 when the coupling ratio of the word line connected to the selected memory cell is 0.6 and the coupling ratio of the word line connected to the adjacent memory cell is 0.15. The step down voltage is 0.5V × (0.6 / 0.15) = 2V. Therefore, the step-down voltage of the fourth pass voltage Vpass4 is preferably set in a range higher than the ground voltage 0V and lower than 2V.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)은 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가하고, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 계속 인가한다. 즉, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)은 제3 비선택 메모리 셀들(Fn-3 및 Fn+3)보다 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가되는 제2 패스전압(Vpass2)의 영향을 더 받기 때문에, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)의 전위를 상승시켜, 제2 패스전압(Vpass2)에 의한 영향을 보상한다. 이때, 나머지 비선택 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 일정한 제1 패스전압(Vpass1)을 계속 인가한다. Since the second pass voltage Vpass2 gradually increases and the fourth pass voltage Vpass4 gradually decreases, the voltage between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 before the program operation is completed. The difference may reach the threshold CD. In this case, the fifth pass voltage Vpass5 gradually increases to the second non-selection word lines WLn-2 and WLn + 2 to which the fourth pass voltage Vpass4 is applied, and the third non-selection word is applied. The fourth pass voltage Vpass4 gradually decreases to the lines WLn-3 and WLn + 3. That is, the second non-selected memory cells Fn-2 and Fn + 2 have first non-selected word lines WLn-1 and WLn + 1 than the third non-selected memory cells Fn-3 and Fn + 3. The second unselected word lines WLn-2 and WLn + 2 connected to the second unselected memory cells Fn-2 and Fn + 2 because they are further affected by the second pass voltage Vpass2 applied to them. The potential of is raised to compensate for the influence of the second pass voltage Vpass2. At this time, the first pass voltage Vpass1 is continuously applied to the remaining unselected word lines WLn-4 to WLn-k and WLn + 4 to WLn + k.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 인가하는 제4 패스전압(Vpass4)이 낮아져서 제1 패스전압(Vpass1)과의 전압차가 임계치(CD)에 도달하면, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에 일정한 제8 패스전압(Vpass8)을 인가한다. When the fourth pass voltage Vpass4 applied to the third non-selected word lines WLn-3 and WLn + 3 is lowered and the voltage difference with the first pass voltage Vpass1 reaches the threshold value CD, the third ratio A constant eighth pass voltage Vpass8 is applied to the select word lines WLn-3 and WLn + 3.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 프로그램 전압의 상승을 방지함으로써, 누설 전류의 발생을 방지할 수 있다. 또한, 선택된 워드라인(WLn)에 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 인가하는 패스전압들을 조절함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 내지 제3 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압이 변동되는 것을 방지할 수 있다.
As described above, by lowering the maximum value of the program voltage applied to the selected word line WLn, it is possible to prevent the program voltage from excessively increasing and to prevent the excessive program voltage from rising, thereby preventing the occurrence of leakage current. In addition, by adjusting the pass voltages applied to the first to third unselected word lines WLn-1 to WLn-3 and WLn + 1 to WLn + 3 adjacent to the selected word line WLn, the selected memory cell ( During the program operation of Fn, the threshold voltages of the first to third memory cells Fn-1 to Fn-3 and Fn + 1 to Fn + 3 adjacent to the selected memory cell Fn may be prevented from changing. .

도 9는 본 발명의 제6 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 9 is a graph illustrating a program method according to a sixth embodiment of the present invention.

도 9 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가한다. 단, 제9 패스전압(Vpass9)은 제1 프로그램 전압(Vpgm1)의 상승률보다 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가하는 이유는, 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)으로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)과 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다. 9 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing a program voltage Vpgm. During a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. The ninth pass voltage Vpass9, which gradually rises, is also applied to WLn-k and WLn + 1 to WLn + k. However, the ninth pass voltage Vpass9 is lower than the rate of increase of the first program voltage Vpgm1. As such, the reason why the ninth pass voltage Vpass9 gradually increases to the unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k is because of the gradually increasing first program voltage. This is to prevent the unselected memory cells included in the unselected cell string ST from being erased due to Vpgm1. That is, since the program inhibit voltage Vcc is applied to the bit lines connected to the unselected cell strings, channel boosting is performed by the program inhibit voltage and the voltage applied to the word lines WLn-k to WLn + k. ) Occurs. In this case, when a voltage gradually increasing, such as the ninth pass voltage Vpass9, is applied, channel boosting may be more efficiently generated to increase the potential of the channel.

프로그램 초기에는, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 제9 패스전압(Vpass9)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 제1 프로그램 전압(Vpgm1)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 소거되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 예를 들어 설명하도록 한다. In the initial stage of the program, the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 is smaller than the critical voltage CD, so that the selected word lines WLn connected to the selected memory cells Fn are gradually selected. The rising program voltage Vpgm is applied, and the ninth pass voltage Vpass9 is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. The threshold CD may include the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn under the influence of the first program voltage Vpgm1 when the selected memory cell Fn is programmed. This means the maximum voltage difference that is not erased. Since the threshold value CD may vary depending on the semiconductor device, the threshold value CD may be calculated by testing the semiconductor device. In the present invention, the case where the threshold value CD is 7.5V will be described by way of example.

선택된 워드라인(WLn)에 인가되는 첫 번째 제1 프로그램 전압(Vpgm1)이 12V이고 제9 패스전압(Vpass9)이 7V이면, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차는 5V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 제1 프로그램 전압(Vpgm1)의 영향을 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에 제9 패스전압(Vpass9)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 제1 프로그램 전압(Vpgm1)을 인가하는 횟수에 비례하여 제1 프로그램 전압(Vpgm1) 및 제9 패스전압(Vpass9)은 점진적으로 상승시킨다. When the first first program voltage Vpgm1 applied to the selected word line WLn is 12V and the ninth pass voltage Vpass9 is 7V, the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 is 5V, lower than the threshold (CD). In this case, since the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn are not affected by the first program voltage Vpgm1, all of the unselected word lines WLn-1. To WLn + k and WLn + 1 to WLn + k), a ninth pass voltage Vpass9 is applied. That is, until the threshold voltages of the selected memory cells Fn do not reach the target voltage and the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 reaches the threshold CD, the first program In proportion to the number of times the voltage Vpgm1 is applied, the first program voltage Vpgm1 and the ninth pass voltage Vpass9 are gradually raised.

선택된 워드라인(WLn)에 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하면서 프로그램을 수행하다가, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하면, 그 이후부터는 선택된 워드라인(WLn)에 인가하던 제1 프로그램 전압(Vpgm1) 대신, 일정한 레벨을 갖는 제2 프로그램 전압(Vpgm2)을 인가한다. 즉, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달했을 때의 제1 프로그램 전압(Vpgm1)을 더 이상 상승시키지 않고 일정하게 유지되는 제2 프로그램 전압(Vpgm2)을 인가한다. 따라서, 제2 프로그램 전압(Vpgm2)은 스텝전압을 갖지 않는다. While executing the program while gradually applying the first program voltage Vpgm1 rising to the selected word line WLn, the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 reaches the threshold value CD. After that, a second program voltage Vpgm2 having a constant level is applied instead of the first program voltage Vpgm1 applied to the selected word line WLn thereafter. That is, the second program voltage that is maintained constant without increasing the first program voltage Vpgm1 when the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 reaches the threshold CD. Apply (Vpgm2). Therefore, the second program voltage Vpgm2 does not have a step voltage.

이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)을 제외한 나머지 비선택된 워드라인들(WLn-2 내지 WLn-k 및 WLn+2 내지 WLn+k)에는 제9 패스전압(Vpass1)을 계속 인가한다. In this case, the ninth pass voltage Vpass1 is applied to the remaining non-selected word lines WLn-2 to WLn-k and WLn + 2 to WLn + k except for the first non-selected word lines WLn-1 and WLn + 1. Continue to apply).

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 전압 상승을 방지함으로써, 비선택된 메모리 셀들의 누설을 방지할 수 있다. 또한, 프로그램 전압을 일정 레벨에서 고정하는 동안, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 점진적으로 상승시킴으로써 선택된 메모리 셀들의 프로그램 효율 저하를 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, it is possible to prevent the program voltage from excessively increasing, and by preventing the excessive voltage increase, it is possible to prevent leakage of unselected memory cells. In addition, while the program voltage is fixed at a predetermined level, the selected memory cells are gradually increased by increasing a pass voltage applied to the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn. It is possible to prevent a decrease in program efficiency.

도 10은 본 발명의 제7 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 10 is a graph illustrating a program method according to a seventh embodiment of the present invention.

도 10 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가한다. 단, 제9 패스전압(Vpass9)은 제1 프로그램 전압(Vpgm1)의 상승률보다 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가하는 이유는, 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)으로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)과 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다. 10 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing a program voltage Vpgm. During a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. The ninth pass voltage Vpass9, which gradually rises, is also applied to WLn-k and WLn + 1 to WLn + k. However, the ninth pass voltage Vpass9 is lower than the rate of increase of the first program voltage Vpgm1. As such, the reason why the ninth pass voltage Vpass9 gradually increases to the unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k is because of the gradually increasing first program voltage. This is to prevent the unselected memory cells included in the unselected cell string ST from being erased due to Vpgm1. That is, since the program inhibit voltage Vcc is applied to the bit lines connected to the unselected cell strings, channel boosting is performed by the program inhibit voltage and the voltage applied to the word lines WLn-k to WLn + k. ) Occurs. In this case, when a voltage gradually increasing, such as the ninth pass voltage Vpass9, is applied, channel boosting may be more efficiently generated to increase the potential of the channel.

프로그램 초기에는, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(Critical voltage Difference; CD)보다 작으므로, 선택된 메모리 셀들(Fn)에 연결된 선택된 워드라인(WLn)에는 점진적으로 상승하는 프로그램 전압(Vpgm)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에는 제9 패스전압(Vpass9)을 인가한다. 임계치(CD)는, 선택된 메모리 셀(Fn)을 프로그램할 때, 제1 프로그램 전압(Vpgm1)의 영향으로 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)이 프로그램되지 않는 최대 전압차를 의미한다. 임계치(CD)는 반도체 장치에 따라 다를 수 있으므로, 반도체 장치를 테스트하여 임계치(CD)를 산출할 수 있다. 본 발명에서는, 임계치(CD)가 7.5V인 경우를 예를 들어 설명하도록 한다. In the initial stage of the program, the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 is smaller than the critical voltage CD, so that the selected word lines WLn connected to the selected memory cells Fn are gradually selected. The rising program voltage Vpgm is applied, and the ninth pass voltage Vpass9 is applied to the remaining unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k. The threshold CD may include the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn under the influence of the first program voltage Vpgm1 when the selected memory cell Fn is programmed. This means the maximum voltage difference that is not programmed. Since the threshold value CD may vary depending on the semiconductor device, the threshold value CD may be calculated by testing the semiconductor device. In the present invention, the case where the threshold value CD is 7.5V will be described by way of example.

선택된 워드라인(WLn)에 인가되는 첫 번째 제1 프로그램 전압(Vpgm1)이 12V이고 제9 패스전압(Vpass9)이 7V이면, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차는 5V이므로 임계치(CD)보다 낮다. 이러한 경우, 선택된 메모리 셀(Fn)에 인접한 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)은 제1 프로그램 전압(Vpgm1)의 영향을 받지 않으므로, 모든 비선택된 워드라인들(WLn-1 내지 WLn+k 및 WLn+1 내지 WLn+k)에 제9 패스전압(Vpass9)을 인가한다. 즉, 선택된 메모리 셀들(Fn)의 문턱전압이 목표전압에 도달하지 않고, 제1 프로그램 전압(Vpgm1)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달하기 전까지는, 제1 프로그램 전압(Vpgm1)을 인가하는 횟수에 비례하여 제1 프로그램 전압(Vpgm1) 및 제9 패스전압(Vpass9)을 점진적으로 상승시킨다. When the first first program voltage Vpgm1 applied to the selected word line WLn is 12V and the ninth pass voltage Vpass9 is 7V, the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 is 5V, lower than the threshold (CD). In this case, since the first non-selected memory cells Fn-1 and Fn + 1 adjacent to the selected memory cell Fn are not affected by the first program voltage Vpgm1, all of the unselected word lines WLn-1. To WLn + k and WLn + 1 to WLn + k), a ninth pass voltage Vpass9 is applied. That is, until the threshold voltages of the selected memory cells Fn do not reach the target voltage and the voltage difference between the first program voltage Vpgm1 and the ninth pass voltage Vpass9 reaches the threshold CD, the first program The first program voltage Vpgm1 and the ninth pass voltage Vpass9 are gradually raised in proportion to the number of times of applying the voltage Vpgm1.

선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하면, 선택된 워드라인(WLn)에 연결된 선택된 메모리 셀들의 프로그램 효율이 저하될 수 있다. 이를 보상하기 위하여, 선택된 워드라인(WLn)의 양단에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가한다. 즉, 선택된 워드라인(WLn)에 일정한 제2 프로그램 전압(Vpgm2)을 인가하더라도, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하면, 제2 패스전압(Vpass2)의 영향을 받으므로 일정한 제2 프로그램 전압(Vpgm2)에 따른 프로그램 동작의 효율 저하를 방지할 수 있다. 바람직하게는, 제2 패스전압(Vpass2)의 스텝업 전압(step up voltage)은 제1 프로그램 전압(Vpgm1)의 스텝업 전압과 동일하게 설정할 수 있다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2)도 0.5V씩 점진적으로 상승시킨다. When a constant second program voltage Vpgm2 is applied to the selected word line WLn, program efficiency of selected memory cells connected to the selected word line WLn may be reduced. To compensate for this, the second pass voltage Vpass2 gradually increases to the first unselected word lines WLn-1 and WLn + 1 adjacent to both ends of the selected word line WLn. That is, even though a constant second program voltage Vpgm2 is applied to the selected word line WLn, the second pass voltage Vpass2 gradually rising to the first non-selected word lines WLn-1 and WLn + 1 is applied. When applied, it is influenced by the second pass voltage Vpass2, thereby preventing a decrease in efficiency of program operation according to the second program voltage Vpgm2. Preferably, the step up voltage of the second pass voltage Vpass2 may be set equal to the step up voltage of the first program voltage Vpgm1. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 is gradually increased by 0.5V.

특히, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가하는 동안, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 연결된 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)과 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)의 문턱전압이 낮아질 수 있다. 이를 방지하기 위하여, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 제9 패스전압(Vpass9)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가한다. 이때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제1 및 제2 비선택 메모리 셀들(Fn-1, Fn-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 각각 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인가하던 제9 패스전압(Vpass9)의 레벨을 임계치(CD)만큼 낮춘 후, 점진적으로 상승하는 제3 패스전압(Vpass3)을 인가한다. 예를 들어, 제1 프로그램 전압(Vpgm1)의 스텝전압이 0.5V인 경우, 제2 패스전압(Vpass2) 및 제3 패스전압(Vpass3)도 0.5V씩 점진적으로 상승시킨다. In particular, while applying the second pass voltage Vpass2 gradually rising to the first unselected word lines WLn-1 and WLn + 1, the first unselected word lines WLn-1 and WLn + 1. ) And second non-selected memory cells Fn-2 and Fn + 2 adjacent to the first non-selected memory cells Fn-1 and Fn + 1 and the first non-selected memory cells Fn-1 and Fn + 1. Threshold voltage can be lowered. To prevent this, the threshold value (rather than the ninth pass voltage Vpass9 is applied to the second unselected word lines WLn-2 and WLn + 2 adjacent to the first unselected word lines WLn-1 and WLn + 1. The third pass voltage Vpass3 as low as CD) is applied. In this case, the remaining non-selected word lines WLn-3 to WLn− except for the first non-selected word lines WLn-1 and WLn + 1 and the second non-selected word lines WLn-2 and WLn + 2. The ninth pass voltage Vpass9 is continuously applied to k and WLn + 3 to WLn + k. That is, the threshold voltages of the first and second non-selected memory cells Fn-1, Fn-2, Fn + 1, and Fn + 2 are prevented from being lowered due to the gradually rising second pass voltage Vpass2. For example, the level of the ninth pass voltage Vpass9 applied to the second unselected word lines WLn-2 and WLn + 2 connected to the second unselected memory cells Fn-2 and Fn + 2 may be adjusted. After lowering by the threshold value CD, a third pass voltage Vpass3 gradually rising is applied. For example, when the step voltage of the first program voltage Vpgm1 is 0.5V, the second pass voltage Vpass2 and the third pass voltage Vpass3 are gradually increased by 0.5V.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 프로그램 전압의 상승을 방지함으로써, 비선택된 메모리 셀들의 누설을 방지할 수 있다. 또한, 일정한 레벨을 갖는 프로그램 전압을 이용하여 프로그램 동작을 수행하는 동안, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 점진적으로 상승시킴으로써 선택된 메모리 셀들의 프로그램 효율 저하를 방지할 수 있다. 이때, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 제2 패스전압(Vapss2)보다 임계치(CD)만큼 낮은 제3 패스전압(Vpass3)을 인가함으로써, 제1 및 제2 비선택 메모리 셀들(Fn-1, F-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, an excessive increase in the program voltage can be prevented, and an excessive increase in the program voltage can be prevented, thereby preventing leakage of unselected memory cells. have. In addition, while performing a program operation using a program voltage having a constant level, a pass voltage applied to the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn is gradually applied. The increase may prevent the program efficiency of the selected memory cells from decreasing. In this case, the first and second ratios are applied to the second unselected word lines WLn-2 and WLn + 2 by applying a third pass voltage Vpass3 lower than the second pass voltage Vapss2 by a threshold value CD. It is possible to prevent the threshold voltages of the selected memory cells Fn-1, F-2, Fn + 1, and Fn + 2 from lowering.

도 11은 본 발명의 제8 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 11 is a graph illustrating a program method according to an eighth embodiment of the present invention.

도 11 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가한다. 단, 제9 패스전압(Vpass9)은 제1 프로그램 전압(Vpgm1)의 상승률보다 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가하는 이유는, 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)으로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)과 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다. 11 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing the program voltage Vpgm. During a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. The ninth pass voltage Vpass9, which gradually rises, is also applied to WLn-k and WLn + 1 to WLn + k. However, the ninth pass voltage Vpass9 is lower than the rate of increase of the first program voltage Vpgm1. As such, the reason why the ninth pass voltage Vpass9 gradually increases to the unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k is because of the gradually increasing first program voltage. This is to prevent the unselected memory cells included in the unselected cell string ST from being erased due to Vpgm1. That is, since the program inhibit voltage Vcc is applied to the bit lines connected to the unselected cell strings, channel boosting is performed by the program inhibit voltage and the voltage applied to the word lines WLn-k to WLn + k. ) Occurs. In this case, when a voltage gradually increasing, such as the ninth pass voltage Vpass9, is applied, channel boosting may be more efficiently generated to increase the potential of the channel.

제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가할 때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 그 다음으로 인접한 제2 비선택 워드라인들(WLn-2 및 WLn+2)을 제외한 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다. When the second pass voltage Vpass2 gradually increases to the first unselected word lines WLn-1 and WLn + 1, the first unselected word lines WLn-1 and WLn + 1 are applied. A fourth pass voltage Vpass4 that is gradually lowered is applied to the adjacent second unselected word lines WLn-2 and WLn + 2. In this case, except for the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn and the second unselected word lines WLn-2 and WLn + 2 adjacent to the selected word line WLn. A ninth pass voltage Vpass9 is continuously applied to the unselected word lines WLn-3 to WLn-k and WLn + 3 to WLn + k.

제4 패스전압(Vpass4)은, 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)에 각각 인접한 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 인가하는 전압이다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제1 및 제2 비선택 메모리 셀들(Fn-1, Fn-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝다운 전압씩 점진적으로 하강하는 제4 패스전압(Vpass4)을 인가하는 것이다. 제4 패스전압(Vpass4)을 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에서, 선택된 메모리 셀에 연결된 워드라인에 의한 커플링비(coupling ratio)가 0.6이고, 인접한 메모리 셀에 연결된 워드라인에 의한 커플링비가 0.15인 경우, 제4 패스전압(Vpass4)의 최대 스텝다운 전압(step down voltage)은 0.5V×(0.6/0.15)=2V가 된다. 따라서, 제4 패스전압(Vpass4)의 스텝다운 전압은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다. The fourth pass voltage Vpass4 is a voltage applied to the second unselected memory cells Fn-2 and Fn + 2 adjacent to the first unselected memory cells Fn-1 and Fn + 1, respectively. That is, the threshold voltages of the first and second non-selected memory cells Fn-1, Fn-2, Fn + 1, and Fn + 2 are prevented from being lowered due to the gradually rising second pass voltage Vpass2. In order to do so, the fourth pass voltage (step down voltage) may be gradually lowered to the second unselected word lines WLn-2 and WLn + 2 connected to the second unselected memory cells Fn-2 and Fn + 2. Vpass4) is applied. The fourth pass voltage Vpass4 will be described in detail as follows. In the selected memory cell, the maximum step of the fourth pass voltage Vpass4 when the coupling ratio of the word line connected to the selected memory cell is 0.6 and the coupling ratio of the word line connected to the adjacent memory cell is 0.15. The step down voltage is 0.5V × (0.6 / 0.15) = 2V. Therefore, the step-down voltage of the fourth pass voltage Vpass4 is preferably set in a range higher than the ground voltage 0V and lower than 2V.

제2 패스전압(Vpass2)은 스텝업 전압만큼 점진적으로 상승하고, 제4 패스전압(Vpass4)은 스텝다운 전압만큼 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달하면, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD) 이상으로 너무 커지면, 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 해당 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 방지하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 스텝업 전압만큼씩 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가한다. 제1 및 제2 비선택된 워드라인들(WLn-1, WLn-2, WLn+1 및 WLn+2)에 제2 또는 제5 패스전압(Vpass2 또는 Vpass5)을 인가할 때에도, 나머지 비선택된 워드라인들(WLn-3 내지 WLn-k 및 WLn+3 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다. Since the second pass voltage Vpass2 gradually increases by the step-up voltage, and the fourth pass voltage Vpass4 gradually decreases by the step-down voltage, the second pass voltage Vpass2 and the second pass voltage Vpass2 and the first pass voltage before the program operation is completed. The voltage difference between the four pass voltages Vpass4 may reach the threshold CD. When the voltage difference between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 reaches the threshold CD, the second unselected word lines WLn-2 and WLn + to which the fourth pass voltage Vpass4 is applied. A fifth pass voltage Vpass5 that gradually rises is applied to 2). That is, when the voltage difference between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 becomes too large above the threshold CD, the corresponding memory cells Fn-1 and the second pass voltage Vpass2 gradually increase. Since the threshold voltage of Fn + 1) may be lowered, the fifth pass voltage Vpass5 gradually increases by the step-up voltage to the second unselected word lines WLn-2 and WLn + 2 to prevent this. Is authorized. When the second or fifth pass voltage Vpass2 or Vpass5 is applied to the first and second unselected word lines WLn-1, WLn-2, WLn + 1, and WLn + 2, the remaining unselected word lines The ninth pass voltage Vpass9 is continuously applied to the fields WLn-3 to WLn-k and WLn + 3 to WLn + k.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 프로그램 전압의 상승을 방지함으로써, 비선택된 메모리 셀들의 누설을 방지할 수 있다. 또한, 일정한 레벨을 갖는 프로그램 전압을 이용하여 프로그램 동작을 수행하는 동안, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 패스전압을 점진적으로 상승시킴으로써 선택된 메모리 셀들의 프로그램 효율 저하를 방지할 수 있다. 또한, 제2 및 제3 비선택 워드라인들(WLn-2, WLn-3, WLn+2 및 WLn+3)에 인가하는 패스전압을 제어함으로써, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가하는 제2 패스전압(Vpass2)으로 인한 제1 내지 제3 비선택 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압 변화를 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, an excessive increase in the program voltage can be prevented, and an excessive increase in the program voltage can be prevented, thereby preventing leakage of unselected memory cells. have. In addition, while performing a program operation using a program voltage having a constant level, a pass voltage applied to the first unselected word lines WLn-1 and WLn + 1 adjacent to the selected word line WLn is gradually applied. The increase may prevent the program efficiency of the selected memory cells from decreasing. In addition, by controlling the pass voltages applied to the second and third non-selection word lines WLn-2, WLn-3, WLn + 2 and WLn + 3, the first non-selection word lines WLn-1 and It is possible to prevent the threshold voltage change of the first to third unselected memory cells Fn-1 to Fn-3 and Fn + 1 to Fn + 3 due to the second pass voltage Vpass2 applied to WLn + 1. have.

도 12는 본 발명의 제9 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다. 12 is a graph illustrating a program method according to a ninth embodiment of the present invention.

도 12 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가한다. 단, 제9 패스전압(Vpass9)은 제1 프로그램 전압(Vpgm1)의 상승률보다 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가하는 이유는, 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)으로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 프로그램되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)과 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다. 12 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing a program voltage Vpgm. In a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. The ninth pass voltage Vpass9, which gradually rises, is also applied to WLn-k and WLn + 1 to WLn + k. However, the ninth pass voltage Vpass9 is lower than the rate of increase of the first program voltage Vpgm1. As such, the reason why the ninth pass voltage Vpass9 gradually increases to the unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k is because of the gradually increasing first program voltage. This is to prevent the unselected memory cells included in the unselected cell string ST from being programmed due to Vpgm1. That is, since the program inhibit voltage Vcc is applied to the bit lines connected to the unselected cell strings, channel boosting is performed by the program inhibit voltage and the voltage applied to the word lines WLn-k to WLn + k. ) Occurs. In this case, when a voltage gradually increasing, such as the ninth pass voltage Vpass9, is applied, channel boosting may be more efficiently generated to increase the potential of the channel.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)은 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가하고, 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 인접한 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제6 패스전압(Vpass6)을 인가한다. 즉, 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD) 이상으로 너무 커지면, 점진적으로 상승하는 제2 패스전압(Vpass2)에 의해 제1 비선택 메모리 셀들(Fn-1 및 Fn+1)의 문턱전압이 낮아질 수 있으므로, 이를 방지하기 위하여 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가하는 것이다. 선택된 워드라인(WLn)에 순차적으로 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 제2, 제5 또는 제6 패스전압들(Vpass2, Vpass5 또는 Vpass6)을 인가할 때, 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다. Since the second pass voltage Vpass2 gradually increases and the fourth pass voltage Vpass4 gradually decreases, the voltage between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 before the program operation is completed. The difference may reach the threshold CD. At this time, the fifth pass voltage Vpass5 gradually increases to the second unselected word lines WLn-2 and WLn + 2 to which the fourth pass voltage Vpass4 is applied, and the second non-selected word is applied. The sixth pass voltage Vpass6 that is gradually lowered is applied to the third unselected word lines WLn-3 and WLn + 3 adjacent to the lines WLn-2 and WLn + 2. That is, when the voltage difference between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 becomes too large above the threshold CD, the first non-selected memory cells Fn by the gradually increasing second pass voltage Vpass2. Since the threshold voltages of −1 and Fn + 1 may be lowered, a fifth pass voltage Vpass5 gradually applied to the second unselected word lines WLn-2 and WLn + 2 may be applied to prevent the threshold voltages of −1 and Fn + 1. will be. Second, fifth, or sixth pass voltages on the first to third unselected word lines WLn-1 to WLn-3 and WLn + 1 to WLn + 3 sequentially adjacent to the selected word line WLn. When applying Vpass2, Vpass5, or Vpass6, the ninth pass voltage Vpass9 is continuously applied to the remaining unselected word lines WLn-4 through WLn-k and WLn + 4 through WLn + k.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 점진적으로 낮아지는 제6 패스전압(Vpass6)을 인가하다 보면, 제6 패스전압(Vpass6)과 제9 패스전압(Vpass9) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제3 비선택 워드라인들(WLn-3 및 WLn+3) 및 제4 워드라인들(WLn-4 및 WLn+4) 간의 전압차가 더 증가하는 것을 방지하기 위하여, 제6 패스전압(Vpass6)으로 전위가 낮아진 제3 비선택된 워드라인들(WLn-3 및 WLn+3)에 점진적으로 상승하는 제10 패스전압(Vpass10)을 인가한다. 제10 패스전압(Vpass10)의 상승률은 제5 패스전압(Vpass5)의 상승률과 동일하게 한다. When the sixth pass voltage Vpass6 is gradually applied to the third non-selected word lines WLn-3 and WLn + 3, a voltage between the sixth pass voltage Vpass6 and the ninth pass voltage Vpass9 is applied. The difference may reach the threshold CD. At this time, in order to prevent the voltage difference between the third unselected word lines WLn-3 and WLn + 3 and the fourth word lines WLn-4 and WLn + 4 from increasing further, the sixth pass voltage ( A tenth pass voltage Vpass10 that is gradually increased is applied to the third unselected word lines WLn-3 and WLn + 3 having the potential lowered to Vpass6). The rate of increase of the tenth pass voltage Vpass10 is equal to the rate of increase of the fifth pass voltage Vpass5.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 프로그램 전압의 상승을 방지함으로써, 비선택된 메모리 셀들의 누설을 방지할 수 있다. 또한, 선택된 워드라인(WLn)에 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 인가하는 패스전압들을 조절함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 내지 제3 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압이 변동되는 것을 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, an excessive increase in the program voltage can be prevented, and an excessive increase in the program voltage can be prevented, thereby preventing leakage of unselected memory cells. have. In addition, by adjusting the pass voltages applied to the first to third unselected word lines WLn-1 to WLn-3 and WLn + 1 to WLn + 3 adjacent to the selected word line WLn, the selected memory cell ( During the program operation of Fn, the threshold voltages of the first to third memory cells Fn-1 to Fn-3 and Fn + 1 to Fn + 3 adjacent to the selected memory cell Fn may be prevented from changing. .

도 13은 본 발명의 제10 실시 예에 따른 프로그램 방법을 설명하기 위한 그래프이다.13 is a graph for explaining a program method according to a tenth embodiment of the present invention.

도 13 및 도 3을 참조하면, 프로그램 동작은 프로그램 전압(Vpgm)을 점진적으로 상승시키는 ISPP(Incremental Step Pulse Program) 방식으로 수행한다. 프로그램 동작 시, 선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 허용전압(접지전압)을 인가하고, 비선택된 셀 스트링들과 연결된 비트라인들에는 프로그램 금지전압(전원전압)을 인가한다. 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압이 인가된 상태에서, 선택된 워드라인(WLn)에는 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)을 인가하고, 나머지 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에도 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가한다. 단, 제9 패스전압(Vpass9)은 제1 프로그램 전압(Vpgm1)의 상승률보다 낮도록 한다. 이처럼, 비선택된 워드라인들(WLn-1 내지 WLn-k 및 WLn+1 내지 WLn+k)에 점진적으로 상승하는 제9 패스전압(Vpass9)을 인가하는 이유는, 점진적으로 상승하는 제1 프로그램 전압(Vpgm1)으로 인해 비선택된 셀 스트링(ST)에 포함된 비선택된 메모리 셀들이 소거되지 않도록 하기 위함이다. 즉, 비선택된 셀 스트링들에 연결된 비트라인들에는 프로그램 금지전압(Vcc)이 인가되므로, 프로그램 금지전압과 워드라인들(WLn-k 내지 WLn+k)에 인가된 전압에 의해서 채널 부스팅(channel boosting)이 발생한다. 이때, 제9 패스전압(Vpass9)과 같이 점진적으로 상승하는 전압을 인가하면 채널 부스팅(channel boosting)을 더욱 효율적으로 발생시켜 채널의 전위를 상승시킬 수 있다. Referring to FIGS. 13 and 3, the program operation is performed by an incremental step pulse program (ISPP) method of gradually increasing the program voltage Vpgm. During a program operation, a program allowance voltage (ground voltage) is applied to bit lines connected to selected cell strings, and a program prohibition voltage (power supply voltage) is applied to bit lines connected to unselected cell strings. In the state where the program permission voltage or the program inhibit voltage is applied to the bit lines, the first program voltage Vpgm1 that gradually rises is applied to the selected word line WLn, and the remaining unselected word lines WLn-1 through. The ninth pass voltage Vpass9, which gradually rises, is also applied to WLn-k and WLn + 1 to WLn + k. However, the ninth pass voltage Vpass9 is lower than the rate of increase of the first program voltage Vpgm1. As such, the reason why the ninth pass voltage Vpass9 gradually increases to the unselected word lines WLn-1 to WLn-k and WLn + 1 to WLn + k is because of the gradually increasing first program voltage. This is to prevent the unselected memory cells included in the unselected cell string ST from being erased due to Vpgm1. That is, since the program inhibit voltage Vcc is applied to the bit lines connected to the unselected cell strings, channel boosting is performed by the program inhibit voltage and the voltage applied to the word lines WLn-k to WLn + k. ) Occurs. In this case, when a voltage gradually increasing, such as the ninth pass voltage Vpass9, is applied, channel boosting may be more efficiently generated to increase the potential of the channel.

제1 비선택 워드라인들(WLn-1 및 WLn+1)에 점진적으로 상승하는 제2 패스전압(Vpass2)을 인가할 때, 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 순차적으로 인접한 제2 및 제3 비선택 워드라인들(WLn-2, WLn+2, WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 인가한다. 이때, 선택된 워드라인(WLn)에 인접한 제1 비선택 워드라인들(WLn-1 및 WLn+1)과 제2 및 제3 비선택 워드라인들(WLn-2, WLn+2, WLn-3 및 WLn+3)을 제외한 나머지 비선택된 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다. 즉, 점진적으로 상승하는 제2 패스전압(Vpass2)의 영향으로 제1 및 제2 비선택 메모리 셀들(Fn-1, Fn-2, Fn+1 및 Fn+2)의 문턱전압이 낮아지는 것을 방지하기 위하여, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 및 제3 비선택 워드라인들(WLn-2, WLn+2, WLn-3 및 WLn+3)에 스텝다운 전압씩 점진적으로 하강하는 제4 패스전압(Vpass4)을 인가하는 것이다. 제4 패스전압(Vpass4)을 구체적으로 설명하면 다음과 같다. 선택된 메모리 셀에서, 선택된 메모리 셀에 연결된 워드라인에 의한 커플링비(coupling ratio)가 0.6이고, 인접한 메모리 셀에 연결된 워드라인에 의한 커플링비가 0.15인 경우, 제4 패스전압(Vpass4)의 최대 스텝다운 전압(step down voltage)은 0.5V×(0.6/0.15)=2V가 된다. 따라서, 제4 패스전압(Vpass4)의 스텝다운 전압은 접지전압(0V)보다 높고 2V보다 낮은 범위에서 설정하는 것이 바람직하다. When the second pass voltage Vpass2 gradually increases to the first unselected word lines WLn-1 and WLn + 1, the first unselected word lines WLn-1 and WLn + 1 are applied. A fourth pass voltage Vpass4 that is gradually lowered is applied to sequentially adjacent second and third unselected word lines WLn-2, WLn + 2, WLn-3, and WLn + 3. In this case, the first unselected word lines WLn-1 and WLn + 1 and the second and third unselected word lines WLn-2, WLn + 2, WLn-3 and the adjacent word line WLn. The ninth pass voltage Vpass9 is continuously applied to the unselected word lines WLn-4 to WLn-k and WLn + 4 to WLn + k except for WLn + 3. That is, the threshold voltages of the first and second non-selected memory cells Fn-1, Fn-2, Fn + 1, and Fn + 2 are prevented from being lowered due to the gradually rising second pass voltage Vpass2. In order to do so, step down the second and third unselected word lines WLn-2, WLn + 2, WLn-3, and WLn + 3 connected to the second unselected memory cells Fn-2 and Fn + 2. The fourth pass voltage Vpass4 gradually decreases by voltage. The fourth pass voltage Vpass4 will be described in detail as follows. In the selected memory cell, the maximum step of the fourth pass voltage Vpass4 when the coupling ratio of the word line connected to the selected memory cell is 0.6 and the coupling ratio of the word line connected to the adjacent memory cell is 0.15. The step down voltage is 0.5V × (0.6 / 0.15) = 2V. Therefore, the step-down voltage of the fourth pass voltage Vpass4 is preferably set in a range higher than the ground voltage 0V and lower than 2V.

제2 패스전압(Vpass2)은 점진적으로 상승하고, 제4 패스전압(Vpass4)은 점진적으로 낮아지므로, 프로그램 동작이 완료되기 이전에 제2 패스전압(Vpass2)과 제4 패스전압(Vpass4) 간의 전압차가 임계치(CD)에 도달할 수 있다. 이때부터는, 제4 패스전압(Vpass4)이 인가되던 제2 비선택 워드라인들(WLn-2 및 WLn+2)에 점진적으로 상승하는 제5 패스전압(Vpass5)을 인가하고, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에는 점진적으로 낮아지는 제4 패스전압(Vpass4)을 계속 인가한다. 즉, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)은 제3 비선택 메모리 셀들(Fn-3 및 Fn+3)보다 제1 비선택 워드라인들(WLn-1 및 WLn+1)에 인가되는 제2 패스전압(Vpass2)의 영향을 더 받기 때문에, 제2 비선택 메모리 셀들(Fn-2 및 Fn+2)에 연결된 제2 비선택 워드라인들(WLn-2 및 WLn+2)의 전위를 상승시켜, 제2 패스전압(Vpass2)에 의한 영향을 보상한다. 이때, 나머지 비선택 워드라인들(WLn-4 내지 WLn-k 및 WLn+4 내지 WLn+k)에는 제9 패스전압(Vpass9)을 계속 인가한다. Since the second pass voltage Vpass2 gradually increases and the fourth pass voltage Vpass4 gradually decreases, the voltage between the second pass voltage Vpass2 and the fourth pass voltage Vpass4 before the program operation is completed. The difference may reach the threshold CD. In this case, the fifth pass voltage Vpass5 gradually increases to the second non-selection word lines WLn-2 and WLn + 2 to which the fourth pass voltage Vpass4 is applied, and the third non-selection word is applied. The fourth pass voltage Vpass4 gradually decreases to the lines WLn-3 and WLn + 3. That is, the second non-selected memory cells Fn-2 and Fn + 2 have first non-selected word lines WLn-1 and WLn + 1 than the third non-selected memory cells Fn-3 and Fn + 3. The second unselected word lines WLn-2 and WLn + 2 connected to the second unselected memory cells Fn-2 and Fn + 2 because they are further affected by the second pass voltage Vpass2 applied to them. The potential of is raised to compensate for the influence of the second pass voltage Vpass2. At this time, the ninth pass voltage Vpass9 is continuously applied to the remaining unselected word lines WLn-4 to WLn-k and WLn + 4 to WLn + k.

제3 비선택 워드라인들(WLn-3 및 WLn+3)에 인가하는 제4 패스전압(Vpass4)이 낮아져서 제9 패스전압(Vpass9)과의 전압차가 임계치(CD)에 도달하면, 제3 비선택 워드라인들(WLn-3 및 WLn+3)에 점진적으로 상승하는 제11 패스전압(Vpass11)을 인가한다. 제11 패스전압(Vpass11)은 제9 패스전압(Vpass9)의 상승률과 동일하게 한다. When the fourth pass voltage Vpass4 applied to the third non-selected word lines WLn-3 and WLn + 3 is lowered and the voltage difference with the ninth pass voltage Vpass9 reaches the threshold value CD, the third ratio. An eleventh pass voltage Vpass11 that is gradually increased is applied to the select word lines WLn-3 and WLn + 3. The eleventh pass voltage Vpass11 is equal to the rate of increase of the ninth pass voltage Vpass9.

이처럼, 선택된 워드라인(WLn)에 인가하는 프로그램 전압의 최대치를 낮춤으로써 프로그램 전압이 과도하게 상승하는 것을 방지할 수 있고, 과도한 프로그램 전압의 상승을 방지함으로써, 비선택된 메모리 셀들의 누설 전류의 발생을 방지할 수 있다. 또한, 선택된 워드라인(WLn)에 인접한 제1 내지 제3 비선택 워드라인들(WLn-1 내지 WLn-3 및 WLn+1 내지 WLn+3)에 인가하는 패스전압들을 조절함으로써, 선택된 메모리 셀(Fn)의 프로그램 동작 시, 선택된 메모리 셀(Fn)에 인접한 제1 내지 제3 메모리 셀들(Fn-1 내지 Fn-3 및 Fn+1 내지 Fn+3)의 문턱전압이 변동되는 것을 방지할 수 있다.
As such, by lowering the maximum value of the program voltage applied to the selected word line WLn, it is possible to prevent the program voltage from excessively increasing and to prevent the excessive program voltage from rising, thereby preventing the occurrence of leakage current of the unselected memory cells. It can prevent. In addition, by adjusting the pass voltages applied to the first to third unselected word lines WLn-1 to WLn-3 and WLn + 1 to WLn + 3 adjacent to the selected word line WLn, the selected memory cell ( During the program operation of Fn, the threshold voltages of the first to third memory cells Fn-1 to Fn-3 and Fn + 1 to Fn + 3 adjacent to the selected memory cell Fn may be prevented from changing. .

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention.

110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼그룹 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단회로
Fn: 선택된 메모리 셀 Fn-1, Fn+1: 제1 비선택 메모리 셀
Fn-2, Fn+2: 제2 비선택 메모리 셀 Fn-3, Fn+3: 제3 비선택 메모리 셀
WLn: 선택된 워드라인 WLn-1, WLn+1: 제1 비선택 워드라인
WLn-2, WLn+2: 제2 비선택 워드라인 WLn-3, WLn+3: 제3 비선택 워드라인
Vpgm: 프로그램 전압 Vpass: 패스전압110: memory cell array 120: control circuit
130: voltage generation circuit 140: low decoder
150: page buffer group 160: column selection circuit
170: input / output circuit 180: pass / fail determination circuit
Fn: selected memory cell Fn-1, Fn + 1: first non-selected memory cell
Fn-2, Fn + 2: second non-selected memory cell Fn-3, Fn + 3: third non-selected memory cell
WLn: selected word line WLn-1, WLn + 1: first unselected word line
WLn-2, WLn + 2: second unselected wordline WLn-3, WLn + 3: third unselected wordline
Vpgm: Program Voltage Vpass: Pass Voltage

Claims

Programming the selected memory cells by applying a gradually rising first program voltage to the selected word line and applying a constant first pass voltage to the remaining unselected word lines; And
When the voltage difference between the first program voltage and the first pass voltage reaches a threshold, a constant second program voltage is applied to the selected word line, and is gradually applied to the first unselected word lines adjacent to the selected word line. Programming the selected memory cells while applying a rising second pass voltage.

The method of claim 1,
When the second pass voltage is applied to the first unselected word lines,
And performing a program operation while applying a third pass voltage having the potentials of the second unselected word lines adjacent to the first non-selected word lines respectively lowered by the threshold value than the first pass voltage. How it works.

The method of claim 2,
And the third pass voltage gradually increases in proportion to the second pass voltage.

The method of claim 1,
When the second pass voltage is applied to the first unselected word lines,
Applying a fourth pass voltage that is gradually lowered to second unselected wordlines adjacent to the first unselected wordlines; And
If the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold, applying a fifth pass voltage gradually increasing in proportion to the second pass voltage to second unselected word lines. Method of operation of a semiconductor device comprising.

5. The method of claim 4,
When the fifth pass voltage is applied to the second unselected word lines,
Applying a sixth pass voltage that is gradually lowered to third unselected word lines adjacent to the second unselected word lines, respectively; And
And applying a seventh pass voltage to the second unselected word lines when the voltage difference between the sixth pass voltage and the first pass voltage reaches the threshold.

The method of claim 1,
When the second pass voltage is applied to the first unselected word lines,
Applying a fourth pass voltage that is gradually lowered to second and third non-selected word lines sequentially adjacent to the first non-selected word lines; And
When the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold, a fifth pass voltage gradually increasing in proportion to the second pass voltage is applied to the second unselected word lines, and the second pass voltage is applied. And further applying the fourth pass voltage to the unselected word lines until the voltage difference with the first pass voltage reaches the threshold.

The method according to claim 6,
And applying a constant eighth pass voltage to the second non-selected word lines when the voltage difference between the fourth pass voltage applied to the third non-selected word lines and the first pass voltage reaches the threshold. Method of operation.

The selected word line is applied with a first program voltage that gradually increases by a first step voltage, and the remaining unselected word lines are applied with a ninth pass voltage that gradually rises to a level lower than the first program voltage. Programming selected memory cells connected to a word line; And
During programming of the selected memory cells, if a voltage difference between the first program voltage and the ninth pass voltage reaches a threshold, a second program voltage is applied to the selected word line, and the second word adjacent to the selected word line is applied. And programming the selected memory cells while applying a second pass voltage that gradually increases by the first step voltage to unselected word lines.

9. The method of claim 8,
When the second pass voltage is applied to the first unselected word lines,
And applying a third pass voltage lowering the potential of second non-selected word lines adjacent to the first non-selected word lines, respectively, by the threshold value, than the ninth pass voltage.

10. The method of claim 9,
And the third pass voltage gradually increases in proportion to the second pass voltage.

9. The method of claim 8,
When the second pass voltage is applied to the first unselected word lines,
Applying a fourth pass voltage that is gradually lowered to second unselected word lines adjacent to the first unselected word lines, respectively; And
If the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold, applying a fifth pass voltage gradually increasing in proportion to the second pass voltage to second unselected word lines. Method of operation of a semiconductor device comprising.

The method of claim 11,
When the fifth pass voltage is applied to the second unselected word lines,
Applying a sixth pass voltage that is gradually lowered to third unselected word lines adjacent to the second unselected word lines, respectively; And
When the voltage difference between the sixth pass voltage and the ninth pass voltage reaches the threshold, applying a tenth pass voltage gradually increasing in proportion to the ninth pass voltage to the third unselected word lines. A method of operating a semiconductor device further comprising.

9. The method of claim 8,
When the second pass voltage is applied to the first unselected word lines,
Applying a fourth pass voltage that is gradually lowered to second and third non-selected word lines sequentially adjacent to the first non-selected word lines; And
When the voltage difference between the fourth pass voltage and the second pass voltage reaches the threshold, a fifth pass voltage gradually increasing in proportion to the second pass voltage is applied to the second unselected word lines, and the second pass voltage is applied. And applying the fourth pass voltage to the non-selected word lines until the voltage difference with the ninth pass voltage reaches the threshold.

The method of claim 13,
When the voltage difference between the fourth pass voltage and the ninth pass voltage applied to the third unselected word lines reaches the threshold, the third unselected word lines are gradually increased in proportion to the ninth pass voltage. An operating method of a semiconductor device applying a rising eleventh pass voltage.