KR20120094710A

KR20120094710A - 불휘발성 메모리 장치 및 그것의 읽기 방법

Info

Publication number: KR20120094710A
Application number: KR1020110014143A
Authority: KR
Inventors: 윤은진; 강상철
Original assignee: 삼성전자주식회사
Priority date: 2011-02-17
Filing date: 2011-02-17
Publication date: 2012-08-27
Anticipated expiration: 2031-02-17
Also published as: US8811087B2; US20120213004A1; KR101875142B1; US20140321209A1; US9437313B2

Abstract

본 발명은 불휘발성 메모리 장치 및 그 읽기 방법에 대하여 개시된다. 불휘발성 메모리 장치는, 페이지별(워드라인별)로 감소 또는 증가된 메모리 셀의 문턱 전압을 보상하기 위하여, 메모리 셀에 대한 읽기 전압과 비트라인 연결 신호의 전압 레벨을 변화시킨다. 읽기 동작시, 스트링 선택 트랜지스터에 가깝게 배치된 메모리 셀의 워드라인에 인가되는 읽기 전압은, 접지 선택 트랜지스터에 가깝게 배치된 메모리 셀의 워드라인에 인가되는 읽기 전압 보다 낮게 설정된다. 스트링 선택 트랜지스터에 가깝게 배치된 메모리 셀의 읽기 동작시 비트라인 연결 신호의 전압 레벨은, 접지 선택 트랜지스터에 가깝게 배치된 메모리 셀의 읽기 동작시 비트라인 연결 신호의 전압 레벨 보다 높게 설정된다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법 {Non-volatile memory device and read method thereof}

본 발명은 불휘발성 메모리 장치에 관한 것으로, 특히 불휘발성 메모리 장치의 읽기 방법에 관한 것이다.

반도체 메모리 장치는 다양한 전자 기기에 폭넓게 사용되고 있다. 예를 들어, 불휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용되고 있다. 가장 폭 넓게 사용되고 있는 불휘발성 반도체 메모리로는 플래쉬 메모리 장치가 있다.

플래쉬 메모리 장치에서, 메모리 셀은 셀 트랜지스터의 문턱 전압에 따라서 삭제된 상태를 갖거나 프로그램된 상태를 갖는다. 메모리 셀의 문턱 전압은 플로팅 게이트에 저장된 전자의 양에 따라 결정된다. 플로팅 게이트에 저장된 전자가 많을수록 문턱 전압이 높아진다. 플로팅 게이트에 저장된 전자는 여러 가지 원인에 의해 누설되거나 증가될 수 있다. 플로팅 게이트에 저장된 전자가 누설되거나 증가되면, 메모리 셀의 문턱 전압이 감소하거나 증가한다. 문턱 전압의 감소나 증가는 읽기 오류를 유발하여 결국 플래쉬 메모리 장치의 신뢰성을 저하시킨다.

본 발명이 이루고자하는 기술적 과제는 메모리 셀의 문턱 전압 변화를 보상함으로서 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.

본 발명의 일실시예에 따른 불휘발성 메모리 장치는, 비트라인에 연결되는 스트링 선택 트랜지스터와 소스 라인에 연결되는 접지 선택 트랜지스터 사이에 직렬로 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 읽기 동작 시에 복수의 메모리 셀들 중에서 선택 메모리 셀의 워드라인으로 읽기 전압을 제공하는 전압 발생부를 포함하고, 스트링 선택 트랜지스터와의 인접 여부에 따라 선택 메모리 셀의 읽기 전압의 레벨이 다르게 설정된다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 스트링 선택 트랜지스터에 인접한 선택 메모리 셀의 읽기 전압의 레벨을 접지 선택 트랜지스터에 인접한 선택 메모리 셀의 읽기 전압의 레벨보다 낮게 설정할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 스트링 선택 트랜지스터에 인접한 선택 메모리 셀의 읽기 전압을 기준으로, 접지 선택 트랜지스터 쪽을 향해 배치되는 나머지 메모리 셀들의 읽기 전압을 정해진 전압 단계만큼 증가된 전압 레벨로 설정할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 메모리 셀들에 연결되는 워드라인들이 적어도 2개 이상의 그룹들로 분류되고, 각각의 그룹의 워드라인에 인가되는 읽기 전압은 서로 다르게 설정할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 각각의 그룹의 워드라인에 인가되는 읽기 전압의 레벨이 스트링 선택 트랜지스터에 인접하게 배치된 하나의 그룹으로부터 접지 선택 트랜지스터에 인접하게 배치된 하나의 그룹을 향하여, 증가할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 읽기 동작 시에, 비트라인 연결 신호에 응답하여 비트라인으로 프리차아지 전압을 인가한 후 비트라인의 레벨을 센싱하는 페이지 버퍼를 더 포함할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 스트링 선택 트랜지스터에 인접한 선택 메모리 셀의 비트라인 연결 신호의 전압 레벨을 접지 선택 트랜지스터에 인접한 선택 메모리 셀에 대한 비트라인 연결 신호의 전압 레벨보다 높게 설정할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 비트라인 연결 신호의 전압 레벨이 스트링 선택 트랜지스터에 인접한 선택 메모리 셀로부터 접지 선택 트랜지스터에 인접한 선택 메모리 셀을 향하여, 정해진 전압 단계만큼 감소할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 메모리 셀들에 연결되는 워드라인들이 적어도 2개 이상의 그룹들로 분류되고, 각각의 그룹에 대하여 비트라인 연결 신호의 전압 레벨이 서로 다르게 설정할 수 있다.

본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 각각의 그룹에 대한 비트라인 연결 신호의 전압 레벨이 스트링 선택 트랜지스터에 인접하게 배치된 하나의 그룹으로부터 접지 선택 트랜지스터에 인접하게 배치된 하나의 그룹을 향하여, 감소할 수 있다.

본 발명의 다른 일면에 따른 불휘발성 메모리 장치의 읽기 방법은, 읽기 명령과 함께 수신되는 어드레스에 응답하여 해당되는 블락 및 페이지의 프로그램/삭제 횟수를 확인하는 단계와, 해당 페이지별로 읽기 전압을 조정하여 읽기 동작을 수행하는 단계를 포함하고, 스트링 선택 트랜지스터와의 인접 여부에 따라 페이지의 읽기 전압의 레벨을 달리한다.

상술한 본 발명의 불휘발성 메모리 장치는, 읽기 동작 시 페이지별(워드라인별) 문턱 전압 변화에 따라 읽기 전압과 비트라인 연결 신호의 전압 레벨을 변화시킨다. 이에 따라, 페이지별로 감소 또는 증가된 메모리 셀의 문턱 전압이 보상되어 불휘발성 메모리 장치의 신뢰성이 향상된다.

도 1은 본 발명의 일실시예에 따른 불휘발성 메모리 장치를 설명하는 블락 다이어그램이다.
도 2는 도 1에 도시된 메모리 셀 어레이와 칼럼 제어부의 구성을 설명하는 도면이다.
도 3은 도 2의 칼럼 제어부 내 페이지 버퍼를 설명하는 도면이다.
도 4는 도 2의 메모리 셀을 설명하는 단면도이다.
도 5는 싱글 레벨 셀의 문턱 전압 분포를 설명하는 도면이다.
도 6은 도 1의 낸드 스트링에 포함되는 메모리 셀들의 문턱 전압 시프트를 설명하는 도면이다.
도 7 및 도 8은 그룹화된 페이지별로 인가되는 읽기 전압의 태양을 보여주는 도면들이다.
도 9는 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하는 제1 예의 플로우챠트이다.
도 10은 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하는 제2 예의 플로우챠트이다.
도 11은 도 9 또는 도 10의 읽기 방법에 의해 얻어지는 메모리 셀의 문턱 전압 산포를 보여주는 도면이다.
도 12는 본 발명의 불휘발성 메모리 장치를 포함하는 전자 시스템의 응용 예를 나타내는 블록도이다.
도 13은 본 발명에 따른 불휘발성 메모리 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 14는 본 발명에 따른 불휘발성 메모리 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 포함한 컴퓨터 시스템을 보여준다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 명세서에서 설명되는 하나 이상의 실시예를 구현하기 위하여 사용될 수 있는 불휘발성 메모리 장치의 일실시예를 도시한 블락 다이어그램이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 제어부(120), 칼럼 제어부(130), 데이터 입출력부(140), 제어 로직부(150), 그리고 전압 발생부(160)를 포함한다.

로우 제어부(120)는 메모리 셀 어레이(110)의 워드라인들(WLs)에 연결되어 워드라인들(WLs) 중 하나를 선택하고, 선택된 워드라인에 프로그램 동작, 읽기 동작, 또는 소거 동작을 위해 필요한 전압을 인가한다.

칼럼 제어부(130)는 메모리 셀 어레이(110)의 비트라인들(BLs)에 연결되어, 메모리 셀 내에 저장된 데이터를 판독하고, 프로그램 동작 중에 메모리 셀의 상태를 판단하고, 기입 제어 전압을 비트라인을 통해서 메모리 셀에 저장함으로써 데이터를 메모리 셀 어레이(110)의 메모리 셀에 기입한다. 칼럼 제어부(130)는 이후에 설명될, 각 비트라인과 연결되는 읽기/쓰기 회로를 포함한다. 읽기/쓰기 회로는 페이지 버퍼 또는 감지 증폭기를 더 포함할 수 있다.

로우 제어부(120) 및 칼럼 제어부(130)는 어드레스(ADDR)에 대응되는 워드라인 및 비트라인을 선택하기 위한 어드레스 디코더(미도시)를 포함할 수 있다. 어드레스 디코더는 외부의 호스트(10)로부터 어드레스(ADDR)를 제공받는다. 어드레스 디코더는 어드레스(ADDR) 중 행 어드레스를 디코딩하여 워드라인을 선택한다. 어드레스 디코더는 어드레스(ADDR) 중 열 어드레스를 디코딩하여 비트라인을 선택한다.

데이터 입출력부(140)는 제어 로직부(150)의 제어에 응답하여 동작한다. 데이터 입출력부(140)는 불휘발성 메모리 장치(100) 외부의 호스트(10)와 데이터(DATA)를 교환한다. 데이터 입출력부(140)는 호스트(10)로부터 전달되는 데이터(DATA)를 칼럼 제어부(130) 내 페이지 버퍼로 전달한다. 데이터 입출력부(140)는 칼럼 제어부(130)로부터 전달되는 데이터(DATA)를 호스트(10)에 전달한다. 데이터 입출력부(140)는 데이터 버퍼 등으로 구성될 수 있다. 호스트(10)는 불휘발성 메모리 장치(100)의 읽기 동작 중 에러가 발생한 경우 ECC 회로(11)를 이용하여 에러를 정정한다.

제어 로직부(150)는 호스트(10)로부터 전달되는 명령어(CMD) 및 어드레스(ADDR)에 응답하여 프로그램 동작이나 읽기 동작을 제어한다. 제어 로직부(150)는 읽기 명령어와 함께 수신된 어드레스에 응답하여 해당 블락 및 페이지의 프로그램/삭제(P/E) 사이클 횟수를 확인한다. 해당 블락 및 페이지의 P/E 사이클 횟수가 많을수록, 메모리 셀의 문턱 전압 시프트가 일어날 수 있다. 제어 로직부(150)는, 읽기 동작시 메모리 셀의 문턱 전압 시프트를 보상하기 위하여, 선택된 메모리 셀의 워드라인 즉, 해당 페이지별로 읽기 전압(Vr)을 조정한다. 또한, 제어 로직부(150)는 읽기 동작 중에 비트라인과 칼럼 제어부(130) 내 페이지 버퍼를 연결시키는 비트라인 연결 신호(BLSHF)를 변경시킨다. 비트라인 연결 신호(BLSHF)는 해당 페이지별로 그 전압 레벨이 변경된다.

전압 발생부(160)는 읽기 동작시 해당 페이지별로 조정된 읽기 전압(Vr)을 발생한다. 예컨대, 각 페이지 마다 정해진 전압 단계 만큼 증가된 읽기 전압을 발생할 수 있다. 소정의 페이지를 그루핑(grouping)하여, 각 그룹 마다 정해진 전압 단계 만큼 증가된 읽기 전압을 발생할 수 있다. 각 페이지별 또는 각 그룹별 읽기 전압의 태양은 이 후의 도 7 및 도 8에서 구체적으로 설명될 것이다.

도 2는 도 1에 도시된 메모리 셀 어레이(110)와 칼럼 제어부(130)의 구성을 설명하는 도면이다. 도 2를 참조하면, 메모리 셀 어레이(110)에는 다수의 낸드 스트링들(112)이 배열된다. 낸드 스트링(112)은 예컨대, 직렬 연결된 64개의 메모리 셀들(MC), 스트링 선택 트랜지스터(SST, 220) 그리고 접지 선택 트랜지스터(GST, 230)로 구성된다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 접속되고, 스트링 선택 트랜지스터(SST)는 비트라인(BL0)에 접속된다. 각각의 로우에 배열된 메모리 셀(MC)의 제어 게이트는 워드라인(WL0, WL1, … , WL62, WL63)에 접속된다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)에 접속된다. 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(SSL)에 접속된다.

도 2에서 낸드 스트링(112) 내에 64개의 메모리 셀들(MC)이 배치되어 있는 것을 도시하고 있지만, 64개의 메모리 셀들을 사용하는 것은 단지 일예로서 제공된 것이다. 낸드 스트링(112)는 64개 보다 적은 메모리 셀(MC)을 구비하거나 64개 보다 많은 메모리 셀들(MC)을 구비할 수 있다. 예를 들어, 낸드 스트링은 8개의 메모리 셀들, 16개의 메모리 셀들, 32 개의 메모리 셀들 등등을 포함할 수 있다. 본 명세서에서는 낸드 스트링 내의 메모리 셀의 개수를 특별히 한정하지 않는다.

메모리 셀 어레이(110)는 점선으로 도시된 바와 같이 다수의 블록들(114)을 포함한다. 각각의 블록(114)은 다수의 낸드 스트링들로 구성된다. 메모리 셀 어레이(110)에서 데이터는 블록(114) 단위로 소거된다. 매 비트라인마다 배열되며 단일의 워드라인에 접속되는 다수의 메모리 셀들(점선에 의해 둘러싸인 메모리 셀)은 하나의 페이지(116)를 구성한다. 페이지(116)는 데이터 기록 또는 판독의 단위가 된다.

칼럼 제어부(130)는 다수의 페이지 버퍼들(132)을 포함한다. 개별적인 비트라인(BL0, BL1, BL2, … , BL8k-1, BL8k)은 페이지 버퍼(132)에 일대일 대응 방식으로 접속된다. 이렇게 비트라인(BL0, BL1, … , BL8k-1, BL8k)마다 페이지 버퍼(132)가 연결되는 구조를 ABL(All Bit Line) 구조라고 부른다. 어드레스 신호(YA0, YA1, YA2, … , YA8k-1, YA8k)는 개별적인 페이지 버퍼(132)에 일대일 대응 방식으로 접속된다.

도 3은 도 2의 칼럼 제어부 내 페이지 버퍼를 설명하는 도면이다. 도 3을 참조하면, 페이지 버퍼(132)는 센싱 노드(NSEN), 비트라인 연결부(400), 래치부(410), 래치 전송부(420), 래치 드라이빙부(425), 센싱 응답부(430), 출력 드라이빙부(440), 버퍼 선택부(450), 프리차아지부(460) 및 데이터 출력 라인(IDOUT0)를 포함한다.

비트라인 연결부(400)는 비트라인 연결 신호(BLSHF)에 응답하여 비트라인(BL0)과 센싱 노드(NSEN)의 연결을 제어한다. 비트라인 연결부(400)는 비트라인 연결 트랜지스터(400a)를 사용하여 구현될 수 있다. 비트라인 연결 트랜지스터(400a)는 비트라인 연결 신호(BLSHF)에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 비트라인 연결 신호(BLSHF)의 전압 레벨에 응답하여 비트라인(BL0)의 전압 레벨을 조절할 수 있다. 또한, 비트라인 연결 트랜지스터(400a)는 비트라인 연결 신호(BLSHF)의 활성화 구간에 응답하여 비트라인(BL0)의 전압 레벨을 조절할 수 있다.

래치부(410)는 비트라인(BL0)의 데이터에 대응하는 데이터를 저장하는 래치 노드(NLAT)를 포함한다. 래치 드라이빙부(425)는 소정의 래치 드라이빙 전압을 제공하기 위하여, 버퍼 선택 어드레스(Yp0)에 응답하여 인에이블된다. 본 실시예에서는 래치 드라이빙 전압은 접지 전압(VSS)이고, 래치 전송부(420)로 제공되는 제1 및 제2 내부 입력 라인들(IDIO, nIDIO) 상의 데이터에 독립적이다. 래치 드라이빙부(425)는 래치 드라이빙 트랜지스터(425a)를 포함할 수 있다. 래치 드라이빙 트랜지스터(425a)는 버퍼 선택 어드레스(Yp0)에 응답하여 게이팅되며, 접지 전압(VSS)이 소스 단자에 연결되는 엔모스 트랜지스터일 수 있다.

래치 전송부(420)는 제1 및 제2 래치 전송 트랜지스터(420a, 420b)를 포함한다. 제1 래치 전송 트랜지스터(420a)는 제1 내부 입력 라인(IDIO)에 응답하여 래치 드라이빙 트랜지스터(425a)로부터 제공되는 래치 드라이빙 전압을 래치부(410)의 노드(410a)로 제공한다. 제1 래치 전송 트랜지스터(420a)는 래치 드라이빙 트랜지스터(425a)에 연결되며, 제1 내부 입력 라인(IDIO) 상의 데이터에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 버퍼 선택 어드레스(Yp0)가 논리 "H" 상태에 있을 때, 논리 "H" 상태의 데이터가 데이터가 제1 내부 입력 라인(IDIO)에 인가되면, 제1 래치 전송 트랜지스터(420a)는 접지 전압(VSS)을 래치부(410)의 노드(N410a)로 제공한다.

제2 래치 전송 트랜지스터(420b)는 제2 내부 입력 라인(nIDIO)에 응답하여 래치 드라이빙 트랜지스터(425a)로부터 제공되는 래치 드라이빙 전압을 래치부(410)의 래치 노드(nLAT)로 제공한다. 제2 래치 전송 트랜지스터(420b)는 래치 드라이빙 트랜지스터(425a)에 연결되며, 제2 내부 입력 라인(nIDIO) 상의 데이터에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 버퍼 선택 어드레스(Yp0)가 논리 "H" 상태에 있을 때, 논리 "H" 상태의 데이터가 데이터가 제2 내부 입력 라인(nIDIO)에 인가되면, 제2 래치 전송 트랜지스터(420b)는 접지 전압(VSS)을 래치부(410)의 래치 노드(NLAT)로 제공한다.

본 실시예에서는 제1 래치 전송 트랜지스터(420a)가 턴 온될 때, 논리 "H"의 데이터가 래치 노드(NLAT)에 저장된다. 반면에, 제2 래치 전송 트랜지스터(420b)가 턴 온될 때, 논리 "L"의 데이터가 래치 노드(NLAT)에 저장된다.

센싱 응답부(430)는 센싱 응답 전압을 래치 전송부(420)로 전송하기 위하여, 센싱 노드(NSEN)에 의해 구동되며 래치 노드(NLAT)에 저장되는 데이터를 제어한다. 바람직하기로, 센싱 응답 전압은 접지 전압이다. 센싱 응답부(430)는 센싱 응답 트랜지스터(430a)와 출력 센싱 트랜지스터(430b)를 포함한다.

센싱 응답 트랜지스터(430a)는 센싱 노드(NSEN) 상의 데이터에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 출력 센싱 트랜지스터(430b)는 센싱 응답 트랜지스터(430a)와 직렬로 연결되는 엔모스 트랜지스터일 수 있으며, 접지 전압(VSS)이 그 소스 단자에 연결된다. 센싱 응답 트랜지스터(430a)가 턴 온 될 때, 출력 센싱 트랜지스터(430b)는 센싱 응답 전압을 래치 전송부(420)를 통하여 래치부(410)로 제공하도록 독출 래치 신호(LCH)에 응답한다. 래치 노드(NLAT)는 센싱 응답 전압에 응답하여 센싱 노드(NSEN)에 대응하는 데이터를 저장한다.

프리차아지부(460)는 센싱 노드(NSEN)를 소정의 프리차아지 전압으로 프리차아지시킨다. 본 실시에에서는, 프리차아지 전압이 전원 전압(Vdd)이고, 프리차아지부(460)는 프리차아지 트랜지스터(460a)를 포함한다. 프리차아지 트랜지스터(460a)는 전원 전압(Vdd)에 연결되는 소스 단자를 갖는 피모스 트랜지스터일 수 있으며, 프리차아지 신호(/PLOAD)에 응답하여 게이팅된다.

출력 드라이빙부(440)는 버퍼 선택 어드레스(Yp0)에 응답하여 인에이블된다. 출력 드라이빙부(440)는, 인에이블될 때, 래치 노드(NLAT)에 저장된 데이터에 응답하여 데이터 출력 라인(IDOUT0)을 소정의 드라이브 전압으로 구동한다. 출력 드라이빙부(440)는 제1 출력 드라이빙 트랜지스터(440a)와 제2 출력 드라이빙 트랜지스터(440b)를 포함한다.

제1 출력 드라이빙 트랜지스터(440a)는 래치부(410)의 래치 노드(NLAT) 상에 저장된 데이터에 의해 게이팅된다. 래치부(410)의 래치 노드(NLAT) 상에 저장된 데이터가 논리 "H"일 때, 제1 출력 드라이빙 트랜지스터(440a)는 턴 온된다. 제2 출력 드라이빙 트랜지스터(440b)는 제1 출력 드라이빙 트랜지스터(440a)와 직렬로 연결된다. 제2 출력 드라이빙 트랜지스터(440b)는, 출력 데이터 라인(IDOUT0)을 드라이브 전압으로 구동하기 위하여, 버퍼 선택 어드레스(Yp0)에 응답하여 게이팅된다. 본 실시예에서는, 드라이브 전압은 제1 출력 드라이빙 트랜지스터(440a)의 소스 단자에 연결되는 접지 전압(VSS)이다. 이에 따라, 래치 노드(NLAT)에 저장된 데이터가 논리 "H" 상태 일 때, 출력 데이터 라인(IDOUT0)은 버퍼 선택 어드레스(Yp0)가 논리 "H" 상태로 천이됨에 응답하여 접지 전압(VSS)으로 구동된다.

버퍼 선택부(450)는 래치 노드(NLAT)와 센싱 노드(NSEN)와의 연결을 제어한다. 버퍼 선택부(450)는 버퍼 선택 트랜지스터(450a)를 포함한다. 버퍼 선택 트랜지스터(450a)는 버퍼 선택 신호(PBLST)에 응답하여 게이팅되는 엔모스 트랜지스터일 수 있다. 버퍼 선택 신호(PBLST)의 전압 레벨이 논리 "H" 상태로 변화될 때 래치 노드(NLAT) 상의 데이터는 버퍼 선택 트랜지스터(450a)를 통하여 센싱 노드(NSEN)로 전송되며, 나아가 비트라인(BL0)으로 전송된다.

도 4는 도 2의 메모리 셀(MC)을 보여주는 단면도이다. 도 4를 참조하면, 소스(S) 및 드레인(D)은 채널 영역(340)을 사이에 두고 반도체 기판(300)에 형성된다. 플로팅 게이트(FG)는 얇은 절연막을 사이에 두고 채널 영역(340) 위에 형성된다. 제어 게이트(CG)는 절연막을 사이에 두고 플로팅 게이트(FG) 위에 형성된다. 소스(S), 드레인(D), 플로팅 게이트(FG), 제어 게이트(CG), 그리고 반도체 기판(300)에는 프로그램 동작, 소거 동작, 그리고 읽기 동작에 필요한 전압들이 인가된다.

메모리 셀(MC)은 아날로그 또는 디지털 데이터를 저장할 수 있다. 1 비트의 디지털 데이터를 저장하는 경우, 메모리 셀(MC)은 싱글 레벨 메모리 셀로 언급된다. 1 비트의 디지털 데이터를 저장할 때, 메모리 셀의 문턱 전압의 범위는, 도 5에 도시된 바와 같이, 논리 데이터 "1" 및 "0"이 할당되는 2개의 범위로 분할된다. 메모리 셀(MC)이 삭제된 후의 문턱 전압은 네가티브이고, 논리 "1"로서 정의된다. 프로그래밍 후의 문턱 전압은 포지티브이고, 논리 "0"으로서 정의된다. 문턱 전압이 네가티브이고, 0V를 제어 게이트에 인가함으로써 판독을 시도할 때, 메모리 셀은 온 상태로 되어 논리 "1"이 저장되어 있음을 나타낸다. 문턱 전압이 포지티브이고, 0V를 제어 게이트에 인가함으로써 판독을 시도할 때, 메모리 셀은 온 상태로 되지 않아서, 즉 오프 상태여서 논리 "0"이 저장되어 있음을 나타낸다.

도 6은 도 1의 낸드 스트링(112)에 포함되는 메모리 셀들의 문턱 전압 시프트를 설명하는 도면이다. 도 6에서, 스트링 선택 트랜지스터(220)와 접지 선택 트랜지스터(230) 사이에 직렬로 연결된 메모리 셀들(221-228)이 논리 데이터 "0"으로 프로그램되었다고 가정한다. 프로그램 후에, 메모리 셀들(221-228)의 문턱 전압이 균등하게 된다고 가정하더라도, 문턱 전압의 시프트가 일어날 수 있다.

문턱 전압을 시프트시키는 요인으로는, 온도의 변화, 공정의 변화, 메모리 셀의 프로그램 디스터브(program disturb), 읽기 디스터브(read disturb), 소거 디스터브(erase disturb) 등을 예로 들 수 있다. 이 뿐 아니라, 메모리 셀(221-228)의 플로팅 게이트에 주입된 전하의 손실(charge loss)에 의해 문턱 전압이 시프트될 수 있다. 그리고, 실질적으로 메모리 셀(221-228)의 문턱 전압이 변하지 않더라도, 주변의 전압 발생기(160, 도 1)나 워드라인으로 고전압을 제공하는 고전압 스위치와 같은 회로들의 특성 변화에 따라 센싱되는 메모리 셀(221-228)의 문턱 전압이 변동된 것으로 보여질 수 있다. 메모리 셀(221-228)의 문턱 전압의 시프트는 메모리 셀(221-228)의 문턱 전압의 실질적인 시프트 이외에 주변 회로들의 특성 변화에 따른 측정치의 변동에 의해서도 일어날 수 있다.

메모리 셀들(221-228)을 논리 데이터 "0"으로 프로그램한 이후에, 스트링 선택 트랜지스터(220)에 가깝게 배치되는 메모리 셀(221)의 문턱 전압은 문턱 전압 분포(601)에 대응하고, 메모리 셀(222)의 문턱 전압은 문턱 전압 분포(602)에 대응한다. 메모리 셀(223)의 문턱 전압은 문턱 전압 분포(603)에 대응하고, 메모리 셀(224)의 문턱 전압은 문턱 전압 분포(604)에 대응하고, 메모리 셀(225)의 문턱 전압은 문턱 전압 분포(605)에 대응하고, 메모리 셀(226)의 문턱 전압은 문턱 전압 분포(605)에 대응한다. 접지 선택 트랜지스터(230)에 가깝게 배치되는 메모리 셀(227)의 문턱 전압은 문턱 전압 분포(607)에 대응하고, 메모리 셀(228)의 문턱 전압은 문턱 전압 분포(608)에 대응한다. 즉, 스트링 선택 트랜지스터(220)에 가깝게 배치되는 메모리 셀(221)의 문턱 전압이 낮은 분포를 나타내고, 접지 선택 트랜지스터(230)에 가깝게 배치되는 메모리 셀(228)의 문턱 전압이 가장 높은 분포를 나타낸다.

여기서, 스트링 선택 트랜지스터(220)에 가깝게 배치되는 메모리 셀(221)은 프로그램 동작 시, 비트라인(BL0)으로 인가되는 전원 전압(Vdd)에 의해 셀프 부스팅될 수 있다. 셀프 부스팅 방법은 프로그램 디스터브를 방지하기 위하여 채용된다. 프로그램 전압은 워드라인에 연결되어 있는 모든 메모리 셀에 연결되기 때문에, 동일한 워드라인 상의 선택되지 않은 메모리 셀(프로그래밍되지 않아야 하는 메모리 셀, 이하 " 프로그램 금지 셀"이라 칭한다)이 비의도적으로 프로그래밍 될 염려가 있다. 선택된 워드라인 상에서의 프로그램 금지 셀의 의도되지 않은 프로그래밍을 "프로그램 디스터브(program disturb)"라 부른다.

프로그램 디스터브를 방지하기 위하여, 비트라인(BL0)으로 인가되는 전원 전압에 의한 셀프 부스팅은 비트라인(BL0)에 가장 가까운 메모리 셀(221)에 강하게 작용한다. 메모리 셀(221)의 워드라인(WL63)으로 패스 전압(Vpass) 또는 프로그램 전압(Vpgm)이 인가되면, 메모리 셀(221)의 워드라인(WL63)과 채널 영역 사이의 용량성 커플링으로 인해 채널 전위가 상승하기 시작한다. 이러한 현상이 자기 승압이라 불린다. 채널 영역이 승압 전압으로 승압됨에 따라, 메모리 셀(221)의 플로팅 게이트에 저장된 전자가 누설될 수 있다. 이에 따라, 메모리 셀(221)의 문턱 전압이 낮아진다.

접지 선택 트랜지스터(230)에 가깝게 배치되는 메모리 셀(228)은, 읽기 동작 시에 낸드 스트링(112)으로 흐르는 전류에 의해 그 플로팅 게이트로 전자가 유입될 수 있다. 읽기 동작 시에, 비트라인(BL0)으로 전원 전압(Vdd)이 프리차아지되고, 선택 메모리 셀의 워드라인으로 읽기 전압(Vr)이 인가되고, 비선택 메모리 셀의 워드라인으로 패스 전압(Vpass)이 인가되고, 접지 선택 트랜지스터(230)의 게이트에 전원 전압(Vdd)이 인가된다. 예컨대, 메모리 셀(228)의 워드라인(WL0)으로 패스 전압(Vpass)이 인가되면, 패스 전압(Vpass)에 의한 채널 부스팅이 이루어진다. 접지 선택 트랜지스터(230)가 턴온되어 접지 전압(Vss)이 메모리 셀(228)과 연결된다. 메모리 셀(228)에는 패스 전압(Vpass)에 의한 채널 부스팅과 접지 전압(Vss) 사이에 강한 전계가 형성된다. 강한 전계에 의해, 낸드 스트링(112)으로 흐르는 전류를 형성하는 전자들이 메모리 셀(228)의 플로팅 게이트로 주입될 수 있다. 이에 따라, 메모리 셀(228)의 문턱 전압이 높아지게 된다.

도 2에서, 메모리 셀(221)의 워드라인(WL63)에 접속되는 메모리 셀들(241-244)의 문턱 전압도 프로그램 당시의 문턱 전압보다 감소하는 경향을 나타낼 것으로 예상할 수 있다. 즉, 스트링 선택 트랜지스터(220)에 가깝게 배치되는 페이지(240)의 메모리 셀들(221, 241-244)의 문턱 전압이 감소할 수 있다. 또한, 메모리 셀(228)의 워드라인(WL0)에 접속되는 메모리 셀들(251-254)의 문턱 전압도 프로그램 당시의 문턱 전압보다 증가하는 경향을 나타낼 것으로 예상할 수 있다. 즉, 접지 선택 트랜지스터(230)에 가깝게 배치되는 페이지(250)의 메모리 셀들(228, 251-254)의 문턱 전압이 증가할 수 있다. 페이지별 문턱 전압 시프트는 읽기 오류를 발생시켜 불휘발성 메모리 장치의 신뢰성을 저하시킨다.

상술한 바와 같이, 균일하게 프로그램된 메모리 셀들이 페이지별로 문턱 전압 시프트될 수 있다. 페이지별로 시프트된 문턱 전압을 고려하여 읽기 동작을 수행할 필요가 있다. 시프트된 문턱 전압을 보상하기 위하여, 각 페이지별로 달리 설정된 읽기 전압(Vr)을 인가할 수 있다. 예컨대, 가장 낮은 문턱 전압 분포를 갖는 스트링 선택 트랜지스터(220)에 가깝게 배치된 페이지(240)의 워드라인(WL63)에 예컨대, 0V의 읽기 전압(Vr)을 설정할 수 있다. 워드라인(WL62)의 읽기 전압은, 예컨대, 10mV 정도로 설정하고, 워드라인(WL61)의 읽기 전압은 20mV 정도로 설정할 수 있다. 즉, 각 워드라인(WL[62:0])에 10mV 정도의 정해진 전압 단계 만큼 증가된 전압 레벨을 읽기 전압으로 설정할 수 있다. 이렇게 설정된 읽기 전압(Vr)은 도 1의 전압 발생부(160)에서 발생된다.

시프트된 문턱 전압을 보상하기 위하여, 도 7 및 도 8에 도시된 바와 같이, 그룹화된 페이지별(또는 워드라인별)로 읽기 전압을 인가할 수 있다. 도 7에서, WL0 내지 WL13을 포함하는 그룹(G0), WL14 내지 WL27을 포함하는 그룹(G1), WL28 내지 WL41을 포함하는 그룹(G2), WL42 내지 WL55을 포함하는 그룹(G3), 그리고 WL56 내지 WL63을 포함하는 그룹(G4)을 포함하는 5개의 그룹으로 64개의 워드라인들(WL[63:0])이 분류된다. 워드라인(WL63)에 0V의 읽기 전압 설정을 기준으로, 각 그룹(G0-G4)의 읽기 전압 레벨은 단계마다 0.5V 씩 차츰 증가한다. 이렇게 설정된 읽기 전압(Vr)은 도 1의 전압 발생부(160)에서 발생된다.

도 8에서, WL0 내지 WL6을 포함하는 그룹(G10), WL7 내지 WL13을 포함하는 그룹(G11), WL14 내지 WL20을 포함하는 그룹(G12), WL21 내지 WL27을 포함하는 그룹(G13), WL28 내지 WL34를 포함하는 그룹(G14), WL35 내지 WL41을 포함하는 그룹(G15), WL42 내지 WL48을 포함하는 그룹(G16), WL49 내지 WL55를 포함하는 그룹(G17), 그리고 WL56 내지 WL63을 포함하는 그룹(G18)을 포함하는 9개의 그룹으로 64개의 워드라인들(WL[63:0])이 분류된다. 워드라인(WL63)에 0V의 읽기 전압 설정을 기준으로, 각 그룹(G10-G18)의 읽기 전압 레벨은 단계마다 0.25V 씩 차츰 증가한다. 이렇게 설정된 읽기 전압(Vr)은 도 1의 전압 발생부(160)에서 발생된다.

본 실시예에서, 그루핑(Grouping)은 상술한 예들로 제한되지 않는다. 그룹수가 많으면, 읽기 동작시 페이지별로 시프트된 문턱 전압을 정확히 보상할 수 있지만, 각 그룹으로 인가될 바이어스를 생성하는 전압 발생부가 많이 필요하다. 그룹수가 적으면, 전압 발생부를 상대적으로 적게 필요로 한다. 그룹수를 결정하는 데 있어서, 정확한 문턱 전압 보상 또는 전압 발생부의 개수를 감안하여 이러한 트레이드 오프들이 고려될 수 있다.

도 9는 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하는 제1 예의 플로우챠트이다. 도 9를 참조하면, 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은 해당 블락/페이지의 프로그램/삭제(P/E) 사이클 확인 단계, 해당 페이지별 읽기 전압 조정 단계, 그리고 읽기 동작 수행 단계를 포함한다.

S110 단계에서, 불휘발성 메모리 장치는 외부로부터 읽기 명령어(read instruction)를 입력받는다. 예를 들어, 불휘발성 메모리 장치는 메모리 콘트롤러로부터 읽기 명령어를 입력받을 수 있다.

S120 단계에서, 불휘발성 메모리 장치는 읽기 명령어와 함께 수신된 어드레스에 응답하여 해당 블락 및 페이지의 P/E 사이클 정도를 확인한다. 해당 블락 및 페이지의 P/E 사이클 횟수가 많을수록, 메모리 셀의 문턱 전압 시프트가 일어난다. 프로그램 디스터브 또는 읽기 디스터브 등의 영향으로 인해, 도 6에 도시된 바와 같이, 스트링 선택 트랜지스터(220)에 가깝게 배치되는 메모리 셀(221)의 문턱 전압이 가장 낮은 분포로 시프트되고, 접지 선택 트랜지스터(230)에 가깝게 배치되는 메모리 셀(228)의 문턱 전압이 가장 높은 분포로 시프트된다. 즉, 스트링 선택 트랜지스터(220, 도 2)에 가깝게 배치되는 페이지(240, 도 2)의 메모리 셀들(221, 241-244, 도 2)의 문턱 전압이 감소하고, 접지 선택 트랜지스터(230, 도 2)에 가깝게 배치되는 페이지(250, 도 2)의 메모리 셀들(228, 251-254, 도 2)의 문턱 전압이 증가한다.

S130 단계에서, 해당 페이지별 읽기 전압을 조정한다. 접지 선택 트랜지스터(230, 도 2)에 가깝게 배치되는 페이지(250, 도 2)의 읽기 전압은, 스트링 선택 트랜지스터(220, 도 2)에 가깝게 배치되는 페이지(240, 도 2)의 읽기 전압 보다 높은 전압을 인가한다. 예컨대, 스트링 선택 트랜지스터(220)에 가깝게 배치된 페이지(240)에는 0V의 읽기 전압을 설정하고, 각 페이지 마다 10mV 정도의 정해진 전압 단계 만큼 증가된 전압 레벨을 읽기 전압으로 설정할 수 있다. 도 7에 도시된 바와 같이, 워드라인(WL63)이 연결되는 페이지에 0V의 읽기 전압 설정을 기준으로, 각 그룹(G0-G4)의 읽기 전압 레벨을 단계마다 0.5V 씩 차츰 증가할 수 있다. 도 8에 도시된 바와 같이, 워드라인(WL63)이 연결되는 페이지에 0V의 읽기 전압 설정을 기준으로, 각 그룹(G10-G18)의 읽기 전압 레벨은 단계마다 0.25V 씩 차츰 증가할 수 있다.

S140 단계에서, 페이지별로 조정된 읽기 전압을 이용하여 읽기 동작을 수행한다.

본 실시예에서는 페이지별 문턱 전압 시프트를 고려하여 페이지별로 조정된 읽기 전압(Vr)을 이용하여 읽기 동작을 수행한다. 이에 따라, 시프트된 문턱 전압을 보상하기 때문에, 읽기 오류 발생을 줄여 불휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.

다시, 도 6으로 돌아가서, 스트링 선택 트랜지스터(220)에 가깝게 배치되는 메모리 셀(221)의 문턱 전압이 낮은 분포(601)를 나타내고, 접지 선택 트랜지스터(230)에 가깝게 배치되는 메모리 셀(228)의 문턱 전압이 높은 분포(608)를 나타낸다. 메모리 셀(221)의 낮은 문턱 전압을 보상하는 방법으로, 읽기 동작시 비트라인(BL0)으로 프리차아지되는 전압 레벨을 높게 설정할 수 있다. 메모리 셀(228)의 높은 문턱 전압을 보상하기 위하여, 읽기 동작시 비트라인(BL0)으로 프리차아지되는 전압 레벨을 낮게 설정할 수 있다.

비트라인(BL0)의 프리차아지 전압 레벨은, 도 3의 페이지 버퍼(132) 내 비트라인 연결부(400)를 통하여 인가된다. 비트라인 연결부(400)는 비트라인 연결 신호(BLSHF)의 전압 레벨에 응답하여 프리차아지 전압 레벨을 조절할 수 있다. 비트라인 연결 신호(BLSHF)의 전압 레벨이 높으면 비트라인(BL0)의 프리차아지 전압 레벨도 높아지고, 비트라인 연결 신호(BLSHF)의 전압 레벨이 낮으면 비트라인(BL0)의 프리차아지 전압 레벨도 낮아진다.

읽기 동작에서 채널 부스팅 효과를 키울 수 있다면, 메모리 셀의 문턱 전압 증가를 유발할 수 있다. 채널 부스팅은 비트라인(BL0)의 프리차아지 전압 레벨에 의해 영향을 받을 수 있다. 비트라인(BL0)의 프리차아지 전압 레벨을 키움에 따라 채널 부스팅 효과를 크게 하여, 메모리 셀의 문턱 전압 증가를 기대할 수 있을 것이다. 반면에, 비트라인(BL0)의 프리차아지 전압 레벨을 줄임으로써 채널 부스팅 효과를 줄여, 메모리 셀의 문턱 전압이 증가하는 것을 줄일 수 있을 것이다.

메모리 셀(221)의 낮은 문턱 전압을 보상하기 위하여, 메모리 셀(221)의 읽기 동작 중에 비트라인 연결 신호(BLSHF)의 전압 레벨을 높여 비트라인(BL0)으로 전달되는 프리차아지 전압 레벨을 크게 하여, 메모리 셀(221)의 문턱 전압 증가를 유발할 수 있다. 메모리 셀(228)의 높은 문턱 전압을 보상하기 위하여, 메모리 셀(228)의 읽기 동작 중에 비트라인 연결 신호(BLSHF)의 전압 레벨을 낮춰 비트라인(BL0)으로 전달되는 프리차아지 전압 레벨을 작게 하여, 메모리 셀(228)의 문턱 전압 감소를 유발할 수 있다.

도 10은 본 발명의 일실시예에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하는 제2 예의 플로우챠트이다. 도 10을 참조하면, 본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은 해당 블락/페이지의 프로그램/삭제(P/E) 사이클 확인 단계, 해당 페이지별 비트라인 연결 신호 조정 단계, 그리고 읽기 동작 수행 단계를 포함한다.

S210 단계에서, 불휘발성 메모리 장치는 외부로부터 읽기 명령어(read instruction)를 입력받는다. 예를 들어, 불휘발성 메모리 장치는 메모리 콘트롤러로부터 읽기 명령어를 입력받을 수 있다.

S220 단계에서, 불휘발성 메모리 장치는 읽기 명령어와 함께 수신된 어드레스에 응답하여 해당 블락 및 페이지의 P/E 사이클 정도를 확인한다. 해당 블락 및 페이지의 P/E 사이클 횟수가 많을수록, 메모리 셀의 문턱 전압 시프트가 일어난다. 프로그램 디스터브 또는 읽기 디스터브 등의 영향으로 인해, 도 6에 도시된 바와 같이, 스트링 선택 트랜지스터(220)에 가깝게 배치되는 메모리 셀(221)의 문턱 전압이 낮은 분포로 시프트되고, 접지 선택 트랜지스터(230)에 가깝게 배치되는 메모리 셀(228)의 문턱 전압이 높은 분포로 시프트된다. 즉, 스트링 선택 트랜지스터(220, 도 2)에 가깝게 배치되는 페이지(240, 도 2)의 메모리 셀들(221, 241-244, 도 2)의 문턱 전압이 감소하고, 접지 선택 트랜지스터(230, 도 2)에 가깝게 배치되는 페이지(250, 도 2)의 메모리 셀들(228, 251-254, 도 2)의 문턱 전압이 증가한다.

S130 단계에서, 해당 페이지별로 비트라인 연결 신호의 전압 레벨을 조정한다. 접지 선택 트랜지스터(230, 도 2)에 가깝게 배치되는 페이지(250, 도 2)에 대하여 비트라인 연결 신호(BLSHF)의 전압 레벨을 낮게 설정한다. 스트링 선택 트랜지스터(220, 도 2)에 가깝게 배치되는 페이지(240, 도 2)에 대한 비트라인 연결 신호(BLSHF)의 전압 레벨은, 접지 선택 트랜지스터(230, 도 2)에 가깝게 배치되는 페이지(250, 도 2)에 대한 비트라인 연결 신호의 전압 레벨 보다 높게 설정한다. 예컨대, 접지 선택 트랜지스터(230, 도 2)에 가깝게 배치되는 페이지(250, 도 2)에 대한 비트라인 연결 신호의 전압 레벨을 기준으로, 각 페이지 마다 10mV 정도의 정해진 전압 단계 만큼 증가된 전압 레벨을 비트라인 연결 신호(BLSHF)의 전압 레벨로 설정할 수 있다.

한편, 도 7 및 도 8에서 그룹화된 페이지별(또는 워드라인별)로 읽기 전압을 인가하는 실시예를 설명하였다. 이를 확대 적용하여, 각 그룹에 대하여 비트라인 연결 신호(BLSHF)의 전압 레벨을 다르게 설정할 수 있다. 즉, 도 7에서 분류된 각 그룹(G0-G4)에서, 스트링 선택 트랜지스터에 인접하게 배치된 하나의 그룹(G4)으로부터 접지 선택 트랜지스터에 인접하게 배치된 하나의 그룹(G0)을 향하여 비트라인 연결 신호(BLSHF)의 전압 레벨은 차츰 감소시킬 수 있다. 또한, 도 8에서 분류된 각 그룹(G10-G18)에서, 스트링 선택 트랜지스터에 인접하게 배치된 하나의 그룹(G18)으로부터 접지 선택 트랜지스터에 인접하게 배치된 하나의 그룹(G10)을 향하여 비트라인 연결 신호(BLSHF)의 전압 레벨은 차츰 감소시킬 수 있다.

S140 단계에서, 페이지별로 조정된 비트라인 연결 신호의 전압 레벨을 이용하여 읽기 동작을 수행한다.

본 실시예에서는 페이지별 문턱 전압 시프트를 고려하여 페이지별로 조정된 비트라인 연결 신호의 전압 레벨을 이용하여 읽기 동작을 수행한다. 이에 따라, 시프트된 문턱 전압을 보상하기 때문에, 읽기 오류 발생을 줄여 불휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.

도 11은 도 9 또는 도 10의 읽기 방법에 의해 얻어지는 메모리 셀의 문턱 전압 산포를 보여주는 도면이다. 도 10을 참조하면, 불휘발성 메모리 장치의 억세스 동작에 의한 채널 부스팅, 프로그램 디스털번스, 리드 디스털번스 등과 외부 자극 또는 마모에 의해 페이지별로 문턱 전압이 감소되거나 증가되어, 산재된 문턱 전압 분포를 보여준다. 도 9의 페이지별로 읽기 전압을 조정하거나 도 10의 페이지별로 비트라인 연결 신호를 조정하여 읽기 동작함으로써, 페이지별로 감소 또는 증가된 문턱 전압이 보상됨을 보여준다.

도 12는 본 발명의 불휘발성 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 12를 참조하면, 전자 시스템(800)은 입력 장치(810), 출력 장치(820), 프로세서 장치(830) 및 불휘발성 메모리 장치(100)를 포함한다. 프로세서 장치(830)는 각각 해당하는 인터페이스를 통해서 입력 장치(810), 출력 장치(820) 그리고 불휘발성 메모리 장치(100)를 제어할 수 있다. 프로세서 장치(830)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(810)와 출력 장치(820)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.

불휘발성 반도체 장치(100)는 본 발명의 실시예들에 따라 페이지별로 읽기 전압을 조정하여 읽기 동작을 수행한다. 즉, 접지 선택 트랜지스터에 가깝게 배치되는 페이지의 읽기 전압이 스트링 선택 트랜지스터에 가깝게 배치되는 페이지의 읽기 전압 보다 높게 설정된다. 또한, 불휘발성 반도체 장치(100)는 본 발명의 실시예들에 따라 페이지별로 비트라인 연결 신호를 조정하여 읽기 동작을 수행한다. 즉, 접지 선택 트랜지스터에 가깝게 배치되는 페이지에 대한 비트라인 연결 신호의 전압 레벨을 기준으로, 각 페이지 마다 정해진 전압 단계 만큼 증가된 전압 레벨을 비트라인 연결 신호의 전압 레벨로 설정한다. 이에 따라, 페이지별로 감소 또는 증가된 문턱 전압을 보상한다.

도 13은 본 발명에 따른 불휘발성 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다. 도 13을 참조하면, 메모리 시스템(900)은 인터페이스부(910), 컨트롤러(920) 그리고 불휘발성 메모리 장치(100)를 포함할 수 있다. 인터페이스부(910)는 메모리 시스템(900)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(910)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(910)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.

컨트롤러(920)는 인터페이스부(910)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(920)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(110)를 액세스할 수 있다. 컨트롤러(920)는 불휘발성 메모리 장치(100)로부터 읽혀진 데이터(Data)를 인터페이스부(910)를 경유하여 호스트로 전달할 수 있다.

컨트롤러(920)는 버퍼 메모리(921)를 포함할 수 있다. 버퍼 메모리(921)에는 호스트로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 장치(100)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(921)는 캐시된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(900) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(921)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.

불휘발성 반도체 장치(100)는 본 발명의 실시예들에 따라 페이지별로 읽기 전압을 조정하여 읽기 동작을 수행한다. 즉, 접지 선택 트랜지스터에 가깝게 배치되는 페이지의 읽기 전압이 스트링 선택 트랜지스터에 가깝게 배치되는 페이지의 읽기 전압 보다 높게 설정된다. 또한, 불휘발성 반도체 장치(100)는 본 발명의 실시예들에 따라 페이지별로 비트라인 연결 신호를 조정하여 읽기 동작을 수행한다. 즉, 접지 선택 트랜지스터에 가깝게 배치되는 페이지에 대한 비트라인 연결 신호의 전압 레벨을 기준으로, 각 페이지 마다 정해진 전압 단계 만큼 증가된 전압 레벨을 비트라인 연결 신호의 전압 레벨로 설정한다. 이에 따라, 페이지별로 감소 또는 증가된 문턱 전압을 보상한다. 불휘발성 메모리 장치(100)는 메모리 시스템(900)의 저장 매체로서 제공될 수 있다.

도 14는 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 인터페이스부(910), 컨트롤러(1020) 그리고 불휘발성 메모리 장치(100)를 포함한다. 인터페이스부(910)는, 도 10에서 설명된 바와 같이, 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 불휘발성 반도체 장치(100)는 본 발명의 실시예들에 따라 읽기 동작 중에 페이지별로 읽기 전압을 조정하거나 페이지별로 비트라인 연결 신호를 조정하여 읽기 동작을 수행한다. 이에 따라, 페이지별로 감소 또는 증가된 문턱 전압을 보상한다.

불휘발성 메모리 장치(100)는 메모리 장치(100)는 반도체 디스크 장치(SSD, Solid State Drive)에도 적용될 수 있다. 메모리 시스템(1000)은 플래쉬 메모리 시스템으로 칭할 수 있다. SSD는 하드 디스크 드라이브(HDD)를 교체해 나갈 것으로 예상되며, 차세대 메모리 시장에서 각광을 받고 있다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는데 플래쉬 메모리와 같은 메모리 칩들을 사용한 데이터 저장 장치이다. SSD는 기계적으로 움직이는 하드 디스크 드라이브에 비해 속도가 빠르고, 외부 충격에 강하며, 소비 전력도 낮다는 장점을 가진다.

컨트롤러(1020)는 어드레스 변환 테이블(1022)이 구성되는 버퍼 메모리(1021)를 포함할 수 있다. 컨트롤러(1020)는 어드레스 변환 테이블(1022)을 참조하여 인터페이스부(910)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(1020)는 불휘발성 메모리 장치(100)를 액세스하게 될 것이다.

도 13 및 도 14에 도시된 메모리 시스템(900, 1000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(900, 1000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.

도 15는 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 포함한 컴퓨터 시스템을 보여준다. 도 15를 참조하면, 컴퓨터 시스템(1100)은 시스템 버스(1150)에 전기적으로 연결되는 중앙 처리 장치(1110), 사용자 인터페이스(1120), 메모리(1130) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1140)을 포함할 수 있다. 사용자 인터페이스(1120)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1120)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1120) 또는 모뎀(1140)을 통해 제공되거나 중앙 처리 장치(1110)에 의해서 처리된 데이터는 메모리(1130)에 저장될 수 있다.

메모리(1130)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(1130)는 본 발명의 실시예들에 따른 읽기 동작 중에 페이지별로 읽기 전압을 조정하거나 페이지별로 비트라인 연결 신호를 조정하여 읽기 동작을 수행하는 NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.

본 발명에 따른 컴퓨터 시스템(1100)이 모바일 장치인 경우, 컴퓨터 시스템(1100)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.

본 발명에 따른 컴퓨터 시스템(1100)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

100 : 불휘발성 메모리 장치 110 : 메모리 셀 어레이
120 : 로우 디코더 130 : 칼럼 디코더
140 : 데이터 입출력부 150 : 제어 로직부
160 : 전압 발생부 10 : 호스트
112 : 낸드 스트링 132 : 페이지 버퍼
NSEN : 센싱 노드 400 : 비트라인 연결부
410 : 래치부 420 : 래치 전송부
425 : 래치 드라이빙부 430 : 센싱 응답부
440 : 출력 드라이빙부 450 : 버퍼 선택부
460 : 프리차아지부 IDOUT0 : 데이터 출력 라인
BLSHF : 비트라인 연결 신호 800 : 전자 시스템
900, 1000 : 메모리 시스템 1100 : 컴퓨터 시스템

Claims

비트라인에 연결되는 스트링 선택 트랜지스터와 소스 라인에 연결되는 접지 선택 트랜지스터 사이에 직렬로 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
읽기 동작 시에, 상기 복수의 메모리 셀들 중에서 선택 메모리 셀의 워드라인으로 읽기 전압을 제공하는 전압 발생부를 포함하고,
상기 스트링 선택 트랜지스터와의 인접 여부에 따라 상기 선택 메모리 셀의 상기 읽기 전압의 레벨이 다른 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서,
상기 스트링 선택 트랜지스터에 인접한 상기 선택 메모리 셀의 상기 읽기 전압의 레벨을 상기 접지 선택 트랜지스터에 인접한 상기 선택 메모리 셀의 상기 읽기 전압의 레벨보다 낮게 제공하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서,
상기 스트링 선택 트랜지스터에 인접한 상기 선택 메모리 셀의 상기 읽기 전압을 기준으로, 상기 접지 선택 트랜지스터 쪽을 향해 배치되는 나머지 메모리 셀들의 상기 읽기 전압을 정해진 전압 단계만큼 증가된 전압 레벨로 제공하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서,
상기 메모리 셀들에 연결되는 상기 워드라인들은 적어도 2개 이상의 그룹들로 분류되고, 각각의 상기 그룹의 상기 워드라인에 인가되는 상기 읽기 전압은 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
제4항에 있어서,
각각의 상기 그룹의 상기 워드라인에 인가되는 상기 읽기 전압의 레벨은 상기 스트링 선택 트랜지스터에 인접하게 배치된 하나의 그룹으로부터 상기 접지 선택 트랜지스터에 인접하게 배치된 하나의 그룹을 향하여, 증가하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서,
상기 읽기 동작 시에, 비트라인 연결 신호에 응답하여 상기 비트라인으로 프리차아지 전압을 인가한 후 상기 비트라인의 레벨을 센싱하는 페이지 버퍼를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
제6항에 있어서,
상기 스트링 선택 트랜지스터에 인접한 상기 선택 메모리 셀의 상기 비트라인 연결 신호의 전압 레벨을 상기 접지 선택 트랜지스터에 인접한 상기 선택 메모리 셀에 대한 상기 비트라인 연결 신호의 전압 레벨보다 높게 설정하는 것을 특징으로 하는 불휘발성 메모리 장치.
제6항에 있어서,
상기 비트라인 연결 신호의 전압 레벨은, 상기 스트링 선택 트랜지스터에 인접한 상기 선택 메모리 셀로부터 상기 접지 선택 트랜지스터에 인접한 상기 선택 메모리 셀을 향하여, 정해진 전압 단계만큼 감소하는 것을 특징으로 하는 불휘발성 메모리 장치.
제6항에 있어서,
상기 메모리 셀들에 연결되는 상기 워드라인들은 적어도 2개 이상의 그룹들로 분류되고, 각각의 상기 그룹에 대하여 상기 비트라인 연결 신호의 전압 레벨이 서로 다른 것을 특징으로 하는 불휘발성 메모리 장치.
제9항에 있어서,
각각의 상기 그룹에 대한 상기 비트라인 연결 신호의 전압 레벨은, 상기 스트링 선택 트랜지스터에 인접하게 배치된 하나의 그룹으로부터 상기 접지 선택 트랜지스터에 인접하게 배치된 하나의 그룹을 향하여, 감소하는 것을 특징으로 하는 불휘발성 메모리 장치.