KR20060134319A - Method of forming recessed gate of semiconductor device - Google Patents
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Abstract
본 발명의 반도체소자의 리세스된 게이트(recessed gate) 형성방법은, 소자분리막에 의해 한정되는 반도체기판의 활성영역에 리세스된 게이트 형성을 위한 트랜치를 형성하는 단계와, 이 트랜치를 갖는 반도체기판에 라이트식각처리(light etching treatment)를 수행하여 트랜치의 상부 모서리가 둥근 프로파일이 되도록 하는 단계와, 트랜치를 갖는 반도체기판 전면에 게이트절연막을 형성하는 단계와, 그리고 게이트절연막 위에 트랜치를 매립하면서 반도체기판 상부로 돌출되는 리세스된 게이트스택을 형성하는 단계를 포함한다.A method of forming a recessed gate of a semiconductor device of the present invention comprises the steps of forming a trench for forming a recessed gate in an active region of a semiconductor substrate defined by an isolation layer, and a semiconductor substrate having the trench. Performing light etching treatment so that the upper edge of the trench has a rounded profile, forming a gate insulating film on the entire surface of the semiconductor substrate having the trench, and filling the trench over the gate insulating film. Forming a recessed gate stack that projects upwardly.
Description
도 1은 일반적인 반도체소자의 리세스된 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a method of forming a recessed gate of a general semiconductor device.
도 2 및 도 3은 종래의 리세스된 게이트 형성방법에 의해 형성된 트랜치의 모서리 프로파일을 나타내 보인 샘(SEM) 사진이다.2 and 3 are sample (SEM) images showing edge profiles of trenches formed by a conventional recessed gate formation method.
도 4 내지 도 9는 본 발명에 따른 리세스된 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 9 are cross-sectional views illustrating a method of forming a recessed gate according to the present invention.
도 10 및 도 11은 본 발명에 따른 리세스된 게이트 형성방법에 의해 형성된 트랜치의 모서리 프로파일을 나타내 보인 샘(SEM) 사진이다.10 and 11 are SEM photographs showing edge profiles of trenches formed by the recessed gate forming method according to the present invention.
도 12는 종래의 리세스된 게이트 형성방법과 본 발명에 따른 리세스된 게이트 형성방법에 의해 형성된 소자의 브레이크다운 전압을 비교하기 위하여 나타내 보인 그래프이다.12 is a graph illustrating a comparison of a breakdown voltage of a device formed by a conventional recessed gate forming method and a recessed gate forming method according to the present invention.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 트랜치 의 모서리 프로파일이 둥근 형상을 갖도록 하는 반도체소자의 리세스된 게이트 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a recessed gate of a semiconductor device such that the corner profile of the trench has a rounded shape.
현재 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 단채널(short channel)화가 급격히 진행되고 있다. 이러한 단채널효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 또한 기판의 도핑농도가 증가되며, 이와 같이 증가된 도핑농도는 전계와 접합누설전류의 증가를 유발하여, 디램과 같은 메모리소자의 경우 충분한 데이터 리텐션 시간(date retention time)을 확보하기가 용이하지 않게 되었다. 이러한 단채널효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히, 제한된 게이트 선폭에 대해서 채널의 길이를 보다 확장시켜 주는 구조로서 게이트 아래의 반도체기판을 리세스하여 채널의 길이를 보다 연장시키려는 시도로서 리세스된 게이트를 갖는 모스 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다.As the degree of integration of integrated circuit semiconductor devices increases and design rules rapidly decrease, the difficulty in securing stable operation of transistors is increasing. For example, as the design rule of the integrated circuit device is reduced, the width of the gate is reduced, and thus the short channel of the transistor is rapidly progressing. Due to this short channel effect, punch-through occurs seriously between the source and the drain of the transistor, which is recognized as a major cause of malfunction of the transistor device. In addition, the doping concentration of the substrate is increased, and the increased doping concentration causes an increase in the electric field and the junction leakage current, so that it is not easy to secure sufficient data retention time in a memory device such as a DRAM. It was not. In order to overcome this short channel effect, various methods have been studied to secure the channel length even though the design rule is reduced. In particular, there are many attempts to form MOS transistors with recessed gates in an attempt to further extend the channel length by recessing the semiconductor substrate under the gate as a structure that extends the channel length for a limited gate line width. It is done.
도 1은 일반적인 반도체소자의 리세스된 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도이다.1 is a cross-sectional view illustrating a method of forming a recessed gate of a general semiconductor device.
도 1을 참조하면, 트랜치 소자분리막(110)에 의해 한정되는 활성영역을 갖는 반도체기판(100)의 활성영역에 리세스된 채널을 구현하기 위하여, 반도체(100) 기판을 일정깊이로 식각하여 트랜치(120)를 형성한다. 다음에 전면에 게이트절연막(130)을 형성하고, 게이트도전막(140)을 트랜치(120)가 매립되도록 전면에 형성한다. 다음에 게이트도전막(140) 위에 금속실리사이드막(150) 및 절연성 캡핑막(160)을 순차적으로 형성하고, 통상의 게이트패터닝을 수행하여 리세스게이트스택(170)을 형성한다.Referring to FIG. 1, in order to implement a channel recessed in an active region of the
이와 같은 리세스게이트 구조에 있어서, 채널은 트랜치(120)의 프로파일(profile)을 따라, 즉 트랜치(120)의 바닥 및 측벽을 따라 형성되게 되므로, 리세스게이트스택(170)의 선폭에 비해서 더 긴 길이로 확장된 길이를 갖게 된다. 따라서 유효 채널 길이(Leff; effective channel length)가 증가하고, 도핑농도와 스토리지노드 영역의 전계가 감소됨으로써, 접합누설전류가 감소하고, 결과적으로 데이터 리텐션 시간을 증가시킬 수 있다.In such a recess gate structure, the channel is formed along the profile of the
도 2 및 도 3은 종래의 리세스된 게이트 형성방법에 의해 형성된 트랜치의 모서리 프로파일을 나타내 보인 샘(SEM) 사진이다.2 and 3 are sample (SEM) images showing edge profiles of trenches formed by a conventional recessed gate formation method.
도 2 및 도 3을 참조하면, 트랜치(120)를 형성하고 난 후의 모습(도 2 참조)과 게이트절연막(130)을 형성하고 난 후의 모습(도 3 참조)을 샘 사진으로 찍어본 결과, 도면에서 각각 "A" 및 "B"로 나타낸 바와 같이 트랜치(120)의 상부 모서리의 프로파일이 매우 뾰족한 프로파일을 갖는 것으로 확인되었다. 이와 같이 트랜치(120)가 뾰족한 상부 모서리 프로파일을 갖는 경우, 게이트절연막의 두께를 감소시 키고, 게이트에 전압을 인가할 때에 감소된 게이트절연막에 대한 전계집중(electric field crowding) 현상이 발생하여 게이트절연막의 브레이크다운전압이 감소하는 등 소자의 전기적인 특성이 열화된다는 문제가 있다.Referring to FIGS. 2 and 3, when the
본 발명이 이루고자 하는 기술적 과제는, 트랜치의 모서리가 둥근 프로파일을 갖도록 하여 소자의 브레이크다운 전압을 증가시킬 수 있는 반도체소자의 리세스된 게이트 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a recessed gate forming method of a semiconductor device capable of increasing the breakdown voltage of the device by having a rounded corner of the trench.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 리세스된 게이트 형성방법은, 소자분리막에 의해 한정되는 반도체기판의 활성영역에 리세스된 게이트 형성을 위한 트랜치를 형성하는 단계; 상기 트랜치를 갖는 반도체기판에 라이트식각처리를 수행하여 상기 트랜치의 상부 모서리가 둥근 프로파일이 되도록 하는 단계; 상기 트랜치를 갖는 반도체기판 전면에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 위에 상기 트랜치를 매립하면서 상기 반도체기판 상부로 돌출되는 리세스된 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of forming a recessed gate of a semiconductor device according to the present invention comprises: forming a trench for forming a recessed gate in an active region of a semiconductor substrate defined by an isolation layer; Performing a light etching process on the semiconductor substrate having the trench so that the upper edge of the trench has a rounded profile; Forming a gate insulating film on an entire surface of the semiconductor substrate having the trench; And forming a recessed gate stack that protrudes above the semiconductor substrate while filling the trench on the gate insulating layer.
상기 트랜치를 형성하는 단계는, 상기 활성영역 상부의 패드절연막 위에 하드마스크막을 형성하는 단계와, 상기 하드마스크막 및 패드절연막의 일부를 순차적으로 제거하여 리세스된 게이트 영역의 반도체기판을 노출시키는 패드절연막패턴 및 하드마스크막패턴을 형성하는 단계와, 상기 하드마스크막을 식각버퍼막으로 한 식각으로 상기 하드마스크막을 제거하면서 상기 반도체기판의 노출부분을 일정 깊 이로 식각하는 단계와, 그리고 상기 식각에 의해 노출되는 패드절연막패턴을 제거하는 단계를 포함할 수 있다.The forming of the trench may include forming a hard mask layer over the pad insulating layer on the active region, and sequentially removing portions of the hard mask layer and the pad insulating layer to expose the semiconductor substrate of the recessed gate region. Forming an insulating film pattern and a hard mask film pattern, etching the exposed portion of the semiconductor substrate to a predetermined depth while removing the hard mask film by etching using the hard mask film as an etching buffer film, and by the etching The method may include removing the exposed pad insulating layer pattern.
이 경우, 상기 하드마스크막은 도핑되지 않은 폴리실리콘막으로 형성할 수 있다.In this case, the hard mask layer may be formed of an undoped polysilicon layer.
그리고, 상기 하드마스크막패턴을 형성하는 단계는, HBr 가스, Cl2 가스 및 O2 가스로 이루어지는 플라즈마를 이용한 건식식각으로 수행할 수 있다.In addition, the forming of the hard mask layer pattern may be performed by dry etching using a plasma including HBr gas, Cl 2 gas, and O 2 gas.
또한, 상기 패드절연막패턴을 형성하는 단계는, CF4 가스 플라즈마를 이용한 건식식각으로 수행할 수 있다.In addition, the forming of the pad insulating layer pattern may be performed by dry etching using a CF 4 gas plasma.
또한, 상기 패드절연막패턴의 제거는, HF 수용액 또는 BOE를 식각액으로 하는 습식식각으로 수행할 수 있다.In addition, the pad insulating layer pattern may be removed by wet etching using an aqueous solution of HF or BOE as an etchant.
상기 라이트식각처리는, CF4/O2 플라즈마를 이용한 건식식각으로 수행할 수 있다.The light etching process may be performed by dry etching using a CF 4 / O 2 plasma.
이 경우, 상기 CF4/O2 플라즈마를 이용한 건식식각은 상기 트랜치를 갖는 반도체기판을 등방성으로 30-80Å의 두께만큼 제거되도록 수행하는 것이 바람직하다.In this case, the dry etching using the CF 4 / O 2 plasma is preferably performed such that the semiconductor substrate having the trench is isotropically removed by a thickness of 30-80 kPa.
상기 트랜치는 1000 내지 2000Å의 깊이로 형성하는 것이 바람직하다.The trench is preferably formed to a depth of 1000 to 2000Å.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되 어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.
도 4 내지 도 9는 본 발명에 따른 리세스된 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.4 to 9 are cross-sectional views illustrating a method of forming a recessed gate according to the present invention.
먼저 도 4를 참조하면, 반도체기판(400)의 활성영역(420)을 한정하는 트랜치 소자분리막(410)을 형성한다. 이를 위하여, 도면에 나타내지는 않았지만, 반도체기판(400) 위에 패드산화막(430) 및 패드질화막(미도시)을 순차적으로 적층한 후에, 소정의 마스크막패턴(미도시)을 이용한 식각으로 반도체기판(400)의 소자분리영역을 노출시키는 패드질화막패턴을 형성한다. 그리고 이 패드질화막패턴을 식각마스크로 하여 반도체기판(400)을 일정 깊이로 식각하여 소자분리영역을 형성한다. 그리고 소자분리영역 내부를 고밀도플라즈마(HDP)산화막으로 매립한 후에 평탄화를 수행하여 트랜치 소자분리막(410)을 형성한다. 본 발명의 바람직한 실시예에서는 소자분리영역을 고밀도플라즈마(HDP)산화막으로 매립하여 트랜치 소자분리막(410)을 형성하였지만, 이에 한정되지 않고 다양한 종류의 산화막으로 소자분리영역을 매립할 수도 있다. 다음에 패드질화막패턴을 제거한다. 이와 같이 트랜치 소자분리막(410)을 형성한 후에는, 패드산화막(430) 및 트랜치 소자분리막(410) 위에 하드마스크막(440)을 형성한다. 이 하드마스크막(440)은 도핑되지 않은 폴리실리콘막으로 형성할 수 있다. 이 경우, 대략 530℃의 온도에서 SiH4 가스를 반응가스로 N2 가스 분위기에서 대략 800Å의 두께로 형성한다.First, referring to FIG. 4, a
다음에 도 5를 참조하면, 하드마스크막(440) 위에 포토레지스트막패턴(450) 을 형성한다. 이 포토레지스트막패턴(450)은 리세스된 게이트 영역을 한정하기 위한 것으로서, 리세스된 게이트 영역에 대응되는 하드마스크막(440)의 표면을 노출시키는 제1 및 제2 개구부(451, 452)를 갖는다. 제1 개구부(451)는 제1 리세스된 게이트 영역을 한정하고, 제2 개구부(452)는 제2 리세스된 게이트 영역을 한정한다. 비록 본 실시예에서는, 하나의 활성영역(420)에 두 개의 리세스된 게이트 영역을 갖는 경우를 예를 들지만, 반드시 이에 한정되는 것은 아니다.Next, referring to FIG. 5, a
다음에 도 6을 참조하면, 상기 포토레지스트막패턴(도 5의 450)을 식각마스크로 한 식각으로 하드마스크막(440)의 노출부분을 제거한다. 그러면 제1 리세스된 게이트 영역 및 제2 리세스된 게이트 영역의 패드산화막(430) 표면을 노출시키는 하드마스크막패턴(442)이 형성된다. 하드마스크막패턴(442) 형성을 위한 식각은 HBr 가스, Cl2 가스 및 O2 가스로 이루어지는 플라즈마를 이용하여 수행할 수 있다. 계속해서 CF4 가스 플라즈마를 이용하여 패드산화막(430)의 노출부분을 제거한다. 그러면 도시된 바와 같이, 제1 리세스된 게이트 영역과 제2 리세스된 게이트 영역의 반도체기판(400) 표면이 노출된다. 이후에는 통상의 O2 애싱(ashing)을 수행하여 포토레지스트막패턴(도 5의 450)을 제거한다.Next, referring to FIG. 6, an exposed portion of the
다음에 도 7을 참조하면, 반도체기판(400)의 노출 표면에 대한 식각을 수행하여, 제1 리세스된 게이트 영역 및 제2 리세스된 게이트 영역에 각각 제1 트랜치(461) 및 제2 트랜치(462)를 형성한다. 제1 트랜치(461) 및 제2 트랜치(462)는 대략 1000 내지 2000Å의 깊이를 갖도록 한다. 상기 제1 트랜치(461) 및 제2 트랜치 (462) 형성을 위한 식각은 CF4 가스, HBr 가스, Cl2 가스 및 O2 가스로 이루어지는 플라즈마를 사용하여 수행할 수 있다. 상기 하드마스크막패턴(도 6의 442)은, 제1 트랜치(461) 및 제2 트랜치(462) 형성을 위한 식각이 이루어지는 동안 제거되며, 결과적으로 반도체기판(400) 위에는 패드산화막(430)만 남게 된다.Next, referring to FIG. 7, etching of the exposed surface of the
다음에 도 8을 참조하면, 49% HF 수용액을 식각액으로 한 습식식각으로 반도체기판(400) 위에 남아있는 패드산화막(도 7의 430)을 제거한다. 여기서 49% HF 수용액으로서는, 49% HF와 탈이온수(DIW; DeIonizrd Water)가 대략 1000:1 내지 50:1의 비율로 혼합된 용액을 사용한다. 경우에 따라서 상기 식각액으로는 HF와 NH4F가 대략 0.06%:17%인 BOE(Buffered Oxide Etchant)를 사용할 수도 있다. 패드산화막(430)을 제거하고 나면, 도면에 나타낸 바와 같이, 반도체기판(400)의 활성영역에는 제1 트랜치(461) 및 제2 트랜치(462)만이 남게 된다. 이때 도면에서 "C" 및 "D"로 나타낸 바와 같이, 제1 트랜치(461)의 상부 모서리와 제2 트랜치(462)의 상부 모서리는 각진 프로파일을 갖는다.Next, referring to FIG. 8, the pad oxide film (430 of FIG. 7) remaining on the
다음에 도 9를 참조하면, 제1 트랜치(461) 및 제2 트랜치(462)를 갖는 반도체기판(400) 전면에, 도면에서 화살표로 나타낸 바와 같이, CF4/O2 가스 플라즈마를 이용한 라이트식각처리(LET; Light Etching Treatment)를 수행한다. 여기서 라이트식각처리는 대상막에 대해 50 내지 60Å 내외로, 예컨대 30 내지 80Å의 두께정도를 가볍게 식각처리하는 것을 의미한다. 따라서 이와 같은 라이트식각처리가 수행됨에 따라 반도체기판(400)은 등방성으로 대략 60Å의 두께만큼 식각되며, 그 결과 도 9에서 "C" 및 "D"로 나타낸 바와 같이, 제1 트랜치(461) 및 제2 트랜치(462)의 상부 모서리는 각이 지지 않은 둥근 프로파일을 갖게 된다.Next, referring to FIG. 9, a light etching process using a CF 4 / O 2 gas plasma, as indicated by arrows in the drawing, on the entire surface of the
다음에 도면에 나타내지는 않았지만, 통상의 방법을 사용하여 게이트절연막(미도시)을 형성하고, 게이트절연막 위에 게이트도전막, 금속실리사이드막 및 캡핑막을 순차적으로 형성한다. 다음에 패터닝을 수행하여 리세스된 게이트스택을 형성한다.Next, although not shown in the drawings, a gate insulating film (not shown) is formed using a conventional method, and a gate conductive film, a metal silicide film, and a capping film are sequentially formed on the gate insulating film. Patterning is then performed to form the recessed gate stack.
도 10 및 도 11은 본 발명에 따른 리세스된 게이트 형성방법에 의해 형성된 트랜치의 모서리 프로파일을 나타내 보인 샘 사진이다.10 and 11 are sample photographs showing edge profiles of trenches formed by the recessed gate forming method according to the present invention.
도 10 및 도 11을 참조하면, 제1 트랜치(461)를 형성하고 난 후의 모습(도 10 참조)과 게이트절연막(470)을 형성하고 난 후의 모습(도 11 참조)을 샘 사진으로 찍어본 결과, 도면에서 각각 "C'" 및 "E"로 나타낸 바와 같이 제1 트랜치(461)의 상부 모서리가 둥근 프로파일을 갖는 것으로 확인되었다. 이와 같이 제1 트랜치(461)가 둥근 상부 모서리 프로파일을 가짐으로써, 후속공정에 의해 형성되는 게이트절연막의 두께가 제1 트랜치(461)의 상부 모서리에서 감소되는 현상이 억제되며, 따라서 게이트절연막의 브레이크다운전압이 감소하는 것을 억제할 수 있다.Referring to FIGS. 10 and 11, a photograph of a state after forming the first trench 461 (see FIG. 10) and a state after forming the gate insulating layer 470 (see FIG. 11) are taken as a photograph. It has been found that the upper edge of the
도 12는 종래의 리세스된 게이트 형성방법과 본 발명에 따른 리세스된 게이트 형성방법에 의해 형성된 소자의 브레이크다운 전압을 비교하기 위하여 나타내 보인 그래프이다.12 is a graph illustrating a comparison of a breakdown voltage of a device formed by a conventional recessed gate forming method and a recessed gate forming method according to the present invention.
도 12를 참조하면, 도면에서 "510"으로 나타낸 종래의 리세스된 게이트 형성방법의 경우보다 도면에서 "520"으로 나타낸 본 발명에 따른 리세스된 게이트 형성 방법의 경우에, 도면에서 화살표로 나타낸 바와 같이, 소자의 브레이크다운 전압이 더 증가함으로 알 수 있으며, 이는 본 발명에서의 라이트식각처리에 의해 트랜치의 상부모서리가 둥근 프로파일을 가짐으로써 나타내는 효과이다.Referring to FIG. 12, in the case of the recessed gate forming method according to the present invention represented by "520" in the drawing, rather than the conventional recessed gate forming method shown by "510" in the drawing, indicated by arrows in the figure. As can be seen, the breakdown voltage of the device is further increased, which is an effect exhibited by the upper edge of the trench having a rounded profile by the light etching process in the present invention.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 리세스된 게이트 형성방법에 의하면, 리세스된 게이트 형성을 위한 트랜치를 형성한 후에 라이트식각처리를 수행하여 트랜치의 상부 모서리를 둥근 프로파일이 되도록 함으로써, 후속에서의 게이트절연막이 트랜치의 상부 모서리에서 얇아지는 현상을 억제할 수 있으며, 이에 따라 소자의 브레이크다운 전압을 증가시키는 등의 소자의 전기적인 특성열화를 억제할 수 있다는 이점이 제공된다.As described above, according to the method of forming a recessed gate of a semiconductor device according to the present invention, after forming a trench for forming a recessed gate, a light etching process is performed so that the upper edge of the trench is rounded. In this case, it is possible to suppress a phenomenon in which the gate insulating film becomes thinner at the upper edge of the trench, thereby suppressing deterioration of the electrical characteristics of the device such as increasing the breakdown voltage of the device.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.
Claims (9)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050053916A KR20060134319A (en) | 2005-06-22 | 2005-06-22 | Method of forming recessed gate of semiconductor device |
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| KR1020050053916A KR20060134319A (en) | 2005-06-22 | 2005-06-22 | Method of forming recessed gate of semiconductor device |
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| KR (1) | KR20060134319A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12382646B2 (en) | 2020-04-24 | 2025-08-05 | Kyocera Corporation | Semiconductor device and method for manufacturing semiconductor device |
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2005
- 2005-06-22 KR KR1020050053916A patent/KR20060134319A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20050622 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |