KR101981582B1 - 구동회로 일체형 어레이 기판의 제조 방법 - Google Patents

Abstract

본 발명은, 기판 상에 p형 박막트랜지스터 및 제 1 n형 박막트랜지스터가 구비된 구동회로부와, 제 2 n형 박막트랜지스터가 구비되는 화소부가 정의된 구동회로 일체형 어레이 기판의 제조 방법에 있어서, 상기 기판 상에 순수 폴리실리콘의 제 1, 2, 3 반도체층을 형성하는 단계와; 상기 제 1, 2, 3 반도체층 위로 게이트 절연막을 전면에 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 1 반도체층 전면에 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 2 및 제 3 반도체층 각각의 중앙부에 대응하여 제 1 폭을 가지며 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 각각 형성하는 단계와; 제 1 고농도의 n+ 도핑을 실시하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 제 1 저농도의 n- 도핑을 실시하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 게이트 절연막 위로 상기 각 제 1, 2, 3 반도체층의 중앙부에 대응하여 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 1, 2, 3 게이트 전극을 형성하는 단계와; 상기 제 1, 2, 3 게이트 전극 각각의 외측으로 노출된 각 제 1, 2, 3 반도체층 부분에 제 2 저농도의 n- 도핑을 실시하는 단계와; 상기 제 1, 2, 3 게이트 전극 위로 상기 제 2 및 제 3 반도체층 전면을 가리는 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 반도체층 중 상기 제 1 게이트 전극 외측으로 노출된 부분에 제 1 고농도보다 큰 제 2 고농도의 p+ 도핑을 실시하는 단계와; 상기 제 3 포토레지스트 패턴을 제거하는 단계를 포함하는 구동회로 일체형 어레이 기판의 제조 방법을 제공한다.

Description

구동회로 일체형 어레이 기판의 제조 방법{Method of fabricating array substrate including driving circuit}

본 발명은 어레이 기판에 관한 것으로, 특히 폴리 실리콘을 반도체 소자로 하는 구동회로 일체형 어레이 기판의 제조 방법에 관한 것이다.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.

또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.

이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자로서의 역할을 하는 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.

한편, 상기 박막트랜지스터는 통상적으로 게이트 전극과 반도체층과 소스 및 드레인 전극을 주요 구성요소하고 있으며, 이때, 상기 반도체층은 주로 비정질 실리콘을 주로 이용하고 있다.

이러한 비정질 실리콘을 이용한 반도체층은 통상 순수 비정딜 실리콘의 액티브층과 상기 액티브층 상부에서 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층의 이중층 구조를 이루는데, 서로 이격하는 형태의 오믹콘택층 형성 시 채널이 형성되어 박막트랜지스터의 특성을 좌우하는 액티브층의 중앙부도 함께 식각됨으로서 그 특성이 저하되는 문제가 발생되고 있다.

나아가 소자 특성을 좌우하는 캐리어 이동도 특성이 0.1 내지 1.0㎠/V·s 정도가 되어 스위칭 소자로서 이용하는 데에는 문제되지 않지만, 구동소자로 이용하는 데에는 무리가 있다.

따라서, 비정질 실리콘에 비해 캐리어 이동도가 100 내지 200배정도 더 폴리실리콘을 반도체층으로 한 박막트랜지스터를 스위칭 및 구동소자로 구비한 어레이 기판(이하 구동회로 일체형 어레이 기판이라 칭함)이 제안되었다.

이하, 일반적인 폴리실리콘을 이용한 구동회로 일체형 어레이 기판의 제조 방법에 대해 도면을 참조하여 설명한다.

도 1a 내지 1h와 표시영역에 구비되는 비표시영역에 구비되는 구동회로부의 p형 및 n형 박막트랜지스터 및 화소부의 n형 박막트랜지스터를 형성하는 단계 중 액티브영역과 오믹영역 및 LDD영역을 포함하는 폴리실리콘의 반도체층을 형성하는 단계까지를 나타낸 제조 공정 단면도이다. 이때, 설명의 편의를 위해 구동회로부(DCA)의 p형 및 n형 박막트랜지스터가 형성되는 영역을 각각 제 1 영역(I) 및 제 2 영역(II), 화소부(P)의 n형 박막트랜지스터가 형성되는 부분을 제 3 영역(III)이라 정의하였다.

도 1a에 도시한 바와 같이, 투명한 절연기판(2)에 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다.

다음, 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘을 전면 증착하여 비정질 실리콘층(미도시)을 형성하고, 이에 대해 결정화 공정을 진행하여 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 결정화시킨다.

이후, 제 1 마스크 공정을 실시하여 상기 폴리실리콘층(미도시)을 패터닝함으로써 상기 제 1, 2, 3 영역에(I, II, III) 각각 폴리실리콘의 제 1, 2, 3 반도체층(30, 35, 40)을 형성한다.(제 1 마스크 공정)

도 1b에 도시한 바와 같이, 상기 제 1, 2, 3 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO₂)을 증착하여 게이트 절연막(45)을 형성한다.

이후, 상기 게이트 절연막(45) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시) 위로 투과영역과 차단영역을 갖는 마스크(미도시)를 위치시키고, 상기 마스크(미도시)를 통해 상기 포토레지스트층(미도시)에 노광을 실시하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 상기 제 1 영역(I) 전면에 대응하여 제 1 포토레지스트 패턴(81)을 형성하고, 상기 제 2 및 제 3 영역(II, III)에 있어서는 상기 포토레지스트층(미도시)을 제거함으로서 상기 게이트 절연막(45)을 노출시킨다.(제 2 마스크 공정)

다음, 도 1c에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(81)을 도핑 블록킹 마스크로 하여 제 1 저농도의 n-도핑을 실시함으로서 상기 제 2 및 제 3 영역(II, III)에 구비된 제 2 및 제 3 반도체층(35, 40) 각각의 전체에 대해 n-도핑이 이루어지도록 한다.

이렇게 추후 액티브영역(도 1h의 35a, 40b)을 이루는 영역을 포함하여 반도체층(35, 40) 전면에 대해 소량의 불순물을 도핑하는 것을 채널도핑이라 한다.

이렇게 추후 n타입 박막트랜지스터(미도시)의 각 구성요소가 되는 제 2 및 제 3 반도체층(35, 40)에 대해 제 1 저농도의 n-도핑 즉 채널도핑을 실시하는 것은 n타입 박막트랜지스터(미도시)에 문턱전압 인가에 따른 스위칭 특성을 향상시키며, 문턱전압의 포지티브 쉬프트(positive shift) 현상 또는 네가티브(negative shift) 현상을 억제하기 위함이다.

다음, 도 1d에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(도 81)을 스트립(strip)을 진행하여 제거함으로서 상기 게이트 절연막(45)을 노출시킨다.

이후, 상기 게이트 절연막(45) 위로 금속물질을 증착하여 제 1 금속층(alehtl)을 형성한 후, 이에 대해 제 3 마스크 공정을 진행하여 상기 제 1, 2, 3 영역(I, II, III)에 상기 각 제 1, 2, 3 반도체층(30, 35, 40)의 중앙부에 대응하여 제 1, 2, 3 게이트 전극(50, 55, 60)을 형성한다.

다음, 상기 제 1, 2, 3 게이트 전극(50, 55, 60)을 도핑 블록킹 마스크로 이용하여 상기 기판(20) 전면에 상기 제 1 저농도보다 큰 제 2 저농도의 n- 도핑을 실시한다.

이때, 상기 제 2 저농도의 n-도핑에 의해 상기 제 1, 2, 3 영역(I, II, III)에 각각 형성된 제 1, 2, 3 게이트 전극(50, 55, 60) 하부의 대응되는 중앙부 반도체층 부분(30a, 35a, 40a)은 도핑되지 않고, 상기 각 게이트 전극(50, 55, 60) 외측으로 노출된 반도체층 부분은 모두 제 2 저농도의 n-도핑이 이루어짐으로서 제 1 LDD 영역(30b, 35b, 40b)을 이룬다. 이때, 상기 각 게이트 전극(50, 55, 60)에 대응되는 각 반도체층 부분은 액티브영역(30a, 35a, 40a)을 이룬다.

다음, 도 1e에 도시한 바와 같이, 상기 제 2 저농도의 n-도핑이 된 기판(20) 전면에 포토레지스트를 도포하고 제 4 마스크 공정을 진행하여 제 2 및 제 3 포토레지스트패턴(82a, 82b)을 형성한다.

이때, 제 2 및 제 3 영역(II, III))에 있어서는 상기 제 2 , 3 게이트 전극(55, 60) 각각을 포함하여 상기 제 2, 3 게이트 전극(55, 60) 양측으로 소정폭 더 넓은 폭을 갖도록 상기 제 2 포토레지스트패턴(82a)을 형성하고, 제 1 영역(I)에 있어서는 상기 제 1 게이트 전극(50) 위로 전면에 대응하여 상기 게이트 절연막(45)을 완전히 가리도록 상기 제 3 포토레지스트 패턴(82b)을 형성한다.

이후, 상기 제 2, 3 포토레지스트 패턴(82a, 82b)이 형성된 기판(20) 전면에 제 1 고농도의 n+도핑을 실시한다.

이때 상기 제 2 및 제 3 포토레지스트 패턴(82a, 82b) 외측으로 노출된 제 2 및 제 3 영역(II, III) 각각의 제 2 및 제 3 반도체층(35, 40) 부분은 n+도핑이 이루어져 n형 오믹영역(35c, 40c)을 이룬다.

또한, 상기 제 2 및 제 3 영역(II, III)의 제 2 및 제 3 반도체층(35, 40) 중 제 2 및 제 3 게이트 전극(55, 60)에 의해 n+도핑이 차단된 부분은 액티브영역(35a, 40a)을 이루며, 상기 액티브영역(35a, 40a)과 n형 오믹영역(35c, 40c) 사이의 제 2 저농도의 n-도핑된 부분은 제 1 LDD 영역(35b, 40b)을 이룬다.

다음, 도 1f에 도시한 바와 같이, 스트립을 진행하여 상기 제 2 및 제 3 포토레지스트 패턴(도 1e의 82a, 82b)을 제거한다.

상기 제 2 및 제 3 포토레지스트 패턴(도 1e의 82a, 82b)이 제거된 상태에서 또 다시 상기 각 게이트 전극(50, 55, 60) 위로 전면에 포토레지스트를 도포하고 이에 대해 제 5 마스크 공정을 진행하여 제 5 마스크 공정을 진행하여 제 2 및 제 3 영역(II, III) 전체에 제 4 포토레지스트 패턴(84)을 형성하고, 제 1 영역(I)에서는 상기 제 1 게이트 전극(50)과 게이트 절연막(45)을 노출된 상태를 이루도록 한다.

다음, 도 1g에 도시한 바와같이, 제 2 고농도의 p+ 도핑을 실시함으로서 상기 제 1 반도체층(30) 중 상기 제 1 게이트 전극(50) 외측으로 노출된 부분이 p형 오믹영역(30c)을 이루도록 한다.

이 경우, 상기 p형 오믹영역(30c)은 제 2 저농도의 n- 도핑이 이루어져 제 1 LDD 영역(도 1f의 30b)을 이루었지만, 상기 제 2 저농도 보다 더 수 십 내지 수 천배 더 큰 제 2 고농도의 p+ 도핑이 더욱 실시됨으로서 p형 오믹영역(30c)을 이루게 되는 것이다.

이후, 도 1h에 도시한 바와같이, 스트립(strip)을 진행하여 상기 제 4 포토레지스트 패턴(도 1f의 84)을 제거함으로서 상기 제 1, 2, 3 게이트 전극(50, 55, 60)을 노출시킨다.

한편, 이러한 종래의 폴리실리콘의 반도체층(30, 35, 40)을 구비한 어레이 기판의 제조 방법에 있어서는 전술한 p형 및 n형의 폴리실리콘의 반도체층(30, 35, 40)을 형성하는 데까지 총 5회의 마스크 공정이 진행되고 있으며, 더욱이 순수하게 각 타입의 폴리실리콘의 반도체층(30, 35, 40)을 형성하는 데에는 총 3회의 마스크 공정이 필요로 되고 있음을 알 수 있다.

마스크 공정은 최소 포토레지스트의 도포, 노광(exposure), 현상(develop) 의 3가지 단위공정을 포함하는 공정이므로, 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 저하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.

따라서, 폴리실리콘의 반도체층(30, 35, 40)을 갖는 박막트랜지스터가 구비된 종래의 어레이 기판(20)은 마스크 공정을 저감시켜 단위 시간당 생산성 향상 및 제조 비용을 저감시키는 것이 요구되고 있다.

상기 문제점을 해결하기 위하여, 본 발명에서는 화소부와 구동회로부에서 액티브영역과 오믹영역 및 선택적으로 LDD영역으로 이루어진 폴리실리콘의 반도체층을 형성하는 과정에서 1회의 마스크 공정을 저감시킴으로서 단위 시간당 생산성을 높여 제조 비용을 저감시킬 수 있는 구동회로 일체형 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 일체형 어레이 기판의 제조 방법은, 기판 상에 p형 박막트랜지스터 및 제 1 n형 박막트랜지스터가 구비된 구동회로부와, 제 2 n형 박막트랜지스터가 구비되는 화소부가 정의된 구동회로 일체형 어레이 기판의 제조 방법에 있어서, 상기 기판 상에 순수 폴리실리콘의 제 1, 2, 3 반도체층을 형성하는 단계와; 상기 제 1, 2, 3 반도체층 위로 게이트 절연막을 전면에 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 1 반도체층 전면에 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 2 및 제 3 반도체층 각각의 중앙부에 대응하여 제 1 폭을 가지며 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 각각 형성하는 단계와; 제 1 고농도의 n+ 도핑을 실시하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 제 1 저농도의 n- 도핑을 실시하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 게이트 절연막 위로 상기 각 제 1, 2, 3 반도체층의 중앙부에 대응하여 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 1, 2, 3 게이트 전극을 형성하는 단계와; 상기 제 1, 2, 3 게이트 전극 각각의 외측으로 노출된 각 제 1, 2, 3 반도체층 부분에 제 2 저농도의 n- 도핑을 실시하는 단계와; 상기 제 1, 2, 3 게이트 전극 위로 상기 제 2 및 제 3 반도체층 전면을 가리는 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 반도체층 중 상기 제 1 게이트 전극 외측으로 노출된 부분에 제 1 고농도보다 큰 제 2 고농도의 p+ 도핑을 실시하는 단계와; 상기 제 3 포토레지스트 패턴을 제거하는 단계를 포함한다.

이때, 상기 제 1 반도체층은 상기 제 1 게이트 전극에 대응하여 순수 폴리실리콘의 액티브층과 이의 양측으로 상기 p+ 도핑된 p형 오믹영역으로 구성되며, 상기 제 2 및 제 3 반도체층은 각각 상기 제 2 및 제 3 게이트 전극에 대응하여 상기 제 1 저농도의 n- 도핑된 폴리실리콘의 액티브영역과 이의 양측으로 상기 제 1 및 제 2 저농도의 n- 도핑된 LDD 영역과 상기 LDD 영역 외측으로 상기 n+ 도핑된 n형 오믹영역으로 구성되는 것이 특징이다.

또한, 상기 제 1 저농도와 제 2 저농도는 n- 불순물이 1*10¹³/㎠ 내지 1*10¹⁴/㎠ 의 도즈량으로 도핑되며, 상기 제 1 고농도와 제 2 고농도는 n+ 또는 P+ 불순물이 1*10¹⁵/㎠ 내지 9*10¹⁶/㎠ 정도의 도즈량으로 도핑되는 것이 특징이다.

그리고, 상기 제 1, 2, 3 반도체층 위로 상기 제 1, 2, 3 반도체층 각각의 p형 또는 n형 오믹영역을 노출시킨는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 각 반도체층 콘택홀을 통해 상기 각 제 1, 2, 3 반도체층과 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 화소부의 제 2 n형 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 제 2 n형 박막트랜지스터의 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.

이때, 순수 폴리실리콘의 상기 제 1, 2, 3 반도체층을 형성하는 단계 이전에 상기 기판 상에 버퍼층을 형성하는 단계를 포함하며, 상기 버퍼층을 형성하기 전에 상기 기판 상에 상기 화소부의 상기 제 2 n형 박막트랜지스터에 대응하여 차광패턴을 형성하는 단계를 포함한다.

이와 같이, 본 발명의 실시예에 따른 구동회로 일체형 어레이 기판(101)의 제조방법은 p형 오믹영역을 갖는 p타입의 제 1 반도체층과, n형 오믹영역과 제 1 LDD 영역 및 채널도핑된 액티브영역의 5개 영역을 구비한 제 2 반도체층 및 제 3 반도체층을 총 2회의 마스크 공정을 통해 형성함으로서 종래의 3회의 마스크 공정을 진행하여 제 1, 2, 3 반도체층 형성하는 방법 대비 1회의 마스크 공정을 줄일 수 있다.

따라서, 종래의 폴리실리콘을 반도체층을 구비한 구동회로 일체형 어레이 기판의 제조 방법대비 1회의 마스크 공정을 저감시킬 수 있으므로 공정 단순화 및 공정 시간을 단축함으로서 단위 시간당 생산성을 향상시키는 효과를 갖는다.

나아가 단위 시간당 생산성이 향상됨으로서 제품의 제조 비용을 저감시키는 효과를 갖는다.

도 1a 내지 1h는 일반적인 폴리실리콘을 이용한 구동회로 일체형 어레이 기판의 표시영역에 구비되는 비표시영역에 구비되는 구동회로부의 p형 및 n형 박막트랜지스터 및 화소부의 n형 박막트랜지스터를 형성하는 단계 중 액티브영역과 오믹영역 및 LDD영역을 포함하는 폴리실리콘의 반도체층을 형성하는 단계까지를 나타낸 제조 공정 단면도.
도 2a 내지 2p는 발명의 실시예에 의한 구동회로 일체형 어레이 기판에 있어 비표시영역의 p형 및 n형 박막트랜지스터가 구비되는 구동회로부와 표시영역의 n형 박막트랜지스터가 구비되는 화소부의 제조 단계별 공정 단면도.

이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법을 도면을 참조하여 설명한다.

도 2a 내지 2p는 발명의 실시예에 의한 구동회로 일체형 어레이 기판에 있어 비표시영역의 p형 및 n형 박막트랜지스터가 구비되는 구동회로부와 표시영역의 n형 박막트랜지스터가 구비되는 화소부의 제조 단계별 공정 단면도이다. 설명의 편의를 위해 구동회로부(DCA)의 p형 및 n형 박막트랜지스터가 형성되는 영역을 각각 제 1 영역(I) 및 제 2 영역(II), 화소부(P)의 n형 박막트랜지스터가 형성되는 부분을 제 3 영역(III)이라 정의한다.

나아가 본 발명의 실시예에 언급된 고농도와 저농도에 대해 명확히 정의한다.

본 발명의 실시예에서 고농도와 저농도를 언급하고 있으며, 이때 고농도는 저농도 대비 수 십배 내지 수천 배 더 큰 농도를 가지며, 제 1 저농도와 제 2 저농도는 n- 불순물이 1*10¹³/㎠ 내지 1*10¹⁴/㎠ 정도의 도즈량으로 도핑 된다는 것을 의미하고, 제 1 고농도와 제 2 고농도는 n+ 또는 p+ 불순물이 1*10¹⁵/㎠ 내지 9*10¹⁶/㎠ 정도의 도즈량으로 도핑되는 것을 의미한다.

우선, 도 2a에 도시한 바와 같이, 기판(100) 전면에 산화실리콘(SiO₂)을 증착하여 버퍼층(105)을 형성한다.

상기 버퍼층(103)은 비정질 실리콘을 폴리실리콘으로 재결정화 할 경우, 레이저 조사 시에 의해 발생하는 열로 인해 상기 절연기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층(도 2p의 108, 112, 116)의 막특성이 저하되는 것을 방지하기 위함이다.

이때, 상기 버퍼층(103)은 상기 기판(101)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다.

한편, 도면에 나타내지 않았지만, 상기 버퍼층(103)을 형성하기 전에 상기 화소부(P)에 있어 추후 제 2 n형 박막트랜지스터(도 2p의 nTr2)가 형성되어야 할 부분에 대응해서 차광패턴(미도시)을 더욱 형성할 수 있다.

이러한 차광패턴(미도시)은 제 2 n형 박막트랜지스터(도 2p의 nTr2)의 제 3 반도체층(도 2p의 116)을 빛이 입사되어 광 누설전류를 형성함으로서 상기 제 2 n형 박막트랜지스터(도 2p의 nTr2)가 스위칭 소자로서 역할을 하는데 오동작을 발생시키는 억제시키기 위함이다.

이후, 상기 버퍼층(111) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 전면에 형성한다.

다음, 상기 비정질 실리콘층(미도시)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(미도시)이 결정화되어 순수 폴리실리콘층(180)을 이루도록 한다.

이때, 상기 결정화 공정은 고상 결정화(Solid Phase Crystallization : SPC) 또는 레이저를 이용한 결정화 공정인 것이 바람직하다.

상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하며, 상기 레이저를 이용하는 결정화는 엑시머 레이저를 이용한 ELA(Excimer Laser Annealing)를 통한 결정화 또는 SLS(Sequential lateral Solidification)을 통한 결정화인 것이 바람직하다.

도 2b에 도시한 바와 같이, 상기 폴리실리콘층(도 2a의 180)을 제 1 마스크 공정을 진행하여 패터닝함으로서 상기 제 1, 2, 3 영역(I, II, III)에 각각 폴리실리콘의 제 1, 2, 3 반도체층(108, 112, 116)을 형성한다.

이후, 상기 제 1, 2, 3 반도체층(108, 112, 116)이 형성된 기판(101) 전면에 산화실리콘(SiO₂)을 증착하여 게이트 절연막(118)을 형성한다.

다음, 도 2c에 도시한 바와 같이, 상기 게이트 절연막 위로 전면에 포토레지스트를 도포하여 제 1 포토레지스트층(181)을 형성하고, 상기 제 1 포토레지스트층(181)에 대해 빛의 투과영역(TA)과 차단영역(BA) 그리고 상기 투과영역(TA)보다는 작고 차단영역(BA)보다는 빛의 투과량이 큰 반투과영역(HTA)을 갖는 회절노광 마스크(191) 또는 하프톤 노광 마스크(미도시)를 이용하여 노광을 실시한다.

다음, 도 2d에 도시한 바와같이, 상기 회절노광 마스크(도 2c의 191) 또는 하프톤 노광 마스크를 이용하여 노광된 상기 제 1 포토레지스트층(도 2c의 181)을 현상함으로서 상기 제 1 영역(I)에 대해서는 상기 제 1 영역(I) 전체에 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a)을 형성하고, 상기 제 2 및 3 영역(II, III) 에 있어서는 상기 제 2 및 제 3 반도체층(112, 116)의 중앙부에 대응하여 아일랜드 형태를 가지며 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(181b)을 각각 형성한다.

다음, 도 2e에 도시한 바와같이, 상기 제 1 및 제 2 포토레지스트 패턴(181a, 181b)을 도핑 블록킹 마스크로 이용하여 제 1 고농도의 n+ 도핑을 실시함으로서 상기 제 2 및 제 3 영역(II, III)에 있어 각 제 2 포토레지스트 패턴(181b) 외측으로 노출된 각 제 2 및 제 3 반도체층 부분에 제 1 고농도의 n+ 도핑이 이루어지도록 한다.

이때, 상기 제 2 및 제 3 영역(II, III)에 있어 제 1 고농도의 n+ 도핑이 이루어진 제 2 및 제 3 반도체층 부분은 각각 n형 오믹영역(112b, 116b)을 이루게 된다.

따라서, 이 단계에서는 상기 제 2 및 제 3 영역(II, III)에 구비된 상기 제 2 및 제 3 반도체층(112, 116)은 각각 중앙부의 순수 폴리실리콘 영역(112a, 116a)과 이의 양 외측으로 n형 오믹영역(112b, 116b)을 이룬 상태가 된다.

다음, 도 2f에 도시한 바와같이, 애싱(ashing)을 진행함으로서 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 2e의 181b)을 제거함으로서 상기 제 2 및 제 3 영역(II, III)에 있어 상기 게이트 절연막(118)을 노출시킨다.

이때, 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(181a) 또한 그 두께가 줄어들게 되지만 상기 제 1 영역(I)에 두께가 줄어든 상태로 남게 된다.

다음, 도 2g에 도시한 바와같이, 두께가 줄어든 상기 제 1 포토레지스트 패턴(181a)을 도핑 블록킹 마스크로 하여 상기 제 2 및 제 3 영역(II, III)에 제 1 저농도의 n-도핑을 실시한다.

이러한 제 1 저농도의 n- 도핑 진행에 의해 상기 제 2 및 제 3 영역(II, III)에 구비된 상기 제 2 및 제 3 반도체층(112, 113)의 각 중앙부는 상기 제 1 저농도의 n- 도핑이 이루어진 즉 채널도핑된 상태의 액티브영역(112c, 116c)을 이룬다.

따라서, 이 단계에서 상기 제 2 및 제 3 영역(II, III)에 구비된 상기 제 2 및 제 3 반도체층(112, 116)은 각각 중앙부의 제 1 저농도의 n- 도핑된 액티브영역(112c, 116c)과 이의 양 외측으로 n형 오믹영역(112b, 116b)을 이룬 상태가 되며, 상기 제 1 영역(I)의 제 1 반도체층(108)은 여전히 어떠한 도핑도 이루어지지 않음으로서 순수 폴리실리콘으로 이루어진 상태를 유지한 상태를 이룬다.(제 2 마스크 공정)

다음, 도 2h에 도시한 바와같이, 스트립(strip)을 진행하여 상기 제 1 영역(I)에 남아있는 제 1 포토레지스트 패턴(도 2g의 181a)을 제거함으로서 상기 게이트 절연막(118) 전면을 노출시킨다.

이후, 상기 게이트 절연막(118) 위로 금속물질을 증착하여 제 1 금속층(미도시)을 형성한 후 이에 대해 제 3 마스크 공정을 진행하여 상기 제 1, 2, 3 영역(I, II, III)에 상기 각 제 1, 2, 3 반도체층(108, 112, 116)의 중앙부에 대응하여 제 1, 2, 3 게이트 전극(120, 121, 122)을 형성함과 동시에 상기 표시영역에 있어 상기 제 3 게이트 전극(122)과 연결되며 일 방향으로 연장하는 게이트 배선(미도시)을 형성한다.

이때, 상기 제 2 및 제 3 영역(II, III)에 있어서 상기 제 2 및 제 3 게이트 전극(121, 122)은 각 제 2 및 제 3 반도체층(112, 116)의 중앙부 더욱 정확히는 상기 각 액티브영역(112c, 112c)에 대응하여 상기 각 액티브영역(112c, 116c)의 폭보다 작은 폭을 갖도록 형성하는 것이 특징이다.

따라서, 상기 제 2 및 제 3 영역(II, III)에 있어서는 상기 제 2 및 제 3 게이트 전극(121, 122) 외측으로 상기 각 액티브영역(112c, 116c)이 소정폭 노출되며, 상기 n형 오믹영역(112b, 116b)을 전체가 노출된 상태를 이루게 된다.

다음, 도 2i에 도시한 바와같이, 상기 제 1, 2, 3 게이트 전극(120, 121, 122)을 도핑 블록킹 마스크로 이용하여 상기 기판(101) 전면에 상기 제 1 저농도 대비 큰 제 2 저농도의 n- 도핑을 실시한다.

상기 제 2 저농도의 n-도핑에 의해 제 1, 2, 3 영역(I, II, III)에 각각 형성된 제 1, 2, 3 게이트 전극(120, 121, 122) 하부의 대응되는 각 반도체층(108, 112, 116)의 중앙부는 상기 각 게이트 전극(120, 121, 122)이 도핑 블록킹 마스크로 작용하여 도핑되지 않고, 상기 각 게이트 전극(120, 121, 122) 외측으로 노출된 반도체층 부분은 모두 제 1 저농도의 n-도핑이 이루어지게 된다.

따라서, 상기 제 1 영역(I)에 구비된 상기 제 1 반도체층(108)은 상기 제 1 게이트 전극(120)에 대응하여 순수 폴리실리콘 상태의 액티브영역(108a)과 이의 양측으로 제 2 저농도의 n- 도핑된 영역(dp)을 이루게 된다.

또한, 상기 제 2 및 제 3 영역(II, III)의 제 2 및 제 3 반도체층(112, 116)은 각각 상기 제 2 및 제 3 게이트 전극(121, 122)에 대응하여 채널도핑된 액티브영역(112c, 116c)과, 이의 양측으로 제 1 및 제 2 저농도의 n- 도핑이 이루어진 것을 특징으로 하는 LDD 영역(112d, 116d)과, 상기 각 LDD 영역(112d, 116d) 양측으로 n형 오믹영역(112b, 116b)의 5개 영역으로 이루어진 구성을 이루게 된다.

다음, 도 2j에 도시한 바와같이, 상기 제 1, 2, 3 게이트 전극(120, 121, 122) 위로 제 2 포토레지스트층(미도시)을 형성하고 이에 대해 제 4 마스크 공정을 진행하여 패터닝함으로서 상기 제 2 및 제 3 영역(II, III) 각각의 전체를 가리는 형태의 제 4 포토레지스트 패턴(184)을 형성하고, 상기 제 1 영역(I)에 대해서는 상기 제 2 포토레지스트층(미도시)은 제거된 상태를 이루도록 한다.

다음, 도 2k에 도시한 바와같이, 상기 제 2 및 제 3 영역(II, III)에 제 4 포토레지스트 패턴(184)이 형성된 상태에서 상기 제 1 고농도보다 큰 제 2 고농도의 p+ 도핑을 실시함으로서 상기 제 1 영역(I)에 구비된 상기 제 1 반도체층(108) 중 상기 제 1 게이트 전극(120) 외측으로 노출된 부분 즉 제 2 저농도의 n- 도핑이 이루어진 영역(도 2j의 dp)에 제 2 고농도의 p+ 도핑이 이루어지도록 함으로서 p형 오믹영역(108b)을 이루도록 한다.

이 경우, 상기 p형 오믹영역(108b)은 제 2 저농도의 n- 도핑이 이루어졌으나 상기 제 2 저농도보다 더 수 십 내지 수 천배 더 큰 제 2 고농도의 p+ 도핑이 더욱 실시됨으로서 p형 오믹영역(108b)을 이루게 된다.

따라서, 이 단계에서 상기 제 1 반도체층(108)은 상기 제 1 게이트 전극(120)에 대응하여 순수 폴리실리콘의 액티브영역(108a)과 이의 양측으로 p형 오믹영역(108b)의 3개의 영역으로 이루어진 구성을 이루게 된다.

다음, 도 2l에 도시한 바와같이, 스트립(strip)을 진행함 상기 제 2 및 제 3 영역(II, III)에 형성된 제 4 포토레지스트 패턴(도 2k의 184)을 제거함으로서 상기 제 2 및 제 3 게이트 전극(121, 122)을 노출시킨다.

다음, 도 2m에 도시한 바와 같이, 상기 게이트 배선(미도시)과 제 1, 2, 3 게이트 전극(120, 121, 122) 위로 무기절연물질 예를들면 산화실리콘(SiO₂) 또는 질화실리콘(SiNx)을 증착하여 층간절연막(123)을 형성한다.

이후, 상기 층간절연막(123)에 대해 마스크 공정을 실시하여 상기 게이트 절연막(118)과 더불어 패터함으로써 상기 각 반도체층(108, 112, 116) 중 p형 오믹영역(108b) 또는 n형 오믹영역(112b, 116b) 각각을 노출시키는 반도체층 콘택홀(125)을 형성한다.

다음, 도 2n에 도시한 바와 같이, 상기 반도체층 콘택홀(125)이 구비된 층간절연막(123) 위로 전면에 저저항 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리티타늄(MoTi) 중 어느 하나 또는 둘 이상을 증착함으로써 제 2 금속층(미도시)을 형성한다.

이후 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 각 화소부(P)의 경계에 상기 게이트 배선(미도시)과 교차하는 데이터 배선(미도시)을 형성한다.

그리고, 동시에 상기 각 제 1, 2, 3 영역(I, II, III)에 있어서는 상기 반도체층 콘택홀(125)을 통해 각각 상기 각 반도체층(108, 112, 116)의 p형 또는 n형 오믹영역(108b, 112b, 116b)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극((133a, 133b, 133c, (136a, 136b, 136c))을 형성한다.

이때, 상기 제 1 영역(I)에 순차 적층된 상기 제 1 반도체층(108)과, 게이트 절연막(118)과, 제 1 게이트 전극(120과, 층간절연막(123)과, 서로 이격하는 제 1 소스 전극(133a) 및 제 1 드레인 전극(136a)은 p형 박막트랜지스터(pTr)를 이룬다.

그리고, 상기 제 2 영역(II)에 순차 적층된 상기 제 2 반도체층(112)과, 게이트 절연막(118)과, 제 2 게이트 전극(121)과, 층간절연막(123)과, 서로 이격하는 제 2 소스 전극(133b) 및 제 2 드레인 전극(136b)은 제 1 n형 박막트랜지스터(nTr1)를 이룬다.

또한 상기 제 3 영역(III)에 순차 적층된 상기 제 3 반도체층(116)과, 게이트 절연막(118)과, 제 3 게이트 전극(122)과, 층간절연막(123)과, 서로 이격하는 제 3 소스 전극(133c) 및 제 3 드레인 전극(136c)은 제 2 n형 박막트랜지스터(nTr2)를 이룬다.

이때, 상기 제 1 및 제 2 영역(I, II)) 즉 구동회로부(DCA)에 형성된 상기 p형 박막트랜지스터(pTr)와 제 1 n형 박막트랜지스터(nTr1)는 구동소자로서 CMOS소자를 이룬다.

그리고, 상기 제 3 영역(III) 즉 각 화소부(P)에 구비되는 상기 제 2 n형 박막트랜지스터(nTr2)는 스위칭 소자를 이룬다.

다음, 도 2o에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극((133a, 133b, 133c, (136a, 136b, 136c)) 위로 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO₂)을 증착하거나, 또는 유기절연물질인 포토아크릴(photo acryl)을 도포함으로써 보호층(140)을 형성한다.

이후, 상기 보호층(140)을 마스크 공정을 진행하여 패터닝함으로써 상기 화소부(P)에 있어서는 상기 제 2 n형 박막트랜지스터(nTr2)의 드레인 전극(136c)을 노출시키는 드레인 콘택홀(143)을 형성한다.

다음, 도 2p에 도시한 바와같이, 상기 각 화소부(P)에 있어서 드레인 콘택홀(143)이 구비된 상기 보호층(140) 위로 전면에 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성한다.

이후, 상기 투명 도전성 물질층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 각 화소부(P) 내에 상기 드레인 콘택홀(143)을 통해 상기 제 2 n형 박막트랜지스터(nTr2)의 드레인 전극(136c)과 접촉하는 화소전극(150)을 형성함으로서 본 발명의 실시예에 따른 구동회로 일체형 어레이 기판(101)을 완성한다.

한편, 전술한 구성을 갖는 구동회로 일체형 어레이 기판(101)의 제조 방법은 일례로 TN모드 구동회로 일체형 액정표시장치용 어레이 기판(101)의 제조 방법을 나타낸 것이며, 다양하게 변형될 수 있다.

일례로 상기 화소전극을 각 화소영역 내에서 바(bar) 형태로 형성하고, 상기 바 형태의 화소영역과 더불어 바(bar) 형태를 가지며 교대하는 공통전극을 더욱 형성하는 경우 횡전계형 구동회로 일체형 액정표시장치용 어레이 기판을 이루게 된다.

이 경우, 상기 게이트 배선을 형성하는 단계에서 상기 게이트 배선과 나란하게 공통배선을 더 형성하고, 상기 드레인 콘택홀을 형성하는 단계에서 상기 공통배선을 노출시키는 공통 콘택홀을 더욱 형성하고 상기 화소전극을 형성하는 단계에서 상기 바(bar) 형태의 공통전극을 상기 공통 콘택홀을 통해 상기 공통배선과 접촉하도록 형성하는 공정을 더욱 진행할 수 있다.

나아가 또 다른 일례로 상기 구동회로 어레이 기판이 프린지 필드 스위칭 모드 구동회로 일체형 액정표시장치용 어레이 기판을 이루는 경우, 상기 화소전극을 형성하는 단계 이후에 이의 상부로 절연층을 더욱 형성하고, 상기 절연층 상부로 표시영역 전면에 연결되는 형태로 각 화소영역에 대응하여 바(bar) 형태의 다수의 개구를 갖는 공통전극을 형성하는 단계를 더욱 진행할 수 있다.

한편, 전술한 바와같은 본 발명의 실시예에 따른 구동회로 일체형 어레이 기판(101)의 제조방법은 p형 오믹영역(108b)을 갖는 p타입의 제 1 반도체층(108)과, n형 오믹영역(112c)과 제 1 LDD 영역(112d) 및 채널도핑된 액티브영역의 5개 영역을 구비한 제 2 반도체층(112) 및 제 3 반도체층(116)을 총 2회의 마스크 공정을 통해 형성함으로서 종래의 3회의 마스크 공정을 진행하여 제 1, 2, 3 반도체층(도 1g의 30, 35, 40) 형성하는 방법 대비 1회의 마스크 공정을 줄일 수 있다.

따라서, 종래의 폴리실리콘을 반도체층(도 1g의 30, 35, 40)을 구비한 구동회로 일체형 어레이 기판(도 1g의 20)의 제조 방법대비 1회의 마스크 공정을 저감시킬 수 있으므로 공정 단순화 및 공정 시간을 단축함으로서 단위 시간당 생산성을 향상시키는 효과를 갖는다.

나아가 단위 시간당 생산성이 향상됨으로서 제품의 제조 비용을 저감시키는 효과를 갖는다.

본 발명은 전술한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.

101 : 기판
103 : 버퍼층
108, 112, 116 : 제 1, 2, 3 반도체층
112b, 116b : n형 오믹영역
112c, 116c : 액티브영역
118 : 게이트 절연막
DCA : 구동회로부
P : 화소부
I, II, III : 제 1, 2, 3 영역

Claims (6)

1. 기판 상에 p형 박막트랜지스터 및 제 1 n형 박막트랜지스터가 구비된 구동회로부와, 제 2 n형 박막트랜지스터가 구비되는 화소부가 정의된 구동회로 일체형 어레이 기판의 제조 방법에 있어서,
   상기 기판 상에 순수 폴리실리콘의 제 1, 2, 3 반도체층을 형성하는 단계와;
   상기 제 1, 2, 3 반도체층 위로 게이트 절연막을 전면에 형성하는 단계와;
   상기 게이트 절연막 위로 상기 제 1 반도체층 전면에 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 2 및 제 3 반도체층 각각의 중앙부에 대응하여 제 1 폭을 가지며 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 각각 형성하는 단계와;
   제 1 고농도의 n+ 도핑을 실시하는 단계와;
   애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와;
   제 1 저농도의 n- 도핑을 실시하는 단계와;
   상기 제 1 포토레지스트 패턴을 제거하는 단계와;
   상기 게이트 절연막 위로 상기 각 제 1, 2, 3 반도체층의 중앙부에 대응하여 상기 제 1 폭보다 작은 제 2 폭을 갖는 제 1, 2, 3 게이트 전극을 형성하는 단계와;
   상기 제 1, 2, 3 게이트 전극 각각의 외측으로 노출된 각 제 1, 2, 3 반도체층 부분에 제 2 저농도의 n- 도핑을 실시하는 단계와;
   상기 제 1, 2, 3 게이트 전극 위로 상기 제 2 및 제 3 반도체층 전면을 가리는 제 3 포토레지스트 패턴을 형성하는 단계와;
   상기 제 1 반도체층 중 상기 제 1 게이트 전극 외측으로 노출된 부분에 제 1 고농도보다 큰 제 2 고농도의 p+ 도핑을 실시하는 단계와;
   상기 제 3 포토레지스트 패턴을 제거하는 단계
   를 포함하는 구동회로 일체형 어레이 기판의 제조 방법.
   
2. 제 1 항에 있어서,
   상기 제 1 반도체층은 상기 제 1 게이트 전극에 대응하여 순수 폴리실리콘의 액티브층과 이의 양측으로 상기 p+ 도핑된 p형 오믹영역으로 구성되며,
   상기 제 2 및 제 3 반도체층은 각각 상기 제 2 및 제 3 게이트 전극에 대응하여 상기 제 1 저농도의 n- 도핑된 폴리실리콘의 액티브영역과 이의 양측으로 상기 제 1 및 제 2 저농도의 n- 도핑된 LDD 영역과 상기 LDD 영역 외측으로 상기 n+ 도핑된 n형 오믹영역으로 구성되는 것이 특징인 구동회로 일체형 어레이 기판의 제조 방법.
   
3. 제 1 항에 있어서,
   상기 제 1 저농도와 제 2 저농도는 n- 불순물이 1*10¹³/㎠ 내지 1*10¹⁴/㎠ 의 도즈량으로 도핑되며, 상기 제 1 고농도와 제 2 고농도는 n+ 또는 P+ 불순물이 1*10¹⁵/㎠ 내지 9*10¹⁶/㎠ 정도의 도즈량으로 도핑되는 구동회로 일체형 어레이 기판의 제조 방법.
   
4. 제 1 항에 있어서,
   상기 제 1, 2, 3 반도체층 위로 상기 제 1, 2, 3 반도체층 각각의 p형 또는 n형 오믹영역을 노출시킨는 반도체층 콘택홀을 갖는 층간절연막을 형성하는 단계와;
   상기 층간절연막 위로 상기 각 반도체층 콘택홀을 통해 상기 각 제 1, 2, 3 반도체층과 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와;
   상기 화소부의 제 2 n형 박막트랜지스터의 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
   상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 제 2 n형 박막트랜지스터의 드레인 전극과 접촉하는 화소전극을 형성하는 단계
   를 포함하는 구동회로 일체형 어레이 기판의 제조 방법.
   
5. 제 4 항에 있어서,
   순수 폴리실리콘의 상기 제 1, 2, 3 반도체층을 형성하는 단계 이전에 상기 기판 상에 버퍼층을 형성하는 단계를 포함하는 구동회로 일체형 어레이 기판의 제조 방법.
   
6. 제 5 항에 있어서,
   상기 버퍼층을 형성하기 전에 상기 기판 상에 상기 화소부의 상기 제 2 n형 박막트랜지스터에 대응하여 차광패턴을 형성하는 단계를 포함하는 구동회로 일체형 어레이 기판의 제조 방법.

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