JPH033953B2 - - Google Patents
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- JPH033953B2 JPH033953B2 JP57095334A JP9533482A JPH033953B2 JP H033953 B2 JPH033953 B2 JP H033953B2 JP 57095334 A JP57095334 A JP 57095334A JP 9533482 A JP9533482 A JP 9533482A JP H033953 B2 JPH033953 B2 JP H033953B2
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- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 42
- 238000000034 method Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 10
- 238000002955 isolation Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H10D84/401—Combinations of FETs or IGBTs with BJTs
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造方法に関
し、特に高速のバイポーラトランジスタを含む半
導体集積回路装置の製造に関する。
し、特に高速のバイポーラトランジスタを含む半
導体集積回路装置の製造に関する。
半導体集積回路装置にはPNPトランジスタ、
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積回路装置はその両トラ
ンジスタの速度的なアンバランスが生じる故に全
体として見た場合、回路的にも多くの制限があつ
た。
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積回路装置はその両トラ
ンジスタの速度的なアンバランスが生じる故に全
体として見た場合、回路的にも多くの制限があつ
た。
第１図はPNPトランジスタを、集積回路の標
準であるNPNトランジスタの製造工程を利用し
て一体化形成した従来の半導体集積回路装置を示
す。
準であるNPNトランジスタの製造工程を利用し
て一体化形成した従来の半導体集積回路装置を示
す。
第１図において、１はｐ形基板、２は高濃度ｎ
形埋込層、３はｎ形エピタキシヤル層、４は予備
分離拡散層を示す。５はエピタキシヤル層３表面
から形成された分離拡散層で、予備分離拡散層４
と途中で接続され、活性領域の分離を行つてい
る。
形埋込層、３はｎ形エピタキシヤル層、４は予備
分離拡散層を示す。５はエピタキシヤル層３表面
から形成された分離拡散層で、予備分離拡散層４
と途中で接続され、活性領域の分離を行つてい
る。
６ｅ，６ｃ，７ｂはｐ形拡散層である。ここ
で、NPNトランジスタ部分においては７ｂはベ
ースとなるｐ形領域で、ラテラルPNPトランジ
スタ部分においては６ｅ，６ｃはそれぞれエミツ
タとコレクタを形成している。８ｂはPNPトラ
ンジスタのベース領域用のコンタクト、９ｅは
NPNトランジスタのエミツタ、９ｃはNPNトラ
ンジスタのコレクタコンタクトのための高濃度ｎ
形拡散層である。第１図で一体化形成された
NPN、PNPトランジスタにおいて、PNPの横型
トランジスタはベース幅（領域６ｅと６ｃ間距
離）が平面的、つまりマスクのパターン精度で定
まる。一般的に、マスク精度はそれほど正確なも
のではないため、通常短いもので3μｍ程度であ
る。従つて、ベース幅の狭いPNPトランジスタ
を形成出来ない。また、NPNトランジスタのベ
ース領域７ｂにおいては拡散によつて濃度傾斜が
ついているため、電界傾斜がベース領域で形成さ
れるのでキヤリアの加速がなされ高速化が実現す
る。しかし、PNPトランジスタのベース領域３
はエピタキシヤル層そのものであり、濃度傾斜が
なく高速化が実現されない。さらに、PNPトラ
ンジスタのコレクタ領域６ｃの濃度がベース領域
３よりむしろ高く、ベース幅を縮小していつた場
合、コレクタ、エミツタ間耐圧が急速に下がる。
で、NPNトランジスタ部分においては７ｂはベ
ースとなるｐ形領域で、ラテラルPNPトランジ
スタ部分においては６ｅ，６ｃはそれぞれエミツ
タとコレクタを形成している。８ｂはPNPトラ
ンジスタのベース領域用のコンタクト、９ｅは
NPNトランジスタのエミツタ、９ｃはNPNトラ
ンジスタのコレクタコンタクトのための高濃度ｎ
形拡散層である。第１図で一体化形成された
NPN、PNPトランジスタにおいて、PNPの横型
トランジスタはベース幅（領域６ｅと６ｃ間距
離）が平面的、つまりマスクのパターン精度で定
まる。一般的に、マスク精度はそれほど正確なも
のではないため、通常短いもので3μｍ程度であ
る。従つて、ベース幅の狭いPNPトランジスタ
を形成出来ない。また、NPNトランジスタのベ
ース領域７ｂにおいては拡散によつて濃度傾斜が
ついているため、電界傾斜がベース領域で形成さ
れるのでキヤリアの加速がなされ高速化が実現す
る。しかし、PNPトランジスタのベース領域３
はエピタキシヤル層そのものであり、濃度傾斜が
なく高速化が実現されない。さらに、PNPトラ
ンジスタのコレクタ領域６ｃの濃度がベース領域
３よりむしろ高く、ベース幅を縮小していつた場
合、コレクタ、エミツタ間耐圧が急速に下がる。
以上の様に、第１図では製造工程を追加するこ
となくPNPトランジスタを一体化出来るが、第
１図のPNPトランジスタはベースの幅が広い拡
散プロフアイルにより電界傾斜がついていない、
PNPトランジスタのコレクタ濃度がベース濃度
よりも高く耐圧が低い等の３つの理由により横型
PNPトランジスタは縦型NPNトランジスタに比
べて著しく特性が劣るのが通常である。従つて、
第１図に示す半導体集積回路装置においては全体
としての特性が不十分なものとなつていた。
となくPNPトランジスタを一体化出来るが、第
１図のPNPトランジスタはベースの幅が広い拡
散プロフアイルにより電界傾斜がついていない、
PNPトランジスタのコレクタ濃度がベース濃度
よりも高く耐圧が低い等の３つの理由により横型
PNPトランジスタは縦型NPNトランジスタに比
べて著しく特性が劣るのが通常である。従つて、
第１図に示す半導体集積回路装置においては全体
としての特性が不十分なものとなつていた。
次に、これを改善した半導体集積回路装置の従
来例を第２図に示す。第２図の場合は製造工程を
追加し、縦型のPNPトランジスタを一体形成し
たものである。
来例を第２図に示す。第２図の場合は製造工程を
追加し、縦型のPNPトランジスタを一体形成し
たものである。
第２図において、１１はｐ形基板、１２は高濃
度ｎ形埋込層、１３はｎ形エピタキシヤル層、１
４はｐ形予備分離拡散層で、１５は分離拡散層で
ある。この分離拡散層１４及び１５により、活性
領域を分離させている。１６はｎ形埋込層１２上
にイオン注入法等で製作されたｐ形領域で、縦形
PNPトランジスタのコレクタとなる領域である。
１７，１８はそれぞれ分離拡散層１４，１５の領
域形成時に同時形成されるもので、コレクタ領域
１６の引出し拡散層となつている。１９はベース
１３の引出し拡散層である。２０はp+の拡散層
で分離拡散層１５と同時に形成され、縦型PNP
トランジスタのエミツタとなる領域である。２１
は通常のNPNトランジスタのエミツタ層、２２
はベース層、２３はエミツタ２１と同時に形成さ
れたコレクタ・コンタクト部である。
度ｎ形埋込層、１３はｎ形エピタキシヤル層、１
４はｐ形予備分離拡散層で、１５は分離拡散層で
ある。この分離拡散層１４及び１５により、活性
領域を分離させている。１６はｎ形埋込層１２上
にイオン注入法等で製作されたｐ形領域で、縦形
PNPトランジスタのコレクタとなる領域である。
１７，１８はそれぞれ分離拡散層１４，１５の領
域形成時に同時形成されるもので、コレクタ領域
１６の引出し拡散層となつている。１９はベース
１３の引出し拡散層である。２０はp+の拡散層
で分離拡散層１５と同時に形成され、縦型PNP
トランジスタのエミツタとなる領域である。２１
は通常のNPNトランジスタのエミツタ層、２２
はベース層、２３はエミツタ２１と同時に形成さ
れたコレクタ・コンタクト部である。
さて、第２図でp+エミツタ拡散層２０、ベー
スとなるｎ形エピタキシヤル層１３、p+形コレ
クタ層１６によつて縦型PNPトランジスタが形
成される。このPNPトランジスタは第１図で示
した横型PNPトランジスタと違い、ベース幅が
マスクの寸法及び寸法精度によつて決定されてお
らず、エピタキシヤル層１３の厚み、p+拡散コ
レクタ領域１６及びp+エミツタ拡散層２０の深
さに依存しているため、拡散制御によつてベース
幅は狭く出来る利点がある。しかしこの構造にお
いても多くの欠点がある。まず第１にベース幅で
あるが、これはエピタキシヤル層１３の厚みから
エミツタ２０の拡散深さとｐ形コレクタ領域１６
の上方拡散幅とを引いたものによつて決定される
ので、ベース幅の分布が非常に大きい。それに加
えるにｐ形コレクタ領域１６の濃度は埋込層１２
の濃度との加減によつてきまるため、上方拡散
は、ｐ形コレクタ領域１６のドーピング量によつ
て一義的に決まらず、従つて、ベース幅の分布は
ますます大きくなつてしまい、ベース幅がパター
ン精度で制限されないというもののベース幅の決
定制御が困難である。しかも、このトランジスタ
においてもエピタキシヤル層がベースであり第１
図で示したPNPトランジスタでみられた欠点で
あるベース領域での濃度勾配がない点及びコレク
タ１２の濃度がベースよりも高い問題は改善され
ていない。すなわち、このトランジスタもベース
幅の決定制御が困難、濃度勾配がない、耐圧が低
いという３つの問題を有している。
スとなるｎ形エピタキシヤル層１３、p+形コレ
クタ層１６によつて縦型PNPトランジスタが形
成される。このPNPトランジスタは第１図で示
した横型PNPトランジスタと違い、ベース幅が
マスクの寸法及び寸法精度によつて決定されてお
らず、エピタキシヤル層１３の厚み、p+拡散コ
レクタ領域１６及びp+エミツタ拡散層２０の深
さに依存しているため、拡散制御によつてベース
幅は狭く出来る利点がある。しかしこの構造にお
いても多くの欠点がある。まず第１にベース幅で
あるが、これはエピタキシヤル層１３の厚みから
エミツタ２０の拡散深さとｐ形コレクタ領域１６
の上方拡散幅とを引いたものによつて決定される
ので、ベース幅の分布が非常に大きい。それに加
えるにｐ形コレクタ領域１６の濃度は埋込層１２
の濃度との加減によつてきまるため、上方拡散
は、ｐ形コレクタ領域１６のドーピング量によつ
て一義的に決まらず、従つて、ベース幅の分布は
ますます大きくなつてしまい、ベース幅がパター
ン精度で制限されないというもののベース幅の決
定制御が困難である。しかも、このトランジスタ
においてもエピタキシヤル層がベースであり第１
図で示したPNPトランジスタでみられた欠点で
あるベース領域での濃度勾配がない点及びコレク
タ１２の濃度がベースよりも高い問題は改善され
ていない。すなわち、このトランジスタもベース
幅の決定制御が困難、濃度勾配がない、耐圧が低
いという３つの問題を有している。
本発明は従来の欠点に鑑みてなされたもので、
高速のPNPバイポーラトランジスタと高抵抗素
子とを形成しかつこれと高性能なNPNバイポー
ラトランジスタを含む半導体集積回路装置をプロ
セス上有利な方法で提供することを目的とする。
すなわち、本発明は第１図の横型PNPバイポー
ラトランジスタの低速性と第２図の縦型PNPバ
イポーラトランジスタのベース幅を制御性良く決
定出来ない点及び耐圧を改善するとともに、通常
の半導体集積回路で形成される高速のNPNバイ
ポーラトランジスタを含む半導体集積回路装置の
製造工程を大幅に増加することなく一体化形成可
能とする方法を提供せんとするものである。さら
に、上記方法に加えるに高抵抗素子を同時に一体
化形成可能とする半導体集積回路装置の製造方法
を提供せんとするものである。
高速のPNPバイポーラトランジスタと高抵抗素
子とを形成しかつこれと高性能なNPNバイポー
ラトランジスタを含む半導体集積回路装置をプロ
セス上有利な方法で提供することを目的とする。
すなわち、本発明は第１図の横型PNPバイポー
ラトランジスタの低速性と第２図の縦型PNPバ
イポーラトランジスタのベース幅を制御性良く決
定出来ない点及び耐圧を改善するとともに、通常
の半導体集積回路で形成される高速のNPNバイ
ポーラトランジスタを含む半導体集積回路装置の
製造工程を大幅に増加することなく一体化形成可
能とする方法を提供せんとするものである。さら
に、上記方法に加えるに高抵抗素子を同時に一体
化形成可能とする半導体集積回路装置の製造方法
を提供せんとするものである。
以下、本発明の一実施例を図面を用いて説明す
る。第３図は本発明の一実施例の方法により形成
された半導体集積回路装置の構造断面図を示すも
のである。本実施例においては縦型のPNPトラ
ンジスタと縦型NPNトランジスタ及び高抵抗素
子を一体化形成したものであり、縦型PNPトラ
ンジスタの部分に改良を加え一体化形成したもの
である。
る。第３図は本発明の一実施例の方法により形成
された半導体集積回路装置の構造断面図を示すも
のである。本実施例においては縦型のPNPトラ
ンジスタと縦型NPNトランジスタ及び高抵抗素
子を一体化形成したものであり、縦型PNPトラ
ンジスタの部分に改良を加え一体化形成したもの
である。
第３図において、３１はｐ形半導体基板、３２
はｎ形高濃度埋込領域、３３は0.5〜1.0Ωcm程度
のｎ形エピタキシヤル層で３〜4μｍの厚さに成
長される。３４はｐ形高濃度の予備拡散埋め込み
領域で、エピタキシヤル層３３表面から形成され
るｐ形高濃度拡散領域３５と対をなし、エピタキ
シヤル層３３の分離をおこないPNPバイポーラ
トランジスタ形成領域、高抵抗素子の形成領域及
びNPNトランジスタのコレクタ領域を形成して
いる。この分離領域３４，３５は酸化膜分離によ
つて行なつても本発明の効果は変わらない。３６
はｐ形の高濃度埋込領域で、埋込領域３２の内側
に設置され、分離領域３４と同時に形成されてい
る。高濃度埋込領域３６の表面濃度は、基板３１
上の埋込領域３２が高濃度のためにかなり下がつ
ており、このため上方への拡散は少なくて、拡散
領域３４ほど高くはならない。３７は拡散領域３
５と同時に形成されたp+拡散領域で、コレクタ
抵抗の削減のために設置されたものである。３８
はn+の拡散領域で、埋込領域３２と接続される。
３９は本発明にて形成される主要領域の１つで、
低ドーズのイオン注入法により形成され、シート
抵抗値として通常のNPNトランジスタのベース
抵抗の200Ω／□に比べて１桁以上高い2KΩ／□
〜4KΩ／□程度のp-領域でありPNPトランジス
タのコレクタ領域となる。４０はコレクタ領域３
９と同時に形成されたp-領域で、この中に高抵
抗素子を形成する。４１は本発明の主要領域の１
つであるｎ形ウエルで、イオン注入法でp-領域
３９内に形成されPNPトランジスタのｎ形ベー
ス領域となる。４２はベース領域４１と同時に形
成されたｎ形ウエルで高抵抗素子を形成する。４
３はｎ形ベース領域４１内に形成される約200
Ω／□程度のｐ形領域でPNPトランジスタのエ
ミツタ領域であり、縦型のNPNトランジスタの
コレクタ領域内に形成されるｐ形ベース領域４４
と同時に形成される。４５は高抵抗素子のp-領
域４０のコンタクト用拡散領域で、領域４３，４
４と同時形成される。４６はベース領域４１のｎ
形コンタクト拡散領域であり、NPNトランジス
タのエミツタ領域４７と同時に形成される。これ
と同時に拡散領域４８を形成し、高抵抗素子のコ
ンタクト部を構成する。４９はNPNトランジス
タのコレクタ３３のｎ形コンタクト領域である。
はｎ形高濃度埋込領域、３３は0.5〜1.0Ωcm程度
のｎ形エピタキシヤル層で３〜4μｍの厚さに成
長される。３４はｐ形高濃度の予備拡散埋め込み
領域で、エピタキシヤル層３３表面から形成され
るｐ形高濃度拡散領域３５と対をなし、エピタキ
シヤル層３３の分離をおこないPNPバイポーラ
トランジスタ形成領域、高抵抗素子の形成領域及
びNPNトランジスタのコレクタ領域を形成して
いる。この分離領域３４，３５は酸化膜分離によ
つて行なつても本発明の効果は変わらない。３６
はｐ形の高濃度埋込領域で、埋込領域３２の内側
に設置され、分離領域３４と同時に形成されてい
る。高濃度埋込領域３６の表面濃度は、基板３１
上の埋込領域３２が高濃度のためにかなり下がつ
ており、このため上方への拡散は少なくて、拡散
領域３４ほど高くはならない。３７は拡散領域３
５と同時に形成されたp+拡散領域で、コレクタ
抵抗の削減のために設置されたものである。３８
はn+の拡散領域で、埋込領域３２と接続される。
３９は本発明にて形成される主要領域の１つで、
低ドーズのイオン注入法により形成され、シート
抵抗値として通常のNPNトランジスタのベース
抵抗の200Ω／□に比べて１桁以上高い2KΩ／□
〜4KΩ／□程度のp-領域でありPNPトランジス
タのコレクタ領域となる。４０はコレクタ領域３
９と同時に形成されたp-領域で、この中に高抵
抗素子を形成する。４１は本発明の主要領域の１
つであるｎ形ウエルで、イオン注入法でp-領域
３９内に形成されPNPトランジスタのｎ形ベー
ス領域となる。４２はベース領域４１と同時に形
成されたｎ形ウエルで高抵抗素子を形成する。４
３はｎ形ベース領域４１内に形成される約200
Ω／□程度のｐ形領域でPNPトランジスタのエ
ミツタ領域であり、縦型のNPNトランジスタの
コレクタ領域内に形成されるｐ形ベース領域４４
と同時に形成される。４５は高抵抗素子のp-領
域４０のコンタクト用拡散領域で、領域４３，４
４と同時形成される。４６はベース領域４１のｎ
形コンタクト拡散領域であり、NPNトランジス
タのエミツタ領域４７と同時に形成される。これ
と同時に拡散領域４８を形成し、高抵抗素子のコ
ンタクト部を構成する。４９はNPNトランジス
タのコレクタ３３のｎ形コンタクト領域である。
以上の説明ならびに第３図から明らかなよう
に、ｐ形エミツタ領域４３、ｎ形ベース領域４
１、ｐ形コレクタ領域３９で縦型PNPトランジ
スタが形成され、ｎ形エミツタ領域４７、ｐ形ベ
ース領域４４、ｎ形コレクタ領域３３で縦型
NPNトランジスタが形成され、n-形領域４２で
高抵抗素子が形成されていることがわかる。
に、ｐ形エミツタ領域４３、ｎ形ベース領域４
１、ｐ形コレクタ領域３９で縦型PNPトランジ
スタが形成され、ｎ形エミツタ領域４７、ｐ形ベ
ース領域４４、ｎ形コレクタ領域３３で縦型
NPNトランジスタが形成され、n-形領域４２で
高抵抗素子が形成されていることがわかる。
ここで、以上の方法で形成された縦型PNPト
ランジスタの特性を第４図に示す。第３図の縦型
PNPトランジスタの各領域の深さ方向の不純物
濃度分布を基に説明する。従来の第１図、第２図
のPNPトランジスタの問題点が解消出来ること
を説明する。ベースであるｎ形領域４１が、低濃
度のp-コレクタ領域３９内に形成されており、
狭いベース幅が得られ、そのｐ形不純物の濃度の
制御及び深さの制御がp-領域３９上から打ち込
まれている不純物のイオン注入によつて精度良く
定められ、ｐ形エミツタ領域も同様に形成でき
る。従つて、ベース幅（エミツタ領域４３の低部
からベース領域４１の低部までの距離）は、ｎ形
ベース領域４１とｐ形エミツタ領域４３の不純物
の制御のみによつて決定されるので制御性が良
い。つまり、第２図の場合は３つのパラメータで
あつたが、本実施例では領域４１と４３の形成と
いう２つのパラメータでベース幅が決定される。
また、ｎ形ベース領域４１は最終的にはイオン注
入後の不純物のドライブインによつて決められる
ため、第４図から明らかなように、上から下方向
に濃度が下がる濃度勾配がついており、電界加速
が行なわれる構造になつているのでキヤリアの走
行速度が増大し、高速動作が可能となるとともに
n+ベースコンタクト領域４６にてベースコンタ
クトを確実に形成できる。また、コレクタとなる
ｐ形コレクタ領域３９の濃度は第４図からも明か
なように従来と異なり、ベース領域よりも低濃度
のp-であるため、耐圧も高く、高濃度ｐ形領域
３６の存在のためコレクタ抵抗は低くできる。
ランジスタの特性を第４図に示す。第３図の縦型
PNPトランジスタの各領域の深さ方向の不純物
濃度分布を基に説明する。従来の第１図、第２図
のPNPトランジスタの問題点が解消出来ること
を説明する。ベースであるｎ形領域４１が、低濃
度のp-コレクタ領域３９内に形成されており、
狭いベース幅が得られ、そのｐ形不純物の濃度の
制御及び深さの制御がp-領域３９上から打ち込
まれている不純物のイオン注入によつて精度良く
定められ、ｐ形エミツタ領域も同様に形成でき
る。従つて、ベース幅（エミツタ領域４３の低部
からベース領域４１の低部までの距離）は、ｎ形
ベース領域４１とｐ形エミツタ領域４３の不純物
の制御のみによつて決定されるので制御性が良
い。つまり、第２図の場合は３つのパラメータで
あつたが、本実施例では領域４１と４３の形成と
いう２つのパラメータでベース幅が決定される。
また、ｎ形ベース領域４１は最終的にはイオン注
入後の不純物のドライブインによつて決められる
ため、第４図から明らかなように、上から下方向
に濃度が下がる濃度勾配がついており、電界加速
が行なわれる構造になつているのでキヤリアの走
行速度が増大し、高速動作が可能となるとともに
n+ベースコンタクト領域４６にてベースコンタ
クトを確実に形成できる。また、コレクタとなる
ｐ形コレクタ領域３９の濃度は第４図からも明か
なように従来と異なり、ベース領域よりも低濃度
のp-であるため、耐圧も高く、高濃度ｐ形領域
３６の存在のためコレクタ抵抗は低くできる。
さらに、第３図の縦型PNPトランジスタの特
長を、深さ方向不純物分布を示す第４図を参照し
て述べる。この第４図において、埋込領域３２は
例えばAs（砒素）のような拡散係数の小さいもの
を使用し、ｐ形領域３６はボロン等を使用するこ
とにより、基板３１からの上方拡散が図示したよ
うになる。またｐ形エミツタ領域４３、ｎ形ベー
ス領域４１及び領域３６よりも低濃度のｐ形コレ
クタ領域３９は、イオン注入法でそれぞれボロ
ン、リン等を打ち込みその後の熱処理により制御
性良く形成される。第４図で明らかなように、領
域３９よりも高濃度のｎ形ベース領域４１はその
濃度傾斜が大きく、ベースに電界傾斜が得られ
る。さらに、コレクタ領域３９が極めて低濃度と
出来るため、ベース領域４１の形成はその深さ
も、ベースへの不純物の添加量とエミツタ領域４
３の不純物量の両者により実質的に定められ、コ
レクタ領域３９の不純物濃度に依存することがな
いので、その制御に困難性はない。
長を、深さ方向不純物分布を示す第４図を参照し
て述べる。この第４図において、埋込領域３２は
例えばAs（砒素）のような拡散係数の小さいもの
を使用し、ｐ形領域３６はボロン等を使用するこ
とにより、基板３１からの上方拡散が図示したよ
うになる。またｐ形エミツタ領域４３、ｎ形ベー
ス領域４１及び領域３６よりも低濃度のｐ形コレ
クタ領域３９は、イオン注入法でそれぞれボロ
ン、リン等を打ち込みその後の熱処理により制御
性良く形成される。第４図で明らかなように、領
域３９よりも高濃度のｎ形ベース領域４１はその
濃度傾斜が大きく、ベースに電界傾斜が得られ
る。さらに、コレクタ領域３９が極めて低濃度と
出来るため、ベース領域４１の形成はその深さ
も、ベースへの不純物の添加量とエミツタ領域４
３の不純物量の両者により実質的に定められ、コ
レクタ領域３９の不純物濃度に依存することがな
いので、その制御に困難性はない。
以上のPNPトランジスタと同時に高抵抗素子
が形成される。高抵抗素子４２の電極コンタクト
領域は両端のn+拡散領域４８である。これは
NPNトランジスタのベース領域４４を利用した
抵抗体のシート抵抗値よりも大きく、かつp-拡
散領域４０のシート抵抗よりも小さいシート抵抗
値の抵抗体を形成することが出来る。ここで得ら
れるシート抵抗体が500〜1KΩ／□という値は高
速のロジツク回路に使用するのに適当な大きさで
ある。
が形成される。高抵抗素子４２の電極コンタクト
領域は両端のn+拡散領域４８である。これは
NPNトランジスタのベース領域４４を利用した
抵抗体のシート抵抗値よりも大きく、かつp-拡
散領域４０のシート抵抗よりも小さいシート抵抗
値の抵抗体を形成することが出来る。ここで得ら
れるシート抵抗体が500〜1KΩ／□という値は高
速のロジツク回路に使用するのに適当な大きさで
ある。
また一般に拡散層の濃度が高いほど抵抗の温度
係数が小さいが、このｎ拡散領域４２の拡散深さ
はp-拡散領域４０に比べて浅いので濃度は比較
的高く、従つて温度特性が優れている。また、高
抵抗素子４２は低濃度のp-拡散層４０との接合
面を有するので、抵抗素子の寄生接合容量が小さ
く優れた高周波特性を有する。
係数が小さいが、このｎ拡散領域４２の拡散深さ
はp-拡散領域４０に比べて浅いので濃度は比較
的高く、従つて温度特性が優れている。また、高
抵抗素子４２は低濃度のp-拡散層４０との接合
面を有するので、抵抗素子の寄生接合容量が小さ
く優れた高周波特性を有する。
また、本実施例に係る構造では、高抵抗島領域
４０とPNPトランジスタのコレクタ領域３９が
共通プロセスであり、NPNトランジスタのベー
ス領域４４がPNPトランジスタのエミツタ領域
４３及び高抵抗素子の島領域４０のコンタクト４
５と共通プロセスで形成されるため、縦型PNP
トランジスタを形成するために、新たなプロセス
として、単にベースとなるｎ形領域４１を形成し
かつ同時に高抵抗４２を形成するプロセスの追加
にすぎなく非常に簡便な構造となつている。
４０とPNPトランジスタのコレクタ領域３９が
共通プロセスであり、NPNトランジスタのベー
ス領域４４がPNPトランジスタのエミツタ領域
４３及び高抵抗素子の島領域４０のコンタクト４
５と共通プロセスで形成されるため、縦型PNP
トランジスタを形成するために、新たなプロセス
として、単にベースとなるｎ形領域４１を形成し
かつ同時に高抵抗４２を形成するプロセスの追加
にすぎなく非常に簡便な構造となつている。
次に本発明の他の実施例について第５図を用い
て説明する。同図において第３図と同一の部分は
同一番号を付してある。５０は領域３６と同時に
形成されるｐ形の高濃度埋込領域、５１は抵抗の
分離島領域である。ｐ領域４０は通常接地電位に
してｎ領域４２と逆バイアスする。一方、ｎ領域
５１の中にNPNトランジスタのベース領域４４
と同じ拡散層からなる抵抗を形成した場合には島
５１の電位はp-領域４０とは逆に電源電圧に上
げる必要がある。この場合、ｎ領域４２の下部の
p-島領域４０の厚さが狭いとパンチスルーある
いは欠陥等により領域５１，４２が接続される可
能性がある。そこで埋込拡散領域５０をp-島領
域４０の下部に形成することにより、歩留りの低
下を防ぐことができる。
て説明する。同図において第３図と同一の部分は
同一番号を付してある。５０は領域３６と同時に
形成されるｐ形の高濃度埋込領域、５１は抵抗の
分離島領域である。ｐ領域４０は通常接地電位に
してｎ領域４２と逆バイアスする。一方、ｎ領域
５１の中にNPNトランジスタのベース領域４４
と同じ拡散層からなる抵抗を形成した場合には島
５１の電位はp-領域４０とは逆に電源電圧に上
げる必要がある。この場合、ｎ領域４２の下部の
p-島領域４０の厚さが狭いとパンチスルーある
いは欠陥等により領域５１，４２が接続される可
能性がある。そこで埋込拡散領域５０をp-島領
域４０の下部に形成することにより、歩留りの低
下を防ぐことができる。
以上の様に、本発明は、高耐圧、高速、高密度
な縦型PNPトランジスタと高速の縦型NPNトラ
ンジスタと、高密度、ロジツク回路に適した高抵
抗素子とを工程数を大幅に増やすことなく一体形
成出来、高耐圧、高速半導体集積回路を製造する
上で優れた工業的効果を有するものである。
な縦型PNPトランジスタと高速の縦型NPNトラ
ンジスタと、高密度、ロジツク回路に適した高抵
抗素子とを工程数を大幅に増やすことなく一体形
成出来、高耐圧、高速半導体集積回路を製造する
上で優れた工業的効果を有するものである。
第１図及び第２図は従来の半導体集積回路装置
の構造断面図、第３図は本発明の一実施例の方法
にて縦型PNPトランジスタ、縦型NPNトランジ
スタ、高抵抗素子を一体化した半導体集積回路装
置の構造断面図、第４図は第３図の縦型PNPト
ランジスタの不純物分布図、第５図は第３図にお
ける高抵抗体を改良した本発明の他の実施例を示
す構造断面図である。 ３９，４０……p-領域、４１，４２……ｎ領
域、４３，４４，４５……ｐ領域、４６，４７，
４８，４９……n+領域。
の構造断面図、第３図は本発明の一実施例の方法
にて縦型PNPトランジスタ、縦型NPNトランジ
スタ、高抵抗素子を一体化した半導体集積回路装
置の構造断面図、第４図は第３図の縦型PNPト
ランジスタの不純物分布図、第５図は第３図にお
ける高抵抗体を改良した本発明の他の実施例を示
す構造断面図である。 ３９，４０……p-領域、４１，４２……ｎ領
域、４３，４４，４５……ｐ領域、４６，４７，
４８，４９……n+領域。
Claims (1)
- １ ｐ形半導体基板上に、ｎ形エピタキシヤル層
よりなりｎ形並びにｐ形埋込領域を有するPNP
トランジスタ形成領域、前記ｎ形エピタキシヤル
層よりなりｎ形埋込領域を有する縦型NPNトラ
ンジスタのコレクタ領域及び高抵抗素子の島領域
を形成し、前記PNPトランジスタ形成領域及び
前記高抵抗素子の島領域にそれぞれ前記ｐ形埋込
領域よりも低濃度の前記PNPトランジスタのｐ
形コレクタ領域及び前記高抵抗素子のｐ形低濃度
領域をイオン注入で形成し、前記PNPトランジ
スタのコレクタ領域及び前記高抵抗素子のｐ形低
濃度領域にそれぞれ前記PNPトランジスタのコ
レクタ領域よりも高濃度で表面から下方に向かつ
て濃度が下がる濃度勾配を有するｎ形ベース領域
及び前記高抵抗素子の高抵抗領域をイオン注入で
形成し、前記ｎ形ベース領域、前記NPNトラン
ジスタのコレクタ領域にそれぞれ前記ｎ形ベース
領域よりも高濃度の前記PNPトランジスタのｐ
形エミツタ領域及び前記NPNトランジスタのｐ
形ベース領域を形成し、前記ｎ形ベース領域、前
記NPNトランジスタのベース領域及び前記高抵
抗領域にそれぞれｎ形ベースコンタクト領域、前
記NPNトランジスタのｎ形エミツタ領域及び高
抵抗素子のコンタクト領域を形成することを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095334A JPS58212158A (ja) | 1982-06-02 | 1982-06-02 | 半導体集積回路装置の製造方法 |
| EP83103726A EP0093304B1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| DE8383103726T DE3361832D1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| US07/124,423 US4826780A (en) | 1982-04-19 | 1987-11-23 | Method of making bipolar transistors |
| US07/295,380 US5066602A (en) | 1982-04-19 | 1989-01-10 | Method of making semiconductor ic including polar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095334A JPS58212158A (ja) | 1982-06-02 | 1982-06-02 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212158A JPS58212158A (ja) | 1983-12-09 |
| JPH033953B2 true JPH033953B2 (ja) | 1991-01-21 |
Family
ID=14134811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095334A Granted JPS58212158A (ja) | 1982-04-19 | 1982-06-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212158A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61242065A (ja) * | 1985-04-19 | 1986-10-28 | Sanyo Electric Co Ltd | 相補型トランジスタの製造方法 |
| JPS63122161A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515973A (ja) * | 1974-07-04 | 1976-01-19 | Nippon Electric Co |
-
1982
- 1982-06-02 JP JP57095334A patent/JPS58212158A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515973A (ja) * | 1974-07-04 | 1976-01-19 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58212158A (ja) | 1983-12-09 |
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