JP7549661B2 - 表示パネル及びその製造方法、表示装置 - Google Patents

Description

本発明は、表示技術の分野に関し、特に、表示パネル及びその製造方法、表示装置に関する。

近年、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）ディスプレイは、自発光、柔軟化が可能であり、製造工程が簡単であるなどの特性を有するので、広く用いられている。ウェアラブル系やモバイル系のディスプレイは、より小さなフレーム及びより大きな画面占有率に進んでいる。

本発明の実施例の一態様によれば、表示パネルを提供し、前記表示パネルは、表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板と、前記表示領域に位置する複数のサブピクセルと、前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のゲート線と、前記表示領域に位置し、カスケード接続された多段のゲート駆動ユニットを含むゲート駆動回路と、を含み、各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含む。前記複数のサブピクセルは、第１組のサブピクセル及び第２組のサブピクセルを含み、前記第１組のサブピクセル及び第２組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間に位置し、前記第１組のサブピクセル及び第２組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路の前記第２ゲート駆動サブ回路から離れた側に位置する。前記第１組のサブピクセルは、第１色の光を発するように配置される第１サブ組のサブピクセルと、第２色の光を発するように配置される第２サブ組のサブピクセルと、第３色の光を発するように配置される第３サブ組のサブピクセルと、を含み、前記第１サブ組のサブピクセルの前記ピクセル駆動回路は、第１組のアノード接続線を介して前記第１サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第２サブ組のサブピクセルの前記ピクセル駆動回路は、第２組のアノード接続線を介して前記第２サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第３サブ組のサブピクセルの前記ピクセル駆動回路は、第３組のアノード接続線を介して前記第３サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第１組のアノード接続線、前記第２組のアノード接続線及び第３組のアノード接続線のうちの少なくとも１組は、複数の第１アノード接続線を含み、前記複数の第１アノード接続線は、２つの第１アノード接続線を含み、前記２つの第１アノード接続線のうちの第１アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなる。

いくつかの実施例において、前記複数の第１アノード接続線のうちの第１アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなる。

いくつかの実施例において、前記第１組のアノード接続線、前記第２組のアノード接続線、前記第３組のアノード接続線のうちの少なくとも１組及び前記発光素子のアノードは、同一層に位置する。

いくつかの実施例において、前記第１組のアノード接続線及び前記第１サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、前記第２組のアノード接続線及び前記第２サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、前記第３組のアノード接続線及び前記第３サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられている。

いくつかの実施例において、前記第１組のアノード接続線は、第１組のビアホールを介して前記第１サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、前記第２組のアノード接続線は、第２組のビアホールを介して前記第２サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、前記第３組のアノード接続線は、第３組のビアホールを介して前記第３サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続される。

いくつかの実施例において、前記第２組のサブピクセルは、前記第１色の光を発するように配置される第４サブ組のサブピクセルと、前記第２色の光を発するように配置される第５サブ組のサブピクセルと、前記第３色の光を発するように配置される第６サブ組のサブピクセルと、を含み、前記第４サブ組のサブピクセルの前記ピクセル駆動回路は、第４組のアノード接続線を介して前記第４サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第５サブ組のサブピクセルの前記ピクセル駆動回路は、第５組のアノード接続線を介して前記第５サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第６サブ組のサブピクセルの前記ピクセル駆動回路は、第６組のアノード接続線を介して前記第６サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第４組のアノード接続線、前記第５組のアノード接続線及び前記第６組のアノード接続線のうちの少なくとも１組は、複数の第２アノード接続線を含み、前記複数の第２アノード接続線のうちの第２アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなる。

いくつかの実施例において、前記複数のサブピクセルは、第３組のサブピクセル及び第４組のサブピクセルをさらに含み、前記第３組のサブピクセル及び前記第４組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第２ゲート駆動サブ回路の前記第１ゲート駆動サブ回路、前記第１組のサブピクセル及び前記第２組のサブピクセルに近い側に位置し、他方の組のサブピクセルの前記ピクセル駆動回路は、前記第２ゲート駆動サブ回路の前記第１ゲート駆動サブ回路から離れた側に位置する。前記第３組のサブピクセルは、前記第１色の光を発するように配置される第７サブ組のサブピクセルと、前記第２色の光を発するように配置される第８サブ組のサブピクセルと、前記第３色の光を発するように配置される第９サブ組のサブピクセルと、を含み、前記第７サブ組のサブピクセルの前記ピクセル駆動回路は、第７組のアノード接続線を介して前記第７サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第８サブ組のサブピクセルの前記ピクセル駆動回路は、第８組のアノード接続線を介して前記第８サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第９サブ組のサブピクセルの前記ピクセル駆動回路は、第９組のアノード接続線を介して前記第９サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第７組のアノード接続線、前記第８組のアノード接続線及び第９組のアノード接続線のうちの少なくとも１組は、複数の第３アノード接続線を含み、前記複数の第３アノード接続線のうちのアノード接続線が前記第２ゲート駆動サブ回路に近いほど、その長さが長くなる。

いくつかの実施例において、前記第４組のサブピクセルは、前記第１色の光を発するように配置される第１０サブ組のサブピクセルと、前記第２色の光を発するように配置される第１１サブ組のサブピクセルと、前記第３色の光を発するように配置される第１２サブ組のサブピクセルと、を含み、前記第１０サブ組のサブピクセルの前記ピクセル駆動回路は、第１０組のアノード接続線を介して前記第１０サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１１サブ組のサブピクセルの前記ピクセル駆動回路は、第１１組のアノード接続線を介して前記第１１サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１２サブ組のサブピクセルの前記ピクセル駆動回路は、第１２組のアノード接続線を介して前記第１２サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第１０組のアノード接続線、前記第１１組のアノード接続線及び第１２組のアノード接続線のうちの少なくとも１組は、複数の第４アノード接続線を含み、前記複数の第４アノード接続線のうちの第３アノード接続線が前記第２ゲート駆動サブ回路に近いほど、その長さが長くなる。

いくつかの実施例において、前記複数のサブピクセルは、第５組のサブピクセルをさらに含み、前記第５組のサブピクセルの前記ピクセル駆動回路は、前記第１組のサブピクセルの前記ピクセル駆動回路と前記第４組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第１組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路と前記第５組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第４組のサブピクセルの前記ピクセル駆動回路は、前記第５組のサブピクセルの前記ピクセル駆動回路と前記第２ゲート駆動サブ回路との間に位置する。前記第５組のサブピクセルは、前記第１色の光を発するように配置される第１３サブ組のサブピクセルと、前記第２色の光を発するように配置される第１４サブ組のサブピクセルと、前記第３色の光を発するように配置される第１５サブ組のサブピクセルと、を含み、前記第１３サブ組のサブピクセルの前記ピクセル駆動回路は、第１３組のアノード接続線を介して前記第１３サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１４サブ組のサブピクセルの前記ピクセル駆動回路は、第１４組のアノード接続線を介して前記第１４サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１５サブ組のサブピクセルの前記ピクセル駆動回路は、第１５組のアノード接続線を介して前記第１５サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第１３組のアノード接続線の長さは、同じであり、前記第１４組のアノード接続線の長さは、同じであり、前記第１５組のアノード接続線の長さは、同じである。

いくつかの実施例において、前記第１色、前記第２色及び前記第３色は、互いに異なる。

いくつかの実施例において、前記第１色は、赤色であり、前記第２色は、緑色であり、前記第３色は、青色である。

いくつかの実施例において、前記表示パネルは、前記表示領域に位置する第１回路接続線をさらに含み、前記第１回路接続線の一端は、前記第１ゲート駆動サブ回路に電気的に接続され、前記第１回路接続線の他端は、前記第２ゲート駆動サブ回路に電気的に接続される。前記第１組のサブピクセルは、前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間に位置し、前記第１組のサブピクセルのうちの少なくとも１つのサブピクセルの前記ピクセル駆動回路は、前記第１回路接続線の一方側に位置し、前記ベース基板の一方側に位置する第１活性層を含む駆動トランジスタを含む第１ピクセル駆動サブ回路と、前記第１回路接続線の前記第１ピクセル駆動サブ回路から離れた側に位置する第２ピクセル駆動サブ回路と、一端が前記第１ピクセル駆動サブ回路に電気的に接続され、他端が前記第２ピクセル駆動サブ回路に電気的に接続される接続部材と、を含み、前記ベース基板における前記接続部材の正投影は、前記ベース基板における前記第１回路接続線の正投影と重なっており、前記接続部材及び前記駆動活性層は、異なる層に位置する。

いくつかの実施例において、前記駆動トランジスタは、前記第１活性層の前記ベース基板から離れた側に位置する第１ゲートと、前記第１ゲートの前記ベース基板から離れた側に位置する第１絶縁層と、前記第１絶縁層の前記ベース基板から離れた側に位置する第２絶縁層と、前記第２絶縁層の前記ベース基板から離れた側に位置し、且つ前記第１活性層に電気的に接続される第１電極及び第２電極と、をさらに含む。前記第１ピクセル駆動サブ回路は、蓄積キャパシタをさらに含み、前記蓄積キャパシタは、前記第１ゲートと同一の層に位置する第１電極板と、前記第１絶縁層と前記第２絶縁層との間に位置する第２電極板と、を含む。前記第１回路接続線及び前記第１ゲートは、同一層に位置し、前記第２電極板、前記第１電極及び前記第２電極のうちの少なくとも１つ及び前記接続部材は、同一層に位置する。

いくつかの実施例において、前記第１電極、前記第２電極及び前記接続部材は、同一層に位置する。

いくつかの実施例において、前記１段又は多段のゲート駆動ユニットは、カスケード接続された前段のゲート駆動ユニット及び後段のゲート駆動ユニットを含み、ここで、前記前段のゲート駆動ユニットの前記第１ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第１入力端を含み、前記前段のゲート駆動ユニットの前記第２ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第１出力端を含み、前記後段のゲート駆動ユニットの前記第１ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第１入力端を含み、前記後段のゲート駆動ユニットの前記第２ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第１出力端を含む。

いくつかの実施例において、前記前段のゲート駆動ユニットの第１出力端は、前記複数のゲート線の第１ゲート線に電気的に接続され、前記表示パネルは、前記第１組のサブピクセルの前記ピクセル駆動回路の前記第２ゲート駆動回路から離れた側に位置する第１カスケード接続線をさらに含み、前記第１カスケード接続線の一端は、前記第１ゲート線に電気的に接続され、前記第１カスケード接続線の他端は、前記後段のゲート駆動ユニットの第１入力端に電気的に接続される。

いくつかの実施例において、前記表示パネルは、前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のリセット線をさらに含み、前記後段のゲート駆動ユニットの前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間の前記第１組のサブピクセルの前記ピクセル駆動回路は、前記複数のリセット線のうちの第１リセット線に電気的に接続され、前記第１リセット線は、前記第１カスケード接続線を介して前記第１ゲート線に電気的に接続される。

いくつかの実施例において、前記第１カスケード接続線は、第１ビアホールを介して前記第１ゲート線に電気的に接続され、第２ビアホールを介して前記後段のゲート駆動ユニットの第１入力端に電気的に接続され、第３ビアホールを介して前記第１リセット線に電気的に接続される。

いくつかの実施例において、前記表示パネルは、前記第１組のサブピクセルの前記第１ゲート駆動サブ回路から離れた側に位置する第２カスケード接続線をさらに含み、前記第２カスケード接続線の一端は、前記第１ゲート線に電気的に接続され、前記第２カスケード接続線の他端は、前記第１リセット線に電気的に接続される。

いくつかの実施例において、前記表示パネルは、前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の発光制御線と、前記表示領域に位置し、カスケード接続された多段の発光制御駆動ユニットを含む発光制御駆動回路と、をさらに含み、前記多段の発光制御駆動ユニットは、前記複数の発光制御線に電気的に接続され、前記多段の発光制御駆動ユニットのうちの１段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、前記複数の発光制御駆動サブ回路は、第１発光制御駆動サブ回路及び第２発光制御駆動サブ回路を含み、前記第１発光制御駆動サブ回路及び前記第２発光制御駆動サブ回路は、前記複数のサブピクセルのうちの第６組のサブピクセルの前記ピクセル駆動回路により隔離される。

本発明の実施例の他の態様によれば、上記のいずれか実施例に記載の表示パネルを含む表示装置を提供する。

本発明の実施例の別の態様によれば、表示パネルの製造方法を提供し、前記表示パネルの製造方法は、表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板を提供するステップと、前記表示領域に複数のサブピクセル、複数のゲート線及びゲート駆動回路を形成するステップと、を含む。各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、前記複数のゲート線は、前記複数のサブピクセルに電気的に接続される。前記ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含む。前記複数のサブピクセルは、第１組のサブピクセル及び第２組のサブピクセルを含み、前記第１組のサブピクセル及び第２組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間に位置し、前記第１組のサブピクセル及び第２組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路の前記第２ゲート駆動サブ回路から離れた側に位置する。前記第１組のサブピクセルは、第１色の光を発するように配置される第１サブ組のサブピクセルと、第２色の光を発するように配置される第２サブ組のサブピクセルと、第３色の光を発するように配置される第３サブ組のサブピクセルと、を含み、前記第１サブ組のサブピクセルの前記ピクセル駆動回路は、第１組のアノード接続線を介して前記第１サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第２サブ組のサブピクセルの前記ピクセル駆動回路は、第２組のアノード接続線を介して前記第２サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第３サブ組のサブピクセルの前記ピクセル駆動回路は、第３組のアノード接続線を介して前記第３サブ組のサブピクセルの前記発光素子のアノードに電気的に接続される。前記第１組のアノード接続線、前記第２組のアノード接続線及び第３組のアノード接続線のうちの少なくとも１組は、複数の第１アノード接続線を含み、前記複数の第１アノード接続線は、２つの第１アノード接続線を含み、前記２つの第１アノード接続線のうちの第１アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなる。

明細書の一部を構成する図面は、本発明の実施例を説明するとともに、明細書とともに本発明の原理を解釈するためのものである。

図面を参照すると、以下の詳細な記述に基づいて、本発明をより明確に理解することができる。

本発明の一実施例に係る表示パネルの構造を示す模式図である。 本発明の一実施例に係るサブピクセルの回路模式図である。 本発明の他の実施例に係る表示パネルの構造を示す模式図である。 本発明の一実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。 本発明の一実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である 本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 図４Ａに示される２１１Ａ１の拡大摸式図である。 図４Ａに示される２１１Ａ２の拡大摸式図である。 本発明の一実施例に係るゲート駆動ユニットの回路模式図である。 本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。 図７Ａに示される２１１Ａ１の拡大摸式図である。 図７Ａに示される２１１Ａ２の拡大摸式図である。 図７Ａに示される２１１Ａ３の拡大摸式図である。 本発明の他の実施例に係るゲート駆動ユニットの回路模式図である。 本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 図１０Ａに示される２２１Ａ２の拡大摸式図である。 図１０Ａに示される２２１Ａ１の拡大摸式図である。 本発明の一実施例に係る発光制御駆動ユニットの回路模式図である。 本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。 図１３Ａに示される２２１Ａ２の拡大摸式図である。 図１３Ａに示される２２１Ａ１の拡大摸式図である。 本発明の他の実施例に係る発光制御駆動ユニットの回路模式図である。 本発明の他の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。 本発明の一実施例に係るサブピクセルの部分断面模式図である。 本発明の一実施例に係るゲート駆動サブ回路接続線が接続部材と重なっているレイアウトを示す模式図である。 図１７Ａに示されるＡ－Ａ’に沿う断面模式図である。 本発明の他の実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である。 本発明の一実施例に係るサブピクセルにおける一部の層のレイアウトを示す模式図である。 本発明の一実施例に係るカスケード接続された２段のゲート駆動ユニットの模式図である。 本発明の別の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。 本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。 本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。 本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。 本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。 本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。 本発明の別の実施例に係る表示パネルの構造を示す模式図である。 図２３Ａに示されるリングＢの拡大摸式図である。 図２３Ｂの部分模式図である。 本発明の一実施例に係る表示パネルの製造方法のフローを示す模式図である。 本発明の他の実施例に係る表示パネルの製造方法のフローを示す模式図である。 本発明の別の実施例に係る表示パネルの製造方法のフローを示す模式図である。 本発明のさらに別の実施例に係る表示パネルの製造方法のフローを示す模式図である。

なお、図面に示される各部分の大きさは、必ずしも実際の比例関係に従って描かれているわけではない。また、同一又は類似する符号は、同一又は類似する部材を示す。

以下、添付の図面を参照して本発明の様々な例示的な実施例を詳細に説明する。例示的な実施例についての説明は、単なる例示であり、本発明及びその応用又は使用を制限するものではない。本発明は、多くの異なる形態で実現されてもよく、本明細書に記載された実施例に限定されない。これら実施例の提供によれば、本発明を全面で完全にし、本発明の範囲を十分に当業者に伝えるようにするためである。特に具体的な説明がない限り、これらの実施例に記載される部材及びステップの相対的な配置、材料の組成、数式及び数値は、単なる例示であり、限定的なものとして解釈されるべきではない。

本発明に使用される用語「第１」、「第２」のような用語は、任意の順序、量、又は重要性を示すものではなく、単に異なる構成要素を区別するためのものに過ぎない。「含む」又は「備える」のような用語は、その用語の前に現れる要素がその用語の後に列挙された要素を含むことを意味するが、他の要素をさらに含む可能性を排除するものではない。「上」、「下」などは、相対的な位置関係を示すためのものに過ぎず、記述されている対象の絶対位置が変更されると、その相対的な位置関係もそれに応じて変更される可能性がある。

本発明において、特定の部材が第１部材と第２部材との間に位置すると記載される場合、この特定の部材と第１部材又は第２部材との間に介在部材が存在してもよく、介在部材が存在しなくてもよい。特定の部材が他の部材に接続されると記載される場合、この特定の部材は、介在部材が存在することなく前記他の部材に直接に接続されてもよく、前記他の部材に直接に接続されることなく介在部材が存在してもよい。

特に定義されない限り、本発明に使用されるすべての用語（技術用語又は科学用語を含む）は、当業者によって理解される意義と同じである。なお、本明細書で明確に定義されない限り、一般的な辞書などで定義される用語は、理想化や極端に形式化された意味を適用せずに、関連技術の文脈でのそれらの意味と一致する意味を持つものとして解釈されるべきである。

当業者に知られている技術、方法及び装置を詳細に説明しないが、適切な場合、前記技術、方法及び装置は、本明細書の一部として見なされるべきである。

関連技術において、表示パネルのサブピクセルを駆動して発光させるために、表示パネルの周辺領域に駆動回路、例えばゲート駆動回路又は発光制御駆動回路を設ける。本発明者は、例えば円形腕時計などの一部の小さいサイズのウェアラブルデバイスには、より小さなサイズのフレームが求められることに注目した。

そこで、本発明の実施例は、以下のような技術案を提供する。

図１Ａは、本発明の一実施例に係る表示パネルの構造を示す模式図である。図１Ｂは、本発明の一実施例に係るサブピクセルの回路模式図である。

図１Ａに示すように、表示パネルは、ベース基板１１及び複数のサブピクセル１２を含む。

ベース基板１１は、表示領域１１１及び表示領域１１１を取り囲む周辺領域１１２を含む。ここで、表示領域１１１は、略円形に模式的に示され、周辺領域１１２は、略円環状に模式的に示される。本発明の実施例はこれに限定されないことが理解されるべきである。例えば、他の実施例において、表示領域１１１は、略矩形をなすことができるが、周辺領域１１２は、略矩形環状をなすことができる。いくつかの実施例において、ベース基板１１は、フレキシブル基板、例えばポリイミド（ＰＩ）基板などを含むことができる。

複数のサブピクセル１２は、表示領域１１１に位置する。例えば、複数のサブピクセル１２は、赤色サブピクセル、緑色サブピクセル又は青色サブピクセルなどを含むことができる。

図１Ｂに示すように、各サブピクセル１２は、発光素子１２１及び発光素子１２１を駆動するように配置されるピクセル駆動回路１２２を含む。例えば、発光素子１２１は、有機発光ダイオード（ＯＬＥＤ）などを含むことができる。例えば、図１Ｂを参照すると、ピクセル駆動回路１２２は、７つのトランジスタ及び１つのコンデンサ（７Ｔ１Ｃ）を含むことができる。例えば、７つのトランジスタは、ＰＭＯＳ（Ｐ－ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ、Ｐチャネル金属酸化物半導体）トランジスタであってもよい。また、例えば、７つのトランジスタのうちの一部のトランジスタは、ＰＭＯＳトランジスタであり、他のトランジスタは、ＮＭＯＳ（Ｎ－ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ、Ｎチャネル金属酸化物半導体）トランジスタである。他の実施例において、ピクセル駆動回路１２２は、６つのトランジスタ及び１つのコンデンサ（６Ｔ１Ｃ）を含むことができる。

なお、以下に説明される異なる実施例に係る表示パネル、ベース基板１１及び複数のサブピクセル１２については、いずれも上記の説明を参照することができ、以下の説明ではその詳細な説明は繰り返されない。

図２は、本発明の他の実施例に係る表示パネルの構造を示す模式図である。図３Ａは、本発明の一実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。図３Ｂは、本発明の一実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である。

図２に示すように、表示パネルは、ベース基板１１、複数のサブピクセル１２、複数のゲート線１３、複数の発光制御線１４、ゲート駆動回路２１及び発光制御駆動回路２２を含む。

ベース基板１１は、表示領域１１１及び表示領域１１１を取り囲む周辺領域１１２を含む。複数のサブピクセル１２は、表示領域１１１に位置する。複数のゲート線１３は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。複数のゲート線１３は、複数のサブピクセル１２にゲート駆動信号を提供するように配置される。複数の発光制御線１４は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。複数の発光制御線１４は、複数のサブピクセル１２に発光制御信号を提供するように配置される。

ゲート駆動回路２１は、表示領域１１１に位置し、且つ、カスケード接続された多段のゲート駆動ユニット２１１を含む。多段のゲート駆動ユニット２１１は、複数のゲート線１３に電気的に接続される。例えば、多段のゲート駆動ユニット２１１は、複数のゲート線１３に一対一に対応するように電気的に接続される。例えば、ゲート駆動ユニット２１１は、シフトレジスタであってもよい。

図３Ａに示すように、多段のゲート駆動回路２１１のうちの１段又は多段のゲート駆動ユニット２１１は、複数のゲート駆動サブ回路２１１Ａを含むことができる。複数のゲート駆動サブ回路２１１Ａは、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２を含むことができる。ここで、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２は、複数のサブピクセル１２のうちの第１組のサブピクセルＰ１のピクセル駆動回路１２２により隔離される。

発光制御駆動回路２２は、表示領域１１１に位置し、且つカスケード接続された多段の発光制御駆動ユニット２２１を含む。多段の発光制御駆動ユニット２２１は、複数の発光制御線１４に電気的に接続される。例えば、１段の発光制御駆動ユニット２２１は、２つの発光制御線１４に電気的に接続される。例えば、発光制御駆動ユニット２２１は、シフトレジスタであってもよい。

図３Ｂに示すように、多段の発光制御駆動ユニット２２１のうちの１段又は多段の発光制御駆動ユニット２２１は、複数の発光制御駆動サブ回路２２１Ａを含む。複数の発光制御駆動サブ回路２２１Ａは、第１発光制御駆動サブ回路２２１Ａ１及び第２発光制御駆動サブ回路２２１Ａ２を含む。ここで、第１発光制御駆動サブ回路２２１Ａ１及び第２発光制御駆動サブ回路２２１Ａ２は、複数のサブピクセル１２のうちの第２組のサブピクセルＰ２（いくつかの実施例において第６組のサブピクセルＰ６である）のピクセル駆動回路１２２により隔離される。

上記の実施例において、ゲート駆動回路２１及び発光制御駆動回路２２は、いずれも表示領域１１１に位置する。ゲート駆動回路２１の少なくとも１段のゲート駆動ユニット２１１は、複数のサブピクセル１２のピクセル駆動回路１２２に分布される複数のゲート駆動サブ回路２１１Ａを含み、発光制御駆動回路２２の少なくとも１段の発光制御駆動ユニット２２１は、複数のサブピクセル１２のピクセル駆動回路１２２に分布される複数の発光制御駆動サブ回路２２１Ａを含む。このような構造は、表示パネルのフレームのサイズを低減することに寄与する。

ゲート駆動回路２１のゲート駆動ユニット２１１は、異なる方式により分割されることにより、対応する複数のゲート駆動サブ回路２１１Ａを得ることができる。以下、異なる実施例を組み合わせて説明する。

図４Ａ～図４Ｆは、本発明のいくつかの実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。図５Ａは、図４Ａに示される２１１Ａ１の拡大摸式図である。図５Ｂは、図４Ａに示される２１１Ａ２の拡大摸式図である。以下、図２、図４Ａ～図４Ｆ、及び図５Ａ～図５Ｂを組み合わせてゲート駆動回路２１のゲート駆動ユニット２１１のいくつかの分割方式を説明する。

いくつかの実施例において、図２を参照すると、表示パネルは、複数の初期化線１７及び複数のリセット線１８をさらに含む。複数の初期化線１７は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。複数の初期化線１７は、複数のサブピクセル１２に初期化信号を提供するように配置される。複数のリセット線１８は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。複数のリセット線１８は、複数のサブピクセル１２にリセット信号を提供するように配置される。

図４Ａ及び図４Ｂを参照すると、第１組のサブピクセルＰ１は、複数の初期化線１７のうちの第１初期化線１７１、複数のリセット線１８のうちの第１リセット線１８１、複数のゲート線１３のうちの第１ゲート線１３１及び複数の発光制御線１４のうちの第１発光制御線１４１に電気的に接続される。ここで、第１初期化線１７１及び第１リセット線１８１は、複数のゲート駆動サブ回路２１１Ａの一方側に位置し、第１ゲート線１３１及び第１発光制御線１４１は、複数のゲート駆動サブ回路２１１Ａの第１初期化線１７１及び第１リセット線１８１から離れた側に位置する。このような構造は、信号線が占有するスペースを低減することに寄与することにより、表示パネルの解像度の向上に寄与する。

いくつかの実施例において、図４Ｆを参照すると、ベース基板１１における複数のゲート駆動サブ回路２１１Ａのうちの少なくとも１つのゲート駆動サブ回路２１１Ａの正投影は、ベース基板１１における複数のサブピクセル１２のうちの第１部分サブピクセル１２の発光素子１２１のアノード１２１１の正投影と重なっており、ベース基板１１における複数のサブピクセル１２のうちの他のサブピクセル１２の発光素子１２１のアノード１２１１の正投影と重なっていない。このような方式によって、表示均一性を可能な限り影響することなく、表示パネルのフレームのサイズを低減することができる。

いくつかの実施例において、第１組のサブピクセルＰ１は、複数のゲート線１３のうちの第１ゲート線１３１に電気的に接続される。１段又は多段のゲート駆動ユニット２１１のうちの各段のゲート駆動ユニット２１１の第１ゲート駆動サブ回路２１１Ａ１は、各段のゲート駆動ユニット２１１の第１入力端ＩＮ１を含み、第１入力信号を受信するように配置される。１段又は多段のゲート駆動ユニット２１１のうちの各段のゲート駆動ユニット２１１の第２ゲート駆動サブ回路２１１Ａ２は、各段のゲート駆動ユニット２１１の第１出力端ＯＵＴ１を含み、第１ゲート線１３１にゲート駆動信号を出力するように配置される。第１段のゲート駆動ユニット２１１の第１入力端ＩＮ１は、ゲート駆動回路２１の外部からの信号を第１入力信号として受信することができ、他の各段のゲート駆動ユニット２１１の第１入力端ＩＮ１は、前段のゲート駆動ユニット２１１からのゲート駆動信号を第１入力信号として受信することができることが理解されるべきである。

いくつかの実施例において、図４Ａ～図４Ｆを参照すると、多段のゲート駆動ユニット２１１のうちのいずれか１段のゲート駆動ユニット２１１は、いずれも複数のゲート駆動サブ回路２１１Ａを含み、第１ゲート駆動サブ回路２１１Ａ１と第２ゲート駆動サブ回路２１１Ａ２は、第１方向において第１組のサブピクセルＰ１のピクセル駆動回路１２２により隔離される。いずれか１段のゲート駆動ユニット２１１のうちの第１ゲート駆動サブ回路２１１Ａ１は、第１方向と異なる第２方向においていずれか１段のゲート駆動ユニット２１１の前段のゲート駆動ユニット２１１のうちの第１ゲート駆動サブ回路２１１Ａ１といずれか１段のゲート駆動ユニット２１１の後段のゲート駆動ユニット２１１のうちの第１ゲート駆動サブ回路２１１Ａ１との間に位置する。いずれか１段のゲート駆動ユニット２１１のうちの第２ゲート駆動サブ回路２１１Ａ２は、第２方向においていずれか１段のゲート駆動ユニット２１１の前段のゲート駆動ユニット２１１のうちの第２ゲート駆動サブ回路２１１Ａ２といずれか１段のゲート駆動ユニット２１１の後段のゲート駆動ユニット２１１のうちの第２ゲート駆動サブ回路２１１Ａ２との間に位置する。例えば、第２方向は、第１方向に垂直である。例えば、第１方向は、複数のサブピクセル１２が配列される行方向であり、第２方向は、複数のサブピクセル１２が配列される列方向である。

いくつかの実施例において、表示パネルは、第１組の回路接続線をさらに含む。図４Ａを参照すると、第１組の回路接続線は、第１回路接続線Ｎ１及び第２回路接続線Ｎ２を含む。第２ゲート駆動サブ回路２１１Ａ２は、第１回路接続線Ｎ１及び第２回路接続線Ｎ２を介して第１ゲート駆動サブ回路２１１Ａ１に電気的に接続される。ベース基板１１における第１回路接続線Ｎ１及び第２回路接続線Ｎ２のうちの一方の正投影は、ベース基板１１における第１組のサブピクセルＰ１のピクセル駆動回路１２２の正投影と重なっておらず、ベース基板１１における他方の正投影は、ベース基板１１における第１組のサブピクセルＰ１のうちの少なくとも１つのサブピクセル１２のピクセル駆動回路１２２の正投影と重なっている。例えば、図４Ａを参照すると、ベース基板１１における第１回路接続線Ｎ１の正投影は、ベース基板１１における第１組のサブピクセルＰ１のピクセル駆動回路１２２の正投影と重なっておらず、ベース基板１１における第２回路接続線Ｎ２の正投影は、ベース基板１１における第１組のサブピクセルＰ１のうちの少なくとも１つのサブピクセルのピクセル駆動回路１２２の正投影と重なっている。ベース基板１１における第１回路接続線Ｎ１の正投影は、ベース基板１１における前段のゲート駆動ユニット２１１のうちの第１ゲート駆動サブ回路２１１Ａ１と第２ゲート駆動サブ回路２１１Ａ２との間に位置する第１組のサブピクセルＰ１のピクセル駆動回路１２２の正投影と重なっていることが理解されるべきである。

いくつかの実施例において、図４Ａ及び図４Ｃを参照すると、第１組のサブピクセルＰ１のうちの少なくとも１つのサブピクセル１２のピクセル駆動回路１２２は、第１ピクセル駆動サブ回路１２２Ａ、第２ピクセル駆動サブ回路１２２Ｂ及び接続部材１２２Ｃを含む。第１ピクセル駆動サブ回路１２２Ａは、第１回路接続線Ｎ１と第２回路接続線Ｎ２との間に位置し、第２ピクセル駆動サブ回路１２２Ｂは、第２回路接続線Ｎ２の第１ピクセル駆動サブ回路１２２Ａから離れた側に位置し、接続部材１２２Ｃは、第１ピクセル駆動サブ回路１２２Ａ及び第２ピクセル駆動サブ回路１２２Ｂに電気的に接続される。例えば、接続部材１２２Ｃの一端は、ビアホールを介して第１ピクセル駆動サブ回路１２２Ａに電気的に接続され、接続部材１２２Ｃの他端は、ビアホールを介して第２ピクセル駆動サブ回路１２２Ｂに電気的に接続される。ここで、ベース基板１１における接続部材１２２Ｃの正投影は、ベース基板１１における第２回路接続線Ｎ２の正投影と重なっている。

いくつかの実施例において、第１ゲート駆動サブ回路２１１Ａ１は、第１組のトランジスタＧＴ１及び第２コンデンサＣ２を含み、第２ゲート駆動サブ回路２１１Ａ２は、第２組のトランジスタＧＴ２及び第１コンデンサＣ１を含む。第２組のトランジスタＧＴ２の数は、第１組のトランジスタＧＴ１の数よりも少なく、且つ、第２組のトランジスタＧＴ２のうちの少なくとも１つのトランジスタのチャネルのアスペクト比は、第１組のトランジスタＧＴ１のうちの各トランジスタのチャネルのアスペクト比よりも大きい。このような方式によって、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２におけるトランジスタの数及びサイズを総合的に考慮することにより、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２が占有するスペースが比較的近くなる。

いくつかの実施例において、図４Ｃを参照すると、第１ゲート駆動サブ回路２１１Ａ１は、第１クロック信号を受信するように配置される第１クロック信号線ＣＫと、第２クロック信号を受信するように配置される第２クロック信号線ＣＢと、第１電源電圧を受信するように配置される第１電源ラインＶＧＬと、第２電源電圧を受信するように配置される第２電源ラインＶＧＨと、をさらに含む。第２ゲート駆動サブ回路２１１Ａ２は、第１クロック信号を受信するように配置される第３クロック信号線ＣＫ’と、第２クロック信号を受信するように配置される第４クロック信号線ＣＢ’と、第２電源電圧を受信するように配置される第４電源ラインＶＧＨ’と、をさらに含む。例えば、第１電源電圧は、第２電源電圧よりも小さい。

いくつかの実施形態として、第１電源ラインＶＧＬは、第１組のトランジスタＧＴ１の第２ゲート駆動サブ回路２１１Ａ２に近い側に位置し、第２電源ラインＶＧＨは、第１組のトランジスタＧＴ１の第２ゲート駆動サブ回路２１１Ａ２から離れた側に位置し、第１クロック信号線ＣＫ及び第２クロック信号線ＣＢは、第２電源ラインＶＧＨの第２ゲート駆動サブ回路２１１Ａ２から離れた側に位置し、第４電源ラインＶＧＨ’は、第２組のトランジスタＧＴ２及び第２コンデンサＣ２の第１ゲート駆動サブ回路２１１Ａ１から離れた側に位置し、第３クロック信号線ＣＫ’及び第４クロック信号線ＣＢ’は、第２組のトランジスタＧＴ２及び第２コンデンサＣ２の第１ゲート駆動サブ回路２１１Ａ１に近い側に位置する。

図６は、本発明の一実施例に係るゲート駆動ユニットの回路模式図を示す。

以下、図６を組み合わせて第１組のトランジスタＧＴ１及び第２組のトランジスタＧＴ２のいくつかの具体的な実施形態を説明する。

図６を参照すると、第１組のトランジスタＧＴ１は、線Ｌの左側に位置し、第２組のトランジスタＧＴ２は、線Ｌの右側に位置する。例えば、第１組のトランジスタＧＴ１は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第６トランジスタＴ６及び第７トランジスタＴ７を含む。例えば、第２組のトランジスタＧＴ２は、第４トランジスタＴ４及び第５トランジスタＴ５を含む。

第１組のトランジスタＧＴ１及び第２組のトランジスタＧＴ２のうちの各トランジスタは、ゲート及び活性層を含む。ここで、活性層は、第１電極領域、第２電極領域及び第１電極領域と第２電極領域との間に位置するチャネルを含む。各トランジスタの活性層のゲートにより覆われている領域は、チャネルであり、ゲートにより覆われていない領域は、第１電極領域及び第２電極領域であることが理解されるべきである。いくつかの実施形態として、例えば、活性層の材料は、ポリシリコン、例えば低温ポリシリコン（ＬＴＰＳ）などを含むことができる。例えば、第１トランジスタＴ１は、ゲートＴ１０及び活性層を含み、活性層は、第１電極領域Ｔ１１、第２電極領域Ｔ１２及び第１電極領域Ｔ１１と第２電極領域Ｔ１２との間に位置するチャネルＴ１３を含み、これによって類推する。トランジスタＴ２－Ｔ７の活性層は、順次にチャネルＴ２３、チャネルＴ３３、チャネルＴ４３、チャネルＴ５３、チャネルＴ６３及びチャネルＴ７３を含む。

図５Ａ、図４Ａ～図４Ｃを参照すると、第１トランジスタＴ１のゲートＴ１０は、第１クロック信号線ＣＫに電気的に接続され、第１トランジスタＴ１の第１電極領域Ｔ１１は、第１入力端ＩＮ１となる。例えば、第１トランジスタＴ１の第１電極領域Ｔ１１は、入力電極３１に電気的に接続されることにより、第１入力信号を受信することができる。

第２トランジスタＴ２のゲートＴ２０は、第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続され、第２トランジスタＴ２の第１電極領域Ｔ２１は、第１トランジスタＴ１のゲートに電気的に接続される。例えば、第２トランジスタＴ２のゲートＴ２０は、第１接続電極４１を介して第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続される。例えば、第２トランジスタＴ２の第１電極領域Ｔ２１は、第２接続電極４２を介して第１トランジスタＴ１のゲートＴ１０に電気的に接続される。なお、本明細書において、１つの部材又は領域が接続電極を介して他の部材又は領域に接続されることは、１つの部材又は領域がビアホールを介して接続電極の一端に電気的に接続され、他の部材又は領域が他のビアホールを介してこの接続電極の他端に電気的に接続されると理解されてもよい。

第３トランジスタＴ３のゲートは、第１トランジスタＴ１のゲートＴ１０に電気的に接続され、第３トランジスタＴ３の第１電極領域Ｔ３１は、第１電源ラインＶＧＬに電気的に接続され、第３トランジスタＴ３の第２電極領域Ｔ３２は、第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。例えば、第３トランジスタＴ３のゲートＴ３０と第１トランジスタＴ１のゲートＴ１０は、一体に設けられている。

第６トランジスタＴ６のゲートＴ６０は、第３トランジスタＴ３の第２電極領域Ｔ３２に電気的に接続され、第６トランジスタＴ６の第１電極領域Ｔ３１は、第２電源ラインＶＧＨに電気的に接続される。例えば、第６トランジスタＴ６のゲートＴ６０は、第３接続電極４３を介して第３トランジスタＴ３の第２電極領域Ｔ３２に電気的に接続される。

第７トランジスタＴ７のゲートＴ７０は、第２クロック信号線ＣＢに電気的に接続され、第７トランジスタＴ７の第１電極領域Ｔ７１は、第６トランジスタＴ６の第２電極領域Ｔ７２に電気的に接続され、第７トランジスタＴ７の第２電極領域Ｔ７２は、第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続される。

図５Ｂ、図４Ａ～図４Ｃを参照すると、第４トランジスタＴ４のゲートＴ４０は、第２回路接続線Ｎ２を介して第６トランジスタＴ６のゲートＴ６０に電気的に接続され、第４トランジスタＴ４の第１電極領域Ｔ４１は、第３電源ラインＶＧＬ’に電気的に接続され、第４トランジスタＴ４の第２電極領域Ｔ４２は、第１出力端ＯＵＴ１となる。例えば、第４トランジスタＴ４の第２電極領域Ｔ４２は、出力電極３２（図４Ｃを参照する）を介して第１ゲート線１３に電気的に接続されてもよい。例えば、第４トランジスタＴ４のゲートＴ４０は、第４接続電極４４を介して第２回路接続線Ｎ２に電気的に接続される。例えば、第４トランジスタＴ４の第１電極領域４１は、第５接続電極４５を介して第３電源ラインＶＧＬ’に電気的に接続される。

第５トランジスタＴ５のゲートＴ５０は、第１回路接続線Ｎ１を介して第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続され、第５トランジスタＴ５の第１電極領域Ｔ５１は、出力電極３２に電気的に接続され、第５トランジスタＴ５の第２電極領域Ｔ５２は、第３クロック信号線ＣＫ’に電気的に接続される。例えば、第５トランジスタＴ５のゲートＴ５０は、第６接続電極４６を介して第１回路接続線Ｎ１に電気的に接続される。例えば、第５トランジスタＴ５の第２電極領域は、第７接続電極４７を介して第４クロック信号線ＣＢ’に電気的に接続される。

第１コンデンサＣ１の第１電極板Ｃ１１は、第５トランジスタＴ５のゲートＴ５０に電気的に接続され、第１コンデンサＣ１の第２電極板Ｃ１２は、出力電極３２に電気的に接続される。例えば、第１コンデンサＣ１の第１電極板Ｃ１１と第５トランジスタＴ５のゲートＴ５０は、一体に設けられている。第２コンデンサＣ２の第１電極板Ｃ２１は、第６トランジスタＴ６のゲートＴ６０に電気的に接続され、第２コンデンサＣ２の第２電極板Ｃ２２は、第２電源ラインＶＧＨに電気的に接続される。例えば、第２コンデンサＣ２の第１電極板Ｃ２１と第６トランジスタＴ６のゲートＴ６０は、一体に設けられている。

図７Ａ～図７Ｆは、本発明の他の実施形態に係るゲート駆動ユニットにおける異なる層のレイアウトを示す模式図である。図８Ａは、図７Ａに示される２１１Ａ１の拡大摸式図である。図８Ｂは、図７Ａに示される２１１Ａ２の拡大摸式図である。図８Ｃは、図７Ａに示される２１１Ａ３の拡大摸式図である。

以下、図７Ａ～図７Ｆ及び図８Ａ～図８Ｃを組み合わせてゲート駆動回路２１のゲート駆動ユニット２１１の他の分割方式を説明する。

いくつかの実施例において、図７Ａを参照すると、第１組の回路接続線は、第１回路接続線Ｎ１、第２回路接続線Ｎ２及び第３回路接続線Ｎ３を含む。ベース基板１１における第３回路接続線Ｎ３及び第２回路接続線Ｎ２の正投影は、ベース基板１１における第１組のサブピクセルＰ１のピクセル駆動回路１２２の正投影と重なっておらず、ベース基板１１における第１回路接続線Ｎ１の正投影は、ベース基板１１における第１組のサブピクセルＰ１のピクセル駆動回路１２２の正投影と重なっている。ベース基板１１における第３回路接続線Ｎ３及び第２回路接続線Ｎ２の正投影は、ベース基板１１における前段のゲート駆動ユニット２１１のうちの第１ゲート駆動サブ回路２１１Ａ１と第２ゲート駆動サブ回路２１１Ａ２との間に位置する第１組のサブピクセルＰ１のピクセル駆動回路１２２の正投影と重なっていることが理解されるべきである。

複数のゲート駆動サブ回路２１１Ａは、第３ゲート駆動サブ回路２１１Ａ３をさらに含む。第３ゲート駆動サブ回路２１１Ａ３は、第２ゲート駆動サブ回路２１１Ａ２の第１ゲート駆動サブ回路２１１Ａ１から離れた側に位置する。第３ゲート駆動サブ回路２１１Ａ３は、第３回路接続線Ｎ３を介して第２ゲート駆動サブ回路２１１Ａ２に電気的に接続され、また、第３ゲート駆動サブ回路２１１Ａ３は、第１回路接続線Ｎ１を介して第１ゲート駆動サブ回路２１１Ａ１に電気的に接続される。ここで、第３ゲート駆動サブ回路２１１Ａ３及び第２ゲート駆動サブ回路２１１Ａ２は、他の第１組のサブピクセルＰ１により隔離される。

いくつかの実施例において、第１ゲート駆動サブ回路２１１Ａ１は、第３組のトランジスタＧＴ３と、第１クロック信号を受信するように配置される第１クロック信号線ＣＫと、第２クロック信号を受信するように配置される第２クロック信号線ＣＢと、第１電源電圧を受信するように配置される第１電源ラインＶＧＬと、を含む。第２ゲート駆動サブ回路２１１Ａ２は、少なくとも１つのコンデンサと、第４組のトランジスタＧＴ４と、第２電源電圧を受信するように配置される第２電源ラインＶＧＨと、を含み、第４組のトランジスタＧＴ４のうちの１つのトランジスタのチャネルのアスペクト比は、第３組のトランジスタＧＴ３のうちの各トランジスタのチャネルのアスペクト比よりも大きい。第３ゲート駆動サブ回路２１１Ａ３は、第５組のトランジスタＧＴ５と、第１クロック信号を受信するように配置される第３クロック信号線ＣＫ’と、第２クロック信号を受信するように配置される第４クロック信号線ＣＢ’と、を含み、第５組のトランジスタＧＴ５のうちの１つのトランジスタのチャネルのアスペクト比は、第３組のトランジスタＧＴ３のうちの各トランジスタのチャネルのアスペクト比よりも大きい。

いくつかの実施形態として、第１電源ラインＶＧＬは、第３組のトランジスタＧＴ３の第２ゲート駆動サブ回路２１１Ａ２に近い側に位置する。いくつかの実施形態として、第１クロック信号線ＣＫ及び第２クロック信号線ＣＢは、第３組のトランジスタＧＴ３の第２ゲート駆動サブ回路２１１Ａ２から離れた側に位置する。いくつかの実施形態として、第３クロック信号線ＣＫ’及び第４クロック信号線ＣＢ’は、第５組のトランジスタＧＴ５の第２ゲート駆動サブ回路２１１Ａ２から離れた側に位置する。

図９は、本発明の他の実施例に係るゲート駆動ユニットの回路模式図である。

以下、図９を組み合わせて第３組のトランジスタＧＴ３、第４組のトランジスタＧＴ４、第５組のトランジスタＧＴ５及び第２ゲート駆動サブ回路２１１Ａ２のうちの少なくとも１つのコンデンサのいくつかの具体的な実施形態を説明する。

図９を参照すると、第３組のトランジスタＧＴ３は、線Ｌ１の左側に位置し、第４組のトランジスタＧＴ４は、線Ｌ１の右側及び線Ｌ２の上側に位置し、第５組のトランジスタＧＴ５は、線Ｌ１の右側及び線Ｌ２の下側に位置する。例えば、第３組のトランジスタＧＴ３は、第１トランジスタＴ１、第２トランジスタＴ２及び第３トランジスタＴ３を含む。例えば、第４組のトランジスタＧＴ４は、第４トランジスタＴ４及び第６トランジスタＴ６を含む。例えば、第５組のトランジスタＧＴ５は、第５トランジスタＴ５及び第７トランジスタＴ７を含む。例えば、第２ゲート駆動サブ回路２１１Ａ２のうちの少なくとも１つのコンデンサは、第１コンデンサＣ１及び第２コンデンサＣ２を含む。

第３組のトランジスタＧＴ３、第４組のトランジスタＧＴ４及び第５組のトランジスタＧＴ５のうちの各トランジスタは、ゲート及び活性層を含む。ここで、活性層は、第１電極領域、第２電極領域及び第１電極領域と第２電極領域との間に位置するチャネルを含む。いくつかの実施形態として、例えば、活性層の材料は、ポリシリコン、例えば低温ポリシリコンなどを含むことができる。例えば、第１トランジスタＴ１は、ゲートＴ１０及び活性層を含み、活性層は、第１電極領域Ｔ１１、第２電極領域Ｔ１２及び第１電極領域Ｔ１１と第２電極領域Ｔ１２との間に位置するチャネルＴ１３を含み、これによって類推する。トランジスタＴ２－Ｔ７の活性層は、順次にチャネルＴ２３、チャネルＴ３３、チャネルＴ４３、チャネルＴ５３、チャネルＴ６３及びチャネルＴ７３を含む。

図８Ａを参照すると、第１トランジスタＴ１のゲートＴ１０は、第１クロック信号線ＣＫに電気的に接続され、第１トランジスタＴ１の第１電極領域Ｔ１１は、第１入力端ＩＮ１となる。例えば、第１トランジスタＴ１の第１電極領域Ｔ１１は、入力電極３１に電気的に接続されることにより、第１入力信号を受信することができる。

第２トランジスタＴ２のゲートＴ２０は、第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続され、第２トランジスタＴ２の第１電極領域Ｔ２１は、第１トランジスタＴ１のゲートＴ１０に電気的に接続される。例えば、第２トランジスタＴ２のゲートＴ２０は、図７Ｃに示される接続電極５１を介して第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続され、第２トランジスタＴ２の第１電極領域Ｔ２１は、図７Ｃに示される接続電極５２を介して第１トランジスタＴ１のゲートＴ１０に電気的に接続される。

第３トランジスタＴ３のゲートＴ３０は、第１トランジスタＴ１のゲートＴ１０に電気的に接続され、第３トランジスタＴ３の第１電極領域Ｔ３１は、第１電源ラインＶＧＬに電気的に接続され、第３トランジスタＴ３の第２電極領域Ｔ３２は、第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。例えば、第３トランジスタＴ３のゲートＴ３０と第１トランジスタＴ１のゲートＴ１０は、一体に設けられている。例えば、第３トランジスタＴ３の第２電極領域Ｔ３２は、図７Ｃに示される接続電極５３を介して第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。

図８Ｂを参照すると、第４トランジスタＴ４のゲートは、第２回路接続線Ｎ２を介して第２トランジスタＴ２の第２電極領域Ｔ２１に電気的に接続され、第４トランジスタＴ４の第１電極領域Ｔ４１は、第２電源ラインＶＧＨに電気的に接続され、第４トランジスタＴ４の第２電極領域Ｔ４２は、第１出力電極３２を介して第１ゲート線１３に電気的に接続される。例えば、第４トランジスタＴ４のゲートは、図７Ｃに示される接続電極５４を介して第２回路接続線Ｎ２に電気的に接続され、第２回路接続線Ｎ２は、図７Ｃに示される接続電極５５及び図７Ｂに示される接続電極５６を介して第２トランジスタＴ２の第２電極領域Ｔ２１に電気的に接続される。

第６トランジスタＴ６のゲートＴ６０は、第４トランジスタＴ４のゲートＴ４０に電気的に接続され、第６トランジスタＴ６の第１電極領域Ｔ６１は、第２電源ラインＶＧＨに電気的に接続される。例えば、第６トランジスタＴ６のゲートＴ６０と第４トランジスタＴ４のゲートＴ４０は、一体に設けられている。例えば、第６トランジスタＴ６の第１電極領域Ｔ６１は、ビアホールを介して第２電源ラインＶＧＨに電気的に接続される。

第１コンデンサＣ１の第１電極板Ｃ１１は、第１回路接続線Ｎ１を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続され、第１コンデンサＣ１の第２電極板Ｃ１２は、第１出力電極３２に電気的に接続される。例えば、第１コンデンサＣ１の第１電極板Ｃ１１は、図７Ｃに示される接続電極５７を介して第１回路接続線Ｎ１に電気的に接続され、第１回路接続線Ｎ１は、図７Ｃに示される接続電極５８を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続される。例えば、第１コンデンサＣ１の第２電極板Ｃ１２は、ビアホールを介して第１出力電極３２に電気的に接続される。

第２コンデンサＣ２の第１電極板Ｃ２１は、第４トランジスタＴ４のゲートＴ４０に電気的に接続され、第２コンデンサＣ２の第２電極板Ｃ２２は、第２電源ラインＶＧＨに電気的に接続される。例えば、第２コンデンサＣ２の第１電極板Ｃ２１と第４トランジスタＴ４のゲートＴ４０は、一体に設けられている。例えば、第２コンデンサＣ２の第２電極板Ｃ２２は、ビアホールを介して第２電源ラインＶＧＨに電気的に接続される。

図８Ｃを参照すると、第５トランジスタＴ５のゲートＴ５０は、第１回路接続線Ｎ１を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続され、第５トランジスタＴ５の第１電極領域Ｔ５１は、第２出力電極３２’に電気的に接続され、第５トランジスタＴ５の第２電極領域Ｔ５２は、第４クロック信号線ＣＢ’に電気的に接続される。例えば、第５トランジスタＴ５のゲートＴ５０は、図７Ｃに示される接続電極５９を介して第１回路接続線Ｎ１に電気的に接続される。例えば、第５トランジスタＴ５の第２電極領域Ｔ５２は、図７Ｃに示される接続電極６０及び図７Ｂに示される接続電極６１を介して第４クロック信号線ＣＢ’に電気的に接続される。

第７トランジスタＴ７のゲートＴ７０は、第４クロック信号線ＣＢ’に電気的に接続され、第７トランジスタＴ７の第１電極領域Ｔ７１は、第３回路接続線Ｎ３を介して第６トランジスタＴ６の第２電極領域Ｔ６２に電気的に接続され、第７トランジスタＴ７の第２電極領域Ｔ２１は、第５トランジスタＴ５のゲートＴ５０に電気的に接続される。例えば、第７トランジスタＴ７の第１電極領域Ｔ７１は、図７Ｃに示される接続電極６２を介して第３回路接続線Ｎ３に電気的に接続され、第７トランジスタＴ７の第２電極領域Ｔ２１は、図７Ｃに示される接続電極６３を介して第５トランジスタＴ５のゲートＴ５０に電気的に接続される。

図８Ａにおける第４トランジスタＴ４の第２電極領域Ｔ４２及び第５トランジスタＴ５の第１電極領域Ｔ５１のうちの１つは、図９に示される第１出力端ＯＵＴ１としてもよい。

発光制御駆動回路２２の発光制御駆動ユニット２２１は、異なる方式により分割されることにより、対応する複数の発光制御駆動サブ回路２２１Ａを得ることもできる。以下、異なる実施例を組み合わせて説明する。

図１０Ａ～図１０Ｆは、本発明のいくつかの実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。図１１Ａは、図１０Ａに示される２２１Ａ２の拡大摸式図である。図１１Ｂは、図１０Ａに示される２２１Ａ１の拡大摸式図である。

以下、図１０Ａ～図１０Ｆ及び図１１Ａ～図１１Ｂを組み合わせて発光制御駆動回路２２の発光制御駆動ユニット２２１のいくつかの分割方式を説明する。

いくつかの実施例において、図１０Ａを参照すると、第２組のサブピクセルＰ２は、複数の第１サブピクセルＰ２１及び複数の第２サブピクセルＰ２２を含む。複数の第１サブピクセルＰ２１は、複数の発光制御線１４のうちの第１発光制御線１４１に電気的に接続され、複数の第２サブピクセルＰ２２は、複数の発光制御線１４のうちの第２発光制御線１４２に電気的に接続される。１段又は多段の発光制御駆動ユニット２２１のうちの各段の発光制御駆動ユニット２２１の第１発光制御駆動サブ回路２２１Ａ１は、各段の発光制御駆動ユニット２２１の第２入力端ＩＮ２を含む。第２入力端ＩＮ２は、第２入力信号を受信するように配置される。１段又は多段の発光制御駆動ユニット２２１のうちの各段の発光制御駆動ユニット２２１の第２発光制御駆動サブ回路２２１Ａ２は、各段の発光制御駆動ユニット２２１の第２出力端ＯＵＴ２を含む。第２出力端ＯＵＴ２は、第１発光制御線１４１及び第２発光制御線１４２に発光制御信号を出力するように配置される。

いくつかの実施例において、図１０Ｆを参照すると、ベース基板１１における複数の発光制御駆動サブ回路２２１Ａのうちの少なくとも１つの発光制御駆動サブ回路２２１Ａの正投影は、ベース基板１１における複数のサブピクセル１２のうちの第２部分サブピクセル１２の発光素子１２１のアノード１２１１の正投影と重なっており、ベース基板１１における複数のサブピクセル１２のうちの他のサブピクセルの発光素子１２１のアノード１２１１の正投影と重なっていない。このような方式によって、表示均一性を可能な限り影響することなく、表示パネルのフレームのサイズを低減することができる。

いくつかの実施例において、図１０Ａ～図１０Ｆを参照すると、多段の発光制御駆動ユニット２２１のうちのいずれか１段の発光制御駆動ユニット２２１は、いずれも複数の発光制御駆動サブ回路２２１Ａを含み、第１発光制御駆動サブ回路２２１Ａ１及び第２発光制御駆動サブ回路２２１Ａ２は、第１方向において第２組のサブピクセルＰ２のピクセル駆動回路１２２により隔離される。いずれか１段の発光制御駆動ユニット２２１のうちの第１発光制御駆動サブ回路２２１Ａ１は、第１方向と異なる第２方向においていずれか１段の発光制御駆動ユニット２２１の前段の発光制御駆動ユニット２２１のうちの第１発光制御駆動サブ回路２２１Ａ１といずれか１段の発光制御駆動ユニット２２１の後段の発光制御駆動ユニット２２１のうちの第１発光制御駆動サブ回路２２１Ａ１との間に位置する。いずれか１段の発光制御駆動ユニット２２１のうちの第２発光制御駆動サブ回路２２１Ａ２は、第２方向においていずれか１段の発光制御駆動ユニット２２１の前段の発光制御駆動ユニット２２１のうちの第２発光制御駆動サブ回路２２１Ａ２といずれか１段の発光制御駆動ユニット２２１の後段の発光制御駆動ユニット２２１のうちの第２発光制御駆動サブ回路２２１Ａ２との間に位置する。例えば、第２方向は、第１方向に垂直である。

いくつかの実施例において、表示パネルは、第２組の回路接続線をさらに含む。図１０Ａを参照すると、第２組の回路接続線は、第４回路接続線Ｎ４及び第５回路接続線Ｎ５を含む。第２発光制御駆動サブ回路２２１Ａ２は、第４回路接続線Ｎ４及び第５回路接続線Ｎ５を介して第１発光制御駆動サブ回路２２１Ａ１に電気的に接続される。ここで、ベース基板１１における第４回路接続線Ｎ４及び第５回路接続線Ｎ５の正投影は、ベース基板１１における第２組のサブピクセルＰ２のピクセル駆動回路１２２の正投影と重なっている。

いくつかの実施例において、第１発光制御駆動サブ回路２２１Ａ１は、第１組のトランジスタＧＴ１と、第２コンデンサＣ２と、第１電源電圧を受信するように配置される第１電源ラインＶＧＬと、第２電源電圧を受信するように配置される第２電源ラインＶＧＨと、を含み、第２発光制御駆動サブ回路２２１Ａ２は、第２組のトランジスタＧＴ２と、第１コンデンサＣ１と、第３コンデンサＣ３と、第１クロック信号を受信するように配置される第１クロック信号線ＥＣＫと、第２クロック信号を受信するように配置される第２クロック信号線ＥＣＢと、を含む。ここで、第１組のトランジスタＧＴ１の数は、第２組のトランジスタＧＴ２の数よりも小さく、且つ、第１組のトランジスタＧＴ１のうちの少なくとも１つのトランジスタのチャネルのアスペクト比は、第２組のトランジスタＧＴ２のうちの各トランジスタのチャネルのアスペクト比よりも大きい。いくつかの実施例において、第１組のトランジスタＧＴ１のうちの各トランジスタのチャネルのアスペクト比は、いずれも第２組のトランジスタＧＴ２のうちの各トランジスタのチャネルのアスペクト比よりも大きい。

上記の実施例において、第１発光制御駆動サブ回路２２１Ａ１及び第２発光制御駆動サブ回路２２１Ａ２におけるトランジスタの数及びサイズを総合的に考慮することにより、第１発光制御駆動サブ回路２２１Ａ１及び第２発光制御駆動サブ回路２２１Ａ２が占有するスペースが比較的近くなる。

いくつかの実施例において、第２発光制御駆動サブ回路２２１Ａ２は、第１電源電圧及び第２電源電圧を受信するように配置される電源ラインをさらに含むことができる。例えば、図１０Ｃを参照すると、第２発光制御駆動サブ回路２２１Ａ２は、第１電源電圧を受信するように配置される第３電源ラインＶＧＬ’と、第２電源電圧を受信するように配置される第４電源ラインＶＧＨ’と、をさらに含むことができる。他のいくつかの実施例において、第２発光制御駆動サブ回路２２１Ａ２は、第１電源電圧及び第２電源電圧を受信するように配置される電源ラインを含まなくてもよい。このような場合、第２発光制御駆動サブ回路２２１Ａ２は、回路接続線を介して第１発光制御駆動サブ回路２２１Ａ１における第１電源ラインＶＧＬ及び第２電源ラインＶＧＨに電気的に接続されてもよい。

いくつかの実施例において、図１０Ａを参照すると、第１発光制御駆動サブ回路２２１Ａ１は、第１サブ回路２２１Ａ１１及び第２サブ回路２２１Ａ１２を含み、第２発光制御駆動サブ回路２２１Ａ２は、第３サブ回路２２１Ａ２１及び第４サブ回路２２１Ａ２２を含む。

以下、第１サブ回路２２１Ａ１１、第２サブ回路２２１Ａ１２、第３サブ回路２２１Ａ２１及び第４サブ回路２２１Ａ２２のいくつかの具体的な実施形態を説明する。

いくつかの実施形態において、第１サブ回路２２１Ａ１１は、第１発光制御線１４１の第２発光制御線１４２から離れた側に位置し、第２サブ回路２２１Ａ１２は、第１発光制御線１４１と第２発光制御線１４２との間に位置する。第１サブ回路２２１Ａ１１は、第１サブ組のトランジスタＧＴ１１を含み、第１サブ組のトランジスタＧＴ１１は、第１組のトランジスタＧＴ１のうちの少なくとも１つのトランジスタを含む。第２サブ回路２２１Ａ１２は、第２サブ組のトランジスタＧＴ１２及び第２コンデンサＣ２を含み、第２サブ組のトランジスタＧＴ１２は、第１組のトランジスタＧＴ１における第１サブ組のトランジスタＧＴ１１以外の他のトランジスタを含む。

いくつかの実施形態において、第３サブ回路２２１Ａ２１は、第１発光制御線１４１の第２発光制御線１４２から離れた側に位置し、且つ、第４回路接続線Ｎ４を介して第１サブ回路２２１Ａ１１に電気的に接続される。第４サブ回路２２１Ａ２２は、第１発光制御線１４１と第２発光制御線１４２との間に位置し、且つ、第５回路接続線Ｎ５を介して第２サブ回路２２１Ａ１２に電気的に接続される。第３サブ回路２２１Ａ２１は、第３サブ組のトランジスタＧＴ２１を含み、第３サブ組のトランジスタＧＴ２１は、第２組のトランジスタＧＴ２のうちの少なくとも１つのトランジスタを含む。第４サブ回路２２１Ａ２２は、第４サブ組のトランジスタＧＴ２２及び第１コンデンサＣ１を含み、第４サブ組のトランジスタＧＴ２２は、第２組のトランジスタＧＴ２における第１サブ組のトランジスタＧＴ１１以外の他のトランジスタを含む。

本発明の異なる実施例によれば、第３サブ回路２２１Ａ２１及び第４サブ回路２２１Ａ２２のうちの１つは、第３コンデンサＣ３をさらに含む。以下、異なる実施例を組み合わせて説明する。

図１２は、本発明の一実施例に係る発光制御駆動ユニットの回路模式図である。

以下、図１２、図１０Ａ～図１０Ｆ及び図１１Ａ～図１１Ｂを組み合わせて第１組のトランジスタＧＴ１及び第２組のトランジスタＧＴ２のいくつかの具体的な実施形態を説明する。これらの実施形態において、第３サブ回路２２１Ａ２１は、第３コンデンサＣ３をさらに含む。また、第２発光制御駆動サブ回路２２１Ａ２は、第１電源電圧を受信するように配置される第３電源ラインＶＧＬ’と、第２電源電圧を受信するように配置される第４電源ラインＶＧＨ’と、をさらに含む。

図１２を参照すると、第２組のトランジスタＧＴ２は、線Ｌ１の左側に位置し、第１組のトランジスタＧＴ１は、線Ｌ１の右側に位置する。第２組のトランジスタＧＴ２は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８を含み、第１組のトランジスタＧＴ１は、第９トランジスタＴ９及び第１０トランジスタＴ１０を含む。

第１サブ組のトランジスタＧＴ１１は、線Ｌ１の右側及び線Ｌ２の下側に位置し、第２サブ組のトランジスタＧＴ１２は、線Ｌ１の右側及び線Ｌ２の上側に位置し、第３サブ組のトランジスタＧＴ２１は、線Ｌ１の左側及び線Ｌ２の左側に位置し、第４サブ組のトランジスタＧＴ２２は、線Ｌ１の左側及び線Ｌ２の右側に位置する。第１サブ組のトランジスタＧＴ１１は、第１０トランジスタＴ１０を含み、第２サブ組のトランジスタＧＴ１２は、第９トランジスタＴ９を含み、第３サブ組のトランジスタＧＴ２１は、第１トランジスタＴ１、第２トランジスタＴ２及び第５トランジスタＴ５を含み、第４サブ組のトランジスタＧＴ２２は、第３トランジスタＴ３、第４トランジスタＴ４、第６トランジスタＴ６、第７トランジスタＴ７及び第８トランジスタＴ８を含む。

第１組のトランジスタＧＴ１及び第２組のトランジスタＧＴ２のうちの各トランジスタは、ゲート及び活性層を含み、活性層は、第１電極領域、第２電極領域及び第１電極領域と第２電極領域との間に位置するチャネルを含む。例えば、活性層の材料は、ポリシリコン、例えば低温ポリシリコンなどを含むことができる。例えば、第１トランジスタＴ１は、ゲートＴ１０及び活性層を含み、活性層は、第１電極領域Ｔ１１、第２電極領域Ｔ１２及び第１電極領域Ｔ１１と第２電極領域Ｔ１２との間に位置するチャネルＴ１３を含み、これによって類推する。トランジスタＴ２－Ｔ１０の活性層は、順次にチャネルＴ２３、チャネルＴ３３、チャネルＴ４３、チャネルＴ５３、チャネルＴ６３、チャネルＴ７３、チャネルＴ８３、チャネルＴ９３及びチャネルＴ１０３を含む。

第１トランジスタＴ１のゲートＴ１０は、第１クロック信号線ＣＫに電気的に接続され、第１トランジスタＴ１の第１電極領域Ｔ１１は、第２入力端ＩＮ２となる。例えば、第１トランジスタＴ１の第１電極領域Ｔ１１は、第２入力電極３３に電気的に接続されることにより、第２入力信号を受信することができる。

第２トランジスタＴ２のゲートＴ２０は、第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続され、第２トランジスタＴ２の第１電極領域Ｔ２１は、第１トランジスタＴ１のゲートＴ１０に電気的に接続される。第２トランジスタＴ２のゲートＴ２０は、図１０Ｃに示される接続電極６４を介して第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続される。例えば、第２トランジスタＴ２の第１電極領域Ｔ２１は、図１０Ｃに示される接続電極６５を介して第１トランジスタＴ１のゲートＴ１０に電気的に接続される。

第３トランジスタＴ３のゲートＴ３０は、第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続され、第３トランジスタＴ３の第１電極領域Ｔ３１は、第４電源ラインＶＧＨ’に電気的に接続される。例えば、第３トランジスタＴ３のゲートＴ３０は、図１０Ｃに示される接続電極６６を介して第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。

第４トランジスタＴ４のゲートＴ４０は、第２クロック信号線ＥＣＢに電気的に接続され、第４トランジスタＴ４の第１電極領域Ｔ４１は、第３トランジスタＴ３の第２電極領域Ｔ３２に電気的に接続され、第４トランジスタＴ４の第２電極領域Ｔ４２は、第２トランジスタＴ２のゲートＴ２０に電気的に接続される。例えば、第４トランジスタＴ４の第２電極領域Ｔ４２は、図１０Ｃに示される接続電極６４を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続される。

第５トランジスタＴ５のゲートＴ５０は、第１トランジスタＴ１のゲートＴ１０に電気的に接続され、第５トランジスタＴ５の第１電極領域Ｔ５１は、第３電源ラインＶＧＬ’に電気的に接続され、第５トランジスタＴ５の第２電極領域Ｔ５２は、第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。例えば、第５トランジスタＴ５のゲートＴ５０と第１トランジスタＴ１のゲートＴ１０は、一体に設けられている。例えば、第５トランジスタＴ５の第２電極領域Ｔ５２は、図１０Ｃに示される接続電極６６を介して第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。

第６トランジスタＴ６のゲートＴ６０は、第３トランジスタＴ３のゲートＴ３０に電気的に接続され、第６トランジスタＴ６の第１電極領域Ｔ６１は、第４トランジスタＴ４のゲートＴ４０に電気的に接続される。例えば、第６トランジスタＴ６のゲートＴ６０と第３トランジスタＴ３のゲートＴ３０は、一体に設けられている。例えば、第６トランジスタＴ６の第１電極領域Ｔ６１は、図１０Ｃに示される接続電極６７を介して第４トランジスタＴ４のゲートＴ４０に電気的に接続される。

第７トランジスタＴ７のゲートＴ７０は、第４トランジスタＴ４のゲートＴ４０に電気的に接続される。例えば、第７トランジスタＴ７のゲートＴ７０と第４トランジスタＴ４のゲートＴ４０は、一体に設けられている。

第８トランジスタＴ８の第１電極領域Ｔ８１は、第４電源ラインＶＧＨ’に電気的に接続され、第８トランジスタＴ８の第２電極領域Ｔ８２は、第７トランジスタＴ７の第２電極領域Ｔ７２に電気的に接続される。例えば、第８トランジスタＴ８の第２電極領域Ｔ８２は、図１０Ｃに示される接続電極６８を介して第７トランジスタＴ７の第２電極領域Ｔ７２に電気的に接続される。

第９トランジスタＴ９のゲートＴ９０は、第５回路接続線Ｎ５を介して第７トランジスタＴ７の第２電極領域Ｔ７２に電気的に接続され、第９トランジスタＴ９の第１電極領域Ｔ９１は、第２電源ラインＶＧＨに電気的に接続され、第９トランジスタＴ９の第２電極領域Ｔ９２は、第２出力端ＯＵＴ２となる。例えば、第９トランジスタＴ９の第２電極領域Ｔ９２は、第２出力電極３４を介して第１発光制御線１４１及び第２発光制御線１４２に電気的に接続される。例えば、第９トランジスタＴ９のゲートＴ９０は、図１０Ｃに示される接続電極６９を介して第５回路接続線Ｎ５に電気的に接続され、第５回路接続線Ｎ５は、図１０Ｃに示される接続電極６８を介して第７トランジスタＴ７の第２電極領域Ｔ７２に電気的に接続される。

第１０トランジスタＴ１０の第１電極領域Ｔ１０１は、第２出力電極３４に電気的に接続され、第１０トランジスタＴ１０の第２電極領域Ｔ１０２は、第１電源ラインＶＧＬに電気的に接続される。

第１コンデンサＣ１の第１電極板Ｃ１１は、第３トランジスタＴ３のゲートＴ３０及び第６トランジスタＴ６のゲートＴ６０に電気的に接続され、第１コンデンサＣ１の第２電極板Ｃ１２は、第６トランジスタＴ６の第２電極領域Ｔ６２及び第７トランジスタＴ７の第１電極領域Ｔ７１に電気的に接続される。第１コンデンサＣ１の第１電極板Ｃ１１、第３トランジスタＴ３のゲートＴ３０及び第６トランジスタＴ６のゲートＴ６０は、一体に設けられている。例えば、第１コンデンサＣ１の第２電極板Ｃ１２は、図１０Ｃに示される接続電極７０を介して第６トランジスタＴ６の第２電極領域Ｔ６２に電気的に接続され、且つ、図１０Ｃに示される接続電極７１を介して第７トランジスタＴ７の第１電極領域Ｔ７１に電気的に接続される。

第２コンデンサＣ２の第１電極板Ｃ２１は、第９トランジスタＴ９のゲートＴ９０に電気的に接続され、第２コンデンサＣ２の第２電極板Ｃ２２は、第２電源ラインＶＧＨに電気的に接続される。例えば、第２コンデンサＣ２の第１電極板Ｃ２１と第９トランジスタＴ９のゲートＴ９０は、一体に設けられている。

第３コンデンサＣ３の第１電極板Ｃ３１は、第２トランジスタＴ２のゲートＴ２０、第８トランジスタＴ８のゲートＴ８０及び第１０トランジスタＴ１０のゲートＴ１００に電気的に接続され、第３コンデンサＣ３の第２電極板Ｃ３２は、第４トランジスタＴ４のゲートＴ４０に電気的に接続される。例えば、第３コンデンサＣ３の第１電極板Ｃ３１と第２トランジスタＴ２のゲートＴ２０は、一体に設けられている。例えば、第３コンデンサＣ３の第１電極板Ｃ３１は、図１０Ｃに示される接続電極７２を介して第４回路接続線Ｎ４及び第８トランジスタＴ８のゲートＴ８０に電気的に接続され、第４回路接続線Ｎ４は、図１０Ｃに示される接続電極７３を介して第１０トランジスタＴ１０のゲートＴ１００に電気的に接続される。例えば、第３コンデンサＣ３の第２電極板Ｃ３２は、図１０Ｃに示される接続電極６７を介して第４トランジスタＴ４のゲートＴ４０に電気的に接続される。

図１３Ａ～図１３Ｆは、本発明の他の実施形態に係る発光制御駆動ユニットにおける異なる層のレイアウトを示す模式図である。図１４Ａは、図１３Ａに示される２２１Ａ２の拡大摸式図。図１４Ｂは、図１３Ａに示される２２１Ａ１の拡大摸式図である。

以下、図１３Ａ～図１３Ｆ及び図１４Ａ～図１４Ｂを組み合わせて発光制御駆動回路２２の発光制御駆動ユニット２２１の他の分割方式を説明する。

図１３Ａを参照すると、第２組の回路接続線は、第４回路接続線Ｎ４、第５回路接続線Ｎ５、第６回路接続線Ｎ６及び第７回路接続線Ｎ７を含む。第１発光制御駆動サブ回路２２１Ａ１は、第１サブ回路２２１Ａ１１及び第２サブ回路２２１Ａ１２を含み、第２発光制御駆動サブ回路２２１Ａ２は、第３サブ回路２２１Ａ２１及び第４サブ回路２２１Ａ２２を含む。第３サブ回路２２１Ａ２１は、第６回路接続線Ｎ６を介して第１電源ラインＶＧＬに電気的に接続され、第３サブ回路２２１Ａ２１は、第７回路接続線Ｎ７を介して第２電源ラインＶＧＨに電気的に接続される。このような場合、第２発光制御駆動サブ回路２２１Ａ２は、第３電源ラインＶＧＬ’及び第４電源ラインＶＧＨ’を含まないことにより、第２発光制御駆動サブ回路２２１Ａ２が占有するスペースを低減し、さらに発光制御駆動ユニット２２１が占有するスペースを低減することができる。

図１５は、本発明の他の実施例に係る発光制御駆動ユニットの回路模式図である。

以下、図１５、図１３Ａ～図１３Ｆ及び図１４Ａ～図１４Ｂを組み合わせて第１組のトランジスタＧＴ１及び第２組のトランジスタＧＴ２の他の具体的な実施形態を説明する。これらの実施形態において、第４サブ回路２２１Ａ２２は、第３コンデンサＣ３をさらに含む。

図１５を参照すると、第２組のトランジスタＧＴ２は、線Ｌ１の左側に位置し、第１組のトランジスタＧＴ１は、線Ｌ１の右側に位置する。第２組のトランジスタＧＴ２は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７を含む。第１組のトランジスタＧＴ１は、第８トランジスタＴ８、第９トランジスタＴ９及び第１０トランジスタＴ１０を含む。

第１サブ組のトランジスタＧＴ１１は、線Ｌ１の右側及び線Ｌ２の下側に位置し、第２サブ組のトランジスタＧＴ１２は、線Ｌ１の右側及び線Ｌ２の上側に位置し、第３サブ組のトランジスタＧＴ２１は、線Ｌ１の左側及び線Ｌ２の左側に位置し、第４サブ組のトランジスタＧＴ２２は、線Ｌ１の左側及び線Ｌ２の右側に位置する。第１サブ組のトランジスタＧＴ１１は、第１０トランジスタＴ１０を含み、第２サブ組のトランジスタＧＴ１２は、第８トランジスタＴ８及び第９トランジスタＴ９を含み、第３サブ組のトランジスタＧＴ２１は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４及び第５トランジスタＴ５を含み、第４サブ組のトランジスタＧＴ２２は、第６トランジスタＴ６及び第７トランジスタＴ７を含む。

同様に、第１組のトランジスタＧＴ１及び第２組のトランジスタＧＴ２のうちの各トランジスタは、ゲート及び活性層を含む。活性層は、第１電極領域、第２電極領域及び第１電極領域と第２電極領域との間に位置するチャネルを含む。例えば、第１トランジスタＴ１は、ゲートＴ１０及び活性層を含み、活性層は、第１電極領域Ｔ１１、第２電極領域Ｔ１２及び第１電極領域Ｔ１１と第２電極領域Ｔ１２との間に位置するチャネルＴ１３を含み、これによって類推する。トランジスタＴ２－Ｔ１０の活性層は、順次にチャネルＴ２３、チャネルＴ３３、チャネルＴ４３、チャネルＴ５３、チャネルＴ６３、チャネルＴ７３、チャネルＴ８３、チャネルＴ９３及びチャネルＴ１０３を含む。

第１トランジスタＴ１のゲートＴ１０は、第１クロック信号線ＥＣＫに電気的に接続され、第１トランジスタＴ１の第１電極領域Ｔ１１は、第２入力端ＩＮ２となる。例えば、第２入力端ＩＮ２は、第２入力電極３５に電気的に接続されることにより、第２入力信号を受信する。

第２トランジスタＴ２のゲートＴ２０は、第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続され、第２トランジスタＴ２の第１電極領域Ｔ２１は、第１トランジスタＴ１のゲートＴ１０に電気的に接続される。例えば、第２トランジスタＴ２のゲートＴ２０は、図１３Ｃに示される接続電極７４を介して第１トランジスタＴ１の第２電極領域Ｔ１２に電気的に接続される。例えば、第２トランジスタＴ２の第１電極領域Ｔ２１は、図１３Ｃに示される接続電極７５を介して第１トランジスタＴ１のゲートＴ１０に電気的に接続される。

第３トランジスタＴ３のゲートは、第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続され、第３トランジスタＴ３の第１電極領域Ｔ３１は、第７回路接続線Ｎ７を介して第２電源ラインＶＧＨに電気的に接続される。例えば、第３トランジスタＴ３のゲートは、図１３Ｃに示される接続電極７６を介して第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。例えば、第３トランジスタＴ３の第１電極領域Ｔ３１は、図１３Ｃに示される接続電極７７を介して第７回路接続線Ｎ７に電気的に接続され、第７回路接続線Ｎ７は、ビアホールを介して第２電源ラインＶＧＨに電気的に接続される。

第４トランジスタＴ４のゲートＴ４０は、第２クロック信号線ＥＣＢに電気的に接続され、第４トランジスタＴ４の第１電極領域Ｔ４１は、第３トランジスタＴ３の第２電極領域Ｔ３２に電気的に接続され、第４トランジスタＴ４の第２電極領域Ｔ４２は、第２トランジスタＴ２のゲートＴ２０に電気的に接続される。例えば、第４トランジスタＴ４の第１電極領域Ｔ４１及び第３トランジスタＴ３の第２電極領域Ｔ３２は、一体に設けられている。例えば、第４トランジスタＴ４の第２電極領域Ｔ４２は、図１３Ｃに示される接続電極７８を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続される。

第５トランジスタＴ５のゲートＴ５０は、第１トランジスタＴ１のゲートＴ１０に電気的に接続され、第５トランジスタＴ５の第１電極領域Ｔ５１は、第６回路接続線Ｎ６を介して第１電源ラインＶＧＬに電気的に接続され、第５トランジスタＴ５の第２電極領域Ｔ５２は、第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。例えば、第５トランジスタＴ５のゲートＴ５０と第１トランジスタＴ１のゲートＴ１０は、一体に設けられている。例えば、第５トランジスタＴ５の第１電極領域Ｔ５１は、図１３Ｃに示される接続電極７９を介して第６回路接続線Ｎ６に電気的に接続され、第６回路接続線Ｎ６は、ビアホールを介して第１電源ラインＶＧＬに電気的に接続される。例えば、第５トランジスタＴ５の第２電極領域Ｔ５２は、図１３Ｃに示される接続電極７６を介して第２トランジスタＴ２の第２電極領域Ｔ２２に電気的に接続される。

第６トランジスタＴ６のゲートＴ６０は、第３トランジスタＴ３のゲートＴ３０に電気的に接続される。例えば、第６トランジスタＴ６のゲートＴ６０は、図１３Ｃに示される接続電極７６を介して第３トランジスタＴ３のゲートＴ３０に電気的に接続される。

第７トランジスタＴ７のゲートＴ７０は、第６トランジスタＴ６の第１電極領域Ｔ６１及び第２クロック信号線ＥＣＢに電気的に接続され、第７トランジスタＴ７の第１電極領域Ｔ６１は、第６トランジスタＴ６の第２電極領域Ｔ６１に電気的に接続される。例えば、第７トランジスタＴ７のゲートＴ７０は、図１３Ｃに示される接続電極８４を介して第６トランジスタＴ６の第１電極領域Ｔ６１に電気的に接続される。例えば、第７トランジスタＴ７の第２電極領域Ｔ７１は、図１３Ｃに示される接続電極８０を介して第６トランジスタＴ６の第１電極領域Ｔ６１に電気的に接続される。

第８トランジスタＴ８のゲートＴ８０は、第４回路接続線Ｎ４を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続され、第８トランジスタＴ８の第１電極領域Ｔ８１は、第２電源ラインＶＧＨに電気的に接続され、第８トランジスタＴ８の第２電極領域Ｔ８２は、第５回路接続線Ｎ５を介して第７トランジスタＴ７の第２電極領域Ｔ７２に電気的に接続される。例えば、第８トランジスタＴ８のゲートＴ８０と第４回路接続線Ｎ４は、一体に設けられている。例えば、第４回路接続線Ｎ４は、図１３Ｃに示される接続電極７８を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続される。例えば、第８トランジスタＴ８の第２電極領域Ｔ８２は、図１３Ｃに示される接続電極８１を介して第５回路接続線Ｎ５に電気的に接続され、第５回路接続線Ｎ５は、図１３Ｃに示される接続電極８２を介して第７トランジスタＴ７の第２電極領域Ｔ７２に電気的に接続される。

第９トランジスタＴ９のゲートＴ９０は、第５回路接続線Ｎ５を介して第７トランジスタＴ７の第２電極領域Ｔ７２に電気的に接続され、第９トランジスタＴ９の第１電極領域Ｔ９１は、第２電源ラインＶＧＨに電気的に接続され、第９トランジスタＴ９の第２電極領域Ｔ９２は、第２出力電極３６を介して第１発光制御線１４１及び第２発光制御線１４２に電気的に接続される。

第１０トランジスタＴ１０のゲートＴ１００は、第４回路接続線Ｎ４を介して第２トランジスタＴ２のゲートＴ２０に電気的に接続され、第１０トランジスタＴ１０の第１電極領域Ｔ１１は、第２出力電極３６に電気的に接続され、第１０トランジスタＴ１０の第２電極領域Ｔ１２は、第１電源ラインＶＧＬに電気的に接続される。例えば、第１０トランジスタＴ１０のゲートＴ１００は、図１３Ｃに示される接続電極８３を介して第４回路接続線Ｎ４に電気的に接続される。

第１コンデンサＣ１の第１電極板Ｃ１１は、第６トランジスタＴ６のゲートＴ６０に電気的に接続され、第１コンデンサＣ１の第２電極板Ｃ１２は、第６トランジスタＴ６の第１電極領域Ｔ６１及び第７トランジスタＴ７の第１電極領域Ｔ７１に電気的に接続される。例えば、第１コンデンサＣ１の第１電極板Ｃ１１と第６トランジスタＴ６のゲートＴ６０は、一体に設けられている。例えば、第１コンデンサＣ１の第２電極板Ｃ１２は、図１３Ｃに示される接続電極８０を介して第６トランジスタＴ６の第１電極領域Ｔ６１及び第７トランジスタＴ７の第１電極領域Ｔ７１に電気的に接続される。

第２コンデンサＣ２の第１電極板Ｃ２１は、第９トランジスタＴ９のゲートＴ９０に電気的に接続され、第２コンデンサＣ２の第２電極板Ｃ２２は、第２電源ラインＶＧＨに電気的に接続される。例えば、第２コンデンサＣ２の第１電極板Ｃ２１と第９トランジスタＴ９のゲートＴ９０は、一体に設けられている。

第３コンデンサＣ３の第１電極板Ｃ３１は、第７トランジスタＴ７のゲートＴ７０に電気的に接続され、第３コンデンサＣ３の第２電極板Ｃ３２は、第４回路接続線Ｎ４に電気的に接続される。例えば、第３コンデンサＣ３の第１電極板Ｃ３１と第７トランジスタＴ７のゲートＴ７０は、一体に設けられている。例えば、第３コンデンサＣ３の第２電極板Ｃ３２は、図１３Ｃに示される接続電極７８を介して第４回路接続線Ｎ４に電気的に接続される。

以上、本発明の異なる実施例に係るゲート駆動ユニット２１１及び発光制御駆動ユニット２２１の様々な分割方式を説明する。以下の説明において、ゲート駆動ユニット２１１及び発光制御駆動ユニット２２１は、上記で説明した方式により分割されてもよい。

本発明者は、ゲート駆動ユニット２１１及び発光制御駆動ユニット２２１が複数のサブ回路に分割される場合、異なるサブ回路の間の回路接続線は、サブピクセル１２に悪影響を及ぼす可能性があることにも注目した。関連技術において、回路接続線は、ピクセル駆動回路１２２における活性層と重なってトランジスタを形成することにより、サブピクセル１２の正常な表示に影響を与え、さらに表示パネルの表示効果に影響を与える可能性がある。

そこで、本発明の実施例は、以下のような技術案をさらに提供する。

図１６Ａは、本発明の他の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。図１６Ｂは、本発明の一実施例に係るサブピクセルの部分断面模式図である。

図１Ｂ、図２、図１６Ａ及び図１６Ｂを参照すると、表示パネルは、ベース基板１１、複数のサブピクセル１２、複数のゲート線１３、複数の発光制御線１４、ゲート駆動回路２１及びゲート駆動サブ回路接続線２３を含む。

ベース基板１１は、表示領域１１１及び表示領域１１１を取り囲む周辺領域１１２を含む。複数のサブピクセル１２は、表示領域１１１に位置する。各サブピクセル１２は、発光素子１２１及び発光素子１２１を駆動するように配置されるピクセル駆動回路１２２を含む。複数のゲート線１３は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。

ゲート駆動回路２１は、表示領域１１１に位置し、且つ、カスケード接続された多段のゲート駆動ユニット２１１を含む。多段のゲート駆動ユニット２１１は、複数のゲート線１３に電気的に接続される。例えば、多段のゲート駆動ユニット２１１は、複数のゲート線１３に一対一に対応するように電気的に接続される。

図１６Ａに示すように、多段のゲート駆動回路２１１のうちの１段又は多段のゲート駆動ユニット２１１は、複数のゲート駆動サブ回路２１１Ａを含む。複数のゲート駆動サブ回路２１１Ａは、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２を含み、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２は、複数のサブピクセル１２のうちの第１組のサブピクセルＰ１のピクセル駆動回路１２２により隔離される。

ゲート駆動サブ回路接続線２３は、表示領域１１１に位置する。ゲート駆動サブ回路接続線２３の一端は、第１ゲート駆動サブ回路２１１Ａ１に電気的に接続され、ゲート駆動サブ回路接続線２３の他端は、第２ゲート駆動サブ回路２１１Ａ２に電気的に接続される。

第１組のサブピクセルＰ１のうちの少なくとも１つのサブピクセル１２のピクセル駆動回路１２２は、第１ピクセル駆動サブ回路１２２Ａ及び第２ピクセル駆動サブ回路１２２Ｂを含む。第１ピクセル駆動サブ回路１２２Ａは、ゲート駆動サブ回路接続線２３の一方側に位置し、第２ピクセル駆動サブ回路１２２Ｂは、ゲート駆動サブ回路接続線２３の第１ピクセル駆動サブ回路１２２Ａから離れた側に位置する。

第１ピクセル駆動サブ回路１２２Ａは、駆動トランジスタＭ３、例えば図１Ｂに示される駆動トランジスタＭ３を含む。図１６Ｂを参照すると、駆動トランジスタＭ３は、ベース基板１１の一方側に位置する第１活性層Ｍ３４を含む。例えば、第１活性層Ｍ３４の材料は、ポリシリコンなどの半導体材料を含む。

接続部材１２２Ｃの一端は、第１ピクセル駆動サブ回路１２２Ａに電気的に接続され、接続部材１２２Ｃの他端は、第２ピクセル駆動サブ回路１２２Ａ２に電気的に接続される。ベース基板１１における接続部材１２２Ｃの正投影は、ベース基板１１におけるゲート駆動サブ回路接続線２３の正投影と重なっており、且つ、接続部材１２２Ｃと第１活性層Ｔ１４は、異なる層に位置する。

なお、本発明の実施例において、複数の部材が異なる層に位置することは、異なる材料層に対して複数回のパターニングプロセスを行うことにより複数の部材が形成されることを意味し、複数の部材が同一層に位置することは、同じ材料層に対して１回のパターニングプロセスを行うことにより複数の部材が形成されることを意味する。このため、接続部材１２２Ｃの材料は、第１活性層Ｍ３４の材料と異なる。

上記の実施例において、接続部材１２２Ｃと第１活性層Ｍ３４は、異なる層に位置し、ゲート駆動サブ回路接続線２３と接続部材１２２Ｃとの間には、トランジスタが形成されていない。このため、少なくともゲート駆動サブ回路接続線２３と接続部材１２２Ｃとの間にトランジスタが形成されることによる表示パネルの表示効果が低下するという問題が軽減される。

いくつかの実施例において、図１６Ｂを参照すると、駆動トランジスタＭ３は、第１活性層Ｍ３４のベース基板１１から離れた側に位置する第１ゲートＭ３０と、第１ゲートＭ３０のベース基板１１から離れた側に位置する第１絶縁層１２３と、第１絶縁層１２３のベース基板１１から離れた側に位置する第２絶縁層１２４と、第２絶縁層１２４のベース基板１１から離れた側に位置し且つ第１活性層Ｍ３４に電気的に接続される第１電極Ｍ３Ａ（例えば、ドレイン電極）及び第２電極Ｍ３Ｂ（例えば、ソース電極）をさらに含む。いくつかの実施例において、駆動トランジスタＭ３は、第１活性層Ｍ３４のベース基板１１から離れた側に位置するゲート誘電体層１２２をさらに含み、第１ゲートＭ３０は、ゲート誘電体層１２２のベース基板１１から離れた側に位置する。例えば、第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂは、それぞれ第２絶縁層１２４、第１絶縁層１２３及びゲート誘電体層１２２を貫通するビアホールを介して第１活性層Ｍ３４に電気的に接続される。

図１６Ｂは、発光素子１２１をさらに示す。例えば、発光素子１２１は、アノード１２１１と、アノード１２１１のベース基板１１から離れた側に位置する機能層１２１２と、機能層１２１２のベース基板１１から離れた側に位置するカソード１２１３と、を含む。例えば、発光素子１２１のアノード１２１１は、駆動トランジスタＭ３の第１電極Ｍ３Ａに電気的に接続される。ここで、機能層１２１２は、少なくとも発光層、例えば有機発光層を含む。いくつかの実施例において、機能層１２１２は、電子輸送層、電子注入層、正孔輸送層及び正孔注入層のうちの１層又は複数層をさらに含むことができる。

いくつかの実施例において、図１６Ｂを参照すると、サブピクセル１２は、ベース基板１１と第１活性層Ｍ３４との間に位置するバッファ層１２０と、第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂを覆う平坦化層１２５と、複数のサブピクセル１２を限定するためのピクセル定義層１２６と、支持層１２７と、封止層１２８と、をさらに含むことができる。例えば、発光素子１２１のアノード１２１１は、平坦化層１２５を貫通するビアホールを介して駆動トランジスタＭ３の第１電極Ｍ３Ａに電気的に接続される。例えば、ピクセル定義層１２６は、複数のサブピクセル１２に対応する複数の開口を有し、複数のサブピクセル１２の発光素子１２１は、複数の開口に位置する。例えば、封止層１２８は、フィルム封止層を含むことができる。いくつかの実施例において、封止層１２８は、第１無機層１２８１、第２無機層１２８２及び第１無機層１２８１と第２無機層１２８２との間に位置する有機層１２８３を含むことができる。

いくつかの実施形態として、第２絶縁層１２５、第１絶縁層１２４、ゲート誘電体層１２２、バッファ層１２０、平坦化層１２５、ピクセル定義層１２６、支持層１２７のうちの１層又は複数層は、例えばポリイミド、樹脂材料などの有機絶縁材料又はシリコン酸化物、シリコン窒化物、シリコン窒素酸化物などを含む無機絶縁材料を含むことができる。

図１６Ｂを参照すると、第１ピクセル駆動サブ回路１２２Ａは、蓄積キャパシタＣｓｔをさらに含む。蓄積キャパシタＣｓｔは、第１ゲートＭ３０と同一の層に位置する第１電極板Ｃｓｔ１と、第１絶縁層１２３と第２絶縁層１２４との間に位置する第２電極板Ｃｓｔ２と、を含む。蓄積キャパシタＣｓｔは、第１電極板Ｃｓｔ１と第２電極板Ｃｓｔ２との間に位置する第１絶縁層１２３をさらに含むことが理解されるべきである。

例えば、ゲート駆動サブ回路接続線２３と第１ゲートＭ３０は、同一層に位置し、第２電極板Ｃｓｔ２、第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂのうちの少なくとも１つと接続部材１２２Ｃは、同一層に位置する。言い換えれば、ゲート駆動サブ回路接続線２３と接続部材１２２Ｃとの間には、少なくとも第１絶縁層１２３が設けられる。

いくつかの実施形態において、ゲート駆動サブ回路接続線２３と第１ゲートＭ３０は、同一層に位置し、第２電極板Ｃｓｔ２と接続部材１２２Ｃは、同一層に位置する。このような場合、ゲート駆動サブ回路接続線２３と接続部材１２２Ｃとの間に第１絶縁層１２３を設けることにより、ゲート駆動サブ回路接続線２３のサブピクセル１２への悪影響が低減される。

他の実施形態において、ゲート駆動サブ回路接続線２３と第１ゲートＭ３０は、同一層に位置し、第１電極Ｍ３Ａ、第２電極Ｍ３Ｂ及び接続部材１２２Ｃは、同一層に位置する。このような場合、ゲート駆動サブ回路接続線２３と接続部材１２２Ｃとの間に第１絶縁層１２３及び第２絶縁層１２４を設けることにより、ゲート駆動サブ回路接続線２３のサブピクセル１２への悪影響がさらに低減される。

図４Ａ～図４Ｆに示される方式によりゲート駆動ユニット２１１が複数のゲート駆動サブ回路２１１Ａに分割される場合、ゲート駆動サブ回路接続線２３は、図４Ａに示される第２回路接続線Ｎ２であってもよい。言い換えれば、図４Ａに示される第２回路接続線Ｎ２と図１６Ｂに示される第１ゲートＭ３０は、同一層に位置し、図４Ｃに示される接続部材１２２Ｃ、図１６Ｂに示される第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂは、同一層に位置する。また、いくつかの実施例において、図４Ａに示される第１回路接続線Ｎ１と図１６Ｂに示される第１ゲートＭ３０は、同一層に位置し、第１回路接続線Ｎ１と重なっている接続部材１２２Ｃ、図１６Ｂに示される第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂは、同一層に位置する。

図７Ａ～図７Ｆに示される方式によりゲート駆動ユニット２１１が複数のゲート駆動サブ回路２１１Ａに分割される場合、ゲート駆動サブ回路接続線２３は、図７Ａに示される第１回路接続線Ｎ１であってもよい。言い換えれば、図７Ａに示される第１回路接続線Ｎ１と図１６Ｂに示される第１ゲートＭ３０は、同一層に位置し、図７Ｃに示される接続部材１２２Ｃ、図１６Ｂに示される第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂは、同一層に位置する。また、いくつかの実施例において、図７Ａに示される第２回路接続線Ｎ２、第３回路接続線Ｎ３及び図１６Ｂに示される第１ゲートＭ３０は、同一層に位置し、第２回路接続線Ｎ２と重なっている接続部材１２２Ｃ、第３回路接続線Ｎ３と重なっている接続部材１２２Ｃ及び図１６Ｂに示される第１電極Ｍ３Ａと第２電極Ｍ３Ｂは、同一層に位置する。

図１７Ａは、本発明の一実施例に係るゲート駆動サブ回路接続線が接続部材と重なっているレイアウトを示す模式図である。図１７Ｂは、図１７Ａに示されるＡ－Ａ’に沿う断面模式図である。

図１７Ａに示すように、第１ピクセル駆動サブ回路１２２Ａ、第２ピクセル駆動サブ回路１２２Ｂ及び接続部材１２２Ｃは、第１組のサブピクセルＰ１のうちのいずれかのサブピクセル１２を構成する。接続部材１２２Ｃの一端は、ビアホールＶＣ１を介して第１ピクセル駆動サブ回路１２２Ａに電気的に接続され、接続部材１２２Ｃの他端は、ビアホールＶＣ２を介して第２ピクセル駆動サブ回路１２２Ｂに電気的に接続される。

図１７Ｂに示すように、ゲート駆動サブ回路接続線２３と図１６Ｂに示される第１ゲートＴ１０は、同一層に位置し、接続部材１２２Ｃと図１６Ｂに示される第１電極Ｔ１Ａ及び第２電極Ｔ１Ｂは、同一層に位置する。

いくつかの実施例において、図１７Ａ及び図１７Ｂを参照すると、少なくとも１つのサブピクセル１２は、シールド層１２９をさらに含む。例えば、図１７Ａに示すように、シールド層１２９は、ビアホールＶ１６１を介して電源ライン１６に電気的に接続されてもよい。例えば、図１７Ｂに示すように、シールド層１２９と図１６Ｂに示される第２電極板Ｃｓｔ２は、同一層に位置してもよい。また、ベース基板１１における接続部材１２２Ｃ及びゲート駆動サブ回路接続線２３の正投影とベース基板１１におけるシールド層１２９の正投影とは、少なくとも部分的に重なっている。このような方式によって、シールド層１２９は、ゲート駆動サブ回路接続線２３と接続部材１２２Ｃとの間の相互影響を低減することができる。

いくつかの実施例において、ベース基板１１における接続部材１２２Ｃの正投影とベース基板１１におけるゲート駆動サブ回路接続線２３の正投影とが重なる部分は、ベース基板１１におけるシールド層１２９の正投影内に位置する。このような方式によって、シールド層１２９は、ゲート駆動サブ回路接続線２３と接続部材１２２Ｃとの間の相互影響をより効果的に低減することができる。

図１８は、本発明の他の実施例に係る複数の発光制御駆動サブ回路を示す分布模式図である。

いくつかの実施例において、図２及び図１８を参照すると、表示パネルは、表示領域１１１に位置する発光制御駆動回路２２及び発光制御駆動サブ回路接続線２４をさらに含む。

発光制御駆動回路２２は、複数の発光制御線１４に電気的に接続されるカスケード接続された多段の発光制御駆動ユニット２２１を含む。図１８に示すように、多段の発光制御駆動ユニット２２１のうちの１段又は多段の発光制御駆動ユニット２２１は、複数の発光制御駆動サブ回路２２１Ａを含む。複数の発光制御駆動サブ回路２２１Ａは、第１発光制御駆動サブ回路２２１Ａ１及び第２発光制御駆動サブ回路２２１Ａ２を含み、第１発光制御駆動サブ回路２２１Ａ１及び第２発光制御駆動サブ回路２２１Ａ２は、複数のサブピクセル１２のうちの第２組のサブピクセルＰ２のピクセル駆動回路１２２により隔離される。発光制御駆動サブ回路接続線２４の一端は、第１発光制御駆動サブ回路２２１Ａ１に電気的に接続され、発光制御駆動サブ回路接続線２４の他端は、第２発光制御駆動サブ回路２２１Ａ２に電気的に接続される。

第２組のサブピクセルＰ２のうちの少なくとも１つのサブピクセル１２のピクセル駆動回路１２２は、第１ピクセル駆動サブ回路１２２Ａ及び第２ピクセル駆動サブ回路１２２Ｂを含む。第１ピクセル駆動サブ回路１２２Ａは、発光制御駆動サブ回路接続線２４の一方側に位置し、第２ピクセル駆動サブ回路１２２Ｂは、発光制御駆動サブ回路接続線２４の第１ピクセル駆動サブ回路１２２Ａから離れた側に位置する。接続部材１２２Ｃの一端は、第１ピクセル駆動サブ回路１２２Ａに電気的に接続され、接続部材１２２Ｃの他端は、第２ピクセル駆動サブ回路１２２Ｂに電気的に接続される。

ベース基板１１における接続部材１２２Ｃの正投影は、ベース基板１１における発光制御駆動サブ回路接続線２４の正投影と重なっており、且つ、接続部材１２２Ｃと第１活性層Ｍ３４は、異なる層に位置する。例えば、発光制御駆動サブ回路接続線２４と図１６Ｂに示される第１ゲートＭ３０は、同一層に位置し、接続部材１２２Ｃと図１６Ｂに示される第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂは、同一層に位置する。

上記の実施例によれば、発光制御駆動サブ回路接続線２４のサブピクセル１２への悪影響を低減し、表示パネルの表示効果を向上させることができる。

同様に、発光制御駆動サブ回路接続線２４と接続部材１２２Ｃとの間に上記のシールド層１２９を設けることにより、発光制御駆動サブ回路接続線２４と接続部材１２２Ｃとの間の相互影響を低減することができる。

図１９は、本発明の一実施例に係るサブピクセルにおける一部の層のレイアウトを示す模式図である。

以下、図１Ｂ、図２及び図１９を組み合わせて第１ピクセル駆動サブ回路１２２Ａ及び第２ピクセル駆動サブ回路１２２Ｂのいくつかの具体的な実施形態を説明する。

図２を参照すると、表示パネルは、複数の発光制御線１４、複数の電源ライン１６、複数の初期化線１７及び複数のリセット線１８をさらに含む。複数の発光制御線１４、複数の電源ライン１６、複数の初期化線１７及び複数のリセット線１８は、いずれも表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。

図１Ｂを参照すると、第１ピクセル駆動サブ回路１２２Ａは、線Ｌの右側に位置し、第２ピクセル駆動サブ回路１２２Ｂは、線Ｌの左側に位置する。

第１ピクセル駆動サブ回路１２２Ａは、駆動トランジスタＭ３、複数のトランジスタＭＴ及び蓄積キャパシタＣｓｔを含み、複数のトランジスタＭＴは、第１発光制御トランジスタＭ６を含む。駆動トランジスタＭ３は、第１ゲートＭ３０及び第１活性層Ｍ３４を含む。蓄積キャパシタＣｓｔは、第１電極板Ｃｓｔ１及び第２電極板Ｃｓｔ２を含み、第１電極板Ｃｓｔ１は、複数の電源ライン１６のうちの１つに電気的に接続される。

第２ピクセル駆動サブ回路１２２Ｂは、第１リセットトランジスタＭ７を含む。第１リセットトランジスタＭ７及び複数のトランジスタＭＴのそれぞれは、第２ゲート及び第２活性層を含む。第２活性層及び第１活性層Ｍ３４のそれぞれは、第１電極領域、第２電極領域及び第１電極領域と第２電極領域との間に位置するチャネルを含む。例えば、駆動トランジスタＭ３の第１活性層Ｍ３４は、第１電極領域Ｍ３１、第２電極領域Ｍ３２及び第１電極領域Ｍ３１と第２電極領域Ｍ３２との間に位置するチャネルＭ３３を含む。例えば、第１発光制御トランジスタＭ６の第２活性層Ｍ６４は、第１電極領域Ｍ６１、第２電極領域Ｍ６２及び第１電極領域Ｍ６１と第２電極領域Ｍ６２との間に位置するチャネルＭ６３を含む。例えば、第１リセットトランジスタＭ７の第２活性層Ｍ７４は、第１電極領域Ｍ７１、第２電極領域Ｍ７２及び第１電極領域Ｍ７１と第２電極領域Ｍ７２との間に位置するチャネルＭ７３を含む。

駆動トランジスタＭ３の第１ゲートＭ３０は、蓄積キャパシタＣｓｔの第２電極板Ｃｓｔ２に電気的に接続され、駆動トランジスタＭ３の第１電極領域Ｍ３１は、複数の電源ライン１６のうちの１つに電気的に接続される。第１発光制御トランジスタＭ６の第２ゲートＭ６０は、複数の発光制御線１４のうちの１つに電気的に接続され、第１発光制御トランジスタＭ６の第１電極領域Ｍ６１は、駆動トランジスタＭ３の第２電極領域Ｍ３２に電気的に接続され、第１発光制御トランジスタＭ６の第２電極領域Ｍ６２は、接続部材１２２Ｃの一端に電気的に接続される。第１リセットトランジスタＭ７の第２ゲートＭ７０は、複数のリセット線１８のうちの１つに電気的に接続され、第１リセットトランジスタＭ７の第１電極領域Ｍ７１は、複数の初期化線１７のうちの１つに電気的に接続され、第１リセットトランジスタＭ７の第２電極領域Ｍ７２は、接続部材１２２Ｃの他端に電気的に接続される。

また、少なくとも１つのサブピクセル１２の発光素子１２１のアノード１２１１は、接続部材１２２Ｃの一端に電気的に接続される。

以下、図１Ｂ、図２及び図１９を組み合わせて複数のトランジスタＭＴのいくつかの具体的な実施形態を説明する。

いくつかの実施例において、図２を参照すると、表示パネルは、複数のデータ線１５をさらに含む。複数のデータ線１５は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。図１Ｂを参照すると、複数のトランジスタＭＴは、データ書込みトランジスタＭ４、第２リセットトランジスタＭ１、第２発光制御トランジスタＭ５及び閾値補償トランジスタＭ２をさらに含む。

図１９を参照すると、データ書込みトランジスタＭ４の第２ゲートＭ４０は、複数のゲート線１３のうちの１つに電気的に接続され、データ書込みトランジスタＭ４の第１電極領域Ｍ４１は、複数のデータ線１５のうちの１つに電気的に接続され、データ書込みトランジスタＭ４の第２電極領域Ｍ４２は、駆動トランジスタＭ３の第１電極領域Ｍ３１に電気的に接続される。

第２リセットトランジスタＭ１の第２ゲートＭ１０は、複数のリセット線１８の他方に電気的に接続され、第２リセットトランジスタＭ１の第１電極領域Ｍ１０は、蓄積キャパシタＣｓｔの第２電極板Ｃｓｔ２に電気的に接続され、第２リセットトランジスタＭ１の第２電極領域Ｍ２０は、複数の初期化線１７の他方に電気的に接続される。言い換えれば、第２リセットトランジスタＭ１の第２ゲートＭ１０及び第１リセットトランジスタＭ７の第２ゲートＭ７０は、異なるリセット線１８に電気的に接続される。第２リセットトランジスタＭ１の第２電極領域Ｍ２０と第１リセットトランジスタＭ７の第１電極領域Ｍ７１は、異なる初期化線１７に電気的に接続される。

第２発光制御トランジスタＭ５の第２ゲートＭ５０は、複数の発光制御線１４のうちの１つに電気的に接続され、第２発光制御トランジスタＭ５の第１電極領域Ｍ５１は、複数の電源ライン１６のうちの１つに電気的に接続され、第２発光制御トランジスタＭ５の第２電極領域Ｍ５２は、駆動トランジスタＭ３の第１電極領域Ｍ３１に電気的に接続される。例えば、第２発光制御トランジスタＭ５の第２ゲートＭ５０と第１発光制御トランジスタＭ６の第２ゲートＭ６０は、同じ発光制御線１４に電気的に接続される。

閾値補償トランジスタＭ２の第２ゲートＭ２０は、複数のゲート線１３のうちの１つに電気的に接続され、閾値補償トランジスタＭ２の第１電極領域Ｍ２１は、第２リセットトランジスタＭ１の第１電極領域Ｍ１１に電気的に接続され、閾値補償トランジスタＭ２の第２電極領域Ｍ２２は、駆動トランジスタＭ３の第２電極領域Ｍ３２に電気的に接続される。例えば、閾値補償トランジスタＭ２の第２ゲートＭ２０及びデータ書込みトランジスタＭ４の第２ゲートＭ４０は、同じゲート線１３に電気的に接続される。

図２０は、本発明の一実施例に係るカスケード接続された２段のゲート駆動ユニットの模式図である。

図２０に示すように、１段又は多段のゲート駆動ユニット２１１は、カスケード接続された前段のゲート駆動ユニット２１１－１及び後段のゲート駆動ユニット２１１－２を含む。前段のゲート駆動ユニット２１１－１の第１ゲート駆動サブ回路２１１Ａ１は、前段のゲート駆動ユニット２１１－１の第１入力端ＩＮ１を含み、前段のゲート駆動ユニット２１１－１の第２ゲート駆動サブ回路２１１Ａ２は、前段のゲート駆動ユニット２１１－１の第１出力端ＯＵＴ１を含む。後段のゲート駆動ユニット２１１－２の第１ゲート駆動サブ回路２１１Ａ１は、後段のゲート駆動ユニット２１１－２の第１入力端ＩＮ１を含み、後段のゲート駆動ユニット２１１－２の第２ゲート駆動サブ回路２１１Ａ２は、後段のゲート駆動ユニット２１１－２の第１出力端ＯＵＴ１を含む。

以下、図４Ａ～図４Ｆを組み合わせてカスケード接続された前段のゲート駆動ユニット２１１－１及び後段のゲート駆動ユニット２１１－２の接続方式を説明する。

図４Ａに示すように、相対的に上側のゲート駆動ユニットは、前段のゲート駆動ユニット２１１－１であり、相対的に下側のゲート駆動ユニットは、後段のゲート駆動ユニット２１１－２である。前段のゲート駆動ユニット２１１－１の第１出力端ＯＵＴ１は、複数のゲート線１３の第１ゲート線１３１に電気的に接続される。例えば、前段のゲート駆動ユニット２１１－１の第１出力端ＯＵＴ１は、出力電極３２を介して第１ゲート線１３１に電気的に接続される。

図４Ｃに示すように、表示パネルは、第１組のサブピクセルＰ１のピクセル駆動回路１２２の第２ゲート駆動サブ回路２１１Ａ２から離れた側に位置する第１カスケード接続線ＣＣ１をさらに含む。第１カスケード接続線ＣＣ１の一端は、第１ゲート線１３１に電気的に接続され、第１カスケード接続線ＣＣ１の他端は、後段のゲート駆動ユニット２１１－２の第１入力端ＩＮ１に電気的に接続される。例えば、第１カスケード接続線ＣＣ１の一端は、第１ビアホールＶＣ１を介して第１ゲート線１３１に電気的に接続され、第１カスケード接続線ＣＣ１の他端は、第２ビアホールＶＣ２を介して後段のゲート駆動ユニット２１１－２の第１入力端ＩＮ１に電気的に接続される。

上記の実施例において、第１ゲート線１３１は、第１組のサブピクセルＰ１のピクセル駆動回路１２２を横方向に通過し、第１カスケード接続線ＣＣ１は、第１ゲート線１３１及び後段のゲート駆動ユニット２１１－２の第１入力端ＩＮ１に電気的に接続される。このような方式によって、別途の横方向の接続線により前段のゲート駆動ユニット２１１－１の第１出力端ＯＵＴ１と後段のゲート駆動ユニット２１１－２の第１入力端ＩＮ１とを電気的に接続する必要がなくなり、ゲート駆動回路が占有するスペースを低減し、表示パネルの解像度の向上に寄与する。

いくつかの実施例において、図２を参照すると、表示パネルは、複数のリセット線１８をさらに含む。複数のリセット線１８は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。図４Ｂを参照すると、後段のゲート駆動ユニット１２１－２の第１ゲート駆動サブ回路２１１Ａ１と第２ゲート駆動サブ回路２１１Ａ２との間の第１組のサブピクセルＰ１のピクセル駆動回路１２２は、複数のリセット線１８のうちの第１リセット線１８１に電気的に接続され、第１リセット線１８１は、第１カスケード接続線ＣＣ１を介して第１ゲート線１３１に電気的に接続される。例えば、第１リセット線１８１は、第３ビアホールＶＣ３を介して第１カスケード接続線ＣＣ１に電気的に接続される。

いくつかの実施例において、図４Ｃを参照すると、表示パネルは、第１組のサブピクセルＰ１の第１ゲート駆動サブ回路２１１Ａ１から離れた側に位置する第２カスケード接続線ＣＣ２をさらに含む。第２カスケード接続線ＣＣ２の一端は、第１ゲート線１３１に電気的に接続され、第２カスケード接続線ＣＣ２の他端は、第１リセット線１８１に電気的に接続される。例えば、第２カスケード接続線ＣＣ２の一端は、ビアホールＶＣ４を介して第１ゲート線１３１に電気的に接続され、第２カスケード接続線ＣＣ２の他端は、ビアホールＶＣ５を介して第１リセット線１８１に電気的に接続される。いくつかの実施例において、第２カスケード接続線ＣＣ２と第１出力電極３２は、一体に設けられている。このような方式によって、第１ゲート線１３１上のゲート駆動信号が第１入力信号として後段のゲート駆動ユニット２１１－２の第１入力端ＩＮ１に入力されることを確保することができる。

いくつかの実施例において、駆動トランジスタＭ３の第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂのうちの少なくとも１つ及び第１カスケード接続線ＣＣ１は、同一層に位置する。いくつかの実施例において、駆動トランジスタＭ３の第１電極Ｍ３Ａ及び第２電極Ｍ３Ｂのうちの少なくとも１つ及び第２カスケード接続線ＣＣ２は、同一層に位置する。

本発明者は、複数のゲート駆動サブ回路２１１Ａが複数のサブピクセル１２に分散される場合、ゲート駆動サブ回路２１１Ａの両側の一部のサブピクセル１２が占有するスペースを圧縮する必要があることにも注目した。このような場合、スペースが圧縮され且つ同じ色を発する一部のサブピクセル（例えば、複数の赤色サブピクセル、複数の緑色サブピクセル又は複数の青色サブピクセル）に表示の不均一の問題が存在するので、表示パネルの表示効果へ影響を与える。

そこで、本発明の実施例は、以下のような技術案をさらに提供する。

図２１は、本発明の別の実施例に係る複数のゲート駆動サブ回路を示す分布模式図である。図２２Ａ～２２Ｅは、本発明のいくつかの実施例に係る異なる組のアノード接続線を示す模式図である。

以下、図２、図２１、図２２Ａ～２２Ｅを組み合わせて本発明のいくつかの実施例に係る表示パネルを説明する。

図２を参照すると、表示パネルは、ベース基板１１、複数のサブピクセル１２、複数のゲート線１３及びゲート駆動回路２１を含む。

ベース基板１１は、表示領域１１１及び表示領域１１１を取り囲む周辺領域１１２を含む。複数のサブピクセル１２は、表示領域１１１に位置する。複数のゲート線１３は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。ゲート駆動回路２１は、表示領域１１１に位置し、且つ、カスケード接続された多段のゲート駆動ユニット２１１を含む。多段のゲート駆動ユニット２１１は、複数のゲート線１３に電気的に接続される。

図２１に示すように、多段のゲート駆動回路２１１のうちの１段又は多段のゲート駆動ユニット２１１は、複数のゲート駆動サブ回路２１１Ａを含む。複数のゲート駆動サブ回路２１１Ａは、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２を含む。

複数のサブピクセル１２は、第１組のサブピクセルＰ１及び第２組のサブピクセルＰ２を含む。第１組のサブピクセルＰ１及び第２組のサブピクセルＰ２のうちの１組のサブピクセルのピクセル駆動回路１２２は、第１ゲート駆動サブ回路２１１Ａ１と第２ゲート駆動サブ回路２１１Ａ２との間に位置し、第１組のサブピクセルＰ１及び第２組のサブピクセルＰ２のうちの他方の組のサブピクセルのピクセル駆動回路１２２は、第１ゲート駆動サブ回路２１１Ａ１の第２ゲート駆動サブ回路２１１Ａ２から離れた側に位置する。なお、図２１は、第１組のサブピクセルＰ１が第１ゲート駆動サブ回路２１１Ａ１と第２ゲート駆動サブ回路２１１Ａ２との間に位置し、第２組のサブピクセルＰ２におけるピクセル駆動回路１２２が第１ゲート駆動サブ回路２１１Ａ１の第２ゲート駆動サブ回路２１１Ａ２から離れた側に位置する場合を模式的に示す。

図２２Ａを参照すると、第１組のサブピクセルＰ１は、第１色の光を発するように配置される第１サブ組のサブピクセルＰ１１と、第２色の光を発するように配置される第２サブ組のサブピクセルＰ１２と、第３色の光を発するように配置される第３サブ組のサブピクセルＰ１３と、を含む。いくつかの実施例において、第１色、第２色及び第３色は、互いに異なる。例えば、第１色は、赤色であり、第２色は、緑色であり、第３色は、青色である。

第１サブ組のサブピクセルＰ１１のピクセル駆動回路１２２は、第１組のアノード接続線ＧＣ１を介して第１サブ組のサブピクセルＰ１１の発光素子１２１のアノードＰ１１－１２１１に電気的に接続され、第２サブ組のサブピクセルＰ１２のピクセル駆動回路１２２は、第２組のアノード接続線ＧＣ２を介して第２サブ組のサブピクセルＰ１２の発光素子１２１のアノードＰ１２－１２１１に電気的に接続され、第３サブ組のサブピクセルＰ１３のピクセル駆動回路１２２は、第３組のアノード接続線ＧＣ３を介して第３サブ組のサブピクセルＰ１３の発光素子１２１のアノードＰ１３－１２１１に電気的に接続される。

第１組のアノード接続線ＧＣ１、第２組のアノード接続線ＧＣ２及び第３組のアノード接続線ＧＣ３のうちの少なくとも１組は、複数の第１アノード接続線ＡＣ１を含む。例えば、第１組のアノード接続線ＧＣ１、第２組のアノード接続線ＧＣ２及び第３組のアノード接続線ＧＣ３のうちの各組は、複数の第１アノード接続線ＡＣ１を含む。複数の第１アノード接続線ＡＣ１は、２つの第１アノード接続線ＡＣ１を含み、且つ、この２つの第１アノード接続線ＡＣ１のうちの第１アノード接続線ＡＣ１が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。

例えば、第１組のアノード接続線ＧＣ１における複数の第１アノード接続線ＡＣ１のうちの２つの第１アノード接続線ＡＣ１のうちの第１アノード接続線ＡＣ１が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。また、例えば、第２組のアノード接続線ＧＣ２における複数の第１アノード接続線ＡＣ１のうちの２つの第１アノード接続線ＡＣ１のうちの第１アノード接続線ＡＣ１が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。さらに、例えば、第３組のアノード接続線ＧＣ１における複数の第１アノード接続線ＡＣ１のうちの２つの第１アノード接続線ＡＣ１のうちの第１アノード接続線ＡＣ１が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。

上記の実施例において、第１組のアノード接続線ＧＣ１、第２組のアノード接続線ＧＣ２及び第３組のアノード接続線ＧＣ３のうちの少なくとも１組における２つの第１アノード接続線ＡＣ１のうちの第１アノード接続線ＡＣ１が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。このような構造は、第１組のサブピクセル１２の表示均一性の向上に寄与することにより、表示パネルの表示効果を向上させる。

いくつかの実施例において、第１組のアノード接続線ＧＣ１、第２組のアノード接続線ＧＣ２及び第３組のアノード接続線ＧＣ３のうちの少なくとも１組における複数の第１アノード接続線ＡＣ１のうちの第１アノード接続線ＡＣ１が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。言い換えれば、第１組のアノード接続線ＧＣ１、第２組のアノード接続線ＧＣ２及び第３組のアノード接続線ＧＣ３のうちの少なくとも１組におけるすべての第１アノード接続線ＡＣ１のうちの第１アノード接続線ＡＣ１が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。このような構造は、第１組のサブピクセルＰ１の表示均一性をさらに向上させることに寄与することにより、表示パネルの表示効果を向上させる。

いくつかの実施例において、第１組のアノード接続線ＧＣ１、第２組のアノード接続線ＧＣ２、第３組のアノード接続線ＧＣ３のうちの少なくとも１組と発光素子１２１のアノード１２１１は、同一層に位置する。このような構造は、プロセスの実現に寄与し、プロセスの複雑さを低減する。いくつかの実施形態において、第１組のアノード接続線ＧＣ１と第１サブ組のサブピクセルＰ１１の発光素子１２１のアノードＰ１１－１２１１は、一体に設けられている。いくつかの実施形態において、第２組のアノード接続線ＧＣ２と第２サブ組のサブピクセルＰ１２の発光素子１２１のアノードＰ１２－１２１１は、一体に設けられている。いくつかの実施形態において、第３組のアノード接続線ＧＣ３と第３サブ組のサブピクセルＰ１３の発光素子１２１のアノードＰ１３－１２１１は、一体に設けられている。

いくつかの実施形態において、第１組のアノード接続線ＧＣ１は、第１組のビアホールＶＰ１を介して第１サブ組のサブピクセルＰ１１のピクセル駆動回路１２２に電気的に接続される。第２組のアノード接続線ＧＣ２は、第２組のビアホールＶＰ２を介して第２サブ組のサブピクセルＰ１２のピクセル駆動回路１２２に電気的に接続される。第３組のアノード接続線ＧＣ３は、第３組のビアホールＶＰ３を介して第３サブ組のサブピクセルＰ１３のピクセル駆動回路１２２に電気的に接続される。

次に、図２２Ｂを組み合わせて第２組のサブピクセルＰ２のいくつかの実施形態を説明する。

図２２Ｂを参照すると、第２組のサブピクセルＰ２は、第１色の光を発するように配置される第４サブ組のサブピクセルＰ２１と、第２色の光を発するように配置される第５サブ組のサブピクセルＰ２２と、第３色の光を発するように配置される第６サブ組のサブピクセルＰ２３と、を含む。

第４サブ組のサブピクセルＰ２１のピクセル駆動回路１２２は、第４組のアノード接続線ＧＣ４を介して第４サブ組のサブピクセルＰ２１の発光素子１２１のアノードＰ２１－１２１１に電気的に接続され、第５サブ組のサブピクセルＰ２２のピクセル駆動回路１２２は、第５組のアノード接続線ＧＣ５を介して第５サブ組のサブピクセルＰ２２の発光素子１２１のアノードＰ２２－１２１１に電気的に接続され、第６サブ組のサブピクセルＰ２３のピクセル駆動回路１２２は、第６組のアノード接続線ＧＣ６を介して第６サブ組のサブピクセルＰ２３の発光素子１２１のアノードＰ２３－１２１１に電気的に接続される。

第４組のアノード接続線ＧＣ４、第５組のアノード接続線ＧＣ５及び第６組のアノード接続線ＧＣ６のうちの少なくとも１組は、複数の第２アノード接続線ＡＣ２を含み、複数の第２アノード接続線ＡＣ２のうちの第２アノード接続線ＡＣ２が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。例えば、第４組のアノード接続線ＧＣ４、第５組のアノード接続線ＧＣ５及び第６組のアノード接続線ＧＣ６のうちの各組は、複数の第２アノード接続線ＡＣ２を含み、複数の第２アノード接続線ＡＣ２のうちの第２アノード接続線ＡＣ２が第１ゲート駆動サブ回路２１１Ａ１に近いほど、その長さが長くなる。このような構造は、第２組のサブピクセルＰ２の表示均一性の向上に寄与することにより、表示パネルの表示効果をさらに向上させる。

いくつかの実施例において、図２１を参照すると、複数のサブピクセル１２は、第３組のサブピクセルＰ３及び第４組のサブピクセルＰ４をさらに含む。第３組のサブピクセルＰ３及び第４組のサブピクセルＰ４のうちの１組のサブピクセルのピクセル駆動回路１２２は、第２ゲート駆動サブ回路２１１Ａ２の第１ゲート駆動サブ回路２１１Ａ１、第１組のサブピクセルＰ１及び第２組のサブピクセルＰ２に近い側に位置し、他方の組のサブピクセルのピクセル駆動回路１２２は、第２ゲート駆動サブ回路２１１Ａ２の第１ゲート駆動サブ回路２１１Ａ１から離れた側に位置する。ここで、図２１は、第４組のサブピクセルＰ４のピクセル駆動回路１２２が第２ゲート駆動サブ回路２１１Ａ２の第１ゲート駆動サブ回路２１１Ａ１、第１組のサブピクセルＰ１及び第２組のサブピクセルＰ２に近い側に位置し、第３組のサブピクセルＰ３のピクセル駆動回路１２２が第２ゲート駆動サブ回路２１１Ａ２の第１ゲート駆動サブ回路２１１Ａ１から離れた側に位置する場合を模式的に示す。

以下、図２２Ｃを組み合わせて第３組のサブピクセルＰ３のいくつかの実施形態を説明する。

図２２Ｃを参照すると、第３組のサブピクセルＰ３は、第１色の光を発するように配置される第７サブ組のサブピクセルＰ３１と、第２色の光を発するように配置される第８サブ組のサブピクセルＰ３２と、第３色の光を発するように配置される第９サブ組のサブピクセルＰ３３と、を含む。

第７サブ組のサブピクセルＰ３１のピクセル駆動回路１２２は、第７組のアノード接続線ＧＣ７を介して第７サブ組のサブピクセルＰ３１の発光素子１２１のアノードＰ３１－１２１１に電気的に接続され、第８サブ組のサブピクセルＰ３２のピクセル駆動回路１２２は、第８組のアノード接続線ＧＣ８を介して第８サブ組のサブピクセルＰ３２の発光素子１２１のアノードＰ３２－１２１１に電気的に接続され、第９サブ組のサブピクセルＰ３３のピクセル駆動回路１２２は、第９組のアノード接続線ＧＣ９を介して第９サブ組のサブピクセルＰ３３の発光素子１２１のアノードＰ３３－１２１１に電気的に接続される。

第７組のアノード接続線ＧＣ７、第８組のアノード接続線ＧＣ８及び第９組のアノード接続線ＧＣ９のうちの少なくとも１組は、複数の第３アノード接続線ＡＣ３を含み、複数の第３アノード接続線ＡＣ３のうちのアノード接続線が第２ゲート駆動サブ回路２１１Ａ２に近いほど、その長さが長くなる。例えば、第７組のアノード接続線ＧＣ７、第８組のアノード接続線ＧＣ８及び第９組のアノード接続線ＧＣ９のうちの各組は、複数の第３アノード接続線ＡＣ３を含み、複数の第３アノード接続線ＡＣ３のうちのアノード接続線が第２ゲート駆動サブ回路２１１Ａ２に近いほど、その長さが長くなる。このような構造は、第３組のサブピクセルＰ３の表示均一性の向上に寄与することにより、表示パネルの表示効果をさらに向上させる。

以下、図２２Ｄを組み合わせて第４組のサブピクセルＰ４のいくつかの実施形態を説明する。

図２２Ｄを参照すると、第４組のサブピクセルＰ４は、第１色の光を発するように配置される第１０サブ組のサブピクセルＰ４１と、第２色の光を発するように配置される第１１サブ組のサブピクセルＰ４２と、第３色の光を発するように配置される第１２サブ組のサブピクセルＰ４３と、を含む。

第１０サブ組のサブピクセルＰ４１のピクセル駆動回路１２２は、第１０組のアノード接続線ＧＣ１０を介して第１０サブ組のサブピクセルＰ４１の発光素子１２１のアノードＰ４１－１２１１に電気的に接続され、第１１サブ組のサブピクセルＰ４２のピクセル駆動回路１２２は、第１１組のアノード接続線ＧＣ１１を介して第１１サブ組のサブピクセルＰ４２の発光素子１２１のアノードＰ４２－１２１１に電気的に接続され、第１２サブ組のサブピクセルＰ４３のピクセル駆動回路１２２は、第１２組のアノード接続線ＧＣ１２を介して第１２サブ組のサブピクセルＰ４３の発光素子１２１のアノードＰ４３－１２１１に電気的に接続される。

第１０組のアノード接続線ＧＣ１０、第１１組のアノード接続線ＧＣ１１及び第１２組のアノード接続線ＧＣ１２のうちの少なくとも１組は、複数の第４アノード接続線ＡＣ４を含み、複数の第４アノード接続線ＡＣ４のうちのアノード接続線が第２ゲート駆動サブ回路２１１Ａ２に近いほど、その長さが長くなる。例えば、第１０組のアノード接続線ＧＣ１０、第１１組のアノード接続線ＧＣ１１及び第１２組のアノード接続線ＧＣ１２のうちの各組は、複数の第４アノード接続線ＡＣ４を含み、複数の第４アノード接続線ＡＣ４のうちのアノード接続線が第２ゲート駆動サブ回路２１１Ａ２に近いほど、その長さが長くなる。このような構造は、第４組のサブピクセルＰ４の表示均一性の向上に寄与することにより、表示パネルの表示効果をさらに向上させる。

いくつかの実施例において、図２１を参照すると、表示パネルの複数のサブピクセル１２は、第５組のサブピクセルＰ５をさらに含む。第５組のサブピクセルＰ５のピクセル駆動回路１２２は、第１組のサブピクセルＰ１のピクセル駆動回路１２２と第４組のサブピクセルＰ４のピクセル駆動回路１２２との間に位置し、第１組のサブピクセルＰ１のピクセル駆動回路１２２は、第１ゲート駆動サブ回路２１１Ａ１と第５組のサブピクセルＰ５のピクセル駆動回路１２２との間に位置し、第４組のサブピクセルＰ４のピクセル駆動回路１２２は、第５組のサブピクセルＰ５のピクセル駆動回路１２２と第２ゲート駆動サブ回路２１１Ａ２との間に位置する。

以下、図２２Ｄを組み合わせて第５組のサブピクセルＰ５のいくつかの実施形態を説明する。

図２２Ｄを参照すると、第５組のサブピクセルＰ５は、第１色の光を発するように配置される第１３サブ組のサブピクセルＰ５１と、第２色の光を発するように配置される第１４サブ組のサブピクセルＰ５２と、第３色の光を発するように配置される第１５サブ組のサブピクセルＰ５３と、を含む。

第１３サブ組のサブピクセルＰ５１のピクセル駆動回路１２２は、第１３組のアノード接続線ＧＣ１３を介して第１３サブ組のサブピクセルＰ５１の発光素子１２１のアノードＰ５１－１２１１に電気的に接続され、第１４サブ組のサブピクセルＰ５２のピクセル駆動回路１２２は、第１４組のアノード接続線ＧＣ１４を介して第１４サブ組のサブピクセルＰ５２の発光素子１２１のアノードＰ５２－１２１１に電気的に接続され、第１５サブ組のサブピクセルＰ５３のピクセル駆動回路１２２は、第１５組のアノード接続線ＧＣ１５を介して第１５サブ組のサブピクセルＰ５３の発光素子１２１のアノードＰ５３－１２１１に電気的に接続される。

ここで、第１３組のアノード接続線ＧＣ１３の長さは、同じであり、第１４組のアノード接続線ＧＣ１４の長さは、同じであり、第１５組のアノード接続線ＧＣ１５の長さは、同じであり。

表示パネルが上記の第１組のサブピクセルＰ１、第２組のサブピクセルＰ２、第３組のサブピクセルＰ３、第４組のサブピクセルＰ４及び第５組のサブピクセルＰ５を含む場合、第１組のサブピクセルＰ１、第２組のサブピクセルＰ２、第３組のサブピクセルＰ３及び第４組のサブピクセルＰ４のピクセル駆動回路は、第１方向においてサイズが圧縮される。言い換えれば、第１ゲート駆動サブ回路２１１Ａ１の両側のサブピクセルは、第１方向においてサイズが圧縮され、第２ゲート駆動サブ回路２１１Ａ２の両側のサブピクセルは、第１方向においてサイズが圧縮される。このような構造は、表示パネルの表示均一性の向上に寄与することにより、表示パネルの表示効果を向上させる。

本発明者は、表示パネルに多重化回路が使用される場合、表示パネルに表示均一性が悪いという問題が存在することにも注目した。本発明者は、検討によって、関連技術において、多重化回路に制御信号を提供する制御信号線が表示領域の縁と類似した形状を有することを見出した。例えば、表示領域は、略階段状の縁を有し、制御信号線は、同様に略階段状を有する。このような制御信号線の長さが相対的に大きいので、制御信号線の抵抗が大きくなり、制御信号線上の電圧を大幅に低下させ、さらにサブピクセルを正常にオン又はオフすることができず、表示パネルの表示効果に影響を与える。

そこで、本発明の実施例は、以下のような技術案をさらに提供する。

図２３Ａは、本発明の別の実施例に係る表示パネルの構造を示す模式図である。図２３Ｂは、図２３Ａに示されるリングＢの拡大摸式図である。

以下、図２３Ａ、図２３Ｂ、図３Ａを組み合わせて本発明のいくつかの実施例に係る表示パネルを説明する。

図２３Ａを参照すると、表示パネルは、ベース基板１１、複数のサブピクセル１２、複数のゲート線１３、ゲート駆動回路２１、複数の制御信号線１９、複数のデータ信号入力線２０及び多重化回路ＭＸを含む。

ベース基板１１は、表示領域１１１及び表示領域１１１を取り囲む周辺領域１１２を含む。周辺領域１１２は、第１周辺領域１１２Ａを含み、第１周辺領域１１２Ａの表示領域１１から離れた縁は、０より大きい第１曲率を有する。例えば、第１周辺領域１１２Ａの表示領域１１から離れた縁は、弧度を有し、例えば円弧などが挙げられる。ここで、周辺領域１１２の表示領域１１から離れた縁全体が０より大きい曲率（例えば円環）を有する場合、第１周辺領域１１２Ａは、周辺領域１１２の任意の部分であってもよい。周辺領域１１２の表示領域１１から離れた縁部分が０より大きい曲率（例えばコーナー部分）を有する場合、第１周辺領域１１２Ａは、周辺領域１１２のコーナー部分、例えば、４つのコーナー領域のうちの１つであってもよい。

複数のサブピクセル１２は、表示領域１１１に位置する。複数のゲート線１３は、表示領域１１１に位置し、且つ複数のサブピクセル１２に電気的に接続される。ゲート駆動回路２１は、表示領域１１１に位置し、且つ、カスケード接続された多段のゲート駆動ユニット２１１を含む。多段のゲート駆動ユニット２１１は、複数のゲート線１３に電気的に接続される。

図３Ａを参照すると、多段のゲート駆動回路２１１のうちの１段又は多段のゲート駆動ユニット２１１は、複数のゲート駆動サブ回路２１１Ａを含む。複数のゲート駆動サブ回路２１１Ａは、第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２を含む。第１ゲート駆動サブ回路２１１Ａ１及び第２ゲート駆動サブ回路２１１Ａ２は、複数のサブピクセル１２のうちの第１組のサブピクセルＰ１のピクセル駆動回路１２２により隔離される。

図２３Ｂを参照すると、複数の制御信号線１９、複数のデータ信号入力線２０及び多重化回路ＭＸは、少なくとも第１周辺領域１１２Ａに位置する。複数の制御信号線１９のうちの少なくとも１つの少なくとも一部は、０より大きい第２曲率を有する。例えば、複数の制御信号線１９のそれぞれは、０より大きい第２曲率を有する。いくつかの実施例において、第２曲率は、第１曲率と同じである。いくつかの実施形態として、各制御信号線１９は、円弧形である。

多重化回路ＭＸは、複数の制御信号線１９と表示領域１１１との間に位置する。多重化回路ＭＸは、複数の多重化ユニットＭＸ１を含み、複数の多重化ユニットＭＸ１のそれぞれは、複数の制御信号線１９、複数のデータ信号入力線２０のうちの１つのデータ信号入力線２０及び複数のデータ線１５のうちの少なくとも２つのデータ線１５に電気的に接続される。

上記の実施例において、複数の制御信号線１９のうちの少なくとも１つの少なくとも一部は、０より大きい第２曲率を有する。このような構造は、制御信号線１９の長さを低下させることに寄与し、制御信号線１９の抵抗を低減することにより、表示パネルの表示均一性を向上させる。

いくつかの実施例において、図２３Ｂを参照すると、表示パネルは、表示領域１１１の電源ライン１６に電源電圧を提供するように配置される電源バスＶＤＤをさらに含む。例えば、電源バスＶＤＤは、複数の制御信号線１９の表示領域１１１から離れた側に位置する。

いくつかの実施例において、図２３Ｂを参照すると、複数のサブピクセル１２は、第１方向において配列され且つ隣接する第１行サブピクセルＣ１及び第２行サブピクセルＣ２を含み、第１行サブピクセルＣ１の数は、第２行サブピクセルＣ２の数より大きい。複数の多重化ユニットＭＸのうちの少なくとも１つの少なくとも一部は、第１周辺領域１１２Ａの第１領域１１２Ａ１に位置する。ここで、第１領域１１２Ａ１は、第１方向において第２行サブピクセルＣ２の表示領域１１１から離れた側に位置し、且つ第１領域１１２Ａ１は、第１方向に垂直な第２方向において第１行サブピクセルＣ１の表示領域１１から離れた側に位置する。例えば、第１領域１１２Ａ１は、第１方向において第２行サブピクセルＣ２の左側に位置し、第１領域１１２Ａ１は、第２方向において第１行サブピクセルＣ１の下側に位置する。

例えば、第１行サブピクセルＣ１の左縁が位置する第１直線、第１行サブピクセルＣ１の下縁が位置する第２直線、第２行サブピクセルＣ２の左縁が位置する第３直線及び第２行サブピクセルＣ２の下縁が位置する第４直線により囲まれた密閉空間は、第１領域１１２Ａ１と見なされてもよい。第１周辺領域１１２Ａは、複数の第１領域１１２Ａ１を含むことができることが理解されるべきである。

いくつかの実施例において、図２３Ｂを参照すると、表示パネルは、複数の制御信号接続線１９Ａをさらに含み、複数の制御信号線１９は、複数の制御信号接続線１９Ａを介して複数の多重化ユニットＭＸに電気的に接続される。例えば、複数の制御信号線１９は、複数の制御信号接続線１９Ａに一対一に対応するように電気的に接続され、複数の制御信号接続線１９Ａは、複数の多重化ユニットＭＸに一対一に対応するように電気的に接続される。

いくつかの実施例において、複数の制御信号接続線１９Ａの延出方向は、複数のデータ線１５（図２３Ａを参照する）の延出方向と同じであり、即ち、第２方向に延びる。このような方式によって、制御信号接続線１９Ａの長さを低下させることに寄与し、制御信号接続線１９Ａの抵抗を低減することにより、表示パネルの表示均一性の向上に寄与する。

図２４は、図２３Ｂの部分模式図である。以下、図２４を組み合わせて多重化ユニットＭＸの構造を示す模式図を説明する。

図２４を参照すると、複数の多重化ユニットＭＸのそれぞれは、複数の制御信号線１９及び少なくとも２つのデータ線１５に一対一に対応する複数のスイッチングトランジスタＳＷを含む。例として、複数の多重化ユニットＭＸのそれぞれは、６つのスイッチングトランジスタを含み、複数の制御信号線１９の数は、６であり、少なくとも２つのデータ線１５の数は、６である。例えば、６つのスイッチングトランジスタのうちの３つのスイッチングトランジスタは、ある第１領域１１２Ａ１に位置し、他の３つのスイッチングトランジスタは、他の第１領域１１２Ａ１に位置する。

複数のスイッチングトランジスタＳＷのそれぞれのゲートＳＷ０は、複数の制御信号線１９のうちの１つの対応する制御信号線１９に電気的に接続され、複数のスイッチングトランジスタＳＷのそれぞれの第１電極ＳＷ１は、複数のデータ信号入力線２０のうちの１つの対応するデータ信号入力線２０に電気的に接続され、複数のスイッチングトランジスタＳＷのそれぞれの第２電極ＳＷ２は、少なくとも２つのデータ線１５のうちの１つの対応するデータ線１５に電気的に接続される。例えば、各スイッチングトランジスタＳＷのゲートＳＷ０は、１つの対応する制御信号接続線１９を介して１つの対応する制御信号線１９に電気的に接続される。

なお、本発明の異なる実施例に提供される表示パネルの技術案を任意に組み合わせることにより、複数の実施例に係る表示パネルを得ることができる。

本発明の実施例は、様々な表示パネルの製造方法をさらに提供する。

図２５は、本発明の一実施例に係る表示パネルの製造方法のフローを示す模式図である。

ステップ２５２において、表示領域及び表示領域を取り囲む周辺領域を含むベース基板を提供する。

ステップ２５４において、表示領域に複数のサブピクセル、複数のゲート線、複数の発光制御線、ゲート駆動回路及び発光制御駆動回路を形成する。

各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含む。複数のゲート線は、複数のサブピクセルに電気的に接続され、複数の発光制御線は、複数のサブピクセルに電気的に接続される。ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含み、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路は、複数のサブピクセルのうちの第１組のサブピクセルのピクセル駆動回路により隔離される。発光制御駆動回路は、カスケード接続された多段の発光制御駆動ユニットを含み、多段の発光制御駆動ユニットは、複数の発光制御線に電気的に接続され、多段の発光制御駆動ユニットのうちの１段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、複数の発光制御駆動サブ回路は、第１発光制御駆動サブ回路及び第２発光制御駆動サブ回路を含み、第１発光制御駆動サブ回路及び第２発光制御駆動サブ回路は、複数のサブピクセルのうちの第２組のサブピクセルのピクセル駆動回路により隔離される。

上記の実施例において、ゲート駆動回路及び発光制御駆動回路は、いずれも表示領域に位置する。ゲート駆動回路の少なくとも１段のゲート駆動ユニットは、複数のサブピクセルのピクセル駆動回路に分布される複数のゲート駆動サブ回路を含み、発光制御駆動回路の少なくとも１段の発光制御駆動ユニットは、複数のサブピクセルのピクセル駆動回路に分布される複数の発光制御駆動サブ回路を含む。このような構造は、表示パネルのフレームのサイズを低減することに寄与する。

図２６は、本発明の他の実施例に係る表示パネルの製造方法のフローを示す模式図である。

ステップ２６２において、表示領域及び表示領域を取り囲む周辺領域を含むベース基板を提供する。

ステップ２６４において、表示領域に複数のサブピクセル、複数のゲート線、ゲート駆動回路及びゲート駆動サブ回路接続線を形成する。

各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含み、複数のゲート線は、複数のサブピクセルに電気的に接続され、ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含む。多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含み、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路は、複数のサブピクセルのうちの第１組のサブピクセルのピクセル駆動回路により隔離される。

ゲート駆動サブ回路接続線の一端は、第１ゲート駆動サブ回路に電気的に接続され、ゲート駆動サブ回路接続線の他端は、第２ゲート駆動サブ回路に電気的に接続される。

第１組のサブピクセルのうちの少なくとも１つのサブピクセルのピクセル駆動回路は、第１ピクセル駆動サブ回路、第２ピクセル駆動サブ回路及び接続部材を含む。第１ピクセル駆動サブ回路は、ゲート駆動サブ回路接続線の一方側に位置し、且つ駆動トランジスタを含み、駆動トランジスタは、ベース基板の一方側に位置する第１活性層を含む。第２ピクセル駆動サブ回路は、ゲート駆動サブ回路接続線の第１ピクセル駆動サブ回路から離れた側に位置する。接続部材の一端は、第１ピクセル駆動サブ回路に電気的に接続され、接続部材の他端は、第２ピクセル駆動サブ回路に電気的に接続され、ベース基板における接続部材の正投影は、ベース基板におけるゲート駆動サブ回路接続線の正投影と重なっており、接続部材と第１活性層は、異なる層に位置する。

上記の実施例において、接続部材と第１活性層は、異なる層に位置し、ゲート駆動サブ回路接続線と接続部材との間には、トランジスタが形成されない。このため、少なくともゲート駆動サブ回路接続線と接続部材との間にトランジスタが形成されることによる表示パネルの表示効果が低下するという問題が軽減される。

図２７は、本発明の別の実施例に係る表示パネルの製造方法のフローを示す模式図である。

ステップ２７２において、表示領域及び表示領域を取り囲む周辺領域ベース基板を提供する。

ステップ２７４において、表示領域に複数のサブピクセル、複数のゲート線及びゲート駆動回路を形成する。

各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含み、複数のゲート線は、複数のサブピクセルに電気的に接続される。ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含む。

複数のサブピクセルは、第１組のサブピクセル及び第２組のサブピクセルを含み、第１組のサブピクセル及び第２組のサブピクセルのうちの一方の組のサブピクセルのピクセル駆動回路は、第１ゲート駆動サブ回路と第２ゲート駆動サブ回路との間に位置し、第１組のサブピクセル及び第２組のサブピクセルのうちの他方の組のサブピクセルのピクセル駆動回路は、第１ゲート駆動サブ回路の第２ゲート駆動サブ回路から離れた側に位置する。

第１組のサブピクセルは、第１色の光を発するように配置される第１サブ組のサブピクセルと、第２色の光を発するように配置される第２サブ組のサブピクセルと、第３色の光を発するように配置される第３サブ組のサブピクセルと、を含み、第１サブ組のサブピクセルのピクセル駆動回路は、第１組のアノード接続線を介して第１サブ組のサブピクセルの発光素子のアノードに電気的に接続され、第２サブ組のサブピクセルのピクセル駆動回路は、第２組のアノード接続線を介して第２サブ組のサブピクセルの発光素子のアノードに電気的に接続され、第３サブ組のサブピクセルのピクセル駆動回路は、第３組のアノード接続線を介して第３サブ組のサブピクセルの発光素子のアノードに電気的に接続される。

第１組のアノード接続線、第２組のアノード接続線及び第３組のアノード接続線のうちの少なくとも１組は、複数の第１アノード接続線を含み、複数の第１アノード接続線は、２つの第１アノード接続線を含み、２つの第１アノード接続線のうちの第１アノード接続線が第１ゲート駆動サブ回路に近いほど、その長さが長くなる。

上記の実施例において、第１組のアノード接続線、第２組のアノード接続線及び第３組のアノード接続線のうちの少なくとも１組における２つの第１アノード接続線のうちの第１アノード接続線が第１ゲート駆動サブ回路に近いほど、その長さが長くなる。このような構造は、第１組のサブピクセルの表示均一性の向上に寄与することにより、表示パネルの表示効果を向上させる。

図２８は、本発明のさらに別の実施例に係る表示パネルの製造方法のフローを示す模式図である。

ステップ２８２において、表示領域及び表示領域を取り囲む周辺領域を含むベース基板を提供し、前記周辺領域は、第１周辺領域を含み、第１周辺領域の表示領域から離れた縁は、０より大きい第１曲率を有する。

ステップ２８４において、複数のサブピクセル、複数のデータ線、複数のゲート線、ゲート駆動回路、複数の制御信号線、複数のデータ信号入力線及び多重化回路を形成する。

各サブピクセルは、発光素子及び発光素子を駆動するように配置されるピクセル駆動回路を含む。複数のデータ線は、表示領域に位置し、且つ複数のサブピクセルに電気的に接続される。複数のゲート線は、表示領域に位置し、且つ複数のサブピクセルに電気的に接続される。ゲート駆動回路は、表示領域に位置し、且つ、カスケード接続された多段のゲート駆動ユニットを含む。多段のゲート駆動ユニットは、複数のゲート線に電気的に接続され、多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含み、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路は、複数のサブピクセルのうちの第１組のサブピクセルのピクセル駆動回路により隔離される。

複数の制御信号線は、少なくとも第１周辺領域に位置し、複数の制御信号線のうちの少なくとも１つの少なくとも一部は、０より大きい第２曲率を有する。複数のデータ信号入力線は、少なくとも第１周辺領域に位置する。多重化回路は、少なくとも第１周辺領域に位置し、且つ、複数の制御信号線と表示領域との間に位置する。多重化回路は、複数の多重化ユニットを含み、複数の多重化ユニットのそれぞれは、複数の制御信号線、複数のデータ信号入力線のうちの１つのデータ信号入力線及び複数のデータ線のうちの少なくとも２つのデータ線に電気的に接続される。

上記の実施例において、複数の制御信号線のうちの少なくとも１つの少なくとも一部は、０より大きい第２曲率を有する。このような構造は、制御信号線の長さを低下させることに寄与し、制御信号線の抵抗を低減することにより、表示パネルの表示均一性を向上させる。

本発明は、上記のいずれか実施例に記載の表示パネルを含むことができる表示装置をさらに提供する。いくつかの実施例において、表示装置は、例えばウェアラブルデバイス（例えば腕時計）、携帯端末、テレビ、ディスプレイ、ノートパソコン、デジタルカメラ、ナビゲータ、電子ペーパーなどの表示機能を有する任意の製品又は部材であってもよい。

以上、既に本発明の各実施例を詳細に説明した。本発明の概念を不明瞭にすることを避けるために、当分野で知られている一部の細部は説明されていない。当業者は、上記の説明に基づいて、本明細書に記載された技術案をどのように実施するかを完全に理解することができる。

例示により本発明のいくつかの特定の実施形態を詳細に説明したが、当業者は、以上の例示は説明するためのものに過ぎず、本発明の範囲を制限するためのものではないことを理解すべきである。なお、本発明の範囲及び精神を逸脱しない限り、以上の実施例を修正し又は一部の技術的特徴に対して同等置換を行うことができる。本発明の範囲は、添付されている特許請求の範囲により限定される。

Claims (21)

1. 表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板と、
   前記表示領域に位置する複数のサブピクセルと、
   前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のゲート線と、
   前記表示領域に位置し、カスケード接続された多段のゲート駆動ユニットを含むゲート駆動回路と、を含み、
   各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含み、
   前記複数のサブピクセルは、第１組のサブピクセル及び第２組のサブピクセルを含み、前記第１組のサブピクセル及び第２組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間に位置し、前記第１組のサブピクセル及び第２組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路の前記第２ゲート駆動サブ回路から離れた側に位置し、
   前記第１組のサブピクセルは、
   第１色の光を発するように配置される第１サブ組のサブピクセルと、
   第２色の光を発するように配置される第２サブ組のサブピクセルと、
   第３色の光を発するように配置される第３サブ組のサブピクセルと、を含み、
   前記第１サブ組のサブピクセルの前記ピクセル駆動回路は、第１組のアノード接続線を介して前記第１サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第２サブ組のサブピクセルの前記ピクセル駆動回路は、第２組のアノード接続線を介して前記第２サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第３サブ組のサブピクセルの前記ピクセル駆動回路は、第３組のアノード接続線を介して前記第３サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
   前記第１組のアノード接続線、前記第２組のアノード接続線及び第３組のアノード接続線のうちの少なくとも１組は、複数の第１アノード接続線を含み、前記複数の第１アノード接続線は、２つの第１アノード接続線を含み、前記２つの第１アノード接続線のうちの第１アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなり、
   前記ベース基板における前記複数のゲート駆動サブ回路のうちの少なくとも１つのゲート駆動サブ回路の正投影は、前記ベース基板における前記複数のサブピクセルのうちの一部のサブピクセルの発光素子のアノードの正投影と重なっており、前記ベース基板における前記複数のサブピクセルのうちの他の部分のサブピクセルの発光素子のアノードの正投影と重なっておらず、
   前記第２組のサブピクセルは、
   前記第１色の光を発するように配置される第４サブ組のサブピクセルと、
   前記第２色の光を発するように配置される第５サブ組のサブピクセルと、
   前記第３色の光を発するように配置される第６サブ組のサブピクセルと、を含み、
   前記第４サブ組のサブピクセルの前記ピクセル駆動回路は、第４組のアノード接続線を介して前記第４サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第５サブ組のサブピクセルの前記ピクセル駆動回路は、第５組のアノード接続線を介して前記第５サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第６サブ組のサブピクセルの前記ピクセル駆動回路は、第６組のアノード接続線を介して前記第６サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
   前記第４組のアノード接続線、前記第５組のアノード接続線及び前記第６組のアノード接続線のうちの少なくとも１組は、複数の第２アノード接続線を含み、前記複数の第２アノード接続線のうちの第２アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなる、表示パネル。
2. 前記複数の第１アノード接続線のうちの第１アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなる請求項１に記載の表示パネル。
3. 前記第１組のアノード接続線、前記第２組のアノード接続線、前記第３組のアノード接続線のうちの少なくとも１組及び前記発光素子のアノードは、同一層に位置する請求項１に記載の表示パネル。
4. 前記第１組のアノード接続線及び前記第１サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、
   前記第２組のアノード接続線及び前記第２サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられており、
   前記第３組のアノード接続線及び前記第３サブ組のサブピクセルの前記発光素子のアノードは、一体に設けられている
   請求項３に記載の表示パネル。
5. 前記第１組のアノード接続線は、第１組のビアホールを介して前記第１サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、
   前記第２組のアノード接続線は、第２組のビアホールを介して前記第２サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続され、
   前記第３組のアノード接続線は、第３組のビアホールを介して前記第３サブ組のサブピクセルの前記ピクセル駆動回路に電気的に接続される
   請求項４に記載の表示パネル。
6. 前記複数のサブピクセルは、第３組のサブピクセル及び第４組のサブピクセルをさらに含み、前記第３組のサブピクセル及び前記第４組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第２ゲート駆動サブ回路の前記第１ゲート駆動サブ回路、前記第１組のサブピクセル及び前記第２組のサブピクセルに近い側に位置し、他方の組のサブピクセルの前記ピクセル駆動回路は、前記第２ゲート駆動サブ回路の前記第１ゲート駆動サブ回路から離れた側に位置し、
   前記第３組のサブピクセルは、
   前記第１色の光を発するように配置される第７サブ組のサブピクセルと、
   前記第２色の光を発するように配置される第８サブ組のサブピクセルと、
   前記第３色の光を発するように配置される第９サブ組のサブピクセルと、を含み、
   前記第７サブ組のサブピクセルの前記ピクセル駆動回路は、第７組のアノード接続線を介して前記第７サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第８サブ組のサブピクセルの前記ピクセル駆動回路は、第８組のアノード接続線を介して前記第８サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第９サブ組のサブピクセルの前記ピクセル駆動回路は、第９組のアノード接続線を介して前記第９サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
   前記第７組のアノード接続線、前記第８組のアノード接続線及び第９組のアノード接続線のうちの少なくとも１組は、複数の第３アノード接続線を含み、前記複数の第３アノード接続線のうちのアノード接続線が前記第２ゲート駆動サブ回路に近いほど、その長さが長くなる
   請求項１から請求項５のいずれか１項に記載の表示パネル。
7. 前記第４組のサブピクセルは、
   前記第１色の光を発するように配置される第１０サブ組のサブピクセルと、
   前記第２色の光を発するように配置される第１１サブ組のサブピクセルと、
   前記第３色の光を発するように配置される第１２サブ組のサブピクセルと、を含み、
   前記第１０サブ組のサブピクセルの前記ピクセル駆動回路は、第１０組のアノード接続線を介して前記第１０サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１１サブ組のサブピクセルの前記ピクセル駆動回路は、第１１組のアノード接続線を介して前記第１１サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１２サブ組のサブピクセルの前記ピクセル駆動回路は、第１２組のアノード接続線を介して前記第１２サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
   前記第１０組のアノード接続線、前記第１１組のアノード接続線及び第１２組のアノード接続線のうちの少なくとも１組は、複数の第４アノード接続線を含み、前記複数の第４アノード接続線のうちの第３アノード接続線が前記第２ゲート駆動サブ回路に近いほど、その長さが長くなる
   請求項６に記載の表示パネル。
8. 前記複数のサブピクセルは、第５組のサブピクセルをさらに含み、前記第５組のサブピクセルの前記ピクセル駆動回路は、前記第１組のサブピクセルの前記ピクセル駆動回路と前記第４組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第１組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路と前記第５組のサブピクセルの前記ピクセル駆動回路との間に位置し、前記第４組のサブピクセルの前記ピクセル駆動回路は、前記第５組のサブピクセルの前記ピクセル駆動回路と前記第２ゲート駆動サブ回路との間に位置し、
   前記第５組のサブピクセルは、
   前記第１色の光を発するように配置される第１３サブ組のサブピクセルと、
   前記第２色の光を発するように配置される第１４サブ組のサブピクセルと、
   前記第３色の光を発するように配置される第１５サブ組のサブピクセルと、を含み、
   前記第１３サブ組のサブピクセルの前記ピクセル駆動回路は、第１３組のアノード接続線を介して前記第１３サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１４サブ組のサブピクセルの前記ピクセル駆動回路は、第１４組のアノード接続線を介して前記第１４サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第１５サブ組のサブピクセルの前記ピクセル駆動回路は、第１５組のアノード接続線を介して前記第１５サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
   前記第１３組のアノード接続線の長さは、同じであり、前記第１４組のアノード接続線の長さは、同じであり、前記第１５組のアノード接続線の長さは、同じである
   請求項７に記載の表示パネル。
9. 前記第１色、前記第２色及び前記第３色は、互いに異なる請求項１に記載の表示パネル。
10. 前記第１色は、赤色であり、前記第２色は、緑色であり、前記第３色は、青色である請求項９に記載の表示パネル。
11. 前記表示領域に位置する第１回路接続線をさらに含み、
    前記第１回路接続線の一端は、前記第１ゲート駆動サブ回路に電気的に接続され、前記第１回路接続線の他端は、前記第２ゲート駆動サブ回路に電気的に接続され、
    前記第１組のサブピクセルは、前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間に位置し、前記第１組のサブピクセルのうちの少なくとも１つのサブピクセルの前記ピクセル駆動回路は、
    前記第１回路接続線の一方側に位置し、前記ベース基板の一方側に位置する第１活性層を含む駆動トランジスタを含む第１ピクセル駆動サブ回路と、
    前記第１回路接続線の前記第１ピクセル駆動サブ回路から離れた側に位置する第２ピクセル駆動サブ回路と、
    一端が前記第１ピクセル駆動サブ回路に電気的に接続され、他端が前記第２ピクセル駆動サブ回路に電気的に接続される接続部材と、を含み、
    前記ベース基板における前記接続部材の正投影は、前記ベース基板における前記第１回路接続線の正投影と重なっており、前記接続部材及び前記第１活性層は、異なる層に位置する
    請求項１に記載の表示パネル。
12. 前記駆動トランジスタは、
    前記第１活性層の前記ベース基板から離れた側に位置する第１ゲートと、
    前記第１ゲートの前記ベース基板から離れた側に位置する第１絶縁層と、
    前記第１絶縁層の前記ベース基板から離れた側に位置する第２絶縁層と、
    前記第２絶縁層の前記ベース基板から離れた側に位置し、且つ前記第１活性層に電気的に接続される第１電極及び第２電極と、をさらに含み、
    前記第１ピクセル駆動サブ回路は、蓄積キャパシタをさらに含み、前記蓄積キャパシタは、
    前記第１ゲートと同一の層に位置する第１電極板と、
    前記第１絶縁層と前記第２絶縁層との間に位置する第２電極板と、を含み、
    前記第１回路接続線及び前記第１ゲートは、同一層に位置し、前記第２電極板、前記第１電極及び前記第２電極のうちの少なくとも１つ及び前記接続部材は、同一層に位置する
    請求項１１に記載の表示パネル。
13. 前記第１電極、前記第２電極及び前記接続部材は、同一層に位置する請求項１２に記載の表示パネル。
14. 前記１段又は多段のゲート駆動ユニットは、カスケード接続された前段のゲート駆動ユニット及び後段のゲート駆動ユニットを含み、
    前記前段のゲート駆動ユニットの前記第１ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第１入力端を含み、前記前段のゲート駆動ユニットの前記第２ゲート駆動サブ回路は、前記前段のゲート駆動ユニットの第１出力端を含み、
    前記後段のゲート駆動ユニットの前記第１ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第１入力端を含み、前記後段のゲート駆動ユニットの前記第２ゲート駆動サブ回路は、前記後段のゲート駆動ユニットの第１出力端を含む請求項１１に記載の表示パネル。
15. 前記前段のゲート駆動ユニットの第１出力端は、前記複数のゲート線の第１ゲート線に電気的に接続され、
    前記表示パネルは、
    前記第１組のサブピクセルの前記ピクセル駆動回路の前記ゲート駆動回路から離れた側に位置する第１カスケード接続線をさらに含み、
    前記第１カスケード接続線の一端は、前記第１ゲート線に電気的に接続され、前記第１カスケード接続線の他端は、前記後段のゲート駆動ユニットの第１入力端に電気的に接続される
    請求項１４に記載の表示パネル。
16. 前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数のリセット線をさらに含み、
    前記後段のゲート駆動ユニットの前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間の前記第１組のサブピクセルの前記ピクセル駆動回路は、前記複数のリセット線のうちの第１リセット線に電気的に接続され、前記第１リセット線は、前記第１カスケード接続線を介して前記第１ゲート線に電気的に接続される
    請求項１５に記載の表示パネル。
17. 前記第１カスケード接続線は、第１ビアホールを介して前記第１ゲート線に電気的に接続され、第２ビアホールを介して前記後段のゲート駆動ユニットの第１入力端に電気的に接続され、第３ビアホールを介して前記第１リセット線に電気的に接続される請求項１６に記載の表示パネル。
18. 前記第１組のサブピクセルの前記第１ゲート駆動サブ回路から離れた側に位置する第２カスケード接続線をさらに含み、前記第２カスケード接続線の一端は、前記第１ゲート線に電気的に接続され、前記第２カスケード接続線の他端は、前記第１リセット線に電気的に接続される
    請求項１６に記載の表示パネル。
19. 前記表示領域に位置し、且つ前記複数のサブピクセルに電気的に接続される複数の発光制御線と、
    前記表示領域に位置し、カスケード接続された多段の発光制御駆動ユニットを含む発光制御駆動回路と、をさらに含み、
    前記多段の発光制御駆動ユニットは、前記複数の発光制御線に電気的に接続され、前記多段の発光制御駆動ユニットのうちの１段又は多段の発光制御駆動ユニットは、複数の発光制御駆動サブ回路を含み、前記複数の発光制御駆動サブ回路は、第１発光制御駆動サブ回路及び第２発光制御駆動サブ回路を含み、前記第１発光制御駆動サブ回路及び前記第２発光制御駆動サブ回路は、前記複数のサブピクセルのうちの第６組のサブピクセルの前記ピクセル駆動回路により隔離される
    請求項１に記載の表示パネル。
20. 請求項１から請求項１９のいずれか１項に記載の表示パネルを含む表示装置。
21. 表示領域及び前記表示領域を取り囲む周辺領域を含むベース基板を提供するステップと、
    前記表示領域に複数のサブピクセル、複数のゲート線及びゲート駆動回路を形成するステップと、を含み、
    各サブピクセルは、発光素子及び前記発光素子を駆動するように配置されるピクセル駆動回路を含み、
    前記複数のゲート線は、前記複数のサブピクセルに電気的に接続され、
    前記ゲート駆動回路は、カスケード接続された多段のゲート駆動ユニットを含み、前記多段のゲート駆動ユニットは、前記複数のゲート線に電気的に接続され、前記多段のゲート駆動回路のうちの１段又は多段のゲート駆動ユニットは、複数のゲート駆動サブ回路を含み、前記複数のゲート駆動サブ回路は、第１ゲート駆動サブ回路及び第２ゲート駆動サブ回路を含み、
    前記複数のサブピクセルは、第１組のサブピクセル及び第２組のサブピクセルを含み、前記第１組のサブピクセル及び第２組のサブピクセルのうちの一方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路と前記第２ゲート駆動サブ回路との間に位置し、前記第１組のサブピクセル及び第２組のサブピクセルのうちの他方の組のサブピクセルの前記ピクセル駆動回路は、前記第１ゲート駆動サブ回路の前記第２ゲート駆動サブ回路から離れた側に位置し、
    前記第１組のサブピクセルは、
    第１色の光を発するように配置される第１サブ組のサブピクセルと、
    第２色の光を発するように配置される第２サブ組のサブピクセルと、
    第３色の光を発するように配置される第３サブ組のサブピクセルと、を含み、
    前記第１サブ組のサブピクセルの前記ピクセル駆動回路は、第１組のアノード接続線を介して前記第１サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第２サブ組のサブピクセルの前記ピクセル駆動回路は、第２組のアノード接続線を介して前記第２サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第３サブ組のサブピクセルの前記ピクセル駆動回路は、第３組のアノード接続線を介して前記第３サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
    前記第１組のアノード接続線、前記第２組のアノード接続線及び第３組のアノード接続線のうちの少なくとも１組は、複数の第１アノード接続線を含み、前記複数の第１アノード接続線は、２つの第１アノード接続線を含み、前記２つの第１アノード接続線のうちの第１アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなり、
    前記ベース基板における前記複数のゲート駆動サブ回路のうちの少なくとも１つのゲート駆動サブ回路の正投影は、前記ベース基板における前記複数のサブピクセルのうちの一部のサブピクセルの発光素子のアノードの正投影と重なっており、前記ベース基板における前記複数のサブピクセルのうちの他の部分のサブピクセルの発光素子のアノードの正投影と重なっておらず、
    前記第２組のサブピクセルは、
    前記第１色の光を発するように配置される第４サブ組のサブピクセルと、
    前記第２色の光を発するように配置される第５サブ組のサブピクセルと、
    前記第３色の光を発するように配置される第６サブ組のサブピクセルと、を含み、
    前記第４サブ組のサブピクセルの前記ピクセル駆動回路は、第４組のアノード接続線を介して前記第４サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第５サブ組のサブピクセルの前記ピクセル駆動回路は、第５組のアノード接続線を介して前記第５サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、前記第６サブ組のサブピクセルの前記ピクセル駆動回路は、第６組のアノード接続線を介して前記第６サブ組のサブピクセルの前記発光素子のアノードに電気的に接続され、
    前記第４組のアノード接続線、前記第５組のアノード接続線及び前記第６組のアノード接続線のうちの少なくとも１組は、複数の第２アノード接続線を含み、前記複数の第２アノード接続線のうちの第２アノード接続線が前記第１ゲート駆動サブ回路に近いほど、その長さが長くなる、表示パネルの製造方法。

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