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JP6077927B2 - 記憶装置 - Google Patents

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Description

記憶装置及び記憶装置の書き込み方法に関する。
半導体集積回路などに用いられる記憶装置として、例えば揮発性記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが挙げられる。ＤＲＡＭは、容量素子に電荷を保持することによって、データを記憶する記憶装置である。
近年、酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をトランジスタに用いた記憶装置の研究がなされており、ＤＲＡＭと同様の構成で不揮発性の記憶装置が示されている（特許文献１参照。）。酸化物半導体は、広いバンドギャップ（例えば３ｅＶ程度。）を有し、さらに正孔の有効質量が大きいことから、非常に低いオフリーク電流（トランジスタのオフ状態におけるリーク電流。）を示す。そのため、ＤＲＡＭにおけるトランジスタに酸化物半導体を用いることによって、容量素子に保持した電荷を長期間保持することが可能となる。
またＤＲＡＭなどの記憶装置において、データの書き込みを確実に行うため、書き込み電圧を電源電圧から昇圧して用いる方法がある（例えば特許文献２など。）。また、書き込み電圧を昇圧することによって、書き込みに用いるトランジスタのオン電流が増加するため、書き込み時間を短縮することができる。
特開２０１１−１０９０８４号公報 特開２０００−１４９５５１号公報
上記のようにＤＲＡＭの書き込み電圧を昇圧して書き込みを行うと、高電圧による書き込み（容量素子に電荷を貯める。）後の書き込み電圧遮断によって、フィードスルーという現象が発生する。該フィードスルーによって、容量素子に書き込んで保持した電圧が低下してしまう。また、フィードスルーによる電圧の低下は、書き込み電圧を高くするほど大きくなってしまう。
そこで本発明の一態様は、記憶装置における高電圧による書き込みにおいて、保持した電圧がフィードスルーによって低下することを抑制した記憶装置を提供することを課題の一とする。
また本発明の一態様は、記憶装置における高電圧による書き込みにおいて、保持した電圧がフィードスルーによって低下することを抑制した記憶装置の書き込み方法を提供することを課題の一とする。
本発明は、記憶装置へデータを書き込む際に電源電圧から昇圧させた電圧により書き込みを行い、データ確定後は徐々に書き込み電圧を低下させることによって、書き込み時間の短縮と、フィードスルーによる電圧の低下を抑制することを技術思想とする。
本発明の一態様は、書き込み回路と、ビット線と、ワード線と、トランジスタと、容量素子と、を有し、トランジスタのゲートはワード線と電気的に接続され、トランジスタのソース及びドレインの一方はビット線と電気的に接続され、トランジスタのソース及びドレインの他方は容量素子の一方の端子と電気的に接続され、容量素子の他方の端子はグラウンドと電気的に接続され、書き込み回路は、書き込み電圧を保持する素子及び書き込み電圧を保持する素子から徐々に電圧を降下させる回路、を有し、書き込み回路から、ワード線に書き込み電圧が出力される記憶装置である。
本発明の一態様は、上記トランジスタは、酸化物半導体膜を有することが好ましい。それにより、上記記憶装置を不揮発とすることができる。
本発明の一態様は、書き込み回路と、ビット線と、ワード線と、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタのゲートはワード線と電気的に接続され、第１のトランジスタのソース及びドレインの一方はビット線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲートと電気的に接続され、書き込み回路は、書き込み電圧を保持する素子及び書き込み電圧を保持する素子から徐々に電圧を降下させる回路、を有し、書き込み回路から、ワード線に書き込み電圧が出力される記憶装置である。
本発明の一態様は、上記第１のトランジスタは、酸化物半導体膜を有することが好ましい。それにより、上記記憶装置を不揮発とすることができる。
本発明の一態様は、第１のトランジスタのソース及びドレインの他方及び第２のトランジスタのゲートと電気的に接続する容量素子を備えてもよい。
本発明の一態様は、書き込み電圧を保持する素子に保持容量素子を用いることができる。また、徐々に電圧を降下させる回路に定電流回路を有することができる。
本発明の一態様は、データを記憶するメモリ素子と、データを書き込むための電圧を供給する書き込み回路と、を有する記憶装置の書き込み方法であって、書き込み回路により、電源電圧から昇圧された電圧をメモリ素子に出力する第１の書き込みステップと、書き込み回路により、昇圧された電圧を徐々に降下させながらメモリ素子に出力する第２の書き込みステップと、を有する記憶装置の書き込み方法である。
本発明の一態様は、第１の書き込みステップを一定時間行った後、第２の書き込みステップを行う記憶装置の書き込み方法としてもよい。
本発明の一態様は、第２の書き込みステップ中に、書き込み回路からの電圧の供給を遮断する記憶装置の書き込み方法としてもよい。
本発明の一態様は、上記メモリ素子は、酸化物半導体膜を有するトランジスタを備えることが好ましい。
本発明の一態様により、記憶装置における高電圧による書き込みにおいて、保持した電圧がフィードスルーによって低下することを抑制した記憶装置を提供することができる。
また本発明の一態様により、記憶装置における高電圧による書き込みにおいて、保持した電圧がフィードスルーによって低下することを抑制した記憶装置の書き込み方法を提供することができる。
本発明の一態様に係る記憶装置の一例を示すブロック図。 本発明の一態様に係る書き込み回路の一例を示す回路図。 本発明の一態様に係る記憶素子の一例を示す回路図。 本発明の一態様に係る記憶装置のタイミングチャート図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 書き込み方法におけるフィードスルーによる電圧降下を説明する図。 本発明の一形態に係る記憶装置を示す断面図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る記憶装置について、図１乃至図３を用いて説明する。
図１は複数の書き込み回路１１０及び複数の記憶素子１５０を有する記憶装置１００の例を示す。書き込み回路１１０と記憶素子１５０は、ワード線（ＷＬ）により電気的に接続されている。また、記憶素子１５０はビット線（ＢＬ）と電気的に接続されている。
１つの記憶素子１５０に対して１つの書き込み回路１１０を備える構成としてもよく、図１に示すように、複数の記憶素子に対して１つの書き込み回路を備える構成としてもよい。複数の記憶素子に対して１つの書き込み回路を備える構成とすることによって、記憶装置の面積縮小を図ることができる。
また、記憶素子１５０において用いられるトランジスタに、酸化物半導体膜を有するトランジスタを用いることが好ましい。また、書き込み回路１１０において用いられるトランジスタは、電界効果移動度の高い、単結晶シリコンを有するトランジスタを用いることが好ましいが、一部に酸化物半導体膜を有するトランジスタを用いてもよい。酸化物半導体膜を有するトランジスタは、例えば単結晶シリコンを有するトランジスタによって形成された素子層と、積層させて設けることができる。そのため、記憶装置を小型化することができる。
また、図１に示す記憶装置１００では、記憶素子１５０がマトリクス状に配置した構成を示しているが、これに限定されず、必要に応じて配置を変更すればよい。
書き込み回路１１０は、例えば図２（Ａ）に示すような回路構成とすることができる。書き込み電圧を保持する素子及び該書き込み電圧を保持する素子に保持した電圧を、徐々に降下させる回路を有している。書き込み電圧を保持する素子としては、例えば保持容量素子１１１を用いればよい。徐々に電圧を降下させる回路は、例えば定電流回路１１２を用いればよい。
図２（Ａ）に示すように、書き込み回路１１０は、書き込み電圧ＶＣＣ端子と、第１のトランジスタ１１４と、保持容量素子１１１と、定電流回路１１２と、ＡＮＤ回路１１５と、ＮＯＲ回路１１６と、バッファ１１９と、オペアンプ（ボルテージフォロアともいう。）１１３と、第２のトランジスタ１１７と、第３のトランジスタ１１８と、第１の信号線Ｓｉｇ１と、第２の信号線Ｓｉｇ２と、第３の信号線Ｓｉｇ３と、ワード線ＷＬと、を有する。
第１のトランジスタ１１４、第２のトランジスタ１１７及び第３のトランジスタ１１８は、導通又は非導通を制御するスイッチであればよく、トランジスタ以外の素子を用いても構わない。また、ＡＮＤ回路１１５及びＮＯＲ回路１１６は、回路動作のタイミングを制御するための回路であり、他の論理回路で代替しても構わない。バッファ１１９は、第２のトランジスタ１１７及び第３のトランジスタ１１８の駆動能力が小さい場合（チャネル幅が小さい場合など。）には、特に設けない構成としてもよい。
図２（Ａ）に示す書き込み回路１１０において、書き込み電圧ＶＣＣ端子は第１のトランジスタ１１４のソース及びドレインの一方と接続され、第１のトランジスタ１１４のゲートは第１の信号線Ｓｉｇ１及びＡＮＤ回路１１５の入力端子と接続され、第１のトランジスタ１１４のソース及びドレインの他方は定電流回路１１２、保持容量素子１１１、オペアンプ１１３のプラス端子並びに第２のトランジスタ１１７のソース及びドレインの一方と接続され、第２のトランジスタ１１７のソース及びドレインの他方はグラウンドと接続され、第２の信号線Ｓｉｇ２はＡＮＤ回路１１５の入力端子及びＮＯＲ回路１１６の入力端子と接続され、ＡＮＤ回路１１５の出力端子は定電流回路１１２と接続され、第３の信号線Ｓｉｇ３はＮＯＲ回路１１６の入力端子と接続され、ＮＯＲ回路１１６の出力端子は、バッファ１１９を介して第２のトランジスタ１１７のゲート及び第３のトランジスタ１１８のゲートと接続され、オペアンプ１１３の出力端子はオペアンプ１１３のマイナス端子、第３のトランジスタ１１８のソース及びドレインの一方並びにワード線ＷＬと接続され、第３のトランジスタ１１８のソース及びドレインの他方はグラウンドと接続されている。
また、図２（Ａ）に示すように、電源電圧ＶＤＤを昇圧して生成した書き込み電圧ＶＣＣを、書き込み回路１１０に入力する構成としてもよく、図２（Ｂ）に示すように、書き込み回路１９０内において電源電圧ＶＤＤを昇圧して書き込み電圧ＶＣＣを生成する構成としてもよい。その場合、書き込み回路１９０内に、チャージポンプ１２０及びレギュレータ１２１などの、電源電圧ＶＤＤを昇圧するための回路を設ければよい。
記憶素子１５０は、例えば図３（Ａ）に示すＤＲＡＭのような構成とすることができる。つまり、データを書き込むための書き込みトランジスタ１５１と、データを保持する容量素子１５２と、を有する。
書き込みトランジスタ１５１のゲートはワード線ＷＬと接続され、該ワード線ＷＬは、書き込み回路１１０においてオペアンプ１１３の出力端子と接続されている。書き込みトランジスタ１５１のソース及びドレインの一方は、ビット線ＢＬと接続され、書き込みトランジスタ１５１のソース及びドレインの他方は、容量素子１５２の一方の電極と接続され、容量素子１５２の他方の電極はグラウンドと接続されている。
書き込みトランジスタ１５１には、酸化物半導体膜を有することが好ましい。つまり、書き込みトランジスタ１５１のチャネル形成領域に酸化物半導体膜を用いることによって、オフ電流の小さいトランジスタとすることができる。それにより、容量素子１５２に書き込まれた電圧が、書き込みトランジスタ１５１のオフリーク電流によって低下することを抑制することができる。通常ＤＲＡＭは揮発性の記憶装置であるが、書き込みトランジスタ１５１を、酸化物半導体膜を有するトランジスタとすることによって、不揮発性の記憶装置とすることができる。
また、図３（Ｂ）の記憶素子１６０に示すように、ゲインセルメモリのような構成としてもよい。つまり、データを書き込むための書き込みトランジスタ１５１と、読み出しトランジスタ１６１と、を有する。
書き込みトランジスタ１５１のゲートはワード線ＷＬと接続され、該ワード線ＷＬは、書き込み回路１１０においてオペアンプ１１３の出力端子と接続されている。書き込みトランジスタ１５１のソース及びドレインの一方は、ビット線ＢＬと接続され、書き込みトランジスタ１５１のソース及びドレインの他方は、読み出しトランジスタ１６１のゲートと接続されてフローティングノードＦＮが形成される。
書き込みトランジスタ１５１には、酸化物半導体膜を有することが好ましい。つまり、書き込みトランジスタ１５１のチャネル形成領域に酸化物半導体膜を用いることによって、オフ電流の小さいトランジスタとすることができる。それにより、フローティングノードＦＮに書き込まれた電圧が、書き込みトランジスタ１５１のオフリーク電流によって低下することを抑制することができる。通常ゲインセルメモリは揮発性の記憶装置であるが、書き込みトランジスタ１５１を、酸化物半導体膜を有するトランジスタとすることによって、不揮発性の記憶装置とすることができる。
以上のような構成とすることによって、本実施の形態における記憶装置は、高電圧による書き込みにおいて、保持した電圧がフィードスルーによって低下することを抑制した記憶装置とすることができる。
＜記憶装置への書き込み動作＞本実施の形態の記憶装置１００において、書き込み回路１１０を用いた記憶素子１５０へのデータの書き込み動作について図４乃至図８を用いて説明する。
図４に、記憶装置１００における書き込み動作のタイミングチャート図を示す。書き込みは、記憶素子１５０の情報を０から１すなわちＬ（Ｌｏｗ）からＨ（Ｈｉｇｈ）へ書き換える動作である。図４は、第１の信号線Ｓｉｇ１、第２の信号線Ｓｉｇ２、第３の信号線Ｓｉｇ３、ワード線ＷＬ及びビット線ＢＬに供給される電圧の変化を示すタイミングチャート図である。また、図４に示すタイミングチャート図では、書き込み動作期間を、期間ｔ１、ｔ２、ｔ３及びｔ４に分割して説明する。
なお、図４に示すタイミングチャート図において、Ｈｉｇｈ（Ｈ）信号の電圧は例えばＶＤＤとすればよく、Ｌｏｗ（Ｌ）信号の電圧は例えばグラウンド（ＧＮＤ）とすればよい。また、ＶＣＣは、ＶＤＤよりも高い電圧とすればよい。
まず、期間ｔ１について説明する。また、期間ｔ１における記憶装置１００の状態を図５に示す。図４に示すように、期間ｔ１において、Ｓｉｇ１にＨ、Ｓｉｇ２にＬ、Ｓｉｇ３にＬが入力される。このとき、第１のトランジスタ１１４はｐチャネルトランジスタであるため、ゲートにＨが入力されてオフ状態（非導通状態）となる。Ｓｉｇ１がＨ、Ｓｉｇ２がＬであるため、定電流回路１１２への入力信号はＬとなる。そのため定電流回路１１２はオフ状態となり電流は流れない。Ｓｉｇ２がＬ、Ｓｉｇ３がＬであるため、バッファ１１９の出力はＨとなる。第２のトランジスタ１１７及び第３のトランジスタ１１８は、ｎチャネルトランジスタであるため、ゲートにＨが入力されてオン状態（導通状態）となる。第２のトランジスタ１１７がオン状態となるため、オペアンプ１１３の入力（ＶＩＮ）はグラウンド（ＧＮＤ）に固定される。そのため、オペアンプ１１３の出力と接続されるワード線（ＷＬ）の電圧はオペアンプ１１３の入力（ＶＩＮ）と同じ電圧となり、さらに第３のトランジスタ１１８もオン状態であるためワード線の電圧もＧＮＤとなる。また、ワード線が選択されていない（ＧＮＤである）、つまり書き込み動作期間では無いため、ビット線（ＢＬ）の電圧はＶＤＤ／２の状態である。このように、書き込み動作期間以外では、ビット線はＶＤＤ／２の電圧にプリチャージされている。また、ワード線の電圧はＧＮＤであるため、書き込みトランジスタ１５１はオフ状態であり、容量素子１５２にはＬが保持されている状態となる。
次に期間ｔ２について説明する。また、期間ｔ２における記憶装置１００の状態を図６に示す。図４に示すように、期間ｔ２において、Ｓｉｇ１にＬ、Ｓｉｇ２にＬ、Ｓｉｇ３にＨが入力される。このとき、第１のトランジスタ１１４はｐチャネルトランジスタであるため、ゲートにＬが入力されてオン状態となる。それによって保持容量素子１１１にＶＣＣが充電される。Ｓｉｇ１がＬ、Ｓｉｇ２がＬであるため、定電流回路１１２への入力信号はＬとなる。そのため定電流回路１１２はオフ状態となり電流は流れない。Ｓｉｇ２がＬ、Ｓｉｇ３がＨであるため、バッファ１１９の出力はＬとなる。第２のトランジスタ１１７及び第３のトランジスタ１１８は、ｎチャネルトランジスタであるため、ゲートにＬが入力されてオフ状態となる。そのためオペアンプ１１３の入力はＧＮＤからＶＣＣに遷移する。オペアンプ１１３の出力と接続されるワード線（ＷＬ）の電圧はオペアンプ１１３の入力（ＶＩＮ）と同じ電圧となり、さらに第３のトランジスタ１１８もオフ状態であるためワード線の電圧もＶＣＣとなる。また、ビット線（ＢＬ）の電圧は書き込みの電圧ＶＤＤとなる。また、ワード線の電圧はＶＣＣであるため、書き込みトランジスタ１５１はオン状態となる。そのため容量素子１５２は充電され、容量素子１５２に保持されている電圧はＬ（ＧＮＤ）からＨ（ＶＤＤ）となる。なお、ワード線の電圧ＶＣＣが十分に高く、瞬時に容量素子１５２を充電可能な場合などにおいては、期間ｔ２を設けなくとも構わない。
次に期間ｔ３について説明する。また、期間ｔ３における記憶装置１００の状態を図７に示す。図４に示すように、期間ｔ３において、Ｓｉｇ１にＨ、Ｓｉｇ２にＨ、Ｓｉｇ３にＨが入力される。このとき、第１のトランジスタ１１４はｐチャネルトランジスタであるため、ゲートにＨが入力されてオフ状態となる。Ｓｉｇ１がＨ、Ｓｉｇ２がＨであるため、定電流回路１１２への入力信号はＨとなり、定電流回路１１２はオン状態となる。そのため定電流回路１１２に定電流（Ｉｃｏｎｓｔ）が流れる。そのため保持容量素子１１１に保持された電圧ＶＣＣの放電が開始される。Ｓｉｇ２がＨ、Ｓｉｇ３がＨであるため、バッファ１１９の出力はＬとなる。第２のトランジスタ１１７及び第３のトランジスタ１１８は、ｎチャネルトランジスタであるため、ゲートにＬが入力されてオフ状態となる。オペアンプ１１３の入力（ＶＩＮ）及び保持容量素子１１１に保持されていたＶＣＣは、定電流回路１１２において定電流（Ｉｃｏｎｓｔ）が流れることによって放電される。そのため、オペアンプ１１３の入力（ＶＩＮ）は、定電流が流れる時間（Ｔ）と、保持容量素子１１１の容量値（Ｃ）を用いると、ＶＩＮ＝ＶＣＣ−（Ｉｃｏｎｓｔ×Ｔ／Ｃ）で表される。オペアンプ１１３の出力と接続されるワード線（ＷＬ）の電圧はオペアンプ１１３の入力（ＶＩＮ）と同じ電圧となり、さらに第３のトランジスタ１１８もオフ状態であるためワード線の電圧もＶＩＮとなる。つまり、ワード線の電圧も、ＶＣＣから徐々に電圧が降下する。また、ワード線の電圧はＶＣＣから徐々に降下するが、書き込みトランジスタ１５１はワード線の電圧が書き込みトランジスタ１５１の閾値電圧（Ｖｔｈ）より大きい間はオン状態のままである。ワード線の電圧が閾値電圧より小さくなると書き込みトランジスタ１５１にはほぼ電流が流れず、オフ状態となる。また、ビット線（ＢＬ）の電圧は書き込みの電圧ＶＤＤである。また、容量素子１５２に保持されている電圧はＨ（ＶＤＤ）のままである。
次に期間ｔ４について説明する。また、期間ｔ４における記憶装置１００の状態を図８に示す。図４に示すように、期間ｔ４において、Ｓｉｇ１にＨ、Ｓｉｇ２にＬ、Ｓｉｇ３にＬが入力される。このとき、第１のトランジスタ１１４はｐチャネルトランジスタであるため、ゲートにＨが入力されてオフ状態となる。Ｓｉｇ１がＨ、Ｓｉｇ２がＬであるため、定電流回路１１２への入力信号はＬとなり、定電流回路１１２はオフ状態となる。そのため定電流回路１１２には電流が流れない。そのため保持容量素子１１１からの放電は停止する。Ｓｉｇ２がＬ、Ｓｉｇ３がＬであるため、バッファ１１９の出力はＨとなる。第２のトランジスタ１１７及び第３のトランジスタ１１８は、ｎチャネルトランジスタであるため、ゲートにＨが入力されてオン状態となる。そのため、オペアンプ１１３の入力（ＶＩＮ）及び出力の電圧は、一気にＧＮＤまで放電される。それにより、ワード線ＷＬの電圧もＧＮＤとなる。書き込みトランジスタ１５１はオフ状態であり、容量素子１５２に保持されている電圧はＨ（ＶＤＤ）のままである。また、書き込みトランジスタ１５１が完全にオフ状態となった後、ビット線ＢＬの電圧をＶＤＤ／２とし、書き込み動作が終了する。
次に、本発明の一態様である記憶装置の書き込み方法によって記憶素子にデータの書き込みを行った場合の、容量素子に保持された電圧の変化について計算した結果を示す。なお、本発明の一態様で示す書き込み回路を用いない記憶素子へのデータの書き込み方法を行った場合の、容量素子に保持された電圧の変化について計算した結果を比較例として示す。
図９（Ａ）に、比較例の書き込みを行う記憶素子１８０の回路図を示す。記憶素子１８０は、書き込みトランジスタ１８１と、容量素子１８２を有し、書き込みトランジスタ１８１のゲートはワード線ＷＬと接続され、書き込みトランジスタ１８１のソース及びドレインの一方はビット線ＢＬと接続され、書き込みトランジスタ１８１のソース及びドレインの他方は、容量素子１８２と接続されている。書き込みトランジスタ１８１は、本実施の形態で示した記憶素子１５０における書き込みトランジスタ１５１と同様にすればよく、容量素子１８２は、本実施の形態で示した記憶素子１５０における容量素子１５２と同様にすればよい。
記憶素子１５０及び記憶素子１８０における異なる点は、記憶素子１５０へのデータの書き込みは、書き込みトランジスタ１５１のゲートに入力されるワード線ＷＬの電圧を、書き込み回路１１０を用いて調節しているが、記憶素子１８０へのデータの書き込みは、書き込みトランジスタ１８１のゲートに入力されるワード線ＷＬの電圧は、直接電源電圧が入力される、という点のみである。
次に、図９（Ｂ）に本発明の一態様である記憶装置の書き込み方法における、ワード線の電圧及び容量素子に保持された電圧の変化について計算した結果を示す。また、図９（Ｃ）に比較例の記憶装置の書き込み方法における、ワード線の電圧及び容量素子に保持された電圧の変化について計算した結果を示す。
図９（Ｂ）及び図９（Ｃ）は、横軸に時間を示し、縦軸に電圧を示している。データの書き込み時間（Ｔ）において、本発明の一態様における容量素子１５２に保持される電圧がＶＤＤに安定するまでの時間をＴ１、その後書き込みが終了するまでの時間をＴ２とする。同様に、データの書き込み時間（Ｔ）において、比較例における容量素子１８２に保持される電圧がＶＤＤに安定するまでの時間をＴ１１、その後書き込みが終了するまでの時間をＴ１２とする。
本発明の一態様における書き込み動作において、ワード線の電圧をＶ（ＷＬ１）とし、容量素子１５２に保持された電圧をＶ（Ｃ１）として示す。また、書き込み終了後にワード線の電圧をＶＳＳとすることによって発生するフィードスルーによる電圧降下量をΔＶ１と示す。また、比較例における書き込み動作において、ワード線の電圧をＶ（ＷＬｒｅｆ）とし、容量素子１８２に保持された電圧をＶ（Ｃｒｅｆ）として示す。また、書き込み終了後にワード線の電圧をＶＳＳとすることによって発生するフィードスルーによる電圧降下量をΔＶｒｅｆと示す。
図９（Ｂ）及び図９（Ｃ）に示す計算結果より、比較例における書き込み方法と比べ、本発明の一態様における書き込み方法によって、フィードスルーによる電圧降下量ΔＶが小さくなることがわかる。
フィードスルーによる電圧降下量（ΔＶ）は、容量素子における容量値（Ｃｓ）、書き込みトランジスタの寄生容量値（Ｃｐ）及び書き込み電圧降下量、つまりワード線の電圧降下量（Ｖｍａｘ―Ｖｍｉｎ）で表される。つまりΔＶ＝（Ｖｍａｘ―Ｖｍｉｎ）×（Ｃｐ／Ｃｐ＋Ｃｓ）で表される。このことから、ワード線の電圧降下量（Ｖｍａｘ―Ｖｍｉｎ）が大きいほどフィードスルーによる電圧降下量（ΔＶ）が大きくなってしまう。そのため、データの読出し時に、データ検出不良などの恐れが生じる。
図９（Ｂ）及び図９（Ｃ）に示すように、本発明の一態様における書き込み方法の場合、ワード線の電圧降下量（Ｖｍａｘ―Ｖｍｉｎ）は、ほぼ（ＶＤＤ―ＶＳＳ）で示される電圧降下量によるものである。しかし、比較例における書き込み方法の場合、ワード線の電圧降下量（Ｖｍａｘ―Ｖｍｉｎ）は（１．５ＶＤＤ―ＶＳＳ）で示される電圧降下量によるものであることから、本発明の一態様における書き込み方法を用いることによって、フィードスルーによる電圧降下量（ΔＶ）を低減することができることがわかる。
以上のことから、本発明の一態様に示す書き込み方法を用いることによって、書き込み開始のワード線の電圧に高い電圧を用いることで書き込み速度を向上させた場合においても、フィードスルーによる電圧降下量の低減を実現することができる。つまり、本発明では、期間Ｔ２において、ワード線の電位をＶＣＣからＶＤＤまで連続的に変化させている。一方、比較例では、期間Ｔ１２の直後において、ワード線の電位を１．５ＶＤＤからＶＳＳまで瞬間的に変化させている。このように、ワード線の電位を連続的に変化させる本発明は、ワード線の電位を瞬間的に変化させる比較例と比べると、電圧降下量の低減を実現することができる。
以上に示した書き込み動作によって、本発明の一態様は、高電圧による書き込みにおいて、保持した電圧がフィードスルーによって低下することを抑制した記憶装置の書き込み方法とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示す記憶装置１００に含まれるトランジスタの断面構造の一例について、図１０を用いて説明する。
本実施の形態では、トランジスタ９００は半導体基板９０１の一部を有するトランジスタ、トランジスタ２０２は酸化物半導体を有するトランジスタを示しているが、これに限定されるものではない。また、トランジスタ９００上に積層させてトランジスタ２０２が形成された構成を示すが、積層順は逆でもよく、また同一平面状にトランジスタが形成されていてもよい。また、トランジスタ９００とトランジスタ２０２が配線によって接続している構成を示すが、これに限らず他の接続方法や、接続しない構成としてもよい。
例えば実施の形態１に示す第１のトランジスタ１１４などをトランジスタ９００とすればよく、また書き込みトランジスタ１５１などをトランジスタ２０２とすればよい。
トランジスタ９００は、半導体基板９０１と、半導体基板９０１に設けられた素子分離絶縁膜９０２と、半導体基板９０１上のゲート絶縁膜９０４と、ゲート絶縁膜９０４上のゲート電極９０５と、半導体基板９０１においてゲート電極９０５と重畳しない領域に形成されたソース領域およびドレイン領域９０３と、層間絶縁膜９０６と、層間絶縁膜を加工して形成したコンタクトホールにおいてゲート電極９０５およびソース領域およびドレイン領域９０３と接続する配線９０７と、を有する。
トランジスタ２０２は、下地絶縁膜９０８と、下地絶縁膜９０８上の酸化物半導体膜９０９と、酸化物半導体膜９０９と接するソース電極およびドレイン電極９１０と、酸化物半導体膜９０９、ソース電極およびドレイン電極９１０上のゲート絶縁膜９１１と、ゲート絶縁膜９１１上において、酸化物半導体膜９０９と重畳するゲート電極９１２と、ゲート電極９１２およびゲート絶縁膜９１１上の層間絶縁膜９１３と、を有する。
なお、図１０に示すように、トランジスタ２０２のバックチャネル側に、下地絶縁膜９０８を介してバックゲート電極９２０が形成されていてもよい。バックゲート電極９２０は、図１０のように配線９０７と同一層によって形成してもよく、また別に設けても構わない。バックゲート電極９２０を設けることによって、トランジスタ２０２の閾値電圧を容易に制御することができる。
また、トランジスタ２０２はトップゲート構造について示したが、ボトムゲート構造でも構わない。
半導体基板９０１としては、単結晶シリコン基板（シリコンウェハ）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができ、本実施の形態においては、ｐ型のシリコン基板を用いた場合について説明する。
また、半導体基板９０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
素子分離絶縁膜９０２は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
ゲート絶縁膜９０４は、酸素雰囲気にて熱処理を行い（熱酸化法ともいう。）半導体基板９０１の表面を酸化させて酸化シリコン膜を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成してもよい。また、プラズマＣＶＤ法などの堆積法を用いて成膜してもよい。
また、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、などの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等により形成してもよい。
ゲート電極９０５は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることができる。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極９０５を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。また、ゲート電極９０５は、スパッタリング法などにより形成させることができる。
なお、ゲート電極９０５の側面にサイドウォール絶縁膜を有する構成としてもよい。サイドウォール絶縁膜を設けることによって、トランジスタのソース電極およびドレイン電極間における電界を緩和することができ、素子の信頼性を向上させることができる。
ソース領域およびドレイン領域９０３は、ゲート電極９０５をマスクにして、半導体基板９０１に、導電性を付与する不純物元素を添加することによって形成することができる。このようにゲート電極９０５をマスクにすることによって、セルフアラインでソース領域およびドレイン領域９０３を形成することができる。本実施の形態では、ｐ型のシリコン基板に対して、ｎ型の導電性を付与するリン（Ｐ）を添加することによって、ｎ型のシリコンからなるソース領域およびドレイン領域９０３を形成すればよい。
層間絶縁膜９０６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ければよい。なお、層間絶縁膜９０６に窒化シリコンをＣＶＤ法により形成することで、層間絶縁膜９０６に水素を多く含んだ膜を形成させることができる。このような層間絶縁膜９０６を用いて加熱処理を行うことによって、半導体基板へ水素を拡散させ、この水素により半導体基板におけるダングリングボンドを終端させ、それによって半導体基板中の欠陥を低減させることができる。
また、層間絶縁膜９０６に、水素など不純物の拡散を抑制する膜を用いることが好ましい。それにより、トランジスタ９００を構成する膜に含まれる水素などの不純物が、トランジスタ２０２に拡散することを抑制できる。
また、層間絶縁膜９０６として、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、層間絶縁膜９０６の平坦性を高めることができる。
配線９０７は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。また、配線９０７は、スパッタリング法などにより形成させることができる。
また、配線９０７はトランジスタ２０２のバックゲート電極として機能させることができる。
下地絶縁膜９０８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。また下地絶縁膜９０８は、ＣＶＤ法又はスパッタリング法などにより形成させることができる。
また、下地絶縁膜９０８は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地絶縁膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜に結晶領域が形成されやすくなる。なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式１にて定義される。
Figure 0006077927
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
また、下地絶縁膜９０８は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 0006077927
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
酸化物半導体膜を用いたトランジスタの場合、下地絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と下地絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜から酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損密度を低減することができる。
酸化物半導体膜９０９に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体膜９０９を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
以下、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
好ましくは、酸化物半導体膜９０９は、ＣＡＡＣ−ＯＳ膜とする。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができる。さらに、表面の平坦性を高めることによって、アモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
酸化物半導体膜９０９は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜９０９は、スパッタリングターゲット表面に対し、ほぼ垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
また、酸化物半導体膜９０９において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体膜９０９表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜９０９表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜９０９表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜９０９の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また酸化物半導体膜９０９のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜９０９の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
ソース電極及びドレイン電極９１０は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。またソース電極及びドレイン電極９１０は、スパッタリング法などにより形成することができる。
ゲート絶縁膜９１１は、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層または積層して用いればよい。
また、ゲート絶縁膜９１１の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、ゲート絶縁膜９１１をキャパシタに用いる場合、容量を増加させることができるため好ましい。また、ゲート絶縁膜９１１は、単層構造としても良いし、積層構造としても良い。
ゲート電極９１２は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極９１２としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極９１２は、単層構造としてもよいし、積層構造としてもよい。またゲート電極９１２は、スパッタリング法などにより形成することができる。
また、ゲート電極９１２は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
また、ゲート絶縁膜９１１と接するゲート電極９１２の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができる。
層間絶縁膜９１３は、下地絶縁膜９０８と同様の材料により形成すればよい。
層間絶縁膜９１３は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚さとすればよい。層間絶縁膜９１３の表面は、大気成分などの影響でわずかに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜９１３は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率及び厚さとすることが好ましい。
以上に示したような構成によって、トランジスタ９００と、トランジスタ２０２を形成することができる。また、このようにトランジスタ９００とトランジスタ２０２を積層させて形成させることができるため、記憶装置を小型化することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 記憶装置
１１０ 書き込み回路
１１１ 保持容量素子
１１２ 定電流回路
１１３ オペアンプ
１１４ 第１のトランジスタ
１１５ ＡＮＤ回路
１１６ ＮＯＲ回路
１１７ 第２のトランジスタ
１１８ 第３のトランジスタ
１１９ バッファ
１２０ チャージポンプ
１２１ レギュレータ
１５０ 記憶素子
１５１ 書き込みトランジスタ
１５２ 容量素子
１６０ 記憶素子
１６１ 読み出しトランジスタ
１８０ 記憶素子
１８１ 書き込みトランジスタ
１８２ 容量素子
１９０ 書き込み回路
２０２ トランジスタ
９００ トランジスタ
９０１ 半導体基板
９０２ 素子分離絶縁膜
９０３ ドレイン領域
９０４ ゲート絶縁膜
９０５ ゲート電極
９０６ 層間絶縁膜
９０７ 配線
９０８ 下地絶縁膜
９０９ 酸化物半導体膜
９１０ ドレイン電極
９１１ ゲート絶縁膜
９１２ ゲート電極
９１３ 層間絶縁膜
９２０ バックゲート電極

Claims (6)

  1. 第１の回路と、メモリセルと、を有し、
    前記第１の回路は、ワード線を選択する電圧を生成する機能を有し、
    前記第１の回路は、前記電圧を保持する機能を有する素子と、前記電圧を徐々に降下させる機能を有する第２の回路と、を有することを特徴とする記憶装置。
  2. 第１の回路と、メモリセルと、を有し、
    前記メモリセルは、トランジスタと、容量素子と、を有し、
    前記第１の回路は、ワード線を選択する電圧を生成する機能を有し、
    前記第１の回路は、前記電圧を保持する機能を有する素子と、前記電圧を徐々に降下させる機能を有する第２の回路と、を有することを特徴とする記憶装置。
  3. 請求項２において、
    前記トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  4. 第１の回路と、メモリセルと、を有し、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１の回路は、ワード線を選択する電圧を生成する機能を有し、
    前記第１の回路は、前記電圧を保持する機能を有する素子と、前記電圧を徐々に降下させる機能を有する第２の回路と、を有することを特徴とする記憶装置。
  5. 請求項４において、
    前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
  6. 請求項４または請求項５において、
    前記メモリセルは、容量素子を有することを特徴とする記憶装置。
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