JP5008323B2

JP5008323B2 - メモリ装置

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Publication number: JP5008323B2
Application number: JP2006074366A
Authority: JP
Inventors: 良信浅見; 圭恵高野; 真之坂倉; 亮二野村; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-03-28
Filing date: 2006-03-17
Publication date: 2012-08-22
Anticipated expiration: 2026-03-17
Also published as: JP2006310799A

Description

本発明は、データの送受信が可能な半導体装置及びその駆動方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、電磁波又は電波を利用して、非接触でデータを送受信する半導体装置の開発が進められており、これらの半導体装置は、ＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、トランスポンダ等と呼ばれる。現在実用化されている半導体装置は、半導体基板を用いた回路（ＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）チップとも呼ばれる）とアンテナとを有するものが殆どであり、当該ＩＣチップにはメモリや制御回路が作り込まれている。

非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供することが急務の課題であった。上記の実情を鑑み、本発明は、単純な構造のメモリを含む半導体装置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。

また、本発明は、メモリを含む半導体装置の作製方法における工程数を低減することも課題とする。

本発明は、有機化合物を含む層を有するメモリとし、メモリ素子メモリ素子部に設けるＴＦＴのソース電極またはドレイン電極をメモリのビット線を構成する導電層とする構造とする。ＴＦＴのソース電極またはドレイン電極と接続する接続電極を介してメモリの導電層と接続する構造に比べて、本発明は、一つの配線でＴＦＴのソース電極またはドレイン電極及びメモリのビット線を構成し、接触抵抗や配線抵抗を低減することができるため、半導体装置の省電力化を図ることができる。

また、メモリ素子部に設けるＴＦＴのソース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導電層とすることも特徴の一つとしている。

本明細書で開示する発明の構成は、図１にその一例を示すように、第１の方向に延びた複数のビット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であることを特徴とするメモリ装置である。

また、他の発明の構成は、図２にその一例を示すように、第１の方向に延びた複数のビ
ット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜の積層数が２層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有することを特徴とするメモリ装置である。

また、他の発明の構成は、図３にその一例を示すように、第１の方向に延びた複数のビ
ット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜単層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有することを特徴とするメモリ装置である。

また、他の発明の構成は、図４にその一例を示すように、第１の方向に延びた複数のビ
ット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜の積層数が２層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有し、前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置である。

また、他の発明の構成は、第１の方向に延びた複数のビット線と、前記第１の方向と垂
直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有し、前
記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜単層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有し、前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置である。

また、上記各構成において、前記ビット線を構成する導電層は、Ｔｉ、Ａｌ、Ａｇ、Ｎｉ、Ｗ、Ｔａ、Ｎｂ、Ｃｒ、Ｐｔ、Ｚｎ、Ｓｎ、Ｉｎ、またはＭｏから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を主成分とする単層膜、またはそれらの積層膜であることを特徴の一つとしている。

また、上記各構成において、前記ビット線を構成する導電層と前記ワード線を構成する導電層の一方または両方は、透光性を有していてもよい。また、薄膜トランジスタは、有機トランジスタとしてもよい。

また、上記各構成において、前記ビット線を構成する導電層と有機化合物層との間または有機化合物層と前記ワード線を構成する導電層との間に整流性を有する素子が設けてもよい。なお、整流性を有する素子としては、ゲート電極とドレイン電極を接続した薄膜トランジスタまたはダイオード等を用いることができる。

また、上記各構成において、前記ビット線を構成する導電層の第１領域に接してバッファ層、或いは有機化合物層が設けられていることを特徴の一つとしている。

また、上記各構成において、前記メモリ装置は、さらにメモリ素子を制御する制御回路と、アンテナとを有していることを特徴の一つとしている。

また、メモリ装置の作製方法も本発明の一つであり、その発明の構成は、第１の方向に延びた複数のビット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、ビット線を構成する導電層を金属層の積層で形成する工程と、前記ビット線を構成する導電層の端部を覆う絶縁物を形成する工程と、前記絶縁物をマスクとして、エッチングを行い、前記ビット線を構成する導電層の縁に沿って斜面が露呈するように前記ビット線を構成する導電層の中央部を薄くする工程と、有機化合物を含む層を形成する工程と、該有機化合物を含む層上に導電層を形成する工程とを有することを特徴とするメモリ装置の作製方法である。

また、メモリ装置の作製方法に関する他の発明の構成は、第１の方向に延びた複数のビット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、薄膜トランジスタの半導体層を形成する工程と、前記薄膜トランジスタの半導体層を覆う絶縁膜を形成する工程と、前記絶縁膜上に前記薄膜トランジスタの半導体層と接する金属層の積層からなる電極を形成する工程と、電極の積層の一部を除去して第１領域と、該第１領域より積層数が多い第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを形成する工程と、前記電極の段差部及び第２領域を覆う絶縁物を形成する工程と、前記第１領域上に接してバッファ層を形成する工程と、前記バッファ層上に有機化合物を含む層を形成する工程と、該有機化合物を含む層上に導電層を形成する工程と、を有することを特徴とするメモリ装置の作製方法である。

本発明により、メモリ装置の構成がアクティブマトリクス型である半導体装置の作製方法における工程数を低減することができる。

本発明の実施形態について、以下に図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の半導体装置の一例、具体的には、有機化合物層を含むメモリ素子を配置したメモリ素子部を有するメモリ装置（以下、有機メモリとも記す）の断面図である。

図１中、絶縁表面を有する基板１０上に設けられたＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）は、メモリセルの有機化合物層２０ｂに流れる電流を制御する素子であり、１３、１４はソース領域またはドレイン領域である。

基板１０上には下地絶縁膜１１（ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜）が形成されており、ゲート電極１５と半導体層との間には、ゲート絶縁膜１２が設けられている。また、ゲート電極１５の側壁にはサイドウォール２２が設けられている。また、１６は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。また、ここでは図示しないが、一つのメモリセルには、図示したＴＦＴの他にもＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）を一つ、または複数設けてもよい。また、ここでは、一つのチャネル形成領域を有するＴＦＴを示したが、特に限定されず、複数のチャネルを有するＴＦＴとしてもよい。

また、図１に示すように、チャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域２３、２４を有する低濃度ドレイン（ＬＤＤ：ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。

また、１８ａ〜１８ｃは、第１の電極層、即ち、メモリ素子のビット線を構成する導電層である。第１の電極層は、３層構造となっている。ここでは、１８ａとしてチタン膜、１８ｂとしてアルミニウムを主成分とする膜、１８ｃとしてチタン膜として順に積層している。ドレイン領域（またはソース領域）と接する導電層１８ａとしてチタン膜を用いると接触抵抗を低くすることができ、好ましい。また、アルミニウムを主成分とする膜は電気抵抗が低いため、３層構造のうち最も厚い膜厚とすることで配線全体の低抵抗化が図れる利点がある。また、アルミニウムを主成分とする膜は、酸化しやすく、後の工程で熱などが加えられた時にヒロックなどの凸部が生じやすいので、チタン膜を積層して酸化や凸部形成を防ぐことが望ましい。アルミニウムを主成分とする膜が酸化されると絶縁膜になるのに対し、チタン膜は酸化しても半導体の性質を有するため、アルミニウムを主成分とする膜に比べて電気抵抗の上昇を抑えることができる。これらのことを考慮すると、１８ａとしてチタン膜、１８ｂとしてアルミニウムを主成分とする膜、１８ｃとしてチタン膜とを大気に曝すことなく連続的に成膜することが好ましい。

また、同じ積層構造（合計３層）でソース線１７ａ〜１７ｃも形成される。上記積層構造（合計３層）は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線２５ａ〜２５ｃも同時に形成される。

また、メモリ素子部に配置するＴＦＴに加え、メモリ素子部の動作を制御する駆動回路も形成することができる。また、同じ積層構造（合計３層）で駆動回路の引き回し配線も形成することができ、低抵抗な配線で駆動回路を構成することができる。低抵抗な配線で駆動回路を構成することによって駆動回路の消費電力の低減を図ることができる。メモリ素子部の動作を制御する駆動回路とは、例えば、デコーダ、センスアンプ、セレクタ、バッファ、読み出し回路、書き込み回路等である。

また、各メモリセル間には絶縁物１９を設ける。絶縁物１９は隣合うメモリセルとの境界に配置され、第１の電極層１８ａ〜１８ｃの周縁を囲むように覆っている。絶縁物１９としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する無機材料等の単層構造またはこれらの積層構造を用いることができる。他にも、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料等により、単層又は積層構造で形成する。また、無機材料と有機材料を積層させて設けてもよい。

また、第２の電極層２１は、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等から選ばれた一種の元素または当該元素を複数含む合金からなる単層または積層構造を用いることができる。

また、第１の電極層１８ａ〜１８ｃと第２の電極層２１の間には有機化合物を含む積層（第１層（バッファ層２０ａ）と第２層（有機化合物層２０ｂ）の積層）を設けている。

バッファ層２０ａは、有機化合物と、該有機化合物に対して電子を授受できる無機化合物との複合層であり、具体的には、金属酸化物と有機化合物とを含む複合層である。バッファ層は、無機化合物を混合することによって得られると考えられている効果（耐熱性の向上など）に加え、優れた導電性をも得ることができる。

具体的にバッファ層２０ａは、金属酸化物（酸化モリブデン、酸化タングステン、酸化レニウムなど）と有機化合物（ホール輸送性を有する材料（例えば４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス｛Ｎ−［４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル］−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）など））とを含む複合層である。

また、第１の電極層上に接してバッファ層を設けることによって、メモリ素子における第１の電極層の３層目と第２の電極層との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。

第２層となる有機化合物層２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。

また、バッファ層は、第１の電極層の３層目２０ｃと第２層２０ｂとの密着性が悪い場合、間に設けることで密着性を向上させることができる。バッファ層は、金属酸化物と有機化合物とを含む複合層であるため、金属からなる第１の電極層と有機化合物からなる第２層との両方と密着性がよい。

また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。また、シングルゲート構造のＴＦＴに限定されず、複数のチャネル形成領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。

また、本明細書において、ＴＦＴの活性層となる半導体層は、珪素を主成分とする半導体膜、有機材料を主成分とする半導体膜、或いは金属酸化物を主成分とする半導体膜を用いることができる。珪素を主成分とする半導体膜としては、非晶質半導体膜、結晶構造を含む半導体膜、非晶質構造を含む化合物半導体膜などを用いることができる。具体的には珪素を主成分とする半導体膜としてアモルファスシリコン、微結晶シリコン、多結晶シリコンなどを用いることができる。また、有機材料を主成分とする半導体膜としては、他の元素と組み合わせて一定量の炭素または炭素の同素体（ダイヤモンドを除く）からなる物質を主成分とする半導体膜を用いることができる。具体的には、ペンタセン、テトラセン、チオフェンオリゴマ誘導体、フェニレン誘導体、フタロシアニン化合物、ポリアセチレン誘導体、ポリチオフェン誘導体、シアニン色素等が挙げられる。また、金属酸化物を主成分とする半導体膜としては、酸化亜鉛（ＺｎＯ）や亜鉛とガリウムとインジウムの酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等を用いることができる。

また、剥離技術を用いてフレキシブル基板への転写を行ってもよい。その場合、ガラス基板などの第１の基板上に剥離層または分離層を設けた後、ＴＦＴおよびメモリを作製する。そして、剥離層または分離層を除去して、第１の基板から剥離したＴＦＴおよびメモリをフレキシブル基板である第２の基板に転写すればよい。

（実施の形態２）
本実施の形態では、実施の形態１と異なる構造のメモリ装置の一例を図２に示す。

図２の構造は、絶縁物２１９をマスクとしたエッチングにより第１の電極層の一部が薄い第１領域を有しており、第１領域がメモリセルの有機化合物を含む積層（バッファ層２２０ａ、有機化合物層２２０ｂ）と接している。絶縁物２１９は隣合うメモリセルとの境界に配置され、第１の電極層の周縁を囲むように覆っている。

また、第１の電極層２１８ａ〜２１８ｃは、メモリ素子のビット線を構成する導電層である。第１の電極層２１８ａ〜２１８ｃは、２層の領域からなる第１領域と、３層の領域からなる第２領域と、第１領域と第２領域の境界線に段差を有する構造となっている。ここでは、２１８ａとしてチタン膜、２１８ｂとしてアルミニウムを主成分とする膜、２１８ｃとしてチタン膜として順に積層している。

また、同じ積層構造（合計３層）でソース線２１７ａ〜２１７ｃも形成される。上記積層構造（合計３層）は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線２２５ａ〜２２５ｃも同時に形成される。

なお、図２中、絶縁表面を有する基板２１０上に設けられたＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）は、メモリセルの有機化合物層２２０ｂに流れる電流を制御する素子であり、２１３、２１４はソース領域またはドレイン領域である。また、図２に示すＴＦＴは、チャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域２２３、２２４を有する。

基板２１０上には下地絶縁膜２１１（ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜）が形成されており、ゲート電極２１５と半導体層との間には、ゲート絶縁膜２１２が設けられている。また、ゲート電極２１５の側壁にはサイドウォール２２２が設けられている。また、２１６は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。

また、第１の電極層上に接してバッファ層２２０ａを設けることによって、メモリ素子における第１の電極層と第２の電極層２２１との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。また、第１の電極層の２層目２１８ｂと有機化合物層２２０ｂとの密着性が悪い場合、これらの層の間にバッファ層２２０ａを設けることによって密着性を向上させることができる。図２の構成では、メモリ素子において、２層目の第１の電極層２１８ｂとバッファ層２２０ａが接する構造となっており、部分的に第１の電極層２１８ｃが除去されている。部分的に第１の電極層２１８ｃを除去し、アルミニウムを主成分とする膜とバッファ層２２０ａとを接する構造とすることでメモリ素子における電気抵抗を低減することができる。

第２層となる有機化合物層２２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。

なお、特に必要がなければ、バッファ層２２０ａは設けなくともよい。

図２の構造とした場合、接続部において、第２の電極層２２１と第１の電極層の２層目とが接する構造となる。第２の電極層２２１の材料と第１の電極層の２層目の材料とを同じ金属元素を主成分とする材料とすれば、コンタクト抵抗の小さい接続を行うことができる。

本実施の形態は実施の形態１と自由に組み合わせることができる。

（実施の形態３）
本実施の形態では、実施の形態１や実施の形態２と異なる構造のメモリ装置の一例を図３に示す。

図３の構造は、絶縁物３１９をマスクとしたエッチングにより第１の電極層の一部が薄い第１領域を有しており、第１領域がメモリセルの有機化合物を含む積層（バッファ層３２０ａ、有機化合物層３２０ｂ）と接している。絶縁物３１９は隣合うメモリセルとの境界に配置され、第１の電極層の周縁を囲むように覆っている。

また、第１の電極層３１８ａ〜３１８ｃは、メモリ素子のビット線を構成する導電層である。第１の電極層３１８ａ〜３１８ｃは、１層の領域からなる第１領域と、３層の領域からなる第２領域と、第１領域と第２領域の境界線に段差を有する構造となっている。ここでは、３１８ａとしてチタン膜、３１８ｂとしてアルミニウムを主成分とする膜、３１８ｃとしてチタン膜として順に積層している。

また、同じ積層構造（合計３層）でソース線３１７ａ〜３１７ｃも形成される。上記積層構造（合計３層）は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線３２５ａ〜３２５ｃも同時に形成される。

なお、図３中、絶縁表面を有する基板３１０上に設けられたＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）は、メモリセルの有機化合物層３２０ｂに流れる電流を制御する素子であり、３１３、３１４はソース領域またはドレイン領域である。また、図３に示すＴＦＴは、チャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域３２３、３２４を有する。

基板３１０上には下地絶縁膜３１１（ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜）が形成されており、ゲート電極３１５と半導体層との間には、ゲート絶縁膜３１２が設けられている。また、ゲート電極３１５の側壁にはサイドウォール３２２が設けられている。また、３１６は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。

また、第１の電極層上に接してバッファ層３２０ａを設けることによって、メモリ素子における第１の電極層と第２の電極層３２１との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。

第２層となる有機化合物層３２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。

なお、特に必要がなければ、バッファ層３２０ａは設けなくともよい。

図３の構造とした場合、第１の電極層の１層目３１８ａは、平坦な層間絶縁膜３１６上に薄く形成されているため、比較的平坦な表面を得ることができる。従って、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。

また、接続部において、第２の電極層３２１と第１の電極層の１層目３２５ａとが接し、且つ、２層目３２５ｂの側壁も第２の電極層３２１と接する構造となる。図３の構造とすることで、接続部における接触面積を大きくすることができる。

（実施の形態４）
本実施の形態では、実施の形態２と一部異なる構造のメモリ装置の一例を図４に示す。

実施の形態２では、絶縁物をマスクとしてエッチングを行った例を示したが、本実施の形態では、マスクを１枚増やしてエッチングを行い、第１の電極層の３層目を一部除去する例を示す。

図４の構造は、エッチングにより第１の電極層の一部が薄い第１領域を有しており、第１領域がメモリセルの有機化合物を含む積層（バッファ層４２０ａ、有機化合物層４２０ｂ）と接している。絶縁物４１９は隣合うメモリセルとの境界に配置され、第１の電極層の周縁を囲むように覆っている。

また、第１の電極層４１８ａ〜４１８ｃは、メモリ素子のビット線を構成する導電層である。第１の電極層４１８ａ〜４１８ｃは、２層の領域からなる第１領域と、３層の領域からなる第２領域と、第１領域と第２領域の境界線に段差を有する構造となっている。ここでは、４１８ａとしてチタン膜、４１８ｂとしてアルミニウムを主成分とする膜、４１８ｃとしてチタン膜として順に積層している。

また、図４の構造においては、第１領域と第２領域の境界線に段差も絶縁物４１９で覆っている。

また、同じ積層構造（合計３層）でソース線４１７ａ〜４１７ｃも形成される。上記積層構造（合計３層）は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線４２５ａ〜４２５ｃも同時に形成される。

なお、図４中、絶縁表面を有する基板４１０上に設けられたＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）は、メモリセルの有機化合物層４２０ｂに流れる電流を制御する素子であり、４１３、４１４はソース領域またはドレイン領域である。また、図４に示すＴＦＴは、チャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域４２３、４２４を有する。

基板４１０上には下地絶縁膜４１１（ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜）が形成されており、ゲート電極４１５と半導体層との間には、ゲート絶縁膜４１２が設けられている。また、ゲート電極４１５の側壁にはサイドウォール４２２が設けられている。また、４１６は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。

また、第１の電極層上に接してバッファ層４２０ａを設けることによって、メモリ素子における第１の電極層と第２の電極層４２１との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。また、２層目の第１の電極層４１８ｂと有機化合物層４２０ｂとの密着性が悪い場合、これらの層の間にバッファ層４２０ａを設けることによって密着性を向上させることができる。

第２層となる有機化合物層４２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。

なお、特に必要がなければ、バッファ層４２０ａは設けなくともよい。

（実施の形態５）
本実施の形態では、実施の形態４と一部異なる構造のメモリ装置の一例を図５に示す。

実施の形態４では、第１の電極層の３層目を一部除去した例を示したが、本実施の形態では、第１の電極層の積層数を４として、４層目及び３層目を一部除去する例を示す。

図５の構造は、エッチングにより第１の電極層の一部が薄い第１領域を有しており、第１領域がメモリセルの有機化合物を含む積層（バッファ層５２０ａ、有機化合物層５２０ｂ）と接している。絶縁物５１９は隣合うメモリセルとの境界に配置され、第１の電極層の周縁を囲むように覆っている。

また、第１の電極層５１８ａ〜５１８ｄは、メモリ素子のビット線を構成する導電層である。第１の電極層５１８ａ〜５１８ｄは、２層の領域からなる第１領域と、４層の領域からなる第２領域と、第１領域と第２領域の境界線に段差を有する構造となっている。ここでは、５１８ａとして窒化チタン膜、５１８ｂとしてチタン膜、５１８ｃとしてアルミニウムを主成分とする膜、５１８ｄとしてチタン膜として順に積層している。

また、図５の構造においては、第１領域と第２領域の境界にある段差も絶縁物５１９で覆っている。

また、同じ積層構造（合計４層）でソース線５１７ａ〜５１７ｄも形成される。上記積層構造（合計４層）は、アルミニウムを主成分とする膜を含んでおり、低抵抗な配線とすることができ、接続部の接続配線５２５ａ〜５２５ｄも同時に形成される。

なお、図５中、絶縁表面を有する基板５１０上に設けられたＴＦＴ（ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴ）は、メモリセルの有機化合物層５２０ｂに流れる電流を制御する素子であり、５１３、５１４はソース領域またはドレイン領域である。また、図５に示すＴＦＴは、チャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域５２３、５２４を有する。

基板５１０上には下地絶縁膜５１１（ここでは、下層を窒化絶縁膜、上層を酸化絶縁膜）が形成されており、ゲート電極５１５と半導体層との間には、ゲート絶縁膜５１２が設けられている。また、ゲート電極５１５の側壁にはサイドウォール５２２が設けられている。また、５１６は無機材料、例えば、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム、または窒化酸化アルミニウムから選ばれる単層または積層からなる層間絶縁膜である。

また、第１の電極層上に接してバッファ層５２０ａを設けることによって、メモリ素子における第１の電極層と第２の電極層５２１との間隔を広げることができ、金属電極の表面凹凸などを起因とするメモリ素子の短絡による初期不良なども抑制することができる。また、２層目の第１の電極層５１８ｂと有機化合物層５２０ｂとの密着性が悪い場合、これらの層の間にバッファ層５２０ａを設けることによって密着性を向上させることができる。

第２層となる有機化合物層５２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。

なお、特に必要がなければ、バッファ層５２０ａは設けなくともよい。

（実施の形態６）
本実施の形態では、有機メモリの一構成例を以下に示す。図６（Ａ）に示したのは本実施の形態で示す有機メモリの一構成例であり、メモリセル１２２１がマトリクス状に設けられたメモリセルアレイ１２２２、カラムデコーダ１２２６ａと読み出し回路１２２６ｂとセレクタ１２２６ｃを有するビット線駆動回路１２２６、ロウデコーダ１２２４ａとレベルシフタ１２２４ｂを有するワード線駆動回路１２２４、書き込み回路等を有し外部とのやりとりを行うインターフェース１２２３を有している。なお、ここで示すメモリ装置１２１６の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。

メモリセル１２２１は、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第１の配線１２３１と、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第２の配線１２３２と、トランジスタ１２４０と、メモリ素子１２４１とを有する。メモリ素子１２４１は、一対の導電層の間に、有機化合物層が挟まれた構造を有する。

メモリセルアレイ１２２２の上面構造の一例に関して図６（Ｂ）に示す。

メモリセルアレイ１２２２は、第１の方向に延びた第１の配線１２３１と、第１の方向と垂直な第２の方向に延びた第２の配線１２３２とがマトリクス状に設けられている。また、第１の配線はトランジスタ１２４０のソースまたはドレイン電極に接続されており、第２の配線はトランジスタ１２４０のゲート電極に接続されている。さらに、第１の配線と接続されていないトランジスタ１２４０のソースまたはドレイン電極に第１の電極層１２４３が接続され、第１の電極層１２４３と有機化合物層と第２の導電層との積層構造によってメモリ素子が設けられている。

本実施の形態は、実施の形態１乃至５のいずれか一と自由に組み合わせることが可能である。

（実施の形態７）
本実施の形態では、アンテナを有する有機メモリの作製方法に関して図７を用いて説明する。なお、図７では、実施の形態１に示したメモリ素子部および接続部を用いた例を示し、図１と同一の箇所には同一の符号を用いる。

なお、図７では、メモリ素子部および接続部に加え、ビット線駆動回路などの集積回路部と、アンテナを示している。

まず、ガラス基板上に剥離層（分離層とも呼ぶ）を形成し、下地絶縁膜１１を形成する。そして、下地絶縁膜上に、メモリ素子部のスイッチング素子として機能する複数のトランジスタおよび集積回路部のＣＭＯＳ回路などを構成するｎチャネル型ＴＦＴ２７及びｐチャネル型ＴＦＴ２６を形成する。なお、本実施例では、メモリ素子部に設けられたトランジスタのソース電極またはドレイン電極の一方が第１の導電層１８ａ〜１８ｃとしての機能を有する。第１の導電層１８ａ〜１８ｃは、蒸着法、スパッタ法、ＣＶＤ法、液滴吐出法、スピンコート法またはスクリーン印刷やグラビア印刷等の各種印刷法などを用いて形成することができる。

また、後の工程で形成するアンテナと接続するための接続電極２８も第１の導電層１８ａ〜１８ｃと同じ工程で形成する。

次に、第１の導電層１８ａ〜１８ｃの端部を覆うように絶縁物１９を形成する。また、絶縁物１９を集積回路部のｎチャネル型ＴＦＴ２７及びｐチャネル型ＴＦＴ２６も覆うように形成する。絶縁物１９は、液滴吐出法、印刷法またはスピンコート法を用いて形成することができる。必要であれば、パターニングを行って絶縁物１９を所望の形状に形成する。

次に、第１の導電層１８ａ〜１８ｃ上にバッファ層２０ａと有機化合物を含む層２０ｂを形成する。なお、バッファ層２０ａと有機化合物を含む層２０ｂは、全面に形成してもよいし、各メモリセルに設けられる有機化合物層が分離するように選択的に形成してもよい。

次に、有機化合物を含む層２０ｂ上に第２の導電層２１を形成する。第２の導電層２１は、上記第１の導電層と同様に蒸着法、スパッタ法、ＣＶＤ法、液滴吐出法、スピンコート法またはスクリーン印刷やグラビア印刷等の各種印刷法などを用いて形成することができる。少なくとも第１の導電層１８ａ〜１８ｃと、有機化合物を含む層２０ｂと、第２の導電層２１との積層構造によりメモリ素子が形成される。

また、集積回路部においては、第２の導電層２１と同じ工程で電極２９が形成される。電極２９は、アンテナ接続部に設けられた接続電極と電気的に接続されている。また、電極２９は、後に形成されるアンテナと絶縁物１９との密着性の向上を図ることもできる。

次に、電極２９上にアンテナ３０を形成する。ここでは絶縁物１９の上方にアンテナ３０を設けた場合を示しているが、この構成に限られずアンテナを、第１の導電層１８ａ〜１８ｃの下方や同一の層に設けることも可能である。

なお、データの伝送に用いるアンテナは２通りの設け方があり、１つは複数の素子およびメモリ素子が設けられた基板上にアンテナを設ける場合、もう１つは複数の素子およびメモリ素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。

次に、剥離層上に設けられた複数のメモリ素子を含むメモリ素子部、接続部、集積回路部、およびアンテナ接続部をガラス基板から完全に剥離する。そして、露呈した下地絶縁膜１１に対して接着層３１でフレキシブル基板３２を貼り付ける。この工程が終了した段階の断面図が図７に相当する。

フレキシブル基板３２は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル合成樹脂、エポキシ合成樹脂等）との積層フィルムなどに相当する。また、接着層３１は、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。

また、アンテナ３０を覆うように、公知の手段（ＳＯＧ法、液滴吐出法等）により、保護層として機能する絶縁層を形成してもよい。保護層として機能する絶縁層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層、有機材料により形成し、好ましくはエポキシ樹脂により形成すればよい。

また、剥離方法や転写方法は特に限定されず、例えば、アンテナが設けられている側の面を第１の基体に接着させて、ガラス基板から完全に剥離する。続いて、他方の面を、第２の基体であるフレキシブル基板３２に接着層３１で固定させてもよい。また、この場合、その後加熱処理と加圧処理の一方又は両方を行って、メモリ素子部を、第１の基体と第２の基体により封止してもよい。

なお、剥離層は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。

剥離層が単層構造の場合、例えば、タングステン層、モリブデン層またはタングステンとモリブデンの混合物を含む層を形成する。あるいは、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層またはタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。

剥離層が積層構造の場合、１層目としてタングステン層、モリブデン層またはタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデンまたはタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を含む層を形成する。

タングステン層を剥離層として設けた場合、剥離層上に下地絶縁膜および素子を形成した後、機械的な力を加えれば、剥離層の層内または界面で基板と下地絶縁膜とを分離させることができる。

また、剥離層をエッチングで除去する場合には、フォトリソグラフィ法により絶縁膜をエッチングして、剥離層に達する開口部を形成することが望ましい。

なお、剥離層として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成するとよい。また、タングステンの酸化物は、ＷＯｘで表され、Ｘは２〜３であり、Ｘが２の場合（ＷＯ_２）、Ｘが２．５の場合（Ｗ_２Ｏ_５）、Ｘが２．７５の場合（Ｗ_４Ｏ_１１）、Ｘが３の場合（ＷＯ_３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。なお、エッチングレートとして最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜Ｘ＜３）である。従って、作製時間の短縮のため、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。

また、剥離層として、非晶質シリコン（またはポリシリコン）を用い、レーザー光を照射して非晶質シリコンに含まれる水素を放出させることにより、空隙を生じさせて基板を分離させる剥離法を用いてもよい。

以上の工程により、メモリ素子部およびアンテナを有する半導体装置を作製することができる。また、上記工程により、可撓性を有する半導体装置を得ることができる。

また、大面積のガラス基板（例えば６８０×８８０ｍｍ、７３０×９２０ｍｍ、またはそれ以上のサイズ）を用いれば、メモリ素子部およびアンテナを有する半導体装置の大量生産を行うことができる。なお、一枚の基板上に大量に半導体装置を形成する場合には、個々に分断する工程が必要となる。

本実施の形態は、実施の形態１乃至６のいずれか一と自由に組み合わせることが可能である。

（実施の形態８）
本実施の形態では、本発明の半導体装置を非接触でデータの送受信が可能である無線チップとして利用した場合に関して図８を用いて説明する。

無線チップ１３１０は、非接触でデータを交信する機能を有し、電源回路１３０１、クロック発生回路１３０２、データ復調／変調回路１３０３、他の回路を制御する制御回路１３０４、インターフェイス回路１３０５、メモリ１３０６、データバス１３０７、アンテナ（アンテナコイル）１３０８を有する（図８（Ａ））。

電源回路１３０１は、アンテナ１３０８から入力された交流信号を基に、半導体装置の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１３０２は、アンテナ１３０８から入力された交流信号を基に、半導体装置内の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１３０３は、リーダライタ１３０９と交信するデータを復調／変調する機能を有する。制御回路１３０４は、メモリ１３０６を制御する機能を有する。アンテナ１３０８は、電磁波或いは電波の送受信を行う機能を有する。リーダライタ１３０９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。

また、メモリ１３０６は上記実施の形態１乃至５で示した有機メモリのいずれかの構成により形成されている。なお、無線チップは上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

また、無線チップは、各回路への電源電圧の供給を電源（バッテリ）を搭載せず電波により行うタイプとしてもよいし、各回路への電源電圧の供給をアンテナの代わりに電源（バッテリ）を搭載させて行うタイプとしてもよいし、電波と電源により電源電圧を供給するタイプとしてもよい。

本発明の半導体装置を無線チップ等に利用した場合、非接触で通信を行う点、複数読取りが可能である点、データの書き込みが可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性が広く、認識範囲が広い点等の利点を有する。無線チップは、非接触による無線通信で人や物の個々の情報を識別可能なＩＣタグ、ラベル加工を施して目標物への貼り付けを可能としたラベル、イベントやアミューズメント向けのリストバンド等に適用することができる。また、無線チップを樹脂材料により成型加工してもよいし、無線通信を阻害する金属に直接固定してもよい。さらに、無線チップは、入退室管理システムや精算システムといった、システムの運用に活用することができる。

次に、半導体装置を無線チップとして実際に使用するときの一形態について説明する。表示部１３２１を含む携帯端末の側面には、リーダライタ１３２０が設けられ、品物１３２２の側面には無線チップ１３２３が設けられる（図８（Ｂ））。

品物１３２２が含む無線チップ１３２３にリーダライタ１３２０をかざすと、表示部１３２１に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。フレキシブル基板に形成された無線チップであれば、商品の曲面にも貼りつけることができ、便利である。

また、商品１３２６をベルトコンベアにより搬送する際に、リーダライタ１３２４と、商品１３２６に設けられた無線チップ１３２５を用いて、該商品１３２６の検品を行うことができる（図８（Ｃ））。このように、システムに無線チップを活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。

なお、本発明の無線チップは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。

本実施の形態は、実施の形態１乃至７のいずれか一と自由に組み合わせることが可能である。

本発明は、有機メモリを有する半導体装置の大量生産をする上で、工程数を削減することができる。また、６８０×８８０ｍｍ、若しくは７３０×９２０ｍｍ以上の大型基板を用いて有機メモリを有する半導体装置の大量生産を行うことができる。

実施の形態１を示す断面図。実施の形態２を示す断面図。実施の形態３を示す断面図。実施の形態４を示す断面図。実施の形態５を示す断面図。アクティブマトリクス型の有機メモリの上面図。（実施の形態６）アンテナおよび有機メモリを有する半導体装置の断面図。（実施の形態７）無線チップのブロック図および無線チップの利用例を示す図。

符号の説明

１０基板
１１下地絶縁膜
１２ゲート絶縁膜
１３、１４ソース領域またはドレイン領域
１５ゲート電極
１６層間絶縁膜
１７ａ、１７ｂ、１７ｃソース線
１８ａ、１８ｂ、１８ｃ第１の電極層
１９絶縁物
２０ａバッファ層
２０ｂ有機化合物層
２１第２の電極
２２サイドウォール
２３、２４ＬＤＤ領域
２５ａ、２５ｂ、２５ｃ接続配線
２６ｐチャネル型ＴＦＴ
２７ｎチャネル型ＴＦＴ
２８接続電極
２９電極
３０アンテナ
３１接着層
３２フレキシブル基板
２１０絶縁表面を有する基板
２１１下地絶縁膜
２１２ゲート絶縁膜
２１３ソース領域またはドレイン領域
２１４ソース領域またはドレイン領域
２１５ゲート電極
２１６層間絶縁膜
２１７ａソース線
２１７ｂソース線
２１７ｃソース線
２１８ａ第１の導電層
２１８ｂ第１の導電層
２１８ｃ第１の導電層
２１９絶縁物
２２０ａバッファ層
２２０ｂ有機化合物層
２２１第２の電極層
２２２サイドウォール
２２３ＬＤＤ領域
２２４ＬＤＤ領域
２２５ａ接続配線
２２５ｂ接続配線
２２５ｃ接続配線
３１０絶縁表面を有する基板
３１１下地絶縁膜
３１２ゲート絶縁膜
３１３ソース領域またはドレイン領域
３１４ソース領域またはドレイン領域
３１５ゲート電極
３１６層間絶縁膜
３１７ａソース線
３１７ｂソース線
３１７ｃソース線
３１８ａ第１の導電層
３１８ｂ第１の導電層
３１８ｃ第１の導電層
３１９絶縁物
３２０ａバッファ層
３２０ｂ有機化合物層
３２１第２の電極層
３２２サイドウォール
３２３ＬＤＤ領域
３２４ＬＤＤ領域
３２５ａ接続配線
３２５ｂ接続配線
３２５ｃ接続配線
４１０絶縁表面を有する基板
４１１下地絶縁膜
４１２ゲート絶縁膜
４１３ソース領域またはドレイン領域
４１４ソース領域またはドレイン領域
４１５ゲート電極
４１６層間絶縁膜
４１７ａソース線
４１７ｂソース線
４１７ｃソース線
４１８ａ第１の導電層
４１８ｂ第１の導電層
４１８ｃ第１の導電層
４１９絶縁物
４２０ａバッファ層
４２０ｂ有機化合物層
４２１第２の電極層
４２２サイドウォール
４２３ＬＤＤ領域
４２４ＬＤＤ領域
４２５ａ接続配線
４２５ｂ接続配線
４２５ｃ接続配線
５１０絶縁表面を有する基板
５１１下地絶縁膜
５１２ゲート絶縁膜
５１３ソース領域またはドレイン領域
５１４ソース領域またはドレイン領域
５１５ゲート電極
５１６層間絶縁膜
５１７ａソース線
５１７ｂソース線
５１７ｃソース線
５１７ｄソース線
５１８ａ第１の導電層
５１８ｂ第１の導電層
５１８ｃ第１の導電層
５１８ｄ第１の導電層
５１９絶縁物
５２０ａバッファ層
５２０ｂ有機化合物層
５２１第２の電極層
５２２サイドウォール
５２３ＬＤＤ領域
５２４ＬＤＤ領域
５２５ａ接続配線
５２５ｂ接続配線
５２５ｃ接続配線
５２５ｄ接続配線
１２１６メモリ装置
１２２１メモリセル
１２２２メモリセルアレイ
１２２３インターフェース
１２２４ワード線駆動回路
１２２４ａロウデコーダ
１２２４ｂレベルシフタ
１２２６ビット線駆動回路
１２２６ａカラムデコーダ
１２２６ｂ読み出し回路
１２２６ｃセレクタ
１２３１第１の配線
１２３２第２の配線
１２４０トランジスタ
１２４１メモリ素子
１２４３第１の導電層
１３０１電源回路
１３０２クロック発生回路
１３０３データ復調／変調回路
１３０４制御回路
１３０５インターフェイス回路
１３０６メモリ
１３０７データバス
１３０８アンテナ
１３０９リーダライタ
１３１０無線チップ
１３２０リーダライタ
１３２１表示部
１３２２品物
１３２３無線チップ
１３２４リーダライタ
１３２５無線チップ
１３２６商品

Claims

メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、第１の領域と、前記第１の領域よりも厚さの厚い第２の領域と、を有し、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接することを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、第１の領域と、前記第１の領域よりも厚さの厚い第２の領域と、を有し、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接し、
前記第２の領域において、前記第１の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、２層の第１の領域と、３層の第２の領域と、を有し、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接することを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、２層の第１の領域と、３層の第２の領域と、を有し、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接し、
前記第２の領域において、前記第１の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、２層の第１の領域と、３層の第２の領域と、を有し、
前記第１の領域と前記第２の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接することを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、２層の第１の領域と、３層の第２の領域と、を有し、
前記第１の領域と前記第２の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接し、
前記第２の領域において、前記第１の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。
請求項１乃至請求項６のいずれか一において、
前記第１の領域において、前記第１の導電層は、第１のチタン膜と、アルミニウムを主成分とする膜と、の積層であり、
前記第２の領域において、前記第１の導電層は、前記第１のチタン膜と、前記アルミニウムを主成分とする膜と、第２のチタン膜と、の積層であることを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、単層の第１の領域と、３層の第２の領域と、を有し、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接することを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、単層の第１の領域と、３層の第２の領域と、を有し、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接し、
前記第２の領域において、前記第１の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。
請求項８または請求項９において、
前記第１の領域において、前記第１の導電層は、第１のチタン膜であり、
前記第２の領域において、前記第１の導電層は、前記第１のチタン膜と、アルミニウムを主成分とする膜と、第２のチタン膜と、の積層であることを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、２層の第１の領域と、４層の第２の領域と、を有し、
前記第１の領域と前記第２の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接することを特徴とするメモリ装置。
メモリ素子と、薄膜トランジスタと、を有し、
前記メモリ素子は、第１の導電層と、有機化合物層と、第２の導電層と、の積層を有し、
前記第１の導電層は、２層の第１の領域と、４層の第２の領域と、を有し、
前記第１の領域と前記第２の領域との境界に設けられた段差が、絶縁物で覆われ、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接し、
前記第２の領域において、前記第１の導電層が前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。
請求項１１または請求項１２において、
前記第１の領域において、前記第１の導電層は、窒化チタン膜と、第１のチタン膜と、の積層であり、
前記第２の領域において、前記第１の導電層は、前記窒化チタン膜と、前記第１のチタン膜と、アルミニウムを主成分とする膜と、第２のチタン膜と、の積層であることを特徴とするメモリ装置。
請求項１乃至請求項１３のいずれか一において、
前記第２の領域における前記第１の導電層と同じ積層構造で設けられた接続配線を有し、
前記接続配線は、前記第２の導電層と接することを特徴とするメモリ装置。
請求項１乃至請求項１４のいずれか一において、
前記第２の領域における前記第１の導電層と同じ積層構造で設けられた第１の配線と、前記第１の配線と交差する第２の配線と、
を有することを特徴とするメモリ装置。
請求項１乃至請求項１５のいずれか一において、
前記半導体層は、金属酸化物を含むことを特徴とするメモリ装置。
請求項１乃至請求項１５のいずれか一において、
前記半導体層は、亜鉛とガリウムとインジウムの酸化物を含むことを特徴とするメモリ装置。