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JP4830740B2 - 半導体チップの製造方法 - Google Patents

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Description

この発明は、半導体基板をその厚さ方向に分割して半導体チップを製造する半導体チップの製造方法に関する。
従来から、半導体チップの製造では、分割する予定のラインに切削加工などが施されてシートに接着されている半導体基板を、そのシートを引き伸ばして拡大し、半導体基板の面方向に応力を負荷することにより半導体チップに分割する半導体チップの製造方法が使用されている。
図１３に従来の半導体チップの製造装置の一例を示す。図１３（Ａ）は、半導体基板がシートに接着され、シートの外周部がフレームに保持されている状態の説明図であり、図１３（Ｂ）は、押圧装置により半導体基板を半導体チップに分割する工程の説明図である。
図１３（Ａ）に示すように、基板面に半導体素子Ｄが形成された半導体基板Ｗは、分割する予定のラインＬに切削加工などが施された状態で、その裏面の基板面が延伸性を有する樹脂製のシートＳに接着されている。シートＳの半導体基板Ｗを接着する面には、紫外線硬化型接着剤などが塗布された接着層Ｂが全面に形成されており、半導体基板Ｗは裏面の基板面の全面が接着層Ｂに接着されている。シートＳの外周部は円環状のフレームＦにより保持されている。
そして、図１３（Ｂ）に示すように、半導体基板Ｗの下方に配置され、図示しない移動手段により上下方向に移動する押圧装置Ｍを用いて、シートＳの裏側から半導体基板Ｗを押し上げるように押圧することにより、シートＳが面方向（図中矢印Ｆ１、Ｆ２方向）に引き伸ばされる。これにより、シートＳに接着された半導体基板Ｗには、面方向に応力が負荷されるため、半導体基板Ｗは複数の半導体チップＣに分割される（特許文献１）。
特開２００４−３４９４５６号公報
しかし、従来の半導体チップの製造方法では、分割する予定のラインＬ近傍の接着層ＢによりシートＳの伸びが拘束され、分割する予定のラインＬに十分な力を負荷することができないことがあった。つまり、符号Ｘで示す部分のように半導体基板Ｗが分割されない場合があり、半導体チップＣの歩留まりが低下するという問題があった。
また、符号Ｙで示す部分のように、シートＳの拡張に伴って伸びた接着層Ｂの粉末が、半導体基板Ｗの分割時に飛散し、半導体素子Ｄに付着するおそれがあった。
そこで、この発明は、半導体基板を分割して得られる半導体チップの歩留まりを向上させることができ、かつ、半導体基板分割時において接着層の粉末が半導体素子に付着しないようにすることができる半導体チップの製造方法を実現することを目的とする。
この発明は、上記目的を達成するため、請求項１に記載の発明では、
半導体チップを得るための分割予定ラインに沿って厚さ方向に分割可能な状態になっており、一方の基板面にシートの接着面が接着された半導体基板を用意し、
前記半導体基板をその厚さ方向に分割するための分割予定ラインに沿ってレーザ光を照射するレーザヘッドを前記半導体基板の他方の基板面に対して相対移動させながら、前記半導体基板の内部に集光点が合うように前記基板面からレーザ光を照射し、前記集光点に多光子吸収による改質領域を形成し、
前記改質領域が形成された前記半導体基板を、前記シートを拡張することにより、前記改質領域を起点にして、前記分割予定ラインに沿って厚さ方向に分割して半導体チップを得る半導体チップの製造方法において、
前記基板面と前記シートの接着面とを接着する接着層が、前記基板面と前記シートの接着面との間に、前記シートの接着面に沿って線状の接着層が交差した格子形状に形成されており、かつ、前記線状の接着層と前記分割予定ラインとが線状に重なる部分が形成されておらず、
前記線状の接着層と前記分割予定ラインとが交わる部分であり、前記分割予定ラインに前記接着層が形成されている領域では、前記半導体基板に前記レーザ光を照射しない、という技術的手段を用いる。
請求項２に記載の発明では、請求項１に記載の半導体チップの製造方法において、前記接着層は、前記シートの接着面に形成する、という技術的手段を用いる。
請求項３に記載の発明では、請求項１に記載の半導体チップの製造方法において、前記接着層は、前記半導体基板の基板面に形成する、という技術的手段を用いる。
請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載の半導体チップの製造方法において、前記シートの接着面には、その厚さ方向に凹んだ凹部が形成されており、前記接着層は前記凹部に形成されている、という技術的手段を用いる。
請求項５に記載の発明では、請求項１ないし請求項４のいずれか１つに記載の半導体チップの製造方法において、前記シートの接着面には、前記基板面と前記シートの接着面とを接着したときに、前記接着層の端部が入り込んで、隣接する前記領域の間に設定されている前記分割予定ラインに達しないように形成されている凹部が前記接着面から厚さ方向に形成されている、という技術的手段を用いる。
請求項１に記載の発明によれば、基板面とシートとを接着する接着層が、基板面とシートの接着面との間に、シートの接着面に沿って線状の接着層が交差した格子形状に形成されており、かつ、線状の接着層と分割予定ラインとが線状に重なる部分が形成されていないため、分割予定ライン上に存在する接着層が少なくなるので、接着層が分割予定ライン近傍のシートの伸びを拘束することがなく、半導体基板を確実に半導体チップに分割でき、半導体チップの歩留まりを向上させることができる。また、シートを拡張するために必要な力が低減するため、接着層が引きちぎられ、接着層が剥離するおそれがない。更に、シートの拡張に伴って伸びた接着層の粉末が半導体基板の分割時に飛散し、半導体素子に付着するおそれが少ない。
つまり、半導体基板を分割して得られる半導体チップの歩留まりを向上させることができ、かつ、半導体基板分割時において接着層の粉末が半導体素子に付着しないようにすることができる。
また、レーザ光を照射して半導体基板に改質領域を形成する場合、分割予定ライン上に接着層が形成されていると、レーザ光の集光点が接着層内や接着面直上に合ったときに熱影響により接着層が変質してしまう。そのため、半導体基板の分割時に、変質した接着層の粉末が飛散し、半導体素子に付着しやすくなるという問題があった。
しかし、請求項１に記載の発明によれば、分割予定ラインに接着層が形成されている領域では半導体基板にレーザ光を照射しないため、分割予定ラインに照射されるレーザ光の熱影響により、接着層が変質することを防止することができ、半導体基板の分割時に、変質した接着層の粉末が飛散して半導体素子に付着するおそれがない。
請求項２に記載の発明によれば、接着層は、シートの接着面に形成するため、用意した半導体基板をシートに載置し、押圧するだけで簡単に接着することができる。
請求項３に記載の発明によれば、接着層は、半導体基板の基板面に形成するため、接着層を分割予定ラインに対して正確に位置決めして形成することができるので、位置ずれにより余分な接着層が分割予定ライン上に存在するおそれがない。
請求項４に記載の発明によれば、シートの接着面には、その厚さ方向に凹んだ凹部が形成されており、接着層は凹部に形成されているため、半導体基板とシートとを接着するときに、半導体基板でシートの接着面を押圧しても、接着層が凹部の外へ滲出し、半導体基板の面方向へ伸び、分割予定ラインに達するおそれがない。
これにより、接着層が分割予定ライン近傍のシートの伸びを拘束することがなく、半導体基板を確実に分割でき、半導体チップの歩留まりを向上させることができる。また、シートの拡張に伴って伸びた接着層の粉末が、半導体基板の分割時に飛散し、半導体素子に付着するおそれがない。
更に、接着層が凹部の外へ滲出しないため、接着層の端部の伸びを考慮する必要がないので、接着面積を大きく採ることができる。例えば、分割予定ラインの間隔まで採ることができる。
請求項５に記載の発明によれば、シートの接着面には、基板面とシートの接着面とを接着したときに、接着層の端部が入り込んで、隣接する前記領域の間に設定されている分割予定ラインに達しないように形成されている凹部が接着面から厚さ方向に形成されているため、半導体基板をシートに接着するときに、半導体基板でシートの接着面を押圧することにより接着層が半導体基板の面方向へ伸びても、その伸びた部分の端部は凹部に入り込み、伸びが吸収される。そのため、接着層は、凹部を越えて伸びることがないので、分割予定ラインに達することがない。
これにより、接着層が分割予定ライン近傍のシートの伸びを拘束することがなく、半導体基板を確実に分割でき、半導体チップの歩留まりを向上させることができる。また、シートの拡張に伴って伸びた接着層が、半導体基板の分割時に飛散し、半導体素子に付着するおそれがない。
［第１実施形態］
この発明に係る半導体基板およびシートの接着方法の第１実施形態について、図を参照して説明する。図１は、半導体基板の構成を示す説明図である。図１（Ａ）は、半導体基板の平面説明図であり、図１（Ｂ）は、図１（Ａ）の１Ａ−１Ａ矢視断面図である。図２は、この発明の半導体基板およびシートの接着方法に使用するシートの構成例を示す模式図である。図２（Ａ）は、半導体基板を接着するシート及びシートを保持するフレームの平面説明図であり、図２（Ｂ）は、半導体基板を接着した状態での図２（Ａ）の１Ｂ−１Ｂ矢視断面図である。図３は、半導体基板にレーザ光の照射を行う半導体チップの製造装置の説明図である。図４は、半導体基板の分割方法の説明図であり、図４（Ａ）は、半導体基板の分割前の状態の説明図であり、図４（Ｂ）は、半導体基板の分割後の状態の説明図である。
なお、いずれの図においても、説明のために一部を拡大して誇張して示している。
（半導体基板の構造）
図１（Ａ）に示すように、シリコンからなる薄板円盤形状の半導体基板２１を用意する。半導体基板２１の外周の一部には、結晶方位を示すオリエンテーションフラットＯＦが形成されている。半導体基板２１の基板面２１ａには、拡散工程等を経て形成された半導体素子２４が碁盤の目のように整列配置されている。
各半導体素子２４間の基板面２１ａには、半導体基板２１を厚さ方向に分割する予定のラインである分割予定ラインＤＬ１〜ＤＬ１４が、裏面２１ｂに向かって半導体基板２１の厚さ方向に設定されている。分割予定ラインＤＬ１〜ＤＬ７は、オリエンテーションフラットＯＦに略垂直方向に設けられ、それぞれが相互に平行になるように設定されている。分割予定ラインＤＬ８〜ＤＬ１４は、オリエンテーションフラットＯＦに略平行方向に設けられ、それぞれが相互に平行になるように設定されている。つまり、分割予定ラインＤＬ１〜ＤＬ７と分割予定ラインＤＬ８〜ＤＬ１４とは相互に垂直に交差している。
各半導体素子２４は、その周囲の４辺を分割予定ラインＤＬにより囲まれている。半導体基板２１は、分割予定ラインＤＬに沿って厚さ方向に分割され、半導体素子２４を有する複数の半導体チップ２２が得られる。
なお、以下の説明において、半導体基板２１から分割されておらず、本来、分割された後に半導体チップとなる部分についても半導体チップと呼ぶ。これらの半導体チップ２２は、ダイシング工程により分割予定ラインＤＬに沿って厚さ方向にそれぞれ分割された後、マウント工程、ボンディング工程、封入工程等といった各工程を経ることによってパッケージされたＩＣやＬＳＩとして完成する。
図１（Ｂ）に示すように、半導体基板２１の１Ａ−１Ａライン上には、６つの半導体チップ２２ａ〜２２ｆが形成されている。これらの半導体チップ２２ａ〜２２ｆを分割するために、７本の分割予定ラインＤＬ１〜ＤＬ７及び図１（Ｂ）では図示されていない分割予定ラインＤＬ１１、ＤＬ１２（図１（Ａ））が設定されており、分割予定ラインＤＬ１〜ＤＬ７、ＤＬ１１、ＤＬ１２には、分割の起点となる改質領域Ｋ（図３）が後述する方法により半導体基板２１の厚さ方向に形成される。
（シートの構成）
図２（Ａ）に示すように、半導体基板２１の基板面２１ａの裏面２１ｂ（図１（Ｂ））を接着するための延伸性を有する樹脂製のシート４１は、張力が負荷された状態でその外周部を円環状のフレーム４２により保持されている。
半導体基板２１の裏面２１ｂを接着する接着面４１ａには、半導体基板２１をシート４１の所定の位置に載置するための位置決めライン５１に接着したときに、分割予定ラインＤＬ１〜ＤＬ１４（図１（Ａ））に対応する仮想ラインＶＬ１〜ＶＬ１４と、仮想ラインＶＬ１〜ＶＬ１４によって囲まれた領域ＶＣとが設定されている。各領域ＶＣは、半導体基板２１の裏面２１ｂの分割予定ラインＤＬによって囲まれた各領域に対応している。この領域ＶＣ毎に、紫外線硬化型接着剤などの接着剤からなる接着層５２が形成されている。
接着層５２は、半導体基板２１の裏面２１ｂとシート４１の接着面４１ａとを接着したときに、隣接する領域ＶＣの間に設定されている仮想ラインＶＬに達しないように形成されている。
ここでは、接着層５２は、接着層５２の端部がその周囲の各仮想ラインＶＬから所定の距離だけ離れた略四角形状に形成されている。
半導体基板２１は、フレーム４２により保持されているシート４１の上方から、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに対して平行な状態に保ちながら下方に移送され、外周が位置決めライン５１に沿うようにシート４１の接着面４１ａに載置される。接着面４１ａには予め接着層５２が形成されているため、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに載置した後に半導体基板２１を押圧するだけで簡単に接着することができる。
接着層５２は、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに押圧する際に、面方向に伸びるが、隣接する領域ＶＣの間に設定されている仮想ラインＶＬに達しないように形成されている。
図２（Ｂ）に示すように、１Ｂ−１Ｂライン上に接着される半導体基板２１には、６つの半導体チップ２２ａ〜２２ｆが形成されている。各接着層５２は、半導体基板２１の裏面２１ｂとシート４１の接着面４１ａとを接着し、面方向に伸びても、それぞれ半導体チップ２２ａ〜２２ｆの底面よりも面積が小さく、分割予定ラインＤＬ１〜ＤＬ７に達しない。
つまり、接着層５２は、領域ＶＣより面積が小さく形成されており、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに押圧して接着する際に、十分な接着力が得られ、接着層５２が面方向に拡張されても仮想ラインＶＬに達しない大きさに形成されている。
換言すると、接着層５２の端部と仮想ラインＶＬとの距離は、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに押圧する際に面方向に伸びた接着層５２の端部が、仮想ラインＶＬに達しないように設定されている。なお、この条件を満たせば、接着層５２の形状は、円形など他の形状でもよく、略四角形状の周状に形成したり、小さな四角形を並べて配置する形状などにしてもよい。
（レーザ光の照射による改質領域の形成）
図３に示すように、半導体チップの製造装置１には、レーザ光Ｌを照射するレーザヘッド３１が設けられている。レーザヘッド３１は、レーザ光Ｌを集光する集光レンズ３２を備えており、レーザ光Ｌを所定の焦点距離で集光させることができる。ここでは、レーザ光Ｌの集光点Ｐが半導体基板２１の基板面２１ａから深さｄの箇所に形成されるように設定されている。
半導体基板２１内部に改質領域Ｋを形成するためには、まず、図１（Ａ）に示す分割予定ラインＤＬの１つを半導体基板検出用のレーザ光で走査し、レーザ光Ｌの照射範囲を設定する。ここでは、分割予定ラインＤＬ４に改質領域Ｋを形成する場合を説明する。
続いて、図３に示すように、レーザヘッド３１を分割予定ラインＤＬ４に沿って走査し（図中矢印Ｆ４方向）、レーザ光Ｌを基板面２１ａから照射することにより、レーザ光Ｌの集光点Ｐが走査された深さｄの経路に、多光子吸収による改質領域Ｋが適正に形成される。
多光子吸収とは、物質が複数個の同種もしくは異種の光子を吸収することをいう。その多光子吸収により、半導体基板Ｗの集光点Ｐおよびその近傍では、光学的損傷という現象が発生し、これにより熱ひずみが誘起され、その部分にクラックが発生し、そのクラックが集合した層、つまり改質領域Ｋが形成される。
ここで、レーザ光Ｌの集光点Ｐの深さｄを調整することにより、半導体基板２１の厚さの範囲内で任意の深さに任意の層数の改質領域Ｋを形成することができる。例えば、厚さが比較的厚い場合は、その厚さ方向へ集光点Ｐを移動させて、改質領域Ｋを分割予定ラインＤＬの厚さ方向に連続状、または複数箇所に形成することにより、半導体基板２１を確実に分割することができる。
他の分割予定ラインＤＬについても、分割予定ラインＤＬ４と同様に改質領域Ｋを形成する。
従来、レーザ光Ｌを照射して改質領域Ｋを形成する場合、分割予定ラインＤＬ４上に接着層５２が形成されていると、レーザ光Ｌの集光点Ｐが接着層５２内や半導体基板２１の裏面２１ｂ直近に合ったときに熱影響により接着層５２が変質してしまうことがあった。そのため、半導体基板２１の分割時に、変質した接着層５２の粉末が飛散し、半導体素子２４に付着するおそれがあった。
しかし、本実施形態によれば、分割予定ラインＤＬ４に沿って半導体基板２１の裏面２１ｂ近傍に改質領域Ｋを形成するためにレーザ光Ｌの焦点を合わせた場合でも、図２（Ｂ）に示すように、分割予定ラインＤＬ４上に接着層５２が存在しないため、変質した接着層５２が形成されることはない。
（半導体基板２１の分割）
続いて、半導体基板２１に応力を負荷することにより、改質領域Ｋを起点にして、基板厚さ方向にクラックを進展させて、半導体基板２１を分割予定ラインＤＬに沿って厚さ方向に分割する。
図４（Ａ）に示すように、図示しない移動手段により上下方向に移動する押圧装置４３の上方に、半導体基板２１をシート４１の上方に接着した状態でフレーム４２を図示しない固定手段にて固定する。押圧装置４３の上面は、半導体基板２１の裏面２１ｂとほぼ同じ大きさの平坦面に形成されている。
図４（Ｂ）に示すように、シート４１の裏側から半導体基板２１を押し上げるように押圧すると、押圧装置４３の上面は、シート４１を介して半導体基板２１の裏面２１ｂの全面と当接し、シート４１が面方向（図中矢印Ｆ５、Ｆ６方向）に引き伸ばされる。
そのため、分割予定ラインＤＬ１〜ＤＬ７及び分割予定ラインＤＬ１１、ＤＬ１２（図１（Ａ））に引張応力が作用し、改質領域Ｋ（図３）を起点にクラックが進展するので、半導体基板２１は、分割予定ラインＤＬ１〜ＤＬ７及び分割予定ラインＤＬ１１、ＤＬ１２で分割され、半導体チップ２２ａ〜２２ｆにそれぞれ分割される。
このように、接着層５２が分割予定ラインＤＬ近傍のシート４１の伸びを拘束することがないため、半導体基板２１を半導体チップ２２に分割するための応力を分割予定ラインＤＬに有効に負荷することができるので、半導体基板２１を確実に半導体チップ２２に分割することができ、半導体チップ２２の歩留まりが向上する。また、シート４１を拡張するために必要な力が低減するため、接着層５２が引きちぎられ、接着層５２が剥離するおそれがない。
更に、分割予定ラインＤＬ上に接着層５２が存在しないため、引き伸ばされた接着層５２の粉末が飛散して半導体素子２４に付着するおそれがない。
［第１実施形態の効果］
（１）半導体基板２１の裏面２１ｂとシート４１の接着面４１ａとを接着する接着層５２が、裏面２１ｂの分割予定ラインＤＬによって囲まれた領域、つまり、半導体チップ２２毎に、裏面２１ｂとシート４１の接着面４１ａとの間に形成されており、かつ、接着層５２は、裏面２１ｂとシート４１の接着面４１ａとを接着したときに、隣接する前記領域との間に設定されている分割予定ラインＤＬに達しないように形成されている。このため、半導体基板２１の基板面２１ａとシート４１の接着面４１ａとを接着した場合に、隣接する前記領域との間に設定されている分割予定ラインＤＬ上に接着層５２が存在しない。したがって、接着層５２が分割予定ラインＤＬ近傍のシート４１の伸びを拘束することがないので、半導体基板２１を確実に半導体チップ２２に分割でき、半導体チップ２２の歩留まりを向上させることができる。また、シート４１を拡張するために必要な力が低減するため、接着層５２が引きちぎられ、接着層５２が剥離するおそれがない。更に、接着層５２が分割予定ラインＤＬ上に存在しないため、シート４１の拡張に伴って伸びた接着層５２の粉末が半導体基板２１の分割時に飛散し、半導体素子２４に付着するおそれがない。
つまり、半導体基板２１を分割して得られる半導体チップ２２の歩留まりを向上させることができ、かつ、半導体基板２１分割時において接着層５２の粉末が半導体素子２４に付着しないようにすることができる半導体基板２１およびシート４１の接着方法を実現することができる。
（２）接着層５２は、シート４１の接着面４１ａに形成するため、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに載置した後に押圧するだけで簡単に接着することができる。
［第２実施形態］
この発明に係る半導体基板およびシートの接着方法の第２実施形態について、図を参照して説明する。図５は、第２実施形態に係る半導体基板およびシートの接着方法に使用するシートの構成例を示す模式図である。図６は、第２実施形態の変形例を示す説明図である。
なお、第１実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
（シートの構成）
図５に示すように、シート４１の接着面４１ａには、小さい円形の点状に形成された接着層５３が、仮想ラインＶＬ１〜ＶＬ１４に平行な直線上に等間隔で配置されている。また、接着層５３は、１個の領域ＶＣにつき４個の割合で、領域ＶＣの角部近傍に配置されている。つまり、接着層５３は、裏面２１ｂとシート４１の接着面４１ａとの間に点在して、半導体チップ２２を接着する面の４角近傍のみで接着するため、少ない量の接着層で効率よく接着することができる。また、半導体基板２１の分割時にチッピングの起きやすい半導体チップ２２の角部近傍を接着して拘束するため、チッピングを防止できる。
更に、接着層５３は、仮想ラインＶＬ上に配置されていないため、半導体基板２１の裏面２１ｂ（図１（Ｂ））をシ−ト４１の接着面４１ａに接着した時に分割予定ラインＤＬ（図１（Ａ））上に存在しないので、分割予定ラインＤＬ近傍のシート４１の伸びを拘束することがない。そのため、半導体基板２１を半導体チップ２２に分割するための応力を分割予定ラインＤＬに有効に負荷することができるので、半導体基板２１を確実に半導体チップ２２に分割することができ、半導体チップ２２の歩留まりが向上する。
更に、分割予定ラインＤＬ上に接着層５３が存在しないため、引き伸ばされた接着層５３の粉末が飛散して半導体素子２４に付着するおそれがない。
接着層５３の配置は、図５に示す配置に限定されるものではない。点状に形成された接着層５３が更に高密度になるように配置してもよい。
例えば、図６に示すように、領域ＶＣの１辺につき３列の接着層５３が交差するように配置してもよい。この構成では、接着層５３が高密度で配置されており、半導体基板２１の裏面２１ｂを接着する力が増大するため、シート４１の拡張により半導体基板２１を分割するための応力をより確実に分割予定ラインＤＬに負荷することができるので、半導体基板２１を確実に半導体チップ２２に分割することができる。
ここで、接着層５３の一部は分割予定ラインＤＬ上に存在するが、その量は接着層がシート４１の接着面４１ａの全面に形成されている場合に比べて少ないため、分割予定ラインＤＬ近傍のシート４１の伸びを拘束することがない。また、シート４１を拡張するために必要な力が低減するため、接着層５３が引きちぎられ、接着層５３が剥離するおそれがない。更に、半導体基板２１の分割時に、接着層５３の粉末が飛散して半導体素子２４に付着するおそれが少ない。更に、レーザ光Ｌの熱影響により接着層５３が変質し、その粉末が飛散しやすくなり、半導体素子２４に付着するおそれが少ない。
接着層５３は直線状に配置する必要はなく、同心円状に配置してもよいし、規則性なくランダムに分散させて配置してもよい。いずれの場合においても、接着層５３は、半導体基板２１の裏面２１ｂとシート４１の接着面４１ａとの間に点在しているため、分割予定ラインＤＬ上に存在する確率が低く、存在する量も少ないため、分割予定ラインＤＬ近傍のシート４１の伸びを拘束することがない。また、半導体基板２１の分割時に、接着層５３の粉末が飛散して半導体素子２４に付着するおそれが少ない。更に、レーザ光Ｌの熱影響により接着層５３が変質し、その粉末が飛散しやすくなり、半導体素子２４に付着するおそれが少ない。
［第２実施形態の効果］
（１）半導体基板２１の裏面２１ｂとシート４１の接着面４１ａとを接着する接着層５３が、裏面２１ｂとシート４１の接着面４１ａとの間に点在しているため、分割予定ラインＤＬ上に存在する接着層５３が少なくなるので、接着層５３が分割予定ラインＤＬ近傍のシート４１の伸びを拘束する影響はほとんどなく、半導体基板２１を確実に半導体チップ２２に分割でき、半導体チップ２２の歩留まりを向上させることができる。また、シート４１を拡張するために必要な力が低減するため、接着層５３が引きちぎられ、接着層５３が剥離するおそれがない。更に、シート４１の拡張に伴って伸びた接着層５３の粉末が、半導体基板２１の分割時に飛散し、半導体素子２４に付着するおそれが少ない。
つまり、半導体基板２１を分割して得られる半導体チップ２２の歩留まりを向上させることができ、かつ、半導体基板２１分割時において接着層５３の粉末が半導体素子２４に付着しないようにすることができる半導体基板２１およびシート４１の接着方法を実現することができる。
また、接着層５３は、裏面２１ｂとシート４１の接着面４１ａとの間に点在しているため、接着層５３を形成するための接着剤などの使用量を少なくすることができる。
（２）接着層５３は、シート４１の接着面４１ａに形成するため、半導体基板２１の裏面２１ｂをシート４１に載置した後に押圧するだけで簡単に接着することができる。
（３）接着層５３の一部が分割予定ラインＤＬ上に存在する場合でも、その量は接着層がシート４１の接着面４１ａの全面に形成されている場合に比べて少ないため、レーザ光Ｌの熱影響により接着層５３が変質する量は極めて小さく、その粉末が半導体素子２４に付着するおそれが少ない。
［第３実施形態］
（シートの構成）
この発明に係る半導体基板およびシートの接着方法の第３実施形態について、図を参照して説明する。図７は、第３実施形態に係る半導体基板およびシートの接着方法に使用するシートの構成例を示す模式図である。図７（Ａ）は、半導体基板を接着するシート及びシートを保持するフレームの平面説明図であり、図７（Ｂ）は、半導体基板を接着した状態での図７（Ａ）の仮想ラインＶＬ１２における断面を示す１Ｃ−１Ｃ矢視断面図である。
図８は、第３実施形態に係る半導体基板およびシートの接着方法を使用するときのレーザ光の照射方法を示す説明図である。図９は、第３実施形態の変形例を示す説明図である。
なお、第１実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。
図７（Ａ）に示すように、接着層５４は、シート４１の接着面４１ａに沿って、領域ＶＣの１辺の約１／５の幅を有する線状の接着層が各仮想ラインＶＬに平行に配置され、この線状の接着層が相互に直交した格子形状に形成されている。接着層５４は、格子の間隔が領域ＶＣの１辺の長さにほぼ等しく、格子の交点が領域ＶＣの中央部になるように配置されている。つまり、格子を形成する線状の接着層と分割予定ラインＤＬとが線状に重なる部分が形成されていない。
接着層５４は、各領域ＶＣ毎に見ると、領域ＶＣの接着面の中央から十字型に形成されているため、半導体基板２１を半導体チップ２２毎に均等に応力が負荷されるように強固に接着でき、半導体基板２１を半導体チップ２２に分割するための応力を分割予定ラインＤＬに確実に負荷することができる。そのため、半導体基板２１を確実に半導体チップ２２に分割することができる。
また、分割予定ラインＤＬ１２を例にとると、図７（Ｂ）に示すように、隣り合った分割予定ラインＤＬの中央部、例えば、分割予定ラインＤＬ１と分割予定ラインＤＬ２との間の中央部には、接着層５４が存在する。しかし、その量はシート４１全面で接着する場合に比べて少ないため、分割予定ラインＤＬ１２近傍のシート４１の伸びを拘束することがない。また、シート４１を拡張するために必要な力が低減するため、接着層５４が引きちぎられ、接着層５４が剥離するおそれがない。更に、半導体基板２１の分割時に接着層５４の粉末が飛散して半導体素子２４に付着するおそれが少ない。
更に、分割予定ラインＤＬ上に接着層５４が形成されている領域では、半導体基板２１にレーザ光Ｌを照射しない構成を使用することもできる。
図８に示すように、分割予定ラインＤＬ１２に沿ってレーザヘッド３１を走査し（図中矢印Ｆ７方向）、半導体基板２１にレーザ光Ｌを照射し、厚さ方向内部に前述の改質領域を形成する場合、接着層５４が存在する部分で、レーザ光Ｌの照射を停止する。つまり、（ａ）、（ｃ）に示すように、接着層５４が形成されていない領域では半導体基板２１にレーザ光Ｌを照射するが、（ｂ）に示すように、接着層５４が形成されている領域ではレーザ光Ｌの照射を停止する。これにより、レーザ光Ｌの熱影響により、接着層５４が変質することを完全に防止することができ、半導体基板２１の分割時に変質した接着層５４の粉末が飛散して半導体素子２４に付着するおそれがない。
本実施形態は、図７に例示したものに限定されるものではない。例えば、格子の間隔を狭くしてもよいし、接着層５４の幅も任意である。接着層５４は仮想ラインＶＬに平行でなくてもよいし、線状の接着層が相互に直交しなくてもよい。
更に、図９に示すように、接着層５４と、第２実施形態に示した接着層５３とを組み合わせて配置してもよい。この構成を使用すると、チッピングを生じやすい半導体チップ２２の角部にも有効に応力を負荷できるので、より確実に半導体基板２１を分割することができる。
［第３実施形態の効果］
（１）半導体基板２１の裏面２１ｂとシート４１の接着面４１ａとを接着する接着層５４が、裏面２１ｂとシート４１の接着面４１ａとの間に、シート４１の接着面４１ａに沿って線状の接着層が交差した格子形状に形成されており、かつ、線状の接着層と分割予定ラインＤＬとが線状に重なる部分が形成されていないため、分割予定ラインＤＬ上に存在する接着層５４を少なくすることができる。そのため、接着層５４が分割予定ラインＤＬ近傍のシート４１の伸びを拘束する影響はほとんどないので、半導体基板２１を確実に半導体チップ２２に分割でき、半導体チップ２２の歩留まりを向上させることができる。また、シート４１を拡張するために必要な力が低減するため、接着層５４が引きちぎられ、接着層５４が剥離するおそれがない。更に、シート４１の拡張に伴って伸びた接着層５４の粉末が、半導体基板２１の分割時に飛散し、半導体素子２４に付着するおそれが少ない。
つまり、半導体基板２１を分割して得られる半導体チップ２２の歩留まりを向上させることができ、かつ、半導体基板２１分割時において接着層５４の粉末が半導体素子２４に付着しないようにすることができる半導体基板２１およびシート４１の接着方法を実現することができる。
（２）接着層５４は、シート４１の接着面４１ａに形成するため、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに載置し押圧するだけで簡単に接着することができる。
（３）分割予定ラインＤＬに接着層５４が形成されている領域の量は、接着層がシート４１の接着面４１ａの全面に形成されている場合に比べて少ないため、レーザ光Ｌの熱影響により接着層５４が変質する量は極めて小さく、半導体基板２１の分割時に、変質した接着層５４の粉末が飛散して半導体素子２４に付着するおそれが少ない。
（４）分割予定ラインＤＬに接着層５４が形成されている領域では、半導体基板２１にレーザ光Ｌを照射しない構成を使用した場合、分割予定ラインＤＬに照射されるレーザ光Ｌの熱影響により、接着層５４が変質することを防止することができるため、半導体基板２１の分割時に、変質した接着層５４の粉末が飛散して半導体素子２４に付着するおそれがない。
［その他の実施形態］
（１）シート４１の接着面４１ａにその厚さ方向に凹んだ凹部を形成し、その凹部に第１実施形態の接着層５２を、あるいは、第２実施形態の接着層５３、あるいは、第３実施形態の接着層５４を形成してもよい。例えば、図１０に示すように、シート４１の接着面４１ａに第１実施形態の接着層５２の形状に対応した凹部４１ｂを形成する。凹部４１ｂは、第１実施形態の接着層５２に対応した位置に略四角形状でその厚さ方向に凹んでおり、その凹部の容積は、接着層５２の量より大きくなるように形成されている。この凹部４１ｂに第１実施形態の接着層５２を形成すると、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに接着するときに、接着層５２が凹部４１ｂの外へ滲出し、半導体基板２１の面方向へ伸び、分割予定ラインＤＬ３、ＤＬ４に達するおそれがない。
これにより、接着層５２が分割予定ラインＤＬ３、ＤＬ４近傍のシート４１の伸びを拘束することがないため、半導体基板２１を半導体チップ２２に確実に分割でき、半導体チップ２２の歩留まりを向上させることができる。また、シート４１の拡張に伴って伸びた接着層５２の粉末が、半導体基板２１の分割時に飛散し、半導体素子２４に付着するおそれがない。
更に、接着層５２が凹部４１ｂの外へ滲出しないため、接着層５２の端部の伸びを考慮する必要がないので、接着面積を大きく採ることができる。例えば、分割予定ラインＤＬの間隔まで採ることができる。
また、図１０に示す構成以外に、点状に形成された接着層５３や格子状に形成された接着層５４と同形状に凹部４１ｂを形成し、その内部に接着層５３、または接着層５４を形成してもよい。
（２）シート４１の接着面４１ａに、その厚さ方向に凹んだ凹部を形成し、裏面２１ｂとシート４１の接着面４１ａとを接着したときに、接着層５２の端部が凹部に入り込んで、分割予定ラインＤＬに達しないようにしてもよい。例えば、図１１に示すように、第１実施形態の接着層５２に沿って接着層５２の端部を囲む位置に凹部４１ｃを形成する。凹部４１ｃは、第１実施形態の接着層５２の端部を囲んで溝状に形成されており、その容積は押圧時に伸びる接着層５２の量より大きくなるように形成されている。この凹部４１ｃに第１実施形態の接着層５２を形成すると、半導体基板２１の裏面２１ｂをシート４１の接着面４１ａに接着するときに、接着層５２が半導体基板２１の面方向に伸びても、伸びた端部は凹部４１ｃの内部に入り込み、伸びが吸収されるので、分割予定ラインＤＬ３、ＤＬ４に達するおそれがない。
これにより、接着層５２が分割予定ラインＤＬ３、ＤＬ４近傍のシートの伸びを拘束することがないため、半導体基板２１を半導体チップ２２に確実に分割でき、半導体チップ２２の歩留まりを向上させることができる。また、シート４１の拡張に伴って伸びた接着層５２の粉末が、半導体基板２１の分割時に飛散し、半導体素子２４に付着するおそれがない。
また、凹部４１ｃの端部が、接着層５２の端部と分割予定ラインＤＬとの間に配置されるように形成してもよい。
更に、図１１に示す構成以外に、点状に形成された接着層５３の外縁部に同心円状に凹部を形成してもよく、格子状に形成された接着層５４の外縁部に沿って凹部を形成してもよい。
（３）接着層５２、５３、５４は、半導体基板２１の裏面２１ｂに形成してもよい。この構成を使用すると、接着層５２、５３、５４を分割予定ラインＤＬに対して正確に位置決めして形成することができるので、位置ずれにより余分な接着層５２、５３、５４が分割予定ラインＤＬ上に存在するおそれがない。
（４）接着層５２、５３、５４は、両面テープ等の接着可能なテープで形成してもよい。テープは接着剤よりも押圧したときの伸びが少ないため、接着層５２、５３、５４を接着剤で形成する場合に比べて、寸法精度を高くすることができるため、接着層５２、５３、５４の位置ずれにより余分な接着層５２、５３、５４が分割予定ラインＤＬ上に存在するおそれがない。
（５）接着層５２、５３、５４は、半導体基板２１をシート４１の所定の位置に載置するための位置決めライン５１の内側の領域だけでなく、シート４１の全面に形成することができる。例えば、図１２に示すように、接着層５３をシート４１の全面に形成することができる。
この構成を使用すると、外周Ｐを有する半導体基板２１と、外周Ｐと異なる外周Ｑを有する半導体基板２１とを、同じ構成のシート４１により接着することができる。つまり、同じ構成のシート４１により外周寸法の異なる半導体基板２１を接着することができ、半導体基板２１の寸法に合わせて接着層５３が形成された専用のシート４１を個別に用意する必要がない。
また、半導体基板２１はシート４１の中央部に接着する必要はなく、接着層５３に対して分割予定ラインＤＬを正確に位置決めして半導体基板２１を接着すれば、シート４１への接着位置は任意である。これにより、１枚のシート４１に複数枚の半導体基板２１を接着することもでき、１回の分割操作によりそれぞれ半導体チップに分割することもできる。
同様に、接着層５２、接着層５４もシート４１の全面に形成することができ、上述の効果を奏することができる。
（６）半導体基板２１には、シリコンのみで構成された半導体基板を用いたが、本発明の適用はこれに限られることはなく、例えば、酸化シリコンからなる酸化膜を半導体基板２１の基板面２１ａに形成したものやＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のウェハについて適用することも可能である。
更に、本発明は、ＧａＡｓ、ＳｉＣなどの化合物半導体からなる半導体基板やウェハ状に形成されたセラミックス基板について適用することができる。
［各請求項と実施形態との対応関係］
裏面２１ｂが各請求項に記載の一方の基板面に、基板面２１ａが各請求項に記載の他方の基板面にそれぞれ対応する。
半導体基板の構成を示す平面説明図である。図１（Ａ）は、半導体基板の平面説明図であり、図１（Ｂ）は、図１（Ａ）の１Ａ−１Ａ矢視断面図である。 この発明の半導体基板およびシートの接着方法に使用するシートの構成例を示す模式図である。図２（Ａ）は、半導体基板を接着するシート及びシートを保持するフレームの平面説明図であり、図２（Ｂ）は、半導体基板を接着した状態での図２（Ａ）の１Ｂ−１Ｂ矢視断面図である。 半導体基板にレーザ光の照射を行う半導体チップの製造装置の説明図である。 半導体基板の分割方法の説明図であり、図４（Ａ）は、半導体基板の分割前の状態の説明図であり、図４（Ｂ）は、半導体基板の分割後の状態の説明図である。 第２実施形態に係る半導体基板およびシートの接着方法に使用するシートの構成例を示す模式図である。 第２実施形態の変形例を示す説明図である。 第３実施形態に係る半導体基板およびシートの接着方法に使用するシートの構成例を示す模式図である。図７（Ａ）は、半導体基板を接着するシート及びシートを保持するフレームの平面説明図であり、図７（Ｂ）は、半導体基板を接着した状態での図７（Ａ）の仮想ラインＶＬ１２における断面を示す１Ｃ−１Ｃ矢視断面図である。 第３実施形態に係る半導体基板およびシートの接着方法に使用するときのレーザ光の照射方法を示す説明図である。 第３実施形態の変形例を示す説明図である。 シートの接着面にその厚さ方向に凹んだ凹部を形成し、その凹部に接着層を形成する構成の説明図である。 シートの接着面に、その厚さ方向に凹んだ凹部を形成し、裏面とシートの接着面とを接着したときに、接着層の端部が凹部に入り込んで、分割予定ラインに達しないように接着層の端部に沿って形成する構成の説明図である。 シート全面に接着層が形成された構成の説明図である。 図１３（Ａ）は、半導体基板がシートに接着され、シートの外周部がフレームに保持されている状態の説明図であり、図１３（Ｂ）は、押圧装置により半導体基板を半導体チップに分割する工程の説明図である。
符号の説明
２１ 半導体基板
２１ａ 基板面（他方の基板面）
２１ｂ 裏面（一方の基板面）
２２、２２ａ〜２２ｆ 半導体チップ
２４ 半導体素子
３１ レーザヘッド
４１ シート
４１ｂ、４１ｃ 凹部
４２ フレーム
５２、５３、５４ 接着層
ＤＬ、ＤＬ１〜ＤＬ１４ 分割予定ライン
Ｋ 改質領域
Ｌ レーザ光
Ｍ 押圧装置
Ｐ 集光点
ＶＣ 領域
ＶＬ、ＶＬ１〜ＶＬ１４ 仮想ライン

Claims (5)

  1. 半導体チップを得るための分割予定ラインに沿って厚さ方向に分割可能な状態になっており、一方の基板面にシートの接着面が接着された半導体基板を用意し、
    前記半導体基板をその厚さ方向に分割するための分割予定ラインに沿ってレーザ光を照射するレーザヘッドを前記半導体基板の他方の基板面に対して相対移動させながら、前記半導体基板の内部に集光点が合うように前記基板面からレーザ光を照射し、前記集光点に多光子吸収による改質領域を形成し、
    前記改質領域が形成された前記半導体基板を、前記シートを拡張することにより、前記改質領域を起点にして、前記分割予定ラインに沿って厚さ方向に分割して半導体チップを得る半導体チップの製造方法において、
    前記基板面と前記シートの接着面とを接着する接着層が、前記基板面と前記シートの接着面との間に、前記シートの接着面に沿って線状の接着層が交差した格子形状に形成されており、かつ、前記線状の接着層と前記分割予定ラインとが線状に重なる部分が形成されておらず、
    前記線状の接着層と前記分割予定ラインとが交わる部分であり、前記分割予定ラインに前記接着層が形成されている領域では、前記半導体基板に前記レーザ光を照射しないことを特徴とする半導体チップの製造方法。
  2. 前記接着層は、前記シートの接着面に形成することを特徴とする請求項１に記載の半導体チップの製造方法。
  3. 前記接着層は、前記半導体基板の基板面に形成することを特徴とする請求項１に記載の半導体チップの製造方法。
  4. 前記シートの接着面には、その厚さ方向に凹んだ凹部が形成されており、前記接着層は前記凹部に形成されていることを特徴とする請求項１ないし請求項３のいずれか１つに記載の半導体チップの製造方法。
  5. 前記シートの接着面には、前記基板面と前記シートの接着面とを接着したときに、前記接着層の端部が入り込んで、隣接する前記領域の間に設定されている前記分割予定ラインに達しないように形成されている凹部が前記接着面から厚さ方向に形成されていることを特徴とする請求項１ないし請求項４のいずれか１つに記載の半導体チップの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5023664B2 (ja) * 2006-03-16 2012-09-12 日立化成工業株式会社 半導体装置の製造方法
JP5423563B2 (ja) * 2010-04-23 2014-02-19 デクセリアルズ株式会社 半導体チップの製造方法
JP2014033177A (ja) * 2012-07-12 2014-02-20 Denso Corp 半導体装置の製造方法
JP5720748B2 (ja) * 2013-09-19 2015-05-20 デクセリアルズ株式会社 半導体チップの製造方法
WO2015098595A1 (ja) * 2013-12-27 2015-07-02 旭硝子株式会社 脆性板の加工方法、および脆性板の加工装置
JP6306362B2 (ja) * 2014-02-13 2018-04-04 リンテック株式会社 伸長可能シートおよび積層チップの製造方法
WO2020186080A1 (en) * 2019-03-12 2020-09-17 The Regents Of The University Of California Method for removing a bar of one or more devices using supporting plates
DE102019211540A1 (de) * 2019-08-01 2021-02-04 Disco Corporation Verfahren zum bearbeiten eines substrats

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03169045A (ja) * 1989-11-28 1991-07-22 Nec Corp ダイシング用粘着テープ
JPH05179211A (ja) 1991-12-30 1993-07-20 Nitto Denko Corp ダイシング・ダイボンドフイルム
JP3496347B2 (ja) * 1995-07-13 2004-02-09 株式会社デンソー 半導体装置及びその製造方法
JP4659300B2 (ja) * 2000-09-13 2011-03-30 浜松ホトニクス株式会社 レーザ加工方法及び半導体チップの製造方法
US6896760B1 (en) * 2002-01-16 2005-05-24 Micron Technology, Inc. Fabrication of stacked microelectronic devices
JP2003218191A (ja) 2002-01-18 2003-07-31 Fujitsu Ltd 保護テープ及びその剥離方法
TWI326626B (en) 2002-03-12 2010-07-01 Hamamatsu Photonics Kk Laser processing method
WO2003076119A1 (en) 2002-03-12 2003-09-18 Hamamatsu Photonics K.K. Method of cutting processed object
TWI520269B (zh) 2002-12-03 2016-02-01 Hamamatsu Photonics Kk Cutting method of semiconductor substrate
JP4666887B2 (ja) * 2003-03-03 2011-04-06 日立化成工業株式会社 接着シート及び接着剤つき半導体チップの製造方法
JP2004349456A (ja) 2003-05-22 2004-12-09 Tokyo Seimitsu Co Ltd エキスパンド治具
JP2005255909A (ja) * 2004-03-12 2005-09-22 Hitachi Chem Co Ltd 接着シート及びそれを用いた半導体装置の製造方法、並びに半導体装置
US20050224959A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Die with discrete spacers and die spacing method
JP4901117B2 (ja) * 2005-03-04 2012-03-21 株式会社東芝 半導体発光素子及び半導体発光素子の製造方法
US7169248B1 (en) * 2005-07-19 2007-01-30 Micron Technology, Inc. Methods for releasably attaching support members to microfeature workpieces and microfeature assemblies formed using such methods

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