JP4546416B2 - 画像信号受信装置 - Google Patents

Description

本発明は、複数の信号受信ブロックを備える信号受信装置に関するものである。

ＬＶＤＳ（Low VoltageDifferential Signaling）、ＴＭＤＳ（Transition Standards Differential Signaling）等、複数のデータラインによりシリアルデータ伝送を行なう装置がある。ところで、フラットパネルディスプレイなどのビデオ信号用表示装置の高解像度・高階調化に伴い、データ伝送量が増大している。この伝送量の増大に対応するため、画像信号を奇数ピクセルと偶数ピクセルに分け、ＬＶＤＳまたはＴＭＤＳ用ＩＣ、コネクタ、ケーブルを２リンク分使用するデュアルリンク伝送装置が知られている。このデュアルリンク伝送装置における受信装置は、奇数ピクセル画像信号および第１のクロックを受信する第１の信号受信ブロックと偶数ピクセル画像信号および第２のクロックを受信する第２の信号受信ブロックとを備えている。第１の信号受信ブロックは、ＰＬＬ回路（Phase Locked Loop）またはＤＬＬ回路（Delay Locked Loop）を備えており、奇数ピクセル画像信号をデシリアライズするための第１の内部クロック群を第１のクロックから再生する。同様に、第２の信号受信ブロックは、ＰＬＬ回路またはＤＬＬ回路を備えており、偶数ピクセル画像信号をデシリアライズするための第２の内部クロック群を第２のクロックから再生する。

非特許文献１には、ＰＬＬ回路をそれぞれ備えた二つの信号受信ブロックを備えるデュアルリンク信号受信装置が記載されている。
カタログ、ANA3441/ANA3451:DualPixel (48bit) combo-LVDS Tx/Rx Chipset、anapass, Inc、[online]、[2005年12月16日検索]、インターネット<URL:http://www.anapass.com/products_002_1_5.php>

ところで、デュアルリンク伝送装置において、一方のリンクと他方のリンクとは異なる回路および伝送線路を経由するため、受信装置側においてスキュー（位相差）が発生する可能性がある。そのために、奇数ピクセル画像信号と偶数ピクセル画像信号と、それぞれをシリアライズするために用いた第１のクロックと第２のクロックと（サイクル数は同一）を、それぞれ組で伝送し、第１の信号受信ブロック、第２の信号受信ブロックにおいて各々に設けられたＰＬＬ回路によって第１の内部クロック群、及び第２の内部クロック群を再生している。

しかしながら、このデュアルリンク信号受信装置では、第１の信号受信ブロックと第２の信号受信ブロックとの各々が独立にＰＬＬ回路を備えているので、小型化および低消費電力化が困難であった。

そこで、本発明は、小型化および低消費電力化が可能な画像信号受信装置を提供することを目的としている。

本発明の画像信号受信装置は、ビデオ信号用表示装置においてそれぞれ異なる伝送線路を含むＮ個のリンク（Ｎは２以上の整数）を経由して伝送された信号をそれぞれ受信するＮ個の信号受信ブロックを備え、画像信号であるＮ×Ｌ個のシリアル信号（Lは１以上の整数）とサイクル数がそれぞれ等しいＮ個のクロックとをそれぞれ組で受信する、画像信号受信装置である。Ｎ個の信号受信ブロックのうちの第ｎの信号受信ブロック（ｎは１以上Ｎ以下の整数）は、Ｎ組のシリアル信号のうちの第ｎ組のシリアル信号とＮ個のクロックのうちの第ｎのクロックとを組で受信する。Ｎ個の信号受信ブロックのうちの何れか１つの第１の信号受信ブロックは、（ａ）Ｎ個のクロックのうちの何れか１つの第１のクロックと第１の位相遅延回路から出力される第１の内部クロック群に属する所定の第１の内部クロックとの位相差を表す位相差信号を生成する位相差検出回路と、（ｂ）位相差検出回路から出力された位相差信号に応じて第１のクロックの位相をＴ／Ｍサイクル（Ｍは２以上の整数、Ｔは１以上Ｍ以下の整数）ずつ遅延させた第１の内部クロック群を生成する第１の位相遅延回路と、（ｃ）第１の位相遅延回路から出力された第１の内部クロック群に基づいて第１組のシリアル信号をパラレル信号へ変換するシリアル−パラレル変換回路とを有している。Ｎ個の信号受信ブロックのうちの他の第ｎの信号受信ブロックは、（ａ）第１の信号受信ブロックにおける位相差検出回路から出力された位相差信号に応じて、Ｎ個のクロックのうちの他の第ｎのクロックの位相をＴ／Ｍサイクルずつ遅延させた第ｎの内部クロック群を生成する第ｎの位相遅延回路と、（ｂ）第ｎの位相遅延回路から出力された第ｎの内部クロック群に基づいて第ｎ組のシリアル信号をパラレル信号へ変換するシリアル−パラレル変換回路とを有している。

この画像信号受信装置によれば、Ｎ個の信号受信ブロックのうちの第１の信号受信ブロックが、位相差検出回路と位相遅延回路とから構成されるＤＬＬ回路を有しており、Ｎ個の信号受信ブロックにおける他の（Ｎ−１）個の信号受信ブロックのうちの少なくとも１つは、ＤＬＬ回路における位相差検出回路を有していないので、ＤＬＬ回路における位相差検出回路を少なくとも１つ分削減することができる。

Ｎ個の信号受信ブロックにおける第ｎの信号受信ブロックでは、第ｎの位相遅延回路によって、第ｎの内部クロック群が第１の信号受信ブロックにおける位相差検出回路から出力された位相差信号に応じて第ｎのクロックの位相をＴ／Ｍサイクルずつ遅延させて生成される。第ｎのクロックは第１のクロックとサイクル数が等しいので、第１の信号受信ブロックにおける位相差検出回路から出力された位相差信号に応じて第ｎの信号受信ブロックのシリアル−パラレル変換回路における適切なタイミングの第ｎの内部クロック群を生成することができる。第ｎの信号受信ブロックのシリアル−パラレル変換回路は、この第ｎの内部クロック群を用いて、第ｎ組のシリアル信号を確実にパラレル信号に変換することができる。

このように、この画像信号受信装置によれば、ＤＬＬ回路における位相差検出回路を少なくとも１つ分削減することができるので、回路の小型化および低消費電力化が可能である。

上記した位相差検出回路は、（ａ）第１のクロックと第１の内部クロック群に属する所定の第１の内部クロックとの位相差に応じたパルス幅を有する位相比較信号を生成する位相比較器と、（ｂ）位相比較器から出力された位相比較信号のパルス幅に応じた電流信号を発生するためのチャージポンプと、（ｃ）チャージポンプからの電流信号に応じた電圧値を有する位相差信号を発生するローパスフィルタとを有するアナログ回路であることが好ましい。

この構成によれば、ＤＬＬ回路における位相比較器、チャージポンプおよびローパスフィルタをそれぞれ少なくとも１個分削減することができるので、回路の小型化および低消費電力化が可能である。一般に、ローパスフィルタは広い専有面積を必要とする容量素子を含んでいるので、この構成によれば、特に、ローパスフィルタを削減することによる回路の小型化の効果が大きい。

また、上記した位相差検出回路は、（ａ）第１のクロックと第１の内部クロック群に属する所定の第１の内部クロックとの位相差に応じたパルス幅を有する位相比較信号を生成する位相比較器と、（ｂ）位相比較器から出力される位相比較信号のパルス幅に応じた値を有するディジタル信号を生成するカウンタと、（ｃ）カウンタから出力されるディジタル信号を位相差信号として、第１のクロックのサイクル数のＡ倍（Ａは１以上の整数）の時間間隔ごとに出力するイネーブル回路とを有するディジタル回路であってもよい。

この構成によれば、ＤＬＬ回路における位相比較器、カウンタおよびイネーブル回路をそれぞれ少なくとも１個分削減することができるので、回路の小型化および低消費電力化が可能である。一般に、ＤＬＬ回路のカウンタは、高精度化への要求に対応するためにビット数が多く、広い専有面積を必要としているが、この構成によれば、特に、カウンタを削減することによる回路の小型化および低消費電力化の効果が大きい。

本発明によれば、小型化および低消費電力化が可能な画像信号受信装置が提供される。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。

［第１の実施形態］
図１は、第１の実施形態の信号伝送システムを示す回路図である。図１に示す信号伝送システム１は、信号送信装置１０と本発明の第１の実施形態に係る信号受信装置２０とから構成されており、ＬＶＤＳ（Low Voltage Differential Signalling）方式によるデュアルピクセル画像信号を伝送するためのデュアルリンク信号伝送システムである。

信号送信装置１０は、ＰＬＬ回路（PhaseLocked Loop）１１、パラレル−シリアル変換回路１２ａ，１２ｂおよびＬＶＤＳバッファ１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈを備えている。

ＰＬＬ回路１１の入力端子には、外部から入力される画像信号のうちの何れか一つの画像信号、または外部から入力されるマスタークロックが入力される。ＰＬＬ回路１１は、この画像信号またはマスタークロックに同期し、パラレル−シリアル変換に用いるための内部クロックを生成する。ＰＬＬ回路１１の出力端子は、パラレル−シリアル変換回路１２ａのクロック端子、パラレル−シリアル変換回路１２ｂのクロック端子、ＬＶＤＳバッファ１３ｄの入力端子およびＬＶＤＳバッファ１３ｈの入力端子に接続されている。

パラレル−シリアル変換回路１２ａの複数の入力端子には、それぞれ、外部から入力される画像信号のうちの奇数ピクセル画像信号が入力される。パラレル−シリアル変換回路１２ａは、クロック端子に入力されるＰＬＬ回路１１からのクロックに基づいて、複数本のパラレル信号から成る奇数ピクセル画像信号をパラレル−シリアル変換し、３本のシリアル奇数ピクセル画像信号を生成する。シリアル奇数ピクセル画像信号は、各々の差動対においてクロック１サイクル中に７ビットの信号を有する。パラレル−シリアル変換回路１２ａの３つの出力端子は、それぞれ、ＬＶＤＳバッファ１３ａの入力端子、ＬＶＤＳバッファ１３ｂの入力端子およびＬＶＤＳバッファ１３ｃの入力端子に接続されている。

同様に、パラレル−シリアル変換回路１２ｂの複数の入力端子には、それぞれ、外部から入力される偶数ピクセル画像信号が入力される。パラレル−シリアル変換回路１２ｂは、クロック端子に入力されるＰＬＬ回路１１からのクロックに基づいて、複数本のパラレル信号から成る偶数ピクセル画像信号をパラレル−シリアル変換し、３本のシリアル偶数ピクセル画像信号を生成する。シリアル偶数ピクセル画像信号は、各々の差動対においてクロック１サイクル中に７ビットの信号を有する。パラレル−シリアル変換回路１２ｂの３つの出力端子は、それぞれ、ＬＶＤＳバッファ１３ｅの入力端子、ＬＶＤＳバッファ１３ｆの入力端子およびＬＶＤＳバッファ１３ｇの入力端子に接続されている。

ＬＶＤＳバッファ１３ａ，１３ｂ，１３ｃは、それぞれ、入力端子に入力されるパラレル−シリアル変換回路１２ａからのシリアル奇数ピクセル画像信号をシングル−差動変換し、差動のシリアル奇数ピクセル画像信号を生成する。同様に、ＬＶＤＳバッファ１３ｅ，１３ｆ，１３ｇは、それぞれ、入力端子に入力されるパラレル−シリアル変換回路１２ｂからのシリアル偶数ピクセル画像信号をシングル−差動変換し、差動のシングル偶数ピクセル画像信号を生成する。また、ＬＶＤＳバッファ１３ｄ，１３ｈは、それぞれ、入力端子に入力されるＰＬＬ回路１１からのクロックをシングル−差動変換し、差動のクロックを生成する。

このように、信号送信装置１０は、奇数ピクセル画像信号を伝送する３つの差動対からなるシリアルライン群とＬＶＤＳバッファ１３ｄから出力される１つの差動対からなるクロックラインとを第１のリンクとし、偶数ピクセル画像信号を伝送する３つの差動対からなるシリアルライン群とＬＶＤＳバッファ１３ｈから出力される１つの差動対からなるクロックラインとを第２のリンクとして、デュアルピクセル画像信号を送信する。

ここで、信号送信装置１０が送信する、第１のリンクのクロック（第１のクロック）と第２のリンクのクロック（第２のクロック）とは、それぞれＰＬＬ回路１１の共通の出力信号をそれぞれ差動変換した信号であるからサイクル数が等しい。なお、上記のような信号送信装置１０の構成に限らず、本発明に係る信号受信装置が接続される複数のリンクは、それぞれサイクル数が等しいクロックを伝送する。この関係を第１のリンクを伝送させるシリアル信号と第２のリンクを伝送させるシリアル信号とから見ると、奇数ピクセル画像信号と偶数ピクセル画像信号とは、１つの画像を構成する画素情報をピクセルごとに交互に振り分けたものであるため、両者の情報量は等しく、シリアル奇数ピクセル画像信号とシリアル偶数ピクセル画像信号とは、各々共通のデータビット数を３つの差動対で送信するので、サイクル数は等しいものとなる。このようなシリアル信号をそれぞれデシリアライズするために用いる内部クロックを生成するために、それぞれのリンクにおいて、サイクル数が等しいクロックを伝送させている。

本発明の第１の実施形態に係る信号受信装置２０は、２個の信号受信ブロック２１，２２を備えている。第１の信号受信ブロック２１は、信号送信装置１０から送信される第１のリンクの３つの差動対のシリアル奇数ピクセル画像信号とＬＶＤＳバッファ１３ｄから出力される１つの差動対の第１のクロックとを受信する。また、第２の信号受信ブロック２２は、信号送信装置１０から送信される第２のリンクの３つの差動対のシリアル偶数ピクセル画像信号とＬＶＤＳバッファ１３ｈから出力される１つの差動対の第２のクロックとを受信する。

第１の信号受信ブロック２１は、ＬＶＤＳバッファ２３ａ，２３ｂ，２３ｃ，２３ｄ、シリアル−パラレル変換回路２４およびＤＬＬ回路（Delay Locked Loop）３０を備えている。

ＬＶＤＳバッファ２３ａの一対の入力端子には信号送信装置１０におけるＬＶＤＳバッファ１３ａから出力されるシリアル奇数ピクセル画像信号の一差動信号対が入力され、ＬＶＤＳバッファ２３ｂの一対の入力端子にはＬＶＤＳバッファ１３ｂから出力されるシリアル奇数ピクセル画像信号の一差動信号対が入力され、ＬＶＤＳバッファ２３ｃの一対の入力端子にはＬＶＤＳバッファ１３ｃから出力されるシリアル奇数ピクセル画像信号の一差動信号対が入力される。また、ＬＶＤＳバッファ２３ｄの一対の入力端子にはＬＶＤＳバッファ１３ｄから出力される差動の第１のクロックが入力される。

ＬＶＤＳバッファ２３ａ，２３ｂ，２３ｃは、それぞれ、入力端子に入力されるシリアル奇数ピクセル画像信号を構成する差動信号をそれぞれ差動−シングル変換し、シリアル奇数ピクセル画像信号を再生する。ＬＶＤＳバッファ２３ａの出力端子、ＬＶＤＳバッファ２３ｂの出力端子およびＬＶＤＳバッファ２３ｃの出力端子は、それぞれ、シリアル−パラレル変換回路２４の入力端子に接続されている。

また、ＬＶＤＳバッファ２３ｄは、入力端子に入力される差動の第１のクロックを差動−シングル変換する。ＬＶＤＳバッファ２３ｄの出力端子は、ＤＬＬ回路３０の入力端子３０ａに接続されている。

ＤＬＬ回路３０は、入力端子３０ａに入力される第１のクロックと第１の内部クロック群に属する所定の第１の内部クロックとの位相差を表す位相差信号を生成する。本実施形態では、第１の内部クロック群のうち、第１のクロックを最も遅延させた信号と第１のクロックとの位相差を比較して位相差信号を生成している。また、ＤＬＬ回路３０は、この位相差信号に基づいて、第１のクロックの位相を１／１４サイクルずつ遅延させた位相を有する１４個の第１の内部クロックを生成し、そのうちの１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延させた位相を有する７つの第１の内部クロックを第１の出力端子３０ｂへ出力する。また、ＤＬＬ回路３０は、位相差信号を第２の出力端子３０ｃへ出力する。ＤＬＬ回路３０の詳細は後述する。ＤＬＬ回路３０の第１の出力端子３０ｂはシリアル−パラレル変換回路２４のクロック端子に接続されており、ＤＬＬ回路３０の第２の出力端子３０ｃは第２の信号受信ブロック２２に接続されている。

シリアル−パラレル変換回路２４は、クロック端子に入力される７相の第１の内部クロックに基づいて、３対の差動信号からなるシリアル奇数ピクセル画像信号をシリアル−パラレル変換し、奇数ピクセル画像信号を再生する。

一方、第２の信号受信ブロック２２は、ＬＶＤＳバッファ２５ａ，２５ｂ，２５ｃ，２５ｄ、シリアル−パラレル変換回路２６および位相遅延回路４０を備えている。

ＬＶＤＳバッファ２５ａの一対の入力端子には信号送信装置１０におけるＬＶＤＳバッファ１３ｅから出力されるシリアル偶数ピクセル画像信号の一差動信号対が入力され、ＬＶＤＳバッファ２５ｂの一対の入力端子にはＬＶＤＳバッファ１３ｆから出力されるシリアル偶数ピクセル画像信号の一差動信号対が入力され、ＬＶＤＳバッファ２５ｃの一対の入力端子にはＬＶＤＳバッファ１３ｇから出力されるシリアル偶数ピクセル画像信号の一差動信号対が入力される。また、ＬＶＤＳバッファ２５ｄの一対の入力端子にはＬＶＤＳバッファ１３ｈから出力される差動の第２のクロックが入力される。

ＬＶＤＳバッファ２５ａ，２５ｂ，２５ｃは、それぞれ、入力端子に入力されるシリアル偶数ピクセル画像信号の一差動信号対をそれぞれ差動−シングル変換し、シリアル偶数ピクセル画像信号を再生する。ＬＶＤＳバッファ２５ａの出力端子、ＬＶＤＳバッファ２５ｂの出力端子およびＬＶＤＳバッファ２５ｃの出力端子は、それぞれ、シリアル−パラレル変換回路２６の入力端子に接続されている。

また、ＬＶＤＳバッファ２５ｄは、入力端子に入力される差動の第２のクロックを差動−シングル変換する。ＬＶＤＳバッファ２５ｄの出力端子は、位相遅延回路４０の第１の入力端子４０ａに接続されている。

ここで、ＬＶＤＳバッファ２５ｄに入力される差動の第２のクロックのサイクル数と第１の信号受信ブロック２１におけるＬＶＤＳバッファ２３ｄに入力される差動の第１のクロックのサイクル数とは、同一である。一方、ＬＶＤＳバッファ２５ｄに入力される差動の第２のクロックとＬＶＤＳバッファ２３ｄに入力される差動の第１のクロックとは、異なる回路および伝送線路を経由するので、第２のクロックの位相は第１のクロックの位相と異なる可能性がある。

位相遅延回路４０の第２の入力端子４０ｂは、第１の信号受信ブロック２１におけるＤＬＬ回路３０の第２の出力端子３０ｃに接続されている。位相遅延回路４０は、第２の入力端子４０ｂに入力されるＤＬＬ回路３０からの位相差信号に基づいて、第１の入力端子４０ａに入力される第２のクロックの位相を１／１４サイクルずつ遅延させた位相を有する１４個の第２の内部クロックを生成し、そのうちの１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延させた位相を有する７つの第２の内部クロックを出力する。位相遅延回路４０の詳細は後述する。位相遅延回路４０の出力端子４０ｃは、シリアル−パラレル変換回路２６のクロック端子に接続されている。

シリアル−パラレル変換回路２６は、クロック端子に入力される７相の第２の内部クロックに基づいて、３対の差動信号からなるシリアル偶数ピクセル画像信号をシリアル−パラレル変換し、偶数ピクセル画像信号を再生する。

次に、ＤＬＬ回路３０について詳細に説明する。図２は、第１の実施形態に係るＤＬＬ回路を示す回路図である。図２に示すＤＬＬ回路３０はアナログＤＬＬ回路である。ＤＬＬ回路３０は、位相差検出回路３１と電圧制御位相遅延回路３２とから構成されており、位相差検出回路３１は、位相比較器３３、チャージポンプ３４およびローパスフィルタ３５を有している。

位相比較器３３の第１の入力端子はＤＬＬ回路３０の入力端子３０ａに接続されており、位相比較器３３の第１の入力端子には第１のクロックが入力される。位相比較器３３の第２の入力端子は電圧制御位相遅延回路３２の出力端子３２ｊに接続されており、位相比較器３３の第２の入力端子には第１の内部クロック群に属し、第１のクロックを最も遅延させた第１の内部クロックが入力される。位相比較器３３は、第１のクロックと、第１の内部クロック群に属し、第１のクロックを最も遅延させた第１の内部クロックとを比較し、第１のクロックとこの第１の内部クロックとの位相差に応じたパルス幅を有する２つの位相比較信号を生成する。例えば、位相比較器３３は、第１の内部クロックの位相を進ませるための第１の位相比較信号を第１の出力端子に出力し、第１の内部クロックの位相を遅らせるための第２の位相比較信号を第２の出力端子に出力する。位相比較器３３の第１の出力端子および第２の出力端子は、それぞれ、チャージポンプ３４に接続されている。

チャージポンプ３４の出力端子は、ローパスフィルタ３５の入力端子に接続されている。ローパスフィルタ３５は、例えば、容量素子を含んでいる。チャージポンプ３４は、位相比較器３３から出力される第１の位相比較信号を受けると、第１の位相比較信号のパルス幅に応じたパルス幅であり一定な電流値を有する電流信号を生成し、ローパスフィルタ３５を充電する。一方、チャージポンプ３４は、位相比較器３３から出力される第２の位相比較信号を受けると、第２の位相比較信号のパルス幅に応じたパルス幅であり一定な電流値を有する電流信号を生成し、ローパスフィルタ３５を放電する。

ローパスフィルタ３５は、チャージポンプ３４によって生成された電流信号によって充放電され、その電荷に応じた電圧値を有する位相差信号を生成する。ローパスフィルタ３５の出力端子は、電圧制御位相遅延回路３２の第２の入力端子３２ｂおよびＤＬＬ回路３０の第２の出力端子３０ｃに接続されている。

電圧制御位相遅延回路３２の第１の入力端子３２ａはＤＬＬ回路３０の入力端子３０ａに接続されている。電圧制御位相遅延回路３２は、第２の入力端子３２ｂに入力されるローパスフィルタ３５からの位相差信号の電圧値に応じて、第１のクロックに対して第１の内部クロック群に属し、第１のクロックを最も遅延させた第１の内部クロックを出力端子３２ｊに生成する。また、電圧制御位相遅延回路３２は、出力端子３２ｊに生成した第１の内部クロックの遅延量を１として、第１のクロックに対して１／１４ずつ遅延量が異なる１４個の第１の内部クロックを生成し、そのうち、１／１４遅延クロックから１／７ずつ遅延した７つの信号をそれぞれ出力端子３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２ｈ，３２ｉに出力する。電圧制御位相遅延回路３２の出力端子は、ＤＬＬ回路３０の出力端子３０ｂに、それぞれ独立に接続されている。

このようにして、ＤＬＬ回路３０は、位相比較器３３、チャージポンプ３４、ローパスフィルタ３５および電圧制御位相遅延回路３２によるループ処理によって、第１のクロックに対して１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する第１の内部クロックを出力する。本実施形態では、位相比較器３３は、第１のクロックと、第１の内部クロック群に属し、第１のクロックを最も遅延させた第１の内部クロックとを比較し、第１のクロックとこの第１の内部クロックとの位相差に応じたパルス幅を有する２つの位相比較信号を生成するものとしたが、位相比較器３３は、第１のクロックと、第１の内部クロック群に属する所定の第１の内部クロックとを比較し、位相差信号を生成するものとしても良い。この場合には、位相遅延回路３２における所定の遅延バファの出力信号を位相比較器３３の第２の入力端子に入力させればよい。

次に、電圧制御位相遅延回路３２について詳細に説明する。図３は、第１の実施形態の電圧制御位相遅延回路を示す回路図である。図３に示す電圧制御位相遅延回路３２は、アナログ電圧制御位相遅延回路である。電圧制御位相遅延回路３２は、１４個の遅延バッファ３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆ，３６ｇ，３６ｈ，３６ｉ，３６ｊ，３６ｋ，３６ｌ，３６ｍ，３６ｎと電流源３７ａ，３７ｂとを有している。

遅延バッファ３６ａ〜３６ｎは、電圧制御位相遅延回路３２の第１の入力端子３２ａと出力端子３２ｉとの間に順に直列に接続されている。遅延バッファ３６ａ，３６ｃ，３６ｅ，３６ｇ，３６ｉ，３６ｋ，３６ｍ，３６ｎの出力端子は、それぞれ、電圧制御位相遅延回路３２の出力端子３２ｃ〜３２ｊに接続されている。遅延バッファ３６ａ〜３６ｎの電源端子と第１の電源線３８ａとの間には電流源３７ａが接続されており、遅延バッファ３６ａ〜３６ｎの電源端子と第２の電源線（例えば、接地ライン）３８ｂとの間には電流源３７ｂが接続されている。なお、遅延バッファ３６ａ〜３６ｎは、遅延時間がそれぞれ等しくなるように形成させる。

電流源３７ａ，３７ｂの制御端子は、電圧制御位相遅延回路３２の第２の入力端子３２ｂに接続されている。

電圧制御位相遅延回路３２は、位相差信号の電圧値に応じて電流源３７ａ，３７ｂの電流値を制御することによって、出力端子３２ｊにおける第１の内部クロックが第１のクロックに対して１サイクル遅延するように、遅延バッファ３６ａ〜３６ｎの遅延量を制御する。遅延バッファ３６ａ〜３６ｎはそれぞれ遅延時間が同一であるので、遅延バッファ３６ａ〜３６ｎの出力端子には、それぞれ、第１のクロックの位相に対して１／１４サイクルずつ遅延した位相を有する第１の内部クロック群が発生し、その結果、電圧制御位相遅延回路３２の出力端子３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２ｈ，３２ｉには、それぞれ、第１のクロックに対して１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する７つの第１の内部クロックが発生する。

また、第２の信号受信ブロック２２における位相遅延回路４０は、図３に示す電圧制御位相遅延回路３２と同一な回路である。位相遅延回路４０は、第２の入力端子４０ｂに入力される第１の信号受信ブロック２１からの位相差信号の電圧値に応じて電流源３７ａ，３７ｂの電流値を制御することによって、遅延バッファ３６ｎの出力端子における第２の内部クロックが第２のクロックに対して１サイクル遅延するように、遅延バッファ３６ａ〜３６ｎの遅延量を制御する。このようにして、位相遅延回路４０は、第２のクロックに対して１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する７つの第２の内部クロックを生成する。位相遅延回路４０は、１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する７つの第２の内部クロックを、それぞれ独立に出力端子４０ｃへ出力する。

このように、位相遅延回路４０は、第２の内部クロックの遅延値設定情報をＤＬＬ回路３０における位相差検出回路３１から得ている。第２のクロックのサイクル数が第１のクロックのサイクル数と同一であって、各リンクの信号内におけるクロックとシリアル信号との位相関係は第１のリンクと第２のリンクとで同等である。したがって、第２の内部クロックの遅延値設定情報は、第１の内部クロックの遅延値設定情報と同一としても良い。このため、位相遅延回路４０は、第１の内部クロックの遅延値設定情報である位相差信号に基づいてシリアル偶数ピクセル画像データをデシリアライズするための適切な内部クロックを生成することができる。

ここで、位相遅延回路４０は、第２のクロックに基づいて第２の内部クロックを生成しているが、これは、シリアル偶数ピクセル画像信号が第２のクロックと１つのリンクとして伝送されているため、伝送されたシリアル偶数ピクセル画像信号と伝送された第２のクロックとは、所定の位相差に収まっていることが保証されているためである。なお、第２のリンクで伝送されるシリアル偶数ピクセル画像信号と第１のリンクで伝送される第１のクロックとは、所定の位相差に収まっていることが保証されておらず、スキューが生じている可能性があるため、第１のクロックに基づいてシリアル偶数ピクセル画像データをデシリアライズするための適切な内部クロックを生成することはできない。

このように、第１の実施形態の信号受信装置２０によれば、第１の信号受信ブロック２１が、位相差検出回路３１と電圧制御位相遅延回路３２とから構成されるＤＬＬ回路３０を有しており、第２の信号受信ブロック２２は、ＤＬＬ回路における位相差検出回路３１を有していないので、ＤＬＬ回路における位相差検出回路を第２の信号受信ブロック２２の分削減することができる。

故に、第１の実施形態の信号受信装置２０によれば、回路の小型化および低消費電力化が可能である。特に、第１の実施形態の信号受信装置２０によれば、広い専有面積を必要とする容量素子を含むローパスフィルタを削減することによる回路の小型化の効果が大きい。

また、第１の実施形態の信号受信装置２０によれば、回路の小型化によって、ＩＣチップにおける実装面積の削減が可能である。その結果、１つのウエハから得られるＩＣチップ数が増加するので、ＩＣチップの低価格化が可能である。

また、第１の実施形態の信号受信装置２０によれば、回路素子の削減によって、輻射ノイズが低減される。

その結果、この信号受信装置２０を備える第１の実施形態の信号伝送システム１は、回路の小型化、低消費電力化、低価格化および低輻射ノイズ化が可能である。

以上、第１の実施形態では、ＤＬＬ回路としていわゆるアナログＤＬＬ回路を用いた信号受信装置を例に説明したが、デジタルＤＬＬ回路を用いることもできる。以下では、ＤＬＬ回路としてデジタルＤＬＬ回路を用いた信号受信装置について説明する。

［第２の実施形態］
第２の実施形態に係る信号伝送システム１Ａは、信号伝送システム１において信号受信装置２０に代えて第２の実施形態の信号受信装置２０Ａを備えている構成において第１の実施形態と異なっている。第２の実施形態の信号伝送システム１Ａの他の構成は、信号伝送システム１と同一である。

第２の実施形態の信号受信装置２０Ａは、信号受信装置２０において第１の信号受信ブロック２１に代えて第１の信号受信ブロック２１Ａを備えており、第２の信号受信ブロック２２に代えて第１の信号受信ブロック２２Ａを備えている構成において第１の実施形態と異なっている。第２の実施形態の信号受信装置２０Ａの他の構成は、信号受信装置２０と同一である。

第１の信号受信ブロック２１Ａは、第１の信号受信ブロック２１においてＤＬＬ回路３０に代えてＤＬＬ回路３０Ａを備えている構成において第１の実施形態と異なっている。また、第２の信号受信ブロック２２Ａは、第２の信号受信ブロック２２において位相遅延回路４０に代えて位相遅延回路４０Ａを備えている構成において第１の実施形態と異なっている。第１の信号受信ブロック２１Ａの他の構成は第１の信号受信ブロック２１と同一であり、第２の信号受信ブロック２２Ａの他の構成は第２の信号受信ブロック２２と同一である。

図４は、第２の実施形態に係るＤＬＬ回路を示す回路図である。図４に示すＤＬＬ回路３０Ａは、ディジタルＤＬＬ回路である。ＤＬＬ回路３０Ａは、位相差検出回路３１Ａとディジタル制御位相遅延回路３２Ａとから構成されており、位相差検出回路３１Ａは、位相比較器３３、Ｒビットカウンタ３４Ａおよびイネーブル回路３５Ａを有している。なお、位相比較器３３は第１の実施形態の位相比較器３３と同一である。

Ｒビットカウンタ３４Ａの２つの入力端子は、位相比較器３３の第１の出力端子および第２の出力端子に接続されている。Ｒビットカウンタ３４Ａは、アップダウンカウンタである。Ｒビットカウンタ３４Ａは、位相比較器３３から出力される第１の位相比較信号を受けると、第１の位相比較信号のパルス幅を基準クロックのタイミングでカウントし、このカウント値分ディジタル信号の値を増加する。一方、Ｒビットカウンタ３４Ａは、位相比較器３３から出力される第２の位相比較信号を受けると、第２の位相比較信号のパルス幅を基準クロックのタイミングでカウントし、このカウント値分ディジタル信号の値を減少する。Ｒビットカウンタ３４Ａの出力端子は、イネーブル回路３５Ａの第１の入力端子に接続されている。

イネーブル回路３５Ａの第２の入力端子は、ＤＬＬ回路３０の入力端子３０ａに接続されている。イネーブル回路３５Ａは、第２の入力端子に入力される第１のクロックのサイクル数をカウントし、このカウント値が所定値に達したときに、第１の入力端子に入力されるＲビットカウンタ３４Ａからのディジタル信号を位相差信号として出力する。その後、イネーブル回路３５Ａは、位相差信号出力を停止すると共に第１のクロックのサイクル数のカウント値をリセットし、再び上記した動作を繰り返す。すなわち、イネーブル回路３５Ａは、第１のクロックのサイクル数のある倍数時間間隔ごとに、Ｒビットカウンタ３４Ａからのディジタル信号を位相差信号として出力する。イネーブル回路３５Ａの出力端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂおよびＤＬＬ回路３０Ａの第２の出力端子３０ｃに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａはＤＬＬ回路３０Ａの入力端子３０ａに接続されており、ディジタル制御位相遅延回路３２Ａの出力端子３２ｊは位相比較器３３の第２の入力端子に接続されている。ディジタル制御位相遅延回路３２Ａは、第２の入力端子３２ｂに入力されるイネーブル回路３５Ａからの位相差信号に応じて、第１の内部クロックに属し、第１のクロックを最も遅延させた第１の内部クロックを出力端子３２ｊに生成する。また、ディジタル制御位相遅延回路３２Ａは、出力端子３２ｊに生成した第１の内部クロックの遅延量を１として、第１のクロックに対して１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクルの遅延量を有する７つの第１の内部クロックを、それぞれ出力端子３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２ｈ，３２ｉに生成する。ディジタル制御位相遅延回路３２Ａの出力端子３２ｃ〜３２ｉは、ＤＬＬ回路３０Ａの出力端子３０ｂに、それぞれ独立に接続されている。

このようにして、ＤＬＬ回路３０Ａでは、位相比較器３３、Ｒビットカウンタ３４Ａ、イネーブル回路３５Ａおよびディジタル制御位相遅延回路３２Ａによるループ処理によって、第１のクロックに対して１サイクル遅延して同期した第１の内部クロックが、ディジタル制御位相遅延回路３２Ａの出力端子３２ｊに生成される。これによって、ディジタル制御位相遅延回路３２Ａの出力端子３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２ｈ，３２ｉには、それぞれ、第１のクロックに対して１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する７つの第１の内部クロックが生成される。

次に、ディジタル制御位相遅延回路３２Ａについて詳細に説明する。図５は、第２の実施形態のディジタル制御位相遅延回路を示す回路図である。図５に示すディジタル制御位相遅延回路３２Ａは、複数の遅延バッファ５０と８つのセレクタ５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ，５１ｇ，５１ｈとを有している。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ａの第２^Ｒの入力端子との間には、２^Ｒ個の遅延バッファ５０が直列に接続されている。ここで、ＲはＲビットカウンタ３４Ａのビット数Ｒに対応する。セレクタ５１ａの第２^ｒ番目の入力端子（ｒは０以上Ｒ以下の整数）は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ａの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ａは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ａの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｃに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ｂの第２^Ｒの入力端子との間には、３×２^Ｒ個の遅延バッファ５０が直列に接続されている。セレクタ５１ｂの第２^ｒ番目の入力端子は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第３×２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ｂの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ｂは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して３×２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ｂの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｄに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ｃの第２^Ｒの入力端子との間には、５×２^Ｒ個の遅延バッファ５０が直列に接続されている。セレクタ５１ｃの第２^ｒ番目の入力端子は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第５×２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ｃの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ｃは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して５×２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ｃの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｅに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ｄの第２^Ｒの入力端子との間には、７×２^Ｒ個の遅延バッファ５０が直列に接続されている。セレクタ５１ｄの第２^ｒ番目の入力端子は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第７×２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ｄの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ｄは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して７×２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ｄの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｆに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ｅの第２^Ｒの入力端子との間には、９×２^Ｒ個の遅延バッファ５０が直列に接続されている。セレクタ５１ｅの第２^ｒ番目の入力端子は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第９×２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ｅの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ｅは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して９×２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ｅの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｇに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ｆの第２^Ｒの入力端子との間には、１１×２^Ｒ個の遅延バッファ５０が直列に接続されている。セレクタ５１ｆの第２^ｒ番目の入力端子は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第１１×２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ｆの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ｆは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して１１×２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ｆの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｈに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ｇの第２^Ｒの入力端子との間には、１３×２^Ｒ個の遅延バッファ５０が直列に接続されている。セレクタ５１ｇの第２^ｒ番目の入力端子は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第１３×２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ｇの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ｇは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して１３×２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ｇの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｉに接続されている。

ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａとセレクタ５１ｈの第２^Ｒの入力端子との間には、１４×２^Ｒ個の遅延バッファ５０が直列に接続されている。セレクタ５１ｈの第２^ｒ番目の入力端子は、ディジタル制御位相遅延回路３２Ａの第１の入力端子３２ａ側から数えて第１４×２^ｒ番目の遅延バッファ５０の出力端子に接続されている。セレクタ５１ｈの制御端子は、ディジタル制御位相遅延回路３２Ａの第２の入力端子３２ｂに接続されている。セレクタ５１ｈは、制御端子に入力される位相差信号の値２^ｒに対応する第２^ｒ番目の入力端子に入力されるクロックを第１の内部クロックとして出力する。この第１の内部クロックの位相は、第１のクロックの位相に対して１４×２^ｒ個の遅延バッファ５０分遅延している。セレクタ５１ｈの出力端子は、ディジタル制御位相遅延回路３２Ａの出力端子３２ｊに接続されている。

ディジタル制御位相遅延回路３２Ａは、出力端子３２ｊにおける第１の内部クロックの位相が第１のクロックの位相に対して１サイクル遅延するように、位相差信号の値に応じて適切な遅延量が選択される。このようにして、セレクタ５１ａ〜５１ｇの出力端子、すなわちディジタル制御位相遅延回路３２Ａの出力端子３２ｃ，３２ｄ，３２ｅ，３２ｆ，３２ｇ，３２ｈ，３２ｉには、それぞれ、第１のクロックに対して１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する７つの第１の内部クロックが発生する。

また、第２の信号受信ブロック２２Ａにおける位相遅延回路４０Ａは、図５に示すディジタル制御位相遅延回路３２Ａと同一な回路である。位相遅延回路４０Ａは、第２の入力端子４０ｂに入力される第１の信号受信ブロック２１Ａからの位相差信号の値に応じて、セレクタ５１ｈの出力端子における第２の内部クロックの位相が第２のクロックの位相に対して１サイクル遅延するように、適切な遅延量を選択する。このようにして、位相遅延回路４０Ａは、第２のクロックに対して１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する７つの第２の内部クロックを生成する。位相遅延回路４０Ａは、１／１４，３／１４，５／１４，７／１４，９／１４，１１／１４，１３／１４サイクル遅延した位相を有する７つの第２の内部クロックを、それぞれ独立に出力端子４０ｃへ出力する。

このように、ＤＬＬ回路としてデジタルＤＬＬ回路を用いた場合であっても、第２のクロックのサイクル数が第１のクロックのサイクル数と同一であることから、位相遅延回路４０Ａは、第１の信号受信ブロック２１Ａにおける位相差検出回路３１Ａから位相比較信号を取得して適切な第２の内部クロックを生成することができる。

このように、第２の実施形態の信号受信装置２０Ａでも、第１の信号受信ブロック２１Ａが、位相差検出回路３１Ａとディジタル制御位相遅延回路３２Ａとから構成されるＤＬＬ回路３０Ａを有しており、第２の信号受信ブロック２２Ａは、ＤＬＬ回路における位相差検出回路を有していないので、ＤＬＬ回路における位相差検出回路を第２の信号受信ブロック２２Ａの分削減することができる。

故に、第２の実施形態の信号受信装置２０Ａでも、回路の小型化および低消費電力化が可能である。特に、第２の実施形態の信号受信装置２０Ａによれば、広い専有面積を必要とするカウンタを削減することによる回路の小型化および低消費電力化の効果が大きい。

また、第２の実施形態の信号受信装置２０Ａでも、第１の実施形態の信号受信装置２０と同様に、ＩＣチップにおける実装面積の削減および低価格化、並びに低輻射ノイズ化が可能である。

その結果、この信号受信装置２０Ａを備える第２の実施形態の信号伝送システム１Ａにおいても、回路の小型化、低消費電力化、低価格化および低輻射ノイズ化が可能である。

なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。

本実施形態では、２つの信号受信ブロックを有する信号受信装置について、一方の信号受信ブロックの位相差信号を他方の信号受信ブロックの位相遅延回路に用いる例を説明したが、３つ以上の信号受信ブロックを有する信号受信装置において、１つの信号受信ブロックにおいて生成した位相差信号を他の２以上の信号受信ブロックの位相遅延回路に用いることもできる。

また、本実施形態では、ＬＶＤＳ方式による画像信号を受信する信号受信装置を例示したが、本発明は、ＬＶＤＳ方式による画像信号に限定されることなく、シリアルデータとクロックとから構成されるリンクが複数あり、これらのリンクのシリアル信号のサイクル数が等しい形態の信号を受信する信号受信装置にも適用可能である。

第１の実施形態の信号受信装置を備える信号伝送システムを示す回路図である。 第１の実施形態に係るＤＬＬ回路を示す回路図である。 第１の実施形態の電圧制御位相遅延回路を示す回路図である。 第２の実施形態に係るＤＬＬ回路を示す回路図である。 第２の実施形態のディジタル制御位相遅延回路を示す回路図である。

符号の説明

１…信号伝送システム、１０…信号送信装置、１１…ＰＬＬ回路、１２ａ，１２ｂ…パラレル−シリアル変換回路、１３ａ〜１３ｈ…ＬＶＤＳバッファ、２０…信号受信装置、２１…第１の信号受信ブロック、２２…第２の信号受信ブロック、２３ａ〜２３ｄ，２５ａ〜２５ｄ…ＬＶＤＳバッファ、２４，２６…シリアル−パラレル変換回路、３０…ＤＬＬ回路、３１…位相差検出回路、３２…電圧制御位相遅延回路、３３…位相比較器、３４…チャージポンプ、３５…ローパスフィルタ、４０…位相遅延回路。

Claims (3)

1. ビデオ信号用表示装置においてそれぞれ異なる伝送線路を含むＮ個のリンク（Ｎは２以上の整数）を経由して伝送された信号をそれぞれ受信するＮ個の信号受信ブロックを備え、画像信号であるＮ×Ｌ個のシリアル信号（Lは１以上の整数）とサイクル数がそれぞれ等しいＮ個のクロックとをそれぞれ組で受信する、画像信号受信装置であって、
   前記Ｎ個の信号受信ブロックのうちの第ｎの信号受信ブロック（ｎは１以上Ｎ以下の整数）は、前記Ｎ×Ｌ個のシリアル信号のうちの第ｎ群のＬ個のシリアル信号と前記Ｎ個のクロックのうちの第ｎのクロックとを組で受信し、
   前記Ｎ個の信号受信ブロックのうちの何れか１つの第１の信号受信ブロックは、
   前記Ｎ個のクロックのうちの何れか１つの第１のクロックと第１の位相遅延回路から出力される第１の内部クロック群に属する所定の第１の内部クロックとの位相差を表す位相差信号を生成する位相差検出回路と、
   前記位相差検出回路から出力された前記位相差信号に応じて、前記第１のクロックの位相をＴ／Ｍサイクル（Ｍは２以上の整数、Ｔは１以上Ｍ以下の整数）ずつ遅延させた前記第１の内部クロック群を生成する第１の位相遅延回路と、
   前記第１の位相遅延回路から出力された前記第１の内部クロック群に基づいて第１群のＬ個のシリアル信号をパラレル信号へ変換するシリアル−パラレル変換回路と、
   を有し、
   前記Ｎ個の信号受信ブロックのうちの他の第ｎの信号受信ブロックは、
   前記第１の信号受信ブロックにおける前記位相差検出回路から出力された前記位相差信号に応じて、前記Ｎ個のクロックのうちの他の第ｎのクロックの位相をＴ／Ｍサイクルずつ遅延させた第ｎの内部クロック群を生成する第ｎの位相遅延回路と、
   前記第ｎの位相遅延回路から出力された前記第ｎの内部クロック群に基づいて第ｎ群のＬ個のシリアル信号をパラレル信号へ変換するシリアル−パラレル変換回路と、
   を有する、
   画像信号受信装置。
2. 前記位相差検出回路は、
   前記第１のクロックと前記第１の内部クロック群に属する所定の第１の内部クロックとの位相差に応じたパルス幅を有する位相比較信号を生成する位相比較器と、
   前記位相比較器から出力された前記位相比較信号のパルス幅に応じた電流信号を発生するためのチャージポンプと、
   前記チャージポンプからの前記電流信号に応じた電圧値を有する前記位相差信号を発生するローパスフィルタと、
   を有する、請求項１に記載の画像信号受信装置。
3. 前記位相差検出回路は、
   前記第１のクロックと前記第１の内部クロック群のうちの所定の第１の内部クロックとの位相差に応じたパルス幅を有する位相比較信号を生成する位相比較器と、
   前記位相比較器から出力される前記位相比較信号のパルス幅に応じた値を有するディジタル信号を生成するカウンタと、
   前記カウンタから出力される前記ディジタル信号を前記位相差信号として、前記第１のクロックのサイクル数のＡ倍（Ａは１以上の整数）の時間間隔ごとに出力するイネーブル回路と、
   を有する、請求項１に記載の画像信号受信装置。

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