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JP3940518B2 - High voltage semiconductor element - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体素子に係り、特に電力用スイッチング素子として好適なパワーＭＯＳＦＥＴ型の半導体素子に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧・大電流化と共に、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。その中で、パワーＭＯＳＦＥＴはその高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。
【０００３】
ＭＯＳＦＥＴは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点がある。しかし、反面、伝導度変調がないために高耐圧素子ではＩＧＢＴなどのバイポーラ素子と比べるとオン抵抗の面で不利になる。これは、ＭＯＳＦＥＴにおいて高い耐圧を得るには、ｎベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどＭＯＳＦＥＴのオン抵抗が増大することに起因する。
【０００４】
この従来のＭＯＳＦＥＴの欠点を解消する素子として、図１３に示す素子構造が知られている。図１３に示すように、この従来型素子は、ｎ型ドレイン層２０１上に位置するドリフト領域に、ストライプ状のｐ型半導体層２０３とｎ型半導体層２０２が交互に繰り返して存在する。これらのｐ型半導体層２０３とｎ型半導体層２０２の間の接合には空乏層が広がり、ｎ型半導体層２０２の濃度を高くしても、ブレークダウンする前にｐ型半導体層２０３とｎ型半導体層２０２とが完全に空乏化することによって、従来のＭＯＳＦＥＴと同様の耐圧を得ることができる。
【０００５】
ここで、ｎ型半導体層２０２の濃度は、素子の耐圧ではなくｎ型半導体層２０２及びｐ型半導体層２０３の幅に依存するため、耐圧が高くなればなるほど効果は大きくなるという特徴がある。ｎ型半導体層２０２とｐ型半導体層２０３の幅をさらに小さくすれば、ｎ型半導体層２０２の濃度をより高くすることができ、オン抵抗の更なる低減化を達成することが可能である。なお、図１３において、２０５はｐ型ベース層、２０６はｎ型ソース層、２０７はゲート絶縁膜、２０８はゲート電極、２０９はドレイン電極、２１０はソース電極、２１１はトレンチである。
【０００６】
しかしながら、以上の従来型素子では、ｎ型半導体層（ドリフト層）２０２をドレイン領域としてＭＯＳ構造が構成されているため、ＭＯＳチャネル幅が半減し、低いオン抵抗が得られないという問題があった。
【０００７】
図１４はかかる問題点を説明するための図である。図１４は、図１３における従来の素子の線分Ａ−Ａ´における断面を示す断面図である。この図１４に示すように、従来型の素子では、点線で示されるトレンチ２１１の底よりも上の領域に至るまでｎ型半導体層２０２及びｐ型半導体層２０３の上端が延在している。また、ｎ型半導体層２０２及びｐ型半導体層２０３とｐ型ベース層２０５とは直接接している構造となっている。したがって、ゲート絶縁膜２０７に接するｐ型ベース層２０５表面においてチャネルが形成されても、電子電流が流れる部分は主として図１４の斜線の領域に限定されることになってしまい、有効な導通領域を十分な幅で形成することができないという問題がある。このため、オン抵抗の低減化は困難となっていた。
【０００８】
【発明が解決しようとする課題】
以上のように、従来の高耐圧半導体素子は、オン抵抗を十分低減できないという問題があった。
本発明は、上記実情に鑑みてなされたものであり、その目的は、従来よりもオン抵抗の低い高耐圧半導体素子を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成され、オン状態でドリフト電流を流すとともにオフ状態で空乏化する第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成され、オフ状態で空乏化する第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする。
【００１０】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成された第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを備え、前記第１導電型半導体層と前記第２導電型半導体層とは交互に繰り返し配列されており、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする。
【００１１】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層内に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする。
また、かかる発明において、以下の構成を備えることが好ましい。
（１）前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
（２）（１）において、前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも下に位置すること。
（３）（２）において、前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
（４）（２）において、前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１２】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記ゲート電極は前記第１導電型ソース層及び前記第２導電型ベース層を貫通し前記第１導電型ベース層に接して設けられた溝の内部に前記ゲート絶縁膜を介して設けられていることを特徴とする。
また、かかる発明において、以下の構成を備えることが好ましい。
【００１３】
（１）前記第１導電型ベース層の下面は前記溝の底面よりも下に位置すること。
（２）（１）において、前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１４】
（３）（１）において、前記溝は複数配列されて形成され、この配列方向に前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１５】
（４）（１）において、前記第２導電型半導体層と前記第２導電型ベース層とは、第２導電型コンタクト層を介してお互いに接続して形成されていること。
（５）前記第１導電型ベース層の下面は前記溝の底面よりも上に位置すること。
【００１６】
（６）（５）において、前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００１７】
（７）前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていること。
【００２１】
また、本発明の高耐圧半導体素子は、第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に隣接して前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも上に位置することを特徴とする。
また、かかる発明において、以下の構成を備えることが好ましい。
（１）前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００２２】
（２）前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていること。
【００２３】
また、本発明の高耐圧半導体素子は、第２導電型高抵抗層上に形成された第１導電型ドレイン層と、前記第２導電型高抵抗層上に前記第１導電型ドレイン層とは離間して形成された第２導電型ベース層と、この第２導電型ベース層表面に隣接して形成された第１導電型ベース層と、この第１導電型ベース層と前記第１導電型ドレイン層との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備することを特徴とする。
【００２４】
また、かかる発明において、以下の構成を備えることが好ましい。
（１）前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ソース層から前記第１導電型ベース層にわたって溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
【００２５】
（２）（１）において、前記溝は、前記第１導電型半導体層及び前記第２導電型半導体層の配列方向と概略平行に複数配列されていること。
（３）（２）において、前記第１導電型ベース層の前記第１導電型ドレイン層側端面は、前記溝の前記第１導電型ドレイン層側端面よりも当該ドレイン層側に位置すること。
【００２６】
（４）前記第１導電型ベース層は、前記第２導電型ベース層の下面に隣接して形成され、前記第１導電型ソース層及び前記第２導電型ベース層を貫通し、前記第１導電型ベース層に接して溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
【００２７】
（５）前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。
（作用）
本発明によれば、互いに接して交互に形成された第１導電型ドリフト層及び第２導電型ドリフト層は、第１導電型ベース層を介して絶縁ゲート電極直下の第２導電型ベース層（チャネル形成層）と接続されているので、第２導電型ベース層の全ての幅にわたってチャネル領域として作用させることができ、従来型素子よりも低いオン抵抗を得ることが可能である。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。なお、以下の全ての実施形態では第１導電型としてｎ型、第２導電型としてｐ型を用いている。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。この実施形態は、縦型のＭＯＳ型高耐圧半導体素子に対して本発明を適用した実施形態である。
【００３０】
図１に示すように、ｎ型ドレイン層１に接して、平面的に交互に繰り返し配列されたストライプ状のｎ型ドリフト層２とｐ型ドリフト層３が形成されている。このｎ型ドリフト層２とｐ型ドリフト層３とは、後述するｐ型ベース層５の表面に形成されるチャネルの幅方向に交互に繰り返し配列されている。なお、ｎ型ドリフト層２とｐ型ドリフト層３それぞれの濃度及び厚みは共に、厚みが５μｍの場合で濃度がおよそ５×１０15ｃｍ-3、厚みが０．５μｍの場合で濃度がおよそ１×１０17ｃｍ-3である。
【００３１】
さらに、ｎ型ドリフト層２およびｐ型ドリフト層３の両方に接するようにｎ型ベース層４が形成されている。ｎ型ベース層４にはｐ型ベース層５が選択的に形成され、ｐ型ベース層５の表面にはｎ型ソース層６が形成され、ｎ型ソース層６からｐ型ベース層５を通ってｎ型ベース層４に至る深さの複数のトレンチ溝１１が選択的に配列形成されている。このトレンチ溝１１内には、ゲート絶縁膜７を介して絶縁ゲート電極８が配設されている。
【００３２】
これらの構造によって、絶縁ゲート電極８、ｎ型ソース層６、ｐ型ベース層５、ｎ型ベース層４により、トレンチ溝１１側壁のｐ型ベース層５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、９はドレイン電極、１０はソース電極である。
【００３３】
図２は、図１の高耐圧半導体素子のＡＡ´を通る面における断面図である。図１と同一部分には同一の符号を付して示し、詳細な説明を省略する。図２中の斜線部分は電子電流が流れる部分を表すが、この図２からわかるように、絶縁ゲート電極８に対向するトレンチ溝１１の側壁部分に接するｐ型ベース層５表面の全領域に電子電流が流れる。したがって、有効な導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００３４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図１と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層３２とｐ型ドリフト層３３の配列向きが異なる点である。
【００３５】
即ち、本実施形態の素子では、ｎ型ドリフト層３２とｐ型ドリフト層３３とは、複数のトレンチ溝１１が配列される配列方向に交互に繰り返し配列されている。かかる配列の構造では、ｎ型ドリフト層３２及びｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベース層４が挿入されることとなり、ｎ型ドリフト層３２とｐ型ドリフト層３３とがｐ型ベース層５のチャネル領域と位置合わせずれして形成された場合でも、チャネル領域及びその幅を十分に確保することが可能である。
【００３６】
従来型素子のようにｎ型ドリフト層３２及びｐ型ドリフト層３３とｐ型ベース層５との間にｎ型ベース層４が挿入されない場合には、ｎ型ドリフト層３２とｐ型ドリフト層３３とがｐ型ベース層５のチャネル領域と位置合わせずれして形成されると、ｎ型ソース層、ｐ型ベース層、ｎ型ドリフト層よりなるＭＯＳＦＥＴが構成されない領域が生じ、結果的にＭＯＳチャネルの導通領域幅を十分に確保することができなくなってしまうという問題があった。本発明によれば、上記したようにｎ型ベース層４の介在により、かかる問題を解決してオン抵抗を低減することが可能である。
【００３７】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図３と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第２の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層４２とｐ型ドリフト層４３が、ｐ型半導体層４４を介してｐ型ベース層５に対して接続している点である。
【００３８】
即ち、前述した実施形態のように、繰り返し配列されたストライプ状のｎ型ドリフト層３２とｐ型ドリフト層３３とがｎ型ベース層４によりｐ型ベース層５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層３２はｎ型ドレイン層１と接続されているために当該層とほぼ同電位の状態となるが、ｐ型ドリフト層３３は、ｐ型ベース層５の底面より伸びる空乏層がｐ型ドリフト層３３に接するまでの時間は、いわばフローティングの電位状態となる。この場合、ｎ型ドリフト層３２とｐ型ドリフト層３３との間に、これらの層が空乏化するために十分な電圧がかからない場合があり、耐圧特性が不安定となる場合もある。
【００３９】
本実施形態によれば、第２の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。即ち、実施形態のストライプ状のｎ型ドリフト層４２とｐ型ドリフト層４３とが、ｐ型半導体層４４を介してｐ型ベース層５に対して接続しているので、ｐ型ドリフト層４３はｐ型半導体層４４によりｐ型ベース層５とほぼ同電位の状態になる。したがって、ｎ型ドリフト層４２とｐ型ドリフト層４３とが空乏化するために十分な電圧が当該層の間に確実に印加されるようにすることができ、耐圧を安定的に確保することが可能となる。
【００４０】
なお、本実施形態の素子では、ストライプ状のｎ型ドリフト層４２とｐ型ドリフト層４３の厚みが従来例のものに比べて大きくなっている。これは、ｎ型ベース層４をｎ型ドリフト層４２及びｐ型ドリフト層４３とｐ型ベース層５との間に挿入したことにより、チャネル幅の問題を解決することができ、ｎ型ドリフト層４２とｐ型ドリフト層４３の厚みに関する自由度が向上したためでもある。
【００４１】
（第４の実施形態）
図５は、本発明の第４の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図１と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層５２及びｐ型ドリフト層５３の上端面が、トレンチ溝１１の底面よりも上に位置する点である。かかるｎ型ベース層５４の厚みは、ＯＦＦ時に層全体が比較的低電圧で完全空乏化する程度の厚みとなっている。
【００４２】
上記第３の実施形態で述べたように、繰り返し配列されたストライプ状のｎ型ドリフト層２とｐ型ドリフト層３とがｎ型ベース層４によりｐ型ベース層５と分離された状態では、これらｎ型ドリフト層２とｐ型ドリフト層３との間に、低電圧時は十分な電圧がかからない場合があり、耐圧が不安定になる場合もある。
【００４３】
しかし、本実施形態によれば、第１の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。即ち、ターンＯＦＦ時に絶縁ゲート電極８に負電圧を印加することによってゲート絶縁膜７に接するｎ型ベース層５４表面にｐチャネルが形成され、ｐ型ベース層５とｐ型ドリフト層５３とがこのｐチャネルによって電気的に接続される。したがって、低電圧時でもｐ型ドリフト層５３の電位を固定することができ、ｎ型ドリフト層５２及びｐ型ドリフト層５３における完全空乏化を安定させ、素子の耐圧を安定して確保することが可能である。
【００４４】
（第５の実施形態）
図６は、本発明の第５の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図１と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１の実施形態のものと異なる点は、第１の実施形態の素子がトレンチ型のＭＯＳ型高耐圧半導体素子であるのに対して、本実施形態のものはプレーナ型のＭＯＳ型高耐圧半導体素子である点である。
【００４５】
即ち、ｎ型ドリフト層２およびｐ型ドリフト層３の両方に接するようにｎ型ベース層６４が形成されている。ｎ型ベース層６４内にはｐ型ベース層６５が選択的に形成され、ｐ型ベース層６５の表面にはｎ型ソース層６６が選択的に形成され、またｎ型ソース層６６とｎ型ベース層６４間のｐ型ベース層６５表面上にはゲート絶縁膜６７を介して絶縁ゲート電極６８が配設されている。ゲート絶縁膜６７及び絶縁ゲート電極６８はｎ型ベース層６４上にまで延在している。
【００４６】
これらの構造によって、絶縁ゲート電極６８、ｎ型ソース層６６、ｐ型ベース層６５、ｎ型ベース層６４により、ｐ型ベース層６５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、９はドレイン電極、７０はソース電極である。
【００４７】
本実施形態の高耐圧半導体素子によっても、第１の実施形態の素子と同様にｐ型ベース層６５表面の全領域をｎチャネルの導通領域として作用させることができ、したがって、有効なチャネル領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００４８】
（第６の実施形態）
図７は、本発明の第６の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図６と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第５の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層７２とｐ型ドリフト層７３の配列向きが異なる点である。
【００４９】
即ち、本実施形態の素子では、ｎ型ドリフト層７２とｐ型ドリフト層７３とは、ｐ型ベース層６５表面に形成されるチャネルの長さ方向に交互に繰り返し配列されている。かかる配列の構造では、ｎ型ドリフト層７２及びｐ型ドリフト層７３とｐ型ベース層６５との間にｎ型ベース層６４が挿入されることとなり、ｎ型ドリフト層７２とｐ型ドリフト層７３とがｐ型ベース層６５のチャネル領域と位置合わせずれして形成された場合でも、有効なチャネル領域及びその幅を十分に確保することが可能である。
【００５０】
従来型素子のようにｎ型ドリフト層７２及びｐ型ドリフト層７３とｐ型ベース層６５との間にｎ型ベース層６４が挿入されない場合には、ｎ型ドリフト層７２とｐ型ドリフト層７３とがｐ型ベース層６５のチャネル領域と位置合わせずれして形成されると、ｐ型ベース層６５のチャネルにおける電子電流導通領域の幅を十分に確保することができないという問題があった。本発明によれば、上記したようにｎ型ベース層６４の介在により、かかる問題を解決してオン抵抗を低減することが可能である。
【００５１】
（第７の実施形態）
図８は、本発明の第７の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図６と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第５の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層８２とｐ型ドリフト層８３が、ｐ型ベース層６５に対して直接接続している点である。
【００５２】
即ち、前述した実施形態のように、繰り返し配列されたストライプ状のｎ型ドリフト層２とｐ型ドリフト層３とがｎ型ベース層６４によりｐ型ベース層６５と分離された状態では、ＯＦＦ時に、ｎ型ドリフト層２はｎ型ドレイン層１と接続されているために当該層とほぼ同電位の状態となるが、ｐ型ドリフト層３はいわばフローティングの電位状態となる。この場合、低電圧印加時には、ｎ型ドリフト層２とｐ型ドリフト層３との間に、これらの層が空乏化するために十分な電圧がかからない場合があり、耐圧を安定的に確保することが困難となる場合もある。
【００５３】
本実施形態によれば、第５の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。即ち、実施形態のストライプ状のｎ型ドリフト層８２とｐ型ドリフト層８３とが、ｐ型ベース層６５に対して直接接続しているので、ｐ型ドリフト層８３はｐ型ベース層６５とほぼ同電位の状態になる。したがって、ｎ型ドリフト層８２とｐ型ドリフト層８３とが空乏化するために十分な電圧が当該層の間に確実に印加されるようにすることができ、耐圧を安定して確保することが可能となる。
【００５４】
（第８の実施形態）
図９は、本発明の第８の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。図８と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第７の実施形態のものと異なる点は、繰り返し配列されたストライプ状のｎ型ドリフト層９２とｐ型ドリフト層９３の配列向きが異なる点である。
【００５５】
即ち、本実施形態の素子では、第６の実施形態の素子のように、ｎ型ドリフト層９２とｐ型ドリフト層９３とは、ｐ型ベース層６５表面に形成されるチャネルの長さ方向に交互に繰り返し配列されている。かかる配列の構造では、ｎ型ドリフト層８２及びｐ型ドリフト層８３上にｎ型ベース層８４が介在することにより、ｎ型ドリフト層８２とｐ型ドリフト層８３とがｐ型ベース層６５のチャネル領域と位置合わせずれして形成された場合でも、チャネルにおける電子電流の導通領域及びその幅を十分に確保することが可能である。したがって、上記ｎ型ベース層８４の介在により、位置合わせずれの問題もなくオン抵抗を低減することが可能である。
【００５６】
（第９の実施形態）
図１０は、本発明の第９の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。本実施形態の高耐圧半導体素子が前述した実施形態のものと異なる点は、前述した実施形態の素子が縦型のＭＯＳ型高耐圧半導体素子であるのに対して、本実施形態のものは横型のＭＯＳ型高耐圧半導体素子である点である。
【００５７】
図１０に示すように、高抵抗ｐ型半導体基板１００上にはｎ型ドレイン層１０１が形成され、このｎ型ドレイン層１０１に接して、平面的に交互に繰り返し配列されたストライプ状のｎ型ドリフト層１０２とｐ型ドリフト層１０３が形成されている。このｎ型ドリフト層１０２とｐ型ドリフト層１０３の両方に接するようにｎ型ベース層１０４が形成されている。即ち、ｎ型ドリフト層１０２とｐ型ドリフト層１０３とは、ｎ型ベース層１０４とｎ型ドリフト層１０２との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列されている。
【００５８】
さらに、ｎ型ベース層１０４に隣接してｐ型ベース層１０５が選択的に形成され、ｐ型ベース層１０５の表面にはｎ型ソース層１０６が形成されている。このｎ型ソース層１０６からｎ型ベース層１０４にわたって複数のトレンチ溝１１１が設けられ、当該複数のトレンチ溝１１１は、ｎ型ドリフト層１０２及びｐ型ドリフト層１０３の配列方向と概略平行に配列されている。これらのトレンチ溝１１１の内部にゲート絶縁膜１０７を介して絶縁ゲート電極１０８が配設されている。
【００５９】
これらの構造によって、絶縁ゲート電極１０８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型ベース層１０４により、トレンチ溝１１１側壁のｐ型ベース層１０５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、１０９はドレイン電極、１１０はソース電極である。
【００６０】
本実施形態によれば、第１の実施形態と同様にｐ型ベース層１０５表面の全領域がｎチャネルの電子電流導通領域として作用する。したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００６１】
また、上述したように本実施形態の素子では、ｎ型ドリフト層１０２とｐ型ドリフト層１０３とは、複数のトレンチ溝１１１が配列される配列方向に交互に繰り返し配列されている。かかる配列の構造において、ｎ型ドリフト層１０２及びｐ型ドリフト層１０３とｐ型ベース層１０５との間にｎ型ベース層１０４が挿入されることにより、ｎ型ドリフト層１０２とｐ型ドリフト層１０３とがｐ型ベース層１０５のチャネル領域と位置合わせずれして形成された場合でも、電子電流導通領域及びその幅を十分に確保することが可能である。したがって、上記ｎ型ベース層１０４の介在により、位置合わせずれの問題を解決してオン抵抗を低減することが可能である。
【００６２】
（第１０の実施形態）
図１１は、本発明の第１０の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。図１０と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１０の実施形態のものと異なる点は、トレンチ溝１１９の位置及びｎ型ベース層１１４の位置が異なる点である。
【００６３】
即ち、ｎ型ドリフト層１０２およびｐ型ドリフト層１０３の両方に接するようにｎ型ベース層１１４が形成され、このｎ型ベース層１１４の上にはｐ型ベース層１１５が隣接して選択的に形成されている。ｐ型ベース層１１５の表面にはｎ型ソース層１１６が形成され、ｎ型ソース層１１６からｐ型ベース層１１５を通ってｎ型ベース層１１４に至る深さのトレンチ溝１１９が形成されている。このトレンチ溝１１９内には、ゲート絶縁膜１１７を介して絶縁ゲート電極１１８が配設されている。
【００６４】
これらの構造によって、絶縁ゲート電極１１８、ｎ型ソース層１１６、ｐ型ベース層１１５、ｎ型ベース層１１４により、トレンチ溝１１９側壁のｐ型ベース層１１５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、１０９はドレイン電極、１２０はソース電極である。
【００６５】
本実施形態によれば、第１０の実施形態と同様にｐ型ベース層１１５表面の全領域がｎチャネル電子電流導通領域として作用する。したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００６６】
（第１１の実施形態）
図１２は、本発明の第１１の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。図１０と同一部分には同一の符号を付して示し説明は省略する。本実施形態の高耐圧半導体素子が第１０の実施形態のものと異なる点は、第１０の実施形態の素子がトレンチ型のＭＯＳ型高耐圧半導体素子であるのに対して、本実施形態のものはプレーナ型のＭＯＳ型高耐圧半導体素子である点である。
【００６７】
即ち、ｎ型ソース層１０６とｎ型ベース層１０４間のｐ型ベース層１０５表面上にはゲート絶縁膜１２７を介して絶縁ゲート電極１２８が配設されている。ゲート絶縁膜１２７及び絶縁ゲート電極１２８は、ｎ型ベース層１０４、ｎ型ドリフト層１０２およびｐ型ドリフト層１０３の上にまで延在している。
【００６８】
これらの構造によって、絶縁ゲート電極１２８、ｎ型ソース層１０６、ｐ型ベース層１０５、ｎ型ベース層１０４により、ｐ型ベース層１０５表面をチャネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構成されている。なお、１０９はドレイン電極、１３０はソース電極である。
【００６９】
本実施形態によれば、第１０の実施形態と同様にｐ型ベース層１０５表面の全領域がｎチャネル電子電流導通領域として作用する。したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。
【００７０】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では第１導電型としてｎ型、第２導電型としてｐ型を用いているが、その反対に第１導電型としてｐ型、第２導電型としてｎ型を用いても良い。
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施可能である。
【００７１】
【発明の効果】
以上述べたように、本発明によれば、ＭＯＳ構造のチャネルにおいて電子電流が導通する有効領域の幅が増加するため、低いオン抵抗のＭＯＳ型高耐圧半導体素子を得ることが可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図２】 図１の線分ＡＡ´の方向における断面図。
【図３】 本発明の第２の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図４】 本発明の第３の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図５】 本発明の第４の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図６】 本発明の第５の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図７】 本発明の第６の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図８】 本発明の第７の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図９】 本発明の第８の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。
【図１０】 本発明の第９の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。
【図１１】 本発明の第１０の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。
【図１２】 本発明の第１１の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。
【図１３】 従来の縦形の高耐圧半導体素子の構造を示す断面図。
【図１４】 図１３の線分ＡＡ´の方向における断面図。
【符号の説明】
１…ｎ型ドレイン層
２…ｎ型ドリフト層
３…ｐ型ドリフト層
４…ｎ型ベース層
５…ｐ型ベース層
６…ｎ型ソース層
７…ゲート絶縁膜
８…絶縁ゲート電極
９…ドレイン電極
１０…ソース電極
１１…トレンチ溝[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high voltage semiconductor device, and more particularly to a power MOSFET type semiconductor device suitable as a power switching device.
[0002]
[Prior art]
In response to the recent demands for miniaturization and higher performance of power supply equipment in the field of power electronics, power semiconductor elements have improved performance against high loss and high speed, and high breakdown resistance, as well as high withstand voltage and large current. Has been focused. Among them, the power MOSFET has been established as a key device in the field of switching power supply because of its high-speed switching performance.
[0003]
Since the MOSFET is a majority carrier device, there is an advantage that there is no minority carrier accumulation time and switching is fast. On the other hand, since there is no conductivity modulation, a high breakdown voltage element is disadvantageous in terms of on-resistance compared to a bipolar element such as an IGBT. This is because, in order to obtain a high breakdown voltage in the MOSFET, it is necessary to increase the thickness of the n base layer and reduce the impurity concentration, so that the higher the breakdown voltage, the higher the on-resistance of the MOSFET.
[0004]
An element structure shown in FIG. 13 is known as an element that eliminates the drawbacks of the conventional MOSFET. As shown in FIG. 13, in this conventional device, striped p-type semiconductor layers 203 and n-type semiconductor layers 202 are alternately and repeatedly present in the drift region located on the n-type drain layer 201. A depletion layer spreads at the junction between the p-type semiconductor layer 203 and the n-type semiconductor layer 202, and even if the concentration of the n-type semiconductor layer 202 is increased, the p-type semiconductor layer 203 and the n-type semiconductor layer before the breakdown. When the semiconductor layer 202 is completely depleted, a breakdown voltage similar to that of a conventional MOSFET can be obtained.
[0005]
Here, since the concentration of the n-type semiconductor layer 202 depends on the width of the n-type semiconductor layer 202 and the p-type semiconductor layer 203 rather than the withstand voltage of the element, there is a feature that the effect increases as the withstand voltage increases. If the widths of the n-type semiconductor layer 202 and the p-type semiconductor layer 203 are further reduced, the concentration of the n-type semiconductor layer 202 can be increased, and further reduction in on-resistance can be achieved. In FIG. 13, 205 is a p-type base layer, 206 is an n-type source layer, 207 is a gate insulating film, 208 is a gate electrode, 209 is a drain electrode, 210 is a source electrode, and 211 is a trench.
[0006]
However, since the MOS structure is configured with the n-type semiconductor layer (drift layer) 202 as the drain region, the conventional device described above has a problem that the MOS channel width is halved and a low on-resistance cannot be obtained. .
[0007]
FIG. 14 is a diagram for explaining such a problem. FIG. 14 is a cross-sectional view showing a cross section taken along line AA ′ of the conventional element in FIG. As shown in FIG. 14, in the conventional element, the upper ends of the n-type semiconductor layer 202 and the p-type semiconductor layer 203 extend to a region above the bottom of the trench 211 indicated by the dotted line. The n-type semiconductor layer 202 and the p-type semiconductor layer 203 and the p-type base layer 205 are in direct contact with each other. Therefore, even if a channel is formed on the surface of the p-type base layer 205 in contact with the gate insulating film 207, the portion where the electron current flows is mainly limited to the shaded area in FIG. There is a problem that it cannot be formed with a sufficient width. For this reason, it has been difficult to reduce the on-resistance.
[0008]
[Problems to be solved by the invention]
As described above, the conventional high voltage semiconductor device has a problem that the on-resistance cannot be sufficiently reduced.
The present invention has been made in view of the above circumstances, and an object thereof is to provide a high-breakdown-voltage semiconductor element having a lower on-resistance than conventional ones.
[0009]
[Means for Solving the Problems]
  The high breakdown voltage semiconductor element of the present invention includes a first conductivity type drain layer and a first conductivity type semiconductor layer which is formed in contact with the first conductivity type drain layer and allows a drift current to flow in the on state and to be depleted in the off state. A second conductive type semiconductor layer formed in contact with the first conductive type drain layer and the first conductive type semiconductor layer and depleted in an off state; the first conductive type semiconductor layer and the second conductive type; A first conductive type base layer formed in contact with the semiconductor layer, and in contact with the first conductive type base layer;On the first conductivity type base layerA second conductivity type base layer formed on the surface, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer, and the first conductivity type base layer. A gate electrode provided across a surface of the second conductivity type base layer therebetween via a gate insulating film, a first main electrode formed in the first conductivity type drain layer, and the first conductivity type A second main electrode formed on the source layer, wherein the second conductivity type base layer, the first conductivity type semiconductor layer, and the second conductivity type semiconductor layer are all over the first conductivity type base. It is characterized by being connected through layers.
[0010]
  The high breakdown voltage semiconductor element of the present invention includes a first conductivity type drain layer, a first conductivity type semiconductor layer formed in contact with the first conductivity type drain layer, the first conductivity type drain layer, and the first conductivity type. A second conductivity type semiconductor layer formed in contact with the first conductivity type semiconductor layer; a first conductivity type base layer formed in contact with the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; In contact with one conductivity type base layerOn the first conductivity type base layerA second conductivity type base layer formed on the surface, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer, and the first conductivity type base layer. A gate electrode provided across a surface of the second conductivity type base layer therebetween via a gate insulating film, a first main electrode formed in the first conductivity type drain layer, and the first conductivity type A second main electrode formed on a source layer, wherein the first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged, and the second conductive base layer and the second conductive electrode The first conductivity type semiconductor layer and the second conductivity type semiconductor layer are all connected to each other through the first conductivity type base layer.
[0011]
  The high breakdown voltage semiconductor element of the present invention includes a first conductive type drain layer, and first conductive type semiconductor layers and second conductive layers formed on the first conductive type drain layer and alternately arranged in the lateral direction. Type semiconductor layer, a first conductivity type base layer formed on the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, and the first conductivity type base layerClose todo itIn the first conductivity type base layerA second conductivity type base layer formed on the surface, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer, and the first conductivity type base layer. A gate electrode provided across a surface of the second conductivity type base layer therebetween via a gate insulating film, a first main electrode formed in the first conductivity type drain layer, and the first conductivity type A second main electrode formed on the source layer, wherein the second conductivity type base layer, the first conductivity type semiconductor layer, and the second conductivity type semiconductor layer are all over the first conductivity type base. It is characterized by being connected through layers.
  Moreover, in this invention, it is preferable to provide the following structures.
  (1) The upper surface of the first conductivity type base layer and the upper surface of the second conductivity type base layer are substantially in the same plane, and the upper surface of the second conductivity type base layer and the first conductivity type base The gate electrode is provided through the gate insulating film so as to face the upper surface of the layer.
  (2) In (1), the lower surface of the first conductivity type base layer is located below the lower surface of the second conductivity type base layer.
  (3) In (2), the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are alternately and repeatedly arranged in the width direction of the channel formed on the surface of the second conductivity type base layer. .
  (4) In (2), the first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in the length direction of the channel formed on the surface of the second conductive base layer. thing.
[0012]
  The high breakdown voltage semiconductor element of the present invention includes a first conductive type drain layer, and first conductive type semiconductor layers and second conductive layers formed on the first conductive type drain layer and alternately arranged in the lateral direction. Type semiconductor layer, a first conductivity type base layer formed on the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, and the first conductivity type base layerClose todo itOn the first conductivity type base layerA second conductivity type base layer formed on the surface, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer, and the first conductivity type base layer. A gate electrode provided across a surface of the second conductivity type base layer therebetween via a gate insulating film, a first main electrode formed in the first conductivity type drain layer, and the first conductivity type A second main electrode formed on the source layer, and the gate electrode is provided in contact with the first conductivity type base layer through the first conductivity type source layer and the second conductivity type base layer. It is characterized in that it is provided inside the groove through the gate insulating film.
  Moreover, in this invention, it is preferable to provide the following structures.
[0013]
  (1) BeforeThe lower surface of the first conductivity type base layer is located below the bottom surface of the groove.
  (2) (1)The first conductivity type semiconductor layer and the second conductivity type semiconductor layer are alternately and repeatedly arranged in the width direction of the channel formed on the surface of the second conductivity type base layer.
[0014]
  (3) (1)The groove is formed by arranging a plurality of grooves, and the first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in the arrangement direction.
[0015]
  (4) (1)The second conductivity type semiconductor layer and the second conductivity type base layer are connected to each other through a second conductivity type contact layer.
  (5) BeforeThe lower surface of the first conductivity type base layer is located above the bottom surface of the groove.
[0016]
  (6) (5)The first conductivity type semiconductor layer and the second conductivity type semiconductor layer are alternately and repeatedly arranged in the width direction of the channel formed on the surface of the second conductivity type base layer.
[0017]
  (7) The second conductivity type base layer, the first conductivity type semiconductor layer, and the second conductivity type semiconductor layer are all connected through the first conductivity type base layer.is being done.
[0021]
  The high breakdown voltage semiconductor element of the present invention includes a first conductive type drain layer, and first conductive type semiconductor layers and second conductive layers formed on the first conductive type drain layer and alternately arranged in the lateral direction. Adjacent to the first conductive type base layer, the first conductive type base layer formed on the first conductive type semiconductor layer and the second conductive type semiconductor layer, and the first conductive type base layerOn the first conductivity type semiconductor layer and the second conductivity type semiconductor layerA second conductivity type base layer formed on the surface, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer, and the first conductivity type base layer. A gate electrode provided across a surface of the second conductivity type base layer therebetween via a gate insulating film, a first main electrode formed in the first conductivity type drain layer, and the first conductivity type And a second main electrode formed on the source layer, wherein the lower surface of the first conductivity type base layer is located above the lower surface of the second conductivity type base layer.
  Moreover, in this invention, it is preferable to provide the following structures.
  (1) The first conductivity type semiconductor layer and the second conductivity type semiconductor layer are alternately and repeatedly arranged in the width direction of a channel formed on the surface of the second conductivity type base layer.
[0022]
  (2)The first conductivity type semiconductor layer and the second conductivity type semiconductor layer are alternately and repeatedly arranged in a length direction of a channel formed on the surface of the second conductivity type base layer.
[0023]
  In addition, the present inventionHigh voltage semiconductor elementThe first conductivity type drain layer formed on the second conductivity type high resistance layer and the second conductivity type formed on the second conductivity type high resistance layer and spaced apart from the first conductivity type drain layer. A type base layer, a first conductivity type base layer formed adjacent to the surface of the second conductivity type base layer, and formed between the first conductivity type base layer and the first conductivity type drain layer; The first conductivity type semiconductor layer and the second conductivity type semiconductor layer, which are alternately and repeatedly arranged in a direction substantially orthogonal to the direction connecting these layers, and the first conductivity type formed on the surface of the second conductivity type base layer A source layer; a gate electrode provided via a gate insulating film opposite to the surface of the second conductivity type base layer between the first conductivity type source layer and the first conductivity type base layer; A first main electrode formed in a one-conductivity-type drain layer; and the first-conductivity-type source layer It is characterized by comprising a second main electrode formedThe
[0024]
  Also,HeelsDepartureIn the light, it is preferable to have the following configuration.
  (1) The first conductivity type base layer is formed adjacent to the surface of the second conductivity type base layer on the first conductivity type drain layer side, and the first conductivity type base layer is formed from the first conductivity type source layer. A groove is provided across the layer, inside this grooveSaidThrough the gate insulating filmSaidA gate electrode is provided.
[0025]
(2) In (1), a plurality of the grooves are arranged substantially parallel to the arrangement direction of the first conductive type semiconductor layer and the second conductive type semiconductor layer.
(3) In (2), the end surface on the first conductivity type drain layer side of the first conductivity type base layer is located closer to the drain layer side than the end surface on the first conductivity type drain layer side of the groove.
[0026]
  (4) The first conductivity type base layer is formed adjacent to a lower surface of the second conductivity type base layer, penetrates the first conductivity type source layer and the second conductivity type base layer, and A groove is provided in contact with the conductive type base layer, and inside this grooveSaidThrough the gate insulating filmSaidA gate electrode is provided.
[0027]
  (5)The first conductivity type base layer is formed adjacent to the first conductivity type drain layer side surface of the second conductivity type base layer,The upper surface of the first conductivity type base layer and the upper surface of the second conductivity type base layer are substantially in the same plane,An upper surface of the second conductivity type base layer;On the top surface of the first conductivity type base layerOppositely saidThrough the gate insulating filmSaidA gate electrode is provided.
  (Function)
  According to the present invention, the first conductivity type drift layer and the second conductivity type drift layer that are alternately formed in contact with each other include the second conductivity type base layer (directly below the insulated gate electrode via the first conductivity type base layer). Since it is connected to the channel forming layer), it can act as a channel region over the entire width of the second conductivity type base layer, and an on-resistance lower than that of the conventional element can be obtained.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the following embodiments, the n-type is used as the first conductivity type and the p-type is used as the second conductivity type.
[0029]
(First embodiment)
FIG. 1 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the first embodiment of the present invention. This embodiment is an embodiment in which the present invention is applied to a vertical MOS type high breakdown voltage semiconductor element.
[0030]
As shown in FIG. 1, striped n-type drift layers 2 and p-type drift layers 3 are formed in contact with the n-type drain layer 1 and arranged alternately and repeatedly in a plane. The n-type drift layer 2 and the p-type drift layer 3 are alternately and repeatedly arranged in the width direction of a channel formed on the surface of a p-type base layer 5 described later. The concentrations and thicknesses of the n-type drift layer 2 and the p-type drift layer 3 are both about 5 × 10 when the thickness is 5 μm.15cm-3When the thickness is 0.5 μm, the concentration is about 1 × 1017cm-3It is.
[0031]
Further, n-type base layer 4 is formed so as to be in contact with both n-type drift layer 2 and p-type drift layer 3. A p-type base layer 5 is selectively formed on the n-type base layer 4, an n-type source layer 6 is formed on the surface of the p-type base layer 5, and the n-type source layer 6 passes through the p-type base layer 5. A plurality of trench grooves 11 having a depth reaching the n-type base layer 4 are selectively arranged. An insulated gate electrode 8 is provided in the trench groove 11 via a gate insulating film 7.
[0032]
With these structures, the n-channel for electron injection in which the surface of the p-type base layer 5 on the side wall of the trench groove 11 is a channel region by the insulated gate electrode 8, the n-type source layer 6, the p-type base layer 5, and the n-type base layer 4. A MOSFET is configured. In addition, 9 is a drain electrode and 10 is a source electrode.
[0033]
FIG. 2 is a cross-sectional view of a surface passing through AA ′ of the high voltage semiconductor element of FIG. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted. The hatched portion in FIG. 2 represents a portion through which an electron current flows. As can be seen from FIG. 2, electrons are present in the entire region of the surface of the p-type base layer 5 in contact with the sidewall portion of the trench groove 11 facing the insulated gate electrode 8. Current flows. Therefore, an effective conduction region can be formed with a sufficient width, and the on-resistance of the element can be significantly reduced.
[0034]
(Second Embodiment)
FIG. 3 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the second embodiment of the present invention. The same parts as those shown in FIG. The high breakdown voltage semiconductor element of this embodiment is different from that of the first embodiment in that the arrangement directions of the stripe-shaped n-type drift layer 32 and the p-type drift layer 33 that are repeatedly arranged are different.
[0035]
That is, in the element of this embodiment, the n-type drift layer 32 and the p-type drift layer 33 are alternately and repeatedly arranged in the arrangement direction in which the plurality of trench grooves 11 are arranged. In such an arrangement structure, the n-type drift layer 32 and the p-type drift layer 33 are inserted between the p-type base layer 5 and the n-type drift layer 32 and the p-type drift layer 33. Can be sufficiently ensured in the channel region and its width even when they are formed out of alignment with the channel region of the p-type base layer 5.
[0036]
When n-type base layer 4 is not inserted between n-type drift layer 32 and p-type drift layer 33 and p-type base layer 5 as in the conventional device, n-type drift layer 32 and p-type drift layer 33 are not inserted. Are formed out of alignment with the channel region of the p-type base layer 5, a region is formed in which a MOSFET composed of an n-type source layer, a p-type base layer, and an n-type drift layer is not formed. There is a problem that it becomes impossible to secure a sufficient width of the conductive region. According to the present invention, as described above, the interposition of the n-type base layer 4 can solve this problem and reduce the on-resistance.
[0037]
(Third embodiment)
FIG. 4 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the third embodiment of the present invention. The same parts as those in FIG. 3 are denoted by the same reference numerals and description thereof is omitted. The high breakdown voltage semiconductor element of the present embodiment is different from that of the second embodiment in that the stripe-shaped n-type drift layer 42 and the p-type drift layer 43 are arranged in a p-type semiconductor layer 44 through the p-type semiconductor layer 44. It is connected to the mold base layer 5.
[0038]
That is, when the n-type drift layer 32 and the p-type drift layer 33 that are repeatedly arranged are separated from the p-type base layer 5 by the n-type base layer 4 as in the above-described embodiment, The n-type drift layer 32 is connected to the n-type drain layer 1 and thus has substantially the same potential as that layer. However, the p-type drift layer 33 has a depletion layer extending from the bottom surface of the p-type base layer 5. The time until contact with the p-type drift layer 33 is in a floating potential state. In this case, sufficient voltage may not be applied between the n-type drift layer 32 and the p-type drift layer 33 to deplete these layers, and the breakdown voltage characteristics may become unstable.
[0039]
According to the present embodiment, in addition to the effects obtained by the element of the second embodiment, the effects described below can be obtained. That is, since the striped n-type drift layer 42 and the p-type drift layer 43 of the embodiment are connected to the p-type base layer 5 via the p-type semiconductor layer 44, the p-type drift layer 43 is The p-type semiconductor layer 44 is in a state of almost the same potential as the p-type base layer 5. Therefore, it is possible to ensure that a sufficient voltage is applied between the n-type drift layer 42 and the p-type drift layer 43 so that the breakdown voltage can be stably secured. It becomes possible.
[0040]
In the element of this embodiment, the thickness of the striped n-type drift layer 42 and the p-type drift layer 43 is larger than that of the conventional example. This is because the n-type base layer 4 is inserted between the n-type drift layer 42 and the p-type drift layer 43 and the p-type base layer 5, so that the problem of the channel width can be solved. This is also because the degree of freedom related to the thickness of 42 and the p-type drift layer 43 is improved.
[0041]
(Fourth embodiment)
FIG. 5 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the fourth embodiment of the present invention. The same parts as those shown in FIG. The high breakdown voltage semiconductor device of this embodiment is different from that of the first embodiment in that the upper end surfaces of the stripe-shaped n-type drift layer 52 and the p-type drift layer 53 that are repeatedly arranged are from the bottom surface of the trench groove 11. Is also a point located above. The thickness of the n-type base layer 54 is such that the entire layer is completely depleted at a relatively low voltage when OFF.
[0042]
As described in the third embodiment, in the state where the repetitively arranged striped n-type drift layer 2 and p-type drift layer 3 are separated from the p-type base layer 5 by the n-type base layer 4, A sufficient voltage may not be applied between the n-type drift layer 2 and the p-type drift layer 3 at a low voltage, and the breakdown voltage may become unstable.
[0043]
However, according to the present embodiment, in addition to the effects obtained by the element of the first embodiment, the effects described below can be obtained. That is, a p-channel is formed on the surface of the n-type base layer 54 in contact with the gate insulating film 7 by applying a negative voltage to the insulated gate electrode 8 at the time of turn-off, and the p-type base layer 5 and the p-type drift layer 53 are Electrically connected by p-channel. Therefore, it is possible to fix the potential of the p-type drift layer 53 even at a low voltage, stabilize the complete depletion in the n-type drift layer 52 and the p-type drift layer 53, and stably ensure the breakdown voltage of the element. Is possible.
[0044]
(Fifth embodiment)
FIG. 6 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the fifth embodiment of the present invention. The same parts as those shown in FIG. The high breakdown voltage semiconductor element of the present embodiment is different from that of the first embodiment in that the element of the first embodiment is a trench type MOS type high breakdown voltage semiconductor element, whereas the high breakdown voltage semiconductor element of the first embodiment is different from that of the first embodiment. Is a planar type MOS type high breakdown voltage semiconductor element.
[0045]
That is, the n-type base layer 64 is formed so as to be in contact with both the n-type drift layer 2 and the p-type drift layer 3. A p-type base layer 65 is selectively formed in the n-type base layer 64, an n-type source layer 66 is selectively formed on the surface of the p-type base layer 65, and the n-type source layer 66 and the n-type source layer 66 are formed. An insulated gate electrode 68 is disposed on the surface of the p-type base layer 65 between the base layers 64 via a gate insulating film 67. The gate insulating film 67 and the insulating gate electrode 68 extend to the n-type base layer 64.
[0046]
With these structures, the insulated gate electrode 68, the n-type source layer 66, the p-type base layer 65, and the n-type base layer 64 constitute an n-channel MOSFET for electron injection having the surface of the p-type base layer 65 as a channel region. Yes. In addition, 9 is a drain electrode and 70 is a source electrode.
[0047]
The high breakdown voltage semiconductor element according to the present embodiment also allows the entire region on the surface of the p-type base layer 65 to act as an n-channel conduction region as in the element according to the first embodiment. A sufficient width can be formed, and the on-resistance of the element can be remarkably reduced.
[0048]
(Sixth embodiment)
FIG. 7 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the sixth embodiment of the present invention. The same parts as those in FIG. 6 are denoted by the same reference numerals and description thereof is omitted. The high breakdown voltage semiconductor element of this embodiment is different from that of the fifth embodiment in that the arrangement directions of the stripe-shaped n-type drift layer 72 and the p-type drift layer 73 that are repeatedly arranged are different.
[0049]
That is, in the element of this embodiment, the n-type drift layer 72 and the p-type drift layer 73 are alternately and repeatedly arranged in the length direction of the channel formed on the surface of the p-type base layer 65. In such an arrangement structure, the n-type drift layer 72 and the p-type drift layer 73 are inserted between the p-type base layer 65 and the n-type drift layer 72 and the p-type drift layer 73. Even when they are formed out of alignment with the channel region of the p-type base layer 65, it is possible to sufficiently secure an effective channel region and its width.
[0050]
When n-type base layer 64 is not inserted between n-type drift layer 72 and p-type drift layer 73 and p-type base layer 65 as in the conventional device, n-type drift layer 72 and p-type drift layer 73 are inserted. Is formed out of alignment with the channel region of the p-type base layer 65, there is a problem that a sufficient width of the electron current conduction region in the channel of the p-type base layer 65 cannot be secured. According to the present invention, as described above, the interposition of the n-type base layer 64 can solve such a problem and reduce the on-resistance.
[0051]
(Seventh embodiment)
FIG. 8 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the seventh embodiment of the present invention. The same parts as those in FIG. 6 are denoted by the same reference numerals and description thereof is omitted. The high breakdown voltage semiconductor element of this embodiment is different from that of the fifth embodiment in that the stripe-shaped n-type drift layer 82 and the p-type drift layer 83 arranged directly are directly in relation to the p-type base layer 65. It is a connected point.
[0052]
That is, as in the above-described embodiment, when the stripe-shaped n-type drift layer 2 and the p-type drift layer 3 that are repeatedly arranged are separated from the p-type base layer 65 by the n-type base layer 64, Since the n-type drift layer 2 is connected to the n-type drain layer 1, the n-type drift layer 2 is in substantially the same potential as the layer, but the p-type drift layer 3 is in a floating potential state. In this case, when a low voltage is applied, a sufficient voltage may not be applied between the n-type drift layer 2 and the p-type drift layer 3 to deplete these layers, so that a stable breakdown voltage is ensured. May be difficult.
[0053]
According to this embodiment, in addition to the effects obtained with the element of the fifth embodiment, the following effects can be obtained. That is, since the striped n-type drift layer 82 and the p-type drift layer 83 of the embodiment are directly connected to the p-type base layer 65, the p-type drift layer 83 is almost the same as the p-type base layer 65. It becomes the state of the same potential. Therefore, a voltage sufficient to deplete n-type drift layer 82 and p-type drift layer 83 can be reliably applied between the layers, and a breakdown voltage can be stably secured. It becomes possible.
[0054]
(Eighth embodiment)
FIG. 9 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to the eighth embodiment of the present invention. The same parts as those in FIG. 8 are denoted by the same reference numerals and description thereof is omitted. The high breakdown voltage semiconductor element of this embodiment is different from that of the seventh embodiment in that the arrangement directions of the stripe-shaped n-type drift layer 92 and the p-type drift layer 93 that are repeatedly arranged are different.
[0055]
That is, in the element of this embodiment, the n-type drift layer 92 and the p-type drift layer 93 are arranged in the length direction of the channel formed on the surface of the p-type base layer 65 as in the element of the sixth embodiment. It is arranged repeatedly alternately. In such an arrangement structure, the n-type drift layer 82 and the p-type drift layer 83 are connected to the channel of the p-type base layer 65 by interposing the n-type base layer 84 on the n-type drift layer 82 and the p-type drift layer 83. Even when it is formed out of alignment with the region, it is possible to sufficiently secure the electron current conduction region and its width in the channel. Therefore, the on-resistance can be reduced by the n-type base layer 84 without any problem of misalignment.
[0056]
(Ninth embodiment)
FIG. 10 is a cross-sectional view showing the structure of a lateral high voltage semiconductor device according to the ninth embodiment of the present invention. The high withstand voltage semiconductor element of the present embodiment is different from that of the above-described embodiment in that the element of the above-described embodiment is a vertical MOS type high withstand voltage semiconductor element, whereas that of the present embodiment is a horizontal type. This is a MOS type high breakdown voltage semiconductor element.
[0057]
As shown in FIG. 10, an n-type drain layer 101 is formed on a high-resistance p-type semiconductor substrate 100, and a striped n-type that is alternately and repeatedly arranged in a plane in contact with the n-type drain layer 101. A drift layer 102 and a p-type drift layer 103 are formed. An n-type base layer 104 is formed so as to be in contact with both the n-type drift layer 102 and the p-type drift layer 103. That is, the n-type drift layer 102 and the p-type drift layer 103 are formed between the n-type base layer 104 and the n-type drift layer 102, and are alternately and repeatedly arranged in a direction substantially orthogonal to the direction connecting these layers. Has been.
[0058]
Further, a p-type base layer 105 is selectively formed adjacent to the n-type base layer 104, and an n-type source layer 106 is formed on the surface of the p-type base layer 105. A plurality of trench grooves 111 are provided from the n-type source layer 106 to the n-type base layer 104, and the plurality of trench grooves 111 are arranged substantially parallel to the arrangement direction of the n-type drift layer 102 and the p-type drift layer 103. ing. An insulated gate electrode 108 is disposed inside these trench grooves 111 via a gate insulating film 107.
[0059]
With these structures, the n-channel for electron injection having the surface of the p-type base layer 105 on the side wall of the trench groove 111 as a channel region is formed by the insulated gate electrode 108, the n-type source layer 106, the p-type base layer 105, and the n-type base layer 104. A MOSFET is configured. Reference numeral 109 denotes a drain electrode, and 110 denotes a source electrode.
[0060]
According to the present embodiment, as in the first embodiment, the entire region on the surface of the p-type base layer 105 functions as an n-channel electron current conduction region. Therefore, the electron current conduction region can be formed with a sufficient width, and the on-resistance of the element can be significantly reduced.
[0061]
Further, as described above, in the element of this embodiment, the n-type drift layer 102 and the p-type drift layer 103 are alternately and repeatedly arranged in the arrangement direction in which the plurality of trench grooves 111 are arranged. In such an arrangement structure, the n-type drift layer 102 and the p-type drift layer 103 are inserted by inserting the n-type base layer 104 between the n-type drift layer 102 and the p-type drift layer 103 and the p-type base layer 105. Even when they are formed out of alignment with the channel region of the p-type base layer 105, it is possible to sufficiently secure the electron current conduction region and its width. Therefore, the interposition of the n-type base layer 104 can solve the problem of misalignment and reduce the on-resistance.
[0062]
(Tenth embodiment)
FIG. 11 is a cross-sectional view showing the structure of a lateral high voltage semiconductor device according to the tenth embodiment of the present invention. The same parts as those in FIG. 10 are denoted by the same reference numerals and description thereof is omitted. The high withstand voltage semiconductor element of this embodiment is different from that of the tenth embodiment in that the position of the trench groove 119 and the position of the n-type base layer 114 are different.
[0063]
That is, an n-type base layer 114 is formed so as to be in contact with both the n-type drift layer 102 and the p-type drift layer 103, and the p-type base layer 115 is selectively adjacent to the n-type base layer 114. Is formed. An n-type source layer 116 is formed on the surface of the p-type base layer 115, and a trench groove 119 having a depth from the n-type source layer 116 to the n-type base layer 114 through the p-type base layer 115 is formed. . An insulated gate electrode 118 is disposed in the trench groove 119 via a gate insulating film 117.
[0064]
With these structures, the n-channel for electron injection having the surface of the p-type base layer 115 on the side wall of the trench groove 119 as a channel region is formed by the insulated gate electrode 118, the n-type source layer 116, the p-type base layer 115, and the n-type base layer 114. A MOSFET is configured. Reference numeral 109 denotes a drain electrode, and 120 denotes a source electrode.
[0065]
According to the present embodiment, as in the tenth embodiment, the entire region on the surface of the p-type base layer 115 functions as an n-channel electron current conduction region. Therefore, the electron current conduction region can be formed with a sufficient width, and the on-resistance of the element can be significantly reduced.
[0066]
(Eleventh embodiment)
FIG. 12 is a cross-sectional view showing the structure of a lateral high voltage semiconductor device according to the eleventh embodiment of the present invention. The same parts as those in FIG. 10 are denoted by the same reference numerals and description thereof is omitted. The high withstand voltage semiconductor element of the present embodiment is different from that of the tenth embodiment in that the element of the tenth embodiment is a trench type MOS type high withstand voltage semiconductor element but the present embodiment. Is a planar type MOS type high breakdown voltage semiconductor element.
[0067]
That is, the insulated gate electrode 128 is disposed on the surface of the p-type base layer 105 between the n-type source layer 106 and the n-type base layer 104 via the gate insulating film 127. The gate insulating film 127 and the insulated gate electrode 128 extend over the n-type base layer 104, the n-type drift layer 102, and the p-type drift layer 103.
[0068]
With these structures, the insulated gate electrode 128, the n-type source layer 106, the p-type base layer 105, and the n-type base layer 104 constitute an n-channel MOSFET for electron injection having the surface of the p-type base layer 105 as a channel region. Yes. Reference numeral 109 denotes a drain electrode, and 130 denotes a source electrode.
[0069]
According to the present embodiment, as in the tenth embodiment, the entire region on the surface of the p-type base layer 105 functions as an n-channel electron current conduction region. Therefore, the electron current conduction region can be formed with a sufficient width, and the on-resistance of the element can be significantly reduced.
[0070]
The present invention is not limited to the above embodiment. For example, in the above embodiment, the n-type is used as the first conductivity type and the p-type is used as the second conductivity type. Conversely, the p-type may be used as the first conductivity type, and the n-type may be used as the second conductivity type. .
In addition, various modifications can be made without departing from the spirit of the present invention.
[0071]
【The invention's effect】
As described above, according to the present invention, since the width of the effective region where the electron current is conducted in the channel of the MOS structure is increased, it is possible to obtain a low on-resistance MOS type high breakdown voltage semiconductor element.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view in the direction of a line segment AA ′ in FIG.
FIG. 3 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to a second embodiment of the present invention.
FIG. 4 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to a third embodiment of the present invention.
FIG. 5 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to a fourth embodiment of the present invention.
FIG. 6 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to a fifth embodiment of the present invention.
FIG. 7 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to a sixth embodiment of the present invention.
FIG. 8 is a cross-sectional view showing the structure of a vertical high voltage semiconductor device according to a seventh embodiment of the present invention.
FIG. 9 is a sectional view showing the structure of a vertical high voltage semiconductor device according to an eighth embodiment of the present invention.
FIG. 10 is a cross-sectional view showing the structure of a lateral high voltage semiconductor device according to a ninth embodiment of the present invention.
FIG. 11 is a cross-sectional view showing the structure of a lateral high voltage semiconductor device according to a tenth embodiment of the present invention.
FIG. 12 is a cross-sectional view showing the structure of a lateral high voltage semiconductor device according to an eleventh embodiment of the present invention.
FIG. 13 is a cross-sectional view showing the structure of a conventional vertical high voltage semiconductor device.
14 is a cross-sectional view in the direction of the line segment AA ′ in FIG. 13;
[Explanation of symbols]
1 ... n-type drain layer
2 ... n-type drift layer
3 ... p-type drift layer
4 ... n-type base layer
5 ... p-type base layer
6 ... n-type source layer
7 ... Gate insulation film
8 ... Insulated gate electrode
9 ... Drain electrode
10 ... Source electrode
11 ... trench

Claims (24)

第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成され、オン状態でドリフト電流を流すとともにオフ状態で空乏化する第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成され、オフ状態で空乏化する第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。A first conductivity type drain layer; a first conductivity type semiconductor layer formed in contact with the first conductivity type drain layer; allowing a drift current to flow in an on state and depleting in an off state; and the first conductivity type drain layer And a second conductive semiconductor layer formed in contact with the first conductive semiconductor layer and depleted in an off state, and a first conductive semiconductor layer formed in contact with the first conductive semiconductor layer and the second conductive semiconductor layer. A first conductivity type base layer; a second conductivity type base layer formed on the first conductivity type base layer in contact with the first conductivity type base layer; and a surface of the second conductivity type base layer. A first conductivity type source layer; and a gate electrode provided through a gate insulating film so as to face the surface of the second conductivity type base layer between the first conductivity type source layer and the first conductivity type base layer And a first layer formed on the first conductivity type drain layer. A main electrode and a second main electrode formed on the first conductivity type source layer; and the second conductivity type base layer, the first conductivity type semiconductor layer, and the second conductivity type semiconductor layer A high breakdown voltage semiconductor element characterized in that all of them are connected via the first conductivity type base layer. 第１導電型ドレイン層と、この第１導電型ドレイン層に接して形成された第１導電型半導体層と、前記第１導電型ドレイン層及び前記第１導電型半導体層に接して形成された第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層に接して形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを備え、前記第１導電型半導体層と前記第２導電型半導体層とは交互に繰り返し配列されており、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。A first conductivity type drain layer; a first conductivity type semiconductor layer formed in contact with the first conductivity type drain layer; and the first conductivity type drain layer and the first conductivity type semiconductor layer. A second conductive semiconductor layer; a first conductive base layer formed in contact with the first conductive semiconductor layer and the second conductive semiconductor layer; and the first conductive base layer in contact with the first conductive base layer . A second conductive type base layer formed on the conductive type base layer; a first conductive type source layer formed on a surface of the second conductive type base layer; the first conductive type source layer; and the first conductive type. A gate electrode provided through a gate insulating film so as to face the surface of the second conductivity type base layer between the first conductivity type base layer, a first main electrode formed in the first conductivity type drain layer, A second main electrode formed on the first conductivity type source layer, and The conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged, and the second conductive base layer, the first conductive semiconductor layer, and the second conductive semiconductor layer are all over. A high breakdown voltage semiconductor element connected through the first conductivity type base layer. 第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層内に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。A first conductive type drain layer, a first conductive type semiconductor layer and a second conductive type semiconductor layer which are formed on the first conductive type drain layer and are alternately and repeatedly arranged in a lateral direction; and the first conductive type semiconductor layer and the first conductivity type base layer formed on the second conductive type semiconductor layer, a second conductivity type base in contact with the first conductivity type base layer formed on said first conductivity type base layer A first conductivity type source layer formed on the surface of the second conductivity type base layer, and the second conductivity type base layer between the first conductivity type source layer and the first conductivity type base layer. A gate electrode provided opposite to the surface through a gate insulating film, a first main electrode formed on the first conductivity type drain layer, and a second electrode formed on the first conductivity type source layer A main electrode, the second conductivity type base layer, the first conductivity type semiconductor layer, Serial and the second conductive semiconductor layer high breakdown voltage semiconductor device characterized by being connected through the first conductivity type base layer over all. 第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に接して前記第１導電型ベース層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記ゲート電極は前記第１導電型ソース層及び前記第２導電型ベース層を貫通し前記第１導電型ベース層に接して設けられた溝の内部に前記ゲート絶縁膜を介して設けられていることを特徴とする高耐圧半導体素子。A first conductive type drain layer, a first conductive type semiconductor layer and a second conductive type semiconductor layer which are formed on the first conductive type drain layer and are alternately and repeatedly arranged in a lateral direction; and the first conductive type semiconductor layer and the first conductivity type base layer formed on the second conductive type semiconductor layer, a second conductivity type base in contact with the first conductivity type base layer formed on said first conductivity type base layer A first conductivity type source layer formed on the surface of the second conductivity type base layer, and the second conductivity type base layer between the first conductivity type source layer and the first conductivity type base layer. A gate electrode provided opposite to the surface through a gate insulating film, a first main electrode formed on the first conductivity type drain layer, and a second electrode formed on the first conductivity type source layer A main electrode, and the gate electrode includes the first conductivity type source layer and the second electrode. High voltage semiconductor device characterized in that is provided via the gate insulating film in the trench provided in contact with the first conductivity type base layer through the conductive type base layer. 前記第１導電型ベース層の下面は前記溝の底面よりも下に位置することを特徴とする請求項４記載の高耐圧半導体素子。  5. The high breakdown voltage semiconductor device according to claim 4, wherein a lower surface of the first conductivity type base layer is located below a bottom surface of the groove. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項５記載の高耐圧半導体素子。  6. The first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in a width direction of a channel formed on the surface of the second conductive base layer. High breakdown voltage semiconductor element. 前記溝は複数配列されて形成され、この配列方向に前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項５記載の高耐圧半導体素子。  6. The high breakdown voltage semiconductor according to claim 5, wherein a plurality of the grooves are formed and the first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in the arrangement direction. element. 前記第２導電型半導体層と前記第２導電型ベース層とは、第２導電型コンタクト層を介してお互いに接続して形成されていることを特徴とする請求項５記載の高耐圧半導体素子。  6. The high breakdown voltage semiconductor element according to claim 5, wherein the second conductive type semiconductor layer and the second conductive type base layer are formed to be connected to each other through a second conductive type contact layer. . 前記第１導電型ベース層の下面は前記溝の底面よりも上に位置することを特徴とする請求項４記載の高耐圧半導体素子。  The high withstand voltage semiconductor device according to claim 4, wherein a lower surface of the first conductivity type base layer is located above a bottom surface of the groove. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項９記載の高耐圧半導体素子。  10. The first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in a width direction of a channel formed on the surface of the second conductive base layer. High breakdown voltage semiconductor element. 前記第２導電型ベース層と前記第１導電型半導体層及び前記第２導電型半導体層とはその全てにわたって前記第１導電型ベース層を介して接続されていることを特徴とする請求項４記載の高耐圧半導体素子。  5. The second conductivity type base layer, the first conductivity type semiconductor layer, and the second conductivity type semiconductor layer are all connected to each other through the first conductivity type base layer. The high breakdown voltage semiconductor element described. 前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項３記載の高耐圧半導体素子。  The upper surface of the first conductivity type base layer and the upper surface of the second conductivity type base layer are substantially in the same plane, and the upper surface of the second conductivity type base layer and the upper surface of the first conductivity type base layer. 4. The high breakdown voltage semiconductor element according to claim 3, wherein the gate electrode is provided through the gate insulating film so as to face the substrate. 前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも下に位置することを特徴とする請求項１２記載の高耐圧半導体素子。  13. The high breakdown voltage semiconductor device according to claim 12, wherein the lower surface of the first conductivity type base layer is located below the lower surface of the second conductivity type base layer. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項１３記載の高耐圧半導体素子。  14. The first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in a width direction of a channel formed on the surface of the second conductive base layer. High breakdown voltage semiconductor element. 前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項１３記載の高耐圧半導体素子。  14. The first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in a length direction of a channel formed on the surface of the second conductive base layer. The high breakdown voltage semiconductor element described. 第１導電型ドレイン層と、この第１導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第１導電型ベース層と、前記第１導電型ベース層に隣接して前記第１導電型半導体層及び前記第２導電型半導体層上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備し、前記第１導電型ベース層の下面は前記第２導電型ベース層の下面よりも上に位置することを特徴とする高耐圧半導体素子。A first conductive type drain layer, a first conductive type semiconductor layer and a second conductive type semiconductor layer which are formed on the first conductive type drain layer and are alternately and repeatedly arranged in a lateral direction; and the first conductive type semiconductor And a first conductive type base layer formed on the second conductive type semiconductor layer and on the first conductive type semiconductor layer and the second conductive type semiconductor layer adjacent to the first conductive type base layer. The formed second conductivity type base layer, the first conductivity type source layer formed on the surface of the second conductivity type base layer, and between the first conductivity type source layer and the first conductivity type base layer. A gate electrode provided opposite to the surface of the second conductivity type base layer through a gate insulating film, a first main electrode formed on the first conductivity type drain layer, and the first conductivity type source A second main electrode formed on the layer, and the first conductivity type base layer The lower surface is high-voltage semiconductor device which is characterized in that located above the lower surface of the second conductivity type base layer. 前記第２導電型ベース層表面に形成されるチャネルの幅方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項１６記載の高耐圧半導体素子。  17. The first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in a width direction of a channel formed on the surface of the second conductive base layer. High breakdown voltage semiconductor element. 前記第２導電型ベース層表面に形成されるチャネルの長さ方向に、前記第１導電型半導体層及び前記第２導電型半導体層が交互に繰り返し配列
されていることを特徴とする請求項１６記載の高耐圧半導体素子。17. The first conductive semiconductor layer and the second conductive semiconductor layer are alternately and repeatedly arranged in a length direction of a channel formed on the surface of the second conductive base layer. The high breakdown voltage semiconductor element described. 第２導電型高抵抗層上に形成された第１導電型ドレイン層と、前記第２導電型高抵抗層上に前記第１導電型ドレイン層とは離間して形成された第２導電型ベース層と、この第２導電型ベース層表面に隣接して形成された第１導電型ベース層と、この第１導電型ベース層と前記第１導電型ドレイン層との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列された第１導電型半導体層及び第２導電型半導体層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型ベース層との間の前記第２導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極とを具備することを特徴とする高耐圧半導体素子。  A first conductivity type drain layer formed on the second conductivity type high resistance layer and a second conductivity type base formed on the second conductivity type high resistance layer and spaced apart from the first conductivity type drain layer. A first conductive type base layer formed adjacent to the surface of the second conductive type base layer, and between the first conductive type base layer and the first conductive type drain layer. A first conductive type semiconductor layer and a second conductive type semiconductor layer which are alternately and repeatedly arranged in a direction substantially orthogonal to a direction connecting the layers, and a first conductive type source layer formed on the surface of the second conductive type base layer A gate electrode provided through a gate insulating film so as to face the surface of the second conductivity type base layer between the first conductivity type source layer and the first conductivity type base layer, and the first conductivity A first main electrode formed on the type drain layer, and a shape formed on the first conductivity type source layer. High voltage semiconductor device characterized by comprising a second main electrode that is. 前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ソース層から前記第１導電型ベース層にわたって溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項１９記載の高耐圧半導体素子。  The first conductivity type base layer is formed adjacent to the surface of the second conductivity type base layer on the first conductivity type drain layer side, and a groove extends from the first conductivity type source layer to the first conductivity type base layer. 20. The high withstand voltage semiconductor element according to claim 19, wherein the gate electrode is provided in the groove through the gate insulating film. 前記溝は、前記第１導電型半導体層及び前記第２導電型半導体層の配列方向と概略平行に複数配列されていることを特徴とする請求項２０記載の高耐圧半導体素子。  21. The high withstand voltage semiconductor device according to claim 20, wherein a plurality of the grooves are arranged substantially in parallel with an arrangement direction of the first conductive type semiconductor layer and the second conductive type semiconductor layer. 前記第１導電型ベース層の前記第１導電型ドレイン層側端面は、前記溝の前記第１導電型ドレイン層側端面よりも当該ドレイン層側に位置することを特徴とする請求項２１記載の高耐圧半導体素子。  The end surface on the first conductivity type drain layer side of the first conductivity type base layer is located closer to the drain layer than the end surface on the first conductivity type drain layer side of the groove. High voltage semiconductor device. 前記第１導電型ベース層は、前記第２導電型ベース層の下面に隣接して形成され、前記第１導電型ソース層及び前記第２導電型ベース層を貫通し、前記第１導電型ベース層に接して溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項１９記載の高耐圧半導体素子。  The first conductivity type base layer is formed adjacent to a lower surface of the second conductivity type base layer, penetrates the first conductivity type source layer and the second conductivity type base layer, and the first conductivity type base layer is formed. 20. The high breakdown voltage semiconductor element according to claim 19, wherein a groove is provided in contact with the layer, and the gate electrode is provided in the groove via the gate insulating film. 前記第１導電型ベース層は、前記第２導電型ベース層の前記第１導電型ドレイン層側表面に隣接して形成され、前記第１導電型ベース層の上面と前記第２導電型ベース層の上面とは、実質的に同一面内にあり、前記第２導電型ベース層の上面及び前記第１導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項１９記載の高耐圧半導体素子。  The first conductivity type base layer is formed adjacent to the surface of the second conductivity type base layer on the first conductivity type drain layer side, and the upper surface of the first conductivity type base layer and the second conductivity type base layer are formed. The upper surface of the first conductive type base layer is substantially in the same plane, and the gate electrode is provided through the gate insulating film so as to face the upper surface of the second conductive type base layer and the upper surface of the first conductive type base layer. 20. The high breakdown voltage semiconductor element according to claim 19, wherein the high breakdown voltage semiconductor element is provided.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3446698B2 (en) 1999-12-14 2003-09-16 株式会社日立製作所 Semiconductor device and manufacturing method thereof
JP4764987B2 (en) * 2000-09-05 2011-09-07 富士電機株式会社 Super junction semiconductor device
JP3899231B2 (en) 2000-12-18 2007-03-28 株式会社豊田中央研究所 Semiconductor device
JP5010774B2 (en) * 2000-12-28 2012-08-29 富士電機株式会社 Semiconductor device manufacturing method and semiconductor device
JP4785335B2 (en) * 2001-02-21 2011-10-05 三菱電機株式会社 Semiconductor device and manufacturing method thereof
JP3534084B2 (en) 2001-04-18 2004-06-07 株式会社デンソー Semiconductor device and manufacturing method thereof
US6878989B2 (en) 2001-05-25 2005-04-12 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
JP3973395B2 (en) 2001-10-16 2007-09-12 株式会社豊田中央研究所 Semiconductor device and manufacturing method thereof
AU2003268710A1 (en) * 2002-10-04 2004-04-23 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and process for fabricating the same
JP4166627B2 (en) 2003-05-30 2008-10-15 株式会社デンソー Semiconductor device
JP4194890B2 (en) 2003-06-24 2008-12-10 株式会社豊田中央研究所 Semiconductor device and manufacturing method thereof
JP4882212B2 (en) * 2003-08-20 2012-02-22 株式会社デンソー Vertical semiconductor device
EP1671374B1 (en) 2003-10-08 2018-05-09 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4536366B2 (en) 2003-12-22 2010-09-01 株式会社豊田中央研究所 Semiconductor device and its design support program
JP3689419B1 (en) * 2004-03-29 2005-08-31 新電元工業株式会社 Semiconductor device and method for manufacturing semiconductor device
JP5201307B2 (en) 2005-12-22 2013-06-05 富士電機株式会社 Semiconductor device
JP5225546B2 (en) * 2005-12-27 2013-07-03 株式会社豊田中央研究所 Semiconductor device
JP2007221024A (en) * 2006-02-20 2007-08-30 Toshiba Corp Semiconductor device
JP5124999B2 (en) 2006-06-15 2013-01-23 富士電機株式会社 Semiconductor device and manufacturing method thereof
JP4539680B2 (en) * 2007-05-14 2010-09-08 株式会社デンソー Semiconductor device and manufacturing method thereof
US7897998B2 (en) * 2007-09-06 2011-03-01 International Rectifier Corporation III-nitride power semiconductor device
JP2009194164A (en) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd Insulated gate field effect transistor and method of manufacturing the same
JP4670915B2 (en) 2008-08-08 2011-04-13 ソニー株式会社 Semiconductor device
JP2012142537A (en) * 2010-12-16 2012-07-26 Mitsubishi Electric Corp Insulated gate type bipolar transistor, and method of manufacturing the same
KR101613442B1 (en) * 2012-05-29 2016-04-19 미쓰비시덴키 가부시키가이샤 Insulating gate-type bipolar transistor
US9490322B2 (en) * 2013-01-23 2016-11-08 Freescale Semiconductor, Inc. Semiconductor device with enhanced 3D resurf
JP5741642B2 (en) * 2013-08-05 2015-07-01 富士電機株式会社 Semiconductor device
JP2015146363A (en) * 2014-01-31 2015-08-13 株式会社東芝 semiconductor device
JP6369173B2 (en) * 2014-04-17 2018-08-08 富士電機株式会社 Vertical semiconductor device and manufacturing method thereof
JP2016162861A (en) 2015-02-27 2016-09-05 株式会社東芝 Semiconductor device
JP2019054169A (en) * 2017-09-15 2019-04-04 株式会社東芝 Semiconductor device
US11189688B2 (en) * 2018-10-18 2021-11-30 Abb Power Grids Switzerland Ag Insulated gate power semiconductor device and method for manufacturing such device
JP7439417B2 (en) * 2019-09-03 2024-02-28 富士電機株式会社 Super junction semiconductor device and method for manufacturing super junction semiconductor device
JP7508764B2 (en) * 2019-09-03 2024-07-02 富士電機株式会社 Super-junction silicon carbide semiconductor device and method for manufacturing the super-junction silicon carbide semiconductor device
JP7694816B2 (en) * 2022-04-14 2025-06-18 株式会社デンソー Semiconductor device and its manufacturing method

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