JP3869598B2

JP3869598B2 - Digital data encoding processing circuit, encoding processing method, and digital data recording apparatus including encoding processing circuit

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Publication number: JP3869598B2
Application number: JP33257199A
Authority: JP
Inventors: 正彦畔野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-11-24
Filing date: 1999-11-24
Publication date: 2007-01-17
Anticipated expiration: 2019-11-24
Also published as: JP2001156649A

Description

【０００１】
【発明の属する技術分野】
デジタルデータ記録媒体、特に、ＤＶＤ（ＤｉｇｉｔａｌＶｉｄｅｏＤｉｓｃ）への記録時における符号化回路、符号化方法、及び該符号化回路を備える記録装置に関する。
【０００２】
【従来の技術】
記憶手段として利用されるＤＶＤにおいて、記録データは、通常、図３に示すようなＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｄｅ）ブロック構造を備える。このＥＣＣブロック構造は、短時間の大容量データの転送という目的に適うものである。ＥＣＣブロック構造は、大きさ２０６４バイトのデータセクタを１６個含む。各データセクタの構造は、図４に示される。
【０００３】
ホストコンピュータからＤＶＤに書き込まれるべきユーザデータは２０４８バイト毎に分けられる。その分けられた２０４８バイトについて、各データセクタのアドレス情報とそのセクタの素性とを表すＩＤの４バイト、ＩＤのエラー検出符号であるＩＥＤの２バイト、リザーブ領域としてＲＳＶの６バイト、セクタに対するエラー検出符号であるＥＤＣ（ＥｒｒｏｒＤｅｔｅｃｔｉｏｎＣｏｄｅ）の４バイト、合計で１６バイトが付加され、データセクタとなる。従って、各データセクタは、２０４８＋１６＝２０６４バイトで構成されている。そして、このデータセクタは、後述するエラー訂正のためのパリティビットを符号化するために、１７２バイト×１２行のデータ構造（図４）に分割される。
【０００４】
ここで、図４に示すように、２０４８バイトのユーザデータ内の個々の相対アドレスは、「Ｄ０」から「Ｄ２０４７」までの表記により表される。Ｄ０からＤ１５９までのデータは１行目、Ｄ１６０からＤ３３１までのデータは２行目、・・・Ｄ１７０８からＤ１８７９までのデータは１１行目、Ｄ１８８０からＤ２０４７までのデータは１２行目に、分割される。
【０００５】
大容量のデータを扱うＤＶＤへの記録データには、データの信頼性を向上させるために、エラー訂正符号（ＥＣＣ）が計算されて付加される。即ち、１６のデータセクタを一つの固まり（ブロック）とし、この１６セクタのブロックに対して、リードソロモン符号である積符号を求め、それらをエラー訂正符号（ＥＣＣ）として付加し使用する。このようにエラー訂正符号の計算が行われる単位であるブロックが、「ＥＣＣブロック」と呼ばれる。
【０００６】
ＥＣＣブロックの積符号化では、まず縦方向（列方向）のバイト列ごとに符号化を行い、得られた１６バイトのＥＣＣ符号を、関連する列の後に付加する。付加されるＥＣＣ符号の全体（１６バイト×１７２バイト）は、ＰＯ（ＰａｒｉｔｙｏｆＯｕｔｅｒ；外符号）部と呼ばれている（図３参照）。
【０００７】
次に、ＥＣＣブロックの横方向（行方向）について、バイト行ごとに符号化を行い、得られた１０バイトのＥＣＣ符号を、関連する行の後に付加する。付加されるＥＣＣ符号の全体（１０バイト×２０８行）は、ＰＩ（ＰａｒｉｔｙｏｆＩｎｎｅｒ；内符号）部と呼ばれている（図３参照）。図３においても示されているように、ＰＩ部には、ＰＯ部に関するＰＩパリティ（図３のＰＩ−２部分）も存在する。
【０００８】
その後、ＥＣＣブロックをＤＶＤに記録するときは、周知のように１つのＥＣＣブロックを１６の物理セクタに変換する。この物理セクタは、まず、上述したデータセクタ２０６４バイト（１７２バイト×１２行）に該データセクタに対応するＰＩ部を加えた１２行と、それに続けてＰＯ部の１行を抜き出して付加した１８２バイト×１３行の２３３６バイトを構成し（このことは、一般に「インターリーブする」と呼ばれる。）、次に、これを９１バイトの「ＳＹＮＣＦｒａｍｅ」に２６等分して、そのそれぞれの「ＳｙｎｃＦｒａｍｅ」の先頭に２バイト分のシンク（Ｓｙｎｃ）コードを付加して２４１８バイトの物理セクタを得る。このようにして得られる物理セクタに必要な変調処理を行ったものをディスクに書込むことによってＤＶＤへの記録が行われる（図５参照）。
【０００９】
ホストコンピュータから転送されるユーザデータを符号化し、変調するまでの、上記の信号処理過程においては、データの一時記憶領域として外部記憶メモリ（例えば、ＤＲＡＭ）の利用が不可欠である。次に、以下において、従来技術におけるその過程とそこで利用される外部記憶メモリへのアクセス量について、ＥＣＣブロック単位に着目して、説明する。
【００１０】
（１）まず、ホストコンピュータから送られるユーザデータを、外部記憶メモリへのアクセス処理を管理するバッファ・マネジャを介して、２Ｋバイト（１データセクタ）ずつ外部記憶メモリに格納する。この格納作業が１６データセクタに関して行なわれる。このとき、外部記憶メモリへのアクセス量は、
２０４８バイトの書き込み×１６セクタ＝３２７６８バイト（数字▲１▼）
となる。
【００１１】
（２）次に、各データセクタに対して、ＩＤ（４バイト）、ＩＥＤ（２バイト）、ＲＳＶ（６バイト）の付加を行う。このとき、外部記憶メモリへのアクセス量は、
・１２バイトの書き込み×１６セクタ＝１９２バイト（数字▲２▼）
となる。
【００１２】
（３）次に、各データセクタに対して、ＥＤＣコードの演算及びその付加を行う。ＥＤＣコードの演算においては、周知の技術を利用する。各データセクタにおいて先頭から２０６０バイトまでのデータを基礎にしてＥＤＣコードを求める演算がなされ、導出された４バイトのＥＤＣコードは、各データセクタの末尾アドレス上に付加される。このとき、外部記憶メモリへのアクセス量は、
・（２０６０バイトの読み取り＋４バイトの書き込み）×１６セクタ＝３３０２４バイト（数字▲３▼）
となる。
【００１３】
（４）次に、ユーザデータ（２０４８バイト×１６セクタ）に対するスクランブル処理が行われる。スクランブルについては、周知の技術を利用する。読み取ったユーザデータをスクランブルし外部記憶メモリへ書き戻す。このとき、外部記憶メモリへのアクセス量は、
・（２０４８バイトの読み取りと書き込み）×１６セクタ＝６５５３６バイト（数字▲４▼）
となる。
【００１４】
（５）次に、スクランブル処理が終了した１６セクタのデータにおいて、バイト列毎に演算して得られるＰＯ部の、パリティ演算と付加を行う。このとき、外部記憶メモリへのアクセス量は、
・（１９２バイトの読み取りと１６バイトのパリティ書き込み）×１７２列＝３５７７６バイト（数字▲５▼）
となる。
【００１５】
（６）次に、スクランブル処理が終了した１６セクタのデータ、及び上記（５）において付加されたＰＯ部データにおいて、バイト行毎に演算して得られるＰＩ部のパリティ演算と付加を行う。このとき、外部記憶メモリへのアクセス量は、
・（１７２バイトの読み取りと１０バイトのパリティ書き込み）×２０８行＝３７８５６バイト（数字▲６▼）
となる。この「２０８行」は、ユーザデータ１９２行とＰＯ部データ１０行とから、構成される。
【００１６】
（７）ＰＯ部とＰＩ部とのパリティが付加された１６データセクタに対して、インターリーブしシンクコードを付加して、さらに８−１６変調処理を行う。８−１６変調処理に委ねるに際しての、外部記憶メモリへのアクセス量は、
・（２３６６バイトの読み取り）×１６セクタ＝３７８５６バイト（数字▲７▼）
となる。
【００１７】
以上のような従来技術での信号処理過程では、１つのＥＣＣブロックの信号処理を終えてディスク（ＤＶＤ）へ書き込むべきデータを生成するまでには、外部記憶メモリへのデータアクセス量が膨大となる。例えば、上記の例では、総アクセス量（即ち、数字▲１▼から数字▲７▼までの総和）は、
・２４３００８バイト（数字▲８▼）
となる。
【００１８】
ところで、ＤＶＤの記録時の標準速度（一倍速）におけるＥＣＣブロック周期は、規格上、約（１／４２）秒（周波数；約４２Ｈｚ）と取り決められている。即ち、ディスク上に上記ＥＣＣブロックを１ブロックだけ書き込む時間は、約（１／４２）秒である。このＥＣＣブロック周期内で、上記「２４３００８バイト」（数字▲８▼）のデータ量が外部記憶メモリ上でアクセス（書き込み又は読み取り）されなければならないことになる。
【００１９】
現在汎用利用される外部記憶メモリを使用すると、例えば、アクセスタイムが５０ｎｓ（ナノ秒）程度のＤＲＡＭを使用して１６ビット幅でアクセスすると、ＤＲＡＭに対するバンド幅（単位時間当りで、最大でどれだけのデータ量をアクセスできるかを表す数字）は、精々約３０−４０Ｍバイト／秒である。つまり、上記のＥＣＣブロック周期内では、３０−４０Ｍバイト／４２＝約１Ｍバイト弱（数字▲９▼）のアクセスが可能である。この数字と、上記数字▲８▼「２４３００８バイト」とを比較すると、
・「数字▲９▼」＞「数字▲８▼」
であるから、この場合（即ち、一倍速時）では問題は生じない。
【００２０】
しかし、今後、ＤＶＤへの記録の速度を、ＣＤ（ＣｏｍｐａｃｔＤｉｓｋ）への記録処理が高速化したのと同様に、高速化させるとするならば、単位時間当りに外部記憶メモリでアクセス処理すべきデータ量を増大させなければならない。すると、上記「数字▲８▼」が増大することになるが、従来の技術では単位時間当りのアクセス処理可能データ量は、上記「数字▲９▼」以下に限定されている。つまり、従来の技術を用いた上記のような信号処理過程およびシステムでは、外部記憶メモリへのアクセス処理が律速段階になってしまい、ＤＶＤ記録高速化は不可能であるという問題点が生じる。
【００２１】
上記問題点を解決する一つの方策として、外部に記憶メモリを設けるのではなく、信号処理過程の回路（例えば、図１における信号処理回路４）の内部に記憶メモリを配してバンド幅を大きくする方策が考案されている。しかし、この方策では外部記憶メモリを配置するよりもコスト面で高価になり、効率的で安価なＤＶＤ記録装置（システム）を提供するという趣旨には反することになる。
【００２２】
特開平１０−１２６２７９号や特開平１０―２６１２６３号において、一時記憶手段（一時外部記憶メモリ）へのアクセス量を軽減する方法が記載されている。しかし、いずれもデジタル記録データを再生する場合に主眼をおいて、アクセス量軽減を考察している。デジタルデータを記録するときに構成可能な手順の特性を、生かしたものではない。
【００２３】
【発明が解決しようとする課題】
従って、本発明の目的は、ＤＶＤへの書込みの速度を高めるために、外部記憶メモリへのアクセス量を極力抑えるシステムを提供すること、及びそのシステムを用いた効率的で安価なＤＶＤ記録装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明は、かかる目的を達成するためになされたものである。第１の発明に係るデジタルデータ符号化回路は、
一時記憶メモリと、
セクタ単位のデータに、ＩＤと、該ＩＤのエラー検出用符号とを生成し付加するＩＤ生成回路と、
セクタ単位のデータのエラー検出用符号を生成し付加するＥＤＣ生成回路と、
セクタ単位にデータをスクランブルする第１のスクランブル回路と、
所定の長さで区切られたデータストリームを順次読み、その所定の長さのデータに関するエラー訂正用符号を生成して付加するＥＣＣ生成回路と
を含み、
上記ＥＣＣ生成回路により、
（１）ＥＣＣブロック単位のデータのうちユーザデータ部分の、外符号の生成、
（２）ＥＣＣブロック単位のデータのうちユーザデータ部分の、内符号の生成、
（３）ＥＣＣブロック単位のデータのうち上記（１）の外符号部分の、内符号の生成、
以上のエラー訂正用符号の生成付加を行なうものである。
このデジタルデータ符号化回路において、
セクタ単位のデータを、一時記憶メモリに１回アクセスして読み取り、
読み取られたデータに関して、
ＥＤＣ生成回路によりエラー検出用符号を生成し、
第１のスクランブル回路によりスクランブルを施し、
上記のＩＤと、該ＩＤのエラー検出用符号と、セクタ単位のエラー検出用符号と、スクランブルされたデータとに基づいて、上記ＥＣＣ生成回路により、該セクタ単位のデータに関する上記（２）の内符号を生成し、
上記のＩＤと、該ＩＤのエラー検出用符号と、スクランブルされたデータと、セクタ単位のエラー検出用符号と、上記内符号とを、一時記憶メモリに書き込み、
上記ＩＤ生成付加、ＩＤのエラー検出用符号生成付加、データのスクランブル、セクタのエラー検出用符号生成付加、及び内符号生成付加を、ＥＣＣブロック分行ない、
続いてＥＣＣブロックのデータに関して、一時記憶メモリからデータを読み取りつつ、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（１）の外符号を生成し、作成された外符号を一時記憶メモリに書き込み、更に、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（３）の内符号を生成し、作成された内符号を一時記憶メモリに書き込む、
ことを特徴とする。
【００２５】
第２の発明に係るデジタルデータ符号化回路は、
データをスクランブルする第２のスクランブル回路と、
一時記憶メモリと、
セクタ単位のデータに、ＩＤと、該ＩＤのエラー検出用符号とを生成し付加するＩＤ生成回路と、
セクタ単位にデータをデスクランブルするデスクランブル回路と、
上記のデスクランブルされたセクタ単位のデータから、エラー検出用符号を生成し付加するＥＤＣ生成回路と、
所定の長さで区切られたデータストリームを順次読み、その所定の長さのデータに関するエラー訂正用符号を生成して付加するＥＣＣ生成回路と
を含み、
上記ＥＣＣ生成回路により、
（１）ＥＣＣブロック単位のデータのうちユーザデータ部分の、外符号の生成、
（２）ＥＣＣブロック単位のデータのうちユーザデータ部分の、内符号の生成、
（３）ＥＣＣブロック単位のデータのうち上記（１）の外符号部分の、内符号の生成、
以上のエラー訂正用符号の生成付加を行なうものである。
このデジタルデータ符号化回路において、
一時記憶メモリには第２のスクランブル回路によりスクランブルされたデータが書き込まれ、
スクランブルされたセクタ単位のデータを、一時記憶メモリに１回アクセスして読み取り、
読み取られたデータに関して、
デスクランブル回路によりデスクランブルを施した上で、ＥＤＣ生成回路によりエラー検出用符号を生成し、
上記のＩＤと、該ＩＤのエラー検出用符号と、スクランブルされたデータと、セクタ単位のエラー検出用符号とに基づいて、上記ＥＣＣ生成回路により、該セクタ単位のデータに関する上記（２）の内符号を生成し、
上記のＩＤと、該ＩＤのエラー検出用符号と、スクランブルされたデータと、セクタ単位のエラー検出用符号と、上記内符号とを、一時記憶メモリに書き込み、
上記ＩＤ生成付加、ＩＤのエラー検出用符号生成付加、データのスクランブル、セクタのエラー検出用符号生成付加、及び内符号生成付加を、ＥＣＣブロック分行ない、
続いてＥＣＣブロックのデータに関して、一時記憶メモリからデータを読み取りつつ、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（１）の外符号を生成し、作成された外符号を一時記憶メモリに書き込み、更に、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（３）の内符号を生成し、作成された内符号を一時記憶メモリに書き込む、
ことを特徴とする。
【００２６】
第３の発明に係る記録装置は、第１の発明または第２の発明のデジタルデータ符号化回路を有することを特徴とする。
【００２７】
第４の発明に係るデジタルデータ符号化方法は、
一時記憶メモリと、
セクタ単位のデータに、ＩＤと、該ＩＤのエラー検出用符号とを生成し付加するＩＤ生成回路と、
セクタ単位のデータのエラー検出用符号を生成し付加するＥＤＣ生成回路と、
セクタ単位にデータをスクランブルする第１のスクランブル回路と、
所定の長さで区切られたデータストリームを順次読み、その所定の長さのデータに関するエラー訂正用符号を生成して付加するＥＣＣ生成回路と
を含み、
上記ＥＣＣ生成回路により、
（１）ＥＣＣブロック単位のデータのうちユーザデータ部分の、外符号の生成、
（２）ＥＣＣブロック単位のデータのうちユーザデータ部分の、内符号の生成、
（３）ＥＣＣブロック単位のデータのうち上記（１）の外符号部分の、内符号の生成、
以上のエラー訂正用符号の生成付加を行なう、
デジタルデータ符号化回路において、
セクタ単位のデータを、一時記憶メモリに１回アクセスして読み取り、
読み取られたデータに関して、
ＥＤＣ生成回路によるエラー検出用符号の生成と、第１のスクランブル回路によるスクランブル処理を、並行して行ない、
上記のＩＤと、該ＩＤのエラー検出用符号と、セクタ単位のエラー検出用符号と、スクランブルされたデータとに基づいて、上記ＥＣＣ生成回路により、該セクタ単位のデータに関する上記（２）の内符号を生成し、
上記のＩＤと、該ＩＤのエラー検出用符号と、スクランブルされたデータと、セクタ単位のエラー検出用符号と、上記内符号とを、第１の記憶手段に書き込み、
上記ＩＤ生成付加、ＩＤのエラー検出用符号生成付加、データのスクランブル、セクタのエラー検出用符号生成付加、及び内符号生成付加を、ＥＣＣブロック分行ない、
続いてＥＣＣブロックのデータに関して、一時記憶メモリからデータを読み取りつつ、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（１）の外符号を生成し、作成された外符号を一時記憶メモリに書き込み、更に、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（３）の内符号を生成し、作成された内符号を一時記憶メモリに書き込む、
ことを特徴とする。
【００２８】
第５の発明に係るデジタルデータ符号化方法は、
データをスクランブルする第２のスクランブル回路と、
一時記憶メモリと、
セクタ単位のデータに、ＩＤと、該ＩＤのエラー検出用符号とを生成し付加するＩＤ生成回路と、
セクタ単位にデータをデスクランブルするデスクランブル回路と、
上記のデスクランブルされたセクタ単位のデータから、エラー検出用符号を生成し付加するＥＤＣ生成回路と、
所定の長さで区切られたデータストリームを順次読み、その所定の長さのデータに関するエラー訂正用符号を生成して付加するＥＣＣ生成回路と
を含み、
上記ＥＣＣ生成回路により、
（１）ＥＣＣブロック単位のデータのうちユーザデータ部分の、外符号の生成、
（２）ＥＣＣブロック単位のデータのうちユーザデータ部分の、内符号の生成、
（３）ＥＣＣブロック単位のデータのうち上記（１）の外符号部分の、内符号の生成、
以上のエラー訂正用符号の生成付加を行なう、
デジタルデータ符号化回路において、
一時記憶メモリには第２のスクランブル回路によりスクランブルされたデータが書き込まれ、
スクランブルされたセクタ単位のデータを、一時記憶メモリに１回アクセスして読み取り、
読み取られたデータに関して、
デスクランブル回路によりデスクランブルを施した上で、ＥＤＣ生成回路によりエラー検出用符号を生成し、
上記のＩＤと、該ＩＤのエラー検出用符号と、スクランブルされたデータと、セクタ単位のエラー検出用符号とに基づいて、上記ＥＣＣ生成回路により、該セクタ単位のデータに関する上記（２）の内符号を生成し、
上記のＩＤと、該ＩＤのエラー検出用符号と、スクランブルされたデータと、セクタ単位のエラー検出用符号と、上記内符号とを、一時記憶メモリに書き込み、
上記ＩＤ生成付加、ＩＤのエラー検出用符号生成付加、データのスクランブル、セクタのエラー検出用符号生成付加、及び内符号生成付加を、ＥＣＣブロック分行ない、
続いてＥＣＣブロックのデータに関して、一時記憶メモリからデータを読み取りつつ、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（１）の外符号を生成し、作成された外符号を一時記憶メモリに書き込み、更に、上記ＥＣＣ生成回路により、該ＥＣＣブロック単位のデータに関する上記（３）の内符号を生成し、作成された内符号を一時記憶メモリに書き込む、
ことを特徴とする。
【００２９】
【発明の実施の形態】
以下において、添付の図面を参照しつつ、本発明に係る好適な実施形態を説明する。
【００３０】
図１は、本発明に係る第１の実施形態であるＤＶＤ記録システム２のブロック図を示す。該記録システム２は、主として信号処理回路４において稼動し、制御部（ＣＰＵ）６から動作の指示を受ける。信号処理回路４は、ＤＶＤに記録すべきユーザデータをホストコンピュータ８から受け取り、適宜外部記憶メモリ１０を利用して該ユーザデータを変換し、８−１６変調回路１２を経て出力する。
【００３１】
信号処理回路４は、ホストコンピュータ８とのデータのインタフェース部であるホストインタフェースブロック１４と、外部記憶メモリ１０へのアクセス処理を管理するバッファ・マネジャ１６と、符号化ブロック１８と、８−１６変調を行なう８−１６変調回路１２とから構成される。さらに、符号化ブロック１８は、バッファ・マネジャ１６を介して、ホストインタフェースブロック１４、外部記憶メモリ１０及び８−１６変調回路１２とデータをやりとりし、その内部にＩＤ・ＩＥＤ・ＲＳＶ生成回路２０、シフトレジスタ２２、ＥＤＣ生成回路２４、スクランブル回路２６、及びパリティ生成回路２８を備える。ＩＤ・ＩＥＤ・ＲＳＶ生成回路２０、シフトレジスタ２２、ＥＤＣ生成回路２４、スクランブル回路２６、及びパリティ生成回路２８の詳細については、後で説明する。
【００３２】
図１に示されるブロック図を用いて、信号処理回路４がユーザデータを変換し最後に８−１６変調するまでの順序を説明する。
【００３３】
まず、ホストから転送されるユーザデータはホストインタフェースブロック１４を介し、バッファ・マネジャ１６を介して外部記憶メモリ１０に書き込まれる。
【００３４】
（２Ｋバイト×１６セクタ＝）３２Ｋバイトのデータが外部記憶メモリ１０に蓄えられた時点で、信号処理回路４を制御する制御部（ＣＰＵ）６は、符号化ブロック１８に対して符号化命令を発行する。符号化ブロック１８が符号化命令を受け取ると、符号化ブロック１８内のＩＤ・ＩＥＤ・ＲＳＶ生成回路２０が、各々のデータセクタに対して、まず、ＩＤの生成を行い外部記憶メモリ１０の該当アドレス部分に書き込む。
【００３５】
この時、ＩＤの生成を信号処理回路４で行うか、行わないかをＣＰＵ６から選択できるようにしてもよい。また、ＩＤの中のアドレス情報は信号処理回路４で自動生成されるようにするか、特定の内部レジスタ（図示せず。）に設定された値を使用するか、ＣＰＵ６から選択できるようにしてもよい。
【００３６】
続いて、上記と同様に、ＩＤ・ＩＥＤ・ＲＳＶ生成回路２０が、ＩＤのエラー検出符号であるＩＥＤを生成して外部記憶メモリ１０の該当アドレス部分に書き込む。このとき、ＩＥＤの生成、付加を実行するか、実行せずに外部記憶メモリ１０上の値を以降の符号化にそのまま使用するか、を選択できるようにしてもよい。
【００３７】
更に上記と同様に、特定の内部レジスタ（図示せず。）に設定されたＲＳＶを外部記憶メモリ１０の該当アドレス部位に書き込む。このとき、ＲＳＶの付加を実行するか、実行せずに外部記憶メモリ１０上の値を以降の符号化に使用するか、を選択できるようにしてもよい。
【００３８】
ＩＤ、ＩＥＤ、ＲＳＶの付加が終了した後、符号化ブロック１８は、外部記憶メモリ１０からユーザデータを、データセクタ単位毎に、先頭から内部のシフトレジスタ２０に順次取り込んでいく。
【００３９】
シフトレジスタ２２に取り込まれたデータは、スクランブル回路２６とＥＤＣ生成回路２４とに、同時に供給される。ＩＤを含む最初の１２バイトは、後段のパリティ生成回路２８にも同時に供給される。このとき、ＥＤＣ生成回路２４に供給されるデータはＩＤ、ＩＥＤ、ＲＳＶの１２バイトとユーザデータの先頭Ｄ０（即ち、１バイト目）からＤ２０４７（即ち、２０４８バイト目）までである。それらデータから４バイトのＥＤＣコードが生成される。生成されたＥＤＣコードは、後段のパリティ生成回路２８に適宜のタイミングで供給される。また、このとき、スクランブル回路２６に供給されるデータは、ユーザデータの先頭Ｄ０からＤ２０４７までの２０４８バイトである。それらデータに関してスクランブルが行われ、スクランブルされたデータは、後段のパリティ生成回路２８に適宜のタイミングで供給される。
【００４０】
即ち、後段のパリティ生成回路２８に供給されるデータは、図４に示されるデータセクタの観点からみると、以下のように構成される。
◎シフトレジスタ２２からの最初の１２バイト（ＩＤ、ＩＥＤ、ＲＳＶ）とスクランブル回路２６からのＤ０からＤ１５９までの１６０バイトとにより１行目が構成され、
◎スクランブル回路２６からのＤ１６０からＤ３３１までの１７２バイトにより２行目が構成され、以下同様にして３行目から１１行目までが構成され、
◎そしてスクランブル回路２６からのＤ１８８０からＤ２０４７までの１６８バイトとＥＤＣ生成回路２４からの４バイトとにより１２行目が構成される。
【００４１】
パリティ生成回路２８では、上記のように供給された１２行（×１７２バイト）に基づいて行毎に１０バイトのＰＩパリティが生成される。この処理で生成されるＰＩパリティは、ユーザデータ（１７２バイト×１２行）に対するものであるから、図１に示されるＰＩ−１部のパリティである。生成されたＰＩパリティは供給される１７２バイトの行毎にパリティ位置に付加される。行データはＰＩパリティが付加され順次シフトレジスタ２２へ戻され、更に１２行分が外部記憶メモリ１０へバッファ・マネジャ１６を介して書き戻される。
【００４２】
従来技術における信号処理過程では、
（３）ＥＤＣコードの演算と、
（４）スクランブル処理と、
（６）ＰＩパリティ生成とにおいて、
それぞれ別々に外部記憶メモリ１０のユーザデータを読み取る（即ち、都合略３回読み取る）が、本発明に係る第１の実施形態では、外部記憶メモリ１０への１回の読み取りで済ませている。また、従来技術における信号処理過程では、（５）ＰＯパリティ生成を行なってからその後（６）ＰＩパリティ生成を行なうのであるが、後でも説明するように本発明に係る第１の実施形態では、（６）ＰＩパリティ生成を行ないその後（５）ＰＯパリティ生成を行なう。仮に、ＰＯパリティ生成をＰＩパリティ生成よりも先に行なおうとすると、（３）ＥＤＣコード演算と（４）スクランブル処理の後に、必ず一旦外部記憶メモリ１０にデータを書き込む処理を設けなければならない。即ち、ＰＯパリティ生成を先に行なうのではなく、ＰＩパリティ生成を先に行なうことにより、上記のように従来技術での３回の読み取りが１回の読み取りに減少する。
【００４３】
デジタル記録データを再生する装置、例えばＤＶＤを再生する装置においては、まず、ＥＣＣブロックにおける列方向にデータを読みそれと該列に備わるＰＯパリティとを比較して、必要であればデータを訂正し、続いて、ＥＣＣブロックの行方向にデータを読みそれと該行に備わるＰＩパリティとを比較して、更に必要であればデータを訂正する。図６に示すように、例えば、ＣＤ４０に損傷４２（等）が加えられてしまうような場合、（ＥＣＣブロックにおける）行方向に連続してデータ（ビット値）が損なわれる可能性が、（ＥＣＣブロックにおける）列方向に連続してデータが損なわれる可能性に比べて、大幅に高いため、まず列方向のデータチェックによりデータ訂正を行なうことが合理的であるからである。従って、デジタル記録データの再生装置においては、列方向及びＰＯパリティに係る処理を先行させるのであるが、本発明のようにデジタルデータの記録装置においては、かかるような合理性は存在せず、従って、別の観点、即ち、外部記憶メモリへのアクセス量を減少させるという観点からは、行方向及びＰＩパリティに係る処理を先行させることが合理的である。このように本発明は、デジタルデータを記録するときに構成可能な手順の特性を生かしたものである。。
【００４４】
符号化ブロック１８が外部記憶メモリ１０からユーザデータをシフトレジスタ２２に順次取り込み、スクランブル処理、ＥＤＣコードの生成付加、及びＰＩパリティの生成付加するまでを、１６データセクタ分（即ち、１ＥＣＣブロック分に相当）繰り返す。このことにより、１ＥＣＣブロックについて、
（２）ＩＤ，ＩＥＤ，ＲＳＶの付加、
（３）ＥＤＣコードの生成、付加、
（４）ユーザデータのスクランブル処理、
（６）ＰＩパリティの大部分（即ちＰＩ−１パリティ部分）の生成、付加
が終了したことになる。
【００４５】
次に、書き戻したブロックデータ（３２Ｋバイト）について、ＰＯパリティを生成付加する。バッファ・マネジャ１６を介して、バイト列方向にデータを順次読み出して、シフトレジスタ２２に取り込む。シフトレジスタ２２に取り込まれたデータは、順次パリティ生成回路２８に直接供給されてＰＯパリティが順次生成され、生成されたパリティは、シフトレジスタ２２、バッファ・マネジャ１６を介して外部記憶メモリ１０へ書き戻される。これらの処理によって、
（５）ＰＯパリティ（１６バイト×１７２列）の生成、付加
が終了したことになる。
【００４６】
最後にＰＯパリティ部（１７２バイト×１６行）に対するＰＩパリティ（図１のＰＩ−２部分）を生成するため、外部記憶メモリ１０からバッファ・マネジャ１６を介して、ＰＯパリティ部分を読み取り、シフトレジスタ２２からパリティ生成回路２８に順次データが供給されて残りのＰＩパリティが生成され、生成されたパリティはシフトレジスタ２２、バッファ・マネジャ１６を介して外部記憶メモリ１０へ書き戻されて、全ての符号化処理が終了する。
【００４７】
符号化処理が終了したデータは、バッファ・マネジャ１６を介して８−１６変調回路１２に読み出され、順次８−１６変調が行われて外部のディスク書きこみ部に渡されディスク（ＤＶＤ）に記録される。８−１６変調処理については、公知のものを利用するため説明を省略する。
【００４８】
図２は、本発明に係る第２の実施形態であるＤＶＤ記録システム２’のブロック図を示す。このブロック図における信号処理回路４では、ホストインタフェースブロック１４とバッファ・マネジャ１６との間に、第２のスクランブル回路３０が配される。即ち、ホストコンピュータ８から受け取ったデータを、ホストインターフェースブロック１４を介し、バッファ・マネジャ１６を介して外部記憶メモリ１０へ格納する段階で第２のスクランブル回路３０に通過させ、まずスクランブル処理を終了させてしまう。よって、図１に配されているようなシフトレジスタ２２とパリティ生成回路２８との間のスクランブル回路２６が、第２の実施形態では存在せず、ＰＩ−１部分（図１参照）のＰＩパリティ生成のためにパリティ生成回路２８に供給されるデータについては、ＥＤＣコード４バイト以外はシフトレジスタ２２から直接供給される。
【００４９】
但し、ＥＤＣ生成回路２４にてＥＤＣコードを生成する際に、ＥＤＣ生成回路２４にはスクランブル処理を施す前のデータが供給されなければならない。よって、図２に示すように、シフトレジスタ２２とその後段のＥＤＣ生成回路２４との間には、デスクランブル回路３２が配されている。
【００５０】
第２の実施形態のＤＶＤ記録システム２’において、この第２のスクランブル回路３０によるスクランブル処理を行うか否かをＣＰＵにより選択可能とし、第１の実施形態のＤＶＤ記録システム２でのスクランブル回路２６によるスクランブル処理も実行するか否かを選択可能としてもよい。
【００５１】
これまでの説明においては、記録媒体としてＤＶＤを取り上げてきた。本発明発明は、ＤＶＤに限定されず他のデジタル記録媒体、例えばＣＤ（コンパクト・ディスク）などへの記録においても、応用することができる。
【００５２】
上記でも既に述べたが、従来技術における信号処理過程では、
（３）ＥＤＣコードの演算と、
（４）スクランブル処理と、
（６）ＰＩパリティ生成とにおいて、
それぞれ別々に外部記憶メモリ１０のユーザデータ（約３２Ｋバイト）を読み取る（即ち、都合略３回読み取る）が、本発明に係る第１及び第２の実施形態では、外部記憶メモリ１０への１回の読み取りの直後に上記３つの処理を行なっている。即ち従来技術では３回必要なところを、１回で済ませている。即ち、
・約３２Ｋバイトの読み取り×２回＝約６４Ｋバイト
のアクセス量が減少する。前に記した「数字▲８▼」の「２４３００８バイト」と比較すると、アクセス総量を（６４Ｋ／２４３Ｋ）程度、即ち、約３割程度軽減できる。
【００５３】
【発明の効果】
本発明によると、ＤＶＤ記憶システムにおいて、一時外部記憶メモリへのアクセス総量を大幅に、即ち約３割程度減らすことができる。よって、従来の技術と略同様のシステム構成ではあるが、安価で効率的な高速処理に対応した記録システムを供給できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＶＤ記録システムのブロック図である。
【図２】本発明の第２の実施形態に係るＤＶＤ記録システムのブロック図である。
【図３】ＤＶＤに記録されるデータのＥＣＣブロックの構造を示す模式図である。
【図４】ＤＶＤに記録されるデータのデータセクタの構造を示す模式図である。
【図５】ＤＶＤに記録されるデータの物理セクタの構造を示す模式図である。
【図６】損傷が加えられたコンパクトディスクの平面図である。
【符号の説明】
２・・・ＤＶＤ記録システム、
４・・・信号処理回路、
６・・・ＣＰＵ、
８・・・ホストコンピュータ、
１０・・・外部記憶メモリ、
１２・・・８−１６変調回路、
１４・・・ホストインタフェースブロック、
１６・・・バッファ・マネジャ、
１８・・・符号化ブロック、
２０・・・ＩＤ・ＩＥＤ・ＲＳＶ生成回路、
２２・・・シフトレジスタ、
２４・・・ＥＤＣ生成回路、
２６・・・スクランブル回路、
２８・・・パリティ生成回路、
３０・・・第２のスクランブル回路、
３２・・・ディスクランブル回路、
４０・・・コンパクトディスク、
４２・・・損傷[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an encoding circuit, an encoding method, and a recording apparatus including the encoding circuit at the time of recording on a digital data recording medium, in particular, a DVD (Digital Video Disc).
[0002]
[Prior art]
In a DVD used as a storage means, recording data usually has an ECC (Error Correction Code) block structure as shown in FIG. This ECC block structure is suitable for the purpose of transferring a large amount of data in a short time. The ECC block structure includes 16 data sectors of size 2064 bytes. The structure of each data sector is shown in FIG.
[0003]
User data to be written from the host computer to the DVD is divided into 2048 bytes. With regard to the divided 2048 bytes, 4 bytes of ID indicating the address information of each data sector and the identity of the sector, 2 bytes of IED which is an error detection code of ID, 6 bytes of RSV as a reserved area, error for the sector 4 bytes of EDC (Error Detection Code) which is a detection code, 16 bytes in total, are added to form a data sector. Therefore, each data sector is composed of 2048 + 16 = 2064 bytes. This data sector is divided into a data structure of 172 bytes × 12 rows (FIG. 4) in order to encode parity bits for error correction described later.
[0004]
Here, as shown in FIG. 4, each relative address in the 2048-byte user data is represented by a notation from “D0” to “D2047”. The data from D0 to D159 is divided into the first line, the data from D160 to D331 is divided into the second line, the data from D1708 to D1879 is divided into the 11th line, and the data from D1880 to D2047 is divided into the 12th line. The
[0005]
An error correction code (ECC) is calculated and added to data recorded on a DVD that handles a large amount of data in order to improve data reliability. That is, 16 data sectors are made into one block (block), a product code which is a Reed-Solomon code is obtained for the block of 16 sectors, and these are added and used as an error correction code (ECC). A block that is a unit in which an error correction code is calculated in this way is called an “ECC block”.
[0006]
In the product encoding of the ECC block, first, encoding is performed for each byte sequence in the vertical direction (column direction), and the obtained 16-byte ECC code is added after the related sequence. The whole ECC code (16 bytes × 172 bytes) to be added is called a PO (Parity of Outer) part (see FIG. 3).
[0007]
Next, encoding is performed for each byte row in the horizontal direction (row direction) of the ECC block, and the obtained 10-byte ECC code is added after the associated row. The whole of the added ECC code (10 bytes × 208 lines) is called a PI (Parity of Inner) part (see FIG. 3). As also shown in FIG. 3, the PI part also has a PI parity related to the PO part (PI-2 part in FIG. 3).
[0008]
Thereafter, when an ECC block is recorded on a DVD, as is well known, one ECC block is converted into 16 physical sectors. In this physical sector, first, 12 rows obtained by adding the PI portion corresponding to the data sector to the above-mentioned data sector 2064 bytes (172 bytes × 12 rows), followed by one row of the PO portion are extracted and added 182. It consists of 2336 bytes of bytes × 13 rows (this is commonly referred to as “interleave”), then it is divided into 26 equal parts of 91 bytes of “SYNC Frame”, and each “Sync Frame” ”Is added to the head of 2 bytes to obtain a 2418-byte physical sector. Recording on the DVD is performed by writing on the disk the necessary physical sector modulation processing thus obtained (see FIG. 5).
[0009]
In the above-described signal processing process until user data transferred from the host computer is encoded and modulated, it is indispensable to use an external storage memory (for example, DRAM) as a temporary data storage area. Next, the process in the prior art and the access amount to the external storage memory used there will be described below, focusing on the ECC block unit.
[0010]
(1) First, user data sent from the host computer is stored in the external storage memory in units of 2 Kbytes (one data sector) through a buffer manager that manages access processing to the external storage memory. This storage operation is performed for 16 data sectors. At this time, the amount of access to the external storage memory is
2048 bytes of writing x 16 sectors = 32768 bytes (number (1))
It becomes.
[0011]
(2) Next, ID (4 bytes), IED (2 bytes), and RSV (6 bytes) are added to each data sector. At this time, the amount of access to the external storage memory is
・ 12 bytes writing x 16 sectors = 192 bytes (number (2))
It becomes.
[0012]
(3) Next, an EDC code is calculated and added to each data sector. A known technique is used in the calculation of the EDC code. In each data sector, an operation for obtaining an EDC code is performed on the basis of data from the beginning to 2060 bytes, and the derived 4-byte EDC code is added to the end address of each data sector. At this time, the amount of access to the external storage memory is
-(2060 bytes read + 4 bytes write) x 16 sectors = 33024 bytes (number (3))
It becomes.
[0013]
(4) Next, scramble processing is performed on user data (2048 bytes × 16 sectors). For scrambling, a known technique is used. The read user data is scrambled and written back to the external storage memory. At this time, the amount of access to the external storage memory is
・ (Reading and writing of 2048 bytes) × 16 sectors = 65536 bytes (number (4))
It becomes.
[0014]
(5) Next, in the 16-sector data for which the scramble processing has been completed, the parity calculation and addition of the PO unit obtained by calculation for each byte string are performed. At this time, the amount of access to the external storage memory is
-(192 bytes read and 16 bytes parity write) x 172 columns = 35776 bytes (number 5)
It becomes.
[0015]
(6) Next, in the 16-sector data for which the scramble processing is completed and the PO part data added in (5) above, the parity calculation and addition of the PI part obtained by calculation for each byte row are performed. At this time, the amount of access to the external storage memory is
(172 bytes read and 10 bytes parity write) x 208 rows = 37856 bytes (number (6))
It becomes. This “208 rows” is composed of user data 192 rows and PO section data 10 rows.
[0016]
(7) The 16 data sectors to which the parity of the PO part and the PI part are added are interleaved, added with a sync code, and further subjected to 8-16 modulation processing. When entrusting to 8-16 modulation processing, the amount of access to the external storage memory is
・ (2366 bytes read) x 16 sectors = 37856 bytes (number 7)
It becomes.
[0017]
In the signal processing process in the prior art as described above, the amount of data access to the external storage memory becomes enormous before the signal processing of one ECC block is completed and data to be written to the disk (DVD) is generated. . For example, in the above example, the total access amount (that is, the total from the number (1) to the number (7)) is
-243008 bytes (number 8)
It becomes.
[0018]
By the way, the ECC block period at the standard speed (single speed) at the time of DVD recording is determined to be about (1/42) seconds (frequency: about 42 Hz) in the standard. That is, the time for writing one ECC block on the disk is about (1/42) seconds. Within the ECC block period, the data amount of “243008 bytes” (number (8)) must be accessed (written or read) on the external storage memory.
[0019]
When using an external storage memory that is currently used for general purposes, for example, when accessing with a 16-bit width using a DRAM having an access time of about 50 ns (nanoseconds), the bandwidth to the DRAM (how much at maximum per unit time) The number representing the amount of data that can be accessed is at most about 30-40 Mbytes / second. In other words, within the above ECC block period, 30-40 Mbytes / 42 = less than about 1 Mbyte (number (9)) can be accessed. When this number is compared with the above number (8) “243008 bytes”,
・ "Number ▲ 9 ▼">"Number ▲ 8 ▼"
Therefore, in this case (that is, at the time of the single speed), no problem occurs.
[0020]
However, in the future, if the recording speed on the DVD is to be increased in the same manner as the recording process on the CD (Compact Disk), the access processing should be performed in the external storage memory per unit time. The amount of data must be increased. Then, the “number (8)” increases, but in the conventional technology, the amount of data that can be accessed per unit time is limited to the “number (9)” or less. In other words, in the signal processing process and system as described above using the conventional technology, the access processing to the external storage memory becomes a rate-determining step, and there is a problem that DVD recording speed cannot be increased.
[0021]
As one measure for solving the above problem, a storage memory is arranged inside a circuit in a signal processing process (for example, the signal processing circuit 4 in FIG. 1) instead of providing a storage memory outside to increase the bandwidth. Measures have been devised. However, this measure is more expensive in terms of cost than disposing an external storage memory, which is contrary to the idea of providing an efficient and inexpensive DVD recording apparatus (system).
[0022]
Japanese Patent Application Laid-Open No. 10-126279 and Japanese Patent Application Laid-Open No. 10-261263 describe a method for reducing the access amount to temporary storage means (temporary external storage memory). However, in all cases, the reduction of the access amount is considered with the focus on reproducing digital recording data. It does not take advantage of the characteristics of the procedures that can be configured when recording digital data.
[0023]
[Problems to be solved by the invention]
Accordingly, an object of the present invention is to provide a system for minimizing the amount of access to the external storage memory in order to increase the writing speed to the DVD, and to provide an efficient and inexpensive DVD recording apparatus using the system. It is to provide.
[0024]
[Means for Solving the Problems]
The present invention has been made to achieve such an object. A digital data encoding circuit according to a first invention is:
Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
An EDC generation circuit for generating and adding an error detection code for data in sectors;
A first scramble circuit that scrambles data in sector units;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
The above error correction code is generated and added.
In this digital data encoding circuit,
Read sector unit data by accessing temporary storage memory once,
Regarding the read data,
An error detection code is generated by an EDC generation circuit,
Scrambled by the first scramble circuit,
Based on the ID, the error detection code of the ID, the error detection code in units of sectors, and the scrambled data, the ECC generation circuit causes the ECC unit to generate Generate a sign
The ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code are written in the temporary storage memory,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
It is characterized by that.
[0025]
A digital data encoding circuit according to a second invention is:
A second scramble circuit that scrambles the data;
Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
A descrambling circuit for descrambling data in units of sectors;
An EDC generation circuit that generates and adds an error detection code from the descrambled sector unit data;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
The above error correction code is generated and added.
In this digital data encoding circuit,
In the temporary storage memory, the data scrambled by the second scramble circuit is written,
Read the scrambled sector unit data by accessing the temporary storage memory once,
Regarding the read data,
After descrambling by the descrambling circuit, an error detection code is generated by the EDC generation circuit,
Based on the ID, the error detection code of the ID, the scrambled data, and the error detection code in units of sectors, the ECC generation circuit causes the ECC unit to generate Generate a sign
The ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code are written in the temporary storage memory,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
It is characterized by that.
[0026]
A recording apparatus according to a third invention has the digital data encoding circuit of the first invention or the second invention.
[0027]
A digital data encoding method according to a fourth invention is:
Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
An EDC generation circuit for generating and adding an error detection code for data in sectors;
A first scramble circuit that scrambles data in sector units;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
Generate and add the above error correction code,
In the digital data encoding circuit,
Read sector unit data by accessing temporary storage memory once,
Regarding the read data,
The error detection code generation by the EDC generation circuit and the scramble processing by the first scramble circuit are performed in parallel.
Based on the ID, the error detection code of the ID, the error detection code in units of sectors, and the scrambled data, the ECC generation circuit causes the ECC unit to generate Generate a sign
Write the ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code in the first storage means,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
It is characterized by that.
[0028]
A digital data encoding method according to a fifth invention is:
A second scramble circuit that scrambles the data;
Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
A descrambling circuit for descrambling data in units of sectors;
An EDC generation circuit that generates and adds an error detection code from the descrambled sector unit data;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
Generate and add the above error correction code,
In the digital data encoding circuit,
In the temporary storage memory, the data scrambled by the second scramble circuit is written,
Read the scrambled sector unit data by accessing the temporary storage memory once,
Regarding the read data,
After descrambling by the descrambling circuit, an error detection code is generated by the EDC generation circuit,
Based on the ID, the error detection code of the ID, the scrambled data, and the error detection code in units of sectors, the ECC generation circuit causes the ECC unit to generate Generate a sign
The ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code are written in the temporary storage memory,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
It is characterized by that.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
[0030]
FIG. 1 shows a block diagram of a DVD recording system 2 according to the first embodiment of the present invention. The recording system 2 mainly operates in the signal processing circuit 4 and receives an operation instruction from a control unit (CPU) 6. The signal processing circuit 4 receives user data to be recorded on the DVD from the host computer 8, converts the user data appropriately using the external storage memory 10, and outputs it through the 8-16 modulation circuit 12.
[0031]
The signal processing circuit 4 includes a host interface block 14 that is a data interface unit with the host computer 8, a buffer manager 16 that manages access processing to the external storage memory 10, an encoding block 18, and 8-16 modulation. And an 8-16 modulation circuit 12 for performing the above. Further, the encoding block 18 exchanges data with the host interface block 14, the external storage memory 10 and the 8-16 modulation circuit 12 via the buffer manager 16, and the ID / IED / RSV generation circuit 20, A shift register 22, an EDC generation circuit 24, a scramble circuit 26, and a parity generation circuit 28 are provided. Details of the ID / IED / RSV generation circuit 20, the shift register 22, the EDC generation circuit 24, the scramble circuit 26, and the parity generation circuit 28 will be described later.
[0032]
The order from when the signal processing circuit 4 converts user data to the last 8-16 modulation will be described with reference to the block diagram shown in FIG.
[0033]
First, user data transferred from the host is written into the external storage memory 10 via the host interface block 14 and the buffer manager 16.
[0034]
When (2 Kbytes × 16 sectors =) 32 Kbytes of data is stored in the external storage memory 10, the control unit (CPU) 6 that controls the signal processing circuit 4 sends an encoding instruction to the encoding block 18. Issue. When the encoding block 18 receives the encoding instruction, the ID / IED / RSV generation circuit 20 in the encoding block 18 first generates an ID for each data sector and the corresponding address of the external storage memory 10. Write to the part.
[0035]
At this time, the CPU 6 may select whether the ID generation is performed by the signal processing circuit 4 or not. Further, the address information in the ID is automatically generated by the signal processing circuit 4, or a value set in a specific internal register (not shown) is used, or the CPU 6 can select it. Also good.
[0036]
Subsequently, in the same manner as described above, the ID / IED / RSV generation circuit 20 generates an IED that is an ID error detection code and writes it in the corresponding address portion of the external storage memory 10. At this time, it may be possible to select whether to generate and add the IED, or to use the value on the external storage memory 10 as it is for the subsequent encoding without executing it.
[0037]
Further, similarly to the above, the RSV set in a specific internal register (not shown) is written in the corresponding address portion of the external storage memory 10. At this time, it may be possible to select whether to add the RSV or to use the value on the external storage memory 10 for the subsequent encoding without performing the addition.
[0038]
After the addition of ID, IED, and RSV is completed, the encoding block 18 sequentially fetches user data from the external storage memory 10 into the internal shift register 20 from the head for each data sector unit.
[0039]
The data taken into the shift register 22 is supplied to the scramble circuit 26 and the EDC generation circuit 24 at the same time. The first 12 bytes including the ID are simultaneously supplied to the parity generation circuit 28 at the subsequent stage. At this time, the data supplied to the EDC generation circuit 24 is 12 bytes of ID, IED, and RSV and the head D0 (that is, the first byte) to D2047 (that is, the 2048th byte) of the user data. A 4-byte EDC code is generated from the data. The generated EDC code is supplied to the subsequent parity generation circuit 28 at an appropriate timing. At this time, the data supplied to the scramble circuit 26 is 2048 bytes from the head D0 to D2047 of the user data. The data is scrambled, and the scrambled data is supplied to the subsequent parity generation circuit 28 at an appropriate timing.
[0040]
That is, the data supplied to the parity generation circuit 28 in the subsequent stage is configured as follows from the viewpoint of the data sector shown in FIG.
The first row is composed of the first 12 bytes (ID, IED, RSV) from the shift register 22 and 160 bytes from D0 to D159 from the scramble circuit 26,
The second row is composed of 172 bytes from D160 to D331 from the scramble circuit 26, and the third to eleventh rows are composed in the same manner,
The 12th row is composed of 168 bytes from D1880 to D2047 from the scramble circuit 26 and 4 bytes from the EDC generation circuit 24.
[0041]
The parity generation circuit 28 generates a 10-byte PI parity for each row based on the 12 rows (× 172 bytes) supplied as described above. Since the PI parity generated by this processing is for user data (172 bytes × 12 rows), it is the parity of the PI-1 portion shown in FIG. The generated PI parity is added to the parity position for each row of 172 bytes supplied. The row data is added with PI parity and sequentially returned to the shift register 22, and another 12 rows are written back to the external storage memory 10 via the buffer manager 16.
[0042]
In the signal processing process in the prior art,
(3) EDC code calculation;
(4) scramble processing;
(6) In PI parity generation,
The user data in the external storage memory 10 is read separately (that is, read about three times for convenience), but in the first embodiment according to the present invention, only one reading to the external storage memory 10 is required. Also, in the signal processing process in the prior art, (5) PO parity generation is performed, and then (6) PI parity generation is performed. As described later, in the first embodiment according to the present invention, (6) PI parity generation is performed, and then (5) PO parity generation is performed. If the PO parity generation is performed before the PI parity generation, a process for writing data to the external storage memory 10 must always be provided after (3) EDC code calculation and (4) scramble processing. That is, by performing the PI parity generation first instead of the PO parity generation first, the three readings in the prior art are reduced to one reading as described above.
[0043]
In an apparatus for reproducing digitally recorded data, for example, an apparatus for reproducing a DVD, first, the data is read in the column direction in the ECC block and compared with the PO parity provided in the column, and the data is corrected if necessary. Subsequently, the data is read in the row direction of the ECC block and compared with the PI parity provided in the row, and if necessary, the data is corrected. As shown in FIG. 6, for example, when the damage 42 (etc.) is added to the CD 40, there is a possibility that the data (bit value) is continuously lost in the row direction (in the ECC block) (ECC This is because it is much higher than the possibility that data is continuously lost in the column direction (in a block), and therefore it is reasonable to first perform data correction by checking data in the column direction. Therefore, in the digital recording data reproducing apparatus, the processing related to the column direction and the PO parity is preceded. However, in the digital data recording apparatus as in the present invention, such rationality does not exist. From another viewpoint, that is, from the viewpoint of reducing the access amount to the external storage memory, it is reasonable to precede the processing related to the row direction and the PI parity. As described above, the present invention makes use of the characteristics of procedures that can be configured when digital data is recorded. .
[0044]
The encoding block 18 sequentially fetches user data from the external storage memory 10 into the shift register 22 and scrambles, generates and adds an EDC code, and generates and adds a PI parity. Equivalent) Repeat. As a result, for one ECC block,
(2) Addition of ID, IED, RSV,
(3) EDC code generation, addition,
(4) User data scramble processing,
(6) The generation and addition of most of the PI parity (that is, the PI-1 parity portion) has been completed.
[0045]
Next, PO parity is generated and added to the rewritten block data (32 Kbytes). Data is sequentially read in the direction of the byte string via the buffer manager 16 and taken into the shift register 22. The data fetched into the shift register 22 is directly supplied to the parity generation circuit 28 in order and PO parity is sequentially generated. The generated parity is written to the external storage memory 10 via the shift register 22 and the buffer manager 16. Returned. Through these processes,
(5) Generation and addition of PO parity (16 bytes × 172 columns) have been completed.
[0046]
Finally, in order to generate a PI parity (PI-2 portion in FIG. 1) for the PO parity portion (172 bytes × 16 rows), the PO parity portion is read from the external storage memory 10 via the buffer manager 16, and the shift register 22 sequentially supplies data to the parity generation circuit 28 to generate the remaining PI parity. The generated parity is written back to the external storage memory 10 via the shift register 22 and the buffer manager 16, and all codes are Processing ends.
[0047]
The data that has been encoded is read out to the 8-16 modulation circuit 12 via the buffer manager 16, sequentially subjected to 8-16 modulation, and transferred to an external disk writing unit, to the disk (DVD). To be recorded. About 8-16 modulation processing, since a well-known thing is used, description is abbreviate | omitted.
[0048]
FIG. 2 shows a block diagram of a DVD recording system 2 ′ according to the second embodiment of the present invention. In the signal processing circuit 4 in this block diagram, a second scramble circuit 30 is disposed between the host interface block 14 and the buffer manager 16. That is, the data received from the host computer 8 is passed through the second scramble circuit 30 when it is stored in the external storage memory 10 via the host interface block 14 and the buffer manager 16, and the scramble process is terminated first. End up. Therefore, the scramble circuit 26 between the shift register 22 and the parity generation circuit 28 as shown in FIG. 1 does not exist in the second embodiment, and the PI parity of the PI-1 portion (see FIG. 1). As for data supplied to the parity generation circuit 28 for generation, data other than the EDC code 4 bytes is directly supplied from the shift register 22.
[0049]
However, when the EDC generation circuit 24 generates an EDC code, the EDC generation circuit 24 must be supplied with data before being scrambled. Therefore, as shown in FIG. 2, a descrambling circuit 32 is arranged between the shift register 22 and the EDC generation circuit 24 at the subsequent stage.
[0050]
In the DVD recording system 2 ′ of the second embodiment, the CPU can select whether or not to perform the scramble processing by the second scramble circuit 30, and the scramble circuit 26 in the DVD recording system 2 of the first embodiment. It may be possible to select whether or not to execute the scramble process according to.
[0051]
In the description so far, DVD has been taken up as a recording medium. The present invention is not limited to a DVD and can be applied to recording on other digital recording media such as a CD (compact disc).
[0052]
As already mentioned above, in the signal processing process in the prior art,
(3) EDC code calculation;
(4) scramble processing;
(6) In PI parity generation,
User data (about 32 Kbytes) in the external storage memory 10 is read separately (that is, read about three times for convenience), but in the first and second embodiments according to the present invention, the user data is read into the external storage memory 10 once. The above three processes are performed immediately after reading. In other words, in the prior art, the place that is required three times is completed once. That is,
-About 32 Kbytes read x 2 times = Access amount of about 64 Kbytes decreases. Compared with “243008 bytes” of “number 8” described above, the total access amount can be reduced by about (64K / 243K), that is, by about 30%.
[0053]
【The invention's effect】
According to the present invention, in the DVD storage system, the total access amount to the temporary external storage memory can be greatly reduced, that is, about 30%. Therefore, although the system configuration is almost the same as that of the conventional technology, a recording system that can be used for inexpensive and efficient high-speed processing can be supplied.
[Brief description of the drawings]
FIG. 1 is a block diagram of a DVD recording system according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a DVD recording system according to a second embodiment of the present invention.
FIG. 3 is a schematic diagram showing the structure of an ECC block of data recorded on a DVD.
FIG. 4 is a schematic diagram showing a structure of a data sector of data recorded on a DVD.
FIG. 5 is a schematic diagram showing the structure of a physical sector of data recorded on a DVD.
FIG. 6 is a plan view of a damaged compact disc.
[Explanation of symbols]
2 ... DVD recording system,
4 ... Signal processing circuit,
6 ... CPU,
8: Host computer
10 ... External storage memory,
12 ... 8-16 modulation circuit,
14: Host interface block,
16: Buffer manager
18 ... coding block,
20... ID / IED / RSV generation circuit,
22 ... shift register,
24... EDC generation circuit,
26: Scramble circuit,
28: Parity generation circuit,
30 ... second scramble circuit,
32 ... descrambling circuit,
40 ... compact disc,
42 ... Damage

Claims

Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
An EDC generation circuit for generating and adding an error detection code for data in sectors;
A first scramble circuit that scrambles data in sector units;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
Generate and add the above error correction code,
In the digital data encoding circuit,
Read sector unit data by accessing temporary storage memory once,
Regarding the read data,
An error detection code is generated by an EDC generation circuit,
Scrambled by the first scramble circuit,
Based on the ID, the error detection code of the ID, the error detection code in units of sectors, and the scrambled data, the ECC generation circuit causes the ECC unit to generate Generate a sign
The ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code are written in the temporary storage memory,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
A digital data encoding circuit characterized by the above.

A second scramble circuit that scrambles the data;
Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
A descrambling circuit for descrambling data in units of sectors;
An EDC generation circuit that generates and adds an error detection code from the descrambled sector unit data;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
Generate and add the above error correction code,
In the digital data encoding circuit,
In the temporary storage memory, the data scrambled by the second scramble circuit is written,
Read the scrambled sector unit data by accessing the temporary storage memory once,
Regarding the read data,
After descrambling by the descrambling circuit, an error detection code is generated by the EDC generation circuit,
Based on the ID, the error detection code of the ID, the scrambled data, and the error detection code in units of sectors, the ECC generation circuit causes the ECC unit to generate Generate a sign
The ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code are written in the temporary storage memory,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
A digital data encoding circuit characterized by the above.

A recording apparatus comprising the digital data encoding circuit according to claim 1.

Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
An EDC generation circuit for generating and adding an error detection code for data in sectors;
A first scramble circuit that scrambles data in sector units;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
Generate and add the above error correction code,
In the digital data encoding circuit,
Read sector unit data by accessing temporary storage memory once,
Regarding the read data,
The error detection code generation by the EDC generation circuit and the scramble processing by the first scramble circuit are performed in parallel.
Based on the ID, the error detection code of the ID, the error detection code in units of sectors, and the scrambled data, the ECC generation circuit causes the ECC unit to generate Generate a sign
Write the ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code in the first storage means,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
And a digital data encoding method.

A second scramble circuit that scrambles the data;
Temporary storage memory,
An ID generation circuit that generates and adds an ID and an error detection code of the ID to sector-unit data;
A descrambling circuit for descrambling data in units of sectors;
An EDC generation circuit that generates and adds an error detection code from the descrambled sector unit data;
An ECC generation circuit that sequentially reads a data stream delimited by a predetermined length, generates an error correction code for data of the predetermined length, and adds the error correction code;
By the ECC generation circuit,
(1) Outer code generation of user data portion of ECC block unit data,
(2) Generation of an inner code of the user data portion of the ECC block unit data,
(3) Generation of an inner code of the outer code part of (1) above in ECC block unit data,
Generate and add the above error correction code,
In the digital data encoding circuit,
In the temporary storage memory, the data scrambled by the second scramble circuit is written,
Read the scrambled sector unit data by accessing the temporary storage memory once,
Regarding the read data,
After descrambling by the descrambling circuit, an error detection code is generated by the EDC generation circuit,
Based on the ID, the error detection code of the ID, the scrambled data, and the error detection code in units of sectors, the ECC generation circuit causes the ECC unit to generate Generate a sign
The ID, the error detection code of the ID, the scrambled data, the error detection code for each sector, and the inner code are written in the temporary storage memory,
The above-mentioned ID generation addition, ID error detection code generation addition, data scrambling, sector error detection code generation addition, and inner code generation addition are performed for ECC blocks.
Subsequently, while reading data from the temporary storage memory with respect to the data of the ECC block, the ECC generation circuit generates the outer code of (1) regarding the data of the ECC block unit, and the generated outer code is stored in the temporary storage memory. Further, the ECC generation circuit generates the inner code of (3) related to the data of the ECC block unit, and writes the created inner code in the temporary storage memory.
And a digital data encoding method.