JP2616091B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2616091B2 JP2616091B2 JP2018404A JP1840490A JP2616091B2 JP 2616091 B2 JP2616091 B2 JP 2616091B2 JP 2018404 A JP2018404 A JP 2018404A JP 1840490 A JP1840490 A JP 1840490A JP 2616091 B2 JP2616091 B2 JP 2616091B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はフォトレジスト膜を使用して被加工膜を所望
のパターンに成形する半導体装置の製造方法に関し、特
にMOS型集積回路等のように半導体基板表面に段差を有
する半導体装置にゲート電極を形成する場合に好適の半
導体装置の製造方法に関する。
のパターンに成形する半導体装置の製造方法に関し、特
にMOS型集積回路等のように半導体基板表面に段差を有
する半導体装置にゲート電極を形成する場合に好適の半
導体装置の製造方法に関する。
［従来の技術］ MOS型集積回路においては、ゲート電極の寸法が集積
回路装置の特性及び製造歩留りに大きな影響を与える。
このため、ゲート電極形成工程においては、寸法精度を
厳しく管理する必要がある。
回路装置の特性及び製造歩留りに大きな影響を与える。
このため、ゲート電極形成工程においては、寸法精度を
厳しく管理する必要がある。
第３図は従来の半導体装置の製造方法の１例を示す断
面図である。
面図である。
先ず、半導体基板21の素子分離領域に絶縁分離層22を
選択的に形成する。そして、基板21の全面にゲート電極
となるシリコン多結晶層23を被覆形成する。この場合
に、絶縁分離層22が形成されている素子分離領域と絶縁
分離層22が形成されていない活性領域との境界部におい
て、シリコン多結晶層23に段差が形成される。
選択的に形成する。そして、基板21の全面にゲート電極
となるシリコン多結晶層23を被覆形成する。この場合
に、絶縁分離層22が形成されている素子分離領域と絶縁
分離層22が形成されていない活性領域との境界部におい
て、シリコン多結晶層23に段差が形成される。
次に、このシリコン多結晶層23上に約1.2μｍの厚さ
でポジティブ型フォトレジスト膜24を形成する。そし
て、波長が436nmのｇ線を使用する縮小投影露光装置に
より、フォトレジスト膜24に所定のマスクパターンを転
写する。
でポジティブ型フォトレジスト膜24を形成する。そし
て、波長が436nmのｇ線を使用する縮小投影露光装置に
より、フォトレジスト膜24に所定のマスクパターンを転
写する。
次に、テトラメチルアンモニウムハイドロオキサイド
（TMAH）を主成分とする有機アルカリ現像液を使用し
て、フォトレジスト膜24に現像処理を施す。これによ
り、所定のパターンのレジスト膜を得る。その後、ポス
トベーク処理を施した後、このレジスト膜をマスクと
し、平行平板型リアクティブイオンエッチング装置を使
用して、シリコン多結晶層23にドライエッチングを施
す。これにより、シリコン多結晶層23は所定のゲート電
極パターンに成形される。
（TMAH）を主成分とする有機アルカリ現像液を使用し
て、フォトレジスト膜24に現像処理を施す。これによ
り、所定のパターンのレジスト膜を得る。その後、ポス
トベーク処理を施した後、このレジスト膜をマスクと
し、平行平板型リアクティブイオンエッチング装置を使
用して、シリコン多結晶層23にドライエッチングを施
す。これにより、シリコン多結晶層23は所定のゲート電
極パターンに成形される。
次いで、レジスト膜をプラズマ又は酸により剥離す
る。このようにして、所定のゲート電極を有する半導体
装置を製造することができる。
る。このようにして、所定のゲート電極を有する半導体
装置を製造することができる。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置の製造方法
には、面積が異なる複数の活性領域に所定の幅でゲート
電極等を形成しようとすると、寸法精度を高精度で制御
することができなくなるという欠点がある。以下に、そ
の理由について説明する。
には、面積が異なる複数の活性領域に所定の幅でゲート
電極等を形成しようとすると、寸法精度を高精度で制御
することができなくなるという欠点がある。以下に、そ
の理由について説明する。
第４図は、半導体基板上に塗布されたフォトレジスト
膜に幅が１μｍの線を１μｍの間隔で配列したパターン
をｇ線縮小投影露光装置を使用して転写したときのフォ
トレジスト膜の膜厚とレジストパターンの線幅との関係
を示すグラフ図である。第４図は横軸にフォトレジスト
膜の膜厚をとり、縦軸にフォトレジスト膜と基板との界
面におけるレジストパターンの線幅をとってある。
膜に幅が１μｍの線を１μｍの間隔で配列したパターン
をｇ線縮小投影露光装置を使用して転写したときのフォ
トレジスト膜の膜厚とレジストパターンの線幅との関係
を示すグラフ図である。第４図は横軸にフォトレジスト
膜の膜厚をとり、縦軸にフォトレジスト膜と基板との界
面におけるレジストパターンの線幅をとってある。
この第４図から明らかなように、フォトレジスト膜の
膜厚に対して、転写したパターンの線幅が正弦波状に変
化する。この現象は干渉効果として知られている。この
干渉効果は、基板上に塗布されたフォトレジスト膜に入
射した単波長の露光光が基板から反射してきた反射光と
干渉し、このためフォトレジスト膜の厚さ方向で吸収さ
れる光エネルギー量が異なってしまうことに起因して発
生する。この干渉効果のために、フォトレジスト膜の膜
厚のバラツキが現像処理後のレジスト膜のパターン幅の
バラツキに影響を与える。従って、フォトレジスト膜の
膜厚は可及的に均一であることが好ましい。
膜厚に対して、転写したパターンの線幅が正弦波状に変
化する。この現象は干渉効果として知られている。この
干渉効果は、基板上に塗布されたフォトレジスト膜に入
射した単波長の露光光が基板から反射してきた反射光と
干渉し、このためフォトレジスト膜の厚さ方向で吸収さ
れる光エネルギー量が異なってしまうことに起因して発
生する。この干渉効果のために、フォトレジスト膜の膜
厚のバラツキが現像処理後のレジスト膜のパターン幅の
バラツキに影響を与える。従って、フォトレジスト膜の
膜厚は可及的に均一であることが好ましい。
ところで、絶縁分離層により素子分離され、面積が相
互に異なる種々の活性領域を有する半導体基板上にフォ
トレジスト膜をスピンコートにより形成すると、第３図
に示すように、活性領域が狭い部位のフォトレジスト膜
の膜厚d1と広い部位のフォトレジスト膜の膜厚d2とは異
なり、活性領域の面積に応じてフォトレジスト膜の膜厚
が変化してしまう。
互に異なる種々の活性領域を有する半導体基板上にフォ
トレジスト膜をスピンコートにより形成すると、第３図
に示すように、活性領域が狭い部位のフォトレジスト膜
の膜厚d1と広い部位のフォトレジスト膜の膜厚d2とは異
なり、活性領域の面積に応じてフォトレジスト膜の膜厚
が変化してしまう。
第５図は横軸に活性領域の面積Ｓ（μm2）の対数をと
り、縦軸にフォトレジスト膜の膜厚をとって、両者の関
係を示したグラフ図である。この第５図から明らかなよ
うに、活性領域の面積が大きくなると、フォトレジスト
膜の膜厚は薄くなってしまう。
り、縦軸にフォトレジスト膜の膜厚をとって、両者の関
係を示したグラフ図である。この第５図から明らかなよ
うに、活性領域の面積が大きくなると、フォトレジスト
膜の膜厚は薄くなってしまう。
第６図は、面積Ｓが相互に異なる３種類の活性領域を
スピンコートにより形成したフォトレジスト膜で被覆
し、各活性領域のフォトレジスト膜に同一の幅のゲート
電極パターンを転写した後、レジスト膜のパターン幅を
調べた結果を示すグラフ図である。この第６図から明ら
かなように、活性領域の面積が異なることにより、0.17
μｍ程度のパターン寸法偏差が発生する。従って、従来
の方法においては、ゲート電極等の寸法を高精度で制御
することが困難である。
スピンコートにより形成したフォトレジスト膜で被覆
し、各活性領域のフォトレジスト膜に同一の幅のゲート
電極パターンを転写した後、レジスト膜のパターン幅を
調べた結果を示すグラフ図である。この第６図から明ら
かなように、活性領域の面積が異なることにより、0.17
μｍ程度のパターン寸法偏差が発生する。従って、従来
の方法においては、ゲート電極等の寸法を高精度で制御
することが困難である。
なお、干渉効果の外にフォトレジスト膜の膜厚がレジ
ストパターン幅に影響を与えるものとして、バルク効果
がある。即ち、露光後のフォトレジスト膜を現像して得
たレジスト膜のパターンは、その上部の幅よりも底部の
幅の方が若干広くなる。このため、フォトレジスト膜の
膜厚が異なると、現像処理後のレジスト膜のパターン幅
にバラツキが発生する。しかしながら、通常のゲート電
極パターンの場合、このバルク効果によりレジスト膜の
パターン幅が変化する割合は、干渉効果に比して極めて
小さい。
ストパターン幅に影響を与えるものとして、バルク効果
がある。即ち、露光後のフォトレジスト膜を現像して得
たレジスト膜のパターンは、その上部の幅よりも底部の
幅の方が若干広くなる。このため、フォトレジスト膜の
膜厚が異なると、現像処理後のレジスト膜のパターン幅
にバラツキが発生する。しかしながら、通常のゲート電
極パターンの場合、このバルク効果によりレジスト膜の
パターン幅が変化する割合は、干渉効果に比して極めて
小さい。
本発明はかかる問題点に鑑みてなされたものであっ
て、干渉効果によるパターン寸法偏差が抑制され、転写
パターンの寸法を高精度で制御することができる半導体
装置の製造方法を提供することを目的とする。
て、干渉効果によるパターン寸法偏差が抑制され、転写
パターンの寸法を高精度で制御することができる半導体
装置の製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る半導体装置の製造方法は、半導体基板上
に被加工膜を形成する工程と、この被加工膜上にフォト
レジスト膜を形成する工程と、このフォトレジスト膜上
に露光光に対して透光性を有する樹脂膜を形成する工程
と、この樹脂膜を介して露光することにより前記フォト
レジスト膜に所定のパターンを転写する工程と、前記透
光性樹脂膜を除去する工程と、前記フォトレジスト膜に
現像処理を施して前記所定のパターンのレジスト膜を形
成する工程と、このレジスト膜をマスクとして前記被加
工膜を前記所定のパターンに成形する工程とを有し、前
記被加工膜の表面が前記半導体基板の表面から同一の高
さとなる領域において、前記フォトレジスト膜の膜厚と
屈折率との積と、前記透光性樹脂膜の膜厚と屈折率との
積との和が一定となるように前記透光性樹脂膜を形成す
ることを特徴とする。
に被加工膜を形成する工程と、この被加工膜上にフォト
レジスト膜を形成する工程と、このフォトレジスト膜上
に露光光に対して透光性を有する樹脂膜を形成する工程
と、この樹脂膜を介して露光することにより前記フォト
レジスト膜に所定のパターンを転写する工程と、前記透
光性樹脂膜を除去する工程と、前記フォトレジスト膜に
現像処理を施して前記所定のパターンのレジスト膜を形
成する工程と、このレジスト膜をマスクとして前記被加
工膜を前記所定のパターンに成形する工程とを有し、前
記被加工膜の表面が前記半導体基板の表面から同一の高
さとなる領域において、前記フォトレジスト膜の膜厚と
屈折率との積と、前記透光性樹脂膜の膜厚と屈折率との
積との和が一定となるように前記透光性樹脂膜を形成す
ることを特徴とする。
［作用］ 本発明においては、フォトレジスト膜上に所定の露光
光に対して透光性を有する樹脂膜を形成する。この場合
に、フォトレジスト膜の膜厚が不均一であっても、例え
ば屈折率がフォトレジスト膜と略々同一である透光性樹
脂膜を、フォトレジスト膜の膜厚と透光性樹脂膜の膜厚
との和が全ての活性領域で同一になるようにフォトレジ
スト膜上に形成する。そうすると、所定のパターンで露
光した場合に、干渉効果によるレジスト膜のパターン幅
の寸法偏差が抑制される。これにより、所定の幅で高精
度でレジスト膜パターンを形成することができる。
光に対して透光性を有する樹脂膜を形成する。この場合
に、フォトレジスト膜の膜厚が不均一であっても、例え
ば屈折率がフォトレジスト膜と略々同一である透光性樹
脂膜を、フォトレジスト膜の膜厚と透光性樹脂膜の膜厚
との和が全ての活性領域で同一になるようにフォトレジ
スト膜上に形成する。そうすると、所定のパターンで露
光した場合に、干渉効果によるレジスト膜のパターン幅
の寸法偏差が抑制される。これにより、所定の幅で高精
度でレジスト膜パターンを形成することができる。
また、透光性樹脂膜の屈折率及び膜厚等を適正に選択
することにより、フォトレジスト膜及び透光性樹脂膜の
膜厚の和が各活性領域で異なっていても、全ての活性領
域において干渉効果による影響を同一にすることができ
る。これにより、現像後のレジスト膜のパターン寸法偏
差が抑制されるため、被加工膜を所望の幅に高精度で成
形することができる。
することにより、フォトレジスト膜及び透光性樹脂膜の
膜厚の和が各活性領域で異なっていても、全ての活性領
域において干渉効果による影響を同一にすることができ
る。これにより、現像後のレジスト膜のパターン寸法偏
差が抑制されるため、被加工膜を所望の幅に高精度で成
形することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例方法
を工程順に示す断面図である。
を工程順に示す断面図である。
先ず、第１図（ａ）に示すように、半導体基板１の表
面に絶縁分離層２を選択的に形成する。そして、所定の
ゲート電極パターンに成形すべきシリコン多結晶層３を
気相成長法により基板１の全面に形成する。その後、こ
のシリコン多結晶層３上にノボラック樹脂とナフトキノ
ンジアジドスルホン酸エステルからなる通常のポジティ
ブ型フォトレジスト膜４を形成する。この場合に、面積
が大きい活性領域においては、面積が小さい活性領域に
比してフォトレジスト膜４の膜厚が薄くなる。
面に絶縁分離層２を選択的に形成する。そして、所定の
ゲート電極パターンに成形すべきシリコン多結晶層３を
気相成長法により基板１の全面に形成する。その後、こ
のシリコン多結晶層３上にノボラック樹脂とナフトキノ
ンジアジドスルホン酸エステルからなる通常のポジティ
ブ型フォトレジスト膜４を形成する。この場合に、面積
が大きい活性領域においては、面積が小さい活性領域に
比してフォトレジスト膜４の膜厚が薄くなる。
次に、第１図（ｂ）に示すように、フォトレジスト膜
４上にPVA（ポリビニルアルコール）膜５を例えば500Å
の厚さで形成する。そして、例えばm,pクレゾールをモ
ノマーとするノボラック樹脂のように、ｇ線の透過率が
高く且つ屈折率がフォトレジストに近い樹脂を溶剤に溶
解して極めて低粘度の溶液にし、スピンコートによりこ
の溶液をPVA膜５上に塗布して透光性樹脂膜６を形成す
る。この場合に、樹脂膜６の膜厚を約1.0μｍと比較的
厚くして、その上面が平坦になるようにする。なお、PV
A膜５の材料であるポリビニルアルコールは水溶性の樹
脂である。また、このPVA膜５はフォトレジスト膜４と
樹脂膜６とが接触して両者が混合することを防止するた
めに形成するものである。
４上にPVA（ポリビニルアルコール）膜５を例えば500Å
の厚さで形成する。そして、例えばm,pクレゾールをモ
ノマーとするノボラック樹脂のように、ｇ線の透過率が
高く且つ屈折率がフォトレジストに近い樹脂を溶剤に溶
解して極めて低粘度の溶液にし、スピンコートによりこ
の溶液をPVA膜５上に塗布して透光性樹脂膜６を形成す
る。この場合に、樹脂膜６の膜厚を約1.0μｍと比較的
厚くして、その上面が平坦になるようにする。なお、PV
A膜５の材料であるポリビニルアルコールは水溶性の樹
脂である。また、このPVA膜５はフォトレジスト膜４と
樹脂膜６とが接触して両者が混合することを防止するた
めに形成するものである。
次に、ｇ線を露光光とする1/5縮小投影露光装置を使
用して、活性領域のフォトレジスト膜４に、例えば幅が
1.0μｍの所定のゲート電極パターンを転写する。この
とき、各活性領域におけるフォトレジスト膜４及び樹脂
膜６の膜厚の和は同一であるので、干渉効果に起因する
各活性領域の転写パターンの寸法のバラツキが抑制され
る。
用して、活性領域のフォトレジスト膜４に、例えば幅が
1.0μｍの所定のゲート電極パターンを転写する。この
とき、各活性領域におけるフォトレジスト膜４及び樹脂
膜６の膜厚の和は同一であるので、干渉効果に起因する
各活性領域の転写パターンの寸法のバラツキが抑制され
る。
次に、第１図（ｃ）に示すように、樹脂膜６を除去す
る。樹脂膜６の除去は、スピンナーのスピンチャック上
に固定した半導体基板１に、例えばエチルセルソルブア
セテート（ECA）をノズルから数回供給して樹脂膜６を
溶解した後、高速で基板１を回転させることにより行な
うことが好ましい。
る。樹脂膜６の除去は、スピンナーのスピンチャック上
に固定した半導体基板１に、例えばエチルセルソルブア
セテート（ECA）をノズルから数回供給して樹脂膜６を
溶解した後、高速で基板１を回転させることにより行な
うことが好ましい。
次に、第１図（ｄ）に示すように、例えば濃度が2.38
重量％のテトラメチルアンモニウムハイドロオキサイド
水溶液等の有機アルカリ現像液によりフォトレジスト膜
４に現像処理を施す。これにより、不要部分のフォトレ
ジスト膜４が除去されて所定のパターンのレジスト膜4a
が得られる。なお、PVA膜５は水溶性であるため、現像
処理前のプリウェット処理により完全に除去する。ま
た、プリウェット処理を行なわない場合でも、現像液が
基板１上に供給されると、PVA膜５は現像液に数秒で完
全に溶解して除去される。
重量％のテトラメチルアンモニウムハイドロオキサイド
水溶液等の有機アルカリ現像液によりフォトレジスト膜
４に現像処理を施す。これにより、不要部分のフォトレ
ジスト膜４が除去されて所定のパターンのレジスト膜4a
が得られる。なお、PVA膜５は水溶性であるため、現像
処理前のプリウェット処理により完全に除去する。ま
た、プリウェット処理を行なわない場合でも、現像液が
基板１上に供給されると、PVA膜５は現像液に数秒で完
全に溶解して除去される。
次いで、従来と同様に、レジスト膜4aをマスクとし
て、シリコン多結晶層３をエッチングする。その後、レ
ジスト膜4aを除去する。これにより、所定のパターンで
ゲート電極を形成することができる。
て、シリコン多結晶層３をエッチングする。その後、レ
ジスト膜4aを除去する。これにより、所定のパターンで
ゲート電極を形成することができる。
本実施例においては、上述の如く、屈折率がフォトレ
ジスト膜４のそれと略々同一の樹脂膜６をフォトレジス
ト膜４上に各活性領域におけるレジスト膜４及び樹脂膜
６の膜厚の和が略々同一になるように形成した後、フォ
トレジスト膜４の露光を行なうので、干渉効果に起因す
るパターン幅のバラツキが回避され、各活性領域におけ
るゲート電極の幅を高精度で所定値に制御することがで
きる。
ジスト膜４のそれと略々同一の樹脂膜６をフォトレジス
ト膜４上に各活性領域におけるレジスト膜４及び樹脂膜
６の膜厚の和が略々同一になるように形成した後、フォ
トレジスト膜４の露光を行なうので、干渉効果に起因す
るパターン幅のバラツキが回避され、各活性領域におけ
るゲート電極の幅を高精度で所定値に制御することがで
きる。
第２図（ａ）乃至（ｃ）は本発明の第２の実施例方法
を工程順に示す断面図である。
を工程順に示す断面図である。
先ず、第２図（ａ）に示すように、第１の実施例と同
様にして、半導体基板11上に絶縁分離層12を選択的に形
成する。その後、基板11の全面にシリコン多結晶層13及
びフォトレジスト膜14を形成する。
様にして、半導体基板11上に絶縁分離層12を選択的に形
成する。その後、基板11の全面にシリコン多結晶層13及
びフォトレジスト膜14を形成する。
次に、第２図（ｂ）に示すように、フォトレジスト膜
14上にPVA等の水溶性樹脂膜15を塗布する。その後、露
光装置により所定のパターンをフォトレジスト膜14に転
写する。
14上にPVA等の水溶性樹脂膜15を塗布する。その後、露
光装置により所定のパターンをフォトレジスト膜14に転
写する。
このとき、面積が小さい活性領域のフォトレジスト膜
14及び水溶性樹脂膜15の膜厚を夫々d1及びt1とし、面積
が大きい活性領域のフォトレジスト膜14及び水溶性樹脂
膜15の膜厚を夫々d2及びt2とし、フォトレジスト膜14の
屈折率をnR、水溶性樹脂膜15の屈折率をnPとすると、下
記（１）式が成立すれば干渉効果による寸法偏差を回避
することができる。
14及び水溶性樹脂膜15の膜厚を夫々d1及びt1とし、面積
が大きい活性領域のフォトレジスト膜14及び水溶性樹脂
膜15の膜厚を夫々d2及びt2とし、フォトレジスト膜14の
屈折率をnR、水溶性樹脂膜15の屈折率をnPとすると、下
記（１）式が成立すれば干渉効果による寸法偏差を回避
することができる。
d1 nR＋t1 nP＝d2 nR＋t2 nP …（１） 従って、この（１）式を満足させるようにフォトレジ
スト膜14及び樹脂膜15を形成する。この場合に、フォト
レジスト膜14の厚さd1,d2及び屈折率nRを所望の値に設
定することは、プロセスの制約上困難な場合がある。し
かし、水溶性樹脂膜15の材質及び塗布方法等を選択する
ことにより、樹脂膜15の厚さt1,t2及び屈折率nPを調整
して、前記（１）式を満足させることができる。これに
より、干渉効果に起因する転写パターンの寸法のバラツ
キが抑制される。
スト膜14及び樹脂膜15を形成する。この場合に、フォト
レジスト膜14の厚さd1,d2及び屈折率nRを所望の値に設
定することは、プロセスの制約上困難な場合がある。し
かし、水溶性樹脂膜15の材質及び塗布方法等を選択する
ことにより、樹脂膜15の厚さt1,t2及び屈折率nPを調整
して、前記（１）式を満足させることができる。これに
より、干渉効果に起因する転写パターンの寸法のバラツ
キが抑制される。
次に、第２図（ｃ）に示すように、第１の実施例と同
様にしてフォトレジスト膜14に現像処理を施す。この場
合に、水溶性樹脂膜15はプリウェット処理において除去
され、所定のパターンのレジスト膜14aを得ることがで
きる。
様にしてフォトレジスト膜14に現像処理を施す。この場
合に、水溶性樹脂膜15はプリウェット処理において除去
され、所定のパターンのレジスト膜14aを得ることがで
きる。
次いで、従来と同様に、このレジスト膜14aをマスク
として、シリコン多結晶層13をエッチングする。その
後、レジスト膜14aを除去することにより、所定のパタ
ーンのゲート電極を得ることができる。
として、シリコン多結晶層13をエッチングする。その
後、レジスト膜14aを除去することにより、所定のパタ
ーンのゲート電極を得ることができる。
本実施例においては、上述の如く、水溶性樹脂膜15の
膜厚及び屈折率を適正に選択することにより、第１の実
施例と同様の効果を得ることができる。また、本実施例
においては、フォトレジスト膜14上に形成する樹脂膜15
が水溶性であるため、第１の実施例に比して工程数を減
少することができるという効果もある。
膜厚及び屈折率を適正に選択することにより、第１の実
施例と同様の効果を得ることができる。また、本実施例
においては、フォトレジスト膜14上に形成する樹脂膜15
が水溶性であるため、第１の実施例に比して工程数を減
少することができるという効果もある。
［発明の効果］ 以上説明したように本発明によれば、フォトレジスト
膜上に透光性樹脂膜を形成した後、この樹脂膜を介して
フォトレジスト膜に露光を行なうから、干渉効果による
転写パターンの寸法偏差を抑制することができる。この
ため、例えばMOS型集積回路において、相互に面積が異
なる複数の活性領域に、夫々所定の幅でゲート電極を形
成することができるため、集積回路装置の特性及び製造
歩留りが向上するという効果を奏する。
膜上に透光性樹脂膜を形成した後、この樹脂膜を介して
フォトレジスト膜に露光を行なうから、干渉効果による
転写パターンの寸法偏差を抑制することができる。この
ため、例えばMOS型集積回路において、相互に面積が異
なる複数の活性領域に、夫々所定の幅でゲート電極を形
成することができるため、集積回路装置の特性及び製造
歩留りが向上するという効果を奏する。
第１図（ａ）乃至（ｂ）は本発明の第１の実施例方法を
工程順に示す断面図、第２図（ａ）乃至（ｃ）は本発明
の第２の実施例方法を工程順に示す断面図、第３図は従
来の半導体装置の製造方法の１例を示す断面図、第４図
は線幅及び間隔が１μｍのパターンを転写したときのフ
ォトレジスト膜の膜厚と転写パターンの線幅の関係を示
すグラフ図、第５図は活性領域の面積とフォトレジスト
膜の膜厚との関係を示すグラフ図、第６図は活性領域の
面積とフォトレジスト膜に転写したパターン寸法との関
係を示すグラフ図である。 1,11,21;半導体基板、2,12,22;絶縁分離層、3,13,23;シ
リコン多結晶層、4,14,24;フォトレジスト膜、5;PVA
膜、6,透光性樹脂膜、15;水溶性樹脂膜
工程順に示す断面図、第２図（ａ）乃至（ｃ）は本発明
の第２の実施例方法を工程順に示す断面図、第３図は従
来の半導体装置の製造方法の１例を示す断面図、第４図
は線幅及び間隔が１μｍのパターンを転写したときのフ
ォトレジスト膜の膜厚と転写パターンの線幅の関係を示
すグラフ図、第５図は活性領域の面積とフォトレジスト
膜の膜厚との関係を示すグラフ図、第６図は活性領域の
面積とフォトレジスト膜に転写したパターン寸法との関
係を示すグラフ図である。 1,11,21;半導体基板、2,12,22;絶縁分離層、3,13,23;シ
リコン多結晶層、4,14,24;フォトレジスト膜、5;PVA
膜、6,透光性樹脂膜、15;水溶性樹脂膜
Claims (1)
- 【請求項１】半導体基板上に被加工膜を形成する工程
と、この被加工膜上にフォトレジスト膜を形成する工程
と、このフォトレジスト膜上に露光光に対して透光性を
有する樹脂膜を形成する工程と、この樹脂膜を介して露
光することにより前記フォトレジスト膜に所定のパター
ンを転写する工程と、前記透光性樹脂膜を除去する工程
と、前記フォトレジスト膜に現像処理を施して前記所定
のパターンのレジスト膜を形成する工程と、このレジス
ト膜をマスクとして前記被加工膜を前記所定のパターン
に成形する工程とを有し、前記被加工膜の表面が前記半
導体基板の表面から同一の高さとなる領域において、前
記フォトレジスト膜の膜厚と屈折率との積と、前記透光
性樹脂膜の膜厚と屈折率との積との和が一定となるよう
に前記透光性樹脂膜を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018404A JP2616091B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018404A JP2616091B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222409A JPH03222409A (ja) | 1991-10-01 |
| JP2616091B2 true JP2616091B2 (ja) | 1997-06-04 |
Family
ID=11970734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018404A Expired - Lifetime JP2616091B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616091B2 (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01243044A (ja) * | 1988-03-25 | 1989-09-27 | Oki Electric Ind Co Ltd | レジストパターン形成方法 |
-
1990
- 1990-01-29 JP JP2018404A patent/JP2616091B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222409A (ja) | 1991-10-01 |
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