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JP2661048B2 - Speed detector - Google Patents

Speed detector

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JP2661048B2
JP2661048B2 JP62182989A JP18298987A JP2661048B2 JP 2661048 B2 JP2661048 B2 JP 2661048B2 JP 62182989 A JP62182989 A JP 62182989A JP 18298987 A JP18298987 A JP 18298987A JP 2661048 B2 JP2661048 B2 JP 2661048B2
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JP
Japan
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output
counter
comparator
detector
speed
Prior art date
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JP62182989A
Other languages
Japanese (ja)
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JPS6426164A (en
Inventor
浩之 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shimazu Seisakusho KK
Original Assignee
Shimazu Seisakusho KK
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Publication date
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  • Linear Or Angular Velocity Measurement And Their Indicating Devices (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)

Description

【発明の詳細な説明】 (イ)産業上の利用分野 この発明は、例えば回転体が高速、低速何れかの速度
で回転している場合でも、高精度に速度検出をなし得る
速度検出装置に関する。 (ロ)従来の技術 歯車等回転体の回転速度を検出するのに、従来は、所
定の基準時間間隔に歯車の歯が幾つ通過するかによる方
法、いわゆる周波数測定法か、充分高い周波数の基準ク
ロックを用い、歯が通過する間にクロック信号が何個入
るかによる方法、いわゆる周期測定法とがある。 (ハ)発明が解決しようとする問題点 上記従来の速度検出技術のうち、周波数による測定
は、等速度で回転している場合の精度を上げようとし
て、基準時間間隔を増加すると、この基準時間間隔の1/
2の時間遅れにより速度が変化する場合の精度が損なわ
れるという問題がある。一方、周期による測定の場合、
高速時にカウントするクロック数が少なくなり、等速の
場合でも誤差が大きくなると言う問題があった。 この発明は、上記に鑑み、測定しようとする速度を出
来得る限り、時間遅れを少なく、かつ高速の場合でも精
度良く測定をなし得る速度検出装置を提供することを目
的としている。 (ニ)問題点を解決するための手段及び作用 この発明の回転速度検出装置は、所定移動距離毎に性
質が変化する要素(1a)を持つ移動体(1)と、この要
素の変化を検出し、パルス信号として出力する検出器
(2)と、基準クロック発生器(6)と、この基準クロ
ック発生器よりのクロック信号をカウントする第1のカ
ウンタ(4)と、この第1のカウンタのカウント値が所
定値N以上となる出力を出す第1のコンパレータ(5)
と、前記検出器よりのパルスをカウントする第2のカウ
ンタ(9)と、この第2のカウンタのカウント値が所定
値となる毎に出力を出す第2のコンパレータ(10)と、
前記検出器、第1のコンパレータの出力及び第2のコン
パレータの出力を入力に受ける論理積手段(8)と、こ
の論理積手段の出力に応答して、前記第1及び第2のカ
ウンタの内容をラッチするラッチ回路(12)とから構成
されている。 この速度検出装置では、被測定移動体が移動すると、
その速度に応じて、検出器よりパルス信号が出力され、
そのパルスが第2のカウンタでカウントされる。一方、
基準クロック発生器よりのクロック信号が第1のカウン
タでカウントされる。そして、検出器の出力と、第1の
カウンタのカウント値が所定値以上になったことを示す
第1のコンパレータ出力と、第2のカウンタのカウント
値が所定値になる毎に出力を出すコンパレータ出力の論
理積出力により、第1と第2のカウンタのカウント値が
ラッチ回路にラッチされ、速度データとされる。 速度が低い場合、検出器が1パルス間隔を出力する間
に、第1のカウンタが所定値以上のクロックをカウント
するので、1パルス間隔毎に回転速度データが得られ
る。回転速度が高い場合、第1のカウンタが所定値のク
ロックをカウントするまでに、検出器は、数パルスを出
力するので、数パルス間隔毎に第1のカウンタのカウン
ト値がラッチ回路にラッチされ、回転速度データが得ら
れる。それゆえ、高速の場合でも、低速の場合と同程度
の精度の測定結果が得られる。 (ホ)実施例 以下実施例により、この発明をさらに詳細に説明す
る。 図面は、この発明の一実施例を示す回転速度検出装置
のブロック図である。図面において等間隔に配置される
歯1aを有し、回転するギア1の近傍にピックアップ2が
配置され、回転により歯1aが通過する度にパルスを発生
する。このパルスは、波形整形回路3で整形されて、カ
ウンタ9に入力されると共に、ワンショット回路7に入
力されている。このワンショット回路7の出力は、アン
ド回路8の入力端の1つに与えられている。ワンショッ
ト回路7の出力は、十分に幅の小さいパルスである。 一方、基準クロック源6より、クロック信号が発生さ
れ、カウンタ4に入力されている。カウンタ4の出力
は、コンパレータ5に入力され、コンパレータ5は、カ
ウンタ4が所定値Nをカウントするとそれ以後、その旨
を示す(ハイ)を出力するようになっている。さらに、
このコンパレータ5の出力は、アンド回路8の入力端の
他の1つに加えられている。 カウンタ9の出力は、コンパレータ10に入力されてい
る。コンパレータ10は、カウンタ9が、1若しくは2の
べき数となると出力(ハイ信号)を出し、その出力はア
ンド回路8の入力端のさらに他の1つに加えられてい
る。アンド回路8は、ワンショット回路7、コンパレー
タ5、コンパレータ10よりの出力が全て“ハイ”で入力
されると、“ハイ”の出力を導出し、この信号によりラ
ッチ回路12をトリガする。ラッチ回路12は、これによ
り、カウンタ4及びカウンタ9の出力、つまりカウント
値をラッチするようになっている。ラッチ回路12にラッ
チされたカウント値は回転速度データとしてCPU13に送
られる。 アンド回路8の出力はディレィ回路11にも入力され、
このディレィ回路11の出力は、ラッチ回路12へのトリガ
信号よりも若干の時間遅れをもって、カウンタ4及びカ
ウンタ9に入力され、これらをリセットするようになっ
ている。 次に、この実施例装置の全体動作を説明する。 ギア1の回転により、歯1aがピックアップ2を通過す
る毎に波形整形回路3より、パルス信号が出力され、カ
ウンタ9にカウントされる。一方、カウンタ4もクロッ
ク源6よりのクロック信号をカウントする。ギア1の回
転が低速の場合、ギア1の歯1aの通過による波形整形回
路3よりの出力パルスの周期が大であり、カウンタ9に
1がカウントされ、次の第2発目のパルスが入力される
までに、カウンタ4がクロック信号をN発以上カウント
する。そのため、波形整形回路3より、次のパルスが出
力されると、アンド回路8にはワンショット回路7の出
力、コンパレータ5の出力及びコンパレータ10の出力
が、それぞれ“ハイ”で入力され、ハイ出力を導出し、
ラッチ回路12をトリガする。これによりカウンタ9のカ
ウント値2と、カウンタ4のカウント値がラッチ回路12
にラッチされ、遅延時間をおいて、カウンタ4、9がリ
セットされ、歯1aの通過毎に上記動作が繰り返される。
ラッチ回路12にラッチされたカウント値が、回転速度検
出データとなる。 次に、ギア1の回転が、高速の場合、ギア1の歯1aの
通過による波形整形回路3よりの出力パルスの周期が小
さく、従ってカウンタ9に1がカウントされ、次に第2
発目のパルスが入力されるまでにカウンタ4は、クロッ
ク信号をN発カウントしていない。そのため、コンパレ
ータ5は出力を出さず、従ってアンド回路8も出力を出
さず、ラッチ回路12はトリガされない。もちろん、カウ
ンタ4、9もリセットされない。やがて、カウンタ4が
クロック信号をN個以上カウントすると、そのため、そ
の後はコンパレータ9が2のべき数個のカウント出力を
出し、パルスが波形整形回路3より出力されるタイミン
グに、アンド回路8は、ハイ信号を出力し、ラッチ回路
12をトリガする。この時点で、ラッチ回路12は、カウン
タ9とカウンタ4のカウント値をラッチする。この場合
カウンタ4のカウント値は、ギア1の歯1aの1間隔では
なく、数間隔分のものとなるので、高速でも精度を落と
すことなく、回転速度が検出されることになる。 なお、上記実施例では、移動体として、回転体を例に
上げたが、この発明は、直線敵に移動する移動体の速度
検出にも適用できる。 (ヘ)発明の効果 この発明によれば、高速回転の場合でも、基準となる
クロック信号を所定数以上カウントするものであるか
ら、誤差なく高精度に測定できる。 また、従来の周期法により測定をCPUを用いて行なう
場合、回転速度の変化により、CPUへの割込み間隔が大
きく変化したが、この発明では、回転速度の変化に関わ
らず、ほぼ一定の割込間隔とすることができる。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a speed detecting device capable of detecting a speed with high accuracy even when, for example, a rotating body is rotating at a high speed or a low speed. . (B) Conventional technology Conventionally, to detect the rotational speed of a rotating body such as a gear, a method based on how many teeth of a gear pass at a predetermined reference time interval, a so-called frequency measurement method, or a sufficiently high frequency reference There is a so-called period measurement method that uses a clock and determines how many clock signals enter during the passage of a tooth. (C) Problems to be Solved by the Invention Among the above-mentioned conventional speed detection techniques, the measurement by the frequency is performed by increasing the reference time interval in order to increase the accuracy when rotating at a constant speed. 1 / interval
There is a problem that accuracy when speed changes due to the time delay of 2 is impaired. On the other hand, when measuring by period,
There has been a problem that the number of clocks counted at high speed decreases, and the error increases even at constant speed. In view of the above, it is an object of the present invention to provide a speed detecting device capable of reducing a time delay as long as a speed to be measured can be obtained and capable of performing a measurement with high accuracy even at a high speed. (D) Means and action for solving the problem The rotation speed detecting device of the present invention detects a moving body (1) having an element (1a) whose property changes every predetermined moving distance, and detects a change in this element. A detector (2) for outputting a pulse signal, a reference clock generator (6), a first counter (4) for counting clock signals from the reference clock generator, and a A first comparator for outputting an output whose count value is equal to or greater than a predetermined value N;
A second counter (9) for counting pulses from the detector, a second comparator (10) for outputting an output every time the count value of the second counter reaches a predetermined value,
AND means (8) for receiving the output of the detector, the output of the first comparator and the output of the second comparator, and the contents of the first and second counters in response to the output of the AND means. And a latch circuit (12) for latching the data. In this speed detection device, when the moving object to be measured moves,
A pulse signal is output from the detector according to the speed,
The pulse is counted by the second counter. on the other hand,
The clock signal from the reference clock generator is counted by the first counter. And an output of the detector, a first comparator output indicating that the count value of the first counter has exceeded a predetermined value, and a comparator outputting an output each time the count value of the second counter has reached the predetermined value. The count value of the first and second counters is latched by the latch circuit by the AND output of the output, and is used as speed data. When the speed is low, while the detector outputs one pulse interval, the first counter counts a clock equal to or more than a predetermined value, so that rotation speed data can be obtained at each pulse interval. When the rotation speed is high, the detector outputs several pulses before the first counter counts a clock of a predetermined value. Therefore, the count value of the first counter is latched by the latch circuit every several pulse intervals. , Rotation speed data is obtained. Therefore, even at a high speed, a measurement result with the same accuracy as that at a low speed can be obtained. (E) Examples The present invention will be described in more detail with reference to the following examples. FIG. 1 is a block diagram of a rotation speed detecting device according to an embodiment of the present invention. In the drawing, a pickup 2 is disposed near the rotating gear 1 having teeth 1a arranged at equal intervals, and generates a pulse each time the tooth 1a passes by rotation. This pulse is shaped by the waveform shaping circuit 3, input to the counter 9, and input to the one-shot circuit 7. The output of the one-shot circuit 7 is given to one of the input terminals of an AND circuit 8. The output of the one-shot circuit 7 is a pulse having a sufficiently small width. On the other hand, a clock signal is generated from the reference clock source 6 and input to the counter 4. The output of the counter 4 is input to the comparator 5, and when the counter 4 counts the predetermined value N, the comparator 5 outputs (high) indicating that thereafter. further,
The output of the comparator 5 is applied to another input terminal of the AND circuit 8. The output of the counter 9 is input to the comparator 10. The comparator 10 outputs an output (high signal) when the counter 9 has a power of 1 or 2, and the output is applied to yet another input terminal of the AND circuit 8. When all of the outputs from the one-shot circuit 7, the comparator 5, and the comparator 10 are input as "high", the AND circuit 8 derives the output of "high" and triggers the latch circuit 12 by this signal. Thus, the latch circuit 12 latches the outputs of the counter 4 and the counter 9, that is, the count value. The count value latched by the latch circuit 12 is sent to the CPU 13 as rotation speed data. The output of the AND circuit 8 is also input to the delay circuit 11,
The output of the delay circuit 11 is input to the counters 4 and 9 with a slight time delay from the trigger signal to the latch circuit 12, and resets them. Next, the overall operation of this embodiment will be described. As the gear 1 rotates, a pulse signal is output from the waveform shaping circuit 3 each time the tooth 1a passes through the pickup 2, and is counted by the counter 9. On the other hand, the counter 4 also counts the clock signal from the clock source 6. When the rotation of the gear 1 is low, the period of the output pulse from the waveform shaping circuit 3 due to the passage of the tooth 1a of the gear 1 is large, 1 is counted in the counter 9, and the next second pulse is input. By this time, the counter 4 counts the clock signal N times or more. Therefore, when the next pulse is output from the waveform shaping circuit 3, the output of the one-shot circuit 7, the output of the comparator 5, and the output of the comparator 10 are input to the AND circuit 8 as “high”, and the high output is output. And derive
Trigger the latch circuit 12. As a result, the count value 2 of the counter 9 and the count value of the counter 4 are
After a delay time, the counters 4 and 9 are reset, and the above operation is repeated every time the tooth 1a passes.
The count value latched by the latch circuit 12 becomes rotation speed detection data. Next, when the rotation of the gear 1 is at a high speed, the period of the output pulse from the waveform shaping circuit 3 due to the passage of the teeth 1a of the gear 1 is small, so that 1 is counted in the counter 9 and then the second
The counter 4 has not counted the clock signal N times before the first pulse is input. Therefore, the comparator 5 does not output, so the AND circuit 8 does not output, and the latch circuit 12 is not triggered. Of course, the counters 4 and 9 are not reset. Eventually, when the counter 4 counts N or more clock signals, the comparator 9 thereafter outputs count powers of 2 and the pulse is output from the waveform shaping circuit 3. Outputs high signal and latch circuit
Trigger 12 At this point, the latch circuit 12 latches the count values of the counter 9 and the counter 4. In this case, the count value of the counter 4 is not one interval of the teeth 1a of the gear 1, but several intervals, so that the rotation speed can be detected without reducing the accuracy even at high speed. In the above embodiment, a rotating body is taken as an example of a moving body, but the present invention can also be applied to speed detection of a moving body moving toward a straight enemy. (F) Effects of the Invention According to the present invention, even in the case of high-speed rotation, the reference clock signal is counted a predetermined number or more, so that measurement can be performed with high accuracy without errors. In addition, when the measurement is performed using the CPU by the conventional periodic method, the interrupt interval to the CPU greatly changes due to the change in the rotation speed.However, in the present invention, the interruption is substantially constant regardless of the change in the rotation speed. It can be an interval.

【図面の簡単な説明】 図面は、この発明の一実施例を示す回転速度検出装置の
回路図である。 1:ギア,2:ピックアップ, 4・9:カウンタ,5・10:コンパレータ, 6:基準クロック源, 12:ラッチ回路。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a rotation speed detecting device according to an embodiment of the present invention. 1: Gear, 2: Pickup, 4.9: Counter, 5: 10: Comparator, 6: Reference clock source, 12: Latch circuit.

Claims (1)

(57)【特許請求の範囲】 1.所定移動距離毎に性質が変化する要素を持つ移動体
と、この要素の変化を検出し、パルス信号として出力す
る検出器と、基準クロック発生器と、この基準クロック
発生器よりのクロック信号をカウントする第1のカウン
タと、この第1のカウンタのカウント値が所定値N以上
となると出力を出す第1のコンパレータと、前記検出器
よりのパルスをカウントする第2のカウンタと、この第
2のカウンタのカウント値が所定値となる毎に出力を出
す第2のコンパレータと、前記検出器、第1のコンパレ
ータの出力及び第2のコンパレータの出力を入力に受け
る論理積手段と、この論理積手段の出力に応答して、前
記第1及び第2のカウンタの内容をラッチするラッチ回
路とからなる速度検出装置。
(57) [Claims] A moving object having an element whose property changes at every predetermined moving distance, a detector which detects a change in this element and outputs it as a pulse signal, a reference clock generator, and counts a clock signal from the reference clock generator. A first counter that outputs a signal when the count value of the first counter becomes equal to or more than a predetermined value N, a second counter that counts pulses from the detector, and a second counter that counts pulses from the detector. A second comparator for outputting an output every time the count value of the counter reaches a predetermined value, AND means for receiving the output of the detector, the output of the first comparator and the output of the second comparator as inputs, and the AND means And a latch circuit for latching the contents of the first and second counters in response to the output of the speed detector.
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