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JP2015012048A - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

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Abstract

【課題】アクティブマトリクス基板製造時の写真製版工程の回数を抑える。【解決手段】ＴＦＴ基板２００は、ＴＦＴ２０１のドレイン電極４に接続された画素電極８と、ＴＦＴ２０１のソース電極３に接続されたソース配線３１と、ＴＦＴ２０１のゲート電極７に接続されたゲート配線７１とを備える。ソース電極３、ドレイン電極４、ソース配線３１は、画素電極８と同層の導電膜を含む。ソース配線３１および画素電極８の下には、ＴＦＴ基板２００のチャネル部２ａを構成する半導体膜２と同層の半導体層が残存する。【選択図】図３

Description

本発明は、表示装置等に用いられるアクティブマトリクス基板およびその製造方法に関する。
薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）をスイッチング素子として用いたアクティブマトリクス基板（以下、「ＴＦＴ基板」と称す）は、例えば液晶を利用した表示装置（以下、「液晶表示装置」と称す）等の電気光学装置に利用されるものとして、広く知られている。ＴＦＴ基板を用いた電気光学装置では、表示性能の向上（高精彩化、高品位化など）の要求とともに、製造工程を簡略化して製造を効率的に行うことによる低コスト化の要求もある。
従来、液晶表示装置用のＴＦＴ基板のスイッチング素子には、バックチャネル型ＴＦＴが広く用いられている。液晶表示装置用のバックチャネル型ＴＦＴでは、半導体の活性層としてアモルファスシリコン（Ｓｉ）が用いられ、「逆スタガ型」と呼ばれる素子構造をとるのが一般的であった。逆スタガ型ＴＦＴを備えるＴＦＴ基板は、通常、４回ないし５回の写真製版工程（フォトリソグラフィプロセス）を経て製造される。
また、ＴＦＴ基板の製造工程簡略化の観点から、スイッチング素子として「スタガ型」と呼ばれる素子構造のＴＦＴを採用し、３回の写真製版工程によってＴＦＴ基板を形成する製造方法が、例えば下記の特許文献１〜３に開示されている。
一方、表示性能の観点から、従来のＳｉよりも高い移動度を有する酸化物半導体をＴＦＴの活性層に用いる技術が開発されている（例えば、下記の特許文献４，５および非特許文献１）。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系のものや、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系のものを中心に、研究開発が進められている。
上記の酸化物半導体は、シュウ酸やカルボン酸のような弱酸系溶液でエッチング可能であり、パターン加工が容易という利点がある。しかし、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に通常用いられる酸系溶液にも容易に溶けてしまう。そのため、酸化物半導体の活性層を有するＴＦＴを形成する場合には、例えば下記の特許文献６に示されているように、ソース電極およびドレイン電極となる金属膜のエッチング（パターニング）の際に活性層となる酸化物半導体が消失しないように、酸化物半導体に新たな元素を添加して薬液耐性を向上させることや、金属膜と酸化物半導体の膜厚を最適化することが必要となっていた。
特開昭６４−３５５２９号（特開平１−３５５２９号）公報 特開２００１−０５６４７４号公報 特開２００４−２８１６８７号（特許第４５２２６６０号）公報 特開２００４−１０３９５７号（特許第４１６４５６２号）公報 特開２００５−７７８２２号公報 特開２００８−７２０１１号公報 特開２００１−３１１９６５号公報 特開２００１−２３５７６３号公報 特開２００９−１５７３６６号公報 特開２０１０−１１８４０７号公報
Nature Vol.432 (2004) p.488
特許文献２に開示されているＦＦＳ（Fringe Field Switching）方式の液晶表示パネルは、視野角特性およびパネル透過率が良好であることから、その需要は増えつつある。しかし、ＦＦＳ方式では、液晶を駆動する電界を生成するための画素電極と対向電極（共通電極）の両方をＴＦＴ基板に形成する必要があるため、ＴＦＴ基板の配線層（レイヤ）の数が増える。そのためＴＦＴ基板の形成に必要となる写真製版工程の回数が増加して、製造コストの増加を招く。例えば、特許文献２の図１、図３に示されている構造のＴＦＴ基板は、６回の写真製版工程を経て製造される。従来のＴＮ（Twisted Nematic）方式のＴＦＴ基板では、上記のように写真製版工程が３回の製造方法も提案されており、ＦＦＳ方式のＴＦＴ基板の製造では、写真製版工程の回数を削減することが大きな課題となっている（例えば、特許文献７）。
その課題の解決を目的として、特許文献８、９には、ＦＦＳ方式のＴＦＴ基板の製造における写真製版工程を４〜５回にまで減らす方法が提案されている。しかし、ＴＮ方式のＴＦＴ基板を製造する際の写真製版工程に比較するとまだ多く、製造コストの増加は避けられない。
本発明は以上のような課題を解決するためになされたものであり、製造時の写真製版工程の回数を抑えることができるアクティブマトリクス基板およびその製造方法を提供することを目的とする。
本発明に係るアクティブマトリクス基板は、薄膜トランジスタを有するアクティブマトリクス基板であって、前記薄膜トランジスタは、基板上に形成された半導体膜と、前記半導体膜上に形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に露出した前記半導体膜の部分であるチャネル部と、前記ソース電極、前記ドレイン電極および前記チャネル部を覆う絶縁膜と、前記チャネル部の上方に前記絶縁膜を介して配設されたゲート電極とを含み、前記アクティブマトリクス基板は、前記薄膜トランジスタの前記ドレイン電極に接続された画素電極と、前記薄膜トランジスタの前記ソース電極に接続されたソース配線と、前記薄膜トランジスタの前記ゲート電極に接続されたゲート配線とをさらに備え、前記ソース電極、ドレイン電極、前記ソース配線は、前記画素電極と同層の導電膜を含み、前記ソース配線および前記画素電極の下には、前記半導体膜と同層の半導体層が残存していることを特徴とする。
本発明によれば、薄膜トランジスタを有するアクティブマトリクス基板の製造において、写真製版工程の回数を抑えることができ、生産性の向上およびそれによる製造コストの削減を図ることができる。また、薄膜トランジスタの半導体膜（活性層）に酸化物半導体を用いる構成のアクティブマトリクス基板にも適用可能であり、アクティブマトリクス基板の高性能化にも寄与できる。
本発明の実施の形態に係るＴＦＴ基板の構成を示す平面図である。 実施の形態１に係るＴＦＴ基板の平面図である。 実施の形態１に係るＴＦＴ基板の断面図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態１に係るＴＦＴ基板の製造方法を説明するための平面図である。 実施の形態５に係るＴＦＴ基板の平面図である。 実施の形態５に係るＴＦＴ基板の断面図である。 実施の形態５に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態５に係るＴＦＴ基板の製造方法を示す工程図である。 実施の形態６に係るＴＦＴ基板の平面図である。 実施の形態６に係るＴＦＴ基板の断面図である。
＜実施の形態１＞
図１は、実施の形態１に係るＴＦＴ基板の構成を示す平面図である。実施の形態１のＴＦＴ基板は、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）がマトリクス状に複数個配置されたアクティブマトリクス基板である。また、ここでは、平面型表示装置（フラットパネルディスプレイ）である液晶表示装置（ＬＣＤ）用のＴＦＴ基板を例に挙げて説明する。
ＴＦＴ基板２００は、ＴＦＴ２０１を有する画素２０４がマトリクス状に配列される表示領域２０２と、表示領域２０２の外側を囲む額縁領域２０３とに分けられる。
表示領域２０２には、複数のゲート配線（走査信号線）７１および複数のソース配線（表示信号線）３１が配設される。複数のゲート配線７１は互いに平行に配設され、複数のソース配線３１も互いに平行に配設される。複数のゲート配線７１と複数のソース配線３１は交差する。図１では、ゲート配線７１が横方向に延在し、ソース配線３１が縦方向に延在している。隣接するゲート配線７１と隣接するソース配線３１で囲まれた領域が画素２０４となるので、表示領域２０２には、画素２０４がマトリクス状に配列されることになる。
図１では、代表的に１つの画素２０４を拡大して示している。画素２０４には、少なくとも１つのＴＦＴ２０１が配設される。ＴＦＴ２０１は、ソース配線３１とゲート配線７１の交差点近傍に配置され、ゲート配線７１に接続されるゲート電極と、ソース配線３１に接続されるソース電極と、画素電極８に接続されるドレイン電極とを有している。
一方、ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５および表示信号駆動回路２０６が設けられている。図示は省略するが、ゲート配線７１は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３へと引き出され、走査信号駆動回路２０５に接続されている。同様に、ソース配線３１は、表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３へと引き出され、表示信号駆動回路２０６に接続されている。
走査信号駆動回路２０５の近傍には、走査信号駆動回路２０５を外部と接続させるための外部配線２０７が配設され、表示信号駆動回路２０６の近傍には、表示信号駆動回路２０６を外部と接続させるための外部配線２０８が配設されている。これら外部配線２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
走査信号駆動回路２０５には、外部配線２０７を介して外部から各種の制御信号が供給され、表示信号駆動回路２０６には、外部配線２０８を介して外部から各種の制御信号および画像データが供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート配線７１にゲート信号（走査信号）を供給する。このゲート信号によって、ゲート配線７１が一定周期で順番に選択される。表示信号駆動回路２０６は、外部からの制御信号に基づいて、画像データに応じた表示信号をソース配線３１に供給する。この走査信号駆動回路２０５と表示信号駆動回路２０６の動作によって、表示信号に応じた表示電圧が各画素２０４に供給される。
なお、走査信号駆動回路２０５および表示信号駆動回路２０６は、ＴＦＴ基板２００上に形成されるとは限らず、例えば、ＴＣＰ（Tape Carrier Package）を用いて構成され、ＴＦＴ基板２００に接続される場合もある。
ＴＦＴ２０１は、画素電極８に表示電圧を供給するためのスイッチング素子として機能し、ゲート配線７１からゲート電極に与えられるゲート信号により、オン／オフが制御される。ＴＦＴ２０１がオンになると、ソース配線３１からドレイン電極に供給された表示電圧が画素電極８に印加され、画素電極８と共通電極（不図示）との間に、表示電圧に応じた電界が生じる。
液晶表示装置の場合、ＴＦＴ基板２００に対向するように対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、ＴＦＴ基板２００の前面側（視認側）に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、配向膜等が形成される。配向膜は、ＴＦＴ基板２００の表面にも形成されていてもよい。なお、ＦＦＳ方式など横電界駆動方式の液晶表示装置の場合、共通電極は、対向基板ではなくＴＦＴ基板２００上に配設される。
ＴＦＴ基板２００と対向基板とが一定の間隙（セルギャップ）を介して貼り合わされ、その間隙に液晶が注入されて封止されることで、液晶表示パネルが形成される。すなわち、液晶表示パネルは、ＴＦＴ基板２００と対向基板との間に液晶層が挟持された構造となる。さらに、液晶表示パネルの外面には、偏光板、位相差板等が設けられる。また、液晶表示パネルの背面側（ＴＦＴ基板２００の裏側）には、バックライトユニット等が配設される。
ここで、液晶表示装置の動作を簡単に説明する。ＴＦＴ基板２００と対向基板との間に挟持されている液晶は、画素電極８と共通電極との間に生じる電界によって駆動される（配向方向が制御される）。液晶の配向方向が変化すると、それを通過する光の偏光状態が変化する。よって、偏光板を通過して直線偏光となったバックライトユニットからの光は、液晶表示パネルの液晶層を通過するときに偏光状態が変化する。具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、その偏光状態が変化する。
液晶層を通過した光は、その偏光状態により、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、画素電極８に印加されている表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を制御できる。液晶表示装置では、画素ごとに印加する表示電圧を表示データに基づいて制御することで、所望の画像を表示させている。
次に、図２および図３を参照して、実施の形態１に係るＴＦＴ基板２００のより詳細な構成について説明する。図２は、ＦＦＳ方式のＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示す図であり、図３は、その断面構成を示す図である。図３では、図２に示すＸ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に対応する断面が示されている。
Ｘ１−Ｘ２線に沿った断面は、画素２０４の形成領域（画素部）に対応する。Ｙ１−Ｙ２線に沿った断面は、ゲート配線７１にゲート信号を供給するためのゲート端子７２の形成領域（ゲート端子部）に対応する。Ｚ１−Ｚ２線に沿った断面は、ソース配線３１に表示信号を印加するためのソース端子３２およびその上に設けられるソース端子パッド３３の形成領域（ソース端子部）に対応する。
さらに、Ｘ１−Ｘ２線に沿った画素部の断面は、図３に示すように、ＴＦＴ２０１の形成領域である「ＴＦＴ部」と画素電極８および共通電極９の形成領域である「画像表示部」とを含んでいる。
ＴＦＴ基板２００は、例えばガラス等の透明性絶縁基板である基板１を用いて形成される。基板１上には、ＴＦＴ２０１の活性層を構成する半導体膜２が形成され、半導体膜２の上に、ＴＦＴ２０１のソース電極３およびドレイン電極４が形成されている。ソース電極３とドレイン電極４との間に露出した半導体膜２の部分が、ＴＦＴ２０１のチャネル部２ａとなる。
ソース電極３は、ソース配線３１に接続するように形成され、ソース配線３１の端部にはソース端子３２が設けられている。ドレイン電極４は、画像表示領域に形成された画素電極８に接続されている。
図３に示すように、ソース電極３、ドレイン電極４、ソース配線３１およびソース端子３２は、画素電極８と同層の導電膜とその上の金属膜を含む二層構造となっている。また、半導体膜２は基本的にＴＦＴ２０１を構成するものなのでソース電極３およびドレイン電極４の下に配設されるのはもちろんであるが、本実施の形態のＴＦＴ基板２００では、ソース配線３１、ソース端子３２および画素電極８の下にも、半導体膜２と同層の半導体層が残存している。
半導体膜２（チャネル部２ａ）、ソース電極３、ドレイン電極４、画素電極８、ソース端子３２、ソース端子３２を覆うように、絶縁膜５が形成されている。絶縁膜５は、ＴＦＴ部ではゲート絶縁膜として機能するため、以下では「ゲート絶縁膜」と称する。
ゲート絶縁膜５の上には、チャネル部２ａに重なるように、ＴＦＴ２０１のゲート電極７が形成されている。ゲート電極７は、ゲート配線７１（図３では不図示）に接続しており、ゲート配線７１の端部にゲート端子７２が設けられている。また、画像表示部には、画素電極８の上方に、ゲート絶縁膜５を介して、共通電極９が形成されている。さらに、ソース端子部には、ゲート絶縁膜５に形成されたコンタクトホール６を通してソース端子３２に電気的に接続したソース端子パッド３３が形成されている。
図３に示すように、ゲート電極７は、共通電極９と同層の導電膜とその上の金属膜を含む二層構造となっている。また、ゲート端子７２およびソース端子パッド３３は、共通電極９と同層の導電層によって形成されている。なお、ゲート端子７２には、図１に示した走査信号駆動回路２０５から走査信号が供給され、ソース端子パッド３３には、図１に示した表示信号駆動回路２０６から表示信号が供給される。
図２において、ソース配線３１は縦方向に延在しており、ＴＦＴ２０１のソース電極３は、ソース配線３１に繋がるように形成されている。すなわち、ソース配線３１におけるＴＦＴ部の部分がソース電極３となる。図２の例では、ソース配線３１から分岐してＴＦＴ部まで延びた部分がソース電極３となっている。
一方、ゲート配線７１は図２の横方向に延在しており、ＴＦＴ２０１のゲート電極７は、ゲート配線７１に繋がるように形成されている。すなわち、ゲート配線７１におけるＴＦＴ部の部分がゲート電極７となる。ゲート配線７１において、ゲート電極７となる部分は他の部分よりも幅広に形成してもよいし、図２のように、ゲート配線７１から分岐してＴＦＴ部まで延びた部分をゲート電極７としてもよい。
また、画素電極８は平板状の電極であり、二層構造のドレイン電極４の下層部に繋がるように形成されている。すなわち、画素電極８の一部はＴＦＴ部まで延びており、その部分がドレイン電極４の下層部を構成している。
共通電極９は、スリットを有する櫛歯状または格子状の電極であり、ゲート絶縁膜５を介して画素電極８と対向するように配設されている。また、共通電極９は横方向（ゲート電極７の延在方向）に隣接する画素の共通電極９と部分的に繋がっており、共通電極９には隣接する画素の共通電極９を通して共通電位が供給される。すなわち、共通電極９の一部は、ゲート配線７１に平行に延びる共通配線９１となっている（共通配線９１は共通電極９と同層の導電膜で形成されている）。
ＦＦＳ方式のＴＦＴ基板２００では、画素電極８の殆どの部分がゲート絶縁膜５のみを介して共通電極９と対向することにより、大きな保持容量が形成される。そのため、保持容量とは別に画素電極８の電圧を保持するための容量（補助容量）を設ける必要はない。
次に、実施の形態１に係るＴＦＴ基板２００の製造方法について、図４〜図２０を参照しつつ説明する。図４〜図１９はＴＦＴ基板２００の製造方法の各工程を示す断面工程図であり、図２０は製造途中のＴＦＴ基板２００の平面図である。なお、図４〜図２０においては、図２および図３に示した要素に対応する要素には、それと同一符号を付してある。
まず、基板１の表面を洗浄液または純水を用いて洗浄する。ここでは厚さ０．６ｍｍのガラス基板を基板１として用いた。洗浄された基板１上に、図４のように、半導体膜２の材料としての酸化物半導体膜５１と、画素電極８の材料としての第１の透明導電膜５２と、ソース電極３やドレイン電極４などの材料としての第１の金属膜５３とを、この順に積層した積層膜（第１積層膜）を形成する。
本実施の形態は、酸化物半導体膜５１は、非晶質構造の酸化物半導体ターゲットを用いたスパッタリング法で成膜した。ここでは、Ｉｎ（インジウム）：Ｇａ（ガリウム）：Ｚｎ（亜鉛）：Ｏ（酸素）の原子組成比が１：１：１：４である酸化物半導体ターゲットを用いた。従来のＡｒガスを用いたスパッタリングでは、酸素の原子組成比がターゲットの化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜が形成されてしまうことがある。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが好ましい。本実施の形態では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングした。また、酸化物半導体膜５１の厚さは５０ｎｍとした。
第１の透明導電膜５２は、酸化物半導体膜５１の形成方法と同様のスパッタリングを用いて形成した。材料としては、酸化インジウム錫（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）等を用いることができる。
第１の金属膜５３は、Ａｌに３ｍｏｌ％のＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いて、Ａｒガスを用いたスパッタリング法により成膜した、厚さ２００ｎｍのＡｌ−３ｍｏｌ％Ｎｉ合金膜とした。第１の金属膜５３は、第１の透明導電膜５２との接触抵抗や、後で形成するソース端子パッド３３との接触抵抗を考慮して、Ｍｏ／Ａｌ／Ｍｏなどの高融点金属膜との積層構造にしてもよい。
その後、１回目の写真製版工程により、フォトレジストパターンを形成する。まず、ノボラック系のポジ型の観光性樹脂からなるフォトレジスト５４を、塗布法を用いて約１．５μｍの厚さで形成する。そして、図５のように、フォトマスク５５を用いてフォトレジスト５４の露光を行う。
フォトマスク５５には、ＴＦＴ２０１の半導体膜２、ソース電極３、ドレイン電極４、画素電極８、ソース配線３１およびソース端子３２のパターンに応じた遮光膜が形成されているが、遮光膜の一部は、露光の光強度を低減させる半透過性の膜となっている。さらに、半透過性の膜は透過率の異なる２種類の膜を含んでいる。すなわち、フォトマスク５５は、遮光膜が設けられていない透過領域５５ａと、透過率の高い半透過性の膜が設けられた第１の半透過領域５５ｂと、透過率の低い半透過性の膜が設けられた第２の半透過領域５５ｃと、光を通さない遮光膜が設けられた遮光領域５５ｄとを有している。よって、フォトマスク５５を透過する光の強度は３段階となる。
具体的には、ＴＦＴ２０１のチャネル部２ａの形成領域に対応する領域が第１の半透過領域５５ｂとなっており、画素電極８に対応する部分が第２の半透過領域５５ｃとなっており、ソース電極３、ドレイン電極４、ソース配線３１およびソース端子３２の形成領域に対応する部分が遮光領域５５ｄとなっており、その他の領域が透過領域５５ａとなっている。
このようなフォトマスク５５を用いてフォトレジスト５４を露光した後、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む有機アルカリ系の現像液を用いて現像を行う。すると、フォトマスク５５の透過領域５５ａを通して露光された領域ではフォトレジスト５４は除去されるが、第１の半透過領域５５ｂ、第２の半透過領域５５ｃ、遮光領域５５ｄによりマスクされた領域では、その透過光の強度に応じた厚さでフォトマスク５５が残存することになる。
その結果、フォトレジスト５４は、図６に示すように、３種類の厚さを有するレジストパターン５４１へと加工される。具体的には、レジストパターン５４１は、ＴＦＴ２０１のチャネル部２ａの形成領域を覆う薄い第１部分と、第１部分よりも厚く画素電極８の形成領域を覆う第２部分と、第２部分よりも厚くソース電極３、ドレイン電極４、ソース配線３１およびソース端子３２の形成領域を覆う第３部分とを有することになる。本実施の形態では、レジストパターン５４１の最も薄い第１部分の厚さが約０．５μｍとなるようにした。
また、本実施の形態で第１の金属膜５３として用いたＡｌ−３ｍｏｌ％Ｎｉ合金膜は、レジストパターン５４１を現像する有機アルカリ系の現像液に溶けるので、レジストパターン５４１の現像の際、レジストパターン５４１から露出した第１の金属膜５３は除去される（図６）。すなわち、レジストパターン５４１の現像と、レジストパターン５４１をマスクにする第１の金属膜５３のエッチングとを、同時に行うことができる。
常温（２３℃）で、例えば、ＴＭＡＨ２．４重量％濃度のアルカリ溶液を現像液として用いた場合、Ａｌ−３ｍｏｌ％Ｎｉ合金膜は、約０．５ｎｍ／秒の速さでエッチングされる。このため、レジストパターン５４１の現像後に、現像時間をさらに４００秒以上延長することによって、厚さ２００ｎｍのＡｌ−３ｍｏｌ％Ｎｉ合金膜をエッチング除去することができる。このように、レジストパターン５４１の現像液を第１の金属膜５３のエッチング液として兼用することで、製造工程が簡略化される。
特許文献６に開示されているように、種々の酸化物半導体は酸溶液に非常に溶けやすいので、酸溶液を用いて酸化物半導体膜５１と第１の金属膜５３（Ａｌ−３ｍｏｌ％Ｎｉ合金膜）とを選択的にエッチングすることは不可能である。このため、酸化物半導体膜５１と第１の金属膜５３を含む積層膜のパターン加工を精度良く行うことは非常に難しい。しかし、酸化物半導体がＴＭＡＨのようなアルカリ溶液には溶けないことを利用し、上記のように有機アルカリ系の現像液を用いて第１の金属膜５３をエッチングすることで、酸化物半導体膜５１をエッチングすることなく、第１の金属膜５３だけをエッチング除去できる。これにより、パターンの加工精度を向上させることができる。
また、酸化物半導体をＡｌ系メタルと積層あるいは接触させた場合には、有機アルカリ現像液を用いたフォトレジストの現像の際に、現像液中で両者の膜を電極とする電池反応が起こり、Ａｌ系メタルが酸化腐食、酸化物半導体が還元腐食して、パターン不良が発生するという問題が生じる。それに対し、本実施の形態のように、ＡｌにＮｉを添加したＡｌ−３ｍｏｌ％Ｎｉ合金を第１の金属膜５３として用い、これをアルカリ現像液中でエッチング除去するようにすれば、上記の電池反応を防止できる。従って、酸化物半導体膜５１を還元腐食させることなく良好な選択エッチングをすることができる。
次に、図７のように、レジストパターン５４１をマスクとして、第１の透明導電膜５２と酸化物半導体膜５１を一括してエッチング除去する。このエッチング工程では、シュウ酸５重量％濃度の水溶液を用いる。この場合、常温（２３℃）で約１ｎｍ／秒の速さで酸化物半導体膜５１がエッチング除去される。シュウ酸水溶液に限らず、一般的なシュウ酸溶液ではＡｌ−３ｍｏｌ％Ｎｉ合金は溶けない。このため、第１の金属膜５３をエッチングすることなく、第１の透明導電膜５２と酸化物半導体膜５１だけを選択的にエッチングすることが可能である。よって、パターンの加工精度が向上する。
その後、基板１の表面に対し、酸素ガスプラズマを用いてレジストアッシングを行い、レジストパターン５４１を薄膜化する。このレジストアッシングでは、レジストパターン５４１の最も薄い第１部分（ＴＦＴ２０１のチャネル部２ａに対応する部分）を除去し、それ以外の第２部分（画素電極８に対応する部分）および第３部分（ソース電極３、ドレイン電極４、ソース配線３１、ソース端子３２に対応する部分）を残存させる。つまり、レジストパターン５４１は、図８に示すように、２種類の厚さを有するレジストパターン５４２へと加工される。
そして、レジストパターン５４２をマスクとして、第１の金属膜５３および第１の透明導電膜５２をエッチング除去する。この工程は、まず、ＴＭＡＨ２．４重量％濃度のアルカリ現像液を用いて第１の金属膜５３はエッチングし、続いて、例えばＰＡＮ系エッチング液（燐酸、硝酸、酢酸の混合液）で第１の透明導電膜５２をエッチングすることによって行う。その結果、図９のように、半導体膜２におけるＴＦＴ２０１のチャネル部２ａとなる部分が露出される。それにより、ソース電極３、ドレイン電極４、画素電極８、ソース配線３１、ソース端子３２のパターンが形成される。但し、画素電極８の上面は第１の金属膜５３で覆われた状態となっている。
ここでは、第１の金属膜５３と第１の透明導電膜５２を別々の薬液でエッチング除去したが、一括エッチングしてもよい。例えば、第１の金属膜５３としてＭｏ／Ａｌ／Ｍｏの積層構造を用いた場合には、ＰＡＮ系エッチング液を用いて、第１の金属膜５３と第１の透明導電膜５２を一括してエッチングできる。なお、この場合、酸化物半導体膜５１には、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ２Ｏ３）、および酸化すず（ＳｎＯ２）を添加したＩｎ−Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体や、上記の特許文献１０に開示されているＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ系の酸化物半導体など、ＰＡＮ系エッチング液に耐性のあるものを使用するとよい。
一方、酸化物半導体膜５１にＰＡＮ系エッチング液への耐性がないもの（例えばＩＧＺＯ膜）を用いる場合には、第１の金属膜５３にＣｕを用い、その第１の金属膜５３のエッチング除去には過硫酸アンモンを使用するとよい。過硫酸アンモンは、第１の透明導電膜５２を構成する非晶質ＩＴＯやＩＺＯ、および酸化物半導体膜５１をエッチングしないため、第１の金属膜５３のみを選択的にエッチングできる。
また、第１の透明導電膜５２はドライエッチングによって加工してもよい。ドライエッチングは、基板面内のエッチング均一性に優れているため、酸化物半導体膜５１を残して第１の透明導電膜５２をエッチング除去することが可能である。この場合、酸化物半導体膜５１の消失を防止するために、酸化物半導体膜５１の膜厚は５０ｎｍより厚く（好ましくは６０〜９０ｎｍ）設定するとよい。
次に、再びレジストアッシングを行い、レジストパターン５４２を薄膜化する。このレジストアッシングでは、レジストパターン５４２の薄い部分（レジストパターン５４１の第２部分に相当）を除去し、厚い部分（レジストパターン５４１の第３部分に相当）を残存させる。その結果、レジストパターン５４２は、図１０に示すように、厚さが均一なレジストパターン５４３へと加工される。レジストパターン５４３は、ソース電極３、ドレイン電極４、ソース配線３１およびソース端子３２の形成領域を覆っている。
そして、レジストパターン５４３をマスクとして、第１の金属膜５３をエッチング除去する。このエッチングは、ＴＭＡＨ２．４重量％濃度のアルカリ現像液を用いて行うことができる。その結果、図１１のように、画素電極８の上の第１の金属膜５３が除去され、画素電極８の上面が露出する。
なお、第１の金属膜５３にＣｕを用いた場合、第１の金属膜５３は過硫酸アンモンにてエッチング除去するとよい。前述のように、過硫酸アンモンは、第１の透明導電膜５２を構成する非晶質ＩＴＯやＩＺＯ、および酸化物半導体膜５１をエッチングしないため、第１の金属膜５３のみを選択的にエッチングできる。
また、第１の透明導電膜５２に非晶質ＩＴＯを用いた場合、第１の金属膜５３のエッチング前（図１０の状態）に、１２０〜１５０度の熱処理を加えてもよい。非晶質ＩＴＯは１２０〜１５０度で結晶化を始めるため、この熱処理によって、ＩＴＯの耐薬液性が向上し、第１の金属膜５３のエッチングに対する第１の透明導電膜５２の耐性を向上させることができる。ただし、その熱処理の温度が１５０度を超えると、フォトレジストが変質して第１の金属膜５３との密着力が低下するため、熱処理の温度は１４０度程度が好ましい。
その後、アミン系のレジスト剥離液を用いてレジストパターン５４２を剥離除去する。その結果、図１２のように、ＴＦＴ２０１を構成する半導体膜２（チャネル部２ａを含む）、ソース電極３およびドレイン電極４、並びに、ＴＦＴ２０１に接続する画素電極８、ソース配線３１およびソース端子３２のパターンが、基板１上に形成される。先に述べたように、ソース電極３、ドレイン電極４、ソース配線３１およびソース端子３２は、画素電極８と同層の導電膜（第１の透明導電膜５２）とその上の金属膜（第１の金属膜５３）を含む二層構造となる。さらに、ソース配線３１、ソース端子３２および画素電極８の下には、半導体膜２と同層の半導体層（酸化物半導体膜５１）が残存する。また、図１２の状態におけるＴＦＴ基板２００の平面構造を図２０に示す。
次に、基板１上の全面に、ゲート絶縁膜５を成膜する。本実施の形態では、化学的気相成膜（ＣＶＤ）法を用いて、約２５０℃の基板加熱条件下で、厚さ３００ｎｍの窒化シリコン（ＳｉＮ）膜をゲート絶縁膜５として形成した。
なお、半導体膜２に酸化物半導体を使用した場合、窒化シリコンのゲート絶縁膜５を用いると、半導体膜２に窒化シリコン中の水素が拡散してＴＦＴ２０１の電気的な特性（ＴＦＴ特性）が劣化することがある。よって、その場合には、酸化シリコン（ＳｉＯ）膜や、窒化シリコンと酸化シリコンの積層膜を用いてゲート絶縁膜５を形成するとよい。
その後、２回目の写真製版工程によりフォトレジストを加工してレジストパターン（不図示）を形成し、それをマスクにしてゲート絶縁膜５をパターニングすることで、図１３のように、ソース端子３２上にコンタクトホール６を形成する。ゲート絶縁膜５が窒化シリコンの場合、そのエッチングには、フッ素系ガスを用いたドライエッチング法を用いることができる。その後、フォトレジストパターンを除去する。
続いて、コンタクトホール６内を含むゲート絶縁膜５の上に、図１４のように、共通電極９、ゲート端子７２およびソース端子パッド３３の材料としての第２の透明導電膜５６と、ゲート電極７およびゲート配線７１の材料としての第２の金属膜５７をこの順に積層した積層膜（第２積層膜）を形成する。
本実施の形態では、第２の透明導電膜５６としてＩＴＯを用い、第２の金属膜５７としてＡｌ−Ｎｉ合金やＭｏを用いる。第２の透明導電膜５６および第２の金属膜５７は、Ａｒガスを用いたスパッタリング法で成膜する。ここでは、第２の透明導電膜５６として厚さ１００ｎｍのＩＴＯ膜を形成し、第２の金属膜５７として厚さ２００ｎｍのＭｏ膜を形成した。
次いで、３回目の写真製版工程により、フォトレジストパターンを形成する。まず、１回目の写真製版工程と同様の手法でフォトレジスト５８を形成し、図１５のように、フォトマスク５９を用いてフォトレジスト５８の露光を行う。
フォトマスク５９には、ゲート電極７、共通電極９、ゲート配線７１、ゲート端子７２、ソース端子パッド３３および共通配線９１のパターンに応じた遮光膜が形成されているが、遮光膜の一部は、露光の光強度を低減させる半透過性の膜となっている。すなわち、フォトマスク５９は、遮光膜が設けられていない透過領域５９ａと、半透過性の膜が設けられた半透過領域５９ｂと、光を通さない遮光膜が設けられた遮光領域５９ｃとを有している。よって、フォトマスク５９を透過する光の強度は２段階となる。
具体的には、共通電極９、ゲート端子７２、ソース端子パッド３３および共通配線９１の形成領域に対応する領域が半透過領域５９ｂとなっており、ゲート電極７およびゲート配線７１の形成領域に対応する部分が遮光領域５９ｃとなっており、その他の領域が透過領域５９ａとなっている。
このようなフォトマスク５９を用いてフォトレジスト５８を露光して現像を行うと、フォトマスク５９の透過領域５９ａを通して露光された領域ではフォトレジスト５８は除去されるが、半透過領域５９ｂおよび遮光領域５９ｃによりマスクされた領域では、その透過光の強度に応じた厚さでフォトレジスト５８が残存することになる。
その結果、フォトレジスト５８は、図１６に示すように、２種類の厚さを有するレジストパターン５８１へと加工される。具体的には、レジストパターン５８１は、共通電極９、ゲート端子７２、ソース端子パッド３３および共通配線９１の形成領域を覆う薄い第１部分と、ゲート電極７およびゲート配線７１の形成領域を覆う厚い第２部分とを有することになる。
次に、レジストパターン５８１をマスクとするエッチングにより、第２の金属膜５７および第２の透明導電膜５６をパターニングする。第２の金属膜５７（Ｍｏ）はＰＡＮ系エッチング液で除去でき、第２の透明導電膜５６（ＩＴＯ）はシュウ酸系溶液によるウエットエッチングにより除去できる。その結果、図１７のように、ゲート電極７、共通電極９、ゲート配線７１（不図示）、ゲート配線７１およびソース端子パッド３３のパターンが形成される。但し、共通電極９、ゲート配線７１、ソース端子パッド３３および共通配線９１の上面は、第２の金属膜５７で覆われた状態となっている。
その後、レジストアッシングを行い、レジストパターン５８１を薄膜化する。このレジストアッシングでは、レジストパターン５８１の第１部分を除去し、第２部分のみを残存させる。つまり、レジストパターン５８１は、図１８に示すように、レジストパターン５８２へと加工される。レジストパターン５８２は、ゲート電極７およびゲート配線７１の形成領域を覆っている。
そして、レジストパターン５８２をマスクにするドライエッチングにより、図１９のように、第２の透明導電膜５６を残しつつ、第２の金属膜５７のみを除去する。それにより、共通電極９、ゲート配線７１、ソース端子パッド３３および共通配線９１を覆っていた第２の金属膜５７が除去され、それらの上面が露出する。ゲート電極７およびゲート配線７１の上には第２の金属膜５７が残存するため、ゲート電極７およびゲート配線７１は共通電極９と同層の導電膜とその上の金属膜を含む二層構造となる。
本実施の形態では、第２の透明導電膜５６にＩＴＯを用いたが、ＩＺＯ（酸化インジウムＩｎ２Ｏ３＋酸化亜鉛ＺｎＯ）を用いてもよい。この場合、第２の金属膜５７としては、第１の金属膜５３と同様にＡｌ−３ｍｏｌ％Ｎｉ合金膜を用いるとよい。Ａｌ−Ｎｉ合金は、ＴＭＡＨ２．４重量％濃度のアルカリ現像液をエッチング液に用いることで、第２の透明導電膜５６との選択的なエッチングが可能である。また、第２の金属膜５７にＣｕを用い、エッチング液に過硫酸アンモンを用いた場合も、ＩＺＯからなる第１の金属膜５３との選択エッチングが可能である。
最後に、レジストパターン５８２を除去することにより、図２および図３に示した構成を有するＴＦＴ基板２００が形成される。このように、本実施の形態のＴＦＴ基板２００は、３回の写真製版工程だけで形成することができる。
液晶表示パネルの組み立ての際は、完成したＴＦＴ基板２００の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作成した、カラーフィルタや配向膜を備えた対向基板を、ＴＦＴ基板２００と貼り合わせる。このときスペーサによってＴＦＴ基板２００と対向基板との間に隙間が形成される。その隙間に液晶を注入して封止することによって、液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
本実施の形態のＴＦＴ基板２００には、ＴＦＴ２０１を構成する半導体膜２が最下層に配設されているので、半導体膜２にバックライトユニットからの光が直接入射する。半導体膜２がＳｉからなる場合、フォトキャリア発生によりＴＦＴ特性のＯＮ／ＯＦＦ比の劣下が懸念されるが、本実施の形態では、半導体膜２は酸化物系半導体であるため、ＴＦＴ特性のＯＮ／ＯＦＦ比の劣下は抑えられる。従って、コントラスト比が高く、表示ムラのない高表示品質を有する液晶表示装置を実現できる。また、酸化物半導体からなる半導体膜２を用いることで、ＴＦＴ２０１の移動度が高くなり、動作速度の速いＴＦＴ基板２００を得ることができる。
従って、本実施の形態によれば、高性能なＴＦＴ基板２００、及び液晶表示装置を生産性良く製造することができる。本発明は、液晶表示装置以外の表示装置に用いるＴＦＴ基板に適用してもよい。例えば、有機ＥＬ（Electro-Luminescence）ディスプレイ装置等の電気光学表示装置への適用が想定される。もちろん、表示装置以外の半導体部品等に用いられる薄膜トランジスタや、ＴＦＴ基板に利用することも可能である。
なお、本実施の形態では、第１の金属膜５３として、Ａｌ−３ｍｏｌ％Ｎｉ合金膜を用いたが、第１の金属膜５３の材料はこれに限るものではない。例えば、Ａｌに添加する元素はＮｉに限られず、周期律で同じ１０族に属するパラジウム（Ｐｄ）、白金（Ｐｔ）であってもよい。さらには、これらＮｉ、Ｐｄ、Ｐｔの２種類以上をＡｌに添加してもよい。Ａｌにこれらの元素を添加することによって、ＴＭＡＨを含むアルカリ溶液（現像液）を用いて、ＩＧＺＯ膜を腐食させることなくエッチングが可能となる。
また、ＡｌへのＮｉ、Ｐｄ、Ｐｔ等の添加量も３ｍｏｌ％に限らず、０．５ｍｏｌ％以上であればＴＭＡＨを含むアルカリ現像液でのエッチングが可能である。但し、添加量が１０ｍｏｌ％を超えると、Ａｌ合金膜中でＡｌＮｉ、ＡｌＰｄ、およびＡｌＰｔの化合物相が析出する割合が多くなる。これらは、アルカリ現像液でのエッチングの際にエッチング残となって、エッチング不良を引き起こす場合がある。従って、Ａｌに添加するＮｉ、Ｐｄ、Ｐｔ等の添加総量は、０．５ｍｏｌ％以上、１０ｍｏｌ％以下が好ましい。そうすることで、有機アルカリ系の現像液によるエッチングレートが向上し、エッチングが容易になる。
また、ＴＭＡＨ溶液のＴＭＡＨ濃度は２．４重量％に限られないが、例えば液温が１０℃から５０℃までの間において、０．２重量％以上、２５重量％以下の範囲とすること好ましい。ＴＭＡＨ濃度が０．２重量％未満では、上記のＡｌ合金膜であってもエッチングレートが著しく低下してエッチングが困難となる。また、ＴＭＡＨ濃度が２５％を超えると、レジストパターンへのダメージが大きくなり、パターン不良を起こし易くなる。
また、第１の金属膜５３において、第１の透明導電膜５２との接触面近傍のＡｌにＮ原子やＯ原子を添加してもよい。例えば、ＡｒガスにＮ２ガスやＯ２ガスを添加した混合ガスを用いて、反応性スパッタリングを行うことで、Ｎ原子やＯ原子をＡｌ合金膜へ添加することができる。なお、Ｎ原子やＯ原子の添加量は、Ｎ２ガスやＯ２ガスの分圧を調整することで制御できる。
Ｎ原子やＯ原子の添加量は、Ａｌ合金膜が導電性を有する範囲にとどめるのが好ましい。一般的な電極材料であるＴｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｗやこれらの合金膜の非抵抗値を基準にして考え、例えば、比抵抗値を２００μΩｃｍ以下に設定する場合、Ｎ原子の添加量は４０ａｔ％以下、Ｏ原子の添加量は１５ａｔ％以下にする。また、非抵抗値が２００μΩｃｍを超えない範囲で、Ｎ原子とＯ原子の両方を添加してもよい。上述したＮｉ、Ｐｄ、Ｐｔを含むＡｌ合金にさらにＮ、Ｏ原子を添加してもよい。
このように、第１の金属膜５３の第１の透明導電膜５２との接触面をＮ原子やＯ原子を含むＡｌ合金とすることにより、第１の透明導電膜５２と第１の金属膜５３との間のオーミックコンタクト特性を良好できる。また、この手法により、第１の金属膜５３と上層のＩＺＯ膜などからなる第２の金属膜５７とのコンタクト特性（例えば、ソース端子３２とソース端子パッド３３とのコンタクト特性）も良好にできる。これにより、ＴＦＴ２０１の電気的特性が向上し、各画素の表示特性を向上させることができる。
以上のように、本実施の形態によれば、酸化物半導体からなる半導体膜２と、ＩＴＯ、ＩＺＯなど透明性の画素電極８を用いることで、必要な写真製版工程数（すなわちマスクの枚数）を抑えつつ、透過型のＦＦＳ方式のＴＦＴ基板２００を形成できる。
＜実施の形態２＞
実施の形態１では、半導体膜２として酸化物半導体を使用したが、パネルの透過率が低くても支障がなければ、半導体膜２として従来のアモルファスシリコン膜を使用してもよい。
＜実施の形態３＞
実施の形態１では、画素電極８の全体を透過性にして、透過型のＴＦＴ基板２００を形成した例を示したが、画素電極８上の約半分の面積に第１の金属膜５３を残存させることによって、半透過型のＴＦＴ基板２００を作製することも可能である。
画素電極８上の半分に第１の金属膜５３を残存させるためには、図５で示したフォトレジスト５４の露光工程において、フォトマスク５５の第２の半透過領域５５ｃと遮光領域５５ｄのパターンを変更すればよい。すなわち、画素電極８の形成領域に対応する領域の半分を第２の半透過領域５５ｃにし、もう半分を遮光領域５５ｄにすればよい。そうすれば、図１１で示した第１の金属膜５３のエッチング工程の後、画素電極８上の半分の面積に第１の金属膜５３が残存することになる。
なお、画素電極８上に第１の金属膜５３を残存させる面積は、画素電極８全体の半分に限られない。画素電極８上に第１の金属膜５３を残存させる面積を調整すれば、透過光と反射光の割合を任意に設定できる。
＜実施の形態４＞
実施の形態３で説明したように、図５で示したフォトレジスト５４の露光工程において、フォトマスク５５の第２の半透過領域５５ｃと遮光領域５５ｄのパターンによって、画素電極８上に第１の金属膜５３を残存させる面積を決めることができる。例えば、図５のフォトマスク５５に第２の半透過領域５５ｃを設けず、画素電極８上の全体に第１の金属膜５３を残存させれば、反射型のＦＦＳ方式のＴＦＴ基板２００を作製できる。
画素電極８上の全体に第１の金属膜５３を残存させる場合、画素電極８が透過性を有する必要はないので、第１の透明導電膜５２に代えて金属などの不透明な導電膜を用いてもよい。
あるいは、第１の透明導電膜５２を省略してもよい。その場合、ソース電極３、ドレイン電極４、画素電極８、ソース配線３１、ソース端子３２は、いずれも第１の金属膜５３で形成される単層構造となる。
＜実施の形態５＞
本発明に係るＴＦＴ基板２００において、共通電極９および共通配線９１の材料となる第２の透明導電膜５６にＩＴＯやＩＺＯなど比較的抵抗値が高いものを用いる場合、特に大型の表示パネルを構成したときに、共通配線９１に生じる電圧降下により各画素の共通電極９の電位にバラツキが生じ、表示品質が劣化することが考えられる。実施の形態５では、この問題の発生を防止するために、共通配線９１に並列に冗長配線を設け、共通電極９に共通電位を供給する経路を低抵抗化する。
図２１および図２２は、実施の形態５に係るＴＦＴ基板２００の構成を示す図である。図２１は、ＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示しており、図２２は、その断面構成を示している。図２２は、図２１に示すＸ１−Ｘ２線、Ｙ１−Ｙ２線、Ｚ１−Ｚ２線およびＷ１−Ｗ２線に対応する断面が示されている。図３と同様に、Ｘ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に沿った断面は、それぞれ画素部、ゲート端子部、ソース端子部に対応しているが、Ｘ１−Ｘ２線に沿った断面には、共通電極９の冗長配線である冗長共通配線１１の形成領域（冗長配線部）が含まれている。また、Ｗ１−Ｗ２線に沿った断面は、共通配線９１と冗長共通配線１１との接続部（冗長配線接続部）に対応している。
本実施の形態では、共通配線９１に接続させる冗長共通配線１１を、ソース配線３１と同層の導電膜（第１の透明導電膜５２および第１の金属膜５３）により形成している。また、ソース配線３１と同様に、冗長共通配線１１の下にも半導体膜２と同層の半導体層が残存する。図２１のように、冗長共通配線１１はゲート配線７１に平行に延在し、共通電極９の左右端部の近傍でゲート絶縁膜５に形成されたコンタクトホール１２を介して共通電極９に接続される。
なお、冗長共通配線１１は、ソース配線３１と同層でありソース配線３１と立体的に交差できないため、ソース配線３１によって分断されるが、図２２のように、隣接する画素の冗長共通配線１１は、共通電極９と同層の共通配線９１を通して電気的に接続される。
このように、冗長共通配線１１が共通配線９１に並列接続されることにより、共通電極９に共通電位を供給する経路が低抵抗化される。よって、各画素の共通電極９の電位のバラツキが抑えられ、大型の表示パネルを構成した場合でも、表示品質の劣化を防止することができる。
本実施の形態のＴＦＴ基板２００は、実施の形態１と同様の製造方法で形成可能である。すなわち、酸化物半導体膜５１、第１の透明導電膜５２および第１の金属膜５３からなる積層膜（第１積層膜）をパターニングしてソース配線３１等を形成する工程（図４〜図１２）で、図２３のように酸化物半導体膜５１、第１の透明導電膜５２および第１の金属膜５３からなる冗長共通配線１１のパターンを形成すれば、工程数を増やすことなく、冗長共通配線１１を形成できる。具体的には、図５に示すフォトマスク５５の遮光領域５５ｄを、冗長共通配線１１の形成領域に追加すればよい。
また、ゲート絶縁膜５にコンタクトホール６を形成する工程（図１３）で、図２４のように、冗長共通配線１１上のゲート絶縁膜５も同時にエッチング除去すれば、コンタクトホール１２を形成することができる。
あとは、第２の透明導電膜５６および第２の金属膜５７をパターニングしてゲート電極７、共通電極９および共通配線９１を形成する工程（図１４〜図１９）で、共通電極９あるいは共通配線９１の一部でコンタクトホール１２が埋め込まれるようにすれば、図２１および図２２に示した構成が得られる。具体的には、図１５に示すフォトマスク５９において、共通電極９あるいは共通配線９１に対応する半透過領域５９ｂを、コンタクトホール１２と重なるように設ければよい。
＜実施の形態６＞
実施の形態６でも、共通電極９に共通電位を供給する経路を低抵抗化するための構成を示す。
図２５および図２６は、実施の形態６に係るＴＦＴ基板２００の構成を示す図である。図２５は、ＴＦＴ基板２００における画素２０４を含む主要部の平面構成を示しており、図２６は、その断面構成を示している。図２６は、図２５に示すＸ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に対応する断面が示されている。図３と同様に、Ｘ１−Ｘ２線、Ｙ１−Ｙ２線およびＺ１−Ｚ２線に沿った断面は、それぞれ画素部、ゲート端子部、ソース端子部に対応しているが、Ｘ１−Ｘ２線に沿った断面には、共通電極９の冗長配線である冗長共通配線１３の形成領域（冗長配線部）が含まれている。
冗長共通配線１３は、共通配線９１上にゲート配線７１と平行に設けられた金属膜である。言い換えれば、共通配線９１は、ゲート電極７と同様に、共通電極９と同層の導電膜とその上の金属膜を含む二層構造となっている。
冗長共通配線１３は、ゲート電極７の上層部の金属膜と同様に第２の金属膜５７を用いて形成されている。よって、冗長共通配線１３は、第２の透明導電膜５６および第２の金属膜５７をパターニングしてゲート電極７、共通電極９および共通配線９１を形成する工程（図１４〜図１９）で、共通配線９１の上に第２の金属膜５７を残存させることで形成できる。具体的には、図１５に示すフォトマスク５９において、共通配線９１に対応する領域を、半透過領域５９ｂではなく、遮光領域５９ｃにすればよい。
共通配線９１上に冗長共通配線１３が設けられることにより、共通電極９に共通電位を供給する経路が低抵抗化されるので、実施の形態５と同様の効果が得られる。また、本実施の形態の冗長共通配線１３は、実施の形態５で示したソース配線３１と同層の冗長共通配線１１と組み合わせることもでき、それによりさらに高い効果が得られる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 基板、２ 半導体膜、２ａ チャネル部、３ ソース電極、３１ ソース配線、３２ ソース端子、３３ ソース端子パッド、４ ドレイン電極、５ ゲート絶縁膜、６，１２ コンタクトホール、７ ゲート電極、７１ ゲート配線、７２ ゲート端子、８ 画素電極、９ 共通電極、９１ 共通配線、１１，１３ 冗長共通配線、５１ 酸化物半導体膜、５２ 第１の透明導電膜、５３ 第１の金属膜、５４，５８ フォトレジスト、５４１〜５４３，５８１，５８２ レジストパターン、５５，５９ フォトマスク、５６ 第２の透明導電膜、５７ 第２の金属膜、２００ ＴＦＴ基板、２０１ ＴＦＴ、２０２ 表示領域、２０３ 額縁領域、２０４ 画素、２０５ 走査信号駆動回路、２０６ 表示信号駆動回路、２０７ 外部配線、２０８ 外部配線。

Claims (13)

  1. 薄膜トランジスタを有するアクティブマトリクス基板であって、
    前記薄膜トランジスタは、
    基板上に形成された半導体膜と、
    前記半導体膜上に形成されたソース電極およびドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に露出した前記半導体膜の部分であるチャネル部と、
    前記ソース電極、前記ドレイン電極および前記チャネル部を覆う絶縁膜と、
    前記チャネル部の上方に前記絶縁膜を介して配設されたゲート電極とを含み、
    前記アクティブマトリクス基板は、
    前記薄膜トランジスタの前記ドレイン電極に接続された画素電極と、
    前記薄膜トランジスタの前記ソース電極に接続されたソース配線と、
    前記薄膜トランジスタの前記ゲート電極に接続されたゲート配線とをさらに備え、
    前記ソース電極、ドレイン電極および前記ソース配線は、前記画素電極と同層の導電膜を含み、
    前記ソース配線および前記画素電極の下には、前記半導体膜と同層の半導体層が残存している
    ことを特徴とするアクティブマトリクス基板。
  2. 前記ソース配線の端部に設けられたソース端子と、
    前記ゲート配線の端部に設けられたゲート端子とをさらに備え、
    前記絶縁膜は、前記ソース配線およびソース端子も覆っており、
    前記絶縁膜上に、前記ゲート端子と同層の導電膜で形成されコンタクトホールを通して前記ソース端子に接続したソース端子パッドをさらに備える
    請求項１記載のアクティブマトリクス基板。
  3. 前記半導体膜は透明性の酸化物半導体からなり、
    前記画素電極は透明性の導電膜からなる
    請求項１または請求項２記載のアクティブマトリクス基板。
  4. 前記ソース電極、前記ドレイン電極および前記ソース配線は、前記画素電極と同層の導電膜の上にさらに金属膜を含む
    請求項１から請求項３のいずれか一項記載のアクティブマトリクス基板。
  5. 前記画素電極の上方に前記絶縁膜を介して配設された透明性の導電膜からなる共通電極をさらに備える
    請求項１から請求項４のいずれか一項記載のアクティブマトリクス基板。
  6. 前記共通電極は、スリットを有する櫛歯状または格子状である
    請求項５記載のアクティブマトリクス基板。
  7. 前記ゲート電極およびゲート配線は、前記共通電極と同層の導電膜を含む
    請求項５または請求項６記載のアクティブマトリクス基板。
  8. 前記ゲート電極およびゲート配線は、前記共通電極と同層の導電膜の上にさらに金属膜を含む
    請求項７記載のアクティブマトリクス基板。
  9. 前記共通電極と同層の導電膜で形成され、前記共通電極に共通電位を供給する共通配線をさらに備える
    請求項５から請求項８のいずれか一項記載のアクティブマトリクス基板。
  10. 前記ソース配線と同層の導電膜で形成され、前記共通配線に並列接続する冗長共通配線をさらに備える
    請求項９記載のアクティブマトリクス基板。
  11. 前記共通配線は、前記共通電極と同層の導電膜の上にさらに金属膜を含む
    請求項９または請求項１０記載のアクティブマトリクス基板。
  12. 薄膜トランジスタと、
    前記薄膜トランジスタのドレイン電極に接続された画素電極と、
    前記薄膜トランジスタのソース電極に接続されたソース配線および前記ソース配線の端部に設けられたソース端子と
    を備えるアクティブマトリクス基板の製造方法であって、
    （ａ）基板上に、半導体膜、第１の透明導電膜および第１の金属膜がこの順に積層した第１積層膜を形成する工程と、
    （ｂ）前記第１積層膜上に、前記薄膜トランジスタのチャネル部の形成領域を覆う第１部分、前記第１部分よりも厚く前記画素電極の形成領域を覆う第２部分、並びに、前記第２部分よりも厚く前記ソース電極、前記ドレイン電極、前記ソース配線および前記ソース端子の形成領域を覆う第３部分を有する第１レジストパターンを形成する工程と、
    （ｃ）前記第１レジストパターンをマスクにして前記第１の金属膜、前記第１の透明導電膜および前記半導体膜をパターニングする工程と、
    （ｄ）前記工程（ｃ）の後、前記第１レジストパターンを薄膜化して前記第１部分を除去してから、残りの前記第１レジストパターンをマスクにして前記第１の金属膜および前記第１の透明導電膜をパターニングする工程と、
    （ｅ）前記工程（ｄ）の後、前記第１レジストパターンをさらに薄膜化して前記第２部分を除去してから、残りの前記第１レジストパターンをマスクにして前記第１の金属膜をパターニングする工程とを備える
    ことを特徴とするアクティブマトリクス基板の製造方法。
  13. 前記アクティブマトリクス基板は、
    前記薄膜トランジスタのゲート電極に接続されたゲート配線および前記ゲート配線の端部に設けられたゲート端子と、
    前記画素電極に対向配置された共通電極と、
    前記ソース端子上に設けられたソース端子パッドとをさらに備えており、
    （ｆ）前記第１レジストパターンを除去した後、前記基板上に絶縁膜を形成し、前記絶縁膜おける前記ソース端子の形成領域にコンタクトホールを形成する工程と、
    （ｇ）前記コンタクトホール内を含む前記絶縁膜上に、第２の透明導電膜および第２の金属膜をこの順に積層した第２積層膜を形成する工程と、
    （ｈ）前記第２積層膜上に、前記共通電極、前記ゲート端子および前記ソース端子パッドの形成領域を覆う第１部分、並びに、前記第１部分よりも厚く前記ゲート電極および前記ゲート配線の形成領域を覆う第２部分を有する第２レジストパターンを形成する工程と、
    （ｉ）前記第２レジストパターンをマスクにして前記第２の金属膜および前記第２の透明導電膜をパターニングする工程と
    （ｊ）前記工程（ｉ）の後、前記第２レジストパターンを薄膜化して前記第１部分を除去してから、残りの前記第２レジストパターンをマスクにして前記第２の金属膜をパターニングする工程とを備える
    請求項１２記載のアクティブマトリクス基板の製造方法。
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