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JP2009188424A - 半導体装置 - Google Patents

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Abstract

【課題】チャネル形成領域の空乏化領域を増やし、電流駆動能力の高い半導体装置を提供する。
【解決手段】島状の半導体領域と、前記島状の半導体領域の側面及び上面を覆って設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記島状の半導体領域の前記側面及び前記上面を覆って設けられたゲート電極とを有し、前記島状の半導体領域の前記側面及び前記上面はチャネル形成領域として機能する半導体装置である。
【選択図】図２２

Description

本発明は、結晶構造を有する半導体膜（結晶性半導体膜）を用いて形成される半導体装置及びその作製方法に係り、特に絶縁表面上に形成された結晶性半導体膜でチャネル形成領域を形成した電界効果型トランジスタを含む半導体装置及びその作製方法に関する。
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型の半導体表示装置への応用開発が進められている。結晶構造を有する半導体膜を用いて作製される薄膜トランジスタ（以下、ＴＦＴと記す）は、液晶表示装置に代表される平面型表示装置（フラットパネルディスプレイ）に応用されている。特に、多結晶半導体膜を用いたＴＦＴは、従来の非晶質半導体膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来基板の外に設けられた駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能である。
半導体装置に用いる基板は、コストの面から単結晶シリコン基板よりも、ガラス基板が有望視されている。ガラス基板は耐熱性に劣り、熱変形しやすい。そのため、ガラス等による絶縁基板上に非晶質半導体膜を形成し、レーザー光の照射（レーザーアニール）により結晶化させる技術が知られている。ガラス基板上にポリシリコンＴＦＴを形成する場合において、半導体膜の結晶化にレーザーアニールを用いることは、ガラス基板の熱変形を避けるのに非常に有効である。
半導体製造プロセスにおけるレーザーアニールとは、半導体基板又は半導体膜に形成された損傷層を再結晶化する技術や、絶縁表面上に形成された半導体膜を結晶化させる技術を指している。また、半導体基板又は半導体膜の平坦化や表面改質に適用される技術も含んでいる。レーザーアニールに使われるレーザー発振装置は、エキシマレーザーに代表される気体レーザーまたはＹＡＧレーザーに代表される固体レーザーであり、レーザー光の照射によって半導体の表面層を数十ナノ〜数十マイクロ秒程度のごく短時間加熱して結晶化させるものとして知られている。
レーザーアニールの特徴は、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないことなどが上げられている。
レーザーはその発振方法により、パルス発振と連続発振の２種類に大別される。パルス発振のレーザーは出力エネルギーが比較的高いため、レーザービームの大きさを数ｃｍ2以上として量産性を上げることができる。特に、レーザービームの形状を光学系を用いて加工し、長さ１０ｃｍ以上の線状にすると、基板へのレーザー光の照射を効率的に行うことができ、量産性をさらに高めることができる。そのため、半導体膜の結晶化には、パルス発振のレーザーを用いるのが主流となりつつあった。
しかし近年では、半導体膜の結晶化においてパルス発振のレーザーよりも連続発振のレーザーを用いる方が、半導体膜内に形成される結晶の粒径が大きくなることが見出された。半導体膜内の結晶粒径が大きくなると、該半導体膜を用いて形成されるＴＦＴの移動度が高くなる。そのため、連続発振のレーザーはにわかに脚光を浴び始めている。
レーザー光の照射による非晶質半導体膜の結晶化の一例は、下記特許文献１で開示されているように、レーザー光の走査速度をビームスポット径×５０００／秒以上として高速走査により非晶質半導体膜を完全な溶融状態に至らしめることなく多結晶化するものや、下記特許文献２には島状に形成された半導体膜に、引き延ばされたレーザー光を照射して実質的に単結晶領域を形成する技術が開示されている。或いは下記特許文献３に開示のレーザー照射装置のように光学系にて線状にビームを加工して照射する方法が知られている。
さらに、下記特許文献４に開示されているようにＮｄ：ＹＶＯ4レーザーなど固体レーザー発振装置を用いて、その第２高調波であるレーザー光を非晶質半導体膜に照射して、従来に比べ結晶粒径の大きい結晶性半導体膜を形成し、ＴＦＴを作製する技術が開示されている。
なお絶縁表面上に単結晶半導体膜を形成する試みは古くから成され、より積極的な試みとしてグラフォエピタキシー（graphoepitaxy）という技術が考案されている。グラフォエピタキシーは石英基板の表面に段差を形成し、この上に非晶質半導体膜又は多結晶半導体膜を形成してから、レーザービームやヒーターで加熱させ、石英基板上に形成された段差形状を核として、エピタキシャル的な成長層を形成するという技術である。この技術は例えば非特許文献１等に開示されている。
また、例えば非特許文献２にも、グラフォエピタキシーと呼ばれる半導体膜の結晶化技術について開示されている。これは人為的に作られた非晶質基板表面のレリーフ格子（surface relief grating）の誘導によって半導体膜のエピ成長を試みるものであった。上記非特許文献２には、グラフォエピタキシーの技術とは、絶縁膜の表面に段差を設け、該絶縁膜上に形成された半導体膜に加熱又はレーザー光の照射等の処理を施すことで、該半導体膜の結晶をエピタキシャル成長させることが開示されている。
特開昭６２−１０４１１７号公報（第９２頁） 米国特許4,330,363号明細書（Ｆｉｇ.４） 特開平８−１９５３５７号公報（第３−４頁、第１−５図） 特開２００１−１４４０２７号公報（第４頁）
J. Vac. Sci. Technol.,"Grapho-epitaxy of silicon on fused silica using surface micropatterns and laser crystallization", 16(6),1979,pp1640-1643. M. W. Geis, et al.,"CRYSTALLINE SILICON ON INSULATORS BY GRAPHOEPITAXY" Technical Digest of International Electron Devices Meeting, 1979, pp.210.
平坦な表面上に形成された非晶質半導体膜にレーザー光を照射して結晶化させると結晶は多結晶となり、結晶粒界等の欠陥が任意に形成されて配向の揃った結晶を得ることはできなかった。結晶粒内と異なり、粒界には非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心などのキャリアトラップが、無数に存在している。このキャリアトラップにキャリアがトラップされると、粒界のポテンシャルが上昇し、電子又は正孔などのキャリアに対して障壁となるため、キャリアの電流輸送特性（移動度）が低下することが知られている。
よって、ＴＦＴの活性層、特にチャネル形成領域中に粒界が存在すると、ＴＦＴの移動度が著しく低下したり、オン電流が低減したり、また粒界において電流が流れるためにオフ電流が増加したりと、ＴＦＴの特性に重大な影響を及ぼす。
また同じ特性が得られることを前提に作製された複数のＴＦＴにおいて、活性層中の粒界の有無によって特性がばらついたりする。
半導体膜にレーザー光を照射したときに、得られる結晶粒の位置と大きさがランダムになるのは、以下の理由による。レーザー光の照射によって完全溶融した液体半導体膜中に固相核生成が発生するまでには、ある程度の時間が掛かる。そして時間の経過と共に、完全溶融領域において無数の結晶核が発生し、該結晶核からそれぞれ結晶が成長する。この結晶核の発生する位置は無作為であるため、不均一に結晶核が分布する。そして、互いの結晶粒がぶつかり合ったところで結晶成長が終了するため、結晶粒の位置と大きさは、ランダムなものとなる。
パルス発振と連続発振とに大別されるレーザーアニール法を用いて作製される結晶性半導体膜は、一般的に複数の結晶粒が集合して形成される。その結晶粒の位置と大きさはランダムなものであり、結晶粒の位置や大きさを指定して結晶性半導体膜を形成する事は難しい。そのため前記結晶性半導体膜を島状にパターニングすることで形成された活性層中には、結晶粒の界面（粒界）が存在することがある。
前述の平面型表示装置などは、ガラス基板上に半導体膜を形成してＴＦＴを作り込むものであるが、ＴＦＴは任意に形成される結晶粒界と無関係に配置せしめられるものであった。つまり、ＴＦＴのチャネル形成領域の結晶性を厳密な意味で制御することができず、任意に介在する結晶粒界や結晶欠陥により特性が低下し、且つ個々の素子特性がばらつく要因となっていた。
ＴＦＴの特性に重大な影響を及ぼすチャネル形成領域を、粒界の影響を排除して単一の結晶粒で形成することが理想的であるが、粒界の存在しない結晶性半導体膜をレーザーアニール法で形成するのは殆ど不可能であった。そのためレーザーアニール法を用いて結晶化された結晶質珪素膜を活性層とするＴＦＴで、単結晶シリコン基板に作製されるＭＯＳトランジスタの特性と同等なものは、今日まで得られていない。
そのため、欠陥や結晶粒界又は結晶亜粒界が少なく、且つ、配向の揃った高品質の結晶性半導体膜を絶縁表面上に形成するためには、帯域溶融法などとして知られているように絶縁基板上の半導体膜を高温に加熱して溶融状態としてから再結晶化する方法が主流であった。
しかし帯域溶融法の１つである公知のグラフォエピタキシー技術を用いて、歪み点が比較的低いガラス基板上に単結晶半導体膜を形成することは出来なかった。
いずれにしても、結晶化によって起こる半導体の体積収縮、下地との熱応力や格子不整合などによる欠陥、結晶粒界又は亜粒界の存在しない結晶性半導体膜を形成することは出来なかった。よって、張り合わせＳＯＩ(Silicon on Insulator)を省いては、絶縁表面上に形成され、結晶化又は再結晶化された結晶性半導体膜をもって、単結晶基板に形成されるＭＯＳトランジスタと同等の品質を得ることはできなかった。
本発明は上記問題点に鑑みなされたものであり、絶縁表面上に、少なくともチャネル長方向と交差する結晶粒界又は結晶亜粒界が可能な限り存在しない結晶性半導体膜を形成し、高速で電流駆動能力が高く、且つ複数の素子間においてばらつきの小さい半導体素子又は半導体素子群により構成される半導体装置を提供することを目的とする。また、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぎ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる半導体装置の作製方法及び該作製方法を用いて作製された半導体装置の提供を課題とする。
本発明者らは、凹凸を有する絶縁膜上に半導体膜を形成し、該半導体膜にレーザー光を照射すると、結晶化された半導体膜の、絶縁膜の凸部上に位置する部分において選択的に粒界が形成されることを見出した。
図４７に、凹凸を有する絶縁膜上に形成された２００ｎｍの非晶質半導体膜に、連続発振のレーザー光を走査速度が５ｃｍ／ｓｅｃとなるように照射したときの、レーザー光の走査方向と垂直な方向におけるＴＥＭの断面像を示す。図４７（Ａ）において、６００１及び６００２は絶縁膜に形成された凸部である。そして結晶化された半導体膜６００４は、凸部６００１、６００２の上部において粒界６００３を有している。
図４７（Ｂ）に、図４７（Ａ）に示したＴＥＭの断面像を模式的に図示する。
図４７（Ｂ）に示すとおり、凸部６００１、６００２の上部において粒界６００３が形成されている。本発明者らは、これはレーザー光の照射により一次的に半導体膜が溶融することで、絶縁膜の上部に位置していた半導体膜が凹部の底部方向に向かって体積移動し、そのため凸部の上に位置する半導体膜が薄くなり、応力に耐えられなくて粒界が生じたのではないかと考えた。そして、このように結晶化された半導体膜は、凸部の上部において粒界が選択的に形成される一方、凹部（点線で示す領域）６００１、６００２に位置する部分には粒界が形成されにくい。なお凹部は、凸部が形成されていない窪んだ領域を指す。
そこで本発明者らは、意図的に該半導体膜に応力が集中的にかかる部分を形成することで、粒界が形成される位置を選択的に定めることができるのではないかと考えた。本発明では、基板上に凹凸を設けた絶縁膜を形成し、該絶縁膜上に半導体膜を形成することで、レーザー光による結晶化の際に、該半導体膜に応力が集中的にかかる部分を選択的に形成する。具体的には、該半導体膜に凹凸を設ける。そして、該半導体膜に形成された凹凸の長手方向に沿って、連続発振のレーザー光を照射する。なおこのとき、連続発振のレーザー光を用いるのが最も好ましいが、パルス発振のレーザー光を用いても良い。なおレーザー光の走査方向に対して垂直な方向における凸部の断面は、矩形、三角形または台形であっても良い。
上記構成により、レーザー光の照射による結晶化の際、半導体膜の凸部上において粒界が選択的に形成される。そして絶縁膜の凹部上に位置する半導体膜は比較的粒界が形成されにくい、絶縁膜の凹部上に位置する半導体膜は結晶性が優れているが、必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても絶縁膜の凸部上に位置する半導体膜に比較すると、その結晶粒は大きく、結晶性が比較的優れたものと言える。よって、絶縁膜の形状を設計した段階で、半導体膜の粒界の形成される位置をある程度予測することができる。つまり本発明では粒界が形成される位置を選択的に定めることができるので、活性層、より望ましくはチャネル形成領域に粒界がなるべく含まれないように、活性層をレイアウトすることが可能になる。
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。なお、どこまでを凸部または凹部のエッジ近傍としてパターニングで除去するかは、設計者が適宜定めることができる。
なお、レーザー光のレーザービームのエッジの近傍は、中央付近に比べて一般的にエネルギー密度が低く、半導体膜の結晶性も劣る場合が多い。そのためレーザー光を走査する際に、後にＴＦＴのチャネル形成領域となる部分と、その軌跡のエッジとが重ならないようにするのが望ましい。
そこで本発明では、まず設計の段階で得られた、基板上面から見た絶縁膜または半導体膜の形状のデータ（パターン情報）を記憶手段に記憶する。そしてそのパターン情報と、レーザー光のレーザービームの走査方向と垂直な方向における幅とから、少なくともＴＦＴのチャネル形成領域となる部分と、レーザー光の軌跡のエッジとが重ならないように、レーザー光の走査経路を決定する。そして、マーカーを基準として基板の位置を合わせ、決定された走査経路にしたがってレーザー光を基板上の半導体膜に対して照射する。
上記構成により、基板全体にレーザー光を照射するのではなく、少なくとも必要不可欠な部分にのみレーザー光を走査するようにすることができる。よって、不必要な部分にレーザー光を照射するための時間を省くことができ、よって、レーザー光照射にかかる時間を短縮化することができ、なおかつ基板の処理速度を向上させることができる。また不必要な部分にレーザー光を照射し、基板にダメージが与えられるのを防ぐことができる。
なお、マーカーは、基板を直接レーザー光等によりエッチングすることで形成しても良いし、凹凸を有する絶縁膜を形成する際に、同時に絶縁膜の一部にマーカーを形成するようにしても良い。また、実際に形成された絶縁膜または半導体膜の形状をＣＣＤ等の撮像素子を用いて読み取り、データとして第１の記憶手段に記憶し、第２の記憶手段に設計の段階で得られた絶縁膜または半導体膜のパターン情報を記憶し、第１の記憶手段に記憶されているデータと、第２の記憶手段に記憶されているパターン情報とを照合することで、基板の位置合わせを行うようにしても良い。
絶縁膜の一部にマーカーを形成したり、絶縁膜または半導体膜の形状をマーカーとして用いることで、マーカー用のマスクを１枚減らすことができ、なおかつ基板にレーザー光で形成するよりもよりも、正確な位置にマーカーを形成することができ、位置合わせの精度を向上させることができる。
なお、レーザー光のエネルギー密度は、一般的には完全に均一ではなく、レーザービーム内の位置によりその高さが変わる。本発明では、最低限チャネル形成領域となる部分、より好ましくは凹部の平らな面全体または凸部の平らな面全体に、一定のエネルギー密度のレーザー光を照射することが必要である。よって本発明では、レーザー光の走査により、均一なエネルギー密度を有する領域が、最低限チャネル形成領域となる部分、より好ましくは凹部の平らな面全体または凸部の平らな面全体と完全に重なるような、エネルギー密度の分布を有するレーザービームを用いることが必要である。上記エネルギー密度の条件を満たすためには、レーザービームの形状を、矩形または線形等にすることが望ましいと考えられる。
さらにスリットを介し、レーザービームのうちエネルギー密度の低い部分を遮蔽するようにしても良い。スリットを用いることで、比較的均一なエネルギー密度のレーザー光を凹部の平らな面全体または凸部の平らな面全体に照射することができ、結晶化を均一に行うことができる。またスリットを設けることで、絶縁膜または半導体膜のパターン情報によって部分的にレーザービームの幅を変えることができ、チャネル形成領域、さらにはＴＦＴの活性層のレイアウトにおける制約を小さくすることができる。なおレーザービームの幅とは、走査方向と垂直な方向におけるレーザービームの長さを意味する。
また複数のレーザー発振装置から発振されたレーザー光を合成することで得られた１つのレーザービームを、レーザー結晶化に用いても良い。上記構成により、各レーザー光のエネルギー密度の弱い部分を補い合うことができる。
また半導体膜を成膜した後、大気に曝さないように（例えば希ガス、窒素、酸素等の特定されたガス雰囲気または減圧雰囲気にする）レーザー光の照射を行い、半導体膜を結晶化させても良い。上記構成により、クリーンルーム内における分子レベルでの汚染物質、例えば空気の清浄度を高めるためのフィルター内に含まれるボロン等が、レーザー光による結晶化の際に半導体膜に混入するのを防ぐことができる。
また上記問題点を解決するために本発明は、絶縁表面を有する基板上に開口部が設けられた絶縁膜を形成し、絶縁膜上及び開口部にかけて非晶質半導体膜又は結晶粒界が任意に存在する多結晶構造の半導体膜（非単結晶半導体膜）を形成し、その後絶縁膜の開口部に溶融した半導体を流し込むように当該半導体膜を溶融して結晶化又は再結晶化させて結晶性半導体膜を形成する。言い換えると、非単結晶半導体膜を形成し、非単結晶半導体膜を溶融して結晶化又は再結晶化することにより、その開口部を充填する形態で結晶性半導体膜を形成する。そして、絶縁膜上に残存する結晶性半導体膜を除去した後、少なくともチャネル形成領域を形成する部位において当該絶縁膜を除去して該結晶性半導体膜の側面部を露出させ、該結晶性半導体膜の側面部及び上面部に接するゲート絶縁膜とゲート電極を形成することを特徴とするものである。
開口部は絶縁基板の表面を直接エッチング処理して形成しても良いし、酸化珪素、窒化珪素、又は酸化窒化珪素膜等を用い、それをエッチング処理して開口部を形成しても良い。開口部はＴＦＴのチャネル形成領域を含む島状の半導体膜の配置に合わせて形成し、少なくともチャネル形成領域に合致するように形成されていることが望ましい。また、開口部はチャネル長方向に延在して設けられている。開口部の幅（チャネル形成領域とする場合におけるチャネル幅方向）が０．０１μm以上２μm以下、好ましくは０．１〜１μmで形成し、その深さは、０．０１μm以上３μm以下、好ましくは０．１μm以上２μm以下で形成する。
最初の段階において絶縁膜上及び開口部にかけて形成する半導体膜はプラズマＣＶＤ法、スパッタリング法、減圧ＣＶＤ法で形成される非晶質半導体膜又は多結晶半導体膜、或いは、固相成長により形成された多結晶半導体膜などが適用される。尚、本発明でいう非晶質半導体膜とは、狭義の意味で完全な非晶質構造を有するものだけではなく、微細な結晶粒子が含まれた状態、又はいわゆる微結晶半導体膜、局所的に結晶構造を含む半導体膜を含む。代表的には非晶質シリコン膜が適用され、その他に非晶質シリコンゲルマニウム膜、非晶質シリコンカーバイト膜などを適用することもできる。また、多結晶半導体膜は、これら非晶質半導体膜を公知の方法で結晶化させたものである。
結晶性半導体膜を溶融して結晶化させる手段としては、気体レーザー発振装置、固体レーザー発振装置を光源とするパルス発振又は連続発振レーザー光を適用する。照射するレーザー光は光学系にて線状に集光されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持っていても良く、光源として用いるレーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。或いは、Ｎｄ、Ｔｍ、Ｈｏをドープしたロッドを用いた固体レーザー発振装置であり、特にＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）等の結晶が使用される。スラブレーザーでは、この板状のレーザー媒質の中を、全反射を繰り返しながらジグザグ光路で進む。
また、それに準ずる強光を照射しても良い。例えば、ハロゲンランプ、キセノンランプ、高圧水銀灯、メタルハライドランプ、エキシマランプから放射される光を反射鏡やレンズ等により集光したエネルギー密度の高い光であっても良い。
線状に集光され長手方向に拡張されたレーザー光又は強光は非単結晶半導体膜に照射し、且つレーザー光の照射位置と非単結晶半導体膜が形成された基板とを相対的に動かして、レーザー光が一部又は全面を走査することにより非単結晶半導体膜を溶融させ、その状態を経て結晶化又は再結晶化を行う。レーザー光の走査方向は、開口部の長手方向又はトランジスタのチャネル長方向に沿って行う。
これによりレーザー光の走査方向に沿って結晶が成長し、結晶粒界又は結晶亜粒界がチャネル長方向と交差することを防ぐことができる。また、このとき、レーザー光又は強光の照射は被処理体の形成された基板を加熱しながら行ってもよい。
上記の如く作製される本発明の半導体装置は、絶縁表面上に形成され、一対の一導電型不純物領域の間に連接して、複数の結晶方位を有し、結晶粒界が形成されることなく、チャネル長方向と平行な方向に延在する複数の結晶粒が集合した結晶性半導体膜が備えられている。
また他の構成は、絶縁表面上に形成され、一対の一導電型不純物領域の間に連接して複数の結晶方位を有し、結晶粒界が形成されることなくチャネル長方向と平行な方向に延在する複数の結晶粒が集合した結晶性半導体膜と、当該結晶性半導体膜と絶縁層を介して重畳する導電層によりチャネル形成領域が形成される構成を有し、当該結晶性半導体膜はチャネル形成領域における当該結晶性半導体膜はチャネル幅方向が０．０１μm以上２μm以下、好ましくは０．１〜１μmであり、厚さが０．０１μm以上３μm以下、好ましくは０．１μm以上２μm以下であることを特徴としている。チャネル形成領域の特徴的な一形態は、当該結晶性半導体膜の側面部及び上面部を被覆するゲート絶縁膜を介して重畳するゲート電極により、当該結晶性半導体膜の側面部及び上面部にチャネル形成領域が形成される構成である。
開口部の深さを半導体膜の厚さと同程度かそれ以上とすることにより、レーザー光又は強光の照射により溶融した半導体が表面張力により開口部（即ち凹部）
に凝集して固化する。その結果、凸部にある半導体膜の厚さは薄くなり、そこに応力歪みを集中させることができる。また開口部の側面は結晶方位をある程度規定する効力を持つ。開口部の側面の角度は基板表面に対して５〜１２０度、好ましくは８０〜１００度で形成する。レーザー光をチャネル長方向と平行な方向に走査することにより、その方向に延在する開口部に沿って、特定の結晶方位を優先的に配向させることができる。
半導体膜を溶融状態として、表面張力により絶縁表面上に形成した開口部に凝集させ、開口部の底部と側面部の概略交点から結晶成長させることにより結晶化に伴い発生する歪みを開口部以外の領域に集中させることができる。即ち、開口部に充填されるように形成した結晶性半導体膜は歪みから開放することができる。そして、絶縁膜上に残存し、結晶粒界、結晶欠陥を含む結晶性半導体膜はエッチングにより除去してしまう。
上記本発明によって、トランジスタ等の半導体素子、特にＴＦＴのチャネル形成領域の場所を指定して、結晶粒界が存在しない結晶性半導体膜を形成することが可能となる。これにより不用意に介在する結晶粒界や結晶欠陥により特性がばらつく要因を無くすことができ、特性ばらつきの小さいＴＦＴ又はＴＦＴ素子群を形成することができる。
また、当該結晶性半導体膜の側面部と上面部に重畳してゲート絶縁膜及びゲート電極を形成することにより、チャネル形成領域の面積が拡大し、オン電流を増加することができる。さらに、三方からゲート電圧を印加することにより、ゲート絶縁膜に注入されるキャリア、特にホットキャリアを少なくすることができ、トランジスタの信頼性を向上させることもできる。
また本発明は、絶縁表面を有する基板上に開口部が形成された絶縁膜が設けられ、基板上に形成された結晶性半導体膜は前記開口部を充填する領域を有し、当該充填領域にチャネル形成領域が備えられていることを特徴としている。
また他の構成は、絶縁表面を有する基板上にチャネル長方向に延在する開口部が形成された絶縁膜が設けられ、基板上に形成された結晶性半導体膜は前記開口部を充填する領域を有し、当該充填領域にチャネル形成領域が備えられていて、開口部は前記結晶性半導体膜と同じかそれ以上の深さを有していることを特徴としている。
また他の構成は、絶縁表面に形成された矩形又は帯状に延在する開口部に結晶性半導体が設けられていて、結晶性半導体とゲート電極とがゲート絶縁膜を介して重畳していることを特徴としている。
また他の構成は、絶縁表面に形成されたチャネル長方向に延在する開口部に結晶性半導体が設けられていて、結晶性半導体とゲート電極とがゲート絶縁膜を介して重畳していることを特徴としている。
半導体膜がレーザー光又は強光の照射により溶融した後、固化を開始するのは開口部の底面と側面とが交わる領域からであり、ここから結晶成長が始まる。例えば、図４５に示すように絶縁膜（１）と絶縁膜（２）により段差形状が形成された系においてＡ〜Ｄ点における熱解析シミュレーションを行った結果、図４６のような特性が得られている。熱の逃げる場所として直下の絶縁膜（２）と側面に存在する絶縁膜（１）の両方があるため、Ｂ点が最も早く温度が下がることになる。以降、Ａ点、Ｃ点、Ｄ点の順である。このシミュレーション結果は側壁の角度が４５度の場合であるが、９０度の場合にも定性的には同様な現象が考えられる。
即ち、半導体膜を一旦溶融状態とし、表面張力により絶縁表面上に形成した開口部に凝集させ、開口部の底部と側壁の概略交点から結晶成長させることにより結晶化に伴い発生する歪みを開口部以外の領域に集中させることができる。即ち、開口部に充填されるように形成した結晶性半導体膜においては歪みから開放することができる。
なお、従来のグラフォエピタキシー（graphoepitaxy）と呼ばれる半導体膜の結晶化技術は、人為的に作られた非晶質基板表面のレリーフ格子（surface relief grating）の誘導によって半導体膜のエピ成長を試みるものであった。このグラフォエピタキシーに関する技術は、上記非特許文献２等に記載されている。上記論文等には、グラフォエピタキシーの技術とは、絶縁膜の表面に段差を設け、該絶縁膜上に形成された半導体膜に加熱又はレーザー光の照射等の処理を施すことで、該半導体膜の結晶をエピタキシャル成長させることが開示されている。しかし、エピタキシャル成長に必要な温度は、少なくとも７００℃程度は必要であり、ガラス基板上においてエピタキシャル成長を行おうとすると、絶縁膜の凹部または凸部のエッジ近傍において半導体膜に粒界が形成されてしまう。本発明では、アイランドのマスクをレイアウトして、該アイランドとなる部分における結晶性を高められるように、絶縁膜の凹部または凸部の形状及びエッジの位置を、アイランドのレイアウトに合わせて設計する。具体的には凹部または凸部のエッジ及び凹部または凸部のエッジ間の中央付近と、アイランドとが重ならないように、凹部または凸部の形状、サイズ等を定める。そしてアイランドのレイアウトに合わせてパターンが設計された絶縁膜を用い、アイランドが形成される部分に粒界が形成されるのを防ぐ。そして、パターニングによりその結晶性の比較的優れているアイランドを形成する。よって本発明において開示する技術は、従来のグラフォエピタキシーと、段差を設けた絶縁膜上に半導体膜を形成し、該段差を用いて半導体膜を結晶化させる点では一致しているが、従来のグラフォエピタキシーには段差を用いて粒界がアイランドに入るのを防ぐという概念は含まれておらず、本発明とは似て非なるものである。
以上説明したように、半導体膜を溶融状態にして表面張力により絶縁表面上に形成した開口部に凝集させ、開口部の底部と側面部の概略交点から結晶成長させることにより、結晶化に伴い発生する歪みを開口部以外の領域に集中させることができる。この開口部以外の領域にある結晶性半導体膜をエッチング除去することにより、結晶性の良い領域を選択的に取り出すことができる。また、絶縁表面上に形成した開口部に半導体を充填するように溶融結晶化させることにより、結晶化に伴い発生する歪みを開口部以外の領域に集中させることができ、開口部に充填されるように形成した結晶性半導体膜においては歪みから開放することができるとも言える。
即ち、非晶質半導体膜に連続発振レーザー光を照射する結晶化において、下地絶縁膜に開口部を設け、溶融結晶化の過程において当該開口部に半導体を充填するように形成することにより、結晶化に伴う歪みや結晶粒界又は結晶亜粒界を開口部以外の領域に集中させることができる。
そして、トランジスタ等の半導体素子、特にＴＦＴのチャネル形成領域の場所を指定して、結晶粒界が存在しない結晶性半導体膜を形成することができる。これにより不用意に介在する結晶粒界や結晶欠陥により特性がばらつく要因を無くすことができ、特性ばらつきの小さいＴＦＴ又はＴＦＴ素子群を形成することができる。また、開口部の結晶性半導体膜にチャネル形成領域が配設されるようにＴＦＴを形成することにより、高速で電流駆動能力を向上させることが可能となり、素子の信頼性を向上させることも可能となる。
さらに、当該結晶性半導体膜の側面部と上面部に重畳してゲート絶縁膜及びゲート電極を形成することにより、チャネル形成領域の面積が拡大し、オン電流を増加することができる。さらに、三方からゲート電圧を印加することにより、ゲート絶縁膜に注入されるキャリア、特にホットキャリアを少なくすることができ、トランジスタの信頼性を向上させることもできる。
また本発明では、下地膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。なお、どこまでを凸部または凹部のエッジ近傍としてパターニングで除去するかは、設計者が適宜定めることができる。
また、ＴＦＴの複数のチャネル形成領域が互いに分離していることで、チャネル形成領域のうち、ゲート絶縁膜を間に挟んでゲート電極と重なっている領域を広く取ることができるので、チャネル幅を長くすることができる。チャネル幅を長くすることでオン電流を確保しつつ、ＴＦＴを駆動させることで発生した熱を効率的に放熱することができる。
本発明における結晶化方法を説明する図。 結晶化における開口部の形状と結晶性半導体膜の形態との関係の詳細を説明する縦断面図。 本発明における結晶化方法を説明する図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの構造を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの構造を説明する上面図及び縦断面図。 本発明に適用するレーザー照射装置の一態様を示す配置図。 本発明における線状に集光されたレーザー光とその走査方向を説明する図。 本発明を用いて作製される半導体装置の外観図の一例。 図１６で示す半導体装置の画素部の作製工程を説明する上面図。 図１６で示す半導体装置の画素部の作製工程を説明する上面図。 図１６で示す半導体装置の画素部の作製工程を説明する上面図。 図１６で示す半導体装置の画素部の作製工程を説明する上面図。 図１６で示す半導体装置の画素部の構造を説明する上面図。 本発明により作製されるＴＦＴの作製工程を説明する縦断面図。 本発明により作製されるＴＦＴのチャネル形成領域の詳細を説明する縦断面図。 図２１に対応する画素部の構造を説明する縦断面図。 １７０nmの段差を設け、０．５μmの凸部の幅と間隔を設けた下地絶縁膜上に１５０nmの非晶質珪素膜を形成して結晶化したときの表面状態を表す走査電子顕微鏡（ＳＥＭ）写真（セコエッチ後）。 １７０nmの段差を設け、１．８μmの凸部の幅と間隔を設けた下地絶縁膜上に１５０nmの非晶質珪素膜を形成して結晶化したときの表面状態を表す走査電子顕微鏡（ＳＥＭ）写真（セコエッチ後）。 凹部に形成された結晶の配向を示すＥＢＳＰマッピングデータ。 半導体装置の一例を示す図。 プロジェクターの一例を示す図。 本発明における結晶化方法を説明する図。 本発明における結晶化方法を説明する斜視図。 本発明における結晶化方法を説明する斜視図。 本発明における結晶化方法を説明する斜視図。 本発明における結晶化方法を説明する斜視図。 本発明に適用するレーザー照射装置の一態様を示す配置図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの作製工程を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの一例を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの一例を説明する上面図及び縦断面図。 本発明により作製されるＴＦＴの一例を説明する上面図及び縦断面図。 本発明を用いて作製される表示パネルの画素部の構造を説明する上面図。 熱解析のシミュレーションに用いた構造を示す断面図。 熱解析のシミュレーションの結果を示すグラフ。 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させた後のＴＥＭの断面像と、その模式図。 本発明の半導体膜の結晶化の流れを示す図。 本発明のＴＦＴの作製工程を示す図。 本発明のＴＦＴの作製工程を示す図。 本発明のＴＦＴの作製工程を示す図。 本発明のＴＦＴの作製工程を示す図。 本発明のＴＦＴの作製工程を示す図。 本発明のＴＦＴの作製工程を示す図。 本発明のＴＦＴの断面図。 本発明のＴＦＴの断面図。 本発明のＴＦＴの作製工程を示す図。 本発明のＴＦＴの作製工程を示す図。 下地膜のエッチング後におけるアイランドと下地膜の形状を示す図。 下地膜上に形成された複数のＴＦＴの上面図。 触媒元素を用いた本発明の半導体膜の結晶化の流れを示す図。 凸部を有する下地膜の作製方法を示す図。 凸部を有する下地膜の作製方法を示す図。 レーザー照射装置の図。 レーザー照射装置の図。 レーザービームのエネルギー密度の分布を示す図。 レーザービームのエネルギー密度の分布を示す図。 レーザービームのエネルギー密度の分布を示す図。 光学系の図。 重ね合わせたレーザービームの中心軸方向におけるエネルギー密度の分布を示す図。 レーザービームの中心間の距離とエネルギー差の関係を示す図。 レーザービームの中心軸方向における出力エネルギーの分布を示す図。 本発明の半導体装置の一例である発光装置の構造を示す図。 本発明の半導体装置の一例である発光装置の画素の構造を示す図。 本発明の半導体装置を用いた電子機器の図。 スタック構造を有するＴＦＴの断面図及びそれを用いた半導体装置の構成の一例。
（実施の形態１）
以下、図面を参照して本発明の実施の態様について説明する。図１は本発明の結晶性半導体膜を形成する工程を説明する縦断面図である。
図１（Ａ）において、窒化珪素、窒素含有量が酸素含有量よりも大きな酸化窒化珪素、窒化アルミニウム、又は酸化窒化アルミニウムで形成される第１絶縁膜２０１は３０〜３００nmの厚さで形成する。その上に酸化珪素又は酸化窒化珪素で１０〜３０００nm、好ましくは１００〜２０００nmの厚さで所定の形状で開口部が形成された第２絶縁膜２０２を形成する。所定の形状とは矩形、円形、多角形、帯状、又は作製するＴＦＴの島状の半導体膜（活性層）の形状に合致する形状としても良い。酸化珪素はオルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合しプラズマＣＶＤ法で形成することができる。
酸化窒化珪素膜はＳｉＨ4、Ｎ2Ｏ又はＳｉＨ4、ＮＨ3、Ｎ2Ｏを原料として用いプラズマＣＶＤ法で形成することができる。
第１絶縁膜２０１と第２絶縁膜２０２の選択的な加工は、緩衝フッ酸を用いたエッチング、又はＣＨＦ3やＣＦ4を用いたドライエッチングにより行う。いずれにしても、エッチング加工における選択比を確保するために、第２絶縁膜のエッチング速度が第１絶縁膜のそれより相対的に早くなるように材料及び成膜条件を適宜調整することが望ましい。そして、第２絶縁膜で形成される開口部の側面部の角度は５〜１２０度、好ましくは８０〜１００度の範囲で適宜設定すれば良い。
基板として用いる部材は市販の無アルカリガラス基板、石英基板、サファイア基板、単結晶又は多結晶半導体基板の表面を絶縁膜で被覆した基板、金属基板の表面を絶縁膜で被覆した基板を適用することが可能である。
エッチング後に残存する第２絶縁膜２０２の幅Ｗ１に限定はなく０．１〜１０μm程度で形成する。また、第２絶縁膜２０２に形成する開口部の幅Ｗ２は０．０１〜２μm（好ましくは０．１〜１μm）であり、第２絶縁膜の厚さｄは０．０１〜３μm（好ましくは０．１〜２μm）で形成する。また、開口部の長さ（紙面と垂直な方向）は特に限定されず、直線的又は曲部をもって形成されていても良く、例えばＴＦＴのチャネル形成領域を形成することができる程度の長さがあれば良い。
図１（Ｂ）で示すように、この第１絶縁膜２０１と第２絶縁膜２０２から成る表面上および開口部を覆う非晶質半導体膜２０４を０．０１〜３μm（好ましくは０．１〜１μm）、即ち第２絶縁膜２０２で形成される開口部の深さと同程度かそれ以上の厚さで形成することが望ましい。非晶質半導体膜は、珪素、珪素とゲルマニウムの化合物又は合金、珪素と炭素の化合物又は合金を適用することができる。非晶質半導体膜は図示するように、下地の絶縁膜上及び開口部にかけて形成され、下地の凹凸形状を反映して堆積する。また、第１絶縁膜及び第２絶縁膜の表面に付着した硼素などの化学汚染の影響を排除し、しかも窒化珪素と非晶質半導体膜が直接に接しないように、非晶質半導体膜の下層側に第３絶縁膜２０３として酸化窒化珪素膜を同一の成膜装置内で大気に触れさせることなく連続的に成膜すると良い。
そして、この非晶質半導体膜２０４を瞬間的に溶融させ結晶化させる。この結晶化はレーザー光又はランプ光源からの放射光を光学系にて半導体膜が溶融する程度のエネルギー密度に集光して照射する。この工程においては、特に連続発振レーザー発振装置を光源とするレーザー光を適用することが好ましい。適用されるレーザー光は光学系にて線状に集光及び長手方向に拡張されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持たせておくことが望ましい。
レーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）等の結晶が使用される。スラブレーザーでは、この板状のレーザー媒質の中を、全反射を繰り返しながらジグザグ光路で進む。或いは、Ｎｄ、Ｔｍ、Ｈｏをドープしたロッドを用いた固体レーザー発振装置であり、特にＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。そして、図中に矢印で示すように、線状の長手方向に対し交差する方向に走査する。尚、ここでいう線状とは、短手方向の長さに対し、長手方向の長さの比が１対１０以上のものをもって言う。
また、連続発振レーザー光の波長は、非晶質半導体膜の光吸収係数を考慮して４００〜７００nmであることが望ましい。このような波長帯の光は、波長変換素子を用いて基本波の第２高調波、第３高調波を取り出すことで得られる。波長変換素子としてはＡＤＰ（リン酸二水素化アンモニウム）、Ｂａ2ＮａＮｂ5Ｏ15（ニオブ酸バリウムナトリウム）、ＣｄＳｅ（セレンカドミウム）、ＫＤＰ（リン酸二水素カリウム）、ＬｉＮｂＯ3（ニオブ酸リチウム）、Ｓｅ、Ｔｅ、ＬＢＯ、ＢＢＯ、ＫＢ５などが適用される。特にＬＢＯを用いることが望ましい。代表的な一例は、Ｎｄ:ＹＶＯ4レーザー発振装置（基本波１０６４nm）の第２高調波（５３２nm）を用いる。また、レーザーの発振モードはＴＥＭ00モードであるシングルモードを適用する。
最も適した材料として選ばれる珪素の場合、吸収係数が１０3〜１０4cm-1である領域はほぼ可視光域にある。ガラスなど可視光透過率の高い基板と、珪素により３０〜２００nmの厚さをもって形成される非晶質半導体膜を結晶化する場合、波長４００〜７００nmの可視光域の光を照射することで、当該半導体膜を選択的に加熱して、下地絶縁膜にダメージを与えずに結晶化を行うことができる。具体的には、非晶質珪素膜に対し、波長５３２nmの光の侵入長は概略１００nm〜１０００nmであり、膜厚３０nm〜２００nmで形成される非晶質半導体膜２０４の内部まで十分達することができる。即ち、半導体膜の内側から加熱することが可能であり、レーザー光の照射領域における半導体膜のほぼ全体を均一に加熱することができる。
レーザー光の照射により瞬間的に溶融した半導体は、表面張力が働いて開口部（凹部）に集まる。それにより固化して形成される結晶性半導体膜２０５は、図１（Ｃ）で示すように表面がほぼ平坦になる。結晶の成長端や結晶粒界は第２絶縁膜上（凸部上）に形成される（図１（Ｃ）で示す領域２２０）。
その後、好ましくは図１（Ｄ）に示すように５００〜６００℃の加熱処理を行い、結晶性半導体膜に蓄積された歪みを除去すると良い。この歪みは、結晶化によって起こる半導体の体積収縮、下地との熱応力や格子不整合などにより発生するものである。この加熱処理は、例えば、ガス加熱方式の瞬間熱アニール（ＲＴＡ）法を用いて１〜１０分の処理を行えば良い。尚、この工程は本発明において必須な要件ではなく、適宜選択して行えば良いものである。
図１（Ｅ）で示すように、結晶性半導体膜２０５の表面をエッチングして開口部（凹部）に埋め込まれている結晶性半導体膜２０６を選択的に抽出する。これは、第２絶縁膜２０２上に残存し結晶粒界、結晶欠陥を含む結晶性半導体膜を除去し、開口部（凹部）にある良質な結晶のみを残すことを目的としている。結晶性半導体膜２０６は、複数の結晶方位を有し、結晶粒界が形成されていないという特徴を有している。
そして、特に開口部（凹部）を充填する結晶性半導体を使ってチャネル形成領域が位置せしめるようにゲート絶縁膜及びゲート電極を形成するとＴＦＴを完成させることができる。この時、ＴＦＴのチャネル長方向と平行な方向に開口部を形成し、且つレーザー光をその方向に走査することにより、結晶成長をその方向に行うことができ、特定の結晶方位を優先的に結晶成長させることができる。
図２は本発明者による実験結果から得られた結晶化の知見を概念図として示すものである。図２（Ａ）〜（Ｅ）は第１絶縁膜及び第２絶縁膜により形成される開口部（凹部）の深さ及び間隔と結晶成長の関係を模式的に説明している。
尚、図２で示す長さに関する符号に関し、ｔ01：第２絶縁膜２０２上（凸部）
の非晶質半導体膜２０４の厚さ、ｔ02：開口部（凹部）の非晶質半導体膜２０４の厚さ、ｔ11：第２絶縁膜２０２上（凸部）の結晶性半導体膜２０５の厚さ、ｔ12：開口部（凹部）の結晶性半導体膜２０５の厚さ、ｄ：第２絶縁膜２０２の厚さ（開口部の深さ）、Ｗ1：第２絶縁膜２０２の幅、Ｗ2：開口部の幅である。
図２（Ａ）は、ｄ＜ｔ02、Ｗ1,Ｗ2が１μmと同程度かそれより小さい場合であり、開口部の溝の深さが非晶質半導体膜２０４よりも小さい場合には、溶融結晶化の過程を経ても開口部が浅いので結晶性半導体膜２０５の表面が十分平坦化されることはない。即ち、結晶性半導体膜２０５の下地の凹凸形状が概略保存されたまま残ってしまう。
図２（Ｂ）は、ｄ≧ｔ02、Ｗ1,Ｗ2が１μmと同程度かそれより小さい場合であり、開口部の溝の深さが非晶質半導体膜２０４とほぼ等しいかそれより大きい場合には、表面張力が働いて開口部（凹部）に集まる。それにより固化した状態では、図２（Ｂ）で示すように表面がほぼ平坦になる。この場合、ｔ11＜ｔ12となり、第２絶縁膜２０２上の膜厚が薄い部分２２０に応力が集中しここに歪みが蓄積され、結晶粒界が形成されることになる。
図２５で示す走査電子顕微鏡（ＳＥＭ）写真はその一例を示し、１７０nmの段差を設け、０．５μmの凸部の幅と間隔を設けた下地絶縁膜上に１５０nmの非晶質珪素膜を形成して結晶化した結果を示している。結晶性半導体膜の表面は結晶粒界を顕在化させるためにセコ液でエッチングしてある。尚、ＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて調合した薬液である。この写真から明らかなように、結晶粒界は、段差形状の凸部に集中していることが分かる。
図２７は開口部（凹部）に形成される結晶性半導体膜の配向性を反射電子回折パターン（ＥＢＳＰ：Electron BackScatter diffraction Pattern）により求めた結果を示している。ＥＢＳＰは走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscopy）に専用の検出器を設け、電子ビームを結晶面に照射してその菊池線からの結晶方位同定をコンピューターで画像認識させることによって、そのミクロな結晶性を表面配向のみならず、結晶の全方向に関して測定するものである（以下、この手法を便宜上ＥＢＳＰ法と呼ぶ）。
図２７のデータは、開口部（凹部）においては線状に集光されたレーザー光の走査方向と平行な方向に結晶が成長していることを示している。
図２（Ｃ）は、ｄ＞＞ｔ02、Ｗ1,Ｗ2が１μmと同程度かそれより小さい場合であり、この場合は結晶性半導体膜２０５が開口部を充填するように形成され、第２絶縁膜２０２上には殆ど残存しないようにすることも可能である。
図２（Ｄ）は、ｄ≧ｔ02、Ｗ1,Ｗ2が１μm同程度か若干大きい場合であり、開口部の幅が広がると結晶性半導体膜２０５が開口部を充填し、平坦化の効果はあるが、開口部の中央付近には結晶粒界や結晶亜粒界が発生する。また、第２絶縁膜上にも同様に応力が集中しここに歪みが蓄積され、結晶粒界が形成される。これは、間隔が広がることで応力緩和の効果が低減するためであると推察される。
図２（Ｅ）は、ｄ≧ｔ02、Ｗ1,Ｗ2が１μmよりも大きい場合であり、図２（Ｄ）の状態がさらに顕在化してくる。
図２６で示す走査電子顕微鏡（ＳＥＭ）写真はその一例を示し、１７０nmの段差を設け、１．８μmの凸部の幅と間隔を設けた下地絶縁膜上に１５０nmの非晶質珪素膜を形成して結晶化した結果を示している。結晶性半導体膜の表面は結晶粒界を顕在化させるためにセコ液でエッチングしてある。図２５との比較において明らかなように、結晶粒界は、段差形状の凸部のもでなく、開口部（凹部）にも広がっていることが分かる。従ってこのような構造では、結晶粒界のない結晶性半導体膜を選択的に取り出すことはできない。
以上、図２を用いて説明したように、半導体素子を形成する場合、特にトランジスタにおけるチャネル形成領域をこのような半導体膜で形成する場合には、図２（Ｂ）の形態が最も適していると考えられる。また、ここでは結晶性半導体膜を形成する下地の凹凸形状は、第１絶縁膜２０１と第２絶縁膜２０２で形成する一例を示したが、ここで示す形態に限定されず同様な形状を有するものであれば代替することができる。例えば、石英基板の表面をエッチング処理して直接開口部を形成し、凹凸形状を設けても良い。
図１４は、結晶化に際し適用することのできるレーザー照射装置の構成の一例を示す。図１４はレーザー発振装置４０１ａ、４０１ｂ、シャッター４０２、高変換ミラー４０３〜４０６、シリンドリカルレンズ４０７、４０８、スリット４０９、載置台４１１、載置台４１１をＸ方向及びＹ方向に変位させる駆動手段４１２、４１３、当該駆動手段をコントロールする制御手段４１４、予め記憶されたプログラムに基づいてレーザー発振装置４０１ａ、４０１ｂや制御手段４１４に信号を送る情報処理手段４１５等から成っているレーザー照射装置の構成を正面図と側面図により示すものである。
レーザー発振装置は矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。或いは、ＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）
、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）等の結晶が使用される。その他にも、連続発振可能な気体レーザー発振装置、固体レーザー発振装置を適用することもできる。連続発振固体レーザー発振装置としてはＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザー発振装置を適用する。発振波長の基本波はドープする材料によっても異なるが、１μmから２μmの波長で発振する。５W以上のより高い出力を得る為には、ダイオード励起の固体レーザー発振装置をカスケード接続しても良い。
このようなレーザー発振装置から出力される円形状又は矩形状のレーザー光は、シリンドリカルレンズ４０７、４０８により照射面の断面形状において線状に集光される。また、照射面での干渉を防ぐため、高変換ミラーを適宜調節して１０〜８０度の角度を持って斜め方向から入射する構成となっている。シリンドリカルレンズ４０７、４０８は合成石英製とすれば高い透過率が得られ、レンズの表面に施されるコーティングは、レーザー光の波長に対する透過率が９９％以上を実現するために適用される。勿論、照射面の断面形状は線状に限定されず、矩形状、楕円形又は長円形など任意な形状としても構わない。いずれにしても短軸と長軸の比が、１対１０〜１対１００の範囲に含まれるものを指している。また、波長変換素子４１０は基本波に対する高調波を得るために備えられている。
また、載置台４１１を駆動手段４１２、４１３により二軸方向に動かすことにより基板４２０のレーザーアニールを可能としている。一方の方向への移動は基板４２０の一辺の長さよりも長い距離を１〜２００cm/sec、好ましくは５〜７５cm/secの等速度で連続的に移動させることが可能であり、他方へは線状ビームの長手方向と同程度の距離を不連続にステップ移動させることが可能となっている。レーザー発振装置４０１ａ、４０１ｂの発振と、載置台４１１は、マイクロプロセッサを搭載した情報処理手段４１５により同期して作動するようになっている。
載置台４１１は図中で示すＸ方向に直線運動をすることにより、固定された光学系から照射されるレーザー光で基板全面の処理を可能としている。位置検出手段４１６は基板４２０がレーザー光の照射位置にあることを検出して、その信号を情報処理手段４１５に伝送し、情報処理手段４１５によりレーザー光の照射タイミングを同期させている。つまり、基板４２０がレーザー光の照射位置にない時は、シャッター４０２を閉め、レーザー光の照射を止めている。
このような構成のレーザー照射装置により基板４２０に照射されるレーザー光は、図中に示すＸ方向又はＹ方向に相対移動させることにより半導体膜の所望の領域または全面を処理することができる。
以上のように、非晶質半導体膜に連続発振レーザー光を照射する結晶化において、半導体膜の下地側に開口部（又は、それに伴う凹凸形状）を設けることにより、当該開口部以外の領域に結晶化に伴う歪み又は応力を集中させることができ、結晶粒界など結晶性の悪い領域を選択的に形成することが可能となる。即ち、当該開口部に複数の結晶方位を有し、結晶粒界が形成されることなく、成長方向と平行な方向に延在する複数の結晶粒が集合した結晶性半導体膜を残存させることができる。また、活性層とする結晶性半導体にその歪み又は応力がかからないようにすることができるとも言える。このような結晶性半導体膜でチャネル形成領域が配設されるようにＴＦＴを形成することにより、高速で電流駆動能力を向上させることが可能となり、素子の信頼性を向上させることも可能となる。
また図３５に、結晶化に際し適用することのできるレーザー照射装置の構成の別の一例を示す。図３５に示すレーザー照射装置は、図１４に示すレーザー照射装置と光学系のみが異なっている。
図３５はレーザー発振装置５３０１ａ、５３０１ｂ、シャッター５３０２、高変換ミラー５３０３〜５３０６、スリット５３０７、シリンドリカルレンズ５３０８、５３０９、載置台５３１１、載置台５３１１をＸ方向及びＹ方向に変位させる駆動手段５３１２、５３１３、当該駆動手段をコントロールする制御手段５３１４、予め記憶されたプログラムに基づいてレーザー発振装置５３０１ａ、５３０１ｂや制御手段５３１４に信号を送る情報処理手段５３１５等から成っているレーザー照射装置の構成を正面図と側面図により示すものである。
図３５では、シリンドリカルレンズ５３０８、５３０９により照射面の断面形状において線状に集光されるレーザー光が、載置台５３１１上の基板５３２０表面に対し斜めに入射させる。これにより、非点収差などの収差により焦点位置がずれ、照射面またはその近傍において線状の集光面を形成することができる。シリンドリカルレンズ５３０８、５３０９は合成石英製とすれば、高い透過率が得られ、レンズの表面に施されるコーティングは、レーザー光の波長に対する透過率が９９％以上を実現するために適用される。
（実施の形態２）
図３１において示す斜視図は、基板５１０１上に第１絶縁膜５１０２と帯状にパターン形成された第２絶縁膜５１０３〜５１０５が形成された形態を示している。ここでは、第２絶縁膜による帯状のパターンが３本示されているが、勿論その数に限定されることはない。基板は市販の無アルカリガラス基板、石英基板、サファイア基板、単結晶又は多結晶半導体基板の表面を絶縁膜で被覆した基板、金属基板の表面を絶縁膜で被覆した基板を適用することができる。
帯状に形成される第２絶縁膜５１０３〜５１０５の幅Ｗ１は０．１〜１０μm（好ましくは０．５〜１μm）隣接する第２絶縁膜５１０３〜５１０５の間隔Ｗ２は０．１〜５μm（好ましくは０．５〜１μm）であり、第２絶縁膜５１０３〜５１０５の厚さｄはその上に形成する非単結晶半導体膜の厚さと同程度かそれ以上の厚さをもって形成する。また、段差形状は規則的な周期パターンである必要はなく、ＴＦＴのチャネル形成領域を含む島状の半導体領域の配置及び形状に合わせて形成すれば良い。よって、第２絶縁膜５１０３〜５１０５の長さＬも限定はなく、例えばＴＦＴのチャネル形成領域を形成することができる程度の長さがあれば良い。
第１絶縁膜５１０２は、窒化珪素又は酸化窒化珪素を用いて形成する。また、第２絶縁膜５１０３〜５１０５は酸化珪素又は酸化窒化珪素を用いて形成する。
酸化珪素はオルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合しプラズマＣＶＤ法で形成することができる。酸化窒化珪素膜はＳｉＨ4、ＮＨ3、Ｎ2Ｏ又は、ＳｉＨ4、Ｎ2Ｏを原料として用いプラズマＣＶＤ法で形成することができる。
図３１の形態であるように、開口部による凹凸形状を第１絶縁膜５１０２と第２絶縁膜５１０３〜５１０５により形成する場合には、エッチング加工における選択比を確保するために、第２絶縁膜５１０３〜５１０５のエッチング速度が相対的に早くなるように材料及び成膜条件を適宜調整することが望ましい。そして、第２絶縁膜５１０３〜５１０５で形成される開口部の側壁の角度は５〜１２０度、好ましくは８０〜１００度の範囲で適宜設定すれば良い。
図３２で示すように、この第１絶縁膜５１０２と第２絶縁膜５１０３〜５１０５から成る表面上および開口部を覆う非晶質半導体膜５１０６を５０〜２００nmの厚さに形成する。非晶質半導体膜は、珪素、珪素とゲルマニウムの化合物又は合金、珪素と炭素の化合物又は合金を適用することができる。
そして、この非晶質半導体膜５１０６に連続発振レーザー光を照射して結晶化を行う。適用されるレーザー光は光学系にて線状に集光及び拡張されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持っていても良く、光源として用いるレーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。
或いは、Ｎｄ、Ｔｍ、Ｈｏをドープしたロッドを用いた固体レーザー発振装置であり、特にＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。そして、図中に矢印で示すように、線状の長手方向に対し交差する方向に走査する。この時、下地絶縁膜に形成される帯状のパターンの長手方向と平行な方向に走査することが最も望ましい。尚、ここでいう線状とは、短手方向の長さに対し、長手方向の長さの比が１対１０以上のものをもって言う。
スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）等の結晶が使用される。スラブレーザーでは、この板状のレーザー媒質の中を、全反射を繰り返しながらジグザグ光路で進む。
また、連続発振レーザー光の波長は、非晶質半導体膜５１０６の光吸収係数を考慮して４００〜７００nmであることが望ましい。このような波長帯の光は、波長変換素子を用いて基本波の第２高調波、第３高調波を取り出すことで得られる。波長変換素子としてはＡＤＰ（リン酸二水素化アンモニウム）、Ｂａ2ＮａＮｂ5Ｏ15（ニオブ酸バリウムナトリウム）、ＣｄＳｅ（セレンカドミウム）、ＫＤＰ（リン酸二水素カリウム）、ＬｉＮｂＯ3（ニオブ酸リチウム）、Ｓｅ、Ｔｅ、ＬＢＯ、ＢＢＯ、ＫＢ５などが適用される。特にＬＢＯを用いることが望ましい。代表的な一例は、Ｎｄ:ＹＶＯ4レーザー発振装置（基本波１０６４nm）の第２高調波（５３２nm）を用いる。また、レーザーの発振モードはＴＥＭ00モードであるシングルモードを適用する。
最も適した材料として選ばれる珪素の場合、吸収係数が１０3〜１０4cm-1である領域はほぼ可視光域にある。ガラスなど可視光透過率の高い基板と、珪素により３０〜２００nmの厚さをもって形成される非晶質半導体膜５１０６を結晶化する場合、波長４００〜７００nmの可視光域の光を照射することで、当該半導体領域を選択的に加熱して、下地絶縁膜にダメージを与えずに結晶化を行うことができる。具体的には、非晶質珪素膜５１０６に対し、波長５３２nmの光の侵入長は概略１００nm〜１０００nmであり、膜厚３０nm〜２００nmで形成される非晶質半導体膜５１０６の内部まで十分達することができる。即ち、半導体膜の内側から加熱することが可能であり、レーザー光の照射領域における半導体膜のほぼ全体を均一に加熱することができる。
レーザー光の照射により溶融した半導体は、表面張力が働いて開口部（凹部）
に集まる。それにより固化した状態では、図３３で示すように表面がほぼ平坦になる。さらに結晶の成長端や結晶粒界又は結晶亜粒界は第２絶縁膜５１０３〜５１０５上（凸部上）に形成される（図中ハッチングで示す領域５１１０）。こうして結晶性半導体膜５１０７が形成される。
その後図３４で示すように、結晶性半導体膜５１０７をエッチングして島状の半導体領域５１０８、５１０９を形成する。この時、成長端や結晶粒界又は結晶亜粒界が集中する領域５１１０をエッチング除去することにより良質な半導体領域のみ残すことができる。そして、この島状の半導体領域５１０８、５１０９の、特に開口部（凹部）を充填する結晶性半導体を使ってチャネル形成領域が位置せしめるようにゲート絶縁膜及びゲート電極を形成する。このような各段階を経てＴＦＴを完成させることができる。
（実施の形態３）
次に、図４８を用いて、本発明で用いられるレーザー光の照射方法について説明する。
まず、図４８（Ａ）に示すように基板上に絶縁膜からなる第１の下地膜６１０１を形成する。そして、第１の下地膜６１０１上に矩形状の絶縁膜からなる第２の下地膜６１０２が形成され、第１及び第２の下地膜６１０１、６１０２を覆うように、第３の下地膜６１０３が形成されている。本実施の形態では、第１の下地膜６１０１として窒化珪素を用い、第２の下地膜６１０２として酸化珪素を用い、第３の絶縁膜６１０３として酸化珪素膜を用いた。なお第１乃至第３の下地膜６１０１〜６１０３の材料はこれに限定されず、後の工程における熱処理に耐え得る材料で、なおかつ後に形成される半導体膜に、ＴＦＴの特性に悪影響を与えうるアルカリ金属が混入するのを防ぐことができ、凹凸を形成することができる絶縁膜であれば良い。なおこの凹凸の形成の仕方については、後段において詳しく説明する。また、これらの他の絶縁膜を用いても良い。また２つ以上の膜の積層構造であってもよい。
そして図４８では第１乃至第３の下地膜６１０１〜６１０３を区別して示しているが、ここでは３つの下地膜を合わせて下地膜６１０４と総称する。なお、本実施の形態では３つの下地膜を使って凹凸を有する下地膜６１０４を形成しているが、本発明で用いる下地膜の構成はこれに限定されない。
このとき、下地膜６１０４と同時に、下地膜の一部を利用してマーカーを形成するようにしても良い。
基板（図示せず）は、後の工程の処理温度に耐えうる材質であれば良く、例えば石英基板、シリコン基板、バリウムホウケイ酸ガラスまたはアルミノホウケイ酸ガラスなどのガラス基板、金属基板またはステンレス基板の表面に絶縁膜を形成した基板を用いることができる。また、処理温度に耐えうる程度に耐熱性を有するプラスチック基板を用いてもよい。
次に、下地膜６１０４を覆うように、半導体膜６１０５を形成する。半導体膜６１０５は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により成膜することができる。なお、半導体膜は非晶質半導体膜であっても良いし、微結晶半導体膜や多結晶半導体膜を含む結晶性半導体膜であっても良い。また半導体膜は珪素だけではなくシリコンゲルマニウムやその他の半導体を用いるようにしても良い。また、第３の下地膜６１０３を成膜した後、大気開放せずに連続的に成膜することで、半導体膜６１０５と下地膜６１０４との間に不純物が混入するのを防ぐことができる。
なお、下地膜６１０４の凸部の形状及びそのサイズついては、設計者が適宜設定することができるが、後に形成される半導体膜が凸部のエッジ近傍において膜切れを起こさない程度の厚さに設定する必要がある。
次に、図４８（Ｂ）に示すように、半導体膜６１０５にレーザー光を照射する。レーザー光の照射により、半導体膜６１０５は一次的に溶融し、白抜きの矢印で示したように、凸部の上部から凹部に向かってその体積が移動する。そして表面が平坦化され、なおかつ結晶性が高められた半導体膜（ＬＣ後）６１０６が形成される。レーザー光のエネルギー密度は、レーザービームのエッジの近傍において低くなっており、そのためエッジの近傍は結晶粒が小さく、結晶の粒界に沿って突起した部分（リッジ）が出現する。そのため、レーザー光のレーザービームの軌跡のエッジと、チャネル形成領域となる部分または半導体膜６１０５の凹部上に位置する部分とが重ならないように照射する。
なおレーザー光の走査方向は、下地膜６１０４が有する凸部の長手方向と平行になるようにしても良いし、その他の方向に定めても良い。
本発明では公知のレーザーを用いることができる。レーザー光は連続発振であることが望ましいが、パルス発振であってもある程度本発明の効果を得ることができると考えられる。レーザーは、気体レーザーもしくは固体レーザーを用いることができる。気体レーザーとして、エキシマレーザー、Ａｒレーザー、Ｋｒレーザーなどがあり、固体レーザーとして、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイアレーザー、Ｙ2Ｏ3レーザーなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ、Ｙｂ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザーが適用される。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
またさらに、固体レーザーから発せられらた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
半導体膜（ＬＣ後）６１０６は、レーザー光の照射による体積移動により、下地膜６１０４の凹部上において膜厚が厚くなり、逆に凸部上において膜厚が薄くなっている。そのため応力によって凸部上に粒界６１４９が発生しやすく、逆に凹部上においては結晶性の良い状態が得られる。なお、凹部上において半導体膜（ＬＣ後）６１０６が必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても結晶粒が大きいので、結晶性は比較的優れたものとなっている。
次に、図４８（Ｃ）に示すように、半導体膜（ＬＣ後）６１０６の表面をエッチングしていき、下地膜６１０４の凸部上面を露出させる。なお本実施の形態では、第３の下地膜６１０３の凸部上面を露出させるように、半導体膜（ＬＣ後）
６１０６をエッチングし、下地膜６１０４の凹部に半導体膜６１０７が残るようにする。
次に、下地膜６１０４のみをエッチングにより除去する。なお、下地膜６１０４と、半導体膜（エッチング後）６１０７とは、エッチングの際に選択比が取れる材料であることが重要である。例えば、本実施の形態のように第２の下地膜６１０２、第３の６１０３に酸化珪素を用いている場合、ＣＨＦ3、ＣＦ3ガスを用いたドライエッチングか、またはフッ酸系のエッチャントを用いたウェットエッチングを用いるのが好ましい。ドライエッチングを用いた場合、半導体膜６１０７の下に位置する下地膜６１０４が回り込みによりエッチングされることなく、なおかつ半導体膜の側面をテーパー形状にすることができる。半導体膜の側面がテーパー形状だと、後の工程において形成される絶縁膜やゲート電極が膜切れを起こすのを防ぐことができる。またウェットエッチングを用いた場合、半導体膜の上面がエッチングされることなく下地膜の凸部を除去することができる。
そして、図４８（Ｄ）に示すような、半導体膜（アイランド）６１０８が形成される。アイランド６１０８の下に位置する第３の絶縁膜６１０３の一部を第４の絶縁膜６１０９とする。
上述した一連の工程によって得られたアイランドをＴＦＴの活性層、より望ましくはＴＦＴのチャネル形成領域として用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。なお、どこまでを凹部または凸部のエッジ近傍としてパターニングで除去するかは、設計者が適宜定めることができる。
（実施の形態４）
本発明の結晶性半導体膜の形成において、実施の形態１乃至３で示すように非晶質半導体膜にレーザー光を照射して結晶化させても良いが、触媒作用のある金属を用いて非晶質半導体膜を結晶化した後さらにレーザー光を照射して溶融させ、再結晶化しても良い。
図３はその一例を示し、まず、実施の形態１と同様に第１絶縁膜２０１、第２絶縁膜２０２、酸化窒化珪素膜２０３，非晶質半導体膜２０４を形成する。非晶質半導体膜２０４には、珪素の結晶化温度を低温化させ配向性を向上させる等、結晶化を促進する触媒作用のある金属元素としてＮｉを添加する。Ｎｉの添加法に限定はなく、スピン塗布法、蒸着法、スパッタ法などを適用するこができる。
スピン塗布法による場合には酢酸ニッケル塩が５〜１０ppmの水溶液を塗布して金属元素含有層２１０を形成する。勿論、触媒元素はＮｉに限定されるものではなく、他の公知の材料を用いても良い。
その後、図３（Ｂ）で示すように５５０〜５８０℃、４〜８時間の加熱処理により非晶質半導体膜２０４を結晶化させて結晶性半導体膜２１１を形成する。この結晶性半導体膜２１１は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っている。また、特定方位の配向率が高いという特徴がある。
図３（Ｃ）で示すように、加熱処理により結晶化した結晶性半導体膜２１１に対し、連続発振レーザー光又はそれと同等な強光を照射して溶融させ再結晶化する。こうして、表面がほぼ平坦化された結晶性半導体膜２１２を得ることができる。この結晶性半導体膜２１２も同様に結晶の成長端や結晶粒界は第２絶縁膜２０２上（凸部上）に形成されている。また、結晶性半導体膜２１１において残存する非晶質領域もこの処理により結晶化させることができる。
レーザー光を照射する対象として結晶性半導体膜を用いる利点は半導体膜の光吸収係数の変動率にあり、結晶化した半導体膜にレーザー光を照射して溶融させたとしても光吸収係数は殆ど変動しない。よって、レーザー照射条件のマージンを広くとることができる。
その後、結晶性半導体膜２１２に残存する金属元素を取り除くゲッタリング処理を行うことが好ましい。結晶性半導体膜２１２に接して薄い酸化珪素等で形成されるバリア膜２１３を形成し、希ガス元素を１×１０20atoms/cm3以上の濃度で含有する非晶質珪素膜２１４をゲッタリングサイトとして形成する。加熱処理は５００〜７００℃にて行えば良い。この技術の詳細については、特開２００２−３１３８１１号公報を参照されたい。また、このゲッタリング処理に伴う加熱処理は、結晶性半導体膜２１２の歪みを緩和するという効果も併せ持っている。
その後、図３（Ｅ）に示すように、非晶質珪素膜２１４、バリア膜２１３を除去し、実施の形態１と同様に、結晶性半導体膜２１２の表面をエッチングして開口部（凹部）に埋め込まれている結晶性半導体膜２１５を選択的に抽出する。こうして、複数の結晶方位を有し、結晶粒界が形成されていない結晶性半導体膜２１５を得ることができる。このような二段階の結晶化処理は、実施の形態１と比較して比較的歪みの少ない結晶性半導体膜を形成することを可能にする。
（実施の形態５）
次に、本実施の形態において開口部を有する下地絶縁膜上に結晶性半導体膜を形成し、その開口部に充填された充填領域にチャネル形成領域が配設されるＴＦＴを作製する一形態を図４乃至図１１を用いて説明する。尚、各図面において、（Ａ）は上面図、（Ｂ）以降はそれに対応する各部位の縦断面図を示す。
図４において、ガラス基板３０１上に３０〜３００nmの窒化珪素、窒素含有量が酸素含有量よりも大きな酸化窒化珪素、窒化アルミニウム、又は酸化窒化アルミニウムでなる第１絶縁膜３０２を形成する。その上に酸化珪素膜又は酸化窒化珪素膜を形成し、写真蝕刻により矩形状のパターンを有する第２絶縁膜３０３を形成する。酸化珪素膜はプラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度４００℃とし、高周波（１３．５６MHz）電力密度０．６W/cm2で放電させ１０〜３０００nm、好ましくは１００〜２０００nmの厚さに堆積し、その後エッチングにより開口部３０４を形成する。開口部の幅は、特にチャネル形成領域が配置される場所において、０．０１〜２μm、好ましくは０．１〜１μmで形成する。
次いで、図５で示すように第１絶縁膜３０２及び第２絶縁膜３０３上に酸化珪素膜又は酸化窒化珪素膜から成る第３絶縁膜３０５と非晶質半導体膜３０６を同一のプラズマＣＶＤ装置を用い大気に触れさせることなく連続的に成膜する。非晶質珪素膜３０６は珪素を主成分に含む半導体膜で形成し、プラズマＣＶＤ法でＳｉＨ4を原料気体として用い形成する。この段階では、図示するように開口部３０４の底面及び側面を被覆して平坦でない表面形状が形成される。
そして図６で示すように連続発振レーザー光を照射して結晶化させる。結晶化の条件は、連続発振モードのＹＶＯ4レーザー発振器を用い、その第２高調波（波長５３２nm）の出力２〜１０Wを、光学系にて短手方向に対する長手方向の比が１０以上である線状レーザー光に集光し、且つ長手方向に均一なエネルギー密度分布を有するように集光し、１０〜２００cm/secの速度で走査して結晶化させる。均一なエネルギー密度分布とは、完全に一定であるもの以外を排除することではなく、エネルギー密度分布において許容される範囲は±１０％である。このようなレーザー光の照射は、図１４または図３５で示す構成のレーザー照射装置を適用することができる。
線状に集光されたレーザー光３６０の走査方向と開口部の配置との関係は図１５に示されている。線状に集光されたレーザー光３６０の強度分布はその強度分布が長手方向において均一な領域を有していることが望ましい。これは加熱される半導体の温度が照射領域の温度を一定にすることが目的である。線状に集光されたレーザー光の長手方向（走査方向と交差する方向）に温度分布が生じると、結晶の成長方向をレーザー光の走査方向に限定することができなくなるためである。開口部３０４の配列は図示のように線状に集光されたレーザー光３６０の走査方向と合わせて配列させておくことで、結晶の成長方向と、全てのＴＦＴのチャネル長方向とを合わせることができる。これによりＴＦＴの素子間の特性ばらつきを小さくすることができる。
この条件でレーザー光を照射することにより、非晶質半導体膜は瞬間的に溶融し結晶化させる。実質的には溶融帯が移動しながら結晶化が進行する。溶融した珪素は表面張力が働いて開口部（凹部）に凝集し固化する。これにより、図６に示すように開口部３０４を充填する形態で表面が平坦な結晶性半導体膜３０７が形成される。
その後図７に示すように、少なくとも開口部３０４に結晶性半導体膜３０７が残存するようにエッチング処理を行いう。このエッチング処理により、第２絶縁膜３０３上にある結晶性半導体膜は除去され、開口部の形状に合わせて結晶性半導体膜から成る島状の半導体膜３０８が得られる。結晶性半導体膜はフッ素系のガスと酸素とをエッチングガスとして用いることにより下地の酸化珪素膜と選択性をもってエッチングすることができる。例えば、エッチングガスとして、ＣＦ4とＯ2の混合ガスが適用される。この島状の半導体膜３０８は、実施の形態１で示したように、複数の結晶方位を有し、結晶粒界が形成されていないという特徴を有している。
尚、図７は、この島状の半導体膜３０８の形状、即ち、第１絶縁膜３０２及び第２絶縁膜３０３により形成される開口部３０４の形状を限定的に示すものではなく、実施の形態１で述べた如く、所定のデザインルールに従う範囲内において、特に限定されるものではない。例えば、図７の島状の半導体膜の形状は、複数個の短冊状の結晶性半導体膜は一対の矩形の結晶性半導体膜と連接した形態を有しており、後述するように、複数個の短冊状の結晶性半導体膜にＴＦＴのチャネル形成領域が配置される形態となっている。
この後、図８で示すように、島状の半導体膜３０８のチャネル形成領域が配置される周辺の第２絶縁膜３０３をエッチング処理により除去して開口部３０９を形成する。このエッチング処理は緩衝フッ酸のよる薬液処理、又はＣＨＦ3やＣＦ4を用いたドライエッチング等で行うことができる。この開口部３０９を形成することで、図８（Ｂ）に示すように、その領域の配置する島状の半導体膜３０８の側面部及び上面部が露出し、底面には第３絶縁膜３０５が残り第１絶縁膜３０２と接している。他の部位には第２絶縁膜３０３が残存して、島状の半導体膜３０８と接している。
この工程においてエッチングの深さは図２２（Ａ）で示すように第１絶縁膜３０２までエッチングして開口部３０９を形成しても良い。このような形態とすることで、後述するように、この部分にゲート電極を形成する場合、島状の半導体膜３０８の側面部の全面をチャネル形成領域とすることができる。また、図２２（Ｂ）で示すように、第２絶縁膜３０３の途中でエッチングを止めても良い。いずれにしてもエッチングの深さを調節することにより島状の半導体膜３０８のチャネル形成領域の深さを調節することができる。即ち、結晶化領域を選択することができる。
図９は、島状の半導体膜３０８の上面及び側面を覆いゲート絶縁膜として用いる第４絶縁膜３１０、ゲート電極として用いる導電膜３１１を形成する。第４絶縁膜３１０は、３０〜２００nmの酸化珪素膜又は酸化窒化珪素膜を形成する。また、導電膜３１１はタングステン又はタングステンを含有する合金で形成する。
図１０では、島状の半導体膜３０８に一導電型の不純物領域３１３を形成する段階を示している。この不純物領域３１３は、ゲート電極として用いる導電膜３１１をマスクとして、自己整合的に形成しても良いし、フォトレジスト等でマスキングして形成しても良い。不純物領域３１３はソース及びドレイン領域を形成し、必要に応じて低濃度ドレイン領域を適宜設けることもできる。
この不純物領域３１３は、不純物イオンを電界で加速して半導体膜に注入するイオン注入法又はイオンドーピング法などが適用される。この場合において、注入するイオン種の質量分離の有無は本発明を適用する上で本質的な問題とはならない。しかしながら、島状に半導体膜３０８の側面部にも効率良く不純物イオンを注入するためには、イオンの注入方向に対して基板を斜めに配置し、且つ回転させながら注入を行う斜めドーピングを行うことが望ましい。
島状の半導体膜において、ゲート電極を形成する導電層３１１と重畳する領域はチャネル形成領域３１２となる。このチャネル形成領域３１２の部位における詳細は図２３に示されている。チャネル形成領域３１２においては島状の半導体膜の側面部及び上面部にゲート絶縁膜として機能する第４絶縁膜３１０を介してゲート電極として機能する導電層３１１が配設されている。よって、電位の印加により形成されるチャネルは半導体膜の側面部と上面部に渡って形成される。これにより空乏化領域を増やすことができ、ＴＦＴの電流駆動能力を向上させることができる。さらに、トランジスタがｎ型の場合は、低濃度のｐ型の不純物をチャネル形成領域３１２に添加し、逆にトランジスタがｐ型の場合は、低濃度のｎ型の不純物をチャネル形成領域３１２に添加しておくことで、チャネル形成領域３１２の中心部における空乏化されない領域によってオフ電流が生じるという事態を防ぐことができる。
そして、図１１に示すように５０〜１００nm程度の水素を含有する窒化珪素膜又は酸化窒化珪素膜による第５絶縁膜３１４を形成する。この状態で４００〜４５０℃に熱処理をすることにより窒化珪素膜又は酸化窒化珪素膜が含有する水素が放出され島状の半導体膜に対する水素化を行うことができる。酸化珪素膜等で形成する第６絶縁膜３１５を形成し、ソース及びドレイン領域を形成する不純物領域３１３と接触する配線３１６、３１７を形成する。
こうしてＴＦＴを作製することができる。図４〜図１１を用いて説明したＴＦＴの構成は、複数のチャネル形成領域が並列に配設され、一対の不純物領域と連接して設けられたマルチチャネルＴＦＴを示している。この構成において、並列に配設するチャネル形成領域の数に限定はなく、必要に応じて複数個配設すれば良い。
このチャネル形成領域は、複数の結晶方位を有し、結晶粒界が形成されることなく、チャネル長方向と平行な方向に延在する複数の結晶粒が集合した結晶性半導体膜で形成されている。
（実施の形態６）
図１２は低濃度ドレイン（ＬＤＤ）構造を持ったｎチャネル型マルチチャネルＴＦＴと、ｐチャネル型マルチチャネルＴＦＴとでＣＭＯＳ構造の基本回路であるインバータ回路を構成する一例を示している。図１２において、第２絶縁膜３２０、開口部３２１、島状の半導体膜３２２、３２３は実施の形態５と同様にして形成される。
図１２（Ａ）は上面図を示し、島状の半導体膜３２２にはソース及びドレイン領域を形成する第１ｎ型不純物領域３３３が形成され、島状の半導体膜３２３にはソース及びドレイン領域を形成する第１ｐ型不純物領域３３４が形成され、その他にゲート電極を形成する導電層３３０、ソース及びドレイン配線３３７〜３３９が形成されている。
図１２（Ｂ）及び（Ｃ）はＧ−Ｇ'線及びＨ−Ｈ'線に対応した縦断面図を示し、ｎチャネル型のＴＦＴには第１ｎ型不純物領域３３３に隣接してＬＤＤ領域を形成する第２ｎ型不純物領域３３２が形成されている。ゲート電極３３０は二層構造であり、第１ｎ型不純物領域３２２、第２ｎ型不純物領域３３２及び第１ｐ型不純物領域３３４は自己整合的に形成することができる。３３１はチャネル形成領域である。このようなゲート電極と不純物領域、及びその作製方法の詳細については、特開２００２−０１４３３７号公報又は特開２００２−３２４８０８号公報を参照されたい。
その他、図１２で示す第５絶縁膜３１４、第６絶縁膜３１５は実施の形態５と同じものが適用されるのでここでは説明を省略する。
（実施の形態７）
実施の形態５で示すマルチチャネルＴＦＴにおいて、ゲート電極の構成が異なる一例を図１３により示す。尚、ゲート電極及びＬＤＤ領域の構成以外は、実施の形態５と同じであり、共通の符号を用いて示し、詳細な説明は省略する。
図１３で示すＴＦＴの構造はゲート電極を窒化チタン又は窒化タンタルなど窒化物金属層３５０ａとタングステン又はタングステン合金など高融点金属層３５０ｂで形成する一例であり、高融点金属層３５０ｂの側面にスペーサ３５１を設けている。スペーサ３５１は酸化珪素などの絶縁体で形成しても良いし、導電性を持たせるためにｎ型の多結晶珪素で形成しても良く、異方性ドライエッチングにより形成する。ＬＤＤ領域３５２はこのスペーサを形成する前に形成することにより、自己整合的に形成することができる。スペーサを導電性材料で形成した場合には、ＬＤＤ領域が実質的にゲート電極と重畳するゲート・オーバーラップＬＤＤ(Gate-Overlapped LDD)構造とすることができる。
このようなスペーサを設けて自己整合的にＬＤＤ領域を形成する構造は、特にデザインルールを微細化する場合において有効である。ここでは単極性のＴＦＴ構造を示したが、実施の形態６と同様にＣＭＯＳ構造を形成することもできる。
（実施の形態８）
本発明は様々な半導体装置に適用できるものであり、実施の形態１乃至７に基づいて作製される表示パネルの形態を説明する。
図１６において、基板９００には画素部９０２、ゲート信号側駆動回路９０１ａ、９０１ｂ、データ信号側駆動回路９０１ｃ、入出力端子９３５、配線又は配線群９１７が備えられている。シールパターン９４０はゲート信号側駆動回路９０１ａ、９０１ｂ、データ信号側駆動回路９０１ｃ及び当該駆動回路部と入力端子とを接続する配線又は配線群９１７と一部が重なっていても良い。このようにすると、表示パネルの額縁領域（画素部の周辺領域）の面積を縮小させることができる。入出力端子９３５には、ＦＰＣ９３６が固着されている。
さらに、本発明のＴＦＴを用いてマイクロプロセッサ、メモリ、又はメディアプロセッサ／ＤＳＰ(Digital Signal Processor)等が形成されたチップ９５０が実装されていても良い。これらの機能回路は、画素部９０２、ゲート信号側駆動回路９０１ａ、９０１ｂ、データ信号側駆動回路９０１ｃとは異なるデザインルールで形成されるものであり、具体的には１μm以下のデザインルールが適用される。実装の方法に限定はなくＣＯＧ方式等が適用されている。
例えば、実施の形態１乃至７で示すＴＦＴは画素部９０２のスイッチング素子として、さらにゲート信号側駆動回路９０１ａ、９０１ｂ、データ信号側駆動回路９０１ｃを構成する能動素子として適用することができる。
図２１は画素部９０２の一画素の構成を示す一例であり、ＴＦＴ５５１〜５５３が備えられている。これらは、画素に備える発光素子や液晶素子を制御するそれぞれスイッチング用、リセット用、駆動用のＴＦＴである。これらのＴＦＴの作製工程は図１７乃至図２０により示されている。尚、工程の詳細は実施の形態５と同様であり詳細な説明は省略する。
図１７は第２絶縁膜５０３と、それに開口部５０４、５０５を形成した段階を示している。図１８では、開口部５０４、５０５を形成した後、非晶質半導体膜５０６を堆積し、それに線状に集光されたレーザー光５０７を照射して結晶性半導体膜５０８を形成する段階を示している。
図１９は第２絶縁膜５０３上にある結晶性半導体膜をエッチングにより選択的に除去し、開口部を充填する形で結晶性半導体膜でなる島状の半導体膜５０９、５１０が形成された状態を示している。
そして図２０に示すように、第２絶縁膜５０３をエッチングして開口部５１１〜５１３を形成し島状の半導体膜５０９、５１０の側面部を部分的に露出させる。さらに、ゲート絶縁膜（図示せず）及びゲート電極（又はゲート配線）５１４〜５１６を形成する。開口部５１１〜５１３は島状の半導体膜５０９、５１０がゲート電極（又はゲート配線）５１４〜５１６と交差する位置に合わせて形成されるものである。これにより、実施の形態５と同様なゲート構造を得ることができる。その後、ｎ型又はｐ型の不純物領域を形成し、絶縁膜を介して信号線５１８、電源線５１９、その他各種配線５２０、５２１及び画素電極５１７を形成することにより、図２１で示す画素構造を得ることができる。
図２４（Ａ）は図２１におけるＡ−Ａ'線に対応する縦断面図を示している。
さらに図２４（Ｂ）に示すように画素電極５１７を用いて有機発光素子を形成することができる。
図２４（Ｂ）は有機発光素子３３からの発光が基板側とは反対側に放射する形態（上方放射型）の場合を示している。配線５２１と接続する有機発光素子３３の一方の電極である画素電極５１７を陰極で形成する。有機化合物層２７は陰極側から電子注入輸送層、発光層、正孔注入輸送層の順で形成する。その上層側に形成される陽極２９との間には薄い透光性の金属層２８が設けられている。陽極２９は酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）など透光性導電膜を抵抗加熱蒸着法で形成する。この金属層２８は陽極２９を形成するに当たり、有機化合物層２７にダメージが及び素子特性が悪化するのを防いでいる。その後形成する保護膜２４、パッシベーション膜２５はを形成する。
有機化合物層２７を低分子有機化合物で形成する場合には、銅フタロシアニン（ＣｕＰｃ）と芳香族アミン系材料であるＭＴＤＡＴＡ及びα−ＮＰＤで形成される正孔注入輸送層、トリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）
で形成される電子注入層兼発光層を積層させて形成することができる。Ａｌｑ3は一重項励起状態からの発光（蛍光）を可能としている。
輝度を高めるには三重項励起状態からの発光（燐光）を利用することが好ましい。この場合には、有機化合物層２７としてフタロシアニン系材料であるＣｕＰｃと芳香族アミン系材料であるα−ＮＰＤで形成される正孔注入輸送層上に、カルバゾール系のＣＢＰ＋Ｉｒ（ｐｐｙ）3を用いて発光層を形成し、さらにバソキュプロイン(ＢＣＰ)を用いて正孔ブロック層、Ａｌｑ3による電子注入輸送層を積層させた構造とすることもできる。
上記二つの構造は低分子系有機化合物を用いた例であるが、高分子系有機化合物と低分子系有機化合物を組み合わせた有機発光素子を実現することもできる。
例えば、有機化合物層２７として陽極側から、高分子系有機化合物のポリチオフェン誘導体(ＰＥＤＯＴ)により正孔注入輸送層、α−ＮＰＤによる正孔注入輸送層、ＣＢＰ＋Ｉｒ（ｐｐｙ）3による発光層、ＢＣＰによる正孔ブロック層、Ａｌｑ3による電子注入輸送層を積層させても良い。正孔注入層をＰＥＤＯＴに変えることにより、正孔注入特性が改善され、発光効率を向上させることができる。
いずれにしても、三重項励起状態かからの発光（燐光）は、一重項励起状態からの発光（蛍光）よりも発光効率が高く、同じ発光輝度を得るにも動作電圧（有機発光素子を発光させるに要する電圧）を低くすることが可能である。
このように本発明を用いて有機発光素子を用いた表示パネルを作製することができる。また、ここでは例示しなかったが、液晶の電気光学特性を利用した表示パネルを作製することもできる。
図４４も、画素部９０２の一画素の構成を示す一例であり、ＴＦＴ５８０１〜５８０３が備えられている。これらは、画素に備える発光素子や液晶素子を制御するそれぞれスイッチング用、リセット用、駆動用のＴＦＴである。
これらのＴＦＴのチャネル形成領域を含む島状の半導体領域５８１２〜５８１４は、その下層に形成されている下地絶縁膜の開口５８１０、５８１１に合わせて形成されている。島状の半導体領域５８１２〜５８１４は実施の形態１〜７に基づいて形成することができる。島状の半導体領域５８１２〜５８１４の上層には、ゲート配線５８１５〜５８１７が形成され、パッシベーション膜及び平坦化膜を介して信号線５８１８、電源線５８１９、その他各種配線５８２０、５８２１及び画素電極５８２３が形成されている。
このように、本発明は何ら影響を与えることなく表示パネルを完成させることができる。
（実施の形態９）
本発明を用いて様々な装置を完成させることができる。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、投影型表示装置等が挙げられる。それらの一例を図２８、図２９に示す。
図２８(Ａ)は本発明を適用してテレビ受像器を完成させる一例であり、筐体３００１、支持台３００２、表示部３００３等により構成されている。本発明により作製されるＴＦＴは表示部３００３の他に、各種論理回路、高周波回路、メモリ、マイクロプロセッサ、メディアプロセッサ、グラフィクス用ＬＳＩなど様々な集積回路がガラス上に形成し組み込むことができ、本発明によりテレビ受像器を完成させることができる。
図２８(Ｂ)は本発明を適用してビデオカメラを完成させた一例であり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されている。本発明により作製されるＴＦＴは表示部３０１２の他に、各種論理回路、高周波回路、メモリ、マイクロプロセッサ、メディアプロセッサ、グラフィクス用ＬＳＩなど様々な集積回路がガラス上に形成し組み込むことができ、本発明によりビデオカメラを完成させることができる。
図２８(Ｃ)は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体３０２１、筐体３０２２、表示部３０２３、キーボード３０２４等により構成されている。本発明により作製されるＴＦＴは表示部３０２３の他、各種論理回路、高周波回路、メモリ、マイクロプロセッサ、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩなど様々な集積回路がガラス上に形成し組み込むことができ、本発明によりパーソナルコンピュータを完成させることができる。
図２８(Ｄ)は本発明を適用してＰＤＡ(Personal Digital Assistant)を完成させた一例であり、本体３０３１、スタイラス３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェース３０３５等により構成されている。本発明により作製されるＴＦＴは表示部３０３３の他、各種論理回路、高周波回路、メモリ、マイクロプロセッサ、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩなど様々な集積回路がガラス上に形成し組み込むことができ、本発明によりＰＤＡを完成させることができる。
図２８(Ｅ)は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体３０４１、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明により作製されるＴＦＴは表示部３０４２の他、各種論理回路、高周波回路、メモリ、マイクロプロセッサ、メディアプロセッサ、グラフィクス用ＬＳＩ、増幅回路など様々な集積回路がガラス上に形成し組み込むことができ、本発明によりオーディオ装置を完成させることができる。
図２８(Ｆ)は本発明を適用してデジタルカメラを完成させた一例であり、本体３０５１、表示部(Ａ)３０５２、接眼部３０５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成されている。本発明により作製されるＴＦＴは表示部(Ａ)３０５２および表示部(Ｂ)３０５５の他、各種論理回路、高周波回路、メモリ、マイクロプロセッサ、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩなど様々な集積回路がガラス上に形成し組み込むことができ、本発明によりデジタルカメラを完成させることができる。
図２８(Ｇ)は本発明を適用して携帯電話を完成させた一例であり、本体３０６１、音声出力部３０６２、音声入力部３０６３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている。本発明により作製されるＴＦＴは表示部３０６４の他、各種論理回路、高周波回路、メモリ、マイクロプロセッサ、メディアプロセッサ、グラフィクス用ＬＳＩ、暗号ＬＳＩ、携帯電話用ＬＳＩなど様々な集積回路がガラス上に形成し組み込むことができ、本発明により携帯電話を完成させることができる。
図２９（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。図２９（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
尚、図２９（Ｃ）は、図２９（Ａ）及び図２９（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２９（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図２９（Ｄ）は、図２９（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２９（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
尚、ここで示す装置はごく一例であり、これらの用途に限定するものではない。
（実施の形態１０）
本実施の形態では、図１に示した第２絶縁膜２０２を形成するにあたって、ガラス基板をエッチングストッパーとして用い、第２絶縁膜２０２上に第１絶縁膜２０１に相当する絶縁膜を形成する例を示す。
図３０（Ａ）において、まずガラス基板６０１上に酸化珪素又は酸化窒化珪素で１０〜３０００ｎｍ、好ましくは１００〜２０００ｎｍの厚さで所定の形状で開口部が形成された第２絶縁膜６０２を形成する。詳細は、実施の形態１と同様である。開口部の形成は、ウェットエッチングでもドライエッチングでも良いが、本実施例では、ＣＨＦ3ガスを用いたドライエッチングを用いる。この場合、ガス流量は３０〜４０ｓｃｃｍ、反応圧力は２．７〜４．０ＫＰａ、印加電力は５００Ｗ、基板温度は２０℃とすれば良い。
また、本実施の形態の場合、ガラス基板６０１としては、酸化珪素膜との選択比の高い材質（例えば、コーニング社製１７３７ガラス基板等）を用いることが好ましい。選択比が高ければ第２絶縁膜６０２の形成にあたって、ガラス基板６０１をそのままエッチングストッパーとして用いることが可能だからである。
そして、第２絶縁膜６０２を形成したら、その上を窒化珪素、窒素含有量が酸素含有量よりも大きな酸化窒化珪素またはこれらの積層でなる第１絶縁膜６０３で覆い、さらにその上に非晶質半導体膜６０４を形成して、図３０（Ｂ）の状態を得る。これら第１絶縁膜６０３及び非晶質半導体膜６０４の詳細については、実施の形態１の記載を参照すれば良い。また、図３０（Ｂ）以降の工程は、実施の形態１に従えば良いのでここでの説明は省略する。
本実施の形態によれば、ガラス基板６０１と第２絶縁膜６０２との選択比を十分高く確保することが可能であるため、第２絶縁膜６０２の開口部を形成する際のプロセスマージンが向上する。また、第２絶縁膜６０２の下端部におけるえぐれ等の問題も起こることがない。さらに、第２絶縁膜６０２を設けない部分は、ガラス基板上に窒化珪素膜、窒素含有量が酸素含有量よりも大きな酸化窒化珪素またはこれらの積層膜という構成となるため、窒化アルミニウム等の特殊な絶縁膜を用いる必要がない。
なお、本実施の形態は、実施の形態１〜９のいずれの構成とも自由に組み合わせて実施することが可能である。
以下、本発明の実施例について説明する。
本実施例は、開口部を有する下地絶縁膜上に結晶性半導体膜を形成し、その開口部に充填された充填領域にチャネル形成領域が配設されるＴＦＴを作製する一例を示す。
図３６において、ガラス基板５６０１上に１００nmの酸化窒化珪素膜でなる第１絶縁膜５６０２を形成する。その上に酸化珪素膜を形成し、写真蝕刻により矩形状のパターンを有する第２絶縁膜５６０３を形成する。酸化珪素膜はプラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度４００℃とし、高周波（１３．５６MHz）電力密度０．６W/cm2で放電させ１５０nmの厚さに堆積し、その後エッチングにより開口部５６０４ａ、５６０４ｂを形成する。
尚、図３６において（Ａ）は上面図、（Ｂ）はＡ−Ａ'線に対応する縦断面図、（Ｃ）はＢ−Ｂ'線に対応する縦断面図を示す。以降、図３７〜図４１は同様の扱いとする。
そして図３７で示すように第１絶縁膜５６０２及び第２絶縁膜５６０３を覆う非晶質珪素膜５６０５を１５０nmの厚さで形成する。非晶質珪素膜５６０５はプラズマＣＶＤ法でＳｉＨ4を原料気体として用い形成する。
そして、図３８で示すように連続発振レーザー光を照射して結晶化させる。結晶化の条件は、連続発振モードのＹＶＯ4レーザー発振器を用い、その第２高調波（波長５３２nm）の出力５．５Wを長手方向に４００μm、短手方向に５０〜１００μmに光学系にて長手方向に均一なエネルギー密度分布を有するように集光し、５０cm/secの速度で走査して結晶化させる。均一なエネルギー密度分布とは、完全に一定であるもの以外を排除することではなく、エネルギー密度分布において許容される範囲は±５％である。このようなレーザー光の照射は、図３５で示す構成のレーザー照射装置を適用することができる。光学系にて集光したレーザー光は、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持っていても良い。結晶化はこの強度分布が長手方向において均一な領域で成されるようにし、これによりレーザー光の走査方向と平行な方向に結晶成長する効力を高めることができる。
この条件でレーザー光を照射することにより、非晶質珪素膜は瞬間的に溶融し溶融帯が移動しながら結晶化が進行する。溶融した珪素は表面張力が働いて開口部（凹部）に凝集し固化する。これにより、開口部５６０４ａ、５６０４ｂを充填する形態で結晶性半導体膜５６０６が形成される。
その後図３９に示すように、少なくとも開口部５６０４ａ、５６０４ｂに結晶性半導体膜が残存するようにマスクパターンを形成してエッチング処理を施し、チャネル形成領域を含む島状の半導体領域５６０７、５６０８を形成する。
図４０は、半導体領域５６０７、５６０８の上層側にゲート絶縁膜５６０９、ゲート電極５６１０、５６１１が形成された状態を示している。ゲート絶縁膜は８０nmの酸化珪素膜をプラズマＣＶＤ法で形成すれば良い。ゲート電極５６１０、５６１１はタングステン又はタングステンを含有する合金で形成する。このような構造とすることにより、開口部５６０４ａ、５６０４ｂを充填する島状の半導体領域にチャネル形成領域を設けることができる。
以降、ソース及びドレイン領域、低濃度ドレイン領域等を適宜形成すればＴＦＴを完成させることができる。
実施例１と同様な工程で形成されるものであるが、図４１で示すように、第２絶縁膜５６０３に形成する開口部の形状を、細長い短冊状の領域とそれと連接する領域とで形成し、その開口部５６０４ｃに合わせて結晶性半導体膜で成る島状の半導体領域５６２０を形成し、ゲート絶縁膜５６２１、ゲート電極５６２２を形成することにより、マルチチャネルＴＦＴを形成することができる。
実施例２において、第２絶縁膜５６０３を非晶質半導体膜の厚さよりも厚く形成し、例えば３５０nmで形成することで、図４２に示すように、結晶性半導体膜で形成される島状の半導体領域５６２０を開口部５６０４ｄに完全に埋め込むことができる。そして、ゲート絶縁膜５６２１及びゲート電極５６２２を同様に形成すればマルチチャネルＴＦＴを形成することができる。
図４３はマルチチャネルＴＦＴの他の一例を示している。基板５６０１上に第１絶縁膜５６０２、第２絶縁膜５６０３、島状の半導体領域５６３０、ゲート絶縁膜５６３１、ゲート電極５６３２は実施例１乃至３と同様に形成するものである。図４３において異なる部分は、第２絶縁膜５６０３で形成される開口部５６０４ｅの他に、島状の半導体領域５６３０が形成された後において、チャネル形成領域が形成される当該半導体領域の周辺の第２絶縁膜を除去して第２の開口部５６２５を形成している点にある。
チャネル形成領域付近の形態を図４３（Ｄ）に拡大図として示すが、島状の半導体領域５６３０の側面及び上面に接してゲート絶縁膜５６３１が形成され、それを覆う形でゲート電極５６３２が形成されることになり、この場合チャネル形成領域は半導体領域５６３０の上部５６３４と側面部５６３５の両方に形成されることになる。これにより空乏化領域を増やすことができ、ＴＦＴの電流駆動能力を向上させることができる。
本実施例では、本発明の半導体装置に用いられる、互いに分離した複数のチャネル形成領域を有する、所謂マルチチャネルＴＦＴの作製工程について述べる。
まず図４９（Ａ）に示すように、基板上に凸部６１２４を有する下地膜６１２０を形成する。なお、図４９（Ａ）のＡ−Ａ’における断面図を図４９（Ｂ）に示し、図４９（Ａ）のＢ−Ｂ’における断面図を図４９（Ｃ）に示す。
本実施例では、実施の形態において示したのと同じ構成を有する下地膜６１２０を用いる。下地膜６１２０は、３つの下地膜からなり、まず窒化珪素からなる第１の下地膜６１２１上に、矩形状の酸化珪素から成る第２の下地膜６１２２が形成されており、第１及び第２の下地膜６１２１、６１２２を覆うように、酸化珪素からなる第３の下地膜６１２３が形成されている。本実施例では凸部６１２４が、矩形状の第２の絶縁膜６１２２と、第３の絶縁膜６１２３のうち第１の絶縁膜６１２１ではなく第２の絶縁膜６１２２に接している部分と、で構成されている。
なお、凸部６１２４の形状及びそのサイズついては、設計者が適宜設定することができるが、後に形成される半導体膜が凸部のエッジ近傍において膜切れを起こさない程度の厚さに設定する必要がある。本実施例では凸部の高さを０．１〜１μｍ程度にする。
なお、基板の歪がそのまま後に形成される下地膜６１２０の形状に影響を与えることになる。下地膜の歪は後に形成される半導体膜の結晶性の均一性を乱す原因になるので、基板の表面を、その歪の差が１０ｎｍ以下に抑えられるように化学的機械的研磨法（ＣＭＰ法）を用いて研磨したり、後の工程における加熱処理により基板が歪まないように、下地膜を形成する前に予め基板に加熱処理を施しておくと良い。
そして、下地膜６１２０を覆って非単結晶半導体膜６１２５を形成する。非単結晶半導体膜６１２５は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により成膜することができる。本実施例ではプラズマＣＶＤ法により３００ｎｍの非単結晶半導体膜６１２５を成膜した。
次に、図５０（Ａ）に示すように、非単結晶半導体膜６１２５にレーザー光を照射し、結晶化を行なう。なお、図５０（Ｂ）は、図５０（Ａ）の破線Ａ−Ａ’における断面図に相当する。本実施例では連続発振のＹＶＯ4レーザーを用い、５０ｃｍ／ｓｅｃの走査速度で照射を行った。このとき、レーザー光の走査方向は、後に形成されるチャネル形成領域においてキャリアが移動する方向と同じ方向に揃える。本実施例では、白抜きの矢印で示したように、走査方向を矩形の凸部６１２４の長手方向に揃えてレーザー光を照射した。レーザー光の照射により、非単結晶半導体膜６１２５は溶融し、凸部上から凹部上に体積が移動し、結晶性半導体膜６１２６が形成される。
次に、図５１（Ａ）に示すように結晶性半導体膜６１２６をパターニングすることで、サブアイランド６１２７を形成する。なお、図５１（Ｂ）は、図５１（Ａ）の破線Ａ−Ａ’における断面図に相当する。サブアイランド６１２７は、凸部６１２４間に形成される凹部上にその一部が存在する。目的とするマルチチャネルＴＦＴのチャネル形成領域は、結晶性半導体膜６１２６の凹部上に位置する部分を用いて形成されるので、そのチャネル形成領域の数、チャネル長、チャネル幅を考慮して、サブアイランド６１２７と凸部６１２４との位置関係を定めることが肝要である。
次に、図５２（Ａ）に示すようにサブアイランド６１２７を上面から、第３の下地膜６１２３の凸部６１２４の上面を露出させる程度に除去することで、アイランド６１２８を形成する。なお、図５２（Ｂ）は、図５２（Ａ）の破線Ａ−Ａ’における断面図に相当する。サブアイランド６１２７の上面からの除去は、どのような方法を用いて行っても良く、例えばエッチングにより行っても良いし、ＣＭＰ法により行っても良い。
このサブアイランド６１２７の上面からの除去により、凸部６１２４上の粒界が存在する部分が除去され、凸部６１２４間に相当する凹部の上には、粒界が殆ど存在しておらず、後にチャネル形成領域となる部分において結晶性の良い半導体膜が残される。そして、図５２（Ａ）、（Ｂ）に示すような、チャネル形成領域の部分のみ分離したスリット状のアイランド６１２８が形成される。なお、ソース領域またはドレイン領域となる部分はチャネル形成領域ほど半導体膜の結晶性によるＴＦＴの特性への影響が大きくない。そのため、ソース領域またはドレイン領域となる部分が、チャネル形成領域となる部分に比べて結晶性が芳しくなくても然程問題にはならない。
次に、図５３（Ａ）に示すように、下地膜６１２０の凸部６１２４の一部を除去し、アイランド６１２８のチャネル形成領域となる部分を露出する。なお、図５３（Ｂ）は、図５３（Ａ）の破線Ａ−Ａ’における断面図に相当する。この凸部６１２４の除去は、ドライエッチングでもウェットエッチングでも良く、その他の方法を用いていても良い。エッチングに際し、アイランド６１２８の一部が除去されることもあり得る。
なお、凸部６１２４が完全に除去されずに、チャネル形成領域と一部が接する状態で残っていても良い。図５９（Ａ）に、チャネル形成領域６１３０の側面が一部第３の下地膜６１２３に覆われている程度に、第２の下地膜６１２２及び第３の下地膜６１２３が残っている状態を示す。また、下地膜６１２０のうち、凸部６１２４以外の部分も多少エッチングされることも有り得る。図５９（Ｂ）に、第１の下地膜６１２１が一部エッチングされている状態を示す。
また、凸部６１２４のうち、後に形成されるチャネル形成領域となる部分と接していない部分も除去するようにしても良いし、凸部６１２４を全て除去するようにしても良い。本実施例では、凸部６１２４を一部除去することで、第４の下地膜６１２９が形成される。
次に、図５４（Ａ）に示すように、アイランド６１２８を用いてＴＦＴを作製する。なお、ＴＦＴの構造及びその作製方法は様々である。図５４（Ｂ）は、図５４（Ａ）の破線Ａ−Ａ’における断面図に相当し、図５４（Ｃ）は、図５４（Ａ）の破線Ｂ−Ｂ’における断面図に相当し、図５５（Ａ）は、図５４（Ａ）の破線Ｃ−Ｃ’における断面図に相当し、図５５（Ｂ）は、図５４（Ａ）の破線Ｄ−Ｄ’における断面図に相当する。
アイランド６１２８が有するチャネル形成領域６１３０は、ゲート絶縁膜６１３１を間に挟んでゲート電極６１３２と重なっている。またチャネル形成領域６１３０は、同じくアイランド６１２８が有する２つの不純物領域６１３３に挟まれている。なお、２つの不純物領域６１３３はソース領域又はドレイン領域として機能する。
そして、アイランド６１２８、ゲート絶縁膜６１３１及びゲート電極６１３２を覆って、第１層間絶縁膜６１３４が形成されている。そして第１層間絶縁膜６１３４を覆って、第２層間絶縁膜６１３５が形成されている。なお、第１層間絶縁膜６１３４は無機の絶縁膜であり、第２層間絶縁膜６１３５が有する炭素等の不純物がアイランド６１２８に入るのを防ぐことができる。また第２層間絶縁膜６１３５は有機樹脂膜であり、後に形成される配線が断線されないように、表面を平坦化する効果がある。
そして、ゲート絶縁膜６１３１、第１層間絶縁膜６１３４及び第２層間絶縁膜６１３５に形成されたコンタクトホールを介して、不純物領域６１３３に接続された配線６１３６が、第２層間絶縁膜６１３５上に形成されている。
上記作製工程によって、互いに分離した複数のチャネル形成領域を有するＴＦＴが完成する。このような構成にすることで、チャネル形成領域のうち、ゲート絶縁膜を間に挟んでゲート電極と重なっている領域を広く取ることができるので、チャネル幅を長くすることができる。チャネル幅を長くすることでオン電流を確保しつつ、ＴＦＴを駆動させることで発生した熱を効率的に放熱することができる。
なお本発明において、ＴＦＴの構造は図５３に示したものに限定されない。また、チャネル形成領域の数は４つに限定されず、１つまたは４以外の複数のチャネル形成領域を有していても良い。
また、ＴＦＴの構造は上記構成に限定されず、例えば、図５６に示すような構成を有していても良い。図５６（Ａ）に示すＴＦＴは、２層の導電膜６１４０、６１４１からなるゲート電極を有している。該導電膜６１４０の上面及び導電膜６１４１の側面に接するように、絶縁膜からなるサイドウォール６１４２が形成されている。例えば導電膜６１４０としてＴａＮ、導電膜６１４１としてＷを用い、サイドウォール６１４２としてＳｉＯ2などを用いることができる。図５６（Ｂ）に示すＴＦＴは、２層の導電膜６１４４、６１４５からなるゲート電極を有している。該導電膜６１４４は不純物領域の一部と重なっている。
なお、上記工程において、レーザー光の照射後または結晶質珪素膜を下地膜の凸部が露出する程度にエッチングした後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができる。
本実施例では、実施例５とは工程順序が異なる、アイランドの作製方法について説明する。なお、各工程の詳しい説明については、実施例５を参照する。
図５７（Ａ）に示すように、まず矩形状の凸部６３０１を有する下地膜を形成し、該下地膜上に非単結晶半導体膜６３０２を形成する。次に、該非単結晶半導体膜６３０２にレーザー光を照射し、結晶性半導体膜６３０３を形成する（図５７（Ｂ））。
次に、結晶性半導体膜６３０３を、凸部６３０１の上面が露出する程度まで、その表面から一部を除去していく。なお、本実施例ではエッチングを用いて除去を行い、除去後の結晶性半導体膜をここでは結晶性半導体膜（エッチング後）６３０４とする（図５７（Ｃ））。
次に、結晶性半導体膜（エッチング後）６３０４をパターニングし、アイランド６３０５を形成する（図５７（Ｄ））。そして、アイランド６３０５のチャネル形成領域となる部分を露出するように、凸部６３０１の一部または全てを除去する。なお、本実施例ではエッチングを用いて凸部６３０１の一部のみを除去し、凸部（エッチング後）６３０６を形成した（図５７（Ｅ））。
なお、上記工程において、レーザー光の照射後、結晶性半導体膜を下地膜の凸部が露出する程度にエッチングした後またはアイランドを形成した後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
上記工程によって、アイランドを形成する前に、結晶性半導体膜を下地膜の凸部が露出する程度にエッチングすることで、アイランドの端部及び側面が一部エッチングによって除去されてしまうのを防ぐことができる。
本実施例では、実施例５、６とは工程順序が異なる、アイランドの作製方法について説明する。なお、各工程の詳しい説明については、実施例５を参照する。
図５８（Ａ）に示すように、まず矩形状の凸部６３１１を有する下地膜を形成し、該下地膜上に非単結晶半導体膜６３１２を形成する。
次に、非単結晶半導体膜６３１２をパターニングし、サブアイランド６３１３を形成する（図５８（Ｂ））。
次に、該サブアイランド６３１３にレーザー光を照射し、結晶化させる。本実施例では結晶化後のサブアイランドをサブアイランド（結晶化後）６３１４とする（図５８（Ｃ））。
次に、サブアイランド（結晶化後）６３１４を、凸部６３１１の上面が露出する程度まで、その表面から一部を除去していく。なお、本実施例ではエッチングを用いて除去を行い、アイランド６３１５を形成する（図５８（Ｄ））。
そして、アイランド６３１５のチャネル形成領域となる部分を露出するように、凸部６３１１の一部または全てを除去する。なお、本実施例ではエッチングを用いて凸部６３１１の一部のみを除去し、凸部（エッチング後）６３１６を形成した（図５８（Ｅ））。
なお、上記工程において、レーザー光の照射後またはアイランドを形成した後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
本実施例では、複数の凸部を用いて、マルチチャネルＴＦＴと、チャネル形成領域を１つだけ有するシングルチャネルＴＦＴとを形成する例について説明する。
図６０（Ａ）に、矩形状の複数の凸部６３３０を有する下地膜を示す。該下地膜上に形成されたアイランドを用いたＴＦＴを、図６０（Ｂ）に示す。図６０（Ｂ）では、４つのチャネル形成領域を有するマルチチャネルＴＦＴ６３３１と、２つのチャネル形成領域を有するマルチチャネルＴＦＴ６３３２と、シングルチャネル型ＴＦＴ６３３３とを有している。
各ＴＦＴは、チャネル形成領域が凸部６３３０間に位置する凹部上に形成されている。より好ましくは、チャネル形成領域と、ＬＤＤ領域とが凸部６３３０間に位置する凹部上に形成されていることが望ましい。
本実施例は、実施例５〜７と組み合わせて実施することが可能である。
本実施例では、半導体膜の結晶化に際し、レーザー光の照射の工程と、触媒を用いて半導体膜を結晶化させる工程とを組み合わせた例について説明する。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
まず図６１（Ａ）に示すように、凸部６３５０を有する下地膜６３５１上に、非単結晶半導体膜６３５２を成膜する。次に触媒元素を用いて非単結晶半導体膜６３５２を結晶化させる（図６１（Ｂ））。例えば特開平７−１３０６５２号公報に開示されている技術を用いる場合、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を非単結晶半導体膜６３５２に塗布してニッケル含有層６３５３を形成し、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶性が高められた結晶性半導体膜６３５４を形成する。尚、使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
そして、レーザー光照射により、ＮｉＳＰＣにより結晶化された結晶性半導体膜（ＮｉＳＰＣ後）６３５４から、結晶性がさらに高められた結晶性半導体膜（ＬＣ後）６３５５が形成される（図６１（Ｃ））。結晶性半導体膜（ＬＣ後）６３５５は、レーザー光の照射の際に一次的に溶融し、凸部６３５０の上部から凹部に向かって体積移動し、表面が平坦化される。そして、凸部６３５０上においてその膜厚が薄くなっており、応力によって粒界６３５６ができやすくなっている。
次に、結晶性半導体膜（ＬＣ後）６３５５中の触媒元素をゲッタリングする工程について説明する。なお本実施例ではゲッタリングをレーザー光の照射後に行なっているが、結晶性半導体膜（ＬＣ後）６３５５をエッチングしてから行っても良い。
結晶性半導体膜（ＬＣ後）６３５５に珪素を主成分とするバリア層６３５７を形成する（図６１（Ｄ））。なお、このバリア層６３５７は極薄いものでよく、自然酸化膜であってもよいし、酸素を含む雰囲気下において紫外線の照射によりオゾンを発生させて酸化させる酸化膜であってもよい。また、このバリア層６３５７として、炭素、即ち有機物の除去のために行われるヒドロ洗浄と呼ばれる表面処理に使用するオゾンを含む溶液で酸化させた酸化膜であってもよい。このバリア層６３５７は、主にエッチングストッパーとして用いるものである。また、このバリア層６３５７を形成した後、チャネルドープを行い、その後、強光を照射して活性化させてもよい。
次いで、バリア層６３５７上にゲッタリング用の第１半導体膜６３５８を形成する。このゲッタリング用の第１半導体膜６３５８は非晶質構造を有する半導体膜であってもよいし、結晶構造を有する半導体膜であってもよい。このゲッタリング用の第１半導体膜６３５８の膜厚は、５〜５０ｎｍ、好ましくは１０〜２０ｎｍとする。ゲッタリング用の第１半導体膜６３５８には、酸素（ＳＩＭＳ分析での濃度が５×１０18atoms/cm3以上、好ましくは１×１０19atoms/cm3以上）を含有させてゲッタリング効率を向上させることが望ましい。
次に、ゲッタリング用の第１半導体膜６３５８上に希ガス元素を含む第２の半導体膜（ゲッタリングサイト）６３５９を形成する。このゲッタリング用の第２半導体膜６３５９はプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法を用いた非晶質構造を有する半導体膜であってもよいし、結晶構造を有する半導体膜であってもよい。第２の半導体膜は、成膜段階で希ガス元素を含む半導体膜であってもよいし、希ガス元素を含んでいない半導体膜の成膜後に希ガス元素を添加してもよい。本実施例では成膜段階で希ガス元素を含むゲッタリング用の第２半導体膜６３５９を形成した後、さらに希ガス元素を選択的に添加してゲッタリング用の第２半導体膜６３５９を形成した例を示した。また、ゲッタリング用の第１半導体膜と第２半導体膜とを大気に触れることなく連続的に成膜してもよい。
また、第１の半導体膜の膜厚と第２の半導体膜の膜厚との和は３０〜２００ｎｍ、例えば５０ｎｍとすればよい。
本実施例は、ゲッタリング用の第１半導体膜６３５８によって、結晶性半導体膜（ＬＣ後）６３５５と第２の半導体膜６３５９との間隔を空けている。ゲッタリングの際、結晶性半導体膜（ＬＣ後）６３５５中に存在する金属等の不純物元素は、ゲッタリングサイトの境界付近に集まりやすい傾向があるため、本実施例のようにゲッタリング用の第１半導体膜６３５８によって、ゲッタリングサイトの境界を結晶性半導体膜（ＬＣ後）６３５５から遠ざけてゲッタリング効率を向上させることが望ましい。加えて、ゲッタリング用の第１半導体膜６３５８は、ゲッタリングの際、ゲッタリングサイトに含まれる不純物元素が拡散して第１の半導体膜の界面に達することがないようにブロッキングする効果も有している。
また、ゲッタリング用の第１半導体膜６３５８は、希ガス元素を添加する場合、結晶性半導体膜（ＬＣ後）６３５５にダメージを与えないように保護する効果も有している。
次いで、ゲッタリングを行う。ゲッタリングを行う工程としては、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、熱処理に代えて強光を照射してもよい。また、熱処理に加えて強光を照射してもよい。また、加熱したガスを噴射して基板を加熱するようにしても良い。この場合、６００℃〜８００℃、より望ましくは６５０℃〜７５０℃で１〜６０分加熱を行えば良く。時間を短縮化することができる。このゲッタリングにより、図６１（Ｄ）中の矢印に示したように第２半導体膜６３５９に不純物元素が移動し、バリア層６３５７で覆われた結晶性半導体膜（ＬＣ後）６３５５に含まれる不純物元素の除去、または不純物元素の濃度の低減が行われる。
このゲッタリングにより、含まれる不純物元素がほとんど存在しない、即ち膜中の不純物元素濃度が１×１０18atoms/cm3以下、望ましくは１×１０17atoms/cm3以下になるような結晶性半導体膜（ゲッタリング後）６３６０が形成される。
次いで、バリア層６３５７をエッチングストッパーとして、ゲッタリング用の第１半導体膜６３５８と、第２の半導体膜６３５９を選択的に除去する。
そしてバリア層６３５７をエッチング条件を変えて除去した後、図６１（Ｅ）
に示すように、凸部６３５０の上面を露出させる程度に結晶性半導体膜（ゲッタリング後）６３６０をエッチングし、エッチング後の結晶性半導体膜６３６１が凹部に形成される。そして、凸部６３５０をエッチングすることでアイランド６３６２が形成される。
なお、結晶化前の半導体膜に触媒元素を含む溶液を塗布した後に、ＳＰＣではなく、レーザー光の照射により結晶成長を行うようにしても良い。またゲッタリングは、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報等に記載された技術を用いても良い。
なお本実施例ではレーザー光を照射した後にゲッタリングを行っているが、本発明はこの構成に限定されない。図６１（Ｅ）のエッチングを行った後にゲッタリングをするようにしても良い。
本実施例は、実施例１〜４と組み合わせて実施することが可能である。
次に、本発明において用いられるレーザー照射装置の構成について、図６４を用いて説明する。６１５１はレーザー発振装置である。図６４では４つのレーザー発振装置を用いているが、レーザー照射装置が有するレーザー発振装置はこの数に限定されない。
なお、レーザー発振装置６１５１は、チラー６１５２を用いてその温度を一定に保つようにしても良い。チラー６１５２は必ずしも設ける必要はないが、レーザー発振装置６１５１の温度を一定に保つことで、出力されるレーザー光のエネルギーが温度によってばらつくのを抑えることができる。
また６１５４は光学系であり、レーザー発振装置６１５１から出力された光路を変更したり、そのレーザービームの形状を加工したりして、レーザー光を集光することができる。さらに、図６４のレーザー照射装置では、光学系６１５４によって、複数のレーザー発振装置６１５１から出力されたレーザー光のレーザービームを互いに一部を重ね合わせることで、合成することができる。
なお、レーザー光の進行方向を極短時間で変化させるＡＯ変調器６１５３を、被処理物である基板６１５６とレーザー発振装置６１５１との間の光路に設けても良い。また、ＡＯ変調器の代わりに、アテニュエイター（光量調整フィルタ）
を設けて、レーザー光のエネルギー密度を調整するようにしても良い。
また、被処理物である基板６１５６とレーザー発振装置６１５１との間の光路に、レーザー発振装置６１５１から出力されたレーザー光のエネルギー密度を測定する手段（エネルギー密度測定手段）６１６５を設け、測定したエネルギー密度の経時変化をコンピューター６１６０において監視するようにしても良い。この場合、レーザー光のエネルギー密度の減衰を補うように、レーザー発振装置６１５１からの出力を高めるようにしても良い。
合成されたレーザービームは、スリット６１５５を介して被処理物である基板６１５６に照射される。スリット６１５５は、レーザー光を遮ることが可能であり、なおかつレーザー光によって変形または損傷しないような材質で形成するのが望ましい。そして、スリット６１５５はスリットの幅が可変であり、該スリットの幅によってレーザービームの幅を変更することができる。
なお、スリット６１５５を介さない場合の、レーザー発振装置６１５１から発振されるレーザー光の基板６１５６におけるレーザービームの形状は、レーザーの種類によって異なり、また光学系により成形することもできる。
基板６１５６はステージ６１５７上に載置されている。図６４では、位置制御手段６１５８、６１５９が、被処理物におけるレーザービームの位置を制御する手段に相当しており、ステージ６１５７の位置が、位置制御手段６１５８、６１５９によって制御されている。
図６４では、位置制御手段６１５８がＸ方向におけるステージ６１５７の位置の制御を行っており、位置制御手段６１５９はＹ方向におけるステージ６１５７の位置制御を行う。
また図６４のレーザー照射装置は、メモリ等の記憶手段及び中央演算処理装置を兼ね備えたコンピューター６１６０を有している。コンピューター６１６０は、レーザー発振装置６１５１の発振を制御し、レーザー光の走査経路を定め、なおかつレーザー光のレーザービームが定められた走査経路にしたがって走査されるように、位置制御手段６１５８、６１５９を制御し、基板を所定の位置に移動させることができる。
なお図６４では、レーザービームの位置を、基板を移動させることで制御しているが、ガルバノミラー等の光学系を用いて移動させるようにしても良いし、その両方であってもよい。
さらに図６４では、コンピューター６１６０によって、該スリット６１５５の幅を制御し、マスクのパターン情報に従ってレーザービームの幅を変更することができる。なおスリットは必ずしも設ける必要はない。
さらにレーザー照射装置は、被処理物の温度を調節する手段を備えていても良い。また、レーザー光は指向性およびエネルギー密度の高い光であるため、ダンパーを設けて、反射光が不適切な箇所に照射されるのを防ぐようにしても良い。
ダンパーは、反射光を吸収させる性質を有していることが望ましく、ダンパー内に冷却水を循環させておき、反射光の吸収により隔壁の温度が上昇するのを防ぐようにしても良い。また、ステージ６１５７に基板を加熱するための手段（基板加熱手段）を設けるようにしても良い。
なお、マーカーをレーザーで形成する場合、マーカー用のレーザー発振装置を設けるようにしても良い。この場合、マーカー用のレーザー発振装置の発振を、コンピューター６１６０において制御するようにしても良い。さらにマーカー用のレーザー発振装置を設ける場合、マーカー用のレーザー発振装置から出力されたレーザー光を集光するための光学系を別途設ける。なおマーカーを形成する際に用いるレーザーは、代表的にはＹＡＧレーザー、ＣＯ2レーザー等が挙げられるが、無論この他のレーザーを用いて形成することは可能である。
またマーカーを用いた位置合わせのために、ＣＣＤカメラ６１６３を１台、場合によっては数台設けるようにしても良い。なおＣＣＤカメラとは、ＣＣＤ（電荷結合素子）を撮像素子として用いたカメラを意味する。
なお、マーカーを設けずに、ＣＣＤカメラ６１６３によって絶縁膜または半導体膜のパターンを認識し、基板の位置合わせを行うようにしても良い。この場合、コンピューター６１６０に入力されたマスクによる絶縁膜または半導体膜のパターン情報と、ＣＣＤカメラ６１６３において収集された実際の絶縁膜または半導体膜のパターン情報とを照らし合わせて、基板の位置情報を把握することができる。この場合マーカーを別途設ける必要がない。
なお必ずしもＣＣＤを用いて形状を把握するのではなく、例えばレーザーダイオードから発せられるレーザー光を絶縁膜または半導体膜に照射し、反射してきた光をモニターすることで、形状を把握するようにしても良い。
また、基板に入射したレーザー光は該基板の表面で反射し、入射したときと同じ光路を戻る、いわゆる戻り光となるが、該戻り光はレーザの出力や周波数の変動や、ロッドの破壊などの悪影響を及ぼす。そのため、前記戻り光を取り除きレーザの発振を安定させるため、アイソレータを設置するようにしても良い。
なお、図６４では、レーザー発振装置を複数台設けたレーザー照射装置の構成について示したが、レーザー発振装置は１台であってもよい。図６５にレーザー発振装置が１台の、レーザー照射装置の構成を示す。図６５において、６２０１はレーザー発振装置、６２０２はチラーである。また６２１５はエネルギー密度測定装置、６２０３はＡＯ変調器、６２０４は光学系、６２０５はスリット、６２１３はＣＣＤカメラである。基板６２０６はステージ６２０７上に設置し、ステージ６２０７の位置はＸ方向位置制御手段６２０８、Ｙ方向位置制御手段６２０９によって制御されている。そして図６４に示したものと同様に、コンピューター６２１０によって、レーザー照射装置が有する各手段の動作が制御されており、図６４と異なるのはレーザー発振装置が１つであることである。また光学系６２０４は図６４の場合と異なり、１つのレーザー光を集光する機能を有していれば良い。
なお、半導体膜全体にレーザー光を走査して照射するのではなく、少なくとも必要不可欠な部分を最低限結晶化できるようにレーザー光を走査することで、半導体膜を結晶化させた後パターニングにより除去される部分にレーザー光を照射する時間を省くことができ、基板１枚あたりにかかる処理時間を大幅に短縮することができる。
本実施例は、実施例５〜９と組み合わせて実施することが可能である。
本実施例では、凹凸を有する下地膜の形成の仕方について説明する。
まず、図６２（Ａ）に示すように、基板６２５０上に絶縁膜からなる第１の下地膜６２５１を成膜する。第１の下地膜６２５１は本実施例では酸化窒化珪素を用いるがこれに限定されず、第２の下地膜とエッチングにおける選択比が大きい絶縁膜であれば良い。本実施例では第１の下地膜６２５１をＣＶＤ装置でＳｉＨ4とＮ2Ｏを用いて５０〜２００nmの厚さになるように形成した。なお第１の下地膜は単層であっても、複数の絶縁膜を積層した構造であってもよい。
次に、図６２（Ｂ）に示すように、第１の下地膜６２５１に接するように絶縁膜からなる第２の下地膜６２５２を形成する。第２の下地膜６２５２は後の工程においてパターニングし、凹凸を形成したときに、その後に成膜される半導体膜の表面に凹凸が現れる程度の膜厚にする必要がある。本実施例では第２の下地膜６２５２として、プラズマＣＶＤ法を用いて３０ｎｍ〜３００ｎｍの酸化珪素を形成する。
次に、図６２（Ｃ）に示すようにマスク６２５３を形成し、第２の下地膜６２５２をエッチングする。なお本実施例では、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）をエッチャントとし、２０℃においてウエットエッチングを行う。このエッチングにより、矩形状の凸部６２５４が形成される。本明細書では、第１の下地膜６２５１と凸部６２５４とを合わせて１つの下地膜とみなす。
なお、第１の下地膜６２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素を用い、第２の下地膜６２５２として酸化珪素膜を用いる場合、ＲＦスパッタ法を用いて第２の下地膜６２５２をパターニングすることが望ましい。第１の下地膜６２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素は熱伝導度が高いので、発生した熱をすばやく拡散することができ、ＴＦＴの劣化を防ぐことができる。
次に、第１の下地膜６２５１と凸部６２５４を覆うように半導体膜を形成する。本実施例では凸部の厚さが３０ｎｍ〜３００ｎｍであるので、半導体膜の膜厚を５０〜２００ｎｍとするのが望ましく、ここでは６０ｎｍとする。なお、半導体膜と下地膜との間に不純物が混入すると、半導体膜の結晶性に悪影響を与え、作製するＴＦＴの特性バラツキやしきい値電圧の変動を増大させる可能性があるため、下地膜と半導体膜とは連続して成膜するのが望ましい。そこで本実施例では、第１の下地膜６２５１と凸部６２５４とからなる下地膜を形成した後は、酸化珪素膜６２５５を薄く該下地膜上に成膜し、その後大気にさらさないように連続して半導体膜６２５６を成膜する。酸化珪素膜の厚さは設計者が適宜設定することができるが、本実施例では５ｎｍ〜３０ｎｍ程度とした。
次に、図６２とは異なる下地膜の形成の仕方について説明する。まず図６３（Ａ）に示すように基板６２６０上に絶縁膜からなる第１の下地膜を形成する。第１の下地膜は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで形成する。
酸化珪素膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。酸化窒化珪素膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化珪素膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化珪素膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化珪素膜を適用しても良い。窒化珪素膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
第１の下地膜は２０〜２００nm（好ましくは３０〜６０nm）の厚さに基板の全面に形成した後、図６３（Ｂ）に示すように、フォトリソグラフィーの技術を用いマスク６２６２を形成する。そして、エッチングにより不要な部分を除去して、矩形状の凸部６２６３を形成する。第１の下地膜６２６１に対してはフッ素系のガスを用いたドライエッチング法を用いても良いし、フッ素系の水溶液を用いたウエットエッチング法を用いても良い。後者の方法を選択する場合には、例えば、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）でエッチングすると良い。
次いで、凸部６２６３及び基板６２６０を覆うように、絶縁膜からなる第２の下地膜６２６４を形成する。この層は第１の下地膜６２６１と同様に酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで５０〜３００nm（好ましくは１００〜２００nm）の厚さに形成する。
上記作製工程によって、凸部６２６３及び第２の下地膜６２６４からなる下地膜が形成される。なお、第２の下地膜６２６４を形成した後、大気に曝さないように連続して半導体膜を成膜するようにすることで、半導体膜と下地膜の間に大気中の不純物が混入するのを防ぐことができる。
本実施例は実施例５〜１０と自由に組み合わせて実施することが可能である。
本実施例では、複数のレーザービームを重ね合わせることで合成される、レーザービームの形状について説明する。
図６６（Ａ）に、複数のレーザー発振装置からそれぞれ発振されるレーザー光の、スリットを介さない場合の被処理物におけるレーザービームの形状の一例を示す。図６６（Ａ）に示したレーザービームは楕円形状を有している。なお本発明において、レーザー発振装置から発振されるレーザー光のレーザービームの形状は、楕円に限定されない。レーザービームの形状はレーザーの種類によって異なり、また光学系により成形することもできる。例えば、ラムダ社製のＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅３０ｎｓ）Ｌ３３０８から射出されたレーザー光の形状は、１０ｍｍ×３０ｍｍ（共にビームプロファイルにおける半値幅）の矩形状である。また、ＹＡＧレーザーから射出されたレーザー光の形状は、ロッド形状が円筒形であれば円状となり、スラブ型であれば矩形状となる。このようなレーザー光を光学系により、さらに成形することにより、所望の大きさのレーザー光をつくることもできる。
図６６（Ｂ）に図６６（Ａ）に示したレーザービームの長軸Ｙ方向におけるレーザー光のエネルギー密度の分布を示す。図６６（Ａ）に示すレーザービームは、図６６（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。レーザービームが楕円形状であるレーザー光のエネルギー密度の分布は、楕円の中心Ｏに向かうほど高くなっている。このように図６６（Ａ）に示したレーザービームは、中心軸方向におけるエネルギー密度がガウス分布に従っており、エネルギー密度が均一だと判断できる領域が狭くなる。
次に、図６６（Ａ）に示したレーザービームを有するレーザー光を合成したときの、レーザービームの形状を、図６６（Ｃ）に示す。なお図６６（Ｃ）では４つのレーザー光のレーザービームを重ね合わせることで１つの線状のレーザービームを形成した場合について示しているが、重ね合わせるレーザービームの数はこれに限定されない。
図６６（Ｃ）に示すように、各レーザー光のレーザービームは、各楕円の長軸が一致し、なおかつ互いにレーザービームの一部が重なることで合成され、１つのレーザービーム６３８５が形成されている。なお以下、各楕円の中心Ｏを結ぶことで得られる直線をレーザービーム６３８５の中心軸とする。
図６６（Ｄ）に、図６６（Ａ）に示した合成後のレーザービームの、中心軸ｙ方向におけるレーザー光のエネルギー密度の分布を示す。なお、図６６（Ｃ）に示すレーザービームは、図６６（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。合成前の各レーザービームが重なり合っている部分において、エネルギー密度が加算される。例えば図示したように重なり合ったビームのエネルギー密度Ｅ１とＥ２を加算すると、ビームのエネルギー密度のピーク値Ｅ３とほぼ等しくなり、各楕円の中心Ｏの間においてエネルギー密度が平坦化される。
なお、Ｅ１とＥ２を加算するとＥ３と等しくなるのが理想的だが、現実的には必ずしも等しい値にはならない。Ｅ１とＥ２を加算した値とＥ３との値のずれの許容範囲は、設計者が適宜設定することが可能である。
レーザービームを単独で用いると、エネルギー密度の分布がガウス分布に従っているので、絶縁膜の平坦な部分に接している半導体膜またはアイランドとなる部分全体に均一なエネルギー密度のレーザー光を照射することが難しい。しかし、図６６（Ｄ）からわかるように、複数のレーザー光を重ね合わせてエネルギー密度の低い部分を互いに補い合うようにすることで、複数のレーザー光を重ね合わせないで単独で用いるよりも、エネルギー密度が均一な領域が拡大され、半導体膜の結晶性を効率良く高めることができる。
なお、計算によって求めた図６６（Ｃ）のＢ−Ｂ’、Ｃ−Ｃ’におけるエネルギー密度の分布を、図６７に示す。なお、図６７は、合成前のレーザービームの、ピーク値の１／ｅ2のエネルギー密度を満たしている領域を基準としている。
合成前のレーザービームの短軸方向の長さを３７μm、長軸方向の長さを４１０μmとし、中心間の距離を１９２μmとしたときの、Ｂ−Ｂ’、Ｃ−Ｃ’におけるエネルギー密度は、それぞれ図６７（Ａ）、図６７（Ｂ）に示すような分布を有している。Ｂ−Ｂ’の方がＣ−Ｃ’よりも弱冠小さくなっているが、ほぼ同じ大きさとみなすことができ、合成前のレーザービームのピーク値の１／ｅ2のエネルギー密度を満たしている領域における、合成されたレーザービームの形状は、線状と言い表すことができる。
図６８（Ａ）は、合成されたレーザービームのエネルギー密度分布を示す図である。６３８０で示した領域はエネルギー密度が均一な領域であり、６３８１で示した領域はエネルギー密度が低い領域である。図６８において、レーザービームの中心軸方向の長さをＷTBWとし、エネルギー密度が均一な領域６３８０における中心軸方向の長さをＷmaxとする。ＷTBWがＷmaxに比べて大きくなればなるほど、結晶化に用いることができるエネルギー密度が均一な領域６３８０に対する、半導体膜の結晶化に用いることができないエネルギー密度が均一ではない領域６３８１の割合が大きくなる。エネルギー密度が均一ではない領域６３８１のみが照射された半導体膜は、微結晶が生成し結晶性が芳しくない。よって半導体膜のアイランドとなる領域と、領域６３８１のみを重ねないように、走査経路及び絶縁膜の凹凸のレイアウトを定める必要が生じ、領域６３８０に対する領域６３８１の比率が高くなるとその制約はさらに大きくなる。よってスリットを用いて、エネルギー密度が均一ではない領域６３８１のみが絶縁膜の凹部または凸部上に形成された半導体膜に照射されるのを防ぐことは、走査経路及び絶縁膜の凹凸のレイアウトの際に生じる制約を小さくするのに有効である。
本実施例は実施例６〜１２と組み合わせて実施することが可能である。
本実施例では、本発明に用いられるレーザー照射装置の光学系と、各光学系とスリットとの位置関係について説明する。
楕円形状のレーザービームを有するレーザー光は、走査方向と垂直な方向におけるエネルギー密度の分布がガウス分布に従っているので、エネルギー密度の低い領域の全体に占める割合が、矩形または線形のレーザービームを有するレーザー光に比べて高い。そのため本発明では、レーザー光のレーザービームが、エネルギー密度の分布が比較的均一な矩形または線形であることが望ましい。
図６９は、レーザービームを４つ合成して１つのレーザービームにする場合の光学系を示している。図６９に示す光学系は、６つのシリンドリカルレンズ６４１７〜６４２２を有している。矢印の方向から入射した４つのレーザー光は、４つのシリンドリカルレンズ６４１９〜６４２２のそれぞれに入射する。そしてシリンドリカルレンズ６４１９、６４２１において成形された２つのレーザー光は、シリンドリカルレンズ６４１７において再びそのレーザービームの形状が成形されて被処理物６４２３に照射される。一方シリンドリカルレンズ６４２０、６４２２において成形された２つのレーザー光は、シリンドリカルレンズ６４１８において再びそのレーザービームの形状が成形されて被処理物６４２３に照射される。
被処理物６４２３における各レーザー光のレーザービームは、互いに一部重なることで合成されて１つのレーザービームを形成している。
各レンズの焦点距離及び入射角は設計者が適宜設定することが可能であるが、被処理物６４２３に最も近いシリンドリカルレンズ６４１７、６４１８の焦点距離は、シリンドリカルレンズ６４１９〜６４２２の焦点距離よりも小さくする。
例えば、被処理物６４２３に最も近いシリンドリカルレンズ６４１７、６４１８の焦点距離を２０ｍｍとし、シリンドリカルレンズ６４１９〜６４２２の焦点距離を１５０ｍｍとする。そしてシリンドリカルレンズ６４１７、６４１８から被処理物４００へのレーザー光の入射角は、本実施例では２５°とし、シリンドリカルレンズ６４１９〜６４２２からシリンドリカルレンズ６４１７、６４１８へのレーザー光の入射角を１０°とするように各レンズを設置する。なお、戻り光を防ぎ、また均一な照射を行なうために、レーザー光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
図６９では、４つのレーザービームを合成する例について示しており、この場合４つのレーザー発振装置にそれぞれ対応するシリンドリカルレンズを４つと、該４つのシリンドリカルレンズに対応する２つのシリンドリカルレンズとを有している。合成するレーザービームの数はこれに限定されず、合成するレーザービームの数は２以上８以下であれば良い。ｎ（ｎ＝２、４、６、８）のレーザービームを合成する場合、ｎのレーザー発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応するｎ／２のシリンドリカルレンズとを有している。ｎ（ｎ＝３、５、７）のレーザービームを合成する場合、ｎのレーザー発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応する（ｎ＋１）／２のシリンドリカルレンズとを有している。
そして、レーザービームを５つ以上重ね合わせるとき、光学系を配置する場所及び干渉等を考慮すると、５つ目以降のレーザー光は基板の反対側から照射するのが望ましく、その場合スリットを基板の反対側にも設ける必要がある。また、基板は透過性を有していることが必要である。
なお、戻り光がもときた光路をたどって戻るのを防ぐために、基板に対する入射角は、０より大きく９０°より小さくなるように保つようにするのが望ましい。
また、均一なレーザー光の照射を実現するためには、照射面に垂直な平面であって、かつ合成前の各ビームの形状をそれぞれ長方形と見立てたときの短辺を含む面または長辺を含む面のいずれか一方を入射面と定義すると、前記レーザー光の入射角度θは、入射面に含まれる前記短辺または前記長辺の長さがＷ、前記照射面に設置され、かつ、前記レーザー光に対して透光性を有する基板の厚さがｄであるとき、θ≧arctan（W/2d）を満たすのが望ましい。この議論は合成前の個々のレーザー光について成り立つ必要がある。なお、レーザー光の軌跡が、前記入射面上にないときは、該軌跡を該入射面に射影したものの入射角度をθとする。この入射角度θでレーザー光が入射されれば、基板の表面での反射光と、前記基板の裏面からの反射光とが干渉せず、一様なレーザー光の照射を行うことができる。以上の議論は、基板の屈折率を１として考えた。実際は、基板の屈折率が１．５前後のものが多く、この数値を考慮に入れると上記議論で算出した角度よりも大きな計算値が得られる。しかしながら、ビームスポットの長手方向の両端のエネルギーは減衰があるため、この部分での干渉の影響は少なく、上記の算出値で十分に干渉減衰の効果が得られる。上記のθに対する不等式は、基板がレーザービームに対して透光性のあるもの以外には適用されない。
なお本発明に用いられるレーザー照射装置が有する光学系は、本実施例で示した構成に限定されない。
また、複数のレーザービームを組み合わせなくとも矩形または線形のレーザービームを得られるガスレーザーとして代表的なのはエキシマレーザーがあり、固体レーザーとして代表的なのはスラブレーザーである。本発明では、これらのレーザーを用いていても良い。また光ファイバーを用いて、エネルギー密度が均一な線状又は矩形状のレーザービームを形成することも可能である。
本実施例は実施例５〜１２と組み合わせて実施することが可能である。
本実施例では、レーザービームを重ね合わせたときの、各レーザービームの中心間の距離と、エネルギー密度との関係について説明する。
図７０に、各レーザービームの中心軸方向におけるエネルギー密度の分布を実線で、合成されたレーザービームのエネルギー密度の分布を破線で示す。レーザービームの中心軸方向におけるエネルギー密度の値は、一般的にガウス分布に従っている。
合成前のビームスポットにおいて、ピーク値の１／ｅ2以上のエネルギー密度を満たしている中心軸方向の距離を１としたときの、各ピーク間の距離をＸとする。また、合成されたビームスポットにおいて、合成後のピーク値と、バレー値の平均値に対するピーク値の割増分をＹとする。シミュレーションで求めたＸとＹの関係を、図７１に示す。なお図７１では、Ｙを百分率で表した。
図７１において、エネルギー差Ｙは以下の式１の近似式で表される。
（式１）
Ｙ＝６０−２９３Ｘ＋３４０Ｘ2（Ｘは２つの解のうち大きい方とする）
式１に従えば、例えばエネルギー差を５％程度にしたい場合、Ｘ≒０．５８４となるようにすれば良いということがわかる。Ｙ＝０となるのが理想的だが、それではビームスポットの長さが短くなるので、スループットとのバランスでＸを決定すると良い。
次に、Ｙの許容範囲について説明する。図７２に、レーザービームが楕円形状を有している場合の、中心軸方向におけるビーム幅に対するＹＶＯ4レーザーの出力（Ｗ）の分布を示す。斜線で示す領域は、良好な結晶性を得るために必要な出力エネルギーの範囲であり、３．５〜６Ｗの範囲内に合成したレーザー光の出力エネルギーが納まっていれば良いことがわかる。
合成後のビームスポットの出力エネルギーの最大値と最小値が、良好な結晶性を得るために必要な出力エネルギー範囲にぎりぎりに入るとき、良好な結晶性が得られるエネルギー差Ｙが最大になる。よって図７２の場合は、エネルギー差Ｙが±２６．３％となり、上記範囲にエネルギー差Ｙが納まっていれば良好な結晶性が得られることがわかる。
なお、良好な結晶性を得るために必要な出力エネルギーの範囲は、どこまでを結晶性が良好だと判断するかによって変わり、また出力エネルギーの分布もレーザービームの形状によって変わってくるので、エネルギー差Ｙの許容範囲は必ずしも上記値に限定されない。設計者が、良好な結晶性を得るために必要な出力エネルギーの範囲を適宜定め、用いるレーザーの出力エネルギーの分布からエネルギー差Ｙの許容範囲を設定する必要がある。
本実施例は、実施例５〜１３と組み合わせて実施することが可能である。
本発明は様々な半導体装置に適用できるものであり、実施例５〜１４に基づいて作製される表示パネルの形態を図７３と図７４を用いて説明する。
図７３は基板６９００には画素部６９０２、ゲート信号側駆動回路６９０１ａ、６９０１ｂ、データ信号側駆動回路６９０１ｃ、入出力端子６９０８、配線又は配線群６９０４が備えられている。シールドパターン６９０５はゲート信号側駆動回路６９０１ａ、６９０１ｂ、データ信号側駆動回路６９０１ｃ及び当該駆動回路部と入出力端子６９０８とを接続する配線又は配線群６９０４と一部が重なっていても良い。このようにすると、表示パネルの額縁領域（画素部の周辺領域）の面積を縮小させることができる。入出力端子６９０８には、ＦＰＣ６９０３が固着されている。
本発明は、画素部６９０２、ゲート信号側駆動回路６９０１ａ、６９０１ｂ、データ信号側駆動回路６９０１ｃを構成する能動素子に用いることができる。
図７４は図７３で示す画素部６９０２の一画素の構成を示す一例である。本実施例では本発明の半導体装置の１つである発光装置の、画素について説明する。
なお、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＴＦＴ等を実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（発光層）
と陽極と、陰極とを有する。
なお本実施例で用いられる発光素子は、正孔注入層、電子注入層、正孔輸送層または電子輸送層等が、無機化合物単独で、または有機化合物に無機化合物が混合されている材料で形成されている形態をも取り得る。また、これらの層どうしが互いに一部混合していても良い。
６８０１は画素に入力されるビデオ信号の入力を制御するスイッチング素子としてのＴＦＴ（スイッチング用ＴＦＴ）であり、６８０２はビデオ信号が有する情報に基づき、画素電極に電流を供給するためのＴＦＴ（駆動用ＴＦＴ）である。
スイッチング用ＴＦＴ６８０１は、１〜２μｍ程度のチャネル幅の、複数のチャネル形成領域を有する活性層６８０３と、ゲート絶縁膜（図示せず）と、ゲート線６８０４の一部であるゲート電極６８０５とを有している。スイッチング用ＴＦＴ６８０１は、ゲート信号側駆動回路６９０１ａ、６９０１ｂからゲート線６８０４に入力される選択信号によって、そのスイッチングが制御されている。
スイッチング用ＴＦＴ６８０１の活性層６８０３が有するソース領域とドレイン領域は、一方はデータ信号側駆動回路６９０１ｃによってビデオ信号が入力される信号線６８０６に、もう一方は素子の接続用の配線６８０７に接続されている。
６８２０は活性層６８０３を形成する際に用いた下地膜の凸部である。
一方駆動用ＴＦＴ６８０２は、１〜２μｍ程度のチャネル幅の、複数のチャネル形成領域を有する活性層６８０８と、ゲート絶縁膜（図示せず）と、容量用配線６８０９の一部であるゲート電極６８１０とを有している。
駆動用ＴＦＴ６８０２の活性層６８０８が有するソース領域とドレイン領域は、一方は電源線６８１１に、もう一方は画素電極６８１２に接続されている。
６８２１は活性層６８０８を形成する際に用いた下地膜の凸部である。
６８１３は容量用の半導体膜であり、ゲート絶縁膜を間に挟んで容量用配線６８０９と重なっている。容量用の半導体膜６８１３は電源線と接続されている。
この容量用の半導体膜６８１３とゲート絶縁膜と容量用配線６８０９とが重なっている部分が駆動用ＴＦＴ６８０２のゲート電圧を保持するための容量として機能する。また、容量用配線６８０９と電源線６８１１は、間に層間絶縁膜（図示せず）を間に挟んで重なっている。この容量用配線６８０９と、層間絶縁膜と、電源線６８１１とが重なり合っている部分も、駆動用ＴＦＴ６８０２のゲート電圧を保持するための容量として機能させることは可能である。
なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
スイッチング用ＴＦＴ６８０１の活性層６８０３と、駆動用ＴＦＴ６８０２の活性層６８０８とがそれぞれ有するチャネル形成領域のキャリアが移動する方向は、全て矢印に示したレーザー光の走査方向と揃っている。
駆動用ＴＦＴ６８０２の活性層６８０８が有するチャネル形成領域の数は、スイッチング用ＴＦＴ６８０１の活性層６８０３が有するチャネル形成領域の数よりも多くすることが望ましい。なぜなら、駆動用ＴＦＴ６８０２の方がスイッチング用ＴＦＴ６８０１よりも大きな電流能力が必要であり、チャネル形成領域が多いほどオン電流を大きくすることができるからである。
なお本実施例では発光装置に用いられるＴＦＴ基板の構成について説明したが、本実施例の作製工程を用いて液晶表示装置を作製することもできる。
本実施例は、実施例５〜実施例１４と自由に組み合わせて実施することが可能である。
本発明の半導体装置が有するＴＦＴは、チャネル形成領域において結晶性が優れているため、通常は単結晶シリコンを用いた素子で形成される回路、例えばＬＳＩを用いたＣＰＵ、各種ロジック回路の記憶素子（例えばＳＲＡＭ）、カウンタ回路、分周回路ロジック等を、形成することができる。
超ＬＳＩは最小寸法がサブミクロン領域に近づいており、より高集積化を目指すためには部分的な素子の三次元化が必要である。本実施例では、スタック構造を有する本発明の半導体装置の構造について説明する。
図７６に本実施例の半導体装置の断面図を示す。基板７７００上に第１の絶縁膜７７０１が形成されている。そして、第１の絶縁膜７７０１上に第１のＴＦＴ７７０２が形成されている。なお、第１のＴＦＴ７７０２のチャネル形成領域のチャネル幅は、１〜２ミクロン程度である。
第１のＴＦＴ７７０２を覆うように第１層間絶縁膜７７０３が形成されており、第１層間絶縁膜７７０３上に、第１の接続配線７７０５と、第１のＴＦＴ７７０２に電気的に接続されている配線７７０４とが形成されている。
そして、配線７７０４、第１の接続配線７７０５を覆うように、第２層間絶縁膜７７０６が形成されている。第２層間絶縁膜７７０６は無機の絶縁膜で形成されており、酸化珪素、酸化窒化珪素などに、後の工程において照射されるレーザー光を吸収するような物質、例えば有色の顔料やカーボンを混入したものを混ぜたものを用いる。
そして、第２層間絶縁膜７７０６の上面を、化学的機械研磨法（ＣＭＰ法）を用いて研磨しておくと、後に形成される第２の絶縁膜７７０６の表面がより平坦化され、第２の絶縁膜７７０６上に形成される半導体膜をレーザー光により結晶化するときに、その結晶性をより高めることができる。
そして第２層間絶縁膜７７０６上に第２の絶縁膜７７０７が形成されている。
そして、第２の絶縁膜７７０７上に第２のＴＦＴ７７０８が形成されている。なお、第２の絶縁膜７７０７のチャネル形成領域のチャネル幅は、１〜２ミクロン程度である。
第２のＴＦＴ７７０８を覆うように第３の層間絶縁膜７７０９が形成されており、第３の層間絶縁膜７７０９上に、第２の接続配線７７１１と、第２のＴＦＴ７７０８に電気的に接続されている配線７７１０とが形成されている。なお、第１の接続配線７７０５と第２の接続配線７７１１との間にはダマシンプロセス等によって埋め込み配線（プラグ）７７１２が形成されている。
そして、配線７７１０、第２の接続配線７７１１を覆うように、第４の層間絶縁膜７７１３が形成されている。
本実施例では、第１のＴＦＴ７７０２と第２のＴＦＴ７７０８とを、層間絶縁膜を介して重ね合わせることができる、所謂スタック構造を有している。図７６（Ａ）では、２層のスタック構造を有する半導体装置について示したが、３層以上のスタック構造を有していても良い。その場合、下層に形成された素子にレーザー光が照射されるのを防ぐため、各層の間に、第２層間絶縁膜７７０６のようなレーザー光を吸収する無機の絶縁膜を設けるようにする。
このように三次元化された半導体装置は高集積化が可能であり、また各素子間を電気的に接続する配線を短くすることができるので、配線の容量による信号の遅延を防ぎ、より高速な動作が可能になる。
なお本発明を用いたＴＦＴは、第４回新機能素子技術シンポジウム予稿集、１９８５年７月ｐ２０５．に記載されている、ＣＡＭ、ＲＡＭ共存チップにも用いることができる。図７６（Ｂ）は、メモリ（ＲＡＭ）に対応するプロセッサを配置した連想メモリ（ＣＡＭ）と、ＲＡＭの共存チップ化を図ったモデルである。
第１層目はワード処理系の回路が形成された層であり、第２層目は３層目のＲＡＭに対応したプロセッサが各種論理回路によって形成された層であり、第３層目はＲＡＭセルが形成された層である。第２層目のプロセッサと３層目のＲＡＭセルとによって連想メモリ（ＣＡＭ）が形成される。さらに、第４層目はデータ用のＲＡＭ（データＲＡＭ）であり、２層目及び３層目で形成される連想メモリと共存している。
このように、本発明は、三次元化された様々な半導体装置に応用することが可能である。
本実施例は、実施例５〜１５と自由に組み合わせて実施することが可能である。
本発明を用いて作製されるＴＦＴを搭載した半導体装置は、様々な電子機器への適用が可能である。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、携帯電話、投影型表示装置等が挙げられる。それら電子機器の具体例を図７５に示す。
図７５（Ａ）は表示装置であり、筐体７００１、支持台７００２、表示部７００３、スピーカー部７００４、ビデオ入力端子７００５等を含む。本発明の半導体装置を表示部７００３に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
図７５（Ｂ）はデジタルスチルカメラであり、本体７１０１、表示部７１０２、受像部７１０３、操作キー７１０４、外部接続ポート７１０５、シャッター７１０６等を含む。本発明の半導体装置を表示部７１０２に用いることで、本発明のデジタルスチルカメラが完成する。
図７５（Ｃ）はノート型パーソナルコンピュータであり、本体７２０１、筐体７２０２、表示部７２０３、キーボード７２０４、外部接続ポート７２０５、ポインティングマウス７２０６等を含む。本発明の半導体装置を表示部７２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。
図７５（Ｄ）はモバイルコンピュータであり、本体７３０１、表示部７３０２、スイッチ７３０３、操作キー７３０４、赤外線ポート７３０５等を含む。本発明の半導体装置を表示部７３０２に用いることで、本発明のモバイルコンピュータが完成する。
図７５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体７４０１、筐体７４０２、表示部Ａ７４０３、表示部Ｂ７４０４、記録媒体（ＤＶＤ等）読み込み部７４０５、操作キー７４０６、スピーカー部７４０７等を含む。表示部Ａ７４０３は主として画像情報を表示し、表示部Ｂ７４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体装置を表示部Ａ、Ｂ７４０３、７４０４に用いることで、本発明の画像再生装置が完成する。
図７５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体７５０１、表示部７５０２、アーム部７５０３を含む。本発明の半導体装置を表示部７５０２に用いることで、本発明のゴーグル型ディスプレイが完成する。
図７５（Ｇ）はビデオカメラであり、本体７６０１、表示部７６０２、筐体７６０３、外部接続ポート７６０４、リモコン受信部７６０５、受像部７６０６、バッテリー７６０７、音声入力部７６０８、操作キー７６０９、接眼部７６１０等を含む。本発明の半導体装置を表示部７６０２に用いることで、本発明のビデオカメラが完成する。
ここで図７５（Ｈ）は携帯電話であり、本体７７０１、筐体７７０２、表示部７７０３、音声入力部７７０４、音声出力部７７０５、操作キー７７０６、外部接続ポート７７０７、アンテナ７７０８等を含む。なお、表示部７７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体装置を表示部７７０３に用いることで、本発明の携帯電話が完成する。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は実施例５〜１６に示したいずれの構成とも組み合わせて実施することが可能である。

Claims (1)

  1. 薄膜トランジスタを有する半導体装置の作製方法であって、
    絶縁表面を有する基板上に開口部が設けられた絶縁膜を形成し、
    前記絶縁膜上及び該開口部に非晶質半導体膜を形成し、
    前記非晶質半導体膜にレーザー光を照射し、前記非晶質半導体膜を結晶化させて結晶性半導体膜を形成し、
    前記絶縁膜上に残存する結晶性半導体膜を除去し、
    前記結晶性半導体膜のうち、前記薄膜トランジスタのチャネル形成領域となる部位の周辺に存在する前記絶縁膜を除去することによって、前記部位の側面を露出させ、
    前記部位の側面及び上面に接するゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013504882A (ja) * 2009-09-16 2013-02-07 メルク パテント ゲーエムベーハー 有機エレクトロルミネセンス素子

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521994B1 (en) * 2001-03-22 2003-02-18 Netlogic Microsystems, Inc. Multi-chip module having content addressable memory
JP3977038B2 (ja) 2001-08-27 2007-09-19 株式会社半導体エネルギー研究所 レーザ照射装置およびレーザ照射方法
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP4137460B2 (ja) * 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6884668B2 (en) * 2002-02-22 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
CN100350617C (zh) * 2002-03-05 2007-11-21 株式会社半导体能源研究所 半导体元件和使用半导体元件的半导体装置
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6906343B2 (en) * 2002-03-26 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
US6875998B2 (en) * 2002-03-26 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing the same, and method of designing the same
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7012583B2 (en) * 2003-02-07 2006-03-14 Shimadzu Corporation Apparatus and method for testing pixels of flat panel display
JP4059104B2 (ja) * 2003-02-28 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器
US7220627B2 (en) * 2003-04-21 2007-05-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device where the scanning direction changes between regions during crystallization and process
US7164152B2 (en) 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
US7318866B2 (en) * 2003-09-16 2008-01-15 The Trustees Of Columbia University In The City Of New York Systems and methods for inducing crystallization of thin films using multiple optical paths
WO2005034193A2 (en) 2003-09-19 2005-04-14 The Trustees Of Columbia University In The City Ofnew York Single scan irradiation for crystallization of thin films
JP2005294630A (ja) * 2004-04-01 2005-10-20 Seiko Epson Corp 半導体装置、電気光学装置、集積回路及び電子機器
US7416924B2 (en) * 2004-11-11 2008-08-26 Samsung Electronics Co., Ltd. Organic light emitting display with single crystalline silicon TFT and method of fabricating the same
US7645337B2 (en) 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
US8221544B2 (en) 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
US7710739B2 (en) 2005-04-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US7358164B2 (en) * 2005-06-16 2008-04-15 International Business Machines Corporation Crystal imprinting methods for fabricating substrates with thin active silicon layers
EP1922745A1 (en) * 2005-08-16 2008-05-21 The Trustees of Columbia University in the City of New York Systems and methods for uniform sequential lateral solidification of thin films using high frequency lasers
US7700463B2 (en) * 2005-09-02 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7572741B2 (en) 2005-09-16 2009-08-11 Cree, Inc. Methods of fabricating oxide layers on silicon carbide layers utilizing atomic oxygen
US8598588B2 (en) 2005-12-05 2013-12-03 The Trustees Of Columbia University In The City Of New York Systems and methods for processing a film, and thin films
JP2007242816A (ja) * 2006-03-07 2007-09-20 Toppan Printing Co Ltd 有機エレクトロルミネッセンスデバイス及びその製造方法
US7863612B2 (en) 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
JP2008252068A (ja) 2007-03-08 2008-10-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP5371144B2 (ja) 2007-06-29 2013-12-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法、並びに電子機器
US8048749B2 (en) * 2007-07-26 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5205012B2 (ja) * 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
TW200942935A (en) 2007-09-21 2009-10-16 Univ Columbia Collections of laterally crystallized semiconductor islands for use in thin film transistors and systems and methods for making same
JP5385289B2 (ja) 2007-09-25 2014-01-08 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 横方向に結晶化した薄膜上に作製される薄膜トランジスタデバイスにおいて高い均一性を生成する方法
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
WO2009067687A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparation of epitaxially textured thick films
US8012861B2 (en) * 2007-11-21 2011-09-06 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
US8569155B2 (en) 2008-02-29 2013-10-29 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
JP2012508985A (ja) 2008-11-14 2012-04-12 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 薄膜の結晶化のためのシステムおよび方法
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
WO2011056787A1 (en) * 2009-11-03 2011-05-12 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
KR20180006507A (ko) 2010-02-05 2018-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
US8897049B2 (en) 2011-05-13 2014-11-25 Semiconductor Energy Laboratories Co., Ltd. Semiconductor device and memory device including semiconductor device
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2016034988A1 (en) * 2014-09-05 2016-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
KR101996492B1 (ko) * 2014-12-01 2019-07-04 에이에스엠엘 네델란즈 비.브이. 리소그래피 제조 프로세스에 관련된 진단 정보를 획득하기 위한 방법 및 장치, 진단 장치를 포함하는 리소그래피 처리 시스템
US10985278B2 (en) 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US10325779B2 (en) * 2016-03-30 2019-06-18 Tokyo Electron Limited Colloidal silica growth inhibitor and associated method and system
JP7085422B2 (ja) * 2018-06-28 2022-06-16 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 表示装置
JP7262210B2 (ja) * 2018-11-21 2023-04-21 東京エレクトロン株式会社 凹部の埋め込み方法
JP7203417B2 (ja) 2019-01-31 2023-01-13 株式会社ブイ・テクノロジー レーザアニール方法、レーザアニール装置、およびｔｆｔ基板
TWI706205B (zh) * 2019-02-19 2020-10-01 陳冠宇 有機發光顯示裝置
KR20220022016A (ko) * 2020-08-14 2022-02-23 삼성디스플레이 주식회사 디스플레이 장치의 제조 장치 및 디스플레이 장치의 제조 방법
FR3126169B1 (fr) 2021-08-12 2024-08-30 St Microelectronics Tours Sas Procédé de fabrication de composants radiofréquence

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132303A (ja) * 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
JPH06244208A (ja) * 1993-02-19 1994-09-02 Nippondenso Co Ltd 半導体装置の製造方法
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
JP2001305584A (ja) * 2000-04-25 2001-10-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2001330860A (ja) * 2000-02-28 2001-11-30 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20020003256A1 (en) * 2000-02-14 2002-01-10 Mitsubishi Denki Kabushiki Kaisha MOS semiconductor device and method of manufacturing the same

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385937A (en) 1980-05-20 1983-05-31 Tokyo Shibaura Denki Kabushiki Kaisha Regrowing selectively formed ion amorphosized regions by thermal gradient
JPS5723217A (en) 1980-07-18 1982-02-06 Fujitsu Ltd Manufacture of semiconductor device
US4330363A (en) 1980-08-28 1982-05-18 Xerox Corporation Thermal gradient control for enhanced laser induced crystallization of predefined semiconductor areas
JPS5815226A (ja) * 1981-07-20 1983-01-28 Nec Corp レ−ザアニ−リング法
JPS5886717A (ja) 1981-11-18 1983-05-24 Nec Corp 単結晶シリコン膜形成法
JPS58130517A (ja) 1982-01-29 1983-08-04 Hitachi Ltd 単結晶薄膜の製造方法
JPS58151042A (ja) 1982-03-03 1983-09-08 Fujitsu Ltd 半導体装置の製造方法
JPS60142567A (ja) * 1983-12-28 1985-07-27 Matsushita Electric Ind Co Ltd 半導体装置
JPS60143666A (ja) * 1983-12-29 1985-07-29 Hitachi Ltd マトリツクス型半導体装置
JPS60195976A (ja) * 1984-03-16 1985-10-04 Nippon Telegr & Teleph Corp <Ntt> 薄膜電界効果トランジスタ
JPS6139958U (ja) * 1984-08-13 1986-03-13 ソニー株式会社 電界効果トランジスタ
JPH0750786B2 (ja) * 1984-12-19 1995-05-31 セイコーエプソン株式会社 薄膜トランジスタ
US4597060A (en) 1985-05-01 1986-06-24 Texas Instruments Incorporated EPROM array and method for fabricating
JPH0810668B2 (ja) 1985-10-31 1996-01-31 旭硝子株式会社 多結晶シリコン膜の製造方法
JPS62268161A (ja) * 1986-05-16 1987-11-20 Hitachi Ltd 薄膜トランジスタ素子
JPS63293881A (ja) * 1987-05-26 1988-11-30 Ricoh Co Ltd 縦型ｍｏｓ型薄膜トランジスタ
JP2582794B2 (ja) * 1987-08-10 1997-02-19 株式会社東芝 半導体装置及びその製造方法
JPH01162376A (ja) 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JPH0215675A (ja) * 1988-07-01 1990-01-19 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
FR2634318B1 (fr) 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
US4951102A (en) * 1988-08-24 1990-08-21 Harris Corporation Trench gate VCMOS
JPH02143417A (ja) 1988-11-24 1990-06-01 Sharp Corp 半導体装置の製造方法
JPH03288475A (ja) 1990-04-04 1991-12-18 Seiko Instr Inc 半導体装置の製造方法
JP3150334B2 (ja) 1990-11-15 2001-03-26 セイコーエプソン株式会社 液晶パネル
JP2794499B2 (ja) 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2851968B2 (ja) * 1991-04-26 1999-01-27 キヤノン株式会社 改良された絶縁ゲート型トランジスタを有する半導体装置及びその製造方法
KR100269350B1 (ko) 1991-11-26 2000-10-16 구본준 박막트랜지스터의제조방법
JPH05198759A (ja) * 1992-01-23 1993-08-06 Canon Inc 絶縁ゲート型電界効果トランジスタ、それを用いた半導体装置及び製造方法
JPH05218415A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
JPH05218416A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置の製造方法
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JP2572003B2 (ja) 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
US5403762A (en) 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JPH06275640A (ja) * 1993-03-22 1994-09-30 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
US5292683A (en) 1993-06-09 1994-03-08 Micron Semiconductor, Inc. Method of isolating semiconductor devices and arrays of memory integrated circuitry
JP3450376B2 (ja) 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985704A (en) * 1993-07-27 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JPH07335904A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
TW272319B (ja) 1993-12-20 1996-03-11 Sharp Kk
JP3398453B2 (ja) * 1994-02-24 2003-04-21 株式会社東芝 薄膜トランジスタの製造方法
JP3150840B2 (ja) 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6700133B1 (en) 1994-03-11 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US6906383B1 (en) 1994-07-14 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacture thereof
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JPH0897431A (ja) 1994-09-28 1996-04-12 Fuji Xerox Co Ltd 半導体装置およびその製造方法
US5942768A (en) 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP3727034B2 (ja) 1995-01-13 2005-12-14 株式会社半導体エネルギー研究所 レーザー照射装置
US5854803A (en) 1995-01-12 1998-12-29 Semiconductor Energy Laboratory Co., Ltd. Laser illumination system
JP3216861B2 (ja) 1995-04-10 2001-10-09 シャープ株式会社 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法
TW297138B (ja) * 1995-05-31 1997-02-01 Handotai Energy Kenkyusho Kk
US5770263A (en) * 1995-11-08 1998-06-23 Micron Technology, Inc. Method for in situ removal of particulate residues resulting from hydrofluoric acid cleaning treatments
JP3841910B2 (ja) * 1996-02-15 2006-11-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6599790B1 (en) * 1996-02-15 2003-07-29 Semiconductor Energy Laboratory Co., Ltd Laser-irradiation method and laser-irradiation device
JP3522441B2 (ja) 1996-03-12 2004-04-26 株式会社半導体エネルギー研究所 半導体装置
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW451284B (en) 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP4086925B2 (ja) * 1996-12-27 2008-05-14 株式会社半導体エネルギー研究所 アクティブマトリクスディスプレイ
US5933735A (en) 1997-01-16 1999-08-03 United Microelectronics Corp. Semiconductor read-only memory device and method of fabricating the same
US20010043173A1 (en) * 1997-09-04 2001-11-22 Ronald Roy Troutman Field sequential gray in active matrix led display using complementary transistor pixel circuits
JPH11121753A (ja) 1997-10-14 1999-04-30 Hitachi Ltd 半導体装置及びその製造方法
JP3129264B2 (ja) 1997-12-04 2001-01-29 日本電気株式会社 化合物半導体電界効果トランジスタ
JPH11177102A (ja) 1997-12-08 1999-07-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6528397B1 (en) 1997-12-17 2003-03-04 Matsushita Electric Industrial Co., Ltd. Semiconductor thin film, method of producing the same, apparatus for producing the same, semiconductor device and method of producing the same
JP2000068520A (ja) 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
JP4931267B2 (ja) 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
JP3629939B2 (ja) * 1998-03-18 2005-03-16 セイコーエプソン株式会社 トランジスタ回路、表示パネル及び電子機器
KR100271813B1 (ko) * 1998-09-28 2000-11-15 구본준 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터및 그 제조방법
JP2000150896A (ja) * 1998-11-16 2000-05-30 Sharp Corp 薄膜トランジスタおよびその製造方法
US6384804B1 (en) * 1998-11-25 2002-05-07 Lucent Techonologies Inc. Display comprising organic smart pixels
JP2000183351A (ja) 1998-12-11 2000-06-30 Sony Corp 薄膜半導体装置の製造方法
TW457553B (en) * 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus
JP3649927B2 (ja) * 1999-01-29 2005-05-18 三洋電機株式会社 エレクトロルミネッセンス表示装置
JP4877675B2 (ja) * 1999-06-28 2012-02-15 株式会社半導体エネルギー研究所 電気光学装置の作製方法
JP4053691B2 (ja) 1999-06-29 2008-02-27 三井化学株式会社 ホスフィンオキシド化合物およびその製造方法
US6617226B1 (en) 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
TW473783B (en) 1999-08-13 2002-01-21 Semiconductor Energy Lab Laser apparatus, laser annealing method, and manufacturing method of a semiconductor device
JP3897965B2 (ja) 1999-08-13 2007-03-28 株式会社半導体エネルギー研究所 レーザー装置及びレーザーアニール方法
JP4646368B2 (ja) * 1999-08-31 2011-03-09 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP2001091941A (ja) 1999-09-20 2001-04-06 Seiko Epson Corp 液晶表示装置およびこれを用いた電子機器
JP4906017B2 (ja) * 1999-09-24 2012-03-28 株式会社半導体エネルギー研究所 表示装置
JP2001111053A (ja) * 1999-10-04 2001-04-20 Sanyo Electric Co Ltd 薄膜トランジスタ及び表示装置
US6410368B1 (en) 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP2001147446A (ja) * 1999-11-19 2001-05-29 Hitachi Ltd 液晶表示装置とその製造方法
GB9927287D0 (en) * 1999-11-19 2000-01-12 Koninkl Philips Electronics Nv Top gate thin film transistor and method of producing the same
JP4145495B2 (ja) * 2000-01-11 2008-09-03 株式会社半導体エネルギー研究所 表示装置、コンピュータ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、ゲーム機器、携帯情報端末、及び画像再生装置
JP4836333B2 (ja) 2000-01-28 2011-12-14 株式会社半導体エネルギー研究所 半導体装置
US6780687B2 (en) 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
JP2001274433A (ja) 2000-03-24 2001-10-05 Japan Steel Works Ltd:The シリコン膜の結晶化方法及び多結晶シリコン膜の製造方法並びに多結晶シリコン膜を用いたディバイス
JP5127099B2 (ja) * 2000-04-26 2013-01-23 株式会社半導体エネルギー研究所 電子装置、表示装置
US6747289B2 (en) 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5057613B2 (ja) 2000-04-27 2012-10-24 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US7662677B2 (en) * 2000-04-28 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
JP2001324723A (ja) 2000-05-12 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法。
US6746901B2 (en) 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP4683761B2 (ja) 2000-05-12 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001332741A (ja) 2000-05-25 2001-11-30 Sony Corp 薄膜トランジスタの製造方法
JP2001338987A (ja) * 2000-05-26 2001-12-07 Nec Microsystems Ltd Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法
US7078321B2 (en) * 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4058751B2 (ja) 2000-06-20 2008-03-12 日本電気株式会社 電界効果型トランジスタの製造方法
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
JP2002208705A (ja) 2001-01-09 2002-07-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002324808A (ja) 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI221645B (en) 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4071005B2 (ja) 2001-01-29 2008-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6602758B2 (en) * 2001-06-15 2003-08-05 Agere Systems, Inc. Formation of silicon on insulator (SOI) devices as add-on modules for system on a chip processing
JP4141138B2 (ja) 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
EP1326273B1 (en) 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6930326B2 (en) 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
US6780694B2 (en) * 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06132303A (ja) * 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
JPH06244208A (ja) * 1993-02-19 1994-09-02 Nippondenso Co Ltd 半導体装置の製造方法
US20020003256A1 (en) * 2000-02-14 2002-01-10 Mitsubishi Denki Kabushiki Kaisha MOS semiconductor device and method of manufacturing the same
JP2001330860A (ja) * 2000-02-28 2001-11-30 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法
JP2001305584A (ja) * 2000-04-25 2001-10-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013504882A (ja) * 2009-09-16 2013-02-07 メルク パテント ゲーエムベーハー 有機エレクトロルミネセンス素子

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