+

DE3012363C2 - Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen - Google Patents

Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen

Info

Publication number
DE3012363C2
DE3012363C2 DE3012363A DE3012363A DE3012363C2 DE 3012363 C2 DE3012363 C2 DE 3012363C2 DE 3012363 A DE3012363 A DE 3012363A DE 3012363 A DE3012363 A DE 3012363A DE 3012363 C2 DE3012363 C2 DE 3012363C2
Authority
DE
Germany
Prior art keywords
implantation
areas
channel
photoresist layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3012363A
Other languages
English (en)
Other versions
DE3012363A1 (de
Inventor
Alan Cowansville Quebec Aitken
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microsemi Semiconductor ULC
Original Assignee
Mitel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitel Corp filed Critical Mitel Corp
Publication of DE3012363A1 publication Critical patent/DE3012363A1/de
Application granted granted Critical
Publication of DE3012363C2 publication Critical patent/DE3012363C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/891—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D44/00, e.g. integration of charge-coupled devices [CCD] or charge injection devices [CID
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen auf einem Halbleitersubstrat gemäß dem Oberbegriff des Anspruchs 1.
Ein entsprechendes Verfahren ist aus der US-PS 13 484 bekannt.
Bei dem bekannten Verfahren wird auf eine erste Oxidschicht der Substratoberfläche eine Nitridschicht, welche die Kanalbereiche -abdeckt, und sodann eine weitere Oxidschicht, welche die Bereiche außerhalb der Kanalbereiche abdeckt, aufgebracht. Auf diesen Schichten wird eine Fotolackschicht gebildet, die die Wannenbereiche freiläßt und somit die Grenzen der Wannen definiert. Es folgt eine Hochenergieimplantation mit Ionen eines dem Substrat entgegengesetzten Leitungstyps. Die Ionen dürfen hierbei nur die Nitridschicht, nicht jedoch die Fotolack- und die weitere Oxidschicht durchdringen, so daß unterhalb der Nitridschicht Kanalbereiche gebildet werden. Unter Verwendung der Fotolackschicht als Maske werden durch Abätzen eines Teils der weiteren Oxidschicht die Wannenbereiche außerhalb der Kanalbereiche freigelegt und danach die Fotolackschicht entfernt, worauf sich eine Temperaturbehandlung anschließt, bei der die zuvor implantierten Ionen zur Bildung der Wannen in das Substrat eingetrieben werden. Diese Temperaturbehandlung wird über 21 Stunden hinweg bei 12000C und Stickstoffatmosphäre durchgeführt.
Zur Behandlung hochdotierter Feldbereiche zur Minimierung von Kanten-Leckströmeu und zur Erhöhung der Feldschwellwertspanriung schließt sich eine zweite Implantation mit den gleichen Ionen an, die im Vergleich zur ersten Implantation mit niedrigerer Energie und höherer Dosis erfolgt, wobei die Nitridschicht und der noch vorhandene Teir der weiteren Oxidschicht als
ίο Maske dienen. Sodann wird der noch vorhandene Teil der weiteren Oxidschicht abgeätzt und in üblicher Weise werden danach die Source- und Drain-Bereiche ein- und die zugehörigen Elektroden aufgebracht.
Dieses Verfahren umfaßt eine Vielzahl von Verfahrensschritten und weist zudem den Nachteil auf, daß die Wannen durch eine an die erste Implantation sich anschließende Wärmebehandlung gebildet werden, bei der die sich ergebenden Wannenbegrenzungen nicht eindeutig festliegen.
Es besteht die Aufgabe, dieses bekannte Verfahren zu vereinfachen und die Begrenzungen der Wannen zu verbessern.
Gelöst wird diese Aufgabe bei einem Verfahren der gattungsgemäßen Art durch die kennzeichnenden Merkmale des Anspruches 1. Eine vorteilhafte Weiterbildung ist dem Anspruch 2 entnehmbar.
Bei dem bekannten Verfahren muß nach dem Aufbringen der Nitridschicht die weitere Oxidschicht gebildet werden, die die Feldbereiche bei der anschließenden ersten Implantation abdeckt Dies ist bei dem beanspruchten Verfahren nicht erforderlich.
Bei dem bekannten Verfahren muß unter Verwendung der Fotolackschicht in den Feldbereichen diese weitere Oxidschicht abgeätzt und sodann die Fotolackschicht entfernt werden, bevor die zweite Implantation durchgeführt wird. Dies entfällt ebenfalls beim beanspruchten Verfahren. Gleiches giJt^uch für das sich anschließende Abätzen der weiteren Oxidschicht außerhalb der Wannenbereiche beim bekannten Verfahren.
Erreicht wird dies dadurch, daß beim beanspruchten Verfahren die Fotolackschicht, die nunmehr auf die Substratoberfläche aufgebracht ist und die Grenzen der Wannen definiert, als Maske bei den beiden unmittelbar aufeinanderfolgenden Implantationen dient
Ein Verfahren zum Herstellen eines Feldeffekttransistors und eines Ladungsspeichers auf dem gleichen Substrat ist aus der Druckschrift »RCA-Review«, Vol. 38, Sept. 1977, S. 407-435, bekannt.
Ein Ausführungsbeispiel der Erfindung zum· Herstellen eines N-Kanal-, eines P-Kanal-Feldeffekttransistors sowie eines N-Kanal-CTD-Ladungsspeichers wird nachfolgend anhand der Zeichnungen erläutert. Es zeigen
F i g. 1 bis 8 Querschnitte eines Halbleitersubstrats und darauf befindlicher Oberflächenschichten in der Reihenfolge der Herstellung einer Kombination von Ladungsspeicher- und CMOS-Bauelementen, wobei die Abmessungen der Deutlichkeit halber nicht maßstabsgerecht sind.
Gemäß Fig. 1 wurde ein N~-dotiertes Siliciumsubstrat 1 mit hohem spezifischem Widerstand beispielsweise mit Phosphor dotiert. Die Dicke des Substrats sollte vorzugsweise bei 500 μιη liegen und die Störstellenkonzentration sollte etwa 1015 Störstellen pro cm3 enthalten.
Das dotierte Substrat wird dann oxidiert, damit sich eine Schicht 2 aus Siliciumdioxid etwa mit einer Dicke von 50 nm ergibt, auf der eine Schicht aus Siliciumnitird
3 abgelagert wird. Diese Schichten liegen Ober den herzustellenden FET- und CTD-Bauelementen.
Es hat sich gezeigt, daß die in bestimmten der nachfolgenden Schritte zu implantierenden Störstellen manchmal innerhalb des Substrats eine seitliche Diffusion erfahren. Zur Reduzierung dieses Effekts wird vorzugsweise als nächstes ein Ätzschritt ausgeführt, bei dem die Siliciumnitridschicht und das Siliciumdioxid als Maske verwendet weiden. Das Ergebnis besteht darin, daß die freiliegende Oberfläche des Siliciums sowie ein Teil derselben unterhalb der Siliciumnitrid- und der Siliciumdioxidschichien an den Kanten der Kanalbereiche 4 weggeätzt wird, so daß ein Oberflächenprofil gemäß F i g. 2 ergibt.
Da das Ätzmittel teilweise unterhalb des Siliciumdioxids ätzt, ergibt sich eine abgeschrägte Kante, welche durch das Siliciumnitrid gegen eine spätere Implantation hoher Dosis und niederer Energie maskiert ist
Die Fotolackschicht 5 wird als eine Maske auf dem Substrat und seinen oberen Schichten abgelagert, wodurch die Wannen der N-Kanal-FET- und der CTD-Bauelemente definiert werden, wie dies F i g. S zeigt. Die Dicke der Fotolackschicht sollte zumindest 600 nm betragen. Die aktiven Bereiche des CTD-Bauelements und des N-Kanal-FET, welche zu dotieren sind, sind durch die Bezugszeichen 6 bzw. 7 angegeben. Der Bereich des Siliciumsubstrats, in dem ein P-Kanal-CMOS-Bauelement herzustellen ist, wird durch die Fotolackschicht 5 bedeckt
Die Bildung der P--Wannen ist in Fi g. 3 gezeigt Die Implantation der P-Störstellen erfolgt direkt in das Silicium. Zuerst erfolgt eine Hochenergie-Ionenimplantation von P-Störstellen, etwa Bor, mit niedriger Dosierung. Die Borionen dringen durch die Siliciumnitrid- und Siliciumdioxidschichten 2,3 soweit sie nicht von der Fotolackschicht bedeckt sind. Somit ergeben sich P- -Wannen, welche die aktiven Bereiche der N-Kanal-CMOS-FET- und der CTD-Bauelemente definieren. Infolge der niedrigen Dosierung besitzen die P--Wannen in dem N--Substrat einen hohen spezifischen Widerstand. Eine typische Dosierung der Ionenimplantation sollte etwa 5 χ 1012/cm2 betragen und die Implantationsenergie sollte bei 100 keV lieger,.
Das Ergebnis ist, daß die Schwellwertspannung der sich ergebenden N-Kanal-FET- und CTD-Bauelemente niedrig und für jedes Bauelement gleich ist
Eine hohe Bor-Störstellenkonzentration ist jedoch in den Feldbereichen des N-Kanal-FET erwünscht, damit sich eine hohe Feldschwellwertspannung ergibt. Hierzu wird ein zweiter Ionenirnplantationsschritt unter Verwendung der gleichen Masken wie bei dem vorangegangenen implantationsschritt vorgenommen. Bei der zweiten Ionenimplantation mit Borionen wird eine hohe Dosierung und eine niedrige Energie angewandt. Vorzugsweise ist die Dosierung der Ionenimplantation größer als 10l3/cm2 und die Implantationsenergie geringer als 40 keV.
In diesem Falle schützt die Siliciumnitridschicht 3 über dem von der Fotolackmaske freigelassenen aktiven CTD-Bereich 6 und über dem Bereich 7 des N-Kanal-CMOS-FET das Substrat vor der Borimplantation. Alle durch die Fotolackschicht 5 maskierten Bereiche werden ebenfalls geschützt. Hieraus ergeben isch höher dotierte Feldbereiche mit niedrigerem spezifischem Widerstand, wobei ein* höhere Dichte durch eine größere Anzahl von » + «-Zeichen in der P-Wanne verdeutlicht wird. Bereiche mit höherem spezifischem Widerstand und geringerer Dichte bilden die Kanalbereiche des N-Kanalfeldeffektbauelements und des N-Kanal CTD-Bauelements, welche einen höheren spezifischen Widerstand erfordern, um eine niedrigere Schwellwertspannung zu erzielen.
Bei den vorgenannten Schritten werden die Wannen für die CTD- und für die FET-Bauelemente unter Bildung der gleichen Masken hergestellt wobei ein hoher spezifischer Widerstand in den Kanalbereichen und ein niedriger spezifischer Widerstand in den Feldbereichen erzielt wird. Die so hergestellten CTD- und FET-Bauelemente sind elektrisch kompatibel, da sie auf dem gleichen Substrat vorhanden sind und gleichen Dotierungen unterzogen wurden.
Die Fotolackschicht wird anschließend entfernt und die Siliciumdioxid- und die Siliciumnitridschicht 2 bzw. 3 werden als Maske verwendet wenn nunmehr das freiliegende Silicium bis zu einer Dicke von 1.5 μπι oxidiert wird, was die Siliciumdioxidschicht 10 in Fig.4 ergibt Eine dünne Siliciumdioxidschicht 11 wird über die Siliciumnitridschicht 3 aufgewachsen. Die Schichten 2,3 und 11 werden dann weggeätzt so daß die Schicht 10 mit einer Dicke von etwa 13 μπι auf der Oberfläche zurückbleibt
Eine Siliciumdioxidschicht 12 wird nur auf die ireiliegenden Siliciumbereiche gemäß Fig.5 aufgewachsen. Eine Fotolackschicht 13 wird sodann aufgebracht, weiche den Gate-Elektrodenbereich des P--KanaI-FET freiläßt Borionen werden nunmehr implantiert, wie dies durch die senkrechten Pfeile angedeutet wird und zwar mit einer Dosierung von 2 χ 10"/cm2 und einer Energie von. 40 kV, wodurch die P-'Kanal-FET-Schwellwertspannung erniedrigt wird. Sollte es erwünscht sein, die N-Kanal-FET-Schwellwertspannung zu erhöhen, dann kann gleichzeitig eine Borimplantation durch Öffnungen in der Fotolackmaske im Gate-EIektrodenbereich 7 vorgesehen werden, wie dies F i g. 5 zeigt Der spezifische Oberfiächenwiderstand des N-Kanal-FET würde dann gleich einem Wert von zwei Ohm/cm "ein.
Es wird dann eine erste Schicht aus Polysiücium — wie in Fig.6 gezeigt — abgelagert, um die Gate-Elektre Jen 14 des CTD-Bauelements, die Gate-Elektrode 16 für den N-Kanal-FET und die Gate-Elektrode 17 für den P-Kana!-FETzu bilden.
Eine Oxidschicht 18 wird dann über den Gate-Elektroden des CTD-Bauelements aufgewachsen und zwar in einer Dicke von annähernd 60 nm. Eine zweite Schicht Polysilicium wird dann über der Oxidschicht 18 aufgewachsen und durch Ätzen wird eine zweite Elektrode 19 des CTD-Bauelements gebildet, welche von
so den Gate-Elektroden 14 der ersten Ebene durch die Oxidschicht 18 isoliert ist. Die zweite Polysiliciumschicht kann auch eine Gate-Elektrode für die P- und N-K«nal-FET-Baueiemente bilden, falls dies erwünscht ist Diese letztere Ausbildung ist in F i g. 6 nicht gezeigt
5j und kann wahlwehc angewendet werden.
Ein Kondensator wird durch Verwendung der Schichten 14 und 19 als Elektroden gebildet, wenn die Schichten 14 derart dotiert werden, daß sie leitend sind. Die Siliciumdioxid-lsoiierschicht 18 bildet hierbei das Di-
eo elektrikum.
Die Siliciumdioxidschicht 12 wird nun in den Source- und Drain-Bereichen 20 der N-Kanal-FLT- und CTD-Bauelemente unter Verwendung einer Fotolackmaske weggeätzt, wie dies in F i g. 7 veranschaulicht ist. Hier-
durch werden die Köchen 20 freigelegt, wo N+-DoUerungsstörstellen einzuführen sind. Hierzu wird z. B. Phosphor in die freiliegenden Flächen 20 eindiffundiert oder implantiert, damit sich N+ dotierte Bereiche 21
5 6 ';
ergeben. ·■-:?
Gleichzeitig werden alle freiliegenden Polysilicium- ■'
elektroden 16,17 und 19 in ähnlicher Weise N + -dotiert, $
damit diese leitend werden. ff
Die an der Oberfläche des Substrats zu dotierenden s Bereiche des P-Kanal-FET werden durch Ätzen der SiIiciumdioxidschicht 12 freigelegt Die Diffusion oder Implantation von Bor-Störstellen in die Oberfläche des N--dotierten Siliciumsubstrats bewirkt die Bildung der P* dotierten Bereiche 23. Anschließend wird eine Oxid- io schicht 22 aufgebracht.
Letztlich wird die Oberfläche unter Verwendung einer Fotolackmaske geätzt, um die Kontaktierungsbereiche freizulegen, auf denen nichtgezeigte leitende Kontakte angebracht werden. Hierbei handelt es sich um die 15 Source-Drain- und Gate-Elektrodenbereiche der N-Kanal und der P-Kanal-MOS-Bauelemente, die obere und die unteren Elektroden des Kondensators und die Source- und Drain-Elektroden des CTD-Bauelements.
Hierzu 2 Blatt Zeichnungen
25
30
35
40
45
50
55
60
65

Claims (2)

Patentansprüche:
1. Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen auf einem Halbleitersubstrat eines ersten Leitungstyps, bei welchem zuerst eine die Kanalbereiche abdeckende Nitridschicht auf die Substratoberfläche aufgebracht wird, danach eine Fotolackschicht gebildet wird, welche die Bereiche der Wannen frei läßt, sodann eine erste Implantation mit Ionen eines zum ersten Leitungstyp entgegengesetzten zweiten Leitungstyps durch die Nitridschicht hindurch erfolgt zur Bildung der Kanalbereiche, wobei die Fotolackschicht als Maske dient und schließlich in die Wannenbereiche außerhalb der Kanalbereiche mit der Nitridschicht als Maske eine zweite Implantation mit gleicher,. Ionen mit im Vergleich zur ersten Implantation höherer Dosis und niedrigerer Energie erfolgt, dadurch gekennzeichnet, daß die Fotolackschicht (5) unmittelbar auf die Substratoberfläche aufgebracht wird, daß die erste Implantation auch die außerhalb der Kanalbereiche (6, 7) liegenden Wannenbereiche erfaßt und daß bei der unmittelbar an die erste Implantation sich anschließenden zweiten Implantation auch die Fotolackschicht (5) als Maske dient
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß z.ur Bildung eines CTD-Ladungsspeichers und eines Feldeffekttransistors auf dem gleichen Substrat nach dem Enfernen der Fotolackschicht (5) eine nur die 'Kanalbereiche (6, 7) freilassende Oxidschicht (10) gebildet .aid eine weitere, die Wanne des Ladungsspeichers abdeckende Fotolackschicht (13) aufgebracht wird, worauf sich eine den Kanalbereich (7) des Feldeffekttransistors erfassende dritte Implantation mit den gleichen Ionen anschließt.
DE3012363A 1979-07-31 1980-03-29 Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen Expired DE3012363C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CA000332884A CA1151295A (en) 1979-07-31 1979-07-31 Dual resistivity mos devices and method of fabrication

Publications (2)

Publication Number Publication Date
DE3012363A1 DE3012363A1 (de) 1981-03-12
DE3012363C2 true DE3012363C2 (de) 1986-04-03

Family

ID=4114828

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3012363A Expired DE3012363C2 (de) 1979-07-31 1980-03-29 Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen

Country Status (5)

Country Link
US (1) US4314857A (de)
JP (1) JPS5925369B2 (de)
CA (1) CA1151295A (de)
DE (1) DE3012363C2 (de)
GB (2) GB2056167B (de)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2472267B1 (fr) * 1979-12-20 1986-06-20 Mitel Corp Dispositif semiconducteur mos a double resistivite et methode de fabrication
US4391650A (en) * 1980-12-22 1983-07-05 Ncr Corporation Method for fabricating improved complementary metal oxide semiconductor devices
US4382827A (en) * 1981-04-27 1983-05-10 Ncr Corporation Silicon nitride S/D ion implant mask in CMOS device fabrication
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
DE3133468A1 (de) * 1981-08-25 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
US4528581A (en) * 1981-10-21 1985-07-09 Hughes Aircraft Company High density CMOS devices with conductively interconnected wells
US4426766A (en) * 1981-10-21 1984-01-24 Hughes Aircraft Company Method of fabricating high density high breakdown voltage CMOS devices
US4422885A (en) * 1981-12-18 1983-12-27 Ncr Corporation Polysilicon-doped-first CMOS process
JPS58125872A (ja) * 1982-01-21 1983-07-27 Nec Corp 電荷結合素子
US4409726A (en) * 1982-04-08 1983-10-18 Philip Shiota Method of making well regions for CMOS devices
EP0093786B1 (de) * 1982-05-06 1986-08-06 Deutsche ITT Industries GmbH Verfahren zum Herstellen einer planaren monolithisch integrierten Festkörperschaltung mit mindestens einem Isolierschicht-Feldeffekttransistor und mit mindestens einem Bipolartransistor
US4476621A (en) * 1983-02-01 1984-10-16 Gte Communications Products Corporation Process for making transistors with doped oxide densification
EP0116654B1 (de) * 1983-02-12 1986-12-10 Deutsche ITT Industries GmbH Verfahren zum Herstellen von bipolaren Planartransistoren
US4628340A (en) * 1983-02-22 1986-12-09 Tokyo Shibaura Denki Kabushiki Kaisha CMOS RAM with no latch-up phenomenon
DE3369030D1 (en) * 1983-04-18 1987-02-12 Itt Ind Gmbh Deutsche Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor
US4567640A (en) * 1984-05-22 1986-02-04 Data General Corporation Method of fabricating high density CMOS devices
US4642877A (en) * 1985-07-01 1987-02-17 Texas Instruments Incorporated Method for making charge coupled device (CCD)-complementary metal oxide semiconductor (CMOS) devices
US4713329A (en) * 1985-07-22 1987-12-15 Data General Corporation Well mask for CMOS process
US4866002A (en) * 1985-11-26 1989-09-12 Fuji Photo Film Co., Ltd. Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof
US4889825A (en) * 1986-03-04 1989-12-26 Motorola, Inc. High/low doping profile for twin well process
US4929565A (en) * 1986-03-04 1990-05-29 Motorola, Inc. High/low doping profile for twin well process
US4925806A (en) * 1988-03-17 1990-05-15 Northern Telecom Limited Method for making a doped well in a semiconductor substrate
US5286986A (en) * 1989-04-13 1994-02-15 Kabushiki Kaisha Toshiba Semiconductor device having CCD and its peripheral bipolar transistors
JPH0770703B2 (ja) * 1989-05-22 1995-07-31 株式会社東芝 電荷転送デバイスを含む半導体装置およびその製造方法
DE69028159T2 (de) * 1989-06-27 1997-03-27 Nat Semiconductor Corp Silicid-Übereinstimmendes CMOS-Verfahren mit einer differenzierten Oxid-Implantierungsmaske
US4956311A (en) * 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
JPH03152939A (ja) * 1989-11-09 1991-06-28 Toshiba Corp 半導体集積回路装置
US5288651A (en) * 1989-11-09 1994-02-22 Kabushiki Kaisha Toshiba Method of making semiconductor integrated circuit device including bipolar transistors, MOS FETs and CCD
US5260228A (en) * 1990-01-19 1993-11-09 Kabushiki Kaisha Toshiba Method of making a semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors
JPH07109861B2 (ja) * 1990-01-19 1995-11-22 株式会社東芝 電荷転送デバイスを含む半導体装置およびその製造方法
JPH07109860B2 (ja) * 1990-01-19 1995-11-22 株式会社東芝 電荷転送デバイスを含む半導体装置およびその製造方法
US8735986B2 (en) 2011-12-06 2014-05-27 International Business Machines Corporation Forming structures on resistive substrates

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2314260A1 (de) * 1972-05-30 1973-12-13 Ibm Ladungsgekoppelte halbleiteranordnung und verfahren zu ihrer herstellung
US3897282A (en) * 1972-10-17 1975-07-29 Northern Electric Co Method of forming silicon gate device structures with two or more gate levels
US3868274A (en) * 1974-01-02 1975-02-25 Gen Instrument Corp Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate
US4115796A (en) * 1974-07-05 1978-09-19 Sharp Kabushiki Kaisha Complementary-MOS integrated semiconductor device
US3983620A (en) * 1975-05-08 1976-10-05 National Semiconductor Corporation Self-aligned CMOS process for bulk silicon and insulating substrate device
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
US4046606A (en) * 1976-05-10 1977-09-06 Rca Corporation Simultaneous location of areas having different conductivities
US4052229A (en) * 1976-06-25 1977-10-04 Intel Corporation Process for preparing a substrate for mos devices of different thresholds
US4217149A (en) * 1976-09-08 1980-08-12 Sanyo Electric Co., Ltd. Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion

Also Published As

Publication number Publication date
GB2056167B (en) 1984-01-18
JPS5623779A (en) 1981-03-06
GB2120847B (en) 1984-05-31
GB2056167A (en) 1981-03-11
GB8313198D0 (en) 1983-06-22
JPS5925369B2 (ja) 1984-06-16
DE3012363A1 (de) 1981-03-12
CA1151295A (en) 1983-08-02
GB2120847A (en) 1983-12-07
US4314857A (en) 1982-02-09

Similar Documents

Publication Publication Date Title
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE68926985T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einem Siliziumkörper, in dem durch Ionenimplantationen Halbleitergebiete gebildet werden
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
DE3150222C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE3019850C2 (de)
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
EP0186058B1 (de) Feldeffekttransistor mit hoher Spannungsfestigkeit
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE2809233A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
DE4116690A1 (de) Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben
DE3002051A1 (de) Verfahren zur herstellung von komplementaeren mos-transistoren hoher integration fuer hohe spannungen
DE2726003A1 (de) Verfahren zur herstellung von mis- bauelementen mit versetztem gate
DE2404184A1 (de) Mis-halbleitervorrichtung und verfahren zu deren herstellung
DE2160427B2 (de) Verfahren zur Herstellung eines Halbleiterwiderstandes mit implantierten Ionen eines neutralen Dotierungsstoffes
DE2915024A1 (de) Halbleiterbauelement
DE3709708A1 (de) Feldeffekttransistor mit gering dotierter drainanordnung und verfahren zur herstellung desselben
DE3324332A1 (de) Verfahren zur herstellung von cmos-transistoren auf einem siliziumsubstrat
DE2160462C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE3779802T2 (de) Verfahren zur herstellung einer halbleiteranordnung.
EP0129045A1 (de) Verfahren zum Herstellen eines integrierten Isolierschicht-Feldeffekttransistors mit zur Gateelektrode selbstausgerichteten Kontakten
DE2422120B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2621165A1 (de) Verfahren zum herstellen eines metallkontaktes
DE69105621T2 (de) Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung.
DE3423776C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 21/265

8126 Change of the secondary classification

Ipc: H01L 21/82

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee
点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载