TWI618252B - 半導體裝置 - Google Patents

Abstract

本發明的一個方式的目的之一是提供一種具有良好的電特性的電晶體等。本發明的一個方式是一種半導體裝置，包括：閘極電極；與閘極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸並從離閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層的多層膜，第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層包含銦、元素M(鋁、鎵、釔或錫)及鋅，第一氧化物半導體層的元素M對銦的原子數比大於第二氧化物半導體層的元素M對銦的原子數比，且第一氧化物半導體層的厚度為20nm以上且200nm以下，第三氧化物半導體層的元素對銦的原子數比大於第二氧化物半導體層的元素M對銦的原子數比，且第三氧化物半導體層的厚度為0.3nm以上且小於10nm。

Description

半導體裝置

本發明係關於一種物體、方法或製造方法。或者，本發明關於一種程式(process)、機器(machine)、產品(manufacture)或者組成物(composition of matter)。尤其是，本發明關於例如半導體層、半導體裝置、顯示裝置、液晶顯示裝置、發光裝置。或者，本發明關於半導體層、半導體裝置、顯示裝置、液晶顯示裝置、發光裝置的製造方法。或者，本發明關於半導體裝置、顯示裝置、液晶顯示裝置、發光裝置的驅動方法。尤其是，本發明關於例如具有電晶體的半導體裝置、顯示裝置、發光裝置或上述裝置的驅動方法。或者，本發明關於例如包括該半導體裝置、該顯示裝置或該發光裝置的電子裝置。

注意，在本說明書中半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置，因此電光裝置、半導體電路以及電子裝置等都是半導體裝置。

使用形成在具有絕緣表面的基板上的半導體膜構成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路或顯示裝置等的半導體裝置。作為可用於電晶體的半導體膜，已知矽膜。

關於用於電晶體的半導體膜的矽膜，根據用途分別使用非晶矽膜或多晶矽膜。例如，當用於構成大型顯示裝置的電晶體時，較佳為使用已有大面積基板上進行成膜的技術的非晶矽膜。另一方面，當用於構成一起形成有驅動電路的高功能的顯示裝置的電晶體時，較佳為使用製造具有高場效移動率的電晶體的多晶矽膜。作為形成多晶矽膜的方法，已知藉由對非晶矽膜進行高溫下的加熱處理或進行雷射處理形成的方法。

近年來氧化物半導體膜受到關注。例如，公開了使用包含銦、鎵及鋅的非晶氧化物半導體膜的電晶體(參照專利文獻1)。

因為氧化物半導體膜可以利用濺射法等形成，所以可以將它用於構成大型顯示裝置的電晶體的通道形成區。另外，使用氧化物半導體膜的電晶體具有高場效移動率，從而可以實現一起形成有驅動電路的高功能的顯示裝置。另外，因為當製造使用氧化物半導體膜的電晶體時可以改良使用非晶矽層的電晶體的生產裝置的一部分而利用，所以在可以抑制生產投資的方面上優勢。

此外，已知由InMO₃(ZnO)_m(M是Fe、Ga、Al；m是自然數)表示的同源化合物(homologous compound)(參照非專利文獻1)。在由InMO₃(ZnO)_m表示的同源化合物中，尤其是，M是Ga的結晶根據在世界上首次合成其結晶的君塚升博士有時被稱為“君塚結晶”。

[專利文獻1]日本專利申請公開第2006-165528號公報

[非專利文獻1]N.Kimizuka,M.Isobe, and M.Nakamura,“Syntheses and Single-Crystal Data of Homologous Compounds, In₂O₃ (ZnO)_m (m=3, 4, and 5), InGaO₃ (ZnO)₃, and Ga₂O₃ (ZnO)_m (m=7, 8, 9, and 16) in the In₂O₃-ZnGa₂O₄-ZnO System” (同系物的合成和單晶資料，In₂O₃-ZnGa₂O₄-ZnO類的In₂O₃ (ZnO)_m (m=3、4、以及5)、InGaO₃ (ZnO)₃以及Ga₂O₃(ZnO)_m (m=7、8、9以及16)), J.Solid State Chem., 1995, Vol.116, pp.170-178

本發明的一個方式的目的之一是提供一種具有良好的電特性的電晶體等。或者，本發明的一個方式的目的之一是提供一種通態電流大的電晶體等。或者，本發明的一個方式的目的之一是提供一種具有穩定的電特性的電晶體等。

或者，本發明的目的之一是提供一種關態電流(off-state current)小的電晶體等。本發明的目的之一 是提供一種具有高場效移動率的電晶體等。本發明的目的之一是提供一種良率高的電晶體等。本發明的目的之一是提供一種具有該電晶體等的半導體裝置等。本發明的目的之一是提供一種新穎的半導體裝置等。

注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不需要實現所有上述目的。另外，從說明書、圖式、申請專利範圍等的記載得知並可以抽出上述以外的目的。

本發明的一個方式是一種半導體裝置，包括：閘極電極；與閘極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸並從離閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層的多層膜，第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層包含銦、元素M(鋁、鎵、釔或錫)及鋅，第一氧化物半導體層的元素M對銦的原子數比大於第二氧化物半導體層的元素M對銦的原子數比，且第一氧化物半導體層的厚度為20nm以上且200nm以下，第三氧化物半導體層的元素M對銦的原子數比大於第二氧化物半導體層的元素M對銦的原子數比，且第三氧化物半導體層的厚度為0.3nm以上且小於10nm。

或者，本發明的一個方式是一種半導體裝置，包括：閘極電極；與閘極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸並從離閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧 化物半導體層的多層膜，第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層包含銦、元素M及鋅，第一氧化物半導體層的元素M對銦的原子數比為第二氧化物半導體層的元素M對銦的原子數比的1.5倍以上，且第一氧化物半導體層的厚度為20nm以上且200nm以下，第三氧化物半導體層的元素M對銦的原子數比為第二氧化物半導體層的元素M對銦的原子數比的1.5倍以上，且第三氧化物半導體層的厚度為0.3nm以上且小於10nm。

或者，本發明的一個方式是一種半導體裝置，包括：閘極電極；與閘極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸並從離閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層的多層膜，第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層包含銦、元素M及鋅，第一氧化物半導體層的傳導帶底的能量比第二氧化物半導體層高，且第一氧化物半導體層的厚度為20nm以上且200nm以下，第三氧化物半導體層的傳導帶底的能量比第二氧化物半導體層高，且第三氧化物半導體層的厚度為0.3nm以上且小於10nm。

或者，本發明的一個方式是一種半導體裝置，包括：閘極電極；與閘極電極接觸的閘極絕緣膜；以及與閘極絕緣膜接觸並從離閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧 化物半導體層的多層膜，第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層包含銦、元素M及鋅，第一氧化物半導體層的傳導帶底的能量比第二氧化物半導體層高0.2eV以上且2eV以下，且第一氧化物半導體層的厚度為20nm以上且200nm以下，第三氧化物半導體層的傳導帶底的能量比第二氧化物半導體層高0.2eV以上且2eV以下，且第三氧化物半導體層的厚度為0.3nm以上且小於10nm。

或者，在上述本發明的一個方式的半導體裝置的任一個中，在第二氧化物半導體層與第三氧化物半導體層之間包括源極電極及汲極電極。

本發明的一個方式可以提供一種具有良好的電特性的電晶體等。或者，本發明的一個方式可以提供一種通態電流大的電晶體等。或者，本發明的一個方式可以提供一種具有穩定的電特性的電晶體等。

或者，本發明的一個方式可以提供一種關態電流小的電晶體等。本發明的一個方式可以提供一種具有高場效移動率的電晶體等。本發明的一個方式可以提供一種良率高的電晶體等。本發明的一個方式可以提供一種具有該電晶體等的半導體裝置等。本發明的一個方式可以提供一種新穎的半導體裝置等。

70a‧‧‧成膜室

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112‧‧‧閘極絕緣膜

116‧‧‧導電膜

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116a1‧‧‧導電層

116a2‧‧‧導電層

116a3‧‧‧導電層

116a4‧‧‧導電層

116b‧‧‧汲極電極

116b1‧‧‧導電層

116b2‧‧‧導電層

116b3‧‧‧導電層

116b4‧‧‧導電層

118‧‧‧保護絕緣膜

136a‧‧‧氧化物半導體層

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136c‧‧‧氧化物半導體層

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206a‧‧‧氧化物半導體層

206b‧‧‧氧化物半導體層

206c‧‧‧氧化物半導體層

208‧‧‧保護絕緣膜

212‧‧‧閘極絕緣膜

216‧‧‧導電膜

216a‧‧‧源極電極

216b‧‧‧汲極電極

218‧‧‧保護絕緣膜

234‧‧‧導電膜

236a‧‧‧氧化物半導體層

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236c‧‧‧氧化物半導體層

242‧‧‧絕緣膜

300‧‧‧基板

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306c‧‧‧氧化物半導體層

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316a‧‧‧源極電極

316b‧‧‧汲極電極

318‧‧‧保護絕緣膜

318a‧‧‧氧化矽層

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336a‧‧‧氧化物半導體層

336b‧‧‧氧化物半導體層

336c‧‧‧氧化物半導體層

400‧‧‧基板

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406b‧‧‧氧化物半導體層

406c‧‧‧氧化物半導體層

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416a‧‧‧源極電極

416b‧‧‧汲極電極

418‧‧‧保護絕緣膜

436a‧‧‧氧化物半導體層

436b‧‧‧氧化物半導體層

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461b‧‧‧雜質區

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471‧‧‧絕緣膜

472‧‧‧絕緣膜

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在圖式中： 圖1A和圖1B是電晶體的剖面圖以及說明帶結構的圖；圖2是說明多層膜的結構與通態電流的關係的圖；圖3是說明多層膜的結構與通態電流的關係的圖；圖4是說明多層膜的結構與電流密度的關係以及多層膜的結構與電子密度的關係的圖；圖5A和圖5B是電晶體的剖面圖以及說明等效電路的圖；圖6A和圖6B是說明帶結構的圖；圖7是示出氧化物半導體層內部及其介面附近的DOS的帶結構；圖8是具有氧化物半導體層的電晶體的剖面示意圖；圖9是說明具有氧化物半導體層的電晶體的黑暗狀態下的劣化的圖；圖10是說明具有氧化物半導體層的電晶體的黑暗狀態下的劣化的圖；圖11是說明具有氧化物半導體層的電晶體的光照射狀態下的劣化的圖；圖12是說明具有氧化物半導體層的電晶體的光照射狀態下的劣化的圖；圖13是說明具有氧化物半導體層的電晶體的光照射狀態下的劣化的圖；圖14A至圖14F是說明氧化物半導體層的高純度本質化的模型圖； 圖15A至圖15C是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖；圖16A至圖16C是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖；圖17A至圖17C是示出根據本發明的一個方式的電晶體的源極電極及汲極電極附近的剖面圖的一個例子的圖；圖18A至圖18D是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖19A至圖19D是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖20A至圖20C是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖；圖21A至圖21C是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖；圖22A至圖22D是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖23A至圖23D是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖24A至圖24D是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖；圖25A至圖25D是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖26A至圖26C是示出根據本發明的一個方式的電 晶體的一個例子的俯視圖及剖面圖；圖27A至圖27D是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖28是說明根據本發明的一個方式的多層膜的帶結構的圖；圖29A至圖29C2是示出氧化物半導體的奈米電子束繞射圖案的圖；圖30是示出利用CPM得到的吸收係數的圖；圖31A和圖31B是示出成膜裝置的一個例子的俯視圖；圖32A和圖32B是示出成膜室的一個例子的剖面圖；圖33是示出加熱處理室的一個例子的圖；圖34是示出根據本發明的一個方式的半導體裝置的一個例子的方塊圖；圖35A和圖35B是示出根據本發明的一個方式的半導體裝置的一個例子的剖面圖及電路圖；圖36A至圖36C是示出根據本發明的一個方式的CPU的一個例子的方塊圖；圖37A至圖37C是示出根據本發明的一個方式的EL顯示裝置的電路圖、俯視圖及剖面圖；圖38A和圖38B是示出根據本發明的一個方式的液晶顯示裝置的一個例子的電路圖及剖面圖；圖39A至圖39C是示出根據本發明的一個方式的電 子裝置的一個例子的圖；圖40是示出電晶體的電特性的圖；圖41是示出電晶體的電特性的圖；圖42是示出電晶體的電特性的圖；圖43是示出電晶體的電特性的圖；圖44是示出電晶體的電特性的圖；圖45是示出電晶體的電特性的實測結果與計算結果的比較的圖；圖46是示出電晶體的閘極BT應力測試前後的電特性的圖；圖47是示出電晶體的閘極BT應力測試前後的電特性的圖；圖48是示出電晶體的閘極BT應力測試前後的電特性的圖；圖49是示出電晶體的閘極BT應力測試前後的電特性的圖；圖50是示出電晶體的閘極BT應力測試前後的電特性的圖。

參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明的方式和詳細內容可以被變換為各種各樣的形式。此外，本發 明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同目標的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加標記。

此外，在某一個實施方式中說明的內容(也可以是其一部分的內容)對於在該實施方式中說明的其他內容(也可以是其一部分的內容)可以進行應用、組合或置換等。

注意，在圖式中，大小、厚度或區域有時為了明確起見而被誇大。因此，本發明的一個方式並不限於圖式中的尺寸。

注意，圖式是示意性地示出理想例子的，因此，本發明的一個方式不侷限於圖式所示的形狀或值等。例如，可以包括製造技術所引起的形狀偏差、誤差所引起的形狀偏差、雜訊所引起的信號、電壓或電流的偏差、時序差所引起的信號、電壓或電流的偏差等。

注意，“電壓”大多是指某個電位與標準電位(例如，接地電位(GND)或源電位)之間的電位差。由此，可以將電壓換稱為電位。

在本說明書中，即使記載為“電連接”時，有時在現實的電路中沒有物理連接的部分而只是佈線延伸。

注意，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。此外，本說明 書中的序數不表示用來特定發明的事項的固有名稱。

在本說明書中，例如，當使用“直徑”、“粒徑”、“大小”、“尺寸”、“寬度”等規定物體的形狀時，也可以將其換稱為容納物體的最小立方體的一邊的長度或者物體的一個剖面的圓等效直徑。物體的一個剖面的圓等效直徑是指等於物體的一個剖面的面積的正圓形的直徑。

注意，即使記載為“半導體”時，例如，當導電性充分低時，也有時具有作為“絕緣體”的特性。此外，有時“半導體”與“絕緣體”之間的界限模糊，不能嚴格地區別“半導體”與“絕緣體”。因此，有時可以將在本說明書中記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將在本說明書中記載的“絕緣體”換稱為“半導體”。

注意，即使記載為“半導體”時，例如，當導電性充分高時，也有時具有作為“導電體”的特性。此外，有時“半導體”與“導電體”之間的界限模糊，不能嚴格地區別“半導體”與“導電體”。因此，有時可以將在本說明書中記載的“半導體”換稱為“導電體”。同樣地，有時可以將在本說明書中記載的“導電體”換稱為“半導體”。

此外，半導體層的雜質例如是指構成半導體層的主要成分以外的元素。例如，濃度小於0.1atomic%的元素是雜質。由於半導體層包含雜質，而有時導致半導體 層中的DOS(Density of State：態密度)的形成、載子移動率的降低或結晶性的降低等。當半導體層是氧化物半導體層時，作為改變半導體層的特性的雜質，例如有第1族元素、第2族元素、第14族元素、第15族元素、主要成分以外的過渡金屬等。尤其是，例如有氫(也包含水)、鋰、鈉、矽、硼、磷、碳、氮等。當採用氧化物半導體時，由於雜質混入，而有可能形成氧缺陷。當半導體層是矽層時，作為改變半導體層的特性的雜質，例如有氧、除了氫以外的第1族元素、第2族元素、第13族元素、第15族元素等。

在本說明書中，過剩氧例如是指超過化學計量組成的氧。或者，過剩氧例如是指因加熱而釋放的氧。過剩氧例如可以移動在膜或層的內部。過剩氧在膜或層中的原子之間，或者，過剩氧和構成膜或層的氧取代並如撞球那樣移動。此外，包含過剩氧的絕緣膜例如是具有藉由加熱處理釋放氧的功能的絕緣膜。

〈關於具有多層膜的電晶體的通態電流〉

以下，進行用來確認具有包括氧化物半導體層的多層膜的電晶體的通態電流(Ion)與各層的物性或厚度之間的關係的計算。

圖1A示出在計算中使用的電晶體的剖面示意圖。電晶體包括：基底絕緣膜(BI)；基底絕緣膜(BI)上的氧化物半導體層(S1)；氧化物半導體層(S1)上的 氧化物半導體層(S2)；氧化物半導體層(S2)上的源極電極(SE)及汲極電極(DE)；氧化物半導體層(S2)、源極電極(SE)及汲極電極(DE)上的氧化物半導體層(S3)；氧化物半導體層(S3)上的閘極絕緣膜(GI)；以及閘極絕緣膜(GI)上的閘極電極(GE)。氧化物半導體層(S2)在與源極電極(SE)及汲極電極(DE)接觸的區域中包括n型區。

此時，將氧化物半導體層(S1)、氧化物半導體層(S2)和氧化物半導體層(S3)總稱為多層膜。

在計算中，採用以下所示的數值。作為基底絕緣膜(BI)假設氧氮化矽膜，將其厚度設定為300nm，將介電常數設定為4.1。

作為氧化物半導體層(S1)假設其Ga的原子數比高的In-Ga-Zn氧化物，將其厚度設定為20nm，將介電常數設定為15，將電子親和力設定為三個條件(4.2eV、4.3eV、4.4eV)，將能隙設定為3.6eV，將施體密度設定為1×10^-9個/cm³，將電子移動率設定為0.1cm²/Vs，將電洞移動率設定為0.01cm²/Vs。電子親和力是指真空能階的能量與傳導帶底的能量(Ec)之間的差異。

作為氧化物半導體層(S2)假設其In和Ga的原子數比大致相同的In-Ga-Zn氧化物，將其厚度設定為15nm，將介電常數設定為15，將電子親和力設定為4.6eV，將能隙設定為3.2eV，將施體密度設定為1×10^-9 個/cm³，將電子移動率設定為10cm²/Vs，將電洞移動率設定為0.01cm²/Vs。將n型區的施體密度設定為5×10¹⁸個/cm³。

作為氧化物半導體層(S3)假設其Ga的原子數比高的In-Ga-Zn氧化物，將其厚度設定為七個條件(0nm、5nm、10nm、20nm、30nm、40nm、50nm)，將介電常數設定為15，將電子親和力設定為三個條件(4.2eV、4.3eV、4.4eV)，將能隙設定為3.6eV，將施體密度設定為1×10^-9個/cm³，將電子移動率設定為0.1cm²/Vs，將電洞移動率設定為0.01cm²/Vs。此外，使氧化物半導體層(S1)與氧化物半導體層(S3)的電子親和力相同。

作為閘極絕緣膜(GI)假設氧氮化矽膜，將其厚度設定為三個條件(10nm、20nm、30nm)，將介電常數設定為4.1。

作為閘極電極(GE)假設鎢膜，將功函數設定為5.0eV。

此外，將電晶體的通道長度設定為0.8μm，將電晶體的通道寬度設定為0.8μm。當俯視時，氧化物半導體層(S2)中的被形成通道的區域為與閘極電極(GE)重疊並位於源極電極(SE)與汲極電極(DE)之間的區域。因此，當俯視時，該電晶體的通道長度相當於源極電極(SE)與汲極電極(DE)之間的距離。此外，當俯視時，該電晶體的通道寬度相當於通道形成區的垂直於通道 長度方向的方向的長度。

在圖1A中示出剖面的電晶體根據氧化物半導體層(S1)、氧化物半導體層(S2)和氧化物半導體層(S3)的電子親和力的關係，在點劃線H1-H2具有圖1B所示的帶結構。此時，在氧化物半導體層(S2)中形成阱(well)。將氧化物半導體層(S2)與氧化物半導體層(S1)及氧化物半導體層(S3)之間的電子親和力的差異(傳導帶底的能量差異)稱為阱深度(well depth)。

在此，氧化物半導體層(S2)的電子親和力是4.6eV。因此，當氧化物半導體層(S1)及氧化物半導體層(S3)的電子親和力是4.2eV、4.3eV、4.4eV時，阱深度分別是0.4eV、0.3eV、0.2eV。

一般而言，在半導體層與基底絕緣膜之間的介面、半導體層與閘極絕緣膜之間的介面等形成DOS。DOS有時導致通態電流的減少或可靠性的降低。另一方面，在圖1A所示的電晶體中，可以在多層膜中的氧化物半導體層(S2)的阱中形成通道。在此情況下，有時基底絕緣膜(BI)與氧化物半導體層(S1)之間的介面、氧化物半導體層(S3)與閘極絕緣膜(GI)之間的介面的影響相對變小，可以抑制通態電流的減少或可靠性的降低。

基於以上所示的條件，使用矽谷科技有限公司(Silvaco Inc.)製造的元件模擬軟體“Atlas”進行了計算。注意，假設理想狀態而進行了計算。例如，對在基底絕緣膜(BI)與氧化物半導體層(S1)之間的介面、氧 化物半導體層(S3)與閘極絕緣膜(GI)之間的介面等不設置DOS的情況進行了計算。就是說，本計算不是為了示出多層膜所形成的阱的效果進行的，而是為了示出通態電流與各層的物性或厚度的關係進行的。

圖2是標繪出通態電流(Ion)對氧化物半導體層(S3)的厚度的圖。通態電流是閘極電壓Vg為3V且汲極電壓Vd為3V時的汲極電流Id。在圖2中，上段示出阱深度為0.4eV時的通態電流的曲線，中段示出阱深度為0.3eV時的通態電流的曲線，並且下段示出阱深度為0.2eV時的通態電流的曲線。此外，在圖式中，符號白圈表示閘極絕緣膜(GI)的厚度為10nm時的通態電流，符號白三角表示閘極絕緣膜(GI)的厚度為20nm時的通態電流，並且符號白四角表示閘極絕緣膜(GI)的厚度為30nm時的通態電流。

從圖2可知，氧化物半導體層(S3)的厚度越大，通態電流越小。此外可知，阱深度越小，相對於氧化物半導體層(S3)的厚度通態電流越明顯減少。可知閘極絕緣膜(GI)的厚度越大，通態電流越小。

當只在包括介面的氧化物半導體層(S2)中形成通道時，氧化物半導體層(S3)用作閘極絕緣膜的一部分。此外，已知電晶體的通態電流與閘極絕緣膜的電容成比例。

圖3的左列是以氧化物半導體層(S3)和閘極絕緣膜(GI)的總電容為橫軸，以電晶體的通態電流為 縱軸而標繪出資料的圖。圖3的右列是以氧化物半導體層(S3)和閘極絕緣膜(GI)的總電容除以閘極絕緣膜(GI)的電容而得到的值(歸一化電容)為橫軸，以電晶體的通態電流除以沒有氧化物半導體層(S3)(0nm)時的通態電流而得到的值(歸一化通態電流或Ion比)為縱軸而標繪出資料的圖。

此外，在圖3的右列中，示出傾斜度為1的直線。當氧化物半導體層(S3)用作閘極絕緣膜的一部分時，理想上歸一化電容和歸一化通態電流標繪在傾斜度為1的直線上。但是，在阱深度為0.3eV時的一部分條件、阱深度為0.2eV時的一部分條件下，有時標繪在傾斜度為1的直線的下方。這可認為是因為氧化物半導體層(S3)不用作閘極絕緣膜。

就是說，根據條件，有可能因為由於閘極電極(GE)的電場而電子被誘導在氧化物半導體層(S3)，閘極電極(GE)的電場被電子密度得到提高的氧化物半導體層(S3)遮蔽，所以施加到氧化物半導體層(S2)的電場變弱，而電晶體的通態電流減少。

於是，接著，說明計算氧化物半導體層(S2)與氧化物半導體層(S3)之間的介面(S2\S3介面)或者氧化物半導體層(S3)與閘極絕緣膜(GI)之間的介面(S3\GI介面)的電流密度及電子密度的結果。

圖4的左列是標繪出介面的電流密度對氧化物半導體層的厚度(S3)的曲線的圖。電流密度是閘極電 壓Vg為3V且汲極電壓Vd為3V時的電流密度。白圈、白三角、白四角的符號表示S2\S3介面的電流密度，黑圈、黑三角、黑四角的符號表示S3\GI介面的電流密度。在圖4的左列中，上段示出阱深度為0.4eV時的電流密度的曲線，中段示出阱深度為0.3eV時的電流密度的曲線，並且下段示出阱深度為0.2eV時的電流密度的曲線。此外，在圖式中，符號圓圈表示閘極絕緣膜(GI)的厚度為10nm時的電流密度，符號三角形表示閘極絕緣膜(GI)的厚度為20nm時的電流密度，並且符號四角形表示閘極絕緣膜(GI)的厚度為30nm時的電流密度。

從圖4的左列可知，在任何條件下，S2\S3介面的電流密度都高於S3\GI介面的電流密度。因此，可知該電晶體的通道形成在S2\S3介面處。

注意，在本計算中，將氧化物半導體層(S3)的電子移動率估計為低於氧化物半導體層(S2)的電子移動率。因此，有可能由於氧化物半導體層(S3)的電子移動率與氧化物半導體層(S2)的電子移動率之間的差異，而在S2\S3介面形成通道。

圖4的右列是標繪出介面的電子密度對氧化物半導體層的厚度(S3)曲線的圖。電子密度是閘極電壓Vg為3V且汲極電壓Vd為3V時的電子密度。白色符號表示S2\S3介面的電子密度，黑色符號表示S3\GI介面的電子密度。在圖4的右列中，上段示出阱深度為0.4eV時的電子密度的曲線，中段示出阱深度為0.3eV時的電子密 度的曲線，並且下段示出阱深度為0.2eV時的電子密度的曲線。此外，在圖式中，符號圓圈表示閘極絕緣膜(GI)的厚度為10nm時的電子密度，符號三角形表示閘極絕緣膜(GI)的厚度為20nm時的電子密度，並且符號四角形表示閘極絕緣膜的厚度為30nm時的電子密度。

從圖4的右列可知，在一部分條件下，S2\S3介面的電子密度相同於或高於S3\GI介面的電子密度。就是說，可知有時由於閘極電極(GE)的電場而多個電子被誘導在氧化物半導體層(S3)。當多個電子被誘導在氧化物半導體層(S3)時，閘極電極(GE)的電場被電子密度得到提高的氧化物半導體層(S3)遮蔽。其結果是，可以考慮到施加到氧化物半導體層(S2)的電場變弱，而電晶體的通態電流減少。

明確而言，當阱深度為0.2eV且閘極絕緣膜(GI)的厚度為10nm時，不管氧化物半導體層(S3)的厚度如何(在5nm以上且50nm以下的範圍內)，S3\GI介面的電子密度都是1×10¹⁸個/cm³以上。當阱深度為0.2eV且閘極絕緣膜(GI)的厚度為20nm時，在氧化物半導體層(S3)的厚度為10nm以上且50nm以下的情況下，S3\GI介面的電子密度是1×10¹⁸個/cm³以上。當阱深度為0.2eV且閘極絕緣膜(GI)的厚度為30nm時，在氧化物半導體層(S3)的厚度為20nm以上且50nm以下的情況下，S3\GI介面的電子密度是1×10¹⁸個/cm³以上。

當阱深度為0.3eV且閘極絕緣膜(GI)的厚 度為10nm時，在氧化物半導體層(S3)的厚度為10nm以上且50nm以下的情況下，S3\GI介面的電子密度都是1×10¹⁸個/cm³以上。當阱深度為0.3eV且閘極絕緣膜(GI)的厚度為20nm時，在氧化物半導體層(S3)的厚度為40nm以上且50nm以下的情況下，S3\GI介面的電子密度是1×10¹⁸個/cm³以上。當阱深度為0.3eV且閘極絕緣膜(GI)的厚度為30nm時，不管氧化物半導體層(S3)的厚度如何(在5nm以上且50nm以下的範圍內)，S3\GI介面的電子密度都不到1×10¹⁸個/cm³以上。

當阱深度為0.4eV時，在任何條件下，S2\S3介面的電子密度都不到1×10¹⁸個/cm³以上。

從上述可知，根據條件，氧化物半導體層(S3)導致電晶體的通態電流的減少。

由此可知，較佳為以不使電晶體的通態電流減少的條件選擇各層。

明確而言，當阱深度為0.2eV且閘極絕緣膜(GI)的厚度為20nm時，將氧化物半導體層(S3)的厚度設定為小於10nm(或者，5nm以下)，即可。當阱深度為0.2eV且閘極絕緣膜(GI)的厚度為30nm時，將氧化物半導體層(S3)的厚度設定為小於20nm(或者，10nm以下)，即可。

當阱深度為0.3eV且閘極絕緣膜(GI)的厚度為10nm時，將氧化物半導體層(S3)的厚度設定為小於10nm(或者，5nm以下)，即可。當阱深度為0.3eV 且閘極絕緣膜(GI)的厚度為20nm時，將氧化物半導體層(S3)的厚度設定為小於40nm(或者，30nm以下)，即可。

或者，將阱深度設定為0.4eV以上，即可。

〈DOS所導致的劣化小的降低電晶體的結構〉

如上所述，在具有氧化物半導體層的電晶體中，有時在氧化物半導體層與絕緣膜之間的介面形成DOS。另外，當電荷被形成了的DOS俘獲時，有可能導致電晶體的臨界電壓的變化。

例如，藉由採用具有多層膜的電晶體結構，可以使通道遠離DOS，但是不能完全去掉DOS本身。因此，下面，考察DOS改變電晶體的臨界電壓的劣化模型。此外，考察降低臨界電壓的變化的結構。

圖5A為具有氧化物半導體層的電晶體的剖面圖的一個例子。圖5A所示的電晶體包括：閘極電極(bg)；閘極電極(bg)上的閘極絕緣膜(bg)；閘極絕緣膜(bg)上的氧化物半導體層(S1)；氧化物半導體層(S1)上的氧化物半導體層(S2)；氧化物半導體層(S2)上的源極電極及汲極電極；氧化物半導體層(S2)、源極電極及汲極電極上的氧化物半導體層(S3)；氧化物半導體層(S3)上的閘極絕緣膜(tg)；以及閘極絕緣膜(tg)上的閘極電極(tg)。另外，為了容易理解，圖5A所示的電晶體包括閘極電極(bg)，但 是也可以將以下劣化模型應用於不包括閘極電極(bg)的電晶體。另外，在不包括閘極電極(bg)的情況下，閘極絕緣膜(bg)用作基底絕緣膜。

在此，氧化物半導體層(S1)及氧化物半導體層(S3)例如包含一種以上，較佳為兩種以上，更佳為包含三種以上的構成氧化物半導體層(S2)的金屬元素。另外，閘極絕緣膜(bg)例如不包含構成氧化物半導體層(S1)的金屬元素。另外，閘極絕緣膜(tg)例如不包含構成氧化物半導體層(S3)的金屬元素。

閘極絕緣膜(bg)與氧化物半導體層(S1)之間的介面為異種物質之間的結合介面，因此DOS得到增加。另外，閘極絕緣膜(tg)與氧化物半導體層(S3)之間的介面為異種物質之間的結合介面，因此DOS得到增加。另一方面，氧化物半導體層(S1)與氧化物半導體層(S2)之間的介面為同種物質之間的結合介面，因此DOS得到減少。另外，氧化物半導體層(S3)與氧化物半導體層(S2)之間的介面為同種物質之間的結合介面，因此DOS得到減少。

在此，假設閘極絕緣膜(bg)與氧化物半導體層(S1)之間的介面的DOS為電荷陷阱。另外，假設閘極絕緣膜(tg)與氧化物半導體層(S3)之間的介面的DOS為電荷陷阱。另外，當假設被該DOS俘獲的電荷具有極長的弛豫時間時，該電荷有可能改變電晶體的臨界電壓。由於電晶體的工作應力DOS有可能俘獲電荷。

在此，由Q_ssb表示被閘極絕緣膜(bg)與氧化物半導體層(S1)之間的介面的DOS俘獲的電荷。另外，由Q_sst表示被閘極絕緣膜(tg)與氧化物半導體層(S3)之間的介面的DOS俘獲的電荷。在此，驗證Q_ssb、Q_sst改變電晶體的臨界電壓。

注意，例如固定閘極電極(bg)的勢能。因此，電晶體的開關例如由閘極電極(tg)控制。另外，在圖5A中，描述設置有閘極電極(bg)及閘極絕緣膜(bg)的情況，但是不侷限於此。作為閘極電極(bg)也可以設置導電層、半導體層、添加有雜質的半導體層(例如，p型半導體或n型半導體)。另外，閘極電極(bg)並不需要具有閘極電極的功能。另外，閘極絕緣膜(bg)並不需要具有作為閘極絕緣膜的功能。

圖5B為對應於圖5A的電晶體的閘極電極(bg)到閘極電極(tg)的疊層結構的等效電路。其中，C_bg表示閘極絕緣膜(bg)的電容，C_S1表示氧化物半導體層(S1)的電容，C_S2表示氧化物半導體層(S2)的電容，C_S3表示氧化物半導體層(S3)的電容，C_tg表示閘極絕緣膜(tg)的電容。如圖5B所示，圖5A所示的電晶體的閘極電極(bg)到閘極電極(tg)的疊層結構可以由如下等效電路表示：在閘極電極(bg)與閘極電極(tg)之間具有串聯連接的對應於閘極絕緣膜(bg)、氧化物半導體層(S1)、氧化物半導體層(S2)、氧化物半導體層(S3)以及閘極絕緣膜(tg)的電容器的等效電路。

另外，V_bg表示閘極電極(bg)的勢能，V_tg表示閘極電極(tg)的勢能。另外，Φ_ssb表示閘極絕緣膜(bg)與氧化物半導體層(S1)之間的介面的勢能，Φ_S2b表示氧化物半導體層(S1)與氧化物半導體層(S2)之間的介面的勢能，Φ_S2t表示氧化物半導體層(S2)與氧化物半導體層(S3)之間的介面的勢能，Φ_sst表示氧化物半導體層(S3)與閘極絕緣膜(tg)之間的介面的勢能。

閘極絕緣膜(bg)在閘極電極(bg)一側具有電荷-(Q_ssb+Q_S1)並在氧化物半導體層(S1)一側具有電荷Q_ssb+Q_S1。氧化物半導體層(S1)在閘極絕緣膜(bg)一側具有電荷-Q_S1並在氧化物半導體層(S2)一側具有電荷Q_S1。氧化物半導體層(S2)在氧化物半導體層(S1)一側具有電荷Q_S2並在氧化物半導體層(S3)一側具有電荷Q_S2。氧化物半導體層(S3)在氧化物半導體層(S2)一側具有電荷-Q_S3並在閘極絕緣膜(tg)一側具有電荷Q_S3。閘極絕緣膜(tg)在氧化物半導體層(S3)一側具有電荷Q_sst-Q_S3並在閘極電極(tg)一側具有電荷-(Q_sst-Q_S3)。

下面示出各電容與電荷之間的關係。注意，假設氧化物半導體層(S1)及氧化物半導體層(S3)為絕緣體。

在閘極絕緣膜(tg)中，電容與電荷之間的關係可以由算式(1)表示。

在氧化物半導體層(S3)中，電容與電荷之間的關係可以由算式(2)表示。

在氧化物半導體層(S2)中，電容與電荷之間的關係可以由算式(3)表示。

在氧化物半導體層(S1)中，電容與電荷之間的關係可以由算式(4)表示。

在閘極絕緣膜(bg)中，電容與電荷之間的關係可以由算式(5)表示。

接著，利用算式(1)及算式(2)消去Φ_sst，得到算式(6)。注意，V_fbt表示平帶電壓。

另外，利用算式(4)及算式(5)消去Φ_ssb，得到算式(7)。注意，V_fbb表示平帶電壓。

假設氧化物半導體層(S2)整體被空乏化。換言之，在0<x<t_S2的情況下，滿足Φ(x)<0。t_S2表示氧化物半導體層(S2)的厚度。在此，氧化物半導體層(S2)中的泊松方程由算式(8)表示。

注意，e表示基本電荷。另外，N_D表示氧化物半導體層(S2)的施體密度。另外，n表示氧化物半導體層(S2)的電子密度。另外，ε_S2表示氧化物半導體層(S2)的介電常數。

當氧化物半導體層(S2)整體被空乏化時，由於N_D>>n，因此算式(8)可以被近似為算式(9)。

[算式9]

接著，將算式(9)變形為算式(10)及算式(11)。E(x)表示膜厚度方向的電場，k₁及k₂表示待定係數。

根據邊界條件Φ(0)=Φ_S2t、Φ(t_S2)=Φ_S2b，利用算式(10)及算式(11)，k₁及k₂可以分別由算式(12)及算式(13)表示。

另外，根據高斯定律，表面電荷密度可以由算式(14)及算式(15)表示。

[算式14]Q _S3=ε _S2 E(0)

[算式15]Q _S1=ε _S2 E(t _S2)

因此，Q_S3以及Q_S1可以由以下算式(16)及算式(17)表示。

將算式(16)及算式(17)代入算式(6)及算式(7)，可以獲得算式(18)及算式(19)。

在此，假設電晶體的通道從氧化物半導體層(S1)與氧化物半導體層(S2)之間的介面一側形成，臨界電壓V_th為Φ_S2b=0時的V_tg。因此，藉由計算算式(18)和算式(19)的聯立方程消去Φ_S2t，臨界電壓V_th可以由 算式(20)表示。

因此，由電荷Q_sst及電荷Q_ssb引起的臨界電壓V_th的變化量△V_th可以由算式(21)表示。

由此可知，當增大C_S3(例如，減薄氧化物半導體層(S3))，Q_ssb對△V_th的影響減少。此外，當增大C_S2(例如，減薄氧化物半導體層(S2))時，Q_ssb對△V_th的影響減少。另外，當減少C_S1(例如，加厚氧化物半導體層(S1))時，Q_ssb對△V_th的影響減少。

另外，當增大C_tg(減薄閘極絕緣膜(tg))時，Q_ssb的影響減少。另外，當增大C_bg(減薄閘極絕緣膜(bg))時，Q_ssb的影響減少。

另一方面，C_S3、C_S2、C_S1不與Q_sst的影響有關。另外，當增大C_tg(減薄閘極絕緣膜(tg))時，Q_sst對△V_th的影響減少。

因此，在圖5A所示的電晶體中，為了減少由DOS引起的臨界電壓的變化，減薄氧化物半導體層(S3) 即可。或者，減薄氧化物半導體層(S2)即可。或者，加厚氧化物半導體層(S1)即可。或者，減薄閘極絕緣膜(tg)即可。或者，減薄閘極絕緣膜(bg)即可。

另外，電晶體的通道形成在氧化物半導體層(S2)中。換而言之，氧化物半導體層(S1)及氧化物半導體層(S3)的傳導帶底的能量(Ec)比氧化物半導體層(S2)高。圖6A和圖6B示出此時的電晶體的能帶結構的示意圖。

在上述劣化模型中，閘極絕緣膜(bg)與氧化物半導體層(S1)之間的介面的DOS的勢能以及閘極絕緣膜(tg)與氧化物半導體層(S3)之間的介面的DOS的勢能低於費米能階的情況。此時，即使閘極電極(bg)及閘極電極(tg)的電壓為0V，各介面的DOS也俘獲電子，儲存電荷Q_ssb及電荷Q_sst(參照圖6A)。

另一方面，在設置有氧化物半導體層(S1)及氧化物半導體層(S3)的情況下，與沒有設置氧化物半導體層(S1)及氧化物半導體層(S3)的情況相比，各介面的DOS的勢能有時高於費米能階(接近於傳導帶底的能量)。如此，在各介面的DOS的勢能高於費米能階的情況下，各介面的DOS不俘獲電子，因此不儲存電荷Q_ssb及電荷Q_sst(參照圖6B)。另外，當電壓被施加到閘極電極(tg)等時，電荷有可能被各介面的DOS俘獲。由於各介面的DOS的勢能近於傳導帶底的能量，因此被俘獲的電荷在很短的弛豫時間內消失。因此，各介面的 DOS不容易導致電晶體的臨界電壓的變化。

如圖6B所示，根據各介面的DOS的勢能與費米能階之間的大小關係，在設置氧化物半導體層(S3)時，有時不儲存電荷Q_sst。在不儲存電荷Q_sst的情況下，劣化的主要原因不存在，因此電晶體的可靠性得到提高。

參照以上所示的劣化模型，說明了在具有多層膜的電晶體的臨界電壓的變化量小的結構。為了減少由DOS引起的臨界電壓的變化，減薄離控制電晶體的開關的閘極電極近的氧化物半導體層即可。另外，加厚離控制電晶體的開關的閘極電極遠的氧化物半導體層即可。

〈說明氧化物半導體層中的DOS以及原因元素的關係的模型〉

如上所述，當在氧化物半導體層內部以及氧化物半導體層與外部之間的介面附近存在有DOS時，DOS導致具有氧化物半導體層的電晶體的劣化。因此，藉由認識氧化物半導體層中的DOS的來源，可以認識電晶體劣化的主要原因。

可以根據氧(O)、氧缺陷(Vo)和氫(H)的位置或鍵合關係說明氧化物半導體層內部以及其介面附近的DOS。以下，說明本發明人的模型概要。

總結來說，為了降低半導體層內部以及其介面附近的DOS，需要降低氧缺陷及氫。以下，使用模型說明為了降低氧化物半導體層內部及其介面附近的DOS需 要降低氧缺陷及氫的理由。

圖7示出氧化物半導體層內部以及其介面附近的DOS的帶結構。以下，說明氧化物半導體層是包含銦、鎵及鋅的氧化物半導體層的情況。

首先，一般而言，DOS包括位於淺能階的DOS(shallow level DOS)和位於深能階的DOS(deep level DOS)。此外，在本說明書中，位於淺能階的DOS(shallow level DOS)是指傳導帶底的能量(Ec)與能帶間隙中心(mid gap)之間的DOS。因此，例如位於淺能階的DOS(shallow level DOS)位於傳導帶底的能量附近。此外，在本說明書中，位於深能階的DOS(deep level DOS)是指價電子帶頂端的能量(Ev)與能帶間隙中心之間的DOS。因此，例如位於深能階的DOS(deep level DOS)位於離價電子帶頂端比離能帶間隙中心近的位置。

於是，當考慮氧化物半導體層中的DOS時，位於淺能階的DOS(shallow level DOS)包括兩種DOS。第一個位於淺能階的DOS(shallow level DOS)是氧化物半導體層的表面附近(與絕緣膜之間的介面或其附近)的DOS(surface shallow DOS)。第二個位於淺能階的DOS(shallow level DOS)是氧化物半導體層內部的DOS(bulk shallow DOS)。另一方面，作為位於深能階的DOS(deep level DOS)，有氧化物半導體層內部的DOS(bulk deep DOS)。

這些DOS有可能起到如下作用。首先，因為氧化物半導體層的表面附近的surface shallow DOS位於離傳導帶底淺的位置上，所以容易俘獲電荷或導致電荷的消失。接著，因為與氧化物半導體層的表面附近的surface shallow DOS相比，氧化物半導體層內部的bulk shallow DOS位於離傳導帶底深的位置上，所以不容易導致電荷的消失。

以下，說明在氧化物半導體層中形成DOS的原因元素。

例如，在氧化物半導體層上形成氧化矽膜時，有時氧化物半導體層所包含的銦進入氧化矽膜中，該銦取代矽，由此形成位於淺能階的DOS(shallow level DOS)。

例如，在氧化物半導體層與氧化矽膜之間的介面，氧化物半導體層所包含的銦與氧的鍵合斷開，而該氧與矽鍵合。這起因於矽和氧的鍵合能量比銦和矽的鍵合能量高，並且矽(4價)的化合價比銦(3價)大。而且，由於氧化物半導體層所包含的氧被矽奪取，而與銦鍵合了的氧的位點(site)成為氧缺陷。除了在表面上以外，在矽進入氧化物半導體層內部時也同樣地發生該現象。這些氧缺陷形成位於深能階的DOS(deep level DOS)。

除了由於矽以外，有時由於其他原因而銦和氧的鍵合斷開。例如，在包含銦、鎵及鋅的氧化物半導體 層中，銦和氧的鍵合比鎵或鋅和氧的鍵合弱，所以容易斷開。因此，例如，由於電漿所造成的損傷或濺射粒子所造成的損傷等而銦和氧的鍵合斷開，而會產生氧缺陷。該氧缺陷形成位於深能階的DOS(deep level DOS)。該位於深能階的DOS(deep level DOS)可以俘獲電洞，由此成為電洞陷阱(電洞俘獲中心)。就是說，該氧缺陷形成氧化物半導體層內部的bulk deep DOS。

在後面說明那樣，這些氧缺陷所形成的位於深能階的DOS(deep level DOS)由於氫而成為形成氧化物半導體層的表面附近的surface shallow DOS、氧化物半導體層內部的bulk shallow DOS的主要原因之一。

因為這些氧缺陷形成DOS，所以成為氧化物半導體層不穩定的主要原因。此外，氧化物半導體層中的氧缺陷藉由俘獲氫處於准穩定狀態。就是說，當位於深能階的DOS(deep level DOS)且可以俘獲電洞的電洞陷阱的氧缺陷俘獲氫時，形成位於淺能階的DOS(shallow level DOS)。其結果是，位於淺能階的DOS(shallow level DOS)可以成為能夠俘獲電子的電子陷阱，也可以成為電子的發生源。如此，氧缺陷俘獲氫。但是，如在後面說明那樣，根據氧化物半導體層中的氫的位置，氧缺陷有可能帶正(中性或正)，也帶負(中性或負)。因此，氫有可能給具有氧化物半導體層的電晶體帶來負面影響。

作為一個例子，在圖8中示出底閘極頂接觸結構的電晶體的剖面示意圖。氧化物半導體層(OS)在 與絕緣膜之間的介面附近具有surface shallow DOS。surface shallow DOS俘獲有電子，而帶負。因此，surface shallow DOS導致電晶體的臨界電壓的改變。

於是，為了防止氧缺陷給電晶體帶來負面影響，降低氧缺陷的密度是重要的。藉由對氧化物半導體層供應過剩氧，即由過剩氧填補氧缺陷，可以降低氧化物半導體層的氧缺陷的密度。就是說，由於過剩氧的進入，而氧缺陷可以處於穩定狀態。例如，使氧化物半導體層的內部或者設置在氧化物半導體層的介面附近的絕緣膜中包含過剩氧。於是，由於該過剩氧填補氧化物半導體層的氧缺陷，而可以有效地消滅或降低氧化物半導體層的氧缺陷。

如此，氧缺陷由於氫或氧而處於准穩定狀態或穩定狀態。當氧化物半導體層中的氫濃度高時，俘獲氫的氧缺陷增多。此外，在氧缺陷中存在有氫時，即使供應過剩氧，過剩氧也首先被用來去除氫。由此，在去除氫之後，過剩氧才被用來填補氧缺陷。因此，當氧化物半導體層中的氫濃度高時，由過剩氧可以降低的氧缺陷很少。與此相反，當氧化物半導體層中的氫濃度低時，被氧缺陷俘獲的氫很少。因此，藉由供應過剩氧，可以大幅度地降低氧缺陷的密度。

如已說明那樣，氧缺陷俘獲氫，但是根據俘獲氫的方法而有可能帶正(中性或正)，也帶負(中性或負)。在此，考慮氧化物半導體層內部的bulk shallow DOS及表面附近的surface shallow DOS。只考慮氫(氫鍵 合)、氧缺陷以及氧的相對位置可以理解一個事實，就是這些shallow level DOS帶中性或負與中性或正中的任一個。例如，當在氧化物半導體層內部氫被氧缺陷俘獲而形成VoH時，氫帶中性或正。就是說，H⁺+e^-形成氧化物半導體層內部的bulk shallow DOS，而成為在氧化物半導體層中形成n型區的主要原因。

另一方面，氫不但有時帶中性或正，而且有時帶中性或負。鑒於此，而可以想到形成氧化物半導體層內部的bulk shallow DOS及氧化物半導體層的表面附近的surface shallow DOS的如下模型。注意，模型中的“…”不是表示鍵合的。模型中的“…”是用來與模型中的表示原子間的離子性鍵合的“-”區別的。

首先，在表1中列舉出如下模型，其中包含在氧化物半導體層中的銦和氧的鍵合斷開，該氧與矽鍵合，而且存在有氫。

例如，有氫和氧鍵合的模型A。

此外，例如有氫被氧缺陷俘獲的模型B。

此外，在將矽取代為銦時也是同樣的。例如，有氫和氧鍵合的模型C。

此外，例如有氫被氧缺陷俘獲的模型D。

如此，可以想到模型A至模型D的四個模型。根據該模型，可以說明DOS帶中性或正與中性或負中的任一個。注意，因為銦的與氧的鍵合比矽的與氧的鍵合強，所以可以認為與模型D相比，模型B的可能性低。

因此，根據氫、氧缺陷及氧的相對位置關係，氫有可能帶正和負的兩者。就是說，氧缺陷和氫有可能形成帶正的DOS和帶負的DOS的兩者。按照周圍的環境(配置在周圍的元素的電負性)，它們有可能帶正和負中的任一個。

〈具有氧化物半導體層的電晶體的黑暗狀態下的滯後劣化模型〉

接著，說明具有氧化物半導體層的電晶體的滯後劣化機制。在被照射光的情況和不被照射光的情況下，具有氧化物半導體層的電晶體不同地劣化。在被照射光時，劣化有可能起因於氧化物半導體層內部的位於深能階的DOS(bulk deep DOS)。在不被照射光時，劣化有可能起因於氧化物半導體層的表面附近(與絕緣膜的介面或其附近)的位於淺能階的DOS(surface shallow DOS)。

於是，首先說明具有氧化物半導體層的電晶 體不被照射光的情況(黑暗狀態)。在此情況下，根據由氧化物半導體層的表面附近(與絕緣膜的介面或其附近)的位於淺能階的DOS(surface shallow DOS)的電荷俘獲與釋放的關係，可以說明電晶體的劣化機制。

在圖9中，示出在黑暗狀態下對具有氧化物半導體層的電晶體反復進行閘極BT(bias temperature：偏壓-溫度)應力測試時的臨界電壓(Vth)變化。如從圖9可知那樣，在進行正閘極BT應力測試(+GBT)時，臨界電壓向正方向漂移。接著，在進行負閘極BT應力測試(-GBT)時，臨界電壓向負方向漂移，而成為與初期值(Initial)相同程度的臨界電壓。如此，當交替反復進行正閘極BT應力測試和負閘極BT應力測試時，臨界電壓升降(產生滯後)。就是說，可知：當在不照射光的狀態下反復進行負閘極BT應力測試和正閘極BT應力測試時，臨界電壓向正方向和負方向反復漂移，但是在總體上，該漂移保持在一定的範圍內。

根據氧化物半導體層的表面附近的surface shallow DOS，可以說明這種黑暗狀態下的閘極BT應力測試中的電晶體的臨界電壓變化。圖10示出包括氧化物半導體層的帶結構以及對應於帶結構的流程圖。注意，在此考慮不被照射光的情況下的劣化機制，因此假設在進行閘極BT應力測試之前、閘極BT應力測試中以及閘極BT應力測試之後都不被照射光的情況。

在施加閘極BT應力之前(閘極電壓(Vg) 為0)，氧化物半導體層的表面附近的surface shallow DOS具有高於費米能階(Ef)的能量並沒有俘獲電子，因此是電中性的(步驟S101)。此時，將所測量的臨界電壓設定為施加閘極BT應力之前的初期值。

接著，進行正閘極BT應力測試(黑暗狀態)，施加正閘極電壓。於是，由於施加正閘極電壓，而傳導帶彎曲，氧化物半導體層的表面附近的surface shallow DOS變為低於費米能階的能量。由此，氧化物半導體層的表面附近的surface shallow DOS俘獲電子，氧化物半導體層的表面附近的surface shallow DOS帶負(步驟S102)。

接著，停止應力，使閘極電壓為0。藉由使閘極電壓為0，氧化物半導體層的表面附近的surface shallow DOS變為高於費米能階的能量。但是氧化物半導體層的表面附近的surface shallow DOS所俘獲的電子釋放需要長時間。因此，氧化物半導體層的表面附近的surface shallow DOS維持帶負狀態(步驟S103)。此時，電晶體的通道形成區除了被施加閘極電壓以外還被施加負電壓。因此，為了使電晶體導通，需要施加高於初期值的閘極電壓，而臨界電壓向正方向漂移。就是說，電晶體有可能容易成為常關閉(normally off)。

接著，進行負閘極BT應力測試(黑暗狀態)，施加負閘極電壓。由於施加負閘極電壓，而傳導帶彎曲，氧化物半導體層的表面附近的surface shallow DOS 變為更高的能階。由此，氧化物半導體層的表面附近的surface shallow DOS所俘獲的電子被釋放，氧化物半導體層的表面附近的surface shallow DOS成為電中性(步驟S104)。起因於該電子的釋放，臨界電壓有可能恢復到與進行閘極BT應力測試之前的初期值大致相同的值。

接著，停止應力，使閘極電壓為0。此時，氧化物半導體層的表面附近的surface shallow DOS已釋放所俘獲的電子，因此是電中性的(步驟S101)。由此，臨界電壓向正方向漂移，其結果是恢復到進行閘極BT應力測試之前的初期值。就是說，當在不照射光的狀態下反復進行負閘極BT應力測試和正閘極BT應力測試時，臨界電壓向正方向和負方向反復漂移。但是，氧化物半導體層的表面附近的surface shallow DOS在進行正閘極BT應力測試時俘獲電子並在進行負閘極BT應力測試時釋放該電子，由此可知，在總體上，只在一定的範圍內發生漂移。

如上所述，藉由理解氧化物半導體層的表面附近的surface shallow DOS，可以說明黑暗狀態下的閘極BT應力測試所引起的電晶體的臨界電壓漂移。

〈具有氧化物半導體層的電晶體的光照射狀態下的劣化模型〉

如已說明那樣，在被照射光的情況和不被照射光的情況下，具有氧化物半導體層的電晶體不同地劣化。已說明 不被照射光的情況。因此，在此，說明被照射光的情況下的劣化機制。在被照射光時，氧化物半導體層內部的位於深能階的DOS(bulk deep DOS)造成影響。在此，根據氧化物半導體層內部的位於深能階的DOS(bulk deep DOS)的電荷俘獲與釋放的關係，說明被照射光時(明亮狀態)的電晶體的劣化機制。

在圖11中，示出在光照射的狀態下對具有氧化物半導體層的電晶體反復進行閘極BT應力測試時的臨界電壓(Vth)漂移。如從圖11可知那樣，臨界電壓(Vth)從初期值(Initial)漂移。

在圖11中，首先，作為臨界電壓的初期值，示出在不施加閘極BT應力且遮光的狀態(黑暗狀態)下測量的結果。接著，在不施加閘極BT應力且照射光的狀態(明亮狀態)下測量臨界電壓。其結果是，可知與遮光狀態(黑暗狀態)下的臨界電壓相比，照射光的狀態(明亮狀態)下的臨界電壓向負方向大幅度地漂移。這有可能是因為：藉由照射光，生成電子及電洞(hole)，所生成的電子被激發到傳導帶。換言之，可以說，即使在不施加閘極BT應力的情況下，也由於光照射，而具有氧化物半導體層的電晶體的臨界電壓向負方向漂移，容易常導通化。此時，氧化物半導體層的能隙越大或者能帶間隙中的DOS越少，被激發的電子個數越少。因此，在此情況下，只由光照射而導致的臨界電壓漂移較小。

接著，當在繼續照射光的狀態下進行負閘極 BT應力測試(-GBT)時，臨界電壓進一步向負方向漂移。這有可能是因為：被氧化物半導體層內部的bulk deep DOS俘獲的電洞由電場注入到閘極絕緣膜(GI)中的非橋氧電洞中心(NBOHC：Non Bridging Oxygen Hole Center)，而帶正。

然後，當在繼續照射光的狀態下進行正閘極BT應力測試(+GBT)時，臨界電壓向正方向漂移。這有可能是因為：閘極絕緣膜中的非橋氧電洞中心(NBOHC)中的電洞由電場而降低。但是，臨界電壓不恢復到初期值，由此可以判斷為並非所有的引入在閘極絕緣膜中的電洞被釋放。

而且，當在繼續照射光的狀態下反復進行負閘極BT應力測試和正閘極BT應力測試時，臨界電壓反復向正方向和負方向漂移，由此可知，在總體上，逐漸向負方向漂移。這有可能起因於閘極絕緣膜中的非橋氧電洞中心(NBOHC)的電洞。就是說，由於正閘極BT應力測試，而閘極絕緣膜中的非橋氧電洞中心(NBOHC)的電洞減少。注意，並非所有的該電洞被釋放，而電洞的一部分殘留在閘極絕緣膜中的非橋氧電洞中心(NBOHC)。而且，當在稍微殘留有電洞的狀態下進行負閘極BT應力測試時，以沉積在殘留的電洞上的方式電洞追加到閘極絕緣膜中的非橋氧電洞中心(NBOHC)而蓄積。然後，藉由再次進行正閘極BT應力測試，閘極絕緣膜中的非橋氧電洞中心(NBOHC)中的電洞稍微減少，但是在其次進 行負閘極BT應力測試時，電洞再次追加。就是說，可以考慮到：在進行正閘極BT應力測試時，閘極絕緣膜中的非橋氧電洞中心(NBOHC)中的電洞減少但是稍微殘留，在進行負閘極BT應力測試時，電洞進一步追加到閘極絕緣膜中的非橋氧電洞中心(NBOHC)中，由此臨界電壓向正方向和負方向反復漂移，在總體上，逐漸向負方向漂移。

使用圖12及圖13所示的帶結構，說明在以上的光照射下的閘極BT應力測試(正閘極BT與負閘極BT的反復測試)中的電晶體的臨界電壓漂移的機制。在圖12和圖13中，使用氧化物半導體層內部的bulk deep DOS以及閘極絕緣膜中的非橋氧電洞中心(NBOHC1及NBOHC2)進行說明。注意，非橋氧電洞中心(NBOHC1)是與非橋氧電洞中心(NBOHC2)相比位於接近與氧化物半導體層的介面的位置(表面一側)的非橋氧電洞中心(NBOHC)。

在施加閘極BT應力和照射光之前(閘極電壓(Vg)是0)，氧化物半導體層內部的bulk deep DOS的能量低於費米能階(Ef)，並沒有俘獲電洞因此是電中性的(步驟S111)。此時，將在黑暗狀態下測量的臨界電壓設定為黑暗狀態下的初期值。

接著，當不施加閘極BT應力並對氧化物半導體層照射光時，電子和電洞生成(步驟S112)。所生成的電子激發到傳導帶，使臨界電壓向負方向漂移(在以後 的製程中，不示出電子)。此外，由於電洞的生成，而電洞的准費米能階(Efp)下降。由於電洞的准費米能階(Efp)下降，而電洞被氧化物半導體層內部的bulk deep DOS俘獲(步驟S113)。因此，有可能當不施加閘極BT應力並照射光時，與黑暗狀態下相比，臨界電壓向負方向漂移，而電晶體容易常導通化。

接著，當繼續照射光的狀態下進行負閘極BT應力測試時，產生電場梯度，被氧化物半導體層內部的bulk deep DOS俘獲的電洞注入到閘極絕緣膜中的非橋氧電洞中心(NBOHC1)(步驟S114)。此外，如圖13所示那樣，由於電場而電洞的一部分移動到閘極絕緣膜的更深的部分中的非橋氧電洞中心(NBOHC2)(步驟S115)。在閘極絕緣膜中，施加電場的時間越長，從非橋氧電洞中心(NBOHC1)到非橋氧電洞中心(NBOHC2)的電洞移動越進展。閘極絕緣膜中的非橋氧電洞中心(NBOHC1及NBOHC2)的電洞像正固定電荷那樣動作，因此使臨界電壓向負方向變化，而電晶體容易常導通化。

注意，在此，為了容易理解，以不同的步驟分別示出光照射和負閘極BT應力測試，但是不侷限於此。例如，也可以認為步驟S112至步驟S115都是同時進行的步驟。

接著，當繼續照射光的狀態下進行正閘極BT應力測試時，由於正閘極電壓的施加，而被氧化物半導體層內部的bulk deep DOS俘獲的電洞以及閘極絕緣膜中的 非橋氧電洞中心(NBOHC1)中的電洞被釋放(步驟S116)。其結果是，臨界電壓向正方向漂移。注意，閘極絕緣膜中的非橋氧電洞中心(NBOHC2)位於閘極絕緣膜內部的深位置，因此即使在繼續照射光的狀態下進行正閘極BT應力測試，也其中的電洞幾乎不直接被釋放。為了釋放閘極絕緣膜中的非橋氧電洞中心(NBOHC2)中的電洞，一旦將該電洞移動到表面一側的閘極絕緣膜中的非橋氧電洞中心(NBOHC1)中。從閘極絕緣膜中的非橋氧電洞中心(NBOHC2)到非橋氧電洞中心(NBOHC1)的電洞移動按照施加電場的時間逐漸發生。因此，臨界電壓的向正方向的漂移量也小，而不能恢復到初期值。

此外，在閘極絕緣膜中的非橋氧電洞中心(NBOHC1)與氧化物半導體層內部的bulk deep DOS之間也發生電洞的移動。但是，氧化物半導體層內部的bulk deep DOS已俘獲有很多電洞，由此氧化物半導體層及閘極絕緣膜整體的帶電量幾乎不減少。

接著，當繼續照射光的狀態下再次進行負閘極BT應力測試時，產生電場梯度，被氧化物半導體層內部的bulk deep DOS俘獲的電洞注入到閘極絕緣膜中的非橋氧電洞中心(NBOHC1)中。此外，由於電場，而電洞的一部分也被注入閘極絕緣膜的更深的部分中的非橋氧電洞中心(NBOHC2)(步驟S117)。注意，在閘極絕緣膜中的非橋氧電洞中心(NBOHC2)中不被釋放而殘留有在步驟S115中進入的電洞。因此，由於閘極絕緣膜中的非 橋氧電洞中心(NBOHC2)還被注入電洞，像固定電荷那樣動作的電洞個數進一步增多。於是，使臨界電壓向負方向進一步漂移，電晶體更容易常導通化。

接著，當繼續照射光的狀態下進行正閘極BT應力測試時，由於正閘極電壓的施加，而被氧化物半導體層內部的bulk deep DOS俘獲的電洞以及閘極絕緣膜中的非橋氧電洞中心(NBOHC1)中的電洞被釋放(步驟S118)。其結果是，臨界電壓向正方向漂移。注意，閘極絕緣膜中的非橋氧電洞中心(NBOHC2)中的電洞幾乎不被釋放。因此，臨界電壓的向正方向的漂移量也小，而不能恢復到初期值。

如上所述，可以認為藉由在照射光的狀態下，反復進行負閘極BT應力測試和正閘極BT應力測試，臨界電壓反復向正方向和負方向漂移，在總體上，逐漸向負方向漂移。

如上所述，藉由理解氧化物半導體層內部的bulk deep DOS以及閘極絕緣膜中的非橋氧電洞中心(NBOHC1以及NBOHC2)，可以說明光照射狀態下的閘極BT應力測試所引起的電晶體的臨界電壓漂移。

〈氧化物半導體層的脫水化、脫氫化以及加氧化的過程模型〉

為了使電晶體具有穩定的電特性，重要的是降低氧化物半導體層中以及其介面附近的DOS(高純度本質化)。 下面，對氧化物半導體層的高純度本質化的過程模型進行說明。首先，對氧化物半導體層的脫水化及脫氫化進行說明，然後對用氧填補氧缺陷(Vo)的加氧化進行說明。

下面，對銦與氧的鍵合斷開而形成氧缺陷的模型進行說明。

當銦與氧的鍵合斷開時，氧被脫離，與銦鍵合的氧的位點成為氧缺陷。氧缺陷形成氧化物半導體層的位於深能階的DOS(deep level DOS)。由於氧化物半導體層的氧缺陷不穩定，因此有藉由俘獲氧或氫而處於穩定的趨向。因此，當在氧缺陷的附近存在氫時，氧缺陷藉由俘獲氫而成為VoH。VoH形成氧化物半導體層的位於淺能階的DOS(shallow level DOS)。

接著，當氧靠近氧化物半導體層中的VoH時，氧從VoH奪取氫，使氫脫離而形成羥基(OH)(參照圖14A和圖14B)。氧在經過加熱處理等時在氧化物半導體層中移動而靠近VoH。

另外，當脫離了的羥基靠近氧化物半導體層中的其他的VoH時，從VoH奪取氫，再次使氫脫離而形成水分子(H₂O)(參照圖14C和圖14D)。如上所述，一個氧會使氧化物半導體層中的兩個氫脫離。將這稱為氧化物半導體層的脫水化和脫氫化。藉由脫水化和脫氫化，氧化物半導體層的位於淺能階的DOS(shallow level DOS)得到降低，而形成位於深能階的DOS(deep level DOS)。

另外，當氧靠近氧化物半導體層中的氧缺陷時，氧被氧缺陷俘獲，氧缺陷消失(參照圖14E和圖14F)。將這稱為氧化物半導體層的加氧化。藉由加氧化，可以降低氧化物半導體層的位於深能階的DOS(deep level DOS)。

如上所述，藉由上述步驟，進行氧化物半導體層的脫水化、脫氫化以及加氧化，可以降低氧化物半導體層的位於淺能階的DOS(shallow level DOS)及位於深能階的DOS(deep level DOS)。將這稱為氧化物半導體的高純度本質化。

〈關於具有多層膜的電晶體的結構以及其製造方法的說明〉

下面，對具有多層膜的電晶體的結構以及其製造方法進行說明。

〈電晶體結構(1)〉

首先，對頂閘極頂接觸電晶體的一個例子進行說明。

圖15A至圖15C為電晶體的俯視圖及剖面圖。圖15A示出電晶體的俯視圖。圖15B示出對應於圖15A中的點劃線A1-A2的剖面圖。另外，圖15C示出對應於圖15A中的點劃線A3-A4的剖面圖。

圖15B所示的電晶體包括：基板100上的基底絕緣膜102；基底絕緣膜102上的氧化物半導體層 106a；氧化物半導體層106a上的氧化物半導體層106b；氧化物半導體層106b上的氧化物半導體層106c；接觸於氧化物半導體層106c的源極電極116a及汲極電極116b；氧化物半導體層106c、源極電極116a以及汲極電極116b上的閘極絕緣膜112；閘極絕緣膜112上的閘極電極104。另外，較佳為在閘極絕緣膜112及閘極電極104上設置保護絕緣膜108及保護絕緣膜108上的保護絕緣膜118。另外，電晶體也可以不具有基底絕緣膜102。

此外，在圖15B所示的電晶體中，也可以調換保護絕緣膜108和保護絕緣膜118的疊層順序(參照圖16A至圖16C)。有時與在圖15A至圖15C所示的電晶體中相比，在圖16A至圖16C所示的電晶體中不容易發生從基底絕緣膜102釋放的過剩氧的外方擴散。因此，與在圖15A至圖15C所示的電晶體中相比，在圖16A至圖16C所示的電晶體中，有可以降低氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c中的氧缺陷(可以降低DOS)的可能性。

圖15A至圖15C所示的電晶體中的氧化物半導體層106a例如對應於圖1A所示的氧化物半導體層(S1)。圖15A至圖15C所示的電晶體中的氧化物半導體層106b例如對應於圖1A所示的氧化物半導體層(S2)。圖15A至圖15C所示的電晶體中的氧化物半導體層106c例如對應於圖1A所示的氧化物半導體層(S3)。

另外，圖15A至圖15C所示的電晶體的基底絕緣膜102例如相當於圖5A所示的電晶體的閘極絕緣膜(bg)。另外，圖15A至圖15C所示的電晶體例如可以具有圖5A所示的電晶體的閘極電極(bg)。圖15A至圖15C所示的電晶體例如也可以具有與閘極電極104對置且接觸於基底絕緣膜102的底面的背閘極電極。另外，在圖15A至圖15C所示的電晶體中，在基板100具有導電性的情況下，例如，基板100可以相當於圖5A所示的電晶體的閘極絕緣膜(bg)。另外，在圖15A至圖15C所示的電晶體中，在基底絕緣膜102下設置有佈線等的導電膜的情況下，該導電膜也可以相當於圖5A所示的電晶體的閘極絕緣膜(bg)。

另外，用於源極電極116a及汲極電極116b的導電膜的有些材料有可能抽出氧化物半導體層106b和氧化物半導體層106c的一部分中的氧，或者形成混合層而在氧化物半導體層106b和氧化物半導體層106c中形成n型區(低電阻區)。

在圖15A中，將重疊於閘極電極104的區域中的源極電極116a與汲極電極116b之間的間隔稱為通道長度。注意，在電晶體包括n型區的情況下，也可以將重疊於閘極電極104的區域中的源極區與汲極區之間的間隔稱為通道長度。

另外，通道形成區是指氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c中 的重疊於閘極電極104且夾在源極電極116a與汲極電極116b之間的區域(參照圖15B)。另外，通道是指通道形成區中的電流主要流過的區域。

另外，如圖15A的俯視圖所示，氧化物半導體層106b的一部分設置在閘極電極104的外側。注意，氧化物半導體層106b的整體也可以設置在閘極電極104的內側。由此，當光從閘極電極104一側入射時，可以抑制因光而在氧化物半導體層106b中產生載子。換言之，閘極電極104具有遮光膜的功能。

下面，對氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c進行說明。

氧化物半導體層106b為包含銦的氧化物。氧化物例如在包含銦的情況下具有高載子移動率(電子移動率)。另外，氧化物半導體層106b較佳為包含元素M。元素M例如為鋁、鎵、釔或錫等。例如，元素M與氧之間的鍵能高。元素M例如增大氧化物的能隙。此外，氧化物半導體層106b較佳為包含鋅。例如，氧化物在包含鋅時容易被晶化。氧化物的價帶頂的能量例如可以由鋅的原子數比控制。

注意，氧化物半導體層106b不侷限於包含銦的氧化物。氧化物半導體層106b例如也可以為Zn-Sn氧化物、Ga-Sn氧化物。

氧化物半導體層106a包含一種或多種構成氧化物半導體層106b的除了氧以外的元素。由於氧化物半 導體層106a包含一種或多種構成氧化物半導體層106b的除了氧以外的元素，因此在氧化物半導體層106b與氧化物半導體層106a之間的介面不容易形成DOS。

氧化物半導體層106c包含一種或多種構成氧化物半導體層106b的除了氧以外的元素。由於氧化物半導體層106c包含一種或多種構成氧化物半導體層106b的除了氧以外的元素，因此在氧化物半導體層106b與氧化物半導體層106c之間的介面不容易形成DOS。

另外，在氧化物半導體層106a為In-M-Zn氧化物且在In和M的總和為100atomic%的情況下，較佳的是，In的比率低於50atomic%，M的比率為50atomic%以上，更佳的是，In的比率低於25atomic%，M的比率為75atomic%以上。另外，在氧化物半導體層106b為In-M-Zn氧化物且在In和M的總和為100atomic%的情況下，較佳的是，In的比率為25atomic%以上，M的比率低於75atomic%，更佳的是，In的比率為34atomic%以上，M的比率低於66atomic%。另外，在氧化物半導體層106c為In-M-Zn氧化物且在In和M的總和為100atomic%的情況下，較佳的是，In的比率低於50atomic%，M的比率為50atomic%以上，更佳的是，In的比率低於25atomic%，M的比率為75atomic%以上。注意，氧化物半導體層106c也可以使用與氧化物半導體層106a相同的氧化物。

在此，在氧化物半導體層106a與氧化物半導體層106b之間有時形成有氧化物半導體層106a和氧化物 半導體層106b的混合區。另外，在氧化物半導體層106b與氧化物半導體層106c之間有時形成有氧化物半導體層106b和氧化物半導體層106c的混合區。混合區的DOS較少。因此，在氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c的疊層體的能帶結構中，各層之間的介面附近的能量連續地變化(也稱為連接結合)(參照圖28)。注意，EcA表示氧化物半導體層106a的傳導帶底的能量，EcB表示氧化物半導體層106b的傳導帶底的能量，EcC表示氧化物半導體層106c的傳導帶底的能量。

另外，氧化物半導體層106b使用能隙寬的氧化物。氧化物半導體層106b的能隙例如為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。另外，氧化物半導體層106c的能隙例如為2.7eV以上且4.9eV以下，較佳為3eV以上且4.7eV以下，更佳為3.2eV以上且4.4eV以下。

另外，氧化物半導體層106a使用能隙寬的氧化物。例如，氧化物半導體層106a的能隙為2.7eV以上且4.9eV以下，較佳為3eV以上且4.7eV以下，更佳為3.2eV以上且4.4eV以下。

另外，氧化物半導體層106c使用能隙寬的氧化物。例如，氧化物半導體層106c的能隙為2.7eV以上且4.9eV以下，較佳為3eV以上且4.7eV以下，更佳為3.2eV以上且4.4eV以下。注意，氧化物半導體層106a及 氧化物半導體層106c的能隙比氧化物半導體層106b寬。

氧化物半導體層106b使用其電子親和力大於氧化物半導體層106a的氧化物。例如，氧化物半導體層106b使用如下氧化物，該氧化物的電子親和力比氧化物半導體層106a大0.07eV以上且1.3eV以下，較佳大0.1eV以上且0.7eV以下，更佳大0.15eV以上且0.4eV以下。這裡，電子親和力是指真空能階與傳導帶底之間的能量差。

另外，氧化物半導體層106b使用其電子親和力大於氧化物半導體層106c的氧化物。例如，氧化物半導體層106b使用如下氧化物，該氧化物的電子親和力比氧化物半導體層106c大0.07eV以上且1.3eV以下，較佳大0.1eV以上且0.7eV以下，更佳大0.15eV以上且0.4eV以下。

在此，當對閘極電極104施加電場時，在氧化物半導體層106a、氧化物半導體層106b和氧化物半導體層106c中的電子親和力大的氧化物即氧化物半導體層106b中形成通道。

此外，如使用圖1A至圖4進行說明那樣，為了提高電晶體的通態電流，氧化物半導體層106c的厚度越小越好。例如，將氧化物半導體層106c的厚度設定為小於10nm，較佳為5nm以下，更佳為3nm以下。另一方面，氧化物半導體層106c具有防止構成閘極絕緣膜112的氧以外的元素(矽等)進入被形成通道的氧化物半導體 層106b的功能。因此，氧化物半導體層106c較佳為具有一定的厚度。例如，將氧化物半導體層106c的厚度設定為0.3nm以上，較佳為1nm以上，更佳為2nm以上。

另外，如上述電晶體的劣化模型所示，較佳的是氧化物半導體層106a厚，氧化物半導體層106b薄，氧化物半導體層106c薄。明確而言，氧化物半導體層106a的厚度為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。藉由將氧化物半導體層106a的厚度設定為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上，可以將基底絕緣膜102和氧化物半導體層106a的介面與通道形成在其中的氧化物半導體層106b之間的距離設定為20nm以上，較佳為30nm以上，更佳為40nm以上，進一步較佳為60nm以上。注意，這有可能使半導體裝置的生產率下降，因此將氧化物半導體層106a的厚度設定為200nm以下，較佳為120nm以下，更佳為80nm以下。另外，將氧化物半導體層106b的厚度設定為3nm以上且100nm以下，較佳為3nm以上且80nm以下，更佳為3nm以上且50nm以下。

例如，使氧化物半導體層106a的厚度大於氧化物半導體層106b，並且，使氧化物半導體層106b的厚度大於氧化物半導體層106c，即可。

雖然在此對包括氧化物半導體層106a、氧化物半導體層106b及氧化物半導體層106c的三層的多層膜 進行說明，但是不侷限於此。例如，也可以採用氧化物半導體層106b的單層。此外，例如，也可以採用氧化物半導體層106a與氧化物半導體層106b的兩層的多層膜，或者氧化物半導體層106b與氧化物半導體層106c的兩層的多層膜。此外，例如，也可以採用在氧化物半導體層106a與氧化物半導體層106b之間設有氧化物半導體層的四層以上的多層膜。在此情況下，氧化物半導體層106a與氧化物半導體層106b之間的氧化物半導體層例如使用具有氧化物半導體層106a以上且氧化物半導體層106b以下的電子親和力的氧化物。此外，例如，也可以採用在氧化物半導體層106c與氧化物半導體層106b之間設有氧化物半導體層的四層以上的多層膜。在此情況下，氧化物半導體層106c與氧化物半導體層106b之間的氧化物半導體層例如使用具有氧化物半導體層106c以上且氧化物半導體層106b以下的電子親和力的氧化物。

另外，當利用濺射法形成氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c時，為了抑制微粒數的增大，較佳為使用包含銦的靶材。另外，當使用元素M的原子數比高的氧化物靶材時，靶材的導電性有可能下降。元素M例如為鋁、鎵、釔或錫等。當使用包含銦的靶材時，可以提高靶材的導電率，容易進行DC放電、AC放電，因此容易在大面積基板上進行成膜。因此，可以提高半導體裝置的生產率。

當利用濺射法形成氧化物半導體層106a時， 可以將靶材的原子數比設定為In：M：Zn=1：1：0.5、1：1：1、1：1：2、1：3：1、1：3：2、1：3：4、1：3：6、1：6：2、1：6：4、1：6：6、1：6：8、1：6：10、1：9：2、1：9：4、1：9：6、1：9：8、1：9：10等。

當利用濺射法形成氧化物半導體層106b時、可以將靶材的原子數比設定為In：M：Zn=3：1：1、3：1：2、3：1：4、1：1：0.5、1：1：1、1：1：2等。

當利用濺射法形成氧化物半導體層106c時、可以將靶材的原子數比設定為In：M：Zn=1：1：0.5、1：1：1、1：1：2、1：3：1、1：3：2、1：3：4、1：3：6、1：6：2、1：6：4、1：6：6、1：6：8、1：6：10、1：9：2、1：9：4、1：9：6、1：9：8、1：9：10等。

當利用濺射法形成氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c時，形成之後的膜的原子數比有時與靶材的原子數比不一致。尤其是，形成之後的膜中的鋅的原子數比有時小於靶材中的鋅的原子數比。明確而言，該膜中的鋅的原子數比有時為靶材中的鋅的原子數比的40atomic%以上且90atomic%以下左右。

下面，說明氧化物中的矽的影響。另外，為了使電晶體的電特性穩定，降低氧化物半導體層106b中的雜質濃度而實現高純度本質是有效的。另外，氧化物半導體層106b的載子密度小於1×10¹⁷/cm³、小於1×10¹⁵/cm³或小於1×10¹³/cm³。另外，在氧化物中，主要 成分以外(小於1atomic%)的輕元素、半金屬元素以及金屬元素等為雜質。例如，在氧化物中，氫、鋰、碳、氮、氟、鈉、矽、氯、鉀、鈣、鈦、鐵、鎳、銅、鍺、鈧、鋯以及鉿都有可能成為雜質。因此，較佳為還降低附近的膜中的雜質濃度。

例如，如上所述，當氧化物包含矽時，有可能形成DOS。另外，當在氧化物半導體層106b的表層存在矽時，有可能形成DOS。因此，將氧化物半導體層106b與氧化物半導體層106a之間的矽濃度設定為小於1×10¹⁹atoms/cm³、較佳小於5×10¹⁸atoms/cm³、更佳小於2×10¹⁸atoms/cm³。另外，將氧化物半導體層106b與氧化物半導體層106c之間的矽濃度設定為小於1×10¹⁹atoms/cm³、較佳小於5×10¹⁸atoms/cm³、更佳小於2×10¹⁸atoms/cm³。

另外，如上所述，氫在氧化物中有可能形成DOS而使載子密度增大。將利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)分析測定出的氧化物半導體層106b中的氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，氮在氧化物中有可能形成DOS而使載子密度增大。將利用SIMS測定出的氧化物半導體層106b中的氮濃度設定為小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以 下。

另外，為了降低氧化物半導體層106b中的氫濃度，較佳為降低氧化物半導體層106a中的氫濃度。將利用SIMS測定出的氧化物半導體層106a中的氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，為了降低氧化物半導體層106b中的氮濃度，較佳為降低氧化物半導體層106a中的氮濃度。將利用SIMS測定出的氧化物半導體層106a中的氮濃度設定為小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

另外，為了降低氧化物半導體層106b中的氫濃度，較佳為降低氧化物半導體層106c中的氫濃度。將利用SIMS測定出的氧化物半導體層106c中的氫濃度設定為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。另外，為了降低氧化物半導體層106b中的氮濃度，較佳為降低氧化物半導體層106c中的氮濃度。將利用SIMS測定出的氧化物半導體層106c中的氮濃度設定為小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為1×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

下面，對可用於氧化物半導體層106b等的氧 化物半導體的結構進行說明。氧化物半導體例如可以包括非單晶。非單晶例如由CAAC(C Axis Aligned Crystal：c軸配向結晶)、多晶、微晶或非晶部中的至少一個構成。

氧化物半導體也例如可以具有CAAC。注意，將包括CAAC的氧化物半導體稱為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)。

例如，有時可以在使用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)得到的影像中(以下，稱為TEM影像)，確認到CAAC-OS中的結晶部。另外，在大多情況下，例如在TEM影像中，包含在CAAC-OS中的結晶部的尺寸為能夠容納在一個邊長為100nm的立方體內的尺寸。此外，在TEM影像中，有時無法明確地確認到CAAC-OS中的非晶部與結晶部之間的邊界、結晶部與結晶部之間的邊界。此外，在TEM影像中，有時無法明確地確認到CAAC-OS中的晶界(grain boundary)。CAAC-OS例如不具有明確的晶界，所以不容易產生雜質的偏析。另外，CAAC-OS例如不具有明確的晶界，所以缺陷密度很少變高(DOS變多)。另外，CAAC-OS例如不具有明確的晶界，所以電子移動率的低下較小。

CAAC-OS例如具有多個結晶部，有時在該多個結晶部中c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。此 外，例如使用X射線繞射(XRD：X-Ray Diffraction)裝置，並且利用out-of-plane法來分析CAAC-OS，有時在表示配向的2θ為31°附近觀察到峰值。另外，有時在CAAC-OS的電子繞射圖案中，例如觀察到斑點(亮點)。注意，尤其將使用電子束徑為10nmΦ以下或5nmΦ以下的電子線而得到的電子繞射圖案稱為奈米電子束繞射圖案。另外，CAAC-OS例如在不同的結晶部間，有時a軸及b軸的方向不同。在CAAC-OS中，例如有時c軸配向且a軸或/及b軸在宏觀上不一致。

圖29A是包括CAAC-OS的樣本的奈米電子束繞射圖案的一個例子。在此，將樣本沿著垂直於形成有CAAC-OS的表面的方向截斷，將其薄片化以使其厚度為40nm左右。此外，在此使電子束徑為1nmΦ的電子線從垂直於樣本的截斷面的方向入射。藉由圖29A可知，在CAAC-OS的奈米電子束繞射圖案中可以觀察到斑點。藉由使用氬離子的離子銑削(ion milling)法進行樣本的薄片化。

在包括在CAAC-OS中的結晶部中，例如c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。並且，當從垂直於ab面的方向看時金屬原子排列為三角形或六角形，且當從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶部之間a軸和b軸的方向可以不同。在本說明書中，“垂直”的用語包括 80°到100°的範圍，較佳為包括85°到95°的範圍。並且，“平行”的用語包括-10°到10°的範圍，較佳為包括-5°到5°的範圍。

因為包括在CAAC-OS中的結晶部的c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致，所以有時根據CAAC-OS的形狀(形成有CAAC-OS的表面的剖面形狀或CAAC-OS的表面的剖面形狀)c軸的方向可以彼此不同。另外，結晶部在成膜時或在成膜後藉由諸如加熱處理等晶化處理而形成。因此，結晶部的c軸在平行於形成有CAAC-OS的表面的法線向量或CAAC-OS的表面的法線向量的方向上一致。

CAAC-OS例如有時可以藉由降低雜質濃度來形成。在此，雜質是指氫、碳、矽以及過渡金屬元素等氧化物半導體的主要成分以外的元素。特別是，矽等元素與氧的鍵合力比構成氧化物半導體的金屬元素與氧的鍵合力強。因此，當該元素從氧化物半導體奪取氧時，有時打亂氧化物半導體的原子排列，使結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以有時會打亂氧化物半導體的原子排列，導致氧化物半導體的結晶性下降。因此，CAAC-OS是雜質濃度低的氧化物半導體。此外，包含在氧化物半導體中的雜質有時成為載子發生源。

另外，在CAAC-OS中，結晶部的分佈也可以 不均勻。例如，在CAAC-OS的形成過程中，在從氧化物半導體的表面一側進行結晶生長的情況下，有時氧化物半導體的表面附近的結晶部所占的比例高於形成有氧化物半導體的表面附近的結晶部所占的比例。此外，當雜質混入到CAAC-OS時，有時在該混入有雜質的區域中結晶部會非晶化或微晶化。

另外，CAAC-OS例如可以藉由降低DOS形成。例如，如上所述，在氧化物半導體中，氧缺陷形成DOS。氧缺陷有時成為電洞陷阱或因俘獲氫而成為載子發生源。為了形成CAAC-OS，例如重要的是不使在氧化物半導體中產生氧缺陷。因此，CAAC-OS是DOS少的氧化物半導體。或者，CAAC-OS是氧缺陷少的氧化物半導體。

將雜質濃度低且DOS少(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體具有較少的載子發生源，因此有時可以降低其載子密度。因此，有時將該氧化物半導體用於通道形成區的電晶體很少具有負臨界電壓(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體包括較少的DOS，因此有時電荷陷阱也變少。因此，有時將該氧化物半導體用於通道形成區的電晶體的電特性變動小，而成為可靠性高的電晶體。此外，被氧化物半導體的電洞陷阱俘獲的電洞直到被釋放為止需要較長的時間，有時像固定電荷那樣動作。因 此，有時將電洞陷阱多的氧化物半導體用於通道形成區的電晶體的電特性不穩定。

另外，在使用高純度本質或實質上高純度本質的CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性變動小。

CAAC-OS例如可以藉由使用DC電源的濺射法來形成。

氧化物半導體例如可以包括多晶。注意，將包括多晶的氧化物半導體稱為多晶氧化物半導體。多晶氧化物半導體包括多個晶粒。多晶氧化物半導體有時例如包括非晶部。

在TEM影像中，例如有時可以觀察到多晶氧化物半導體中的晶粒。多晶氧化物半導體所包括的晶粒例如在使用TEM的觀察影像中，在大多數情況下，粒徑為2nm以上且300nm以下、3nm以上且100nm以下或5nm以上且50nm以下。此外，在TEM影像中，例如有時可以確認到多晶氧化物半導體中的非晶部與晶粒之間的邊界、晶粒與晶粒之間的邊界。此外，例如在TEM影像中，有時可以確認到多晶氧化物半導體中的晶界。

多晶氧化物半導體例如具有多個晶粒，該多個晶粒有時配向不同。此外，多晶氧化物半導體例如使用XRD裝置並採用out-of-plane法進行分析，有時出現單一或多個峰值。例如，在多晶IGZO膜中，有時出現表示配向的2θ為31°附近的峰值或表示多種配向的多個峰值。此 外，多晶氧化物半導體例如在利用電子繞射而得到的圖案中，有時觀察到斑點。

因為多晶氧化物半導體例如具有較高的結晶性，所以有時具有較高的電子移動率。因此，將多晶氧化物半導體用於通道形成區的電晶體具有較高的場效移動率。注意，多晶氧化物半導體有時在晶界產生雜質的偏析。此外，多晶氧化物半導體的晶界成為缺陷。由於多晶氧化物半導體的晶界有時成為載子發生源、電荷陷阱，因此有時與將CAAC-OS用於通道形成區的電晶體相比，將多晶氧化物半導體用於通道形成區的電晶體的電特性變動較大，且可靠性較低。

多晶氧化物半導體可以使用高溫加熱處理或雷射處理來形成。

氧化物半導體膜例如可以包括微晶。注意，將包括微晶的氧化物半導體稱為微晶氧化物半導體。

在TEM影像中，例如有時無法明確地確認到微晶氧化物半導體中的結晶部。微晶氧化物半導體中含有的結晶部的尺寸在大多數情況下為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，例如將1nm以上且10nm以下的微晶稱為奈米晶(nc：nanocrystal)。將具有奈米晶的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor)。此外，在TEM影像中，例如有時無法明確地確認到nc-OS中的非晶部與結晶部之間的邊界、結晶部與結晶部之間的邊界。此外，在使用TEM觀 察的nc-OS的影像中，例如由於不具有明確的晶界，所以很少產生雜質的偏析。另外，nc-OS例如不具有明確的晶界，所以DOS很少變多。另外，nc-OS例如不具有明確的晶界，所以電子移動率的低下較小。

nc-OS例如在微小區域(例如1nm以上且10nm以下的區域)中有時其原子排列具有週期性。此外，nc-OS例如在結晶部與結晶部之間沒有規律性，所以有時在宏觀上觀察不到原子排列的週期性，或者有時觀察不到長程有序。因此，例如根據分析方法，有時無法辨別nc-OS與非晶氧化物半導體。例如使用XRD裝置，並且利用電子束徑比結晶部大的X線的out-of-plane法來分析nc-OS，有時檢測不到表示配向的峰值。此外，nc-OS例如在使用電子束徑比結晶部大(例如20nmΦ以上或50nmΦ以上)的電子線而得到的電子繞射圖案中，有時可以觀察到光暈圖案。此外，nc-OS例如在使用其電子束徑與結晶部大小相同或比結晶部小(例如10nmΦ以下或5nmΦ以下)的電子線而得到的奈米電子束繞射圖案中，有時可以觀察到斑點。此外，在nc-OS的奈米電子束繞射圖案中，例如有時觀察到如圓圈那樣的亮度高的區域。此外，在nc-OS的奈米電子束繞射圖案中，例如有時在該區域內觀察到多個斑點。

圖29B是包括nc-OS的樣本的奈米電子束繞射圖案的一個例子。在此，將樣本沿著垂直於形成有nc-OS的表面的方向截斷，將其薄片化以使其厚度為40nm左 右。此外，在此使電子束徑為1nmΦ的電子線從垂直於樣本的截斷面的方向入射。藉由圖29B可知，在nc-OS的奈米電子束繞射圖案中可以觀察到如圓圈那樣的亮度高的區域，並且在該區域中觀察到多個斑點。藉由使用氬離子的離子銑削(ion milling)法進行樣本的薄片化。

圖29C1和圖29C2是包括nc-OS的樣本的奈米電子束繞射圖案的一個例子。在此，將樣本沿著垂直於形成有nc-OS的表面的方向截斷，將其薄片化以使其厚度為5nm至10nm左右。此外，藉由在此使電子束徑為1nmΦ的電子線從垂直於樣本的截斷面的方向入射，根據觀察的位置，在測量部分1中觀察到斑點(參照圖29C1)，在測量部分2中觀察到如圓圈那樣的亮度高的區域(參照圖29C2)。這有可能是因為如下緣故：在如圓圈那樣的亮度高的區域中，由於電子線透過顆粒狀結晶，而觀察到在縱深方向上存在的其他顆粒狀結晶的斑點。藉由以低角度(3°左右)使氬離子入射的離子銑削(ion milling)法進行樣本的薄片化。

由於有時nc-OS在微小區域中原子排列具有週期性，因此其DOS比非晶氧化物半導體少。注意，由於nc-OS的結晶部與結晶部之間沒有規律性，因此與CAAC-OS相比，有時nc-OS的DOS變多。

因此，與CAAC-OS相比，有時nc-OS的載子密度較高。有時載子密度較高的氧化物半導體的電子移動率較高。因此，將nc-OS用於通道形成區的電晶體有時具 有較高的場效移動率。另外，因為與CAAC-OS相比，nc-OS的DOS較多以有時電荷陷阱也變多。因此，有時與將CAAC-OS用於通道形成區的電晶體相比，將nc-OS用於通道形成區的電晶體的電特性變動較大，且可靠性較低。注意，因為nc-OS即使包含較多量的雜質也可以形成，所以nc-OS比CAAC-OS更容易形成，有時可以根據用途適當地使用。例如，也可以藉由使用AC電源的濺射法等成膜方法來形成nc-OS。由於使用AC電源的濺射法可以在大尺寸基板上均勻地成膜，因此，具有將nc-OS用於通道形成區的電晶體的半導體裝置的生產性較高。

氧化物半導體例如可以包括非晶部。注意，將包括非晶部的氧化物半導體稱為非晶氧化物半導體。非晶氧化物半導體例如具有無秩序的原子排列且不具有結晶部。或者，非晶氧化物半導體例如具有像石英那樣的無定形狀態，其原子排列沒有規律性。

例如，在TEM影像中，有時無法觀察到非晶氧化物半導體中的結晶部。

非晶氧化物半導體例如在使用XRD裝置並採用out-of-plane法進行分析時，有時檢測不到表示配向的峰值。此外，非晶氧化物半導體例如在利用電子繞射而得到的圖案中，有時觀察到光暈圖案。此外，非晶氧化物半導體例如在利用奈米電子束繞射而得到的圖案中，有時觀察不到斑點，而觀察到光暈圖案。

有時非晶氧化物半導體可以藉由包含高濃度 的氫等雜質來形成。因此，非晶氧化物半導體例如是包含高濃度的雜質的氧化物半導體。

當高濃度的雜質包含在氧化物半導體中時，有時在氧化物半導體中形成氧缺陷等DOS。因此，雜質濃度高的非晶氧化物半導體的DOS較多。此外，因為非晶氧化物半導體的結晶性較低，所以與CAAC-OS或nc-OS相比，非晶氧化物半導體的DOS較多。

因此，有時非晶氧化物半導體與nc-OS相比，載子密度更高。因此，將非晶氧化物半導體用於通道形成區的電晶體有時成為常開啟電特性。因此，有時可以適當地將其用於需要常開啟電特性的電晶體。因為非晶氧化物半導體的DOS多，所以有時DOS也變多。因此，有時與將CAAC-OS或nc-OS用於通道形成區的電晶體相比，將非晶氧化物半導體用於通道形成區的電晶體的電特性變動較大，且可靠性較低。注意，因為即使利用包含多量的雜質的成膜方法也可以形成非晶氧化物半導體，所以非晶氧化物半導體可以較容易形成，有時可以根據用途適當地使用。例如，可以利用旋塗法、溶膠-凝膠法、浸漬法、噴射法、絲網印刷法、接觸印刷法、噴墨法、輥塗法、霧化CVD法(mist CVD method)等成膜方法來形成非晶氧化物半導體。因此，具有將非晶氧化物半導體用於通道形成區的電晶體的半導體裝置的生產性較高。

另外，氧化物半導體也可以是包括CAAC-OS、多晶氧化物半導體、微晶氧化物半導體和非晶氧化 物半導體中的兩種以上的混合膜。混合膜例如有時包括非晶氧化物半導體的區域、微晶氧化物半導體的區域、多晶氧化物半導體的區域和CAAC-OS的區域中的兩種以上的區域。此外，混合膜例如有時具有非晶氧化物半導體的區域、微晶氧化物半導體的區域、多晶氧化物半導體的區域和CAAC-OS的區域中的兩種以上的區域的疊層結構。

氧化物半導體例如可以包括單晶。注意，將包括單晶的氧化物半導體稱為單晶氧化物半導體。

例如，因為單晶氧化物半導體的雜質濃度低且DOS少(氧缺陷少)，所以可以降低載子密度。因此，將單晶氧化物半導體用於通道形成區的電晶體很少成為常開啟電特性。此外，因為單晶氧化物半導體的DOS少，所以電荷陷阱有時也變少。因此，有時將該單晶氧化物半導體用於通道形成區的電晶體的電特性變動小，而成為可靠性高的電晶體。

例如氧化物半導體缺陷越少其密度越高。此外，例如氧化物半導體結晶性越高其密度越高。此外，氧化物半導體例如氫等雜質的濃度越低其密度越高。此外，單晶氧化物半導體的密度有時比CAAC-OS的密度高。此外，例如CAAC-OS的密度有時比微晶氧化物半導體的密度高。此外，例如多晶氧化物半導體的密度有時比微晶氧化物半導體的密度高。此外，例如微晶氧化物半導體的密度有時比非晶氧化物半導體的密度高。

下面，對氧化物半導體層106b中的DOS進 行說明。藉由降低氧化物半導體層106b中的DOS，可以使使用氧化物半導體層106b的電晶體具有穩定的電特性。可以利用恆定光電流法(CPM：Constant Photocurrent Method)對氧化物半導體層106b中的DOS進行評價。

為了使電晶體具有穩定的電特性，使利用CPM測定出的氧化物半導體層106b中的起因於DOS的吸收係數小於1×10^-3cm^-1，較佳小於3×10^-4cm^-1，即可。藉由使利用CPM測定出的氧化物半導體層106b中的起因於DOS的吸收係數小於1×10^-3cm^-1，較佳小於3×10^-4cm^-1，可以提高電晶體的場效移動率。另外，為了使利用CP測定出的氧化物半導體層106b中的起因於DOS的吸收係數小於1×10^-3cm^-1，較佳小於3×10^-4cm^-1，使在氧化物中形成DOS的元素的氫、鋰、碳、氮、氟、鈉、矽、氯、鉀、鈣、鈦、鐵、鎳、銅、鍺、鈧、鋯以及鉿等的濃度小於2×10¹⁹atoms/cm³，較佳小於2×10¹⁸atoms/cm³，更佳小於2×10¹⁷atoms/cm³，即可。

在此，利用CPM對在基板上設置有氧化物半導體層106a、氧化物半導體層106b及氧化物半導體層106c的疊層的樣本的DOS進行評價。

氧化物半導體層106a使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材利用濺射法形成。另外，作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為200℃，施加 0.5kW的DC功率。

氧化物半導體層106b使用In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子數比])的靶材利用濺射法形成。另外，作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為200℃，施加0.5kW的DC功率。

氧化物半導體層106c是使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材利用濺射法形成。另外，作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，將基板溫度設定為200℃，施加0.5kW的DC功率。

在此，為了提高CPM測定的精度，將氧化物半導體層106a的厚度設定為30nm，將氧化物半導體層106b的厚度設定為100nm，將氧化物半導體層106c的厚度設定為30nm。

在CPM測定中，在電壓施加到與氧化物半導體層106b接觸地設置的第一電極與第二電極之間的狀態下以使光電流值固定的方式調整照射到樣本表面的光量且根據照射光量得到吸收係數。在此，獲得各波長的吸收係數。在CPM測定中，樣本具有DOS時對應於DOS的能量(根據波長換算)的吸收係數增加。藉由用常數乘以該吸收係數的增加值，可以得到樣本的DOS。

圖30示出在氧化物半導體層106b的能隙以上的能量範圍中，將利用分光光度計測定出的吸收係數 (虛線)與利用CPM測定出的吸收係數(實線)擬合的結果。另外，根據利用CPM測定出的吸收係數得到的耳巴赫能量為78.7meV。在圖30中，藉由從利用CPM測定出的吸收係數減背景值(短劃線)而算出吸收係數的積分值，由此可知本樣本的起因於DOS的吸收係數為2.02×10^-4cm^-1。

作為如圖15A至圖15C所示的基底絕緣膜102，例如可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜的單層或疊層。

作為基底絕緣膜102，例如可以採用第一層為氮化矽層，第二層為氧化矽層的多層膜。在此情況下，氧化矽層也可以為氧氮化矽層。另外，氮化矽層也可以為氮氧化矽層。氧化矽層較佳為使用缺陷密度低的氧化矽層。明確而言，使用如下氧化矽層：在利用電子自旋共振(ESR：Electron Spin Resonance)測定出的來源於g值為2.001的信號的自旋的密度為3×10¹⁷spins/cm³以下，較佳為5×10¹⁶spins/cm³以下。氮化矽層使用氫氣體及氨氣體的釋放量少的氮化矽層。氫氣體及氨氣體的釋放量藉由熱脫附譜(TDS：Thermal Desorption Spectroscopy)分析測定即可。另外，氮化矽層使用不使氫、水以及氧透過或幾乎不使其透過的氮化矽層。

或者，作為基底絕緣膜102，例如可以採用第 一層為氮化矽層，第二層為第一氧化矽層以及第三層為第二氧化矽層的多層膜。在此情況下，第一氧化矽層和/或第二氧化矽層也可以為氧氮化矽層。另外，氮化矽層也可以為氮氧化矽層。第一氧化矽層較佳為使用缺陷密度低的氧化矽層。明確而言，使用如下氧化矽層：在利用ESR測定出的來源於g值為2.001的信號的自旋的密度為3×10¹⁷spins/cm³以下，較佳為5×10¹⁶spins/cm³以下。第二氧化矽層使用包含過剩氧的氧化矽層。氮化矽層使用氫氣體及氨氣體的釋放量少的氮化矽層。另外，氮化矽層使用不使氫、水以及氧透過或幾乎不使其透過的氮化矽層。

包含過剩氧的氧化矽層是指在經過加熱處理等時可以釋放氧的氧化矽層。另外，包含過剩氧的絕緣膜是具有在經過加熱處理時釋放氧的功能的絕緣膜。

包含過剩氧的絕緣膜能夠降低氧化物半導體層106b中的氧缺陷。在氧化物半導體層106b中氧缺陷形成DOS而成為電洞陷阱等。當氫進入氧缺陷的位點時，有時生成作為載子的電子。因此，藉由降低氧化物半導體層106b中的氧缺陷，可以使電晶體具有穩定的電特性。

在此，在經過加熱處理時釋放氧的膜有時在TDS分析中在膜的表面溫度為100℃以上且700℃以下或者100℃以上且500℃以下的範圍內釋放1×10¹⁸atoms/cm³以上、1×10¹⁹atoms/cm³以上或1×10²⁰atoms/cm³以上的氧(換算為氧原子)。

在此，以下說明利用TDS分析測量氧的釋放 量的方法。

對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成比例。並且，藉由對該測量樣本與標準樣本進行比較，可以計算出氣體的總釋放量。

例如，根據作為標準樣本的含有指定密度的氫的矽晶片的TDS分析結果以及測量樣本的TDS分析結果，可以藉由算式22求出測量樣本中的氧分子的釋放量(N_O2)。這裡，假定藉由TDS分析而得到的被檢出為質量數32的氣體都來源於氧分子。雖然CH₃OH的質量數為32，但是CH₃OH存在的可能性較低，所以這裡不加考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子也在自然界的存在比率極低，所以不加考慮。

N_H2是以密度換算從標準樣本脫離的氫分子的值。S_H2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為N_H2/S_H2。S_O2是對測量樣本進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於算式22的詳細說明，可以參照日本專利申請公開平第6- 275697公報。注意，上述氧的釋放量是使用由電子科學公司製造的熱脫附裝置EMD-WA1000S/W，並以包含1×10¹⁶atoms/cm²的氫原子的矽晶片為標準樣本而測量的。

此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以從氧分子的電離率算出。另外，因為上述的α包括氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。

注意，N_O2是氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。

或者，在經過加熱處理時釋放氧的膜有時包含過氧化自由基。明確而言，是指起因於過氧化自由基的自旋密度為5×10¹⁷spins/cm³以上。另外，包含過氧化自由基的膜有時在ESR中具有g值為2.01近旁的非對稱性的信號。

另外，包含過剩氧的絕緣膜也可以是氧過剩的氧化矽(SiO_X(X>2))。在氧過剩的氧化矽(SiO_X(X>2))中，每單位體積中含有的氧原子數多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)測定的值。

源極電極116a及汲極電極116b例如可以使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭和鎢中的一種以上的導電膜的單層或疊層。較佳的是， 作為源極電極116a及汲極電極116b使用具有包含銅的層的多層膜。在使用與源極電極116a及汲極電極116b相同的層形成佈線的情況下，藉由作為源極電極116a及汲極電極116b使用具有包含銅的層的多層膜，可以降低佈線電阻。另外，源極電極116a和汲極電極116b的組成可以相同，也可以不同。

注意，當作為源極電極116a及汲極電極116b使用具有包含銅的層的多層膜時，有時銅混入氧化物半導體層106b而使其載子密度增加。或者，有時銅在氧化物半導體層106b中形成DOS，該DOS具有電荷陷阱的功能。在此，如果氧化物半導體層106c對銅具有阻擋功能，可以抑制銅混入氧化物半導體層106b而導致電晶體的關態電流的增加和臨界電壓的變化。

圖17A至圖17C示出電晶體的源極電極116a及汲極電極116b附近的剖面圖。源極電極116a及汲極電極116b可以採用圖17A至圖17C中示出的任一結構。注意，圖17A至圖17C示出在形成源極電極116a及汲極電極116b時氧化物半導體層106c的頂面的一部分被削掉的情況。

圖17A示出源極電極116a及汲極電極116b具有步階形狀的結構。氧化物半導體層106c中的以虛線表示的區域中，形成有n型區。n型區由於在氧化物半導體層106c中產生氧缺陷而形成，該氧缺陷起因於在氧化物半導體層106c上形成源極電極116a及汲極電極116b 時的損傷或用作源極電極116a及汲極電極116b的導電膜的作用。例如，當氫進入氧缺陷的位點時，有時生成作為載子的電子。注意，雖然n型區形成至氧化物半導體層106c與氧化物半導體層106b之間的邊界附近，但是不侷限於此。例如，n型區既可以形成於氧化物半導體層106c和氧化物半導體層106b中，又可以僅形成於氧化物半導體層106c中。

圖17B示出如下結構：源極電極116a包括不容易被氧化的導電層116a2以及設置於導電層116a2上的導電層116a1；汲極電極116b包括不容易被氧化的導電層116b2以及設置於導電層116b2上的導電層116b1。另外，不容易被氧化的導電層是使氧化物半導體層106c還原的作用小的導電層。藉由使源極電極116a及汲極電極116b具有圖17B所示的結構，n型區僅形成於氧化物半導體層106c中。另外，氧缺陷很少在通道長度方向上擴散，因此通道形成區不容易被n型化。另外，由於設置有導電層116a1及導電層116b1，所以導電層116a2及導電層116b2的導電性較低也無妨。因此，導電層116a2及導電層116b2的厚度可以較小，而有利於微型加工。即，圖17B所示的結構適用於通道長度較小的微型電晶體。

另外，導電層116a1和導電層116a2可以是相同的導電層。另外，導電層116b1和導電層116b2可以是相同的導電層。

圖17C示出如下結構：源極電極116a包括導 電層116a3以及設置於導電層116a3上的不容易被氧化的導電層116a4；汲極電極116b包括導電層116b3以及設置於導電層116b3上的不容易被氧化的導電層116b4。藉由使源極電極116a及汲極電極116b具有圖17C所示的結構，形成於氧化物半導體層106c的n型區的一部分形成至氧化物半導體層106c與氧化物半導體層106b之間的邊界附近，其他的一部分僅形成於氧化物半導體層106c中。因此，氧缺陷很少在通道長度方向上擴散，所以通道形成區不容易被n型化。另外，在導電層116a3以及導電層116b3的下方，n型區形成至氧化物半導體層106b，因此源極電極116a與汲極電極116b之間的電阻降低，可以提高電晶體的場效移動率。另外，由於設置有導電層116a3及導電層116b3，所以導電層116a4及導電層116b4的導電性較低也無妨。因此，導電層116a4及導電層116b4的厚度可以較小，而有利於微型加工。即，圖17C所示的結構適用於通道長度較小的微型電晶體。

另外，導電層116a3和導電層116a4可以是相同的導電層。另外，導電層116b3和導電層116b4可以是相同的導電層。

作為圖15A至圖15C所示的閘極絕緣膜112，例如可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜的單層或疊層。

作為閘極絕緣膜112，例如可以採用第一層為氮化矽層，第二層為氧化矽層的多層膜。在此情況下，氧化矽層也可以為氧氮化矽層。另外，氮化矽層也可以為氮氧化矽層。氧化矽層較佳為使用缺陷密度低的氧化矽層。明確而言，使用如下氧化矽層：在ESR測定出的來源於g值為2.001的信號的自旋的密度為3×10¹⁷spins/cm³以下，較佳為5×10¹⁶spins/cm³以下。氧化矽層較佳為包含過剩氧。氮化矽層使用氫氣體及氨氣體的釋放量少的氮化矽層。氫氣體及氨氣體的釋放量藉由TDS分析測定即可。

當閘極絕緣膜112和基底絕緣膜102中的至少一個包括包含過剩氧的絕緣膜時，可以降低氧化物半導體層106b中的氧缺陷而使電晶體具有穩定的電特性。

閘極電極104例如可以使用包含鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、釕、銀、鉭和鎢中的一種以上的導電膜的單層或疊層。

作為保護絕緣膜108，例如可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜的單層或疊層。

保護絕緣膜108例如包括氮化矽層。在此情況下，氮化矽層也可以為氮氧化矽層。氮化矽層的氫氣體和氨氣體的釋放量較佳少。氫氣體及氨氣體的釋放量藉由TDS分析測定即可。另外，氮化矽層較佳為不使氫、水以及氧透過或幾乎不使其透過。

保護絕緣膜108例如包括氧化鋁層。氧化鋁層的氫氣體的釋放量較佳少。氫氣體的釋放量藉由TDS分析測定即可。另外，氧化鋁層較佳為不使氫、水以及氧透過或幾乎不使其透過。

保護絕緣膜118，例如可以使用包含氧化矽、氧氮化矽、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜的單層或疊層。當設置保護絕緣膜118時，有時可以不設置保護絕緣膜108。

對基板100沒有很大的限制。例如，作為基板100，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板100，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽晶片)基板等，並且也可以使用在這些基板上設置有半導體元件的基板。

另外，在作為基板100，在使用第五代(1000mm×1200mm或1300mm×1500mm)、第六代(1500mm×1800mm)、第七代(1870mm×2200mm)、第八代(2200mm×2500mm)、第九代(2400mm×2800mm)、第十代(2880mm×3130mm)等大型玻璃基板的情況下，由於半導體裝置的製程中的加熱處理等導致基板100的收縮，有時難以進行微細加工。因此，在作為基板100使用上述大型玻璃基板的情況下，較佳為使用起因 於加熱處理的收縮少的基板。例如，作為基板100可以使用在400℃，較佳為450℃，更佳為500℃的溫度下進行1小時的加熱處理之後的收縮量為10ppm以下，較佳為5ppm以下，更佳為3ppm以下的大型玻璃基板。

此外，基板100也可以使用撓性基板。另外，作為在撓性基板上設置電晶體的方法，可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，將該電晶體剝離並轉置到具有撓性的基板100上。在此情況下，較佳為在不具有撓性的基板和電晶體之間設置剝離層。

〈電晶體結構(1)的製造方法〉

下面，對電晶體結構(1)的製造方法的一個例子進行說明。

圖18A至圖19D為對應於圖15B的剖面圖。

首先，準備基板100。

接著，形成基底絕緣膜102。基底絕緣膜102可以藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、原子層沉積(ALD：Atomic Layer Deposition)法或脈衝雷射沉積(PLD：Pulsed Laser Deposition)法形成。

在作為基板100使用矽晶片的情況下，基底絕緣膜102可以利用熱氧化法形成。

接著，為了使基底絕緣膜102的表面平坦， 可以進行化學機械拋光(CMP：Chemical Mechanical Polishing)處理。藉由進行CMP處理，使基底絕緣膜102的平均表面粗糙度(Ra)設定為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。當Ra的值為上述數值以下時，氧化物半導體層106b的結晶性有時得到提高。另外，Ra是將JIS B 0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以算式23定義。

這裡，指定面是指成為測量粗糙度對象的面，並且是以座標(x₁，y₁，f(x₁，y₁))(x₁，y₂，f(x₁，y₂))(x₂，y₁，f(x₂，y₁))(x₂，y₂，f(x₂，y₂))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S₀，基準面的高度(指定面的平均高度)為Z₀。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量Ra。

接著，也可以對基底絕緣膜102添加氧離子，來形成包含過剩氧的絕緣膜。當添加氧離子時，例如，利用離子植入法，將加速電壓設定為2kV以上且100kV以下，將劑量設定為5×10¹⁴ions/cm²以上且5×10¹⁶ions/cm²以下，即可。

接著，依次形成氧化物半導體層136a、氧化物半導體層136b以及氧化物半導體層136c(參照圖18A)。氧化物半導體層136a、氧化物半導體層136b以及氧化物半導體層136c可以分別使用選自用於氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c的氧化物形成。氧化物半導體層136b及氧化物半導體層136c可以利用濺射法、CVD法、MBE法、ALD法或者PLD法形成。

在形成氧化物半導體層136c之後，較佳為進行第一加熱處理。第一加熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。第一加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者，作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理之後，為了填補脫離了的氧而進行包含10ppm以上、1%以上或10%以上的氧化氣體的氛圍下的加熱處理。藉由進行第一加熱處理，可以提高氧化物半導體層136b的結晶性，還可以從氧化物半導體層136b去除氫和水等雜質。另外，藉由進行第一加熱處理，可以降低氧化物半導體層106b中的DOS並使氧化物半導體層106b高純度本質化。另外，降低DOS的模型參照高純度本質化的記載。

接著，對氧化物半導體層136a、氧化物半導體層136b以及氧化物半導體層136c的一部分進行蝕刻， 來形成島狀的氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c(參照圖18B)。

接著，形成導電膜116。導電膜116使用選自用作源極電極116a及汲極電極116b的導電膜形成。導電膜116可以利用濺射法、CVD法、MBE法、ALD法或者PLD法形成。此時，有時氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c中的以虛線所示的區域中形成n型區(參照圖18C)。n型區由於在氧化物半導體層106c中產生氧缺陷而形成，該氧缺陷起因於在氧化物半導體層106c上形成導電膜116時的損傷或導電膜116的作用。例如，當氫進入氧缺陷的位點時，有時生成作為載子的電子。注意，雖然n型區形成至氧化物半導體層106c與氧化物半導體層106b之間的邊界附近，但是不侷限於此。例如，n型區既可以形成於氧化物半導體層106c和氧化物半導體層106b中，又可以僅形成於氧化物半導體層106c中。

接著，對導電膜116的一部分進行蝕刻，來形成源極電極116a及汲極電極116b(參照圖18D)。

接著，較佳為進行第二加熱處理。第二加熱處理可以以選自第一加熱處理的條件進行。藉由進行第二加熱處理，有時可以使氧化物半導體層106c的露出的n型區成為i型區(參照圖19A)。因此，可以僅在氧化物半導體層106c中的位於源極電極116a及汲極電極116b之下的區域形成n型區。藉由設置n型區，可以降低氧化 物半導體層106c與源極電極116a和汲極電極116b之間的接觸電阻，因此可以提高電晶體的通態電流。另外，當進行第二加熱處理時，有時可以不進行第一加熱處理。

接著，形成閘極絕緣膜112(參照圖19B)。閘極絕緣膜112可以利用濺射法、CVD法、MBE法、ALD法或者PLD法形成。

接著，形成成為閘極電極104的導電膜。成為閘極電極104的導電膜可以使用選自用作閘極電極104的導電膜形成。成為閘極電極104的導電膜可以利用濺射法、CVD法、MBE法、ALD法或者PLD法形成。

接著，對成為閘極電極104的導電膜的一部分進行蝕刻，來形成閘極電極104(參照圖19C)。

接著，形成保護絕緣膜108。保護絕緣膜108可以利用濺射法、CVD法、MBE法、ALD法或者PLD法形成。

接著，形成保護絕緣膜118(參照圖19D)。保護絕緣膜118可以利用濺射法、CVD法、MBE法、ALD法或者PLD法形成。

接著，較佳為進行第三加熱處理。第三加熱處理以選自第一加熱處理的條件進行或者以比第一加熱處理和第二加熱處理低的溫度進行，即可。

藉由以上步驟，可以製造圖15A至圖15C所示的電晶體。

〈關於製造裝置〉

當氧化物半導體層106b中的雜質濃度低，缺陷密度低時(即，當氧化物半導體層106b為高純度本質時)，電晶體的電特性穩定。另外，在氧化物半導體層106b具有高結晶性的情況下，與氧化物半導體層106b為非晶的情況相比，電晶體的電特性穩定。下面，說明用來形成低雜質濃度且高結晶性的氧化物半導體層106b的成膜裝置。注意，以下說明的成膜裝置在形成電晶體的其他構成要素時也可以使用。藉由使用以下說明的成膜裝置，也可以降低其他構成要素中的雜質濃度。

首先，使用圖31A和圖31B對進行成膜時雜質進入少的成膜裝置的結構進行說明。

圖31A示出多室成膜裝置的俯視圖。該成膜裝置包括：具有三個用於收納基板的盒式介面(cassette port)74的大氣側基板供應室71、裝載閉鎖室72a、卸載閉鎖室72b、傳送室73、傳送室73a、傳送室73b、基板加熱室75、成膜室70a以及成膜室70b。大氣側基板供應室71與裝載閉鎖室72a以及卸載閉鎖室72b連接。裝載閉鎖室72a及卸載閉鎖室72b藉由傳送室73a及傳送室73b與傳送室73連接。基板加熱室75、成膜室70a及成膜室70b只與傳送室73連接。另外，各室的連接部設置有閘閥(GV)，由此可以使大氣側基板供應室71以外的各室獨立地保持為真空狀態。另外，大氣側基板供應室71及傳送室73具有一個以上的基板傳送機器人76，使用 它可以傳送基板。這裡，較佳為基板加熱室75兼作電漿處理室。由於多室成膜裝置能夠在處理與處理之間以不暴露於大氣的方式傳送基板，由此可以抑制雜質附著到基板上。另外，可以自由地決定成膜、加熱處理等的順序。另外，傳送室、成膜室、裝載閉鎖室、卸載閉鎖室以及基板加熱室的數目不侷限於上述數目，可以根據設置空間或製程適當地決定。

圖31B示出與圖31A的結構不同的多室成膜裝置的俯視圖。該成膜裝置包括：具有盒式介面84的大氣側基板供應室81、裝載/卸載閉鎖室82、傳送室83、基板加熱室85、基板傳送機器人86、成膜室80a、成膜室80b、成膜室80c以及成膜室80d。大氣側基板供應室81、基板加熱室85、成膜室80a、成膜室80b、成膜室80c以及成膜室80d藉由傳送室83彼此連接。

在此，使用圖32A對圖31B所示的成膜室(濺射室)的一個例子進行說明。例如，成膜室80b具有靶材87、防著板88以及基板載物台90。另外，這裡在基板載物台90上設置有玻璃基板89。雖然未圖示，但是基板載物台90也可以具備保持玻璃基板89的基板保持結構或從背面對玻璃基板89進行加熱的背面加熱器等。另外，藉由使用防著板88，可以抑制從靶材87被濺射的粒子沉積在不需要進行濺射的區域。

另外，圖32A所示的成膜室80b藉由質量流量控制器97與精製器94連接。注意，雖然可以根據氣體 種類的數目設置精製器94及質量流量控制器97，但是為了方便起見只示出一個。作為導入到成膜室80b等的氣體，使用露點為-80℃以下，較佳為-100℃以下，更佳為-120℃以下的氣體。藉由使用露點低的氧氣體及稀有氣體(氬氣體等)等，可以降低成膜時混入的水分。

另外，真空泵96例如可以使用乾燥泵與機械增壓泵串聯連接的泵。藉由採用該結構，當對成膜室80b及傳送室83進行排氣時，可以使用真空泵96進行大氣壓至低真空(0.1Pa至10Pa程度)的排氣，並在進行閥切換後使用低溫泵95a或低溫泵95b進行低真空至高真空(1×10^-7Pa至1×10^-4Pa)的排氣。

另外，使用圖32B對圖31B所示的成膜室的其他例子進行說明。

圖32B所示的成膜室80b藉由閘閥與傳送室83連接，傳送室83藉由閘閥與裝載/卸載閉鎖室82連接。

圖32B所示的成膜室80b藉由氣體加熱機構98與質量流量控制器97連接，氣體加熱機構98藉由質量流量控制器97與精製器94連接。藉由氣體加熱機構98可以將導入成膜室80b的氣體加熱為40℃以上且400℃以下、或者50℃以上且200℃以下。注意，雖然可以根據氣體種類的數目設置氣體加熱機構98、精製器94及質量流量控制器97，但是為了方便起見只示出一個。

圖32B所示的成膜室80b藉由閥與渦輪分子 泵95c以及真空泵96b連接。另外，渦輪分子泵95c藉由閥與作為輔助泵的真空泵96a連接。真空泵96a以及真空泵96b可以與真空泵96採用同樣的結構。另外，圖32B所示的成膜室80b設置有低溫冷阱99。

已知渦輪分子泵95c能夠穩定地排出大分子(原子)且維修頻率低，因此在生產率上佔有優勢，但是排氫、排水的能力較低。因此，將低溫冷阱99連接於成膜室80b，低溫冷阱99對水等的相對來說熔點較高的分子(原子)的排氣能力高。低溫冷阱99的製冷機的溫度為100K以下，較佳為80K以下。另外，當低溫冷阱99具有多個製冷機時，較佳為各個製冷機的溫度不同，這樣可以高效率地進行排氣。例如，可以將第一階段的製冷機的溫度設定為100K以下，將第二階段的製冷機的溫度設定為20K以下。

另外，圖32B所示的傳送室83藉由閥與真空泵96b、低溫泵95d以及低溫泵95e連接。當只有1台低溫泵時，在低溫泵進行再生時無法進行排氣，但是當並聯連接2台以上的低溫泵時，即使1台進行再生，也可以利用其它的低溫泵進行排氣。另外，低溫泵的再生是指將積存於低溫泵內的分子(原子)排出的處理。當低溫泵積存過多分子(原子)時其排氣能力下降，因此需要定期進行再生。

圖32B所示的裝載/卸載閉鎖室82藉由閥連接與低溫泵95f以及真空泵96c。另外，真空泵96c可以 與真空泵96採用同樣的結構。

在成膜室80b中可以使用對向靶材式濺射裝置。另外，也可以在成膜室80b中使用平行平板型濺射裝置、離子束濺射裝置。

接著，使用圖33對圖31B所示的基板加熱室的一個例子的排氣進行說明。

圖33所示的基板加熱室85藉由閘閥與傳送室83連接。另外，傳送室83還藉由閘閥與裝載/卸載閉鎖室82連接。

圖33所示的基板加熱室85藉由質量流量控制器97與精製器94連接。另外，雖然可以根據氣體種類的數目設置精製器94及質量流量控制器97，但是為了方便起見僅示出一個。另外，基板加熱室85藉由閥與真空泵96b連接。

另外，基板加熱室85具有基板載物台92。在基板載物台92上至少可以設置一個基板，也可以設置多個基板。另外，基板加熱室85具有加熱機構93。加熱機構93例如也可以為使用電阻發熱體等進行加熱的加熱機構。或者，還可以為使用利用被加熱的氣體等的介質的熱傳導或熱輻射來進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金屬鹵化物燈、氙 弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行加熱處理的裝置。氣體使用惰性氣體。藉由採用RTA，可以以短時間進行加熱處理，因此可以抑制由加熱處理所引起的基板的彎曲。尤其是，在採用大型玻璃基板的情況下，即使很小的彎曲也會導致半導體裝置的良率的下降。因此，在以會發生基板的彎曲的高溫進行加熱處理的情況下，較佳為採用RTA。

另外，成膜室80b及基板加熱室85的背壓為1×10^-4Pa以下，較佳為3×10^-5Pa以下，更佳為1×10^-5Pa以下。另外，在成膜室80b及基板加熱室85中，質量電荷比(m/z)是18的氣體分子(原子)的分壓為3×10^-5Pa以下，較佳為1×10^-5Pa以下，更佳為3×10^-6Pa以下。另外，在成膜室80b及基板加熱室85中，m/z是28的氣體分子(原子)的分壓為3×10^-5Pa以下，較佳為1×10^-5Pa以下，更佳為3×10^-6Pa以下。另外，在成膜室80b及基板加熱室85中，m/z是44的氣體分子(原子)的分壓為3×10^-5Pa以下，較佳為1×10^-5Pa以下，更佳為3×10^-6Pa以下。

另外，在成膜室80b及基板加熱室85中，洩漏率為3×10^-6Pa．m³/s以下，較佳為1×10^-6Pa．m³/s以下。另外，在成膜室80b及基板加熱室85中，m/z是18的氣體分子(原子)的洩漏率為1×10^-7Pa．m³/s以下，較佳為3×10^-8Pa．m³/s以下。另外，在成膜室80b及基板加熱室 85中，m/z是28的氣體分子(原子)的洩漏率為1×10^-5Pa．m³/s以下，較佳為1×10^-6Pa．m³/s以下。另外，在成膜室80b及基板加熱室85中，m/z是44的氣體分子(原子)的洩漏率為3×10^-6Pa．m³/s以下，較佳為1×10^-6Pa．m³/s以下。

另外，成膜室、基板加熱室以及傳送室等的真空室中的全壓及分壓可以使用質量分析器進行測量。例如，ULVAC,Inc.製造的四極質量分析器(也稱為Q-mass)Qulee CGM-051即可。另外，洩漏率可以根據利用上述質量分析器測量出的全壓及分壓算出。洩漏率由外部洩漏及內部洩漏決定。外部洩漏是指：由於微小的孔或密封不良等，氣體從真空系統的外部流入的現象。此外，內部洩漏是指來自真空系統中的閥等隔板的洩漏或內部構件的氣體釋放。為了將洩漏率設定為上述數值以下，需要從外部洩漏及內部洩漏的兩個方面採取措施。

雖然存在於成膜室內的附著物附著於內壁等而不影響成膜室的壓力，但是其是對成膜室進行排氣時產生的氣體釋放的主要原因。所以，使用排氣能力高的泵儘量地使存在於成膜室內的附著物脫離是十分重要的。另外，為了促進附著物的脫離，也可以對成膜室進行烘烤。

或者，較佳為藉由導入被加熱的稀有氣體等的惰性氣體或氧等提高成膜室內的壓力，並在經過一定時間之後再次對成膜室進行排氣處理。藉由導入被加熱的氣體可以使成膜室內的附著物脫離，由此可以減少存在於成 膜室內的雜質。

另外，藉由進行偽成膜也可以進一步提高附著物的脫離速度。偽成膜是指藉由濺射法等對偽基板進行成膜以在偽基板上及成膜室內壁沉積膜，由此將成膜室內的雜質及成膜室內壁的附著物密封於膜中。偽基板較佳為使用釋放氣體少的基板，例如也可以使用與在後面說明的基板100相同的基板。藉由進行偽成膜可以降低在後面形成的膜中的雜質濃度。另外，可以與烘烤同時進行偽成膜。

藉由利用上述成膜裝置形成氧化物半導體層106b，可以抑制雜質進入氧化物半導體層106b。並且，藉由利用上述成膜裝置形成接觸於氧化物半導體層106b的膜，可以抑制雜質從接觸於氧化物半導體層106b的膜進入氧化物半導體層106b。

接著，說明利用上述成膜裝置連續地形成氧化物半導體層106a、氧化物半導體層106b及氧化物半導體層106c的方法。

首先，形成氧化物半導體層106a。成膜時的基板加熱溫度越高，氧化物半導體層106a的雜質濃度越低。例如，將成膜時的基板溫度設定為150℃以上且500℃以下，較佳為170℃以上且450℃以下。在將基板傳送到成膜室之後，導入成膜氣體，為了穩定壓力保持基板10秒以上且1000秒以下，較佳為15秒以上且720秒以下，然後形成氧化物半導體層106a。為了穩定壓力，藉 由在上述時間保持基板，可以減少形成氧化物半導體層106a時的雜質的混入量。

接著，將基板傳送到其他的成膜室，形成氧化物半導體層106b。成膜時的基板加熱溫度越高，氧化物半導體層106b的雜質濃度越低。例如，將成膜時的基板溫度設定為150℃以上且500℃以下，較佳為170℃以上且450℃以下。在將基板傳送到成膜室之後，導入成膜氣體，為了穩定壓力保持基板10秒以上且1000秒以下，較佳為15秒以上且720秒以下，然後形成氧化物半導體層106b。為了穩定壓力，藉由在上述時間保持基板，可以減少形成氧化物半導體層106b時的雜質的混入量。

然後，將基板傳送到其他的成膜室，形成氧化物半導體層106c。成膜時的基板加熱溫度越高，氧化物半導體層106c的雜質濃度越低。例如，將成膜時的基板溫度設定為150℃以上且500℃以下，較佳為170℃以上且450℃以下。在將基板傳送到成膜室之後，導入成膜氣體，為了穩定壓力保持基板10秒以上且1000秒以下，較佳為15秒以上且720秒以下，然後形成氧化物半導體層106c。為了穩定壓力，藉由在上述時間保持基板，可以減少形成氧化物半導體層106c時的雜質的混入量。

當對多個基板形成氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c時，較佳為在不進行成膜的期間也繼續導入微量的稀有氣體或氧氣體等。由此，可以將成膜室的壓力保持為高，因此可以抑制 雜質從真空泵等倒流。另外，可以抑制雜質從管道或其他構件等放出來。因此，可以減少混入氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c的雜質。例如，導入1sccm以上且500sccm以下，較佳為2sccm以上且200sccm以下，更佳為5sccm以上且100sccm以下的氬，即可。

接著，進行加熱處理。加熱處理在惰性氛圍或氧化性氛圍下進行。加熱處理也可以在減壓狀態下進行。利用加熱處理可以降低氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c中的雜質濃度。

作為加熱處理，較佳為在惰性氛圍下進行加熱處理之後，在保持溫度的狀態下將氛圍切換為氧化氛圍再進行加熱處理。這是因為當在惰性氛圍下進行加熱處理時，雖然可以降低氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c中的雜質濃度，但是有時在同時產生氧缺陷。藉由在氧化氛圍下進行加熱處理，可以減少此時產生的氧缺陷。

藉由上述步驟獲得的氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c的利用SIMS測定出的氫濃度為2×10²⁰atoms/cm³以下，較佳為5×10¹⁹atoms/cm³以下，更佳為1×10¹⁹atoms/cm³以下，進一步較佳為5×10¹⁸atoms/cm³以下。

另外，氧化物半導體層106a、氧化物半導體 層106b以及氧化物半導體層106c的利用SIMS測定出的各碳濃度小於5×10¹⁹atoms/cm³，較佳為5×10¹⁸atoms/cm³以下，更佳為2×10¹⁸atoms/cm³以下，進一步較佳為5×10¹⁷atoms/cm³以下。

藉由上述步驟形成氧化物半導體層106a、氧化物半導體層106b以及氧化物半導體層106c，可以提高氧化物半導體層106b的結晶性並降低氧化物半導體層106a、氧化物半導體層106b、氧化物半導體層106c、氧化物半導體層106a與氧化物半導體層106b之間介面以及氧化物半導體層106b與氧化物半導體層106c之間的介面的雜質濃度。

〈電晶體結構(2)〉

接著，對與電晶體結構(1)不同的頂閘極頂接觸電晶體的一個例子進行說明。

圖20A至圖20C為電晶體的俯視圖及剖面圖。圖20A示出電晶體的俯視圖。圖20B示出對應於圖20A中的點劃線B1-B2的剖面圖。另外，圖20C示出對應於圖20A中的點劃線B3-B4的剖面圖。

圖20B所示的電晶體包括：基板200上的基底絕緣膜202；基底絕緣膜202上的氧化物半導體層206a；氧化物半導體層206a上的氧化物半導體層206b；接觸於氧化物半導體層206b的源極電極216a及汲極電極216b；氧化物半導體層206b、源極電極216a以及汲極電 極216b上的氧化物半導體層206c；氧化物半導體層206c上的閘極絕緣膜212；閘極絕緣膜212上的閘極電極204。另外，較佳為在閘極絕緣膜212及閘極電極204上設置保護絕緣膜218及保護絕緣膜218上的保護絕緣膜208。另外，電晶體也可以不具有基底絕緣膜202。

此外，在圖20B所示的電晶體中，也可以調換保護絕緣膜208和保護絕緣膜218的疊層順序(參照圖21A至圖21C)。有時與在圖20A至圖20C所示的電晶體中相比，在圖21A至圖21C所示的電晶體中不容易發生從基底絕緣膜202釋放的過剩氧的外方擴散。因此，與在圖20A至圖20C所示的電晶體中相比，有可以降低氧化物半導體層206a、氧化物半導體層206b以及氧化物半導體層206c中的氧缺陷(可以降低DOS)的可能性。

圖20A至圖20C所示的電晶體中的氧化物半導體層206a例如對應於圖1A和圖1B所示的氧化物半導體層(S1)。圖20A至圖20C所示的電晶體中的氧化物半導體層206b例如對應於圖1A和圖1B所示的氧化物半導體層(S2)。圖20A至圖20C所示的電晶體中的氧化物半導體層206c例如對應於圖1A和圖1B所示的氧化物半導體層(S3)。

另外，圖20A至圖20C所示的電晶體的基底絕緣膜202例如相當於圖5A所示的電晶體的閘極絕緣膜(bg)。另外，圖20A至圖20C所示的電晶體例如可以具有圖5A所示的電晶體的閘極電極(bg)。圖20A至圖 20C所示的電晶體例如也可以具有與閘極電極204對置且接觸於基底絕緣膜202的底面的背閘極電極。另外，在圖20A至圖20C所示的電晶體中，在基板200具有導電性的情況下，例如，基板200可以相當於圖5A所示的電晶體的閘極絕緣膜(bg)。另外，在圖20A至圖20C所示的電晶體中，在基底絕緣膜202下設置有佈線等的導電膜的情況下，該導電膜也可以相當於圖5A所示的電晶體的閘極絕緣膜(bg)。

注意，在圖20A至圖20C中，示出閘極電極204、閘極絕緣膜212和氧化物半導體層206c具有大致相同的俯視形狀(俯視圖中的形狀)的例子，但是不侷限於此。例如，氧化物半導體層206c或/及閘極絕緣膜212的也可以設置在閘極電極204的外側。

另外，用於源極電極216a及汲極電極216b的導電膜的有些材料有可能抽出氧化物半導體層206b的一部分中的氧，或者形成混合層而在氧化物半導體層206b中形成n型區。

另外，如圖20A的俯視圖所示，氧化物半導體層206b的一部分設置在閘極電極204的外側。注意，氧化物半導體層206b的整體也可以設置在閘極電極204的內側。由此，當光從閘極電極204一側入射時，可以抑制因光而在氧化物半導體層206b中產生載子。換言之，閘極電極204具有遮光膜的功能。

另外，也可以調換保護絕緣膜218和保護絕 緣膜208的上下位置。例如，也可以在保護絕緣膜208上設置有保護絕緣膜218。

關於氧化物半導體層206a、氧化物半導體層206b和氧化物半導體層206c分別參照氧化物半導體層106a、氧化物半導體層106b和氧化物半導體層106c的記載。關於基底絕緣膜202，參照基底絕緣膜102的記載。關於源極電極216a及汲極電極216b，參照源極電極116a及汲極電極116b的記載。關於閘極絕緣膜212，參照閘極絕緣膜112的記載。關於閘極電極204，參照閘極電極104的記載。關於保護絕緣膜218，參照保護絕緣膜118的記載。關於保護絕緣膜208，參照保護絕緣膜108的記載。關於基板200，參照基板100的記載。

〈電晶體結構(2)的製造方法〉

下面，對電晶體結構(2)的製造方法的一個例子進行說明。

圖22A至圖23D為對應於圖20B的剖面圖。

首先，準備基板200。

接著，形成基底絕緣膜202。關於基底絕緣膜202的形成方法，參照基底絕緣膜102的形成方法的記載。

接著，依次形成氧化物半導體層236a及氧化物半導體層236b(參照圖22A)。關於氧化物半導體層236a及氧化物半導體層236b的形成方法，分別參照氧化 物半導體層136a及氧化物半導體層136b的形成方法。

接著，較佳為進行第一加熱處理。關於第一加熱處理，參照電晶體結構(1)的製造方法的記載。

接著，對氧化物半導體層236a及氧化物半導體層236b的一部分進行蝕刻，來形成島狀的氧化物半導體層206a及氧化物半導體層206b(參照圖22B)。

接著，形成導電膜216(參照圖22C)。關於導電膜216的形成方法，參照導電膜116的形成方法的記載。

接著，對導電膜216的一部分進行蝕刻，來形成源極電極216a及汲極電極216b。

接著，較佳為進行第二加熱處理。關於第二加熱處理，參照電晶體結構(1)的製造方法的記載。藉由進行第二加熱處理，有時可以使氧化物半導體層206b的露出的n型區成為i型區(參照圖22D)。

接著，形成氧化物半導體層236c(參照圖23A)。關於氧化物半導體層236c的形成方法，參照氧化物半導體層136c的形成方法的記載。

接著，形成絕緣膜242。關於絕緣膜242的形成方法，參照閘極絕緣膜112的形成方法。

絕緣膜242例如可以藉由利用電漿的CVD法形成。當進行CVD法時，基板溫度越高，可以得到具有較低的缺陷密度的較緻密的絕緣膜。因為絕緣膜242在被加工之後用作閘極絕緣膜212，所以越緻密且缺陷密度越 低，而電晶體的電特性越穩定。另一方面，在基底絕緣膜202包含過剩氧時，電晶體的電特性穩定。但是，由於在基底絕緣膜202露出的狀態下增高基板溫度，而有可能從基底絕緣膜202氧釋放而過剩氧減少。在此，在形成絕緣膜242時，基底絕緣膜202由氧化物半導體層236c覆蓋，由此可以抑制氧從基底絕緣膜202釋放。因此，可以形成緻密且缺陷密度低的絕緣膜242而不減少包含在基底絕緣膜202中的過剩氧。由此，可以提高電晶體的可靠性。

接著，形成導電膜234(參照圖23B)。關於導電膜234的形成方法，參照成為閘極電極104的導電膜的形成方法的記載。

接著，對氧化物半導體層236c、絕緣膜242及導電膜234的一部分進行蝕刻，來形成氧化物半導體層206c、閘極絕緣膜212及閘極電極204(參照圖23C)。

接著，形成保護絕緣膜218。關於保護絕緣膜218的形成方法，參照保護絕緣膜118的形成方法的記載。

接著，形成保護絕緣膜208(參照圖23D)。關於保護絕緣膜208的形成方法，參照保護絕緣膜108的形成方法的記載。

接著，較佳為進行第三加熱處理。關於第三加熱處理，參照電晶體結構(1)的製造方法的記載。

藉由以上步驟，可以製造圖20A至圖20C所 示的電晶體。

〈電晶體結構(3)〉

接著，對底閘極頂接觸電晶體的一個例子進行說明。

圖24A至圖24C為電晶體的俯視圖及剖面圖。圖24A示出電晶體的俯視圖。圖24B示出對應於圖24A中的點劃線C1-C2的剖面圖。另外，圖24C示出對應於圖24A中的點劃線C3-C4的剖面圖。

圖24B所示的電晶體包括：基板300上的閘極電極304；閘極電極304上的閘極絕緣膜312；閘極絕緣膜312上的氧化物半導體層306a；氧化物半導體層306a上的氧化物半導體層306b；氧化物半導體層306b上的氧化物半導體層306c；以及接觸於氧化物半導體層306c的源極電極316a及汲極電極316b。另外，較佳為設置氧化物半導體層306c、源極電極316a及汲極電極316b上的保護絕緣膜318。

另外，圖24A至圖24D所示的電晶體的保護絕緣膜318例如相當於圖5A所示的電晶體的閘極絕緣膜(bg)。另外，圖24A至圖24D所示的電晶體例如可以具有圖5A所示的電晶體的閘極電極(bg)。圖24A至圖24D所示的電晶體例如也可以具有與閘極電極304對置且接觸於保護絕緣膜318的頂面的背閘極電極。另外，在圖24A至圖24D所示的電晶體中，在保護絕緣膜318上設置有佈線等的導電膜的情況下，該導電膜也可以相當於圖 5A所示的電晶體的閘極絕緣膜(bg)。

另外，用於源極電極316a及汲極電極316b的導電膜的有些材料有可能抽出氧化物半導體層306b、氧化物半導體層306c的一部分中的氧，或者形成混合層而在氧化物半導體層306b、氧化物半導體層306c中形成n型區(低電阻區)。

另外，如圖24A所示，在俯視圖中以氧化物半導體層306b的邊緣部位於閘極電極304的邊緣部的內側的方式設置閘極電極304。由此，當光從閘極電極304一側入射時，可以抑制因光而在氧化物半導體層306b中產生載子。換言之，閘極電極304具有遮光膜的功能。注意，氧化物半導體層306b的邊緣部也可以位於閘極電極304的邊緣部的外側。

關於氧化物半導體層306a、氧化物半導體層306b和氧化物半導體層306c分別參照氧化物半導體層106c、氧化物半導體層106b和氧化物半導體層106a的記載。就是說，底閘極頂接觸電晶體具有如將頂閘極頂接觸電晶體的上下翻轉那樣的疊層結構。

作為保護絕緣膜318，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜的單層或疊層。

作為保護絕緣膜318，例如可以採用第一層為氧化矽層，第二層為氮化矽層的多層膜。在此情況下，氧 化矽層也可以為氧氮化矽層。另外，氮化矽層也可以為氮氧化矽層。氧化矽層較佳為使用缺陷密度低的氧化矽層。明確而言，使用如下氧化矽層：在利用ESR測定出的來源於g值為2.001的信號的自旋的密度為3×10¹⁷spins/cm³以下，較佳為5×10¹⁶spins/cm³以下。氮化矽層使用氫氣體及氨氣體的釋放量少的氮化矽層。氫氣體及氨氣體的釋放量藉由TDS分析測定即可。另外，氮化矽層使用不使氫、水以及氧透過或幾乎不使其透過的氮化矽層。

或者，作為保護絕緣膜318，例如可以採用第一層為第一氧化矽層318a，第二層為第二氧化矽層318b，第三層為氮化矽層318c的多層膜(參照圖24D)。在此情況下，第一氧化矽層318a或/和第二氧化矽層318b也可以為氧氮化矽層。另外，氮化矽層也可以為氮氧化矽層。第一氧化矽層318a較佳為使用缺陷密度低的氧化矽層。明確而言，使用如下氧化矽層：在利用ESR測定出的來源於g值為2.001的信號的自旋的密度為3×10¹⁷spins/cm³以下，較佳為5×10¹⁶spins/cm³以下。第二氧化矽層318b使用包含過剩氧的氧化矽層。氮化矽層318c使用氫氣體及氨氣體的釋放量少的氮化矽層。另外，氮化矽層318c使用不使氫、水以及氧透過或幾乎不使其透過的氮化矽層。

包含過剩氧的氧化矽層是指在經過加熱處理等時可以釋放氧的氧化矽層。另外，包含過剩氧的絕緣膜是具有在經過加熱處理時釋放氧的功能的絕緣膜。

包含過剩氧的絕緣膜能夠降低氧化物半導體層306b中的氧缺陷。在氧化物半導體層306b中氧缺陷形成DOS而成為電荷陷阱等。因此，藉由降低氧化物半導體層306b中的氧缺陷，可以使電晶體具有穩定的電特性。

關於源極電極316a及汲極電極316b，參照源極電極116a及汲極電極116b的記載。關於閘極絕緣膜312，參照閘極絕緣膜112的記載。關於閘極電極304，參照閘極電極104的記載。關於基板300，參照基板100的記載。

〈電晶體結構(3)的製造方法〉

下面，對電晶體結構(3)的製造方法的一個例子進行說明。

圖25A至圖25D為對應於圖24B的剖面圖。

首先，準備基板300。

接著，形成成為閘極電極304的導電膜。關於成為閘極電極304的導電膜的形成方法，參照成為閘極電極104的導電膜的形成方法的記載。

接著，對成為閘極電極304的導電膜的一部分進行蝕刻，來形成閘極電極304。

接著，形成閘極絕緣膜312。關於閘極絕緣膜312的形成方法，參照閘極絕緣膜112的形成方法。

閘極絕緣膜312例如可以藉由利用電漿的 CVD法形成。當進行CVD法時，基板溫度越高，可以得到具有較低的缺陷密度的較緻密的絕緣膜。閘極絕緣膜312越是緻密且缺陷密度低的絕緣膜，電晶體的電特性越穩定。

接著，依次形成氧化物半導體層336a、氧化物半導體層336b以及氧化物半導體層336c(參照圖25A)。關於氧化物半導體層336a、氧化物半導體層336b以及氧化物半導體層336c的形成方法，分別參照氧化物半導體層136c、氧化物半導體層136b及氧化物半導體層136a的形成方法。

接著，較佳為進行第一加熱處理。關於第一加熱處理，參照電晶體結構(1)的製造方法的記載。

接著，對氧化物半導體層336a、氧化物半導體層336b以及氧化物半導體層336c的一部分進行蝕刻，來形成島狀的氧化物半導體層306a、氧化物半導體層306b以及氧化物半導體層306c(參照圖25B)。

接著，形成成為源極電極316a及汲極電極316b的導電膜。關於成為源極電極316a及汲極電極316b的導電膜的形成方法，參照導電膜116的形成方法的記載。此時，有時氧化物半導體層306c中的以虛線所示的區域中形成n型區。n型區由於在氧化物半導體層306c中產生氧缺陷而形成，該氧缺陷起因於在氧化物半導體層306c上形成導電膜時的損傷或導電膜的作用。例如，當氫進入氧缺陷的位點時，有時生成作為載子的電子。注 意，雖然n型區形成至氧化物半導體層306c與氧化物半導體層306b之間的邊界附近，但是不侷限於此。例如，n型區既可以形成於氧化物半導體層306c和氧化物半導體層306b中，又可以僅形成於氧化物半導體層306c中。

接著，對成為源極電極316a及汲極電極316b的導電膜的一部分進行蝕刻，來形成源極電極316a及汲極電極316b。

接著，較佳為進行第二加熱處理。關於第二加熱處理，參照電晶體結構(1)的製造方法的記載。藉由進行第二加熱處理，有時可以使氧化物半導體層306c或/及氧化物半導體層306b的露出的n型區成為i型區(參照圖25C)。

接著，形成保護絕緣膜318(參照圖25D)。

在此，說明將保護絕緣膜318形成為圖24D所示的三層結構的情況。首先，形成第一氧化矽層318a。接著，形成第二氧化矽層318b。然後，也可以進行對第二氧化矽層318b添加氧離子的處理。添加氧離子的處理利用離子摻雜裝置或電漿處理裝置，即可。作為離子摻雜裝置，也可以利用具有質量分離功能的離子摻雜裝置。作為氧離子的原料，使用¹⁶O₂或¹⁸O₂等氧氣體、一氧化二氮氣體或臭氧氣體等，即可。接著，形成氮化矽層318c，來形成保護絕緣膜318，即可。

較佳為藉由CVD法中的一種的電漿CVD法形成第一氧化矽層318a。明確而言，在如下條件下進行 成膜，即可：將基板溫度設定為180℃以上且400℃以下，較佳為200℃以上且370℃以下；使用含有矽的沉積氣體及氧化氣體；壓力為20Pa以上且250Pa以下，較佳為40Pa以上且200Pa以下；對電極供應高頻功率。另外，含有矽的沉積氣體的典型例子有矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化氣體，舉出氧、臭氧、一氧化二氮、二氧化氮等。

另外，藉由將相對於含有矽的沉積氣體的氧化氣體的流量設定為100倍以上，可以降低第一氧化矽層318a中的氫含量並減少懸空鍵。

如上述那樣，形成缺陷密度低的第一氧化矽層318a。就是說，可以使第一氧化矽層318a為在ESR測定時來源於g值為2.001的信號的自旋的自旋密度為3×10¹⁷spins/cm³以下或5×10¹⁶spins/cm³以下的氧化矽層。

較佳為藉由電漿CVD法形成第二氧化矽層318b。明確而言，在如下條件下進行成膜，即可：將基板溫度設定為160℃以上且350℃以下，較佳為180℃以上且260℃以下；使用含有矽的沉積氣體及氧化氣體；壓力為100Pa以上且250Pa以下，較佳為100Pa以上且200Pa以下；對電極供應0.17W/cm²以上且0.5W/cm²以下，較佳為0.25W/cm²以上且0.35W/cm²以下的高頻功率。

藉由上述方法，電漿中的氣體的分解效率得到提高，氧自由基增加，並且原料氣體的氧化進展，由此可以形成包含過剩氧的第二氧化矽層318b。

較佳為藉由電漿CVD法形成氮化矽層318c。明確而言，在如下條件下進行成膜，即可：將基板溫度設定為180℃以上且400℃以下，較佳為200℃以上且370℃以下；使用含有矽的沉積氣體、氮氣體以及氨氣體；壓力為20Pa以上且250Pa以下，較佳為40Pa以上且200Pa以下；對電極供應高頻功率。

另外，氮的流量為氨的流量的5倍以上且50倍以下，較佳為10倍以上且50倍以下。此外，藉由使用氨氣體，可以促進含有矽的沉積氣體及氮氣體的分解。這是因為如下緣故：氨氣體因電漿能及熱能而離解，離解時產生的能量有助於含有矽的沉積氣體的鍵合及氮氣體的鍵合的分解。

由此，藉由上述方法，可以形成氫氣體及氨氣體的釋放量少的氮化矽層318c。另外，由於氫含量少，而可以形成緻密且使氫、水以及氧不透過或幾乎不透過的氮化矽層318c。

藉由上述步驟，形成保護絕緣膜318，即可。

接著，較佳為進行第三加熱處理。關於第三加熱處理，參照電晶體結構(1)的製造方法的記載。

藉由以上步驟，可以製造圖24A至圖24D所示的電晶體。

〈電晶體結構(4)〉

接著，對與電晶體結構(3)不同的底閘極頂接觸電 晶體的一個例子進行說明。

圖26A至圖26C為電晶體的俯視圖及剖面圖。圖26A示出電晶體的俯視圖。圖26B示出對應於圖26A中的點劃線D1-D2的剖面圖。另外，圖26C示出對應於圖26A中的點劃線D3-D4的剖面圖。

圖26B所示的電晶體包括：基板400上的閘極電極404；閘極電極404上的閘極絕緣膜412；閘極絕緣膜412上的氧化物半導體層406a；氧化物半導體層406a上的氧化物半導體層406b；氧化物半導體層406b上的氧化物半導體層406c；閘極絕緣膜412上及氧化物半導體層406c上的保護絕緣膜418；以及藉由設置在保護絕緣膜418中的開口部接觸於氧化物半導體層406c的源極電極416a及汲極電極416b。

另外，圖26A至圖26C所示的電晶體的保護絕緣膜418例如相當於圖5A所示的電晶體的閘極絕緣膜(bg)。另外，圖26A至圖26C所示的電晶體例如可以具有圖5A所示的電晶體的閘極電極(bg)。圖26A至圖26C所示的電晶體例如也可以在保護絕緣膜418、源極電極416a及汲極電極416b上設置背閘極絕緣膜，並具有與閘極電極404對置且接觸於背閘極絕緣膜的頂面的背閘極電極。

另外，用於源極電極416a及汲極電極416b的導電膜的有些材料，該導電膜有可能抽出氧化物半導體層406b、氧化物半導體層406c的一部分中的氧，或者形 成混合層而在氧化物半導體層406b、氧化物半導體層406c中形成n型區(低電阻區)。

另外，如圖26A所示，在俯視圖中以氧化物半導體層406b的邊緣部位於閘極電極404的邊緣部的內側的方式設置閘極電極404。由此，當光從閘極電極404一側入射時，可以抑制因光而在氧化物半導體層406b中產生載子。換言之，閘極電極404具有遮光膜的功能。注意，氧化物半導體層406b的邊緣部也可以位於閘極電極404的邊緣部的外側。

關於氧化物半導體層406a、氧化物半導體層406b和氧化物半導體層406c分別參照氧化物半導體層106c、氧化物半導體層106b和氧化物半導體層106a的記載。就是說，底閘極頂接觸電晶體具有如將頂閘極頂接觸電晶體的上下翻轉那樣的疊層結構。

關於保護絕緣膜418，參照保護絕緣膜318的記載。

保護絕緣膜418較佳為具有包含過剩氧的絕緣膜。包含過剩氧的絕緣膜能夠降低氧化物半導體層406b中的氧缺陷。在氧化物半導體層406b中氧缺陷形成DOS而成為電荷陷阱等。因此，藉由降低氧化物半導體層406b中的氧缺陷，可以使電晶體具有穩定的電特性。

關於源極電極416a及汲極電極416b，參照源極電極116a及汲極電極116b的記載。關於閘極絕緣膜412，參照閘極絕緣膜112的記載。關於閘極電極404， 參照閘極電極104的記載。關於基板400，參照基板100的記載。

〈電晶體結構(4)的製造方法〉

下面，對電晶體結構(4)的製造方法的一個例子進行說明。

圖27A至圖27D為對應於圖26B的剖面圖。

首先，準備基板400。

接著，形成成為閘極電極404的導電膜。關於成為閘極電極404的導電膜的形成方法，參照成為閘極電極104的導電膜的形成方法的記載。

接著，對成為閘極電極404的導電膜的一部分進行蝕刻，來形成閘極電極404。

接著，形成閘極絕緣膜412。關於閘極絕緣膜412的形成方法，參照閘極絕緣膜112的形成方法。

閘極絕緣膜412例如可以藉由利用電漿的CVD法形成。當進行CVD法時，基板溫度越高，可以得到具有較低的缺陷密度的較緻密的絕緣膜。閘極絕緣膜412越是緻密且缺陷密度低的絕緣膜，電晶體的電特性越穩定。

接著，依次形成氧化物半導體層436a、氧化物半導體層436b以及氧化物半導體層436c(參照圖27A)。關於氧化物半導體層436a、氧化物半導體層436b以及氧化物半導體層436c的形成方法，分別參照氧化物 半導體層136c、氧化物半導體層136b及氧化物半導體層136a的形成方法。

接著，較佳為進行第一加熱處理。關於第一加熱處理，參照電晶體結構(1)的製造方法的記載。

接著，對氧化物半導體層436a、氧化物半導體層436b以及氧化物半導體層436c的一部分進行蝕刻，來形成島狀的氧化物半導體層406a、氧化物半導體層406b以及氧化物半導體層406c(參照圖27B)。

接著，形成成為保護絕緣膜418的絕緣膜。關於成為保護絕緣膜418的絕緣膜的形成方法，參照保護絕緣膜318的形成方法的記載。

接著，較佳為進行第二加熱處理。關於第二加熱處理，參照電晶體結構(1)的製造方法的記載。

接著，對成為保護絕緣膜418的絕緣膜的一部分進行蝕刻，來形成保護絕緣膜418(參照圖27C)。

接著，形成成為源極電極416a及汲極電極416b的導電膜。關於成為源極電極416a及汲極電極416b的導電膜的形成方法，參照導電膜116的形成方法的記載。此時，有時氧化物半導體層406c中的以虛線所示的區域中形成n型區。n型區由於在氧化物半導體層406c中產生氧缺陷而形成，該氧缺陷起因於在氧化物半導體層406c上形成導電膜時的損傷或導電膜的作用。例如，當氫進入氧缺陷的位點時，有時生成作為載子的電子。注意，雖然n型區形成至氧化物半導體層406c與氧化物半 導體層406b之間的邊界附近，但是不侷限於此。例如，n型區既可以形成於氧化物半導體層406c和氧化物半導體層406b中，又可以僅形成於氧化物半導體層406c中。

接著，對成為源極電極416a及汲極電極416b的導電膜的一部分進行蝕刻，來形成源極電極416a及汲極電極416b(參照圖27D)。

接著，較佳為進行第三加熱處理。關於第三加熱處理，參照電晶體結構(1)的製造方法的記載。

藉由以上步驟，可以製造圖26A至圖26C所示的電晶體。

〈應用產品〉

下面，對使用上述電晶體的應用產品進行說明。

〈微型電腦〉

上述電晶體可以用於安裝在各種電子裝置中的微型電腦。

下面，作為安裝有微型電腦的電子裝置的一個例子，參照圖34以及圖35A和圖35B說明火災警報器的結構及工作。

另外，在本說明書中，火災警報器是指在發生火災時發出警報的所有裝置，其包括諸如住宅用火災警報器、自動火災警報設備、用於該自動火災警報設備的火災檢測器等。

圖34所示的警報裝置至少包括微型電腦500。在此，微型電腦500設置在警報裝置的內部。微型電腦500包括與高電位電源線VDD電連接的電源閘控制器503、與高電位電源線VDD及電源閘控制器503電連接的電源閘504、與電源閘504電連接的CPU(Central Processing Unit：中央處理器)505、以及與電源閘504及CPU505電連接的檢測部509。另外，CPU505包含揮發性記憶部506及非揮發性記憶部507。

另外，CPU505藉由介面508與匯流排線502電連接。與CPU505同樣，介面508也與電源閘504電連接。作為介面508的匯流排規格，例如可以使用I²C匯流排等。另外，在警報裝置中設置有藉由介面508與電源閘504電連接的發光元件530。

發光元件530較佳為發射指向性強的光，例如可以使用有機EL元件、無機EL元件、LED等。

電源閘控制器503具有計時器，根據該計時器控制電源閘504。電源閘504根據電源閘控制器503的控制對CPU505、檢測部509及介面508供應或停止從高電位電源線VDD供應的電源。在此，作為電源閘504可以使用如電晶體等的切換元件。

藉由使用這種電源閘控制器503及電源閘504，可以在測量光量的期間中，對檢測部509、CPU505及介面508供應電源，並且在測量期間之間，可以停止對檢測部509、CPU505及介面508供應電源。藉由使警報 裝置這樣工作，與對上述各構成要素不間斷地供應電源的情況相比，能夠降低耗電量。

另外，在作為電源閘504使用電晶體的情況下，較佳為使用用於非揮發性記憶部507的關態電流極小的電晶體，例如使用包括上述氧化物半導體層的電晶體。藉由採用這種電晶體，當由電源閘504停止電源供應時可以減少洩漏電流，而可以降低耗電量。

也可以在警報裝置中設置直流電源501，從直流電源501對高電位電源線VDD供應電源。直流電源501的高電位一側的電極與高電位電源線VDD電連接，直流電源501的低電位一側的電極與低電位電源線VSS電連接。低電位電源線VSS與微型電腦500電連接。在此，對高電位電源線VDD供應高電位H。此外，對低電位電源線VSS供應接地電位(GND)等的低電位L。

在作為直流電源501使用電池的情況下，例如可以採用在外殼中設置包括如下電池箱的結構，即與高電位電源線VDD電連接的電極、與低電位電源線VSS電連接的電極、以及可以保持該電池的外殼。另外，警報裝置也可以不設置直流電源501，例如也可以採用從設置在該警報裝置的外部的交流電源藉由佈線供應電源的結構。

此外，作為上述電池，也可以使用二次電池如鋰離子二次電池(也稱為鋰離子蓄電池或鋰離子電池)。另外，較佳為設置太陽能電池以對該二次電池進行充電。

檢測部509測量有關異常的物理量而對CPU505發送檢測值。有關異常的物理量根據警報裝置的使用目的不同，在具有火災警報器的功能的警報裝置中，檢測有關火災的物理量。因此，檢測部509測量作為有關火災的物理量的光量而檢測出煙霧的存在。

檢測部509包括與電源閘504電連接的光感測器511、與電源閘504電連接的放大器512、與電源閘504及CPU505電連接的AD轉換器513。發光元件530、光感測器511、放大器512及AD轉換器513在電源閘504對檢測部509供應電源時工作。

圖35A示出警報裝置的剖面的一部分。另外，在圖35A中，通道長度方向上的A-B剖面以及與通道長度方向正交的C-D剖面。在p型半導體基板451上設置有元件分離區453以及電晶體519，該電晶體包括：閘極絕緣膜457；閘極電極459；n型雜質區461a；n型雜質區461b；絕緣膜465；以及絕緣膜467。電晶體519使用單晶矽等的半導體，所以可以進行高速工作。因此，可以形成能夠實現高速訪問的CPU的揮發性記憶部。

另外，對絕緣膜465及絕緣膜467的一部分選擇性地進行蝕刻而形成開口部，在該開口部中形成接觸插頭469a及接觸插頭469b，在絕緣膜467、接觸插頭469a以及接觸插頭469b上設置有具有溝槽部分的絕緣膜471。另外，在絕緣膜471的溝槽部分形成佈線473a及佈線473b。另外，在絕緣膜471、佈線473a以及佈線473b 上藉由濺射法或CVD法等形成絕緣膜470，在該絕緣膜470上形成具有溝槽部分的絕緣膜472。在絕緣膜472的溝槽部分形成電極474。電極474用作電晶體517的背閘極電極。藉由設置上述電極474，可以控制電晶體517的臨界電壓。

另外，在絕緣膜472及電極474上藉由濺射法或CVD法等設置絕緣膜475。

在絕緣膜475上設置電晶體517及光電轉換元件514。電晶體517包括氧化物半導體層106a、氧化物半導體層106b、氧化物半導體層106c、源極電極116a、汲極電極116b、閘極絕緣膜112、閘極電極104、保護絕緣膜108以及保護絕緣膜118。另外，設置覆蓋光電轉換元件514及電晶體517的絕緣膜445，在絕緣膜445上設置有接觸於汲極電極116b的佈線449。佈線449使電晶體517的汲極電極116b與電晶體519的閘極電極459電連接。

圖35B為檢測部的電路圖。檢測部包括光感測器511、放大器512及AD轉換器513。光感測器511包括光電轉換元件514、電容元件515、電晶體516、電晶體517、電晶體518以及電晶體519。在此，作為光電轉換元件514，例如可以採用光電二極體等。

光電轉換元件514的端子的一個與低電位電源線VSS電連接，該端子的另一個與電晶體517的源極電極和汲極電極中的一個電連接。對電晶體517的閘極電 極供應電荷累積控制信號Tx，源極電極和汲極電極中的另一個與電容元件515的一對電極中的一個、電晶體516的源極電極和汲極電極中的一個以及電晶體519的閘極電極電連接(下面，有時將該節點稱為節點FD)。電容元件515的一對電極中的另一個與低電位電源線VSS電連接。對電晶體516的閘極電極供應重設信號Res，電晶體516的源極電極和汲極電極中的另一個與高電位電源線VDD電連接。電晶體519的源極電極和汲極電極中的一個與電晶體518的源極電極和汲極電極中的一個以及放大器512電連接。另外，電晶體519的源極電極和汲極電極中的另一個與高電位電源線VDD電連接。對電晶體518的閘極電極供應偏壓信號Bias，電晶體518的源極電極和汲極電極中的另一個與低電位電源線VSS電連接。

另外，未必一定要設置電容元件515，例如在電晶體519等的寄生電容足夠大的情況下也可以不設置電容元件。

另外，電晶體516及電晶體517較佳為使用關態電流極小的電晶體。此外，作為關態電流極小的電晶體，較佳為採用上述電晶體。藉由採用這種結構，能夠長時間保持節點FD的電位。

另外，在圖35A所示的結構中，在絕緣膜475上設置有與電晶體517電連接的光電轉換元件514。

光電轉換元件514包括設置在絕緣膜475上的半導體膜460以及設置在半導體膜460上且與其接觸的 源極電極116a、電極466c。源極電極116a用作電晶體517的源極電極或汲極電極並使光電轉換元件514與電晶體517電連接。

在半導體膜460、源極電極116a及電極466c上設置有閘極絕緣膜112、保護絕緣膜108、保護絕緣膜118以及絕緣膜445。另外，在絕緣膜445上設置有佈線456，佈線456藉由設置在閘極絕緣膜112、保護絕緣膜108、保護絕緣膜118以及絕緣膜445中的開口與電極466c接觸。

電極466c可以藉由與源極電極116a及汲極電極116b相同的製程形成。佈線456可以藉由與佈線449相同的製程形成。

作為半導體膜460，設置能夠進行光電轉換的半導體層即可，例如可以使用矽及鍺等。在半導體膜460使用矽的情況下，其用作檢測可見光的光感測器。此外，因為矽和鍺能夠吸收的電磁波的波長彼此不同，所以在半導體膜460使用鍺的結構的情況下，能夠將其用作檢測紅外線的感測器。

如上所述，可以在微型電腦500中內藏包含光感測器511的檢測部509，所以可以縮減部件數，而縮小警報裝置的外殼。

上述包含IC晶片的火災警報器採用組合多個使用上述電晶體的電路並將它們安裝在一個IC晶片的CPU505。

〈CPU〉

圖36A至圖36C是示出將上述電晶體用於至少其一部分的CPU的具體結構的方塊圖。

圖36A所示的CPU在基板1190上包括：ALU1191(Arithmetic logic unit：算術邏輯單元)；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面1198；可改寫的ROM1199；以及ROM介面1189。作為基板1190，使用半導體基板、SOI基板及玻璃基板等。ROM1199和ROM介面1189可以設置在另一晶片上。當然，圖36A所示的CPU只是將其結構簡化而示出的一個例子，並且實際上的CPU根據其用途具有多種結構。

藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被進行解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。

根據被解碼的指令，ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195進行各種控制。明確而言，ALU控制器1192產生用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要 求。暫存器控制器1197產生暫存器1196的位址，並根據CPU的狀態進行從暫存器1196的讀出或對暫存器1196的寫入。

另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1產生內部時脈信號CLK2的內部時脈產生部，將內部時脈信號CLK2供應到上述各種電路。

在圖36A所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述電晶體。

在圖36A所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持工作的選擇。換言之，在暫存器1196所具有的記憶單元中，選擇利用正反器進行資料的保持還是利用電容元件進行資料的保持。當選擇利用正反器進行資料的保持時，進行對暫存器1196中的記憶單元的電源電壓的供應。當選擇利用電容元件進行資料保持時，進行對電容元件的資料改寫，而可以停止對暫存器1196內的記憶單元的電源電壓的供應。

如圖36B或圖36C所示那樣，藉由在記憶單元群與被供應電源電位VDD或電源電位VSS的節點之間設置切換元件，可以停止電源電壓的供應。以下說明圖 36B和圖36C所示的電路。

在圖36B和圖36C中示出一種作為控制對記憶單元供應電源電位的切換元件使用上述電晶體的記憶體裝置。

圖36B所示的記憶體裝置包括切換元件1141以及具有多個記憶單元1142的記憶單元群1143。明確而言，各記憶單元1142可以使用上述電晶體。高位準的電源電位VDD藉由切換元件1141被供應到記憶單元群1143所具有的各記憶單元1142。並且，信號IN的電位和低位準的電源電位VSS的電位被供應到記憶單元群1143所具有的各記憶單元1142。

在圖36B中，作為切換元件1141使用上述電晶體，該電晶體的開關受控於供應到其閘極電極層的信號SigA。

此外，在圖36B中，示出切換元件1141只具有一個電晶體的結構，但是不侷限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。

此外，在圖36B中，由切換元件1141控制對記憶單元群1143所包含的各記憶單元1142供應高位準的電源電位VDD，但是也可以由切換元件1141控制供應低位準的電源電位VSS。

另外，圖36C示出記憶體裝置的一個例子， 其中低位準的電源電位VSS藉由切換元件1141被供應到記憶單元群1143所具有的各記憶單元1142。由切換元件1141可以控制對記憶單元群1143所具有的各記憶單元1142供應低位準的電源電位VSS。

在記憶單元群與被施加電源電位VDD或電源電位VSS的節點之間設置切換元件，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持資料，由此可以降低耗電量。明確而言，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間中也可以停止CPU的工作，由此可以降低耗電量。

在此，以CPU為例子進行說明，但是也可以應用於DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。

〈顯示裝置〉

在本節中，說明應用上述電晶體的顯示裝置。

作為設置在顯示裝置中的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL(Electro Luminescence：電致發光)元件、有機EL元件等。此外，也可以採用電子墨水、電泳元件等由於電作用而改變對比度的顯示媒體作為顯示元件。下面，作為顯示裝置的 一個例子對使用EL元件的顯示裝置及使用液晶元件的顯示裝置進行說明。

另外，下面示出的顯示裝置包括處於密封有顯示元件的狀態的面板及處於在該面板中安裝有包括控制器的IC等的狀態的模組。

另外，下面示出的顯示裝置是指影像顯示裝置或光源(包括照明設備)。此外，顯示裝置還包括：安裝有連接器諸如FPC或TCP的模組；在TCP的端部上設置有印刷線路板的模組；或者藉由COG方式將IC(積體電路)直接安裝到顯示元件的模組。

〈EL顯示裝置〉

首先，說明使用EL元件的顯示裝置(也稱為EL顯示裝置)。

圖37A是EL顯示裝置的像素的電路圖的一個例子。

另外，在本說明書等中，有時即使不指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的所有端子的連接位置，所屬技術領域的普通技術人員也能夠構成發明的一個方式。就是說，即使未指定連接位置，也可以說發明的一個方式是明確的。而且，當在本說明書等中記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有未指定連接位置的發明的一個方式。尤其是，在作為端子的連接位置可 考慮出多個部分的情況下，該端子的連接位置不限於特定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的端子的一部分的連接位置，能夠構成發明的一個方式。

另外，在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的普通技術人員能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的普通技術人員能夠指定發明。就是說，只要特定功能，就可以說發明的一個方式是明確的。而且，有時可以判斷為在本說明書等中記載有指定的功能發明的一個方式。因此，當指定某個電路的連接位置而不指定功能時，該電路是作為本發明的一個方式公開的，所以可以構成發明的一個方式。或者，當指定某個電路的功能而不指定連接位置時，該電路是作為本發明的一個方式公開的，所以可以構成發明的一個方式。

圖37A至圖37C所示的EL顯示裝置包含切換元件743、電晶體741、電容器742、發光元件719。

另外，由於圖37A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖37A等的各節點中，也可以不追加設置電晶體、開關、被動元件等。例如，在nodeA、nodeB、nodeC、nodeD、nodeE、nodeF或/及nodeG中，可以不再設置直接連接的電晶體。因此，例如，可以採用如下結構：在nodeC中，直接連接的電晶體只是電晶體741，其他電晶體不與nodeC直 接連接。

電晶體741的閘極與切換元件743的一端及電容器742的一端電連接。電晶體741的源極與電容器742的另一端及發光元件719的一端電連接。電晶體741的汲極被施加電源電位VDD。切換元件743的另一端與信號線744電連接。發光元件719的另一端被施加恆電位。另外，恆電位為等於或低於接地電位GND的電位。

另外，電晶體741採用使用上述使用氧化物半導體層的電晶體。該電晶體具有穩定的電特性。因此，可以提供一種顯示品質高的EL顯示裝置。

切換元件743較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供分辨度高的EL顯示裝置。另外，切換元件743也可以採用使用上述使用氧化物半導體層的電晶體。藉由作為切換元件743使用該電晶體，可以利用與電晶體741同一製程形成切換元件743，由此可以提高EL顯示裝置的生產率。

圖37B是EL顯示裝置的俯視圖。EL顯示裝置包含基板300、基板700、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。密封材料734以包圍像素737、驅動電路735以及驅動電路736的方式設置在基板300與基板700之間。另外，驅動電路735或/及驅動電路736也可以設置在密封材料734的外側。

圖37C是對應於圖37B的點劃線M-N的EL 顯示裝置的剖面圖。FPC732藉由端子731與佈線733a連接。另外，佈線733a形成在與閘極電極304相同的層。

另外，圖37C示出電晶體741及電容器742設置在同一平面上的例子。藉由採用這種結構，可以將電容器742設置在與電晶體741的閘極電極、閘極絕緣膜及源極電極(汲極電極)同一平面上。如此，藉由將電晶體741及電容器742設置在同一平面上，可以縮短EL顯示裝置的製程，由此可以提高生產率。

圖37C示出作為電晶體741使用圖24A至圖24D所示的電晶體的例子。

圖24A至圖24D所示的電晶體是臨界電壓的變化小的電晶體。由此，該電晶體是適合於由於稍微的臨界電壓的變化而會產生灰階偏差的EL顯示裝置的電晶體。

在電晶體741及電容器742上設置有絕緣膜720。在此，在絕緣膜720及保護絕緣膜318中設置有到達電晶體741的源極電極316a的開口部。

在絕緣膜720上設置有電極781。電極781藉由設置在絕緣膜720及保護絕緣膜318中的開口部與電晶體741的源極電極316a連接。

在電極781上設置有包含到達電極781的開口部的隔壁784。在隔壁784上設置有設置在隔壁784中的開口部中與電極781接觸的發光層782。在發光層782上設置有電極783。電極781、發光層782和電極783彼 此重疊的區域用作發光元件719。

〈液晶顯示裝置〉

接著，對使用液晶元件的顯示裝置(也稱為液晶顯示裝置)進行說明。

圖38A是示出液晶顯示裝置的像素的結構實例的電路圖。圖38A所示的像素750包含電晶體751、電容器752、一對電極之間的填充有液晶的元件(以下稱為液晶元件)753。

電晶體751的源極和汲極中的一方與信號線755電連接，電晶體751的閘極與掃描線754電連接。

電容器752的一個電極與電晶體751的源極和汲極中的另一方電連接，電容器752的另一個電極與供應公共電位的佈線電連接。

液晶元件753的一個電極與電晶體751的源極和汲極中的另一方電連接，液晶元件753的另一個電極與供應公共電位的佈線電連接。注意，上述供應到與上述電容器752的另一個電極電連接的佈線的公共電位和供應到與液晶元件753的另一個電極電連接的佈線的公共電位可以彼此不同。

另外，液晶顯示裝置的俯視圖與EL顯示裝置的俯視圖大致相同。圖38B示出對應於圖37B的點劃線M-N的液晶顯示裝置的剖面圖。在圖38B中，FPC732藉由端子731與佈線733a連接。另外，佈線733a形成在與 閘極電極304相同的層。

圖38B示出電晶體751及電容器752設置在同一平面上的例子。藉由採用這種結構，可以將電容器752設置在與電晶體751的閘極電極、閘極絕緣膜及源極電極(汲極電極)同一平面上。如此，藉由將電晶體751及電容器752設置在同一平面上，可以縮短液晶顯示裝置的製程，由此可以提高生產率。

電晶體751可以使用上述電晶體。圖38B示出使用具有與圖24A至圖24D所示的電晶體相同的結構的電晶體的例子。

另外，作為電晶體751可以使用關態電流極小的電晶體。因此，保持在電容器752中的電荷不容易洩漏，由此可以在長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像或者靜態影像時，藉由使電晶體751成為關閉狀態，不需要用來使電晶體751工作的功率，由此可以提供耗電量低的液晶顯示裝置。

在電晶體751及電容器752上設置有絕緣膜721。在此，在絕緣膜721及保護絕緣膜318中設置有到達電晶體751的汲極電極316b的開口部。

在絕緣膜721上設置有電極791。電極791藉由設置在絕緣膜721及保護絕緣膜318中的開口部與電晶體751的汲極電極316b接觸。

在電極791上設置有用作配向膜的絕緣膜792。在絕緣膜792上設置有液晶層793。在液晶層793 上設置有用作配向膜的絕緣膜794。在絕緣膜794上設置有隔離物795。在隔離物795及絕緣膜794上設置有電極796。在電極796上設置有基板797。

〈設置的例子〉

在圖39A的電視機8000中，外殼8001組裝有顯示部8002，利用顯示部8002可以顯示影像，並且從揚聲器部8003可以輸出聲音。可以將上述顯示裝置用於顯示部8002。

電視機8000也可以具備接收機及數據機等。電視機8000可以藉由利用接收機，接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(發送者和接收者之間或接收者之間等)的資訊通信。

此外，電視機8000也可以具備用來進行資訊通信的CPU、記憶體等。電視機8000也可以使用上述記憶體及CPU。

在圖39A中，警報裝置8100是一種住宅用火災警報器，該警報器具有檢測部以及微型電腦8101。微型電腦8101包括使用上述電晶體的CPU。

在圖39A中，具有室內機8200及室外機8204的空調器包括使用上述電晶體的CPU。明確而言，室內機8200具有外殼8201、送風口8202、CPU8203等。在圖39A中，例示出CPU8203設置在室內機8200中的情 況，但是CPU8203也可以設置在室外機8204中。或者，也可以在室內機8200和室外機8204的兩者中設置有CPU8203。藉由包括使用上述電晶體的CPU，可以使空調器實現低功耗化。

在圖39A中，電冷藏冷凍箱8300包括使用上述電晶體的CPU。明確而言，電冷藏冷凍箱8300包括外殼8301、冷藏室門8302、冷凍室門8303及CPU8304等。在圖39A中，CPU8304設置在外殼8301的內部。藉由包括使用上述電晶體的CPU8304，可以使電冷藏冷凍箱8300實現低功耗化。

圖39B及圖39C示出一種電動汽車的例子。電動汽車9700安裝有二次電池9701。二次電池9701的電力由控制電路9702調整輸出而供給到驅動裝置9703。控制電路9702由具有未圖示的ROM、RAM、CPU等的處理裝置9704控制。藉由包括使用上述電晶體的CPU，可以使電動汽車9700實現低功耗化。

驅動裝置9703是利用直流電動機或交流電動機的，或者將電動機和內燃機組合而構成的。處理裝置9704根據電動汽車9700的駕駛員的操作資訊(加速、減速、停止等)、行車資訊(爬坡、下坡等，或者行車中的車輪受到的負載等)等的輸入資訊，向控制電路9702輸出控制信號。控制電路9702利用處理裝置9704的控制信號調整從二次電池9701供應的電能控制驅動裝置9703的輸出。當安裝交流電動機時，雖然未圖示，但是還安裝有 將直流轉換為交流的逆變器。

注意，在本實施方式中，描述了基本原理的一個例子。因此，可以將本實施方式的一部分自由地組合於、應用於或替換為實施方式的其他部分而實施。

實施例1

在本實施例中，示出製造具有多層膜的電晶體而測量其電特性的例子。

作為電晶體的結構，採用圖20A至圖20C所示的結構。因此，關於以下的電晶體的結構及製造方法，參照圖20A至圖20C、圖22A至圖22D以及圖23A至圖23D。

在樣本中，作為基板200使用矽晶片。此外，作為基底絕緣膜202，使用層疊有厚度為100nm的氧化矽膜和包含過剩氧的厚度為300nm的氧氮化矽膜的多層膜。作為源極電極216a及汲極電極216b，使用厚度為100nm的鎢膜。作為閘極絕緣膜212，使用厚度為20nm的氧氮化矽膜。作為閘極電極204，使用層疊有厚度為30nm的氮化鉭膜和厚度為135nm的鎢膜的多層膜。作為保護絕緣膜218，使用厚度為300nm的氧氮化矽膜。作為保護絕緣膜208，使用厚度為50nm的氮化矽膜。

作為氧化物半導體層206a，使用厚度為20nm的In-Ga-Zn氧化物膜。氧化物半導體層206a使用濺射法形成，該濺射法的條件如下：使用In：Ga：Zn=1：3：2[原子數 比]的靶材；施加0.5kW的DC功率；成膜氣體為30sccm的氬氣體和15sccm的氧氣體；壓力為0.4Pa；以及基板溫度為200℃。

作為氧化物半導體層206b，使用厚度為15nm的In-Ga-Zn氧化物膜。氧化物半導體層206b使用濺射法形成，該濺射法的條件如下：使用In：Ga：Zn=1：1：1[原子數比]的靶材；施加0.5kW的DC功率；成膜氣體為30sccm的氬氣體和15sccm的氧氣體；壓力為0.4Pa；以及基板溫度為300℃。

作為氧化物半導體層206c，使用厚度為5nm、10nm、15nm或20nm的In-Ga-Zn氧化物膜。氧化物半導體層206c使用濺射法形成，該濺射法的條件如下：使用In：Ga：Zn=1：3：2[原子數比]的靶材；施加0.5kW的DC功率；成膜氣體為30sccm的氬氣體和15sccm的氧氣體；壓力為0.4Pa；以及基板溫度為200℃。

在此，將氧化物半導體層206c的厚度為5nm的電晶體稱為樣本1。將氧化物半導體層206c的厚度為10nm的電晶體稱為樣本2。將氧化物半導體層206c的厚度為15nm的電晶體稱為樣本3。將氧化物半導體層206c的厚度為20nm的電晶體稱為樣本4。此外，為了進行比較，準備沒有設置氧化物半導體層206a及氧化物半導體層206c的電晶體作為樣本5。

測量以上的實施例樣本及比較例樣本的閘極電壓(Vg)-汲極電流(Id)特性。藉由測量將汲極電壓 (Vd)設定為0.1V或3V並且將閘極電壓(Vg)從-3V掃描到+3V時的汲極電流(Id)，進行Vg-Id特性的測量。圖40、圖41、圖42、圖43以及圖44中的右軸表示汲極電壓(Vd)為0.1V時的場效移動率(μ_FE)。

圖40至圖44分別是示出重疊樣本1至樣本5的電特性(Vg-Id特性以及對Vg的場效移動率)25個點的圖。注意，在圖40至圖44中，上段示出通道長度(L)是0.44μm且通道寬度(W)是1μm的電晶體的電特性，下段示出通道長度(L)是1.09μm且通道寬度(W)是1μm的電晶體的電特性。

從圖40可知：樣本1的臨界電壓的偏差都小而具有常關閉的電特性。

從圖41可知：樣本2的臨界電壓的偏差都小而具有常關閉的電特性。

從圖42可知：樣本3的臨界電壓的偏差都小而具有常關閉的電特性。

從圖43可知：樣本4的臨界電壓的偏差都小而具有常關閉的電特性。

從圖44可知：關於樣本5，雖然通道長度(L)是0.44μm且通道寬度(W)是1μm的電晶體的臨界電壓的偏差較大而具有常導通的電特性，但是通道長度(L)是1.09μm且通道寬度(W)是1μm的電晶體的臨界電壓的偏差小而具有常關閉的電特性。

從圖40至圖44可知：關於樣本5，通道長度 小的電晶體的電特性不好；另一方面，關於樣本1至樣本4，即使是通道長度小的電晶體也具有良好的電特性。由於樣本的電特性按照樣本1、樣本2、樣本3、樣本4的順序提高，而可知氧化物半導體層206c的厚度越小，樣本的電特性越好。

圖45示出在實施方式中示出的計算結果(參照圖3)與在本實施例示出的實測結果的比較。在圖45中，上段示出實測結果，下段示出計算結果。

圖45的左列是以氧化物半導體層206c(氧化物半導體層(S3))和閘極絕緣膜212(閘極絕緣膜(GI))的總電容為橫軸，以電晶體的通態電流為縱軸而標繪出資料的圖。圖45的右列是以氧化物半導體層206c(氧化物半導體層(S3))和閘極絕緣膜212(閘極絕緣膜(GI))的總電容除以閘極絕緣膜212(閘極絕緣膜(GI))的電容而得到的值(歸一化電容)為橫軸，以電晶體的通態電流除以沒有氧化物半導體層206c(氧化物半導體層(S3))(0nm)時的通態電流而得到的值(歸一化通態電流或Ion比)為縱軸而標繪出資料的圖。

注意，因為樣本之間的臨界電壓差異較大，所以通態電流是閘極電壓為3V且汲極電壓Vd為電晶體的臨界電壓Vth+1V時的汲極電流。(在圖3中，通態電流是閘極電壓為3V且汲極電壓Vd為3V時的汲極電流。)。

注意，在圖45所示的實測結果中，為了容易 理解，將氧化物半導體層206c記載為氧化物半導體層(S3)，將閘極絕緣膜212記載為閘極絕緣膜(GI)。

實測結果為通道長度(L)是1.09μm且通道寬度(W)是1μm的電晶體的實測結果，計算結果為通道長度(L)是0.8μm且通道寬度(W)是0.8μm的電晶體的計算結果。

根據圖40至圖44，在圖45的上段所示的實測中，在左列中標繪出通態電流對對應於氧化物半導體層206c的總電容的每一個的25個點，在右列中標繪出所得到的通態電流的中央值。

根據圖45的右列，比較實測結果中的對歸一化電容的歸一化通態電流的點與計算結果中的對歸一化電容的歸一化通態電流的點。可知：計算結果(尤其是，阱深度為0.3eV時的計算結果)大致可以再現實測結果的傾向。

就是說，有在本實施例所示的電晶體中也可以適用實施方式所示的通態電流減少的模型的可能性。明確而言，首先，由於閘極電極204的電場而電子被誘導在氧化物半導體層206c。接著，閘極電極204的電場被氧化物半導體層206c遮蔽。然後，施加到氧化物半導體層206b的電場變弱。其結果是，表示了電晶體的通態電流減少的可能性。

實施例2

在本實施例中，評價在實施例1中製造的樣本1至樣本5的可靠性。藉由閘極BT應力測試進行可靠性的評價。

說明正閘極BT應力測試(正BT)的測量方法。為了測量正閘極BT應力測試的目標的電晶體的初始(施加應力之前)電特性，測量將基板溫度設定為40℃，將汲極電壓Vd設定為0.1V或3V且使閘極電壓從-3V變化到+3V時的汲極電流Id的變化特性，即Vg-Id特性。

接著，在使基板溫度上升到150℃之後，將電晶體的汲極電壓Vd設定為0V。接著，以施加到閘極絕緣膜212的電場強度成為1.65MV/cm的方式施加3.3V的閘極電壓而保持3600秒。

此外，在負閘極BT應力測試(負BT)中，施加-3.3V的閘極電壓。

圖46、圖47、圖48、圖49及圖50分別示出樣本1、樣本2、樣本3、樣本4及樣本5的閘極BT應力測試前後的電特性(Vg-Id特性以及對Vg的電場效移動率)。在圖46至圖50中，實線表示閘極BT應力測試之前(進行BT之前)的電特性，虛線表示閘極BT應力測試之後(進行BT之後)的電特性。另外，在圖46至圖50中，上段示出正閘極BT應力測試前後的電特性，下段示出負閘極BT應力測試前後的電特性。

表2示出根據圖46至圖50得到的閘極BT應 力測試前後的臨界電壓的變化(△Vth)以及漂移值的變化(△Shift)。注意，臨界電壓(Vth)是指形成通道時的閘極電壓(源極與閘極之間的電壓)。在以閘極電壓(Vg)為橫軸，以汲極電流(Id)的平方根為縱軸而標繪出資料的曲線(Vg-Id特性)中，臨界電壓(Vth)被定義為如下閘極電壓(Vg)，即當外推最大傾斜度的接線時，該接線與汲極電流(Id)的平方根為0(Id為0A)時的點的交點的閘極電壓(Vg)。此外，在以閘極電壓(Vg)為橫軸，以汲極電流(Id)的對數為縱軸而標繪出資料的曲線(Vg-Id特性)中，漂移值(Shift)被定義為如下閘極電壓(Vg)，即當外推最大傾斜度的接線時，該接線與汲極電流(Id)為1×10^-12A的交點的閘極電壓(Vg)。

從圖46至圖50及表2可知：樣本1至樣本5是具有穩定的電特性的電晶體。尤其是，可知樣本1及樣本2的臨界電壓的變化(△Vth)以及漂移值的變化(△Shift)比其他樣本小，樣本1及樣本2是具有極為穩定的電特性的電晶體。氧化物半導體層206c的厚度從薄到厚的順序是樣本1、樣本2、樣本3、樣本4。由此可 知：包括厚度較小的氧化物半導體層206c的電晶體具有高可靠性。

Claims (6)

1. 一種半導體裝置，包括：閘極電極；與該閘極電極接觸的閘極絕緣膜；以及與該閘極絕緣膜接觸並從離該閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層的多層膜，其中，該第一氧化物半導體層的厚度為20nm以上且200nm以下，並且，該第三氧化物半導體層的厚度為0.3nm以上且小於10nm。
2. 一種半導體裝置，包括：閘極電極；與該閘極電極接觸的閘極絕緣膜；以及與該閘極絕緣膜接觸並從離該閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層的多層膜，其中，該第一氧化物半導體層、該第二氧化物半導體層以及該第三氧化物半導體層都包含銦、元素M和鋅，該元素M是鋁、鎵、釔或錫，該第一氧化物半導體層的該元素M對銦的原子數比大於該第二氧化物半導體層的該元素M對銦的原子數比，且該第一氧化物半導體層的厚度為20nm以上且200nm以下，並且，該第三氧化物半導體層的該元素M對銦的原子數比大於該第二氧化物半導體層的該元素M對銦的原子數比，且該第三氧化物半導體層的厚度為0.3nm以上且小於10nm。
3. 一種半導體裝置，包括：閘極電極；與該閘極電極接觸的閘極絕緣膜；以及與該閘極絕緣膜接觸並從離該閘極絕緣膜最遠的一側依次包括第一氧化物半導體層、第二氧化物半導體層以及第三氧化物半導體層的多層膜，其中，該第一氧化物半導體層、該第二氧化物半導體層以及該第三氧化物半導體層都包含銦、元素M和鋅，該元素M是鋁、鎵、釔或錫，該第一氧化物半導體層的該元素M對銦的原子數比為該第二氧化物半導體層的該元素M對銦的原子數比的1.5倍以上，且該第一氧化物半導體層的厚度為20nm以上且200nm以下，並且，該第三氧化物半導體層的該元素M對銦的原子數比為該第二氧化物半導體層的該元素M對銦的原子數比的1.5倍以上，且該第三氧化物半導體層的厚度為0.3nm以上且小於10nm。
4. 根據申請專利範圍第1、2及3項中任一項之半導體裝置，其中該第一氧化物半導體層的傳導帶底的能量比該第二氧化物半導體層的傳導帶底的能量高，並且該第三氧化物半導體層的傳導帶底的能量比該第二氧化物半導體層的傳導帶底的能量高。
5. 根據申請專利範圍第1、2及3項中任一項之半導體裝置，其中該第一氧化物半導體層的傳導帶底的能量比該第二氧化物半導體層的傳導帶底的能量高0.2eV以上且2eV以下，並且該第三氧化物半導體層的傳導帶底的能量比該第二氧化物半導體層的傳導帶底的能量高0.2eV以上且2eV以下。
6. 根據申請專利範圍第1、2及3項中任一項之半導體裝置，其中源極電極和汲極電極形成在該第二氧化物半導體層和該第三氧化物半導體層之間。