+

TWI336135B - Thin-film transistor, tft-array substrate, liquid-crystal display device and method of fabricating the same - Google Patents

Thin-film transistor, tft-array substrate, liquid-crystal display device and method of fabricating the same Download PDF

Info

Publication number
TWI336135B
TWI336135B TW095136535A TW95136535A TWI336135B TW I336135 B TWI336135 B TW I336135B TW 095136535 A TW095136535 A TW 095136535A TW 95136535 A TW95136535 A TW 95136535A TW I336135 B TWI336135 B TW I336135B
Authority
TW
Taiwan
Prior art keywords
layer
sub
rate
passivation
gate
Prior art date
Application number
TW095136535A
Other languages
English (en)
Other versions
TW200721503A (en
Inventor
Hiroaki Tanaka
Original Assignee
Nec Lcd Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Lcd Technologies Ltd filed Critical Nec Lcd Technologies Ltd
Publication of TW200721503A publication Critical patent/TW200721503A/zh
Application granted granted Critical
Publication of TWI336135B publication Critical patent/TWI336135B/zh

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1336135 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種薄膜電晶體(TFT)及其製造方法，更具體而 言’係關於一種TFT、一種TFT陣列基板、一種液晶顯示(LCD) 、裝置及上述者之製造方法’其中在钱刻處理中可控制絕緣層的钱 刻輪廓。本發明不僅可應用至LCD裝置，亦可應用至電漿顯示裝 置及利用有機電激螢光法(EL)之顯示器或其類似者。 【先前技術】
通常LCD裝置包含：TFT基板，上有以矩陣陣列方式配置之 TFTs ;對向基板；及由TFT基板及對向基板所夾置之液晶層。像 素係定義於TFT陣列基板上。對應於各別像素所設置的TFTss 各別像素中開啟或關閉光學路徑，藉此在LCD裝置之螢幕上顯示 影像。 ’〜、 在典型的TFT _基板的製造方法中，將閘極絕緣層及經圖 尘化之半導體層形成於玻璃板或其類似者之上或其上方，接著形 成純化層來覆蓋該閘極絕緣層及該轉體層。#侧該純化声^ ，極，緣層時，在該純化層上形成圖型化之光阻膜來作為‘ ί二用;來選擇性地細該糊及問極絕緣 ^ ΐϊΐιτ為近乎等於或小於光阻膜或遮罩_刻速率，= 矛用遮罩的同步蝕刻而形成具有錐形輪廓的接觸孔。 曰 射ιίΐί料—侧設備的產能，可藉由在乾磁彳處理中改傲 ίϋ加餘刻速率。然而在此情況下，光阻遮罩的 t曰加…、法赶上鈍化層及閘極絕緣層的蝕刻速率增加， ^ =====¾ 或逆; 在接觸孔中被打斷或被切割，造成LCD 4的 5 1336135 如^及2中所示，習知之LCD裝置(稱 ^ : TFT陣列基板⑽，在該基板上配置有TFTs 112。圖 陣列基板100的平面圖，而圖2為其橫剖面圖。 如圖1及2中所示，圖型化之導電閘極層搬係形成於 ，緣板101(即’玻璃板)上。閉極層1〇2係用以形成‘線透$ =102a及閘極終端。閘極絕緣層1〇3係形成於閘極層 間電極102a)上’以覆蓋閘電極黯。職島狀半導體層谢，以 與相對應_電極腿交疊。在半導體層1G4上形賴型化之 ^極層105。汲極層1()5係用以形成錄線、沒電極腦、| 電極105s及汲極終端。在汲極^ 1〇5上形成純 ㈣ 下層結構。在純化層廳上形成像素電極層1G7來作為導^:蔓 ，素電極層107係用以形成像素電極職、終端部⑴ 閘極終端及汲極終端部113中的汲極終端。 而後Γ之雜1G5S係分別連接至對應的像素電極職， ^象素電極107a係藉由像素電極層1〇7利用接觸孔部1()之 方式而所形成。如圖犯中所示，接觸孔廳係 猎由k擇性知除鈍化層1〇6而貫穿鈍化層1〇6所形成。 示，在閘極終端部111中選擇性地移除鈍化層 Ϊ f ，以形成暴露閘極層1〇2(即，閘極終端)的 $各別的接觸孔114來與下方的閘極層1G2接觸。導電層 連接至外部終端(未圖示）。 a 、 圖6C中所示’在沒極終端部113中，鈍化層1⑽被選擇性 也移除㈣絲露沒極層(即，雜終端)的接 層)係位於鈍化層⑽上’藉由各別的接觸孔^ (未圖^即，祖終端)接觸。導電層1〇7係連接至 交最^戶tTFTU2係形成與相對應的島狀半導體層辦 且 T 112包含由閘極層1〇2所形成的閘電極1〇2&、由 =請所形成的♦肪d及由酬⑽所形成的源電極 .基板100具有Ϊ述二fDH’第—先前技術)之TFT陣列 、利用一圖型化的光阻膜來你 一歹】基板1〇〇的製造方法中， 層106(及其下方的閘極絕藉岭姓刻選擇性地移除鈍化 115。在此侧處理中，光阻^曰1^3) ’以形成接觸孔論、114及 及閘極絕緣層1G3的蝕刻&的+刻速率係設定為等於鈍化層1〇6 為大於純化層106及閘極的侧速率係設定 處理期間水平地射彳掉 $層j。3的_速率。如此可在侧 之錐形侧輪廓。 膜，錯此形成接觸孔l〇9a、114及出 術LC圖剖，顯示圖1及圖2中之第-先前技 5Λ ^ 6Λ ^ , ° ® 3A ' 4A ' 面圖。圖3B、犯、SB及而°Π11在沿著線Α·Α，的橫剖 Β-Β，&^Β3各^圖/中之抓出之接觸部 圖3A、3B及3C之站能m丄 面圖 在此狀態中，圖型化的閘型化光阻膜⑽。 絕緣層103係形成於玻璃板:上以覆f〇21〇=閘極 層1〇5係形成於閘極絕緣戶 層搬。圖型化汲極 緣層103上以覆芸、y鈍化層106係形成於閘極絕 形成於統層Ιίί極層1G5 ° 預定之圖型來將光阻膜⑽ 蝕4C之狀s齡料舰祕魏储刻後，在 膜108來選擇性地侧間極終端部⑴、接ί 中選終端部113 °如圖4A f所示，在閘極終端部= 及汲極終端部丨)3中選擇性地細4化層:=== 1336135 ^及115而暴露下方的及極層1〇5。接 =都具有期望之錐職刻輪廓。在此綱處 •亦受到水平及垂直地钱刻，產生經爛之光阻膜1〇8=膜 圖5A、5B及5C顯示，以經提升之蝕刻杜 -進行侧後的狀態。如圖5A中所示，在極 廳及閘極絕緣層103受到過度_。如鈍， 接觸孔部109及汲極終端部113中鈍化層 二二：f ^孔U4、109a及115全部都不具有期望^ 刻= 地’它們具有矩形或逆錐形輪廓。光_ 1G8 ’相反 地侧’產生祕刻之光阻膜刚a。、’、又7平及垂直 速率即，較高 層107被分割或切斷。此係由於鈍化層1〇6之^的』象素電極 :的過度蝕刻而變得太過於陡峭(換 ‘ ::p化㈣ 述f釋吾人可瞭解，#製造第—先前技術TFT障列其杯 阻遮罩件(即，較高速率)時:光 則經提升刻速率未成跟上鈍化層106及閑極絕緣層 如圖Μ至5C所示之矩=逆=㈣6讀_很可能變成 之接L素^層1〇7必須被設置在鈍化層106及閉極絕緣声103 純化層觸之接内=極又置於 觸孔部卿或汲極終端部115中之下方汲極層1()5而。= 連如接圖= 1336135 件_象素電極層W7會被 或其類似者。 術LCD裝置中將會發生點缺陷 .接著’以下將參照® 7及8來_另— 前技&丨中"ΐ1 了Hi日本專利公告號7-312425(稱為第二先 :技:)此中方:;，了構了ΐ ^ ，率根據其堆疊次序來作單微變。設置於 ，，之子層_刻速率最大，而設置於最低層的子; 狀子層鱗度細係設定輕^層i總 图t及I為具有上述多層結構之第二先前技術層的橫剖面 圖，c钱刻輪廓與該多層結構之兩子層厚度間的關係。 0中所不，TFT的層220係藉由最低子層221及最高子 f 222所形成。最低子層221係形成於玻璃板2〇 低子層221上。最低子層22_刻速率 同子層222的蝕刻速率。換言之，最低蝕刻速率子層22i係設置 2^=01上，而最高姓刻速率子層an係設置於最低兹 平于層221上。 I中所示兩層結構的層220受到乾蝕刻處理時，首先開 始的是最高蝕刻速率子層222的蝕刻。當子層222的蝕刻結束時， 開始姓刻敢低餘刻速率子層221。因此，在最低餘刻速率子層 的蝕刻處理·中，最高蝕刻速率子層222不僅僅受到垂直方向亦受 到水平方向的過度兹刻。因此，最高姓刻速率子層222具有錐形 蝕刻輪廓，換言之，子層222之内側壁係如圖8中所示為錐形Γ 此處對乾蝕刻而言重要的是，最高蝕刻速率子層221的厚度 dl與層220之總厚度d的比值範圍。尤其，較佳之厚度di範圍 在總厚度D的5%至20%，因為此範圍可獲得錐形角度範圍1〇。 至70 °此意味著：設定最低触刻速率子層221(厚度為叫與最高 ⑴ 6135 =連率子層222(厚度為d2)間的較佳關係，以滿足厚度di 圍在總厚度D(=dl+d2)的5%至20%的條件。 • 若最低蝕刻速率子層221的厚度dl係大於總厚 ^刻最紐刻鱗子層221 _間社長，耻，較高
=層222的水平姓刻量會太多。在此情況下，子^ 22 刻 輪廓很可能為逆錐形。 J 速率厚度dl小於總厚度D的5% ’則⑽最低侧 叫間會太短’因此，較高_速率子層222的水 ^刻1會不足。在此情況下，子層222之 期望的逆形肖度。 0 此具有 产於Λ侧而"r，最低蝴速率子層221的較佳厚 =Γ玄的50%至90%。此外，可藉由改變最低 =速率子層221與最高侧速率子層222間的厚度比例 其侧速軸例及侧條件，來㈣錐雜刻輪_錐
陵別if所解釋，利關1至圖6C中所示之第—先前技術TFT ΙίίΓ’當在製造基板腦之魏刻處理中施行經提升的乾 高速率)時，光阻遮罩1G8經提升祕刻速率5 及間極絕緣層103經提升的钱刻速率。因此:鈍 化層106之蝕刻輪廓很可能為矩形或逆錐 層觸上且與間極層逝或汲極層105電連接^素電又^: 極可斷而導致⑽裝置的點缺陷或其類似W 利用圖7及8中所示的第二先前技術，當吾人 乂 鈍化層106總厚度間的厚度比會很大。因此會有純化声⑽ 21護功_如’防水氣)衰退的問題。為了獲得足“ 效果，會增加鈍化層106的總厚度。然而若是如此， 另、:
一個層形成(沈積)及蝕刻設備產能減少的問題。 、M 此外如上所述’第二先前技述揭露了—種濕侧之應用，其 1336135
t最低蝕刻逮率子層22〗之較佳厚声阁〆 的50%至。然而，若使總厚度D 間之附著強度(即，緊密接觸程度)有局邛 、/、=化層】〇6 觸孔很可能會由於蝕刻溶液滲透至光阻清況時，接 間隙所產生的側向钱刻而擴張。例如，若、^夹:丄06間之 的外部，則下方的間極絕緣層103 4=亥T^tiir〇5d 層103剝離汲極層105。 又職刻猎此自閘極絕緣 此外，若在中間處理中鈍化層106與閘極絕緣層谢 成的祕區域）’則鈍化層應的 土在鱗在損傷區域中產生側向_而成心二曰因 的傾I 106上的導電層(即，像素電極層107)有被分割 1度控制__。同時’在濕侧中有需使用大量液 I ’ HF)的危險。此外’由於在濕侧中可獲 速率二 ^_中所能獲得之侧速率，因此較少將祕 化層106及閘極絕緣層103。 ^鈍 【發明内容】 本發明係於考慮到上述問題及目前之情況下所產生。 本發明之一目的為：提供一種TFT、TFT陣列基板及LCd 置，其可控制鈍化層及閘極絕緣層於蝕刻處理中的蝕刻輪 二 =防止鈍化層上的導電層被分割或切斷；及提供一種上的: 方法。 提及熟知此項技藝者當會對上述以及其他未特別 根據本發明之第-態樣，提供一種TFT，其包含：鬧極声、 閘極絕緣層、半導體層、汲極層及鈍化層，上述之每一者皆&成 1336135 在絕緣基板上或上方；及導雷屑 來連接“或2層 :該=【二=叠的多層 厚度等於或小於該導電層之更射絲板，及該紅子層之 子層Γί ί ^ 鈍g具有包含至少第一 第二子層之_以該 及第一子層的蝕刻速率大於遮罩 此外，由於第二子層的厚度係等於或小於導電層的 f此，吾人可使鈍化層及閘極絕緣層在蝕 所欲形狀。因此，可防止鈍化層上的導電 ㈠私TFT的酬崎，鈍化層係由 在根據本發明第一態樣之TFT的另一較佳實施例中，由
層之第二子層的蝕刻速率為第-子層蝕刻速率的U =艮據本發明第一態樣之TFT的仍另—較佳實施例中，在由 Λ t成之鈍化層之第二子廣中鍵結至H原子之n原子數與鍵結 倍，別原子數的比⑺猶丑比)為第一子層中此比例的2°3 在根據本㈣第—_之TFT蚊較佳實施财，在由_ 鈍化層之第二子層中N與Si之成分比_ 此比例的1.7倍，或更大。 ^ < S > 12 1336135 在根據本發明第一態樣之TFT的仍更較佳實施例中，基板係 由透明絕緣材料所構成，閘極絕緣層係由SiN所構成，導電層係 .，氧化銦錫(ΓΓΟ)所構成，閘極層具有至少包含金屬或合金子層的 單層或多層結構’而没極層具有至少包含金屬或合金子層的單戶 或多層結構。 根據本發明之第二態樣，提供一種TFT列陣基板。此基板包 含根據本發明之第—態樣的TFTs。 根據本發明之第三態樣，提供一種LCD裝置。此裝置包含根 據本發明之第二態樣的TFT列陣基板。 根據本發明之第四態樣，提供一種TFT之製造方法，該tft 包$:閘極層、閘極絕緣層、半導體層、汲極層及鈍化層^上述 j-者^彡成在絕緣基板上或上方；及導電層，形成於該純化 ft该導電層係藉由貫穿至少該鈍化層的接觸孔來連接至該閘 極層或献極層。此方法包含下列步驟：將鈍化層之第一子卿 ί於Ϊί板上；將該鈍化層之第二子層形成於該第—子層上:該 ϋϊ，刻速率高於該第—子層之1爛速率；_遮罩來選 擇性地侧該第二子層及該第—子層，藉此 卜 由《亥接觸絲與朗極賴紐極層接觸子^ 度係等於或小於該導電層的厚度。嘴，、七亥弟一子層的厚 ，用根據本發日狀第四態樣之TFT製造方 板3 :接著糊速率高於該第-子層的ΐ二Ϊ 子層及該第-子層，藉此采選擇性_刻該第二 卽#笛一;&楚-工形成貝牙至少该鈍化層的接觸孔。因此， P便弟及第—子層的敍刻速率大於遮罩(例如 * 的侧速率，在此姓刻步驟中，钱二 士阻膜} 層還是會受到側向钱刻。因此，第一層的弟二子 形。 M的钱刻輪廓仍將會是錐 接觸導電層以覆蓋該接觸孔，藉此使該導電邱由， 二觸孔來與該閘極層或該汲極層接觸。該第二 该 •白電層的厚度。因此，即便在上述侧步驟ΐΐ ίί =ί矩形或逆錐形，導電層仍不受到分割或切ί 氮化d糊瓣㈣，触層係由 性芯較佳實施辦’在選擇 一 n 乐于層的步驟中，由SiN構成之鈍化屏夕笙 一子層的钱刻速率為第一子層姓刻逮率的iu立曰弟 漏另‘細中°，在由 至Η 仅Ν奸數與鍵結 倍，或更大。 （秘比)為第—子層中此比例的2.3 此比例的1.7倍，或更大。，、成刀比⑽&比)為第一子層 在根據本發明第四態樣之方法的 的處理室中形成由SiN所構成之鈍化層以=， 在根據本發明第四態樣之曰 個處理室中形成由Si_ 佳實ί例Γ在複數 娜施行選擇性雜鈍化;;==二3乾 性地_由_所構成之鈍實施t，選擇 層的侧速率為遮罩侧速率$刷所構成之鈍化 在根據本發明第四態樣之方法的仍更車^實施例中，藉由調 14 丄说135 =聚增強化學氣相沈積(CVD)處理所用之反應氣體的流量，來控 制由SiN構成之鈍化層的侧速率。 根據本發明之苐五想樣’提供一種Tft陣列基板的製造方 / 。此方法使用根據本發明之第四態樣的TFT製造方法。 根據本翻之第六態樣，提供―種㈣裝置的製造方法。此 法使用根據本發明之第五態樣之TFT陣列基板的製造方法。 【實施方式】
Sir圖來詳細閣述本發明之較佳實施例° in 根據本發明第一實施例之LCD裝置iTFT陣列基板 質據第—⑽㈣板㈣平面示意ί， 型化示，在透明絕緣板1(例如，玻璃板)上形成圖 閘極㈣。/"iff。閉極層2係用以形成閘極線、閘電極2&及 Η雷Γ。極層2(即’閑電極2a)上形成間極絕緣層3以覆蓋 丄的門雷Ut半導體層4形成在閘極絕緣層3上，以與相對 二田a父豎。在半導體層4上形成圖型化導電沒極層5。 ====歧極線、汲電極5d、源電極5…及in X-r Ί pa L- λ. A ，，'、導電層像素電極層7係用以形成像辛電 閘極終端部U中之閘極終端及祕終端部13中^= 沒極層5之源電極5s係藉由設 孔9a而分別連接至對應的像素電極％。如=9 擇性地餘聽層_形成貫細Ul 6()的接觸 1 所9Γ。猎由選 60 3 Μ。位於綱6G上的導電層聊:像素卩電的 =孔 15 的、、及福屏VP= /4 *素電極層)藉㈣應的接觸孔15來盘下方 示;。d( P ’及極終端)接觸。導電層7係連接至外部終端(未圖 疊。==TFTS 12以與對應的島狀半導體層4交 芦5卿成的由問極層2所形成的問電極2a、由及極 ft電極5d及由及極層5所形成的源電極5s。 鈍化層60具有包含具較低蝕刻速率之第一子 S = 1第二子層62的雙層結構。以下可將第-子層6力 為較低蝴速率子層，而將第二子層62可稱為 ^ f較^刻速率子層62的厚度料於或小於像素 ^此處’較紐刻速率子層61及較高侧速率子曰3 同材料(即，氮化矽(SiN))所構成。 糸由相 製21TFT12時’由較靠近絕緣板1之較低钱刻速率子声 (P」弟一子層}及較靠近基板1〇表面(換言之，遠離玻‘ 刻速率子層62(即，第二子層)來形成鈍化層6〇 ί此， 廓。0斤奴之方式來控制鈍化層60及下方閘極絕緣層3之I虫刻輪 ^ ’設置在鈍化層60上部的較高爛速率子層62的厚度係 子# turn雜層7的厚度。因此，鴨轉侧速率 ^層62的侧輪廓為矩形(即，垂直)或逆錐形，仍可 素電極層7被分割或切斷。 上方像 # 6〇ϋ’ί有·較高蝴速率子層62係設置於純化 =0 ^上部。子層62的厚度鱗於或小於上方像素電極層7的 ;度。因此’防止整個鈍化層60的保護功能(例如，防水化。 鈍化層之較高細速率子層62(即，第二子層)之充分钱刻速 16 1336135 ，為較低蝕刻速率子層61(即，第一子層)之蝕刻速率的hl倍或更 多。較高钱刻速率子層62中鍵結至Η原子之N原子數與鍵^ -原子之Si原子數的充分比例為較低蝕刻速率子層 之比例(N-H/Si-H)的2.3倍或更多。較高钱刻速率子層62中n盘 • si的充分成分比例(即，N/Si比)為較低蝕刻速 了 '的1.7倍或更多。 比例 …一般認為根據本發明第一實施例之TFT陣列基板10包含且 上述結構的TFTs 12。根據本發明第一實施例之lCD裝二 TFT陣列基板1Q。 衣 如上所述，根據本發明第一實施例之TFT 12中，鈍化層 少包含較高姓刻速率子層62與較舰刻速率子層^交· t層結構。第-子層61之侧速率低於第二子層62， = ^ ^更靠近基板1G。第二子層62之厚度係等於或小於像ίΐ 極層7(即，導電層)之厚度。 豕京電 理二二C制純化層60及閉極絕緣層3之乾_處 列廊 言’由於較高钱刻速率子層62的側向儀 刻速率子層61之侧輪廓為錐形。結果，可藉由在14 刻處理中改魏刻條件來提升則速率，以提升ΐ刻 此，則可防止鈍化層⑼上之像素電極層^ 光阻鈍化層6()及閘極絕緣層3祕刻速率大於 蝴編姆高 子声62、^^層2具f包含低侧速率子層61與較高银刻速率 本發明並不限於此結構。下列為本發明之充 上部子層i!如/層子=^=之_速率自層6G上部的最 下减^，3)鈍化層6〇 _與最上子層(例如，第二子層
< S V 17 1336135 62)相鄰之下一子層的餘刻速率為最上子層之钱刻速率的1丨p成 更大；及4)最上子層(例如，第二子層62)之厚度係等於或小^象 , 素電極層7的厚度。 、 - 接著’以下將參照圖1〇Α至10C至圖12Α至圖12C來解釋本 •-發明第一實施例之TFT陣列基板的製造方法。圖ι〇Α至l〇c顯示 • 蝕刻鈍化層60與閘極絕緣層3之前的狀態。圖HA至lie顯示: - 刻鈍化層60與閘極絕緣層3之後的狀態。圖12A至12C顯^形 首先’在透明絕緣板1(例如，玻璃板)以濺鍍依序形成鋁(A1) 層及鉬(Mo)層。接著，藉由光微影處理及使用磷酸(H3P〇4)、硝酸 攀 （ΗΝ〇3)及醋酸(CHfOOH)混合物之濕式蝕刻處理來選擇性地姓夂 刻A1層及Mo層，以便在絕緣板1上形成圖型化閘極層2。閘極 層2包含閘極線、閘電極2a及閘極終端。 接著藉由電漿增強CVD在絕緣板1上依序形成閘極絕緣層3 用之SiN層、非晶石夕(a-Si)層及摻雜了填(P)之η型a_Si層(n+ a-Si)。 之後，藉由光微影處理及使用氟齒化物之乾钱刻處理來選擇性地 蝕刻<a-Si層及a-Si層，以便在由SiN構成的閘極絕緣層3上形 成由n+a-Si層及a-Si層交疊之島狀半導層4。 〆 接者，藉由賤鐘來形成氧化姻錫(ITO)層。接著，藉由光微影 • 處理及使用磷酸(H3P〇4)、确酸(HN〇3)及醋酸(CH3C00I^)混合物^ 濕式钱刻處理來選擇性地钱刻ITO層’藉此形成圖型化汲極層5。 汲極層5包含汲極線、汲電極5d、源電極5s及汲極終端。接著， - 藉著使用氟鹵化物之乾蝕刻處理來選擇性地蝕刻移除介於汲電極 5d及源電極5s間的η+a-Si層，藉此形成通道區域。 接著如圖10A至10C中所示，藉由電漿增強CVD來在閘極 絕緣層3上以SiN來依序形成較低餘刻速率子層6i(即，第一子層） 及較咼银刻速率子層62(即，第二子層），以覆蓋半導體層4及沒 極層5。之後如圖ΠΑ至11C中所示，藉著光微影處理及使用氟 鹵化物之乾飯刻處理來選擇性地钱刻較低姓刻速率子層61及較高 18 (S > 1336135 姓刻速率子層62，藉此在問極 部13中分別形成接觸孔Η、9&及15。/觸孔部9及汲極終端 •接觸孔14來暴露τ方的閘極層2 ^赌，U中，經由 9a來暴露下方的沒極層5。在沒極 =9中，經由接觸孔 -來暴露下方的汲極層5。 、 ° 中’經由接觸孔15 此處，藉由較低蝕刻速率子層6 速率子層62(即，第二子層〕來形成越化弟—^層}及較高敍刻 中所不，即使由SiN構成之子層61 ^ 因此如圖11A至lie 的蝕刻速率，仍會因較高蝕刻速 、刻迷率大於光阻膜8 蝕刻速率子層61的錐形蝕刻輪廟。曰2的側向蝕刻而產生較低 又，較高蝕刻速率子層62的厚度 的厚度。因此，即使較高姓刻速率子声於像素電極層7 錐形’像素電極層7仍不會被分割或;；斷的侧輪廓為矩形或逆 當，餘刻速率子層62與較低綱速率子声 率(母一者的蝕刻速率係在非堆疊的狀 =3的蝕刻速 於1時，會因為較高侧速率子 f _比係大 的侧速率，因此有效的較 刻速率子分侧速率^傭 似由麵成子層61與62之電襞增強CVD處理中觸效 ，來進行由構成= -從d *曰s及弟一子層62的此類蝕刻速率控制。例如， °降低至9〇%，則第一子層61與第二子層幻 =刻^率比會增加至U倍。若將_流量自ι〇〇%降低至 /〇,則弟一子層61與第二子層62的蝕刻速率比會增加至14倍。 在此兩案例中，可使用傅立葉轉換紅外光譜儀(FT_IR)來觀察或檢 測沈積子層61與62中的質差異。 _尤其;5第一子層61與第二子層62之蝕刻速率比為u時(換 5之，杈尚蝕刻速率子層62之蝕刻速率為較低蝕刻速率子層61 19 3 1336135 之ϋ刻速率的1.1倍)’較咼钱刻速率子層62中鍵結至η原子之n 原子數與鍵結至Η原子之Si原子數的充分比例并屬切為較低 -蝕刻速率子層61中之比例(N-H/Si-H)的2.3倍。類似地’當第一 _子層61與第二子層62之細速率比為i 4時，較高細速率子層 .、 62中鍵結至η原子之N原子數與鍵結至11原子之&原子數的充 刀比例(N_H/Si-H)為較低钱刻速率子層61中之比例⑺的 .6.2 倍。 ‘ S此，當第一子層61與第二子層62之侧速率比為u時， 較高·速率子層62中N與Si的充分成分比例(即，腿比)為較 低，刻速率子層61中之比例的L7倍。類似地，#第一子層❸ 與第一子層62之蝕刻速率比為1.4時，較高蝕刻速率子層62中N 與Si的充分成分比例(即，N/Si比)為較低银刻速率子層61中之比 例4.6倍。此處一般認為，鈍化層6〇(即，子層61與62)以H原子 終結的機率並不會改變。 ” 接著為形成像素電極層7，藉由濺鑛在純化層6〇(即，第二子 層6¾上形成ITO|，接著藉由光微影處理及使用氫氯酸卿)及 石肖酸(HN〇3)混合物的濕式钱刻處理來選擇性地姓刻IT〇層。因此 如圖12Α至12C中所示，分別在閘極終端部η、接觸孔部9及汲 極終端部13中於鈍化層60上形成未分割及切斷的像素電極層了。 丨經由上述之處理步驟，製造出本發明第一實施例之τρτ陣列 基板10。 第二實施例 圖14係根據本發明之第二實施例之LCD裝置之TFT陣列基 板10a的結構示意圖。由於基板1〇a之結構係與圖9及13所示^ 基板10的結構相同，除了鈍化層6〇具有包含了第一、第二及第 二f層61a、62a及63a的三層結構外，因此，此處藉由指派與第 -實施例巾之元件相同的參考符絲省略第二實施例之基板 的解釋。 第三子層63a之蝕刻速率最高，而第一子層61&之蝕刻速率 1336135 最低。第二子層62a之蝕刻速率居中。因此，子層61a、62a及6如 的蝕刻速率自層60a之上部之最上層子層（即，第三子層纪戶 -60a之下部之最下層子層（即，第一子層61a)減少。 曰 鈍化層60a中與最上子層(例如，第三子層63a)相鄰之下一子 '層（即，第二子層62a)的蝕刻速率為最上子層之蝕刻速率的倍 • 或更大。 .口 取上層于層（即，第三子層63a)之厚度係等於或 層7的厚度。 根據第二實施例之TFT陣列基板顯然可獲得與第一實 同的優點。 、 其他貫施例 由於上述第-及第二實補為本發明之例示性實施例 ^月毋而X限於該些貫施例及其變化。可對該些實施例及其變化 行任何其他修正。 ’、 ^ 子本之及第二實施例中，鈍化層係由兩或三 =隹宜軸。細’本發明並稀於該些結構。鈍化層可 堆ί形成’只要子層之蝕刻速率自鈍化層上部之i 或小於像素電極層7的厚度。 于X專於 在上述實施例中，閘極層係由M〇及A1 層及==層，成。然而’本發明並不限=成： fg i極由金屬所形成，如A1、^、Cu、M。、
雖然在上述實施例中像素電極層由Ιτ 不限於此。對於穿透式LC 極層可如選自包含像素電 成。對於半？透式LCD裝編，像素電極層可^兩 =所
21 1336135 選出的至少一者所形成 在上述實施例中’使用五道光微影處理來製造TFT陣列& 板。但例如，可經由利用半透式光罩之單一光微影處理來施^ 成半導體層及没極層的步驟。若真如此，則可利用四道光 ^便製造出TFT陣列基板。在此方式下，可改變光微影處= 可具限於上述圖9及14中所示的結一 雖然以本發明之較佳形式來闡述本發明，但岸瞭 離本發明精神的情況下，熟知此項技藝者可脫 因此，本發明之範錢僅由下列之申請專利範圍修改。 【圖式簡單說明】 匕 附圖來閣述本發明。 ^係弟先則技藝LCD裝置之TFT陣列其你 圖。圖2係第—先前嫩⑽置之TFT_^^面^
刮面 理步驟。 圖3B - 及2之第一先則技藝TFT陣列基板的製造處 !係於钱刻處理前圖1中:儿 橫剖面圖，其顯示圖i 1者、IB-B的TFT接觸孔部的 處理步驟。 汉2之弟一先也技藝TFT陣列基板的製造 剖面圖 理步驟 A-A, ^ ⑵崎極終端部的横 ^ 弟“聽TFT陣職板的製造處 …廟極進處理後在圖】中沿著線 料列基板的製造4處:其顯示圖…之第一先Z藝 S> 22 :TFT接觸孔圖”沿著線Μ •陣列基板的製造處理步驟…^圖1及2之第—先前技藝m 圖4C係於通常钱刻條件進行
•的汲極終端部的橫剖面圖，1顯干^广理後在圖1甲沿著線C-C， 陣列基板的製造處理步驟。八””、’、，及2之第一先前技藝TFT 先前技藝TFT陣列基板的製造處理:：：其顯示圖1及2之第一 圖5B係於較高速(即，提 令沿著線B-B’的TFT接觸孔 =進=刻處理後在圖〗 一先前技藝TFT陣列基板的製造處理步=。，其顯示圖1及2之第 中沿著線件$亍侧處理後在圖1 先前技藝抓陣列基板的製造處其顯示圖1及2之第— 化層彳 件f^刻處理後及在純 端部的橫剖面圖，其顯示圖!及2 J J上Jf : J二八’的閘極終 的製造處理步驟。 先刖技# TFT陣列基板 化戶幸提升)钱刻條件進行侧處_及在鈍 觸孔部的橫剖面圖，其顯示圖,. 板的製造處理步驟。Q及2之弟一先則技蟄TFT陣列基 圖6C係於較南速(即’提升)餘刻條件進行侧處理後及在鈍 化層上形成像素電極層之處理後，在圖i中沿著線c_c，的汲極级 ：t™ 圖7係於钱刻處理前之第二先前技藝之具有多層結構的部分 橫剖面圖。 1336135 一=係於糊處理後之第二絲技藝之具衫層結構的部分 面圖圖9係根據本發日月之第—實施例之tft陣列基板的部分橫剖 係刻處理前在圖13中沿著線a_a，之閘極終端部 步ί顯示根據圖9本發明第—實施例之tft陣列基板 圖二3係，竭處理後在圖13中沿著線a_a’之閘極終端部 工處理步驟顯示根據圖9本發明第—實施例之TFT陣列基板 圖11B係於钕刻處理後在圖13中沿著線Μ,之抓 步ί顯示根據圖9本發明第-實施例之TFT陣列基 圖ϋ係，刻處理後在圖13中沿著線C-C,之沒極终端部 步驟顯讀9本發明第-實施例之TFT陣列基板 圖2 ί於侧處理後及在鈍化層上形成像素電極層之處理 後，在圖13中沿著線Α·Α，之閘極終端部的橫剖關，其顯 圖9本發明第-實施例之TFT陣職板的製造處理步驟。、據 圖刻處理後及在鈍化層上形成像素電極層之處理 後，在=中巧Β-Β，之TFT接觸孔部的橫剖面,，其顯示 根據圖本《明第-貫施例之TFT陣列基板的製造處理步驟： 圖12C係於姓刻處理後及在鈍化層上形成像素電極層之處理 24 1336135 後，在圖13中沿箸線c_c，之汲極終端部的橫剖面圖，其顯示根據 圖9本發明/第—實施例之TFT陣列基板的製造處理步騾。 圖13係根據本發明之第一實施例之TFT陣列基板的平 面圖圖Μ係根據本發日月之第二實施例之抓_基板的部分心 【主要元件符號說明】 I :透明絕緣板 2:導電閘極層 2a :閘電極 3:閘極絕緣層 4:島狀半導體層 5:圖型化導電汲極層 5d :及電極 5s :源電極 7:像素電極層 7a :像素電極 8 :光阻膜 9:接觸孔部 9a :接觸孔 10 : TFT陣列基板 10a : TFT陣列基板 II :閘極終端部 12 : TFTs 13 :汲極終端部 14 :接觸孔 15 :接觸孔 60 :鈍化層 60a :鈍化層 25 1336135 61 :第一子層 61a :第一子層 62 :第二子層 62a :第二子層 63a :第三子層 100 : TFT陣列基板 101 :透明的絕緣板(玻璃板) 102 :導電閘極層 102a :閘電極 103 :閘極絕緣層 104 :島狀半導體層 105 :導電汲極層 105d :汲電極 105s :源電極 106 :純化層 107 :素電極層 107a :像素電極 108 :光阻膜 108a :經蝕刻之光阻膜 109 :接觸孔部 109a :接觸孔 111 :閘極終端部 112 ： TFTs 113 :汲極終端部 114 :接觸孔 201 :玻璃板 220 : TFT 的層 221 :最低子層 222 :最高子層 26

Claims (1)

1336135 99年8月13曰修正替換 95136535 (無劃線）、只 申請專利範圍 •種薄膜電晶體 替換頁j 包含 广工，層、、閘極絕緣層、半導體層、没極層及純化層，上述之 母一2形成在絕緣基板上或上方；及 導電層，形成於該鈍化層上，該導電層係藉由貫 化層的接來雜雜雜層或驗極層；、 v 其中： 成:亥ft化層具有包含至少第一子層及第二子層堆疊的多層結 構’該子層之侧速率低賊第二子層的铜速率；、。 該，=子層較該第二子層更接近該基板；且 該第二子層之厚度等於或小於該導電層之厚度； 且其中該鈍化層係由氮化矽(SiN)所構成；且 =SW構成之該純化層之該第二子層的該侧速率係為 一子層之蝕刻速率的1.1倍或更高。 2. —種薄膜電晶體，包含： 〆I極層、閘極絕緣層、半導體層、及極層及鈍化層，上述之 母一者皆形成在絕緣基板上或上方；及 於馬ΪΪί ’ ΐ成於該鈍化層上，該導電層係藉由貫穿至少該純 化層的接觸孔來連接至該閘極層或該汲極層； 其中： =化層具有包含至少第—子層及第二子層堆疊的多層結 構，邊^一子層之飯刻速率低於該第二子層的蝕刻速率； 該，一子層較該第二子層更接近該基板；且 該第一子層之厚度等於或小於該導電層之厚度， 且其中該鈍化層係由氮化矽(別风所製成；-且 ^由SiN構成之該鈍化層之該二子層中，鍵、结至Η原子之ν i js tb對鍵結至Η原子之別原子數的比例附仍岡，為該第一 子層中之比例(N-H7Si-H)的2.3倍或更高。 27 3. 3. 99.够.艰鸢修正替換頁 99年8月13日修正替換頁 95136535 (無劃線） ‘種溥膜電晶體，包含： 閘極層、閘極絕緣層、丰導體# 每-^皆形成在絕緣基;上=層及及極層及鈍化層，上述之 ‘電層，形成於該鈍化層上，該導電^ 化層的接觸孔輯接至卿峨細L；猎心牙至少魏 其中· 構，ΐΓϊίϋ含至料—子層及第二子層堆疊的多層結 刻速率低於該第二子層的_速率； 该子層較該第二子層更接近該基板；且 該第一子層之厚度等於或小於該導電層之厚度， 且其中該鈍化層係由氮化矽(SiN)所製成；且 之層之該二子層中N與Si成分的比例 (N例)為5玄弟—子層中之比例(N/Si比例)的17倍或更高。 俜由第1、2或3項之細電晶體，其中該基板 ϋ”:巴緣材枓所構成，該閘極絕緣層係由SiN所構成，該i 成，該問極層具有包含至少—金屬或 合金子-該汲極層具有包含至少一金屬或 2 或/項，包含如申請專利範圍第1、 5項之薄膜電 晶體種液^顯示裝置’包含如申請專利範圍第 上述之 28 1336135 99年8月13曰修正替換頁 95136535 (無劃線）' 晰 ~θν 1 3- 年月日修正替換頁 每一者皆形成在絕緣基板上或上方；及 ‘龟層，开)成於該纯化層上，該導電芦 ♦ 化層的接觸孔來連接至關極層或紐極G 3貞穿〉、該鈍 該製造方法包含下列步驟： 將該鈍化層之第一子層形成於該基板上； 將該鈍化層之第二子層形成於該第一子層上， 蝕刻速率高於該第一子層之蝕刻速率； μ弟一子層之 成貫;!該;二子層及該第-子層，籍此形 孔來與孔’錯此使該導電層藉由該接觸 其中該第二子層的厚度係等於或小於該. 該鈍化層係由氮化矽(8叫所構成；且日的7予度， 構成地兹刻該第二子層及該第一子層的步驟中，由_ 刻速率的1.1倍献高。 于層之钱 8·種薄膜電晶體的製造方法，該薄膜電晶體包含： =極層、閘極絕緣層、半導體層、難層 母一者=形成在絕緣基板上或上方；及 上迮之 &s導電層，形成於該鈍化層上，該導電層係藉由貫穿至少該姑 化層的接觸絲連接雜_層或紐極層；、 … 該製造方法包含下列步驟： 將該純化層之第一子層形成於該基板上； 將該純化層之第二子層形成於該第一子層上 侧速率高於該第—子層之_速率； 弟—子層之 出^用1!罩來選擇性地爛該第二子層及該第™子層，藉此形 成貝牙至父該鈍化層的接觸孔；及 形成汶‘％層以覆蓋該接觸孔，藉此使該導電層藉由該接觸 29 1336135 99年8月13曰修正替換頁 95136535 (無劃線） 为日修正替換頁 孔來與該閘極層或該没極層接觸； 其中該第二子層的厚度係等於或小於該導電. 該純化層係由氮化梦(SiN)所構成；且 由SiN構成之該純化層之該二子層甲鍵結 數對鍵結至Η原子之Si原子數的比例（N-H/S_，^ t之比例(N-H/S_的2.3倍或更高。 叫為該弟一子層 9. -種薄膜電晶體的製造方法，該薄膜電 閘極層、閘極絕緣層、半導體層、及極層 3，上 每一者皆形成在絕緣基板上或上方；及 a上迷之 導電層，形成於該銳化層上’該導電層係藉由貫穿至少 化層的接觸孔來連接至該閘極層或該沒極層； 、 乂、 該製造方法包含下列步驟： 將该鈍化層之第一子層形成於該基板上； 將該，層之第二子層形成於鮮—子層上，該第二子 I 虫刻速率高於該第一子層之钱刻速率； 0 、利用遮罩來選擇性地姓刻該第二子層及該第声 成貫穿至少該鈍化層的接觸孔；及 a a / 蓋該接觸孔，藉此使該導電層藉由該_ 孔來與該閘極層或該j：及極層接觸； 其中該第二子層的厚度係等於或小於該導電層的厚度； 該鈍化層係由氮化矽(SiN)所構成；且 日 又， 在由構成之該鈍化層之該二子層中N與別成分的比例 (N/Si比例)為該第一子層中之比例㈣/別比例)的17倍或更高。 10. 如申請專利範圍第7、8或9項之薄膜電晶體的製造方法， 八中由SiN構成之該鈍化層之該第一子層及該第二子在相 的處理室所形成。 30 1336135 99年8月13曰修正替換頁 95136535 (無劃線） 、 Srt-θ^ 月日修正替权頁j 11.如申請專利範圍第7、8或9項之薄膜電晶體的製造方法， 其中該選擇性蝕刻該鈍化層之該第一子層及該第二子層的步驟 以乾钱刻來施行。 厂如帽專利範圍第7、8或9項之_電晶體的製造方法， =擇性地餘刻由SiN構成之該鈍化層的步驟中，* _構成之 该鈍化層的蝕刻速率係為該遮罩之餘刻速率的L1倍或更高。 13.如申請專利範圍第7、8或9項之薄膜電晶 2由SiN構成之親化層的侧速率，係藉由調整。增強化 予氣相沈積(CVD)處理之反應氣體的流量來控制。 鬥笛〜4. 7_膜冑晶體陣列紐的製造方法，使用如申請專利範 固弟7、8或9項之薄膜電晶體的製造方法。 顯錢置的製造方法’使用如巾請♦利範圍第 員之厚版％晶體陣列基板的製造方法。 十一 圖式 31
TW095136535A 2005-10-03 2006-10-02 Thin-film transistor, tft-array substrate, liquid-crystal display device and method of fabricating the same TWI336135B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005289890A JP5234301B2 (ja) 2005-10-03 2005-10-03 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法

Publications (2)

Publication Number Publication Date
TW200721503A TW200721503A (en) 2007-06-01
TWI336135B true TWI336135B (en) 2011-01-11

Family

ID=38030233

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095136535A TWI336135B (en) 2005-10-03 2006-10-02 Thin-film transistor, tft-array substrate, liquid-crystal display device and method of fabricating the same

Country Status (5)

Country Link
US (2) US7683375B2 (zh)
JP (1) JP5234301B2 (zh)
KR (1) KR100797916B1 (zh)
CN (1) CN100527443C (zh)
TW (1) TWI336135B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8563431B2 (en) * 2006-08-25 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2008262321A (ja) 2007-04-11 2008-10-30 Sony Corp 情報処理方法、端末装置および電子マネー届出装置
JP5386810B2 (ja) * 2007-09-13 2014-01-15 沖電気工業株式会社 Ｍｉｓ型ｆｅｔ及びその製造方法
JP5389672B2 (ja) * 2008-01-21 2014-01-15 ゴールドチャームリミテッド 表示装置
JP4752967B2 (ja) * 2009-01-27 2011-08-17 カシオ計算機株式会社 多層膜の形成方法及び表示パネルの製造方法
KR101575750B1 (ko) * 2009-06-03 2015-12-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101108158B1 (ko) * 2009-11-30 2012-01-31 삼성모바일디스플레이주식회사 유기 발광 표시장치 및 그 제조 방법
WO2011158704A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012038965A (ja) * 2010-08-09 2012-02-23 Lapis Semiconductor Co Ltd 半導体装置及びその製造方法
KR102334169B1 (ko) * 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
KR101298612B1 (ko) * 2010-10-12 2013-08-26 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법
CN102646676B (zh) * 2011-11-03 2015-06-10 京东方科技集团股份有限公司 一种tft阵列基板
CN103472640A (zh) * 2012-06-07 2013-12-25 瀚宇彩晶股份有限公司 液晶显示面板及其制造方法
TWI475698B (zh) * 2012-09-05 2015-03-01 Giantplus Technology Co Ltd 改善透明導電層斷線之方法
KR102017204B1 (ko) 2012-11-01 2019-09-03 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102029986B1 (ko) * 2012-12-13 2019-10-10 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
TWI545733B (zh) 2014-02-11 2016-08-11 群創光電股份有限公司 顯示面板
CN104835827B (zh) * 2014-02-11 2018-06-05 群创光电股份有限公司 显示面板
CN104538407B (zh) * 2015-01-14 2017-11-10 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置
KR102314738B1 (ko) * 2015-05-04 2021-10-20 삼성디스플레이 주식회사 표시장치 및 그 제조방법
CN105097839B (zh) * 2015-07-20 2019-08-09 京东方科技集团股份有限公司 一种绝缘层、阵列基板及其制作方法、显示装置
US9418886B1 (en) * 2015-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming conductive features
CN105280552B (zh) * 2015-09-23 2019-03-19 京东方科技集团股份有限公司 一种阵列基板的制备方法、阵列基板和显示装置
CN105552091A (zh) 2016-03-09 2016-05-04 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板
CN105845623B (zh) * 2016-04-19 2019-02-22 昆山龙腾光电有限公司 Tft阵列基板上多次开接触孔的制作方法
CN106206623B (zh) * 2016-09-26 2019-03-01 京东方科技集团股份有限公司 一种显示基板、其制作方法、显示面板及显示装置
CN112259554B (zh) * 2020-10-12 2024-04-30 昆山龙腾光电股份有限公司 薄膜晶体管阵列基板及其制作方法
CN113192979A (zh) * 2021-04-13 2021-07-30 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02273922A (ja) * 1989-04-17 1990-11-08 Sanyo Electric Co Ltd スルーホールの形成方法
JP2842892B2 (ja) * 1989-07-04 1999-01-06 株式会社日立製作所 薄膜トランジスタとその製造方法ならびにそれを用いたマトリクス回路基板と画像表示装置
JPH04142740A (ja) * 1990-10-03 1992-05-15 Oki Electric Ind Co Ltd コンタクトホールの形成方法
JPH07312425A (ja) 1994-05-18 1995-11-28 Hitachi Ltd 薄膜トランジスタ、それに関連するテーパエッチング方法および多層膜形成方法ならびに画像表示装置
JPH10282520A (ja) * 1997-04-03 1998-10-23 Hitachi Ltd 液晶表示装置
JP2985124B2 (ja) * 1997-06-12 1999-11-29 株式会社日立製作所 液晶表示装置
TW413949B (en) * 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
US6380559B1 (en) * 1999-06-03 2002-04-30 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display
CN1195243C (zh) * 1999-09-30 2005-03-30 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
TW578028B (en) * 1999-12-16 2004-03-01 Sharp Kk Liquid crystal display and manufacturing method thereof
JP3430097B2 (ja) 1999-12-22 2003-07-28 日本電気株式会社 薄膜トランジスタアレイ基板の製造方法
TW474023B (en) * 2001-02-27 2002-01-21 Hannstar Display Corp Thin film transistor process of liquid crystal display
KR100796795B1 (ko) * 2001-10-22 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100412619B1 (ko) * 2001-12-27 2003-12-31 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판의 제조 방법
JP3637332B2 (ja) 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
US7030024B2 (en) * 2002-08-23 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-gate structure and method of fabricating integrated circuits having dual-gate structures
JP4417072B2 (ja) * 2003-03-28 2010-02-17 シャープ株式会社 液晶表示装置用基板及びそれを用いた液晶表示装置
US7612373B2 (en) * 2004-06-30 2009-11-03 Lg Display Co., Ltd. Liquid crystal display device and method of manufacturing liquid crystal display device with color filter layer on thin film transistor
KR101122232B1 (ko) * 2004-12-17 2012-03-19 삼성전자주식회사 박막 트랜지스터 표시판 및 액정 표시 장치
JP4703258B2 (ja) * 2005-05-16 2011-06-15 シャープ株式会社 薄膜トランジスタ基板及び液晶表示パネル
KR100818887B1 (ko) * 2005-12-14 2008-04-02 엘지.필립스 엘시디 주식회사 액정 표시장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2007103569A (ja) 2007-04-19
CN1945855A (zh) 2007-04-11
CN100527443C (zh) 2009-08-12
US20080280385A1 (en) 2008-11-13
US20070087486A1 (en) 2007-04-19
KR100797916B1 (ko) 2008-01-24
JP5234301B2 (ja) 2013-07-10
TW200721503A (en) 2007-06-01
US7683375B2 (en) 2010-03-23
US7871846B2 (en) 2011-01-18
KR20070037692A (ko) 2007-04-06

Similar Documents

Publication Publication Date Title
TWI336135B (en) Thin-film transistor, tft-array substrate, liquid-crystal display device and method of fabricating the same
TW200827891A (en) Thin film transistor array substrate and method of fabricating the same
US20110073864A1 (en) Array substrate and manufacturing method
TW200305763A (en) Manufacturing method of array substrate for liquid crystal display device
US7785941B2 (en) Method of fabricating thin film transistor
JP2008040502A (ja) 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法
TWI356962B (en) Substrate for display device, manufacturing method
US7005331B2 (en) Method of manufacturing a thin film transistor array
WO2019011071A1 (zh) 薄膜晶体管的制备方法、薄膜晶体管、阵列基板和显示面板
TW588462B (en) Method of fabricating a thin film transistor array panel
JP2001203362A (ja) 薄膜トランジスターの製造方法
WO2015143818A1 (zh) 阵列基板及其制造方法、显示装置
TW200830553A (en) Method for manufacturing an array substrate
TW474023B (en) Thin film transistor process of liquid crystal display
JPH08184853A (ja) アクティブマトリクス基板の製造方法およびアクティブマトリクス基板
JPH05175500A (ja) アクティブマトリックス基板の製造方法
TW201222114A (en) Pixel structure and dual gate pixel structure
JP2866516B2 (ja) アクティブマトリックス基板およびその製造方法
US10497724B2 (en) Manufacturing method of a thin film transistor and manufacturing method of an array substrate
CN102931197B (zh) 阵列基板、其制造方法及显示装置
JP3114303B2 (ja) 薄膜トランジスタパネル及びその製造方法
TWI322507B (en) Pixel structure and method of fabricating the same
JP3168648B2 (ja) 薄膜トランジスタパネルの製造方法
CN106981456B (zh) Tft基板的制作方法
JPH06236893A (ja) Ｔｆｔ液晶表示装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees
点击 这是indexloc提供的php浏览器服务，不要输入任何密码和下载