TWI398001B - 具有在閘極作用區域上之接觸的電晶體 - Google Patents
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Description
本發明大體上係關於積體電路，且更特定言之但非唯一地係關於積體電路之接觸。
積體電路已開發出來以減小用於實施電路之組件之尺寸。舉例而言，積體電路一直使用不斷縮小之設計特徵，此減小用於實施電路之面積，使得該等設計特徵目前已遠小於可見光之波長。隨著積體電路生產設備之成本不斷增加，設計者典型地尋求有效地使一矽基板內實施積體電路之面積的用途最大化。因此，有效之佈局可降低用於實施一電路設計之積體電路之成本。
本發明之非限制及非詳盡之實施例係參考各圖式描述，其中除非另有規定，否則在多種圖式各處，相同之參考數字指稱相同之部分。
本文描述一種具有在一閘極作用區域上之一接觸之一電晶體的實施例。在以下描述中，說明眾多特定之細節以提供該等實施例之一徹底瞭解。然而，熟習相關技術者將認可本文所描述之技術可在沒有一或多個該等特定細節下實踐，或利用其他方法、組件、材料等來實踐。在其他實例中，已為吾人所熟知之結構、材料或操作並未詳細顯示或描述，以避免使特定態樣模糊。
本說明書各處之參考「一實施例」或「一個實施例」意指結合該實施例描述之一特定特徵、結構或特性包含於本發明之至少一實施例中。因此，本說明書多種位置中之片語「在一實施例中」或「在一個實施例中」之出現未必全部參考相同之實施例。此外，該等特定之特徵、結構或特性可在一或多個實施例中以任何適合之方式組合。如本文中使用之術語「或」一般地意欲包括一包含功能的意義，諸如「及/或」。
一般言之，積體電路包括用於多種應用之電路。該等應用使用各種裝置，諸如邏輯裝置、成像器(包含CMOS及CCD成像器)及記憶體(諸如DRAM以及基於NOR及NAND之快閃記憶體裝置)。此等裝置一般將電晶體用於多種功能，包含信號之轉換及放大。
電晶體通常藉由執行於一矽基板上之光學微影製程而形成於積體電路中。該等製程包含多個步驟，諸如：塗敷一感光光阻層至基板；使用光(包含深紫外光波長)將該光阻層曝露於一圖案；藉由蝕刻移除該光阻所曝露部分(或非曝露部分，取決於係使用光正性或光負性之光阻)；及(例如)藉由沈積或植入額外材料而修改該曝露結構以形成電子組件(包含電晶體)之多種結構。
術語「基板」包含使用基於矽、矽化鍺、鍺、砷化鎵及其類似物之半導體所形成之基板。術語基板亦可指稱已執行於基板上以在基板內形成各種區域及/或接面之先前處理步驟。術語基板亦可包含多種技術，諸如經摻雜及未經摻雜之半導體、矽之磊晶層及形成於基板上之其他半導體結構。
可執行化學機械平坦化(planarization)(CMP)以呈現適於形成額外結構之修改基板之表面。該等額外結構可藉由執行諸如上文列出之額外處理步驟而添加至基板。
圖1係實施於一積體電路之基板上的一習知電晶體結構之一截面之一圖解。結構100包含一基板110，一摻雜層120形成於其上。摻雜層120一般形成為具有一導電性類型(諸如一N型)。一閘極氧化層130形成於摻雜層120之一區域上。
絕緣結構140形成於閘極氧化層130附近。絕緣結構140可使用諸如淺溝渠隔離(STI)或矽之局部氧化(LOCOS)之方法形成。使用一STI方法之絕緣結構140可藉由在摻雜層120內蝕刻一空隙並在該空隙內沈積一介電材料(諸如二氧化矽)而形成。該沈積之介電材料可使用CMP平坦化。
電晶體閘極150典型地由多晶矽組成，且形成於閘極氧化層130及絕緣結構140之區域上。一絕緣層160形成於電晶體閘極150上及絕緣結構140之區域上。金屬接頭170可藉由蝕刻一孔穴及用一金屬填充該孔穴而形成於絕緣層160中。一金屬化層180可形成於金屬接頭170上及絕緣層160之部分上，使得電晶體閘極150與形成於基板110之中及之上的其他裝置之間可形成電連接。
金屬接頭170一般形成於沒有直接位於閘極氧化層130上之電晶體閘極150的一區域上。金屬接頭170一般並不直接形成於閘極氧化層130之一區域上，此係因為用於形成金屬接頭170連接之孔穴的蝕刻製程可蝕刻穿過電晶體閘極150(其典型地由多晶矽組成)。
當蝕刻穿過電晶體閘極150時，填充金屬接頭170之金屬(諸如Ti)可能導致缺點，諸如藉由對與閘極氧化層130相關之下層作用區域提供一電短路。電晶體之源極及汲極(未顯示)沿與圖中所示之截面之表面成直角的一軸線配置。術語「作用區域」之意義包含作為於其中發生跨導(典型地在源極與汲極之間且在閘極之下)之區域，即使不存在此跨導時(諸如電路未經供電時)。
另外，填充金屬接頭170之金屬可擴散至閘極氧化層130與電晶體閘極150之間的介面。金屬材料擴散至介面典型地引起改變電晶體之電壓臨限值的工作功能變化。
如本文中揭示，在一閘極作用區域上之一電晶體接觸包含形成於一積體電路之一基板上的一電晶體閘極。一閘極絕緣體形成於該電晶體閘極下，且幫助界定該電晶體閘極之一作用區域。一絕緣層形成於該電晶體閘極上。一金屬接觸插塞形成於位於該作用區域上之絕緣層的一部分中，使得該金屬接觸插塞與該電晶體閘極形成電接觸。該金屬接觸插塞可形成為至少部分在位於一第一隔離區域與一第二隔離區域之間之閘極氧化層的剩餘部分之一區域上。
圖2係實施於一積體電路之基板上之一範例電晶體結構之一截面之一圖解。結構200包含一基板210，一摻雜層220(諸如一N型摻雜層)形成於其上。摻雜層220一般形成為具有一第一導電性類型。一閘極氧化層230形成於摻雜層220之一區域上。一源極及汲極(未顯示)一般使用具有一第二導電性類型之材料而形成。
絕緣結構240形成於閘極氧化層230附近。絕緣結構240可使用諸如淺溝渠隔離(STI)或矽之局部氧化(LOCOS)之方法形成。使用一STI方法之絕緣結構240可藉由在摻雜層220內蝕刻一空隙且在該空隙內沈積一介電材料(諸如二氧化矽)而形成。該沈積之介電材料可使用CMP平坦化。
電晶體閘極250典型地由多晶矽組成，且形成於閘極氧化層230及絕緣結構240之區域上。一絕緣層260形成於電晶體閘極250上及絕緣結構240之區域上。金屬接頭270可藉由蝕刻一孔穴並用一金屬填充該孔穴而形成於絕緣層260中。一金屬化層280可形成於該金屬接頭270上及絕緣層260之部分上，使得電晶體閘極250與形成於基板210之中及之上的其他裝置之間可形成電連接。
金屬接頭270一般形成於位於閘極氧化層230上之電晶體閘極250的一區域上。金屬接頭270直接形成於閘極氧化層230之至少一部分上。在閘極氧化層230之至少一部分上形成金屬接頭270允許減小(該電晶體閘極250之)電晶體之尺寸，此係因為電晶體閘極在一絕緣結構上之延伸範圍減小。電晶體尺寸之減小允許電晶體在一基板內更加密集地封裝。
圖3-9(下文描述)繪示在作用區域上實施一電晶體接觸之一範例製程。圖3繪示用於形成包圍一電晶體之一作用區域之絕緣區域之一範例製程。結構300包含一基板210，一摻雜層220形成於其上。摻雜層220一般形成為具有一第一導電性類型。舉例而言，第一導電性類型可為一N型，而第二導電性類型可為一P型。舉例而言，摻雜層220可為形成於基板內的一P型井。可應用多種程度的摻雜物植入以形成多種結構及/或調整電晶體之電壓臨限值。
絕緣結構240可形成於結構300之摻雜層220中。絕緣結構240可藉由使用淺溝渠隔離(STI)或矽之局部氧化(LOCOS)方法之基板之熱氧化而形成。該等方法典型地包括一氧化材料之化學汽相沈積。該等絕緣結構可用於在一電晶體之作用區域周圍形成一隔離障壁。沈積之氧化材料可使用CMP平坦化。
圖4繪示用於為一電晶體形成一閘極氧化物及沈積一多晶矽層的一範例製程。閘極氧化層230可藉由在摻雜層220表面生長一二氧化矽薄膜而形成。一摻雜多晶矽層250可沈積於結構400之表面上。
圖5a繪示用於沈積一電晶體之一閘極之一範例製程。結構400之閘極250可使用光阻及蝕刻方法圖案化以形成如結構500中所形成之一閘極。閘極250可藉由沈積一層多晶矽、多晶矽/矽化物及/或適合金屬形成。適合金屬包含Ni、W、Ti、Co及矽化物。側壁絕緣間隔件255可使用習知之方法形成。
圖5b繪示用於在一電晶體閘極上沈積一接觸蝕刻停止層之一範例製程。接觸停止蝕刻層257可沈積在當前曝露於晶圓之表面上的諸如閘極250、間隔件255及絕緣結構240等結構上。接觸停止蝕刻層257可為Ti、TiN或一具有低電阻率之適合材料。該停止層隨後可與具有高於或等於約10:1之氧化物對閘極(oxide-to-gate)材料選擇比的一蝕刻結合使用。接觸停止蝕刻層257可使用CMP薄化，使得該層之厚度小於電晶體閘極250之厚度的大約四分之一。
圖6繪示用於沈積及平坦化一電晶體之一絕緣層之一範例製程。絕緣層260可包含諸如BPSG、PSG、BSG及類似之材料。絕緣層260可藉由使用CMP、光阻回蝕或旋塗式玻璃(spun-on glass；SOG)平坦化以形成結構600。
圖7繪示一用於界定及蝕刻一電晶體之一閘極之範例製程。結構700包含藉由蝕刻絕緣層260形成之一空隙272。一接觸蝕刻停止層(諸如TiN，及上文關於圖5b所討論)可用於控制該蝕刻之深度。該接觸蝕刻可停止於閘極表面，或可經允許以進入閘極內(但非「衝孔穿過」下層閘極氧化物，此將使作用區域短路或改變電晶體之操作特性)。該蝕刻可使用一具有高於或等於大約10:1之氧化物對閘極材料之一選擇比的蝕刻來執行。
圖8繪示一用於形成一電晶體之一閘極接觸之範例製程。結構800可藉由在以絕緣層260蝕刻而成之空隙之上及之中沈積一層金屬而形成。適合金屬包括Ti、TiN、W、Al、Cu，其組合及其類似物，且可沈積為一堆疊，諸如一Ti/TiN/W金屬堆疊、一Ti/TiN/Al金屬堆疊或一Ti/TiN/Cu金屬堆疊。金屬沈積層可經平面化(例如，藉由CMP)以提供金屬插塞270。
圖9繪示一用於為一電晶體之一閘極接觸沈積一金屬化層之範例製程。結構900可藉由跨越該基板之曝露表面及金屬插塞270之上表面沈積一金屬層280而形成。沈積金屬層280可為經圖案化，使得金屬插塞270可選擇性地與該基板之其他裝置及結構電連接。
圖10繪示一包含具有形成於多晶矽閘極作用區域上之接觸之電晶體的範例系統。系統1000一般包含數位及/或類比電路，諸如邏輯裝置、CMOS成像器、CCD成像器以及記憶體(包含DRAM以及NOR及/或NAND快閃記憶體)。
系統1000之組件一般包含使用一匯流排1020與多種裝置通信之處理器1010。處理器1010(其具有一減小之閘極接觸區域)之電晶體可更快地操作，此係因為減小之閘極電容允許該等電晶體更快地切換。邏輯電路中較小電晶體之較大密度可用於在給定基板區域內提供額外邏輯功能以增加處理能力。
該等多種裝置可包括成像器1030、長期記憶體1040、快速記憶體1050，及I/O裝置1060。成像器1030可包含基於CCD或基於CMOS之光電晶體。由於光電晶體之閘極接觸之減小的面積，該等光電晶體可更加密集地封裝(及允許更高之解析度成像)。
長期記憶體裝置1040一般包含非揮發性記憶體，諸如磁性媒體、PROM、快閃記憶體裝置、光碟及其類似物。由於長期記憶體裝置之閘極接觸電晶體之減小的面積，該等長期記憶體裝置可製成比習知記憶體裝置更小。
快速記憶體1050典型地係基於SRAM或DRAM技術。SRAM或DRAM技術之記憶體單元的電晶體可小於(且快於)習知記憶體裝置，此可歸因於該等記憶體單元之電晶體之減小之閘極接觸面積。
I/O裝置1060典型地用於允許系統1000與其他系統及/或感測器之間的通信。I/O裝置1060可為符合多種網路之一高速串列介面。由於減小之閘極電容，具有一減小之閘極接觸面積的電晶體具有較快之轉變時間。
本發明所繪示之實施例之上述說明，包含摘要中之說明並不意欲具詳盡性或者將本發明限於所揭示之精確形式。雖然本文中說明本發明之特定實施例及實例用於繪示目的，熟習相關技術者將認可在本發明之範圍內多種修改係可能的。
根據上述之詳細描述可對本發明作出此等修改。不應將在以下申請專利範圍中使用之術語視為將本發明限於本說明書中揭示之特定實施例。確切言之，本發明之範圍將完全藉由以下請求項決定，該等請求項應根據申請專利範圍解釋之既定原則解釋。
100．．．結構
110．．．基板
120．．．摻雜層
130．．．閘極氧化層
140．．．絕緣結構
150．．．電晶體閘極
160．．．絕緣層
170．．．金屬接頭
180．．．金屬化層
200．．．結構
210．．．基板
220．．．摻雜層
230．．．閘極氧化層
240．．．絕緣結構
250．．．電晶體閘極/摻雜多晶矽層
255．．．側壁絕緣間隔層
257．．．接觸蝕刻停止層
260．．．絕緣層
270．．．金屬接頭
272．．．空隙
280．．．金屬化層
300．．．結構
400．．．結構
500．．．結構
600．．．結構
700．．．結構
800．．．結構
900．．．結構
1000．．．系統
1010．．．處理器
1020．．．匯流排
1030．．．成像器
1040．．．長期記憶體
1050．．．快速記憶體
1060．．．I/O裝置
圖1係一實施於一積體電路之基板上之一習知電晶體結構之一截面之圖解；
圖2係一實施於一積體電路之基板上之一範例電晶體結構之一截面之圖解；
圖3繪示一用於形成包圍一電晶體之一作用區域之絕緣區域之範例製程；
圖4繪示一用於為一電晶體形成一閘極氧化物及沈積一多晶矽層之範例製程；
圖5a繪示一用於沈積一電晶體之一閘極之範例製程；
圖5b繪示一用於在一電晶體閘極上沈積一接觸蝕刻停止層之範例製程；
圖6繪示一用於沈積及平坦化一電晶體之一絕緣層之範例製程；
圖7繪示一用於界定及蝕刻一電晶體之一閘極接觸之範例製程；
圖8繪示一用於形成一電晶體之一閘極接觸之範例製程；
圖9繪示一用於為一電晶體之一閘極接觸沈積一金屬化層之範例製程；及
圖10繪示一包含具有形成於多晶矽閘極作用區域上之接觸之電晶體的範例系統。
210．．．基板
220．．．摻雜層
230．．．閘極氧化層
240．．．絕緣結構
250．．．電晶體閘極/摻雜多晶矽層
260．．．絕緣層
270．．．金屬接頭
280．．．金屬化層
900．．．結構
Claims (16)
- 一種電路，其包括：一電晶體閘極，其形成於一積體電路之一基板上；一閘極絕緣體，其形成於該電晶體閘極與該積體電路之該基板之間，且其中該閘極絕緣體之一部分界定該電晶體閘極之一作用區域；一絕緣層，其形成於該電晶體閘極上；一金屬接觸插塞，其形成於直接在該作用區域上之該絕緣層之一部分中，該金屬接觸插塞與該電晶體閘極形成一電接觸；及配置於該電晶體閘極與該絕緣層之間之一蝕刻停止層，其中該蝕刻停止層包括Ti，且形成為該電晶體閘極之深度之四分之一的深度。
- 如請求項1之電路，其中該閘極絕緣體係一氧化層。
- 如請求項1之電路，進一步包括配置於該基板內之一第一隔離區域及第二隔離區域，使得該閘極絕緣體位於該第一隔離區域與該第二隔離區域之間。
- 如請求項3之電路，其中該第一隔離區域及第二隔離區域係淺溝渠隔離(STI)區域。
- 如請求項1之電路，其中位於該閘極絕緣體下之該基板之一部分經摻雜一N型摻雜物。
- 如請求項1之電路，其中該電晶體閘極基本上由多晶矽、多晶矽/矽化物或金屬組成。
- 如請求項6之電路，其中該矽化物包括Ni、W、Ti或Co。
- 如請求項7之電路，其中該連接器插塞包括一Ti/TiN/W金屬堆疊、一Ti/TiN/Al金屬堆疊或一Ti/TiN/Cu金屬堆疊。
- 一種形成一電路之方法，其包括：在一基板內提供一摻雜區域；在該摻雜區域上形成一閘極氧化層；在該摻雜區域內形成一第一隔離區域及一第二隔離區域，使得該閘極氧化層之一部分保持在該第一隔離區域與該第二隔離區域之間；在該閘極氧化層之一剩餘部分上沈積一電晶體閘極；在該電晶體閘極上沈積一絕緣體區域；形成一金屬插塞，其垂直延伸穿過該絕緣體區域以提供與該電晶體閘極之一電接觸，且其至少部分形成於位於該第一隔離區域與該第二隔離區域之間之該閘極氧化層之該剩餘部分的一區域上；及在該電晶體閘極和該絕緣體區域之間之一介面上提供一接觸蝕刻停止層，其中該接觸蝕刻停止層具有高於或等於大約10：1之氧化物對閘極材料之一蝕刻選擇比。
- 如請求項9之方法，其中該金屬插塞形成為具有一下端，該下端在該電晶體閘極之頂面之下且在該電晶體閘極之底面之上。
- 一種電裝置，其包括：一電晶體閘極，其配置於一基板內；一閘極絕緣體，其配置於該電晶體閘極下，且其中該 閘極絕緣體之一部分控制該電晶體閘極之一作用區域；一第一隔離區域及一第二隔離區域，二者之每一者配置於該作用區域之相對側上；一絕緣層，其配置於該電晶體閘極上；一金屬接觸插塞，其垂直延伸穿過直接位於該作用區域上之該絕緣層之一部分，該金屬接觸插塞提供與該電晶體閘極之一電接觸；及在該電晶體閘極和該絕緣層之間之一介面上之一蝕刻停止層，其中該蝕刻停止層具有高於或等於大約10：1之氧化物對閘極材料之一蝕刻選擇比。
- 如請求項11之電裝置，其中該裝置係一邏輯裝置、CMOS成像器、CCD成像器或記憶體裝置。
- 如請求項12之電裝置，其中該記憶體裝置係一DRAM、SRAM或快閃記憶體裝置。
- 如請求項13之電裝置，其中該快閃記憶體裝置係基於NOR閘極技術。
- 如請求項11之電裝置，進一步包括一經圖案化的金屬化層，該金屬化層形成於該絕緣層上，且係電耦接至該金屬接觸插塞之一上端。
- 如請求項11之電裝置，進一步包括在該電晶體閘極與該絕緣層之間之一介面上之一蝕刻停止層。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (5)
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|---|---|---|---|---|
| CN105405848B (zh) * | 2014-08-28 | 2019-07-30 | 旺宏电子股份有限公司 | 半导体装置及改善字元线电阻与减少硅化物桥接的方法 |
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| US10943990B2 (en) | 2018-10-25 | 2021-03-09 | International Business Machines Corporation | Gate contact over active enabled by alternative spacer scheme and claw-shaped cap |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI249195B (en) * | 2002-08-22 | 2006-02-11 | Intel Corp | Method and device for forming contact |
| US20060258110A1 (en) * | 2005-05-11 | 2006-11-16 | Advanced Micro Devices, Inc. | Method for fabricating SOI device |
| US20070111495A1 (en) * | 2005-11-15 | 2007-05-17 | Dongbu Electronics Co., Ltd. | Contact hole structure of semiconductor device and method of forming the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936271A (en) * | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| US6091129A (en) * | 1996-06-19 | 2000-07-18 | Cypress Semiconductor Corporation | Self-aligned trench isolated structure |
| US5994228A (en) * | 1997-04-11 | 1999-11-30 | Vanguard International Semiconductor Corporation | Method of fabricating contact holes in high density integrated circuits using taper contact and self-aligned etching processes |
| JPH11195704A (ja) * | 1998-01-05 | 1999-07-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6639261B2 (en) | 1998-12-08 | 2003-10-28 | Micron Technology, Inc. | Method for forming a low leakage contact in a CMOS imager |
| KR100407570B1 (ko) * | 2001-11-29 | 2003-11-28 | 삼성전자주식회사 | 게이트 콘택 구조체 및 그 형성 방법 |
| US7250647B2 (en) | 2003-07-03 | 2007-07-31 | Micron Technology, Inc. | Asymmetrical transistor for imager device |
| US6902969B2 (en) * | 2003-07-31 | 2005-06-07 | Freescale Semiconductor, Inc. | Process for forming dual metal gate structures |
| US7344985B2 (en) * | 2005-04-01 | 2008-03-18 | Texas Instruments Incorporated | Nickel alloy silicide including indium and a method of manufacture therefor |
| JP2008041835A (ja) * | 2006-08-03 | 2008-02-21 | Nec Electronics Corp | 半導体装置とその製造方法 |
-
2008
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-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI249195B (en) * | 2002-08-22 | 2006-02-11 | Intel Corp | Method and device for forming contact |
| US20060258110A1 (en) * | 2005-05-11 | 2006-11-16 | Advanced Micro Devices, Inc. | Method for fabricating SOI device |
| US20070111495A1 (en) * | 2005-11-15 | 2007-05-17 | Dongbu Electronics Co., Ltd. | Contact hole structure of semiconductor device and method of forming the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI578497B (zh) * | 2014-08-26 | 2017-04-11 | 旺宏電子股份有限公司 | 具有改善字元線電阻與減少矽化物橋接之形成的製造方法 |
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