TWI384584B - 半導體雜質接面製程 - Google Patents

Description

半導體雜質接面製程

本技藝屬於半導體之PN接面製程，特別是一種在兩個單位長度(2L)之中，製作出四組PN接面元件的方法。

圖1先前技藝_傳統的PN接面元件 圖中顯示一個傳統的PN接面元件的截面示意圖，一個PN接面元件佔用兩個單位長度(2L)；其中，P型雜質摻雜區佔用一個單位長度(1L)，N型雜質摻雜區佔用另外一個單位長度(1L)，所以傳統的每一個PN接面，截面都佔用了兩個單位長度(2L)的區域。一個單位長度L指的是PN接面元件的設計規則(design rule)的最小尺寸L。

本技藝係在兩個單位長度(2L)中製作出四組PN接面元件的方法，其步驟係：先建立溝槽(ditch)，再以溝槽兩邊建立之定位邊壁(spacer)定位出雜質(dopant)進入溝槽中的位置(position)；並且建立狹縫(slit)，以狹縫之截面寬窄(span)，定義出雜質分佈的寬窄(span)。

圖2是本技藝PN接面元件示意圖圖中顯示本技藝在兩個單位長度(2L)中，建立完成四組PN接面元件示意圖。

1.圖3A1~3A7步驟是本技藝建立第一PN接面的製程 1.1.建立第一PN接面之基本原則：

1a.準備表面摻雜有第一雜質P之Si半導體基材；1b.於前述矽(Si)基材上面最小尺寸(L)之偶數位置，製作第一擋壁；形成奇數溝槽；1c.於前述奇數溝槽兩邊，製作第一定位邊壁(spacer)；1d.於前述基材上面最小尺寸(L)之奇數位置緊鄰前述之第一定位邊壁處，製作第一隙縫(1^st slit)；以及1e.將第二雜質N通過前述之第一隙縫(1^st SL)，安置於前述之Si半導體基材中，製成第一雜質接面(1^st PN)。

前述第一隙縫(1^st SL)之製程，係於前述製作完成第一定位邊壁(spacer)以後，更包含下數步驟：5a.製作第一犧牲材料層於表面；5b.填充第一障礙材料於前述之具有第一犧牲材料層之奇數溝槽(OD)內；以及5c.蝕刻前述之第一犧牲材料層，產生前述之第一隙縫(1^st SL)於前述之 第一障礙材料與前述之第一定位邊壁(spacer)之間。

1.2.實際製程範例

圖3A1步驟：準備表面摻雜有P雜質之Si半導體基材；前述矽(Si)基材上面由下往上依序安置有第一二氧化矽層(1^st SiO₂ )與第一複晶矽層(1^st Poly-Si)；圖3A2步驟：利用光罩遮蔽技藝，於前述基材上面最小尺寸之奇數位置，蝕刻去除前述之第一複晶矽與第一二氧化矽，產生奇數溝槽一次溝槽(OD 1^st )；圖3A3步驟：形成第二二氧化矽層(2^nd SiO₂ )於表面；圖3A4步驟：蝕刻前述之第二二氧化矽層，形成奇數溝槽二次溝槽(OD 2^nd )，且形成第二二氧化矽定位邊壁(2^nd SiO₂ )於前述之奇數溝槽二次溝槽(OD 2^nd )兩邊；圖3A5步驟：形成第一氮化矽(1^st Si₃ N₄ )層(犧牲材料層)於表面；塗佈第一光阻材料(1^st PR)(障礙材料層)於表面；圖3A6步驟：回蝕刻第一光阻材料(1^st PR)，使部分第一光阻材料(1^st PR)遺留在前述之具有第一氮化矽(1^st Si₃ N₄ )之奇數溝槽二次溝槽中；以及圖3A7步驟：蝕刻前述之氮化矽層，形成第一隙縫(1^st SL)於前述之第二二氧化矽定位邊壁旁邊；將N型雜質通過前述之第一隙縫，安置於前述之矽(Si)基材上面；製成第一PN接面(1^st PN)。

本技藝前述之將第二雜質通過前述之第一隙縫，安置於前述之半導體基材，係指：以離子植入(ion implantation)外加雜質擴散(impurity diffusion)之方法所完成者；或是：單純以雜質擴散(diffusion)之方法所 完成者。

2.圖3A8~3A19步驟是本技藝建立第二PN接面的製程 2.1.建立第二PN接面之基本原則：

係在前述步驟1e之後，更包含下述步驟：2a.於前述基材上面最小尺寸之奇數位置，製作第二擋壁；形成偶數溝槽；2b.於前述偶數溝槽兩邊，製作第二定位邊壁；2c.於前述基材上面最小尺寸之偶數位置緊鄰前述之第二定位邊壁處，製作第二隙縫(2^nd SL)；以及2d.將第二雜質通過前述之第二隙縫(2^nd SL)，安置於前述之半導體基材；製成第二雜質接面。

所述之第二隙縫(2^nd SL)之製程，於前述製作完成第二定位邊壁(spacer)以後，更包含下數步驟：6a.製作第二犧牲材料層於表面；6b.填充第二障礙材料於前述之具有第二犧牲材料層之偶數溝槽(ED)內；以及6c.蝕刻前述之第二犧牲材料層，產生前述之第二隙縫(2^nd SL)於前述之第二障礙材料與前述之第二定位邊壁(spacer)之間。

2.2.實際製程範例

係在前述之圖3A7步驟之後，更包含下述步驟：圖3A8步驟：蝕刻位於前述奇數位置基材上面之材料；產生奇數溝槽之三次溝槽(OD 3^rd )；圖3A9步驟：塗佈第二光阻(2^nd PR)材料於表面；圖3A10步驟；回蝕刻第二光阻(2^nd PR)材料，使部分第二光阻(2^nd PR)材料遺留在奇數溝槽之三次溝槽(OD 3^rd )中；形成第二氮化矽(2^nd Si₃ N₄ )於表面；圖3A11步驟：掀除位於前述奇數位置之第二光阻與其上的第二氮化矽；產生奇數溝槽四次溝槽(OD 4^th )；圖3A12步驟：氧化形成第三二氧化矽(3^rd SiO₂ )於前述之奇數溝槽四次溝槽(OD 4^th )中；圖3A13步驟：蝕刻位於前述之偶數位置之第二氮化矽(2^nd Si₃ N₄ )與第一複晶矽(1^st Poly-Si)；圖3A14步驟：形成第二複晶矽(2^nd Poly-Si)於表面；圖3A15步驟：蝕刻前述位於偶數位置之材料，產生偶數溝槽一次溝槽(ED 1^st )；且形成第二複晶矽(2^nd Poly-Si)與第一二氧化矽(1^st SiO₂ )之堆疊定位邊壁(spacer)於前述之偶數溝槽一次溝槽(ED 1^st )兩邊；圖3A16步驟：形成第三氮化矽(3^rd Si₃ N₄ )層(犧牲材料層)於表面；塗佈第三光阻材料(3^rd PR)(障礙材料層)於表面；圖3A17步驟：回蝕刻第三光阻(3^rd PR)材料，使部分第三光阻(3^rd PR)材料遺留在具有第三氮化矽之偶數溝槽一次溝槽中；以及圖3A18步驟：蝕刻前述之第三氮化矽(3^rd Si₃ N₄ )層，形成第二隙縫(2^nd SL)於前述之第二複晶矽(2^nd Poly-Si)與第一二氧化矽(1^st SiO₂ )堆疊定位邊壁(spacer)旁邊；將N型雜質通過前述之第二隙縫(2^nd SL)，安置於前 述之矽(Si)基材表面；製成第二PN接面(2^nd PN)。

圖3A19步驟：剝除矽(Si)基材上面所有材料，完成在2L距離具有四組PN接面的結構U11。

3.圖4B1~4B7步驟是本技藝建立第三PN接面的製程 實際製程範例：

在圖3A19步驟之後，更包含下述B組製程：圖4B1步驟：將結構U11由下往上依序形成第四二氧化矽(4^th SiO₂ )、摻雜P雜質之第三複晶矽(3^rd Poly-Si)，構成結構U2；結構U2後續製程B2~B19，相同於圖3A1步驟中的結構U1之後續製程A2~A19。

在結構U2的上面依序由下往上安置有第五二氧化矽(5^th SiO₂ )、與第四複晶矽(4^th Poly-Si)；水平旋轉90度以後，執行下述製程：圖4B2步驟：利用光罩遮蔽技藝，於前述基材上面最小尺寸(L)之奇數位置，蝕刻去除前述之第四複晶矽(4^th Poly-Si)與第五二氧化矽(5^th SiO₂ )，產生奇數溝槽五次溝槽(OD 5^th )；圖4B3步驟：形成第六二氧化矽(6^th SiO₂ )層於表面；圖4B4步驟：蝕刻前述之第六二氧化矽層，形成奇數溝槽六次溝槽(OD 6^th )，且形成第六二氧化矽(6^th SiO₂ )定位邊壁(spacer)於前述之奇數溝槽六次溝槽(OD 6^th )兩邊；圖4B5步驟：形成第四氮化矽(4^th Si₃ N₄ )層於表面；接著，塗佈第四光阻(4^th PR)材料於表面； 圖4B6步驟：回蝕刻第四光阻(4^th PR)材料，使部分第四光阻(4^th PR)材料遺留在具有第四氮化矽之奇數溝槽六次溝槽(OD 6^th )中；圖4B7步驟：蝕刻前述之第四氮化矽層(4^th Si₃ N₄ )，形成第三隙縫(3^rd SL)於前述之第六二氧化矽(6^th SiO₂ )定位邊壁(spacer)旁邊；將N型雜質通過前述之第三隙縫(3^rd SL)，安置於前述之第三複晶矽層(3^rd Poly-Si)；製成第三PN接面(3^rd PN Junction)。

4.圖4B8~4B19步驟是本技藝建立第四PN接面的製程 實際製程範例

圖4B8步驟：蝕刻位於前述奇數位置基材上面之材料；產生奇數溝槽七次溝槽(OD 7^th )；圖4B9步驟：塗佈第五光阻(5^th PR)材料；圖4B10步驟：回蝕刻第五光阻(5^th PR)材料，使部分第五光阻(5^th PR)材料遺留在奇數溝槽七次溝槽(OD 7^th )中；形成第五氮化矽(5^th Si₃ N₄ )於表面；圖4B11步驟：掀除位於前述奇數位置基材上面之光阻與氮化矽；產生奇數溝槽八次溝槽(OD 8^th )；圖4B12步驟：氧化形成第七二氧化矽(7^th SiO₂ )於前述之奇數溝槽八次溝槽(OD 8^th )中；圖4B13步驟：蝕刻位於前述之偶數位置之第五氮化矽(5^th Si₃ N₄ )與第四複晶矽(4^th Poly-Si)；圖4B14步驟：形成第五複晶矽(5^th Poly-Si)於表面；圖4B15步驟：蝕刻前述第五複晶矽(5^th Poly-Si)與第五二氧化矽(5^th SiO₂ )，產生偶數溝槽二次溝槽(ED 2^nd )；且形成第五複晶矽(5^th Poly-Si)與第五二氧化矽(5^th SiO₂ )堆疊定位邊壁(spacer)於前述之偶數溝槽二次溝槽(ED 2^nd )兩邊；圖4B16步驟：形成第六氮化矽(6^th Si₃ N₄ )於表面；接著，塗佈第六光阻(6^th PR)材料於表面；圖4B17步驟：回蝕刻第六光阻(6^th PR)材料，使部分第六光阻(6^th PR)材料遺留在具有前述之第六氮化矽之偶數溝槽二次溝槽中；圖4B18步驟：蝕刻前述之第六氮化矽層(6^th Si₃ N₄ )，形成第四隙縫(4^th SL)於前述之第五複晶矽(5^th Poly-Si)與第五二氧化矽(5^th SiO₂ )堆疊定位邊壁(spacer)旁邊；將N型雜質通過前述之第四隙縫(4^th SL)，安置於前述之第三複晶矽層(3^rd Poly-Si)；製成第四PN接面(4^th PN junction)；完成相互呈正交之兩層PN接面結構U21；以及圖4B19步驟：剝除基材U21上面之材料。

本技藝所述之一種半導體PN接面製程，其中所述之P雜質可以被N雜質取代，同時，且所述之N雜質被P雜質取代。

前述係對於本技藝之較佳實施例之具體說明，惟該些實施例並非用以限制本技藝之專利範圍，凡未脫離本技藝精神所為之等效實施或是變更，均屬於本案權利人所欲保護之範圍，並以後續之專利範圍加以界定。

L‧‧‧最小設計尺寸

P‧‧‧P型雜質

N‧‧‧N型雜質

Si‧‧‧矽

OD‧‧‧奇數溝槽

ED‧‧‧偶數溝槽

Poly-Si‧‧‧複晶矽

SiO2‧‧‧二氧化矽

Si₃ N₄ ‧‧‧氮化矽

PR‧‧‧光阻

SL‧‧‧隙縫

PN‧‧‧PN接面

圖1先前技藝_傳統的PN接面元件

圖2是本技藝PN接面元件示意圖

圖3A1~3A7步驟是本技藝建立第一PN接面的製程

圖3A8~3A19步驟是本技藝建立第二PN接面的製程

圖4B1~4B7步驟是本技藝建立第三PN接面的製程

圖4B8~4B19步驟是本技藝建立第四PN接面的製程

L‧‧‧最小設計尺寸(design rule)

Si‧‧‧矽

P‧‧‧P型雜質

N‧‧‧N型雜質

Claims (14)

1. 一種半導體雜質接面製程，包含：1a.準備表面摻雜有第一雜質之半導體基材；1b.於前述基材上面最小尺寸之偶數位置，製作第一擋壁；形成奇數溝槽；1c.於前述奇數溝槽兩邊，製作第一定位邊壁(spacer); 1d.於前述奇數溝槽中緊鄰前述之第一定位邊壁處，製作第一隙縫(SL)；以及1e.將第二雜質通過前述之第一隙縫，安置於前述之半導體基材中，製成第一雜質接面。
2. 如申請專利範圍第1項所述之一種半導體雜質接面製程，在步驟1e之後，更包含下述步驟製成第二雜質接面：2a.於前述基材上面最小尺寸之奇數位置，製作第二擋壁；形成偶數溝槽；2b.於前述偶數溝槽兩邊，製作第二定位邊壁；2c.於前述偶數溝槽中緊鄰前述之第二定位邊壁處，製作第二隙縫；以及2d.將第二雜質通過前述之第二隙縫，安置於前述之半導體基材；製成第二雜質接面。
3. 如申請專利範圍第1項或是第2項所述之一種半導體雜質接面製程，其中所述之第一雜質係指P型雜質，所述之第二雜質係指N型雜質。 如申請專利範圍第1項或是第2項所述之一種半導體雜質接面製程，其中所述之第一雜質係指N型雜質，所述之第二雜質係指P型雜質。
4. 如申請專利範圍第1項所述之一種半導體雜質接面製程，其中所述之第一隙縫之製程，係於前述步驟1c之後，更包含下述步驟：5a.製作第一犧牲材料層於表面；5b.填充第一障礙材料於前述之具有第一犧牲材料層之奇數溝槽內；以及5c.蝕刻前述之第一犧牲材料層，產生前述之第一隙縫於前述之第一障礙材料與前述之第一定位邊壁之間。
5. 如申請專利範圍第2項所述之一種半導體雜質接面製程，其中所述之第二隙縫之製程，係於前述步驟2b之後，更包含：6a.製作第二犧牲材料層於表面；6b.填充第二障礙材料於前述之具有第二犧牲材料層之偶數溝槽內；以及6c.蝕刻前述之第二犧牲材料層，產生前述之第二隙縫於前述之第二障礙材料與前述之第二定位邊壁之間。
6. 如申請專利範圍第1項所述之一種半導體雜質接面製程，其中所述之步驟1e，將第二雜質通過前述之第一隙縫，安置於前述之半導體基材，係指：以離子植入外加擴散之方法所完成者。
7. 如申請專利範圍第1項所述之一種半導體雜質接面製程，其中所述之 步驟1e，將第二雜質通過前述之第一隙縫，安置於前述之半導體基材，係指：以雜質擴散之方法所完成者。
8. 如申請專利範圍第2項所述之一種半導體雜質接面製程，其中所述之步驟2d，將第二雜質通過前述之第二隙縫，安置於前述之半導體基材，係指：以離子植入外加擴散之方法所完成者。
9. 如申請專利範圍第2項所述之一種半導體雜質接面製程，其中所述之步驟2d，將第二雜質通過前述之第二隙縫，安置於前述之半導體基材，係指：以雜質擴散之方法所完成者。
10. 一種半導體PN接面製程，包含：A1.準備表面摻雜有P雜質之半導體基材；前述基材上面依序安置有第一二氧化矽層與第一複晶矽層；A2.於前述基材上面最小尺寸之奇數位置，蝕刻去除前述之第一複晶矽與第一二氧化矽，產生奇數溝槽一次溝槽；A3.形成第二二氧化矽層於表面；A4.蝕刻前述之第二二氧化矽層，形成奇數溝槽二次溝槽，且形成第二二氧化矽定位邊壁於前述之奇數溝槽二次溝槽兩邊；A5.形成第一氮化矽層於表面；接著，塗佈第一光阻材料於表面；A6.回蝕刻前述之第一光阻材料，使部分前述之第一光阻材料遺留於前述之具有第一氮化矽之奇數溝槽二次溝槽中；以及A7.蝕刻前述之第一氮化矽層，形成第一隙縫於前述之第二二氧化矽定位邊壁旁邊；將N型雜質通過前述之第一隙縫，安置於前述之基材上面；製成第一PN接面。
11. 如申請專利範圍第11項所述之一種半導體PN接面製程，在步驟A7之後，更包含下述步驟，製成第二PN接面：A8.蝕刻位於前述奇數位置基材上面之材料；產生奇數溝槽之三次溝槽；A9.塗佈第二光阻材料於表面；A10.回蝕刻前述之第二光阻材料，使部分前述之第二光阻材料遺留在前述之奇數溝槽之三次溝槽中；接著形成第二氮化矽於表面；A11.掀除位於前述奇數位置之第二光阻與第二氮化矽；產生奇數溝槽四次溝槽；A12.氧化形成第三二氧化矽於前述之奇數溝槽四次溝槽中；A13.蝕刻位於前述之偶數位置之第二氮化矽與第一複晶矽；A14.形成第二複晶矽於表面；A15.蝕刻前述基材上方位於偶數位置之材料，產生偶數溝槽一次溝槽；且形成第二複晶矽與第一二氧化矽之堆疊定位邊壁於前述之偶數溝槽一次溝槽兩邊；A16.形成第三氮化矽層於表面；接著，塗佈第三光阻材料於表面；A17.回蝕刻前述之第三光阻材料，使部分前述之第三光阻材料遺留在具有前述之第三氮化矽之偶數溝槽一次溝槽中；以及A18.蝕刻前述之第三氮化矽層，形成第二隙縫於前述之第二複晶矽與第一二氧化矽堆疊定位邊壁旁邊；將N型雜質通過前述之第二隙縫，安置於前述之基材表面；製成第二PN接面。
12. 如申請專利範圍第11項或是第12項所述之一種半導體PN接面製程，其中所述之P雜質被N雜質取代，且所述之N雜質被P雜質取代。
13. 如申請專利範圍第12項所述之一種半導體PN接面製程，在步驟A18之後，更包含下述步驟，製成第三PN接面與第四PN接面：B1.依序形成第四二氧化矽、摻雜P雜質之第三複晶矽、第五二氧化矽、與第四複晶矽於步驟A19基材之表面；水平旋轉90度以後，執行下述製程；B2.於前述基材上面最小尺寸之奇數位置，蝕刻去除前述之第四複晶矽與第五二氧化矽，產生奇數溝槽五次溝槽；B3.形成第六二氧化矽層於表面；B4.蝕刻前述之第六二氧化矽層，形成奇數溝槽六次溝槽，且形成第六二氧化矽定位邊壁於前述之奇數溝槽六次溝槽兩邊；B5.形成第四氮化矽層於表面；填充第四光阻材料於表面；B6.回蝕刻前述之第四光阻材料，使部分前述之第四光阻材料遺留在具有前述之第四氮化矽之奇數溝槽六次溝槽(OD 6^th )中；B7.蝕刻前述之第四氮化矽層，形成第三隙縫於前述之第六二氧化矽定位邊壁旁邊；將N型雜質通過前述之第三隙縫，安置於前述之第三複晶矽層；製成第三PN接面；B8.蝕刻位於前述奇數位置基材上面之材料；產生奇數溝槽七次溝槽；B9.填充第五光阻材料於表面；B10.回蝕刻前述之第五光阻材料，使部分前述之第五光阻材料遺留在前述之奇數溝槽中；接著形成第五氮化矽於表面；B11.掀除位於前述奇數位置基材上面之光阻與氮化矽；產生奇數溝槽八次溝槽；B12.氧化形成第七二氧化矽於前述之奇數溝槽八次溝槽中；B13.蝕刻位於前述之偶數位置之第五氮化矽與第四複晶矽； B14.形成第五複晶矽於表面；B15.蝕刻前述第五複晶矽與第五二氧化矽，產生偶數溝槽二次溝槽；且形成第五複晶矽與第五二氧化矽堆疊定位邊壁於前述之偶數溝槽二次溝槽兩邊；B16.形成第六氮化矽於表面；接著，塗佈第六光阻材料於表面；B17.回蝕刻前述之第六光阻材料，使部分前述之第六光阻材料遺留在具有前述之第六氮化矽之偶數溝槽二次溝槽中；以及B18.蝕刻前述之第六氮化矽層，形成第四隙縫於前述之第五複晶矽與第五二氧化矽堆疊定位邊壁旁邊；將N型雜質通過前述之第四隙縫，安置於前述之第三複晶矽層；製成第四PN接面。
14. 如申請專利範圍第12項或是第14項所述之一種半導體PN接面製程，其中所述之P雜質被N雜質取代，且所述之N雜質被P雜質取代。