TWI358811B - Semiconductor devices and methods for forming an e - Google Patents

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1358811 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種積體電路設計，且特別是關於一 種用於靜電放電保護電路之電阻結構。 【先前技術】 隨著半導體裝置尺寸的縮減，其内積體電路設計受 到靜電放電毀損的可能性越來越高。舉例來說，當包含 • 靜電放電電荷之一構件於碰觸一積體電路之一或.多個接 腳時便會產生靜電放電。上述靜電放電通常僅持續極短 時間，而其所產生電壓卻可達到數千伏特，因而將毁損 半導體裝置中如閘極介電層等之易受損部位。為了保護 ' 半導體裝置免於受到靜電放電之毁損，於積體電路之接 腳處通常採用了 一或多個靜電放電保護電路，以於靜電 放電發生時於最短時間内分散靜電放電電流。於正常操 作下，靜電放電保護電路係為關閉，因此並不會干擾到 • 其所保護之核心電路功能。而於靜電放電發生時，上述 靜電放電保護電路將隨即開啟，以提供分散靜電放電電 流之一電流路徑，進而保護核心電路内裝置免於受到毀 損。 習知靜電放電保護電路之一通常建構有耦接於一電 阻之一閘極接地N型金氧半導體電晶體（GGNMOS)，上 述電阻通常藉由連續之N型摻雜區所構成，其具有耦接 於一電壓供應節點之一端與耦接於上述GGNMOS之另 0503-A32067TWF/shawncheng L358811 一端，進而形成用於分散該靜電放電電流之一電流通道。. 通常’於上述N型摻雜區之頂面上會更形成有一額 外之阻抗保護氧化層（resistance protective oxide，PRO)， 以避免於製造過程中形成金屬矽化層於N型摻雜區之頂 面上。否則，金屬矽化層將會直接耦接於此GGNMOS與 電壓供應節點，並造成其下方之多晶矽膜層的直接貫穿 (punch-through)情形 ° 上述習知靜電放電保護電路缺點之一即為上述阻抗 ❿ 保護氧化層的使用使得其製程更為複雜化，因而增加了 其製造成本。其原因在於形成阻抗保護氧化層之程序不 易整合於GGNMOS之製程中，因而增加了 GGNMOS製 _ 程中額外光罩之使用。 上述習知靜電放電保護電路之另一缺點為上述電阻 佔據了積體電路中相對多之區域。一般而言，上述電阻 之N型摻雜區以及GGNMOS電晶體之源/汲極區係為同 時形成。N型摻雜區之摻質濃度因而與GGNMOS電晶體 之源/没極區等南。由於如此南之推雜濃度，上述N型推 雜區需要佔據一較大區間，以達到一既定之電阻值。 因此，便需要對於上述靜電放電電路進行改善，以 簡化其製程並縮小其尺寸。 【發明内容】 有鑑於此，本發明提供了一種半導體裝置以及形成 靜電放電保護裝置之方法。 0503-A32067TWF/shawncheng 6 1358811 依據一實施例，本發明提供了一種半導體裝置，包 括：. 一靜電放電保護裝置，位於一基板上；以及一電阻， 該電阻具有覆蓋分隔耦接於該靜電放電保護裝置之一第 一摻雜區與耦接於一電壓供應節點之一第二摻雜區之一 電阻井區之一閘極結構，以於靜電放電發生時使一靜電 放電電流自該第二摻雜區流通至該第一摻雜區，進而開 啟用於分散該靜電放電電流之該靜電放電保護裝置，其 • 中該電阻井區具有一掺質濃度低於該第一與該第二摻雜 區’以增加其間之阻抗能力。 依據另一實施例，本發明提供了一種形成靜電放電 保護裝置之方法，包括： 於一基底内形成一第一井區；於該基底内之形成一 ' 第二井區，鄰近於該第一井區，該第二井區具有相反於 該第一井區之一摻雜特性；形成一第一閘極結構於該第 一井區上以及一第二閘極結構於該第二井區上；以及同 * 時形成一第一摻雜區於鄰近該第一閘極結構之該第一井 區内、一第二摻雜區於該第一與第二閘極結構間介於該 第一與第二井區間之一接合處以及一第三摻雜區鄰近於 該第二閘極結構之該第二井區内，其中該第一、第二與 第三摻雜區具有相同於該第二井區之摻雜特性，因而於 靜電放電發生時，該第二井區作為用於導通自該第三摻 雜區至該第二摻雜區之一靜電放電電流之一電阻，以開 啟由該第一摻雜區、該第二摻雜區與該第一閘極結構所 0503-A32067TWF/shawncheng 7 L358811 構成之一 MOS電晶體，籍以分散該靜電放電電流。 依據又一實施例，本發明提供了一種半導體裝置， 包括： 一靜電放電保護裝置，位於一基板上；一電阻，該 電阻具有覆蓋分隔耦接於該靜電放電保護裝置之一第一 摻雜區與耦接於一電壓供應節點之一第二摻雜區之一電 阻井區之一閘極結構，以於靜電放電發生時使一靜電放 電電流自第二摻雜區流通至該第一摻雜區，進而開啟用 • 於分散該靜電放電電流之該靜電放電保護裝置，一第一 金屬矽化層，位於該第一掺雜區上；以及一第二金屬矽 化層，位於該第二摻雜區上，該第一與第二金屬矽化層 係為該閘極結構所分隔’其中該電阻井區具有一推質濃 度低於該第一與該第二摻雜區，以增加其間之阻抗能力。 ' 為了讓本發明之上述和其他目的、特徵、和優點能 更明顯易懂，下文特舉一較佳實施例，並配合所附圖示， 作詳細說明如下： ·_ 【實施方式】 第1圖為一剖面圖，顯示了一習知靜電放電保護電 路100,其包括兩習知N型金氧半導體(NMOS)電晶體102 與104, NM0S電晶體102與104之汲極上設置有阻抗保 護氧化層124以作為金屬矽化物罩幕。NM0S電晶體102 與104係作為靜電放電保護電晶體之用且經過串聯後以 提供較高之靜電放電保護能力。NM0S電晶體102與104 0503-A32067TWF/shawncheng 8 1358811 皆形成於位於P型基底108内之P型井區106之上。NMOS 電晶體102與104則分別包括一閘介電層110、一閘導電 層112、一重度摻雜N+源極114以及一重度摻雜N+汲極 116。於重度摻雜源極114之上則分別形成有一接觸物118 與120，而於重度摻雜N+汲極116上則形成有一接觸物 122。阻抗保護氧化層124係形成於接觸物122兩側之重 度摻雜N+汲極116上。於靜電放電保護電路100製作中 之金屬矽化程序時，上述阻抗保護氧化層124可避免上 述重度N+摻雜汲極116上免於形成金屬碎化物層。 於NMOS電晶體102與104内閘介電層112兩側則 形成有一對輕度摻雜區（LDD) 126。於P型井區106内鄰 近輕度摻雜區126則形成有一對袋狀摻雜區130,以調整 NMOS電晶體102與104之電性表現。輕度摻雜區126 係藉由對準於該閘介電層110之一第一離子摻雜程序所 形成，而重度摻雜N+源極114與汲極116則藉由對準於 間隔物128侧壁之一第二離子佈植程序所形成。 於正常操作時，NMOS電晶體102與104係為關閉， 因而NMOS電晶體102與104將不會對於其所保護之核 心電路之功能造成干擾。而於靜電放電發生時，靜電放 電電流將會流經接觸物122並通過重度摻雜N+汲極116 以開啟NMOS電晶體102或104，或者一併開啟NMOS 電晶體102與104，以分散靜電放電電流。 如前所述，由於形成上述阻抗保護氧化層124之製 程無法與NMOS電晶體102與104製程相整合，因而衍 0503-A32067TWF/shawncheng 9 1358811 3額^縣罩之需求。再者，由於N+汲極之高推質 -度’其便需要佔據-極大區域以達到既定之電阻值。

:2圖為一剖面圖’顯示了依據本發明一之 ^電放電保護電路綱，其包括—NM〇s電晶體搬， MOS電晶體202形成於位於p型基底施内之一 μ 井區m之上。丽os電晶體202包括—閉介電層^ ―閉導電層210—重度摻抑+源極212以及—重度捧 雜N+没極214。閘導電層21〇搞接於接地端，或^ : =及重度摻雜N+源極212與—重度摻雜p+ ‘上述重度摻雜P+井區接觸物216與重度摻雜 2間為一隔離結構所分隔，例如為淺溝槽隔離區218 所分隔。#重度N+摻雜汲極214作為一集極、重度推雜 N+源極212作為一射極而p型井區2〇4作為基極時，於 P型井區204内便形成了一寄生之NpN二極體，並連結 於重度摻雜P+井區接觸物216。 值得注意的，於本實施例中之閘導電層21〇可耦接 於一核心電路而非接地，藉以增進如佈局效率。 鄰近上述NM0S電晶體則形成有一 N型井區電阻 222。此N型井區電阻222包括由覆蓋於介於重度摻雜 N+汲極214與重度摻雜N+區228間之N型井區223上 之一閘介電層224與一閘導電層226所組成之堆疊物。 於N+區228上則形成有一接觸物232，以直接連結一電 壓供應節點，如VDE)。於N+區228之下方亦形成有一 p 型井區230並鄰近於N型井區223。值得注意的，電阻 0503-A32067TWF/shawncheng 1.358811 的大小可由閘極的線寬所控制，即閘導電層226線寬越 大電阻值就愈大，而電阻值亦可以由閘導電層226電壓 所控制，即閘極電壓愈大電阻值就愈小，其電壓可為 VDD、VSS、浮接、或者任意的電壓。值得注意的，閘導 電層226可選擇性地連結於接地端、源極、汲極、任何 電壓供應節點或為浮置（floating)。另外，N型井區電阻 222可為無LDD之結構，以阻絕任何表面電流。 於NMOS電晶體202與N型井區電阻222内可更形 成有一或多個側壁間隔物234。側壁間隔物234係形成於 NMOS電晶體202内閘介電層208與閘導電層210的旁 侧。側壁間隔物234係形成於N型井區電阻222内閘介 電層224與閘導電層226之旁侧。側壁間隔物234可保 護閘導電層210與226之側邊以及閘介電層208與224 之側邊。於N+區212、214與228之上可選擇性地形成 一或多個金屬ί夕化層235。在此，閘介電層224、閘導電 層226以及侧壁間隔物234係通稱為第一閘極結構，而 閘介電層208、閘導電層210以及側壁間隔物234則通稱 為第二閘極結構。值得注意的是，金屬矽化層235係為 第一與第二閘極結構所分隔，因此其將無法互為接觸。 值得注意的，於另一範例中，當形成靜電放電保護 電路200之NMOS電晶體202之LDD區時，緊鄰於間隔 物234下方之N+區214與228内亦可形成有LDD(未圖 式）區。 於正常操作時，NMOS電晶體202係為關閉，因而 0503-A32067TWF/shawncheng 1358811 NMOS電晶體202將不會對於龙< 上 爲所保護之核心带狄 能k成干擾。而於靜電放電發生 电路之功 A ^，一正靜堂 t 將會流經接觸物232並通過n刑# 电放電電流 '^井區電阻2乃 NMOS電晶體202以分散靜電敌 ★ 2 ’以開啟 產生了流經接觸物232之一負靜二电抓。而當靜電放電 月砰-¾放電地時， 與埋入之p型井區230將形成用於分散該負靜⑥二228 流之-電流通道，並最後經由P型基底2G6電

形成N型井區電阻222之製程可完全整合^^ 電晶體202之製程中。U井區2〇4與23〇係形成於p 型基底206中。鄰近P型井區2〇4與23〇2N型井區2 形成於P型基底内。熟悉此技藝者當能理解N型井區223 可早於P型井區204與230形成前先行形成。閘介電層 208與224形成於P型井區204與N型井區223可八^ 或同時形成。形成於閘介電層208與224上之閘導電層 210與226可分別或同時形成。形成於閘介電層2〇8與 224之側壁上以及閘導電層210與226之側壁上之側璧間 隔物234可同時形成。重度摻雜N+區212、214與228 可同時形成。之後，可於N+區212、214與228之上選 擇性形成金屬石夕化層2 3 5。 、 值得注意的’N+區212、214與228可具有相同於n 型井區223之摻雜類型’當通過靜電放電電流至nmqs 電晶體202時，因而可使得N型井區電阻222具有靜電 放電阻抗能力。 值得注意的，於本實施例中，可於N+區212與214 0503-A32067TWF/shawncheng 12 1358811 内選擇性地形成有一輕度摻雜區(LDD)250，其分別對準 於閘介電層208與224,且其可早於間隔物234形成之前 而先行形成。 本發明之優點之一可更為簡化如第2圖所示之靜電 放電保護電路200之形成製程。由閘介電層224、閘導電 層226與間隔物234所構成之閘極結構保護了 N型井區 223之表面而免於形成金屬矽化層於其上。而形成閘介電 層224、閘導電層226以及侧壁間隔物234之製程則大體 • 相同於製備閘介電層208、閘導電層210與側壁間隔物 234之製程。如此，於製備N型井區電阻222時，無須 使用製備NMOS電晶體202額外光罩。如此有助於降低 靜電放電保護電路200之製造成本。 本發明之另一優點在於，於相同電阻值之情形下， ' 相較於如第1圖所示之由N+汲極116所形成電阻所佔據 面積，上述N型井區電阻222佔據了較少之面積。此外， 由於N型井區223係藉由一離子佈植程序所形成，其具 ® 有低於N+區域212、214與228之一摻雜程度。如此，N 型井區電阻222可用於增加N+區214與228之電阻值， 進而可縮小N型井區電阻222之尺寸。 第3圖為一剖面圖，顯示了依據本發明另一實施例 之靜電放電保護電路300，其包括形成於位於P型基底 306内之N型井區304上之一 PMOS電晶體302。PMOS 電晶體302包括一閘介電層308、一閘導電層310、一重 度摻雜P+源極314以及一重度摻雜P+汲極312。重度摻 0503-A32067TWF/shawncheng L358811 雜N+井區接觸物'316與重度摻雜P+汲極312間係為一隔 離結構所分隔，例如為淺溝槽隔離區318所分隔。當重 度P+摻雜汲極312作為一集極、重度摻雜P+源極314作 為一射極以及N型井區304作為基極時，於N型井區304 内便形成了一寄生之PNP二極電晶體320，其係連結於 重度摻雜N+井區接觸物316。 值得注意的，於本實施例中閘導電層310可耦接於 一核心電路而非接地，藉以增進如佈局效率。此外，閘 導電層326可選擇性地連結於接地端、源極、汲極、任 何電壓供應節點或僅為浮置。另外，P型井區電阻322 可為無LDD之結構，以阻絕任何表面電流。 鄰近上述PMOS電晶體302則形成有一 P型井區電 阻322。此P型井區電阻322包括由覆蓋於介於重度摻雜 P+源極314與重度摻雜P+區328間P型井區323上之閘 介電層324與閘導電層326所組成之堆疊物。於P+區328 上則形成有一接觸物332，以直接連結一電壓供應節點， 如VDD。於P+區328之下方亦形成有一 N型井區330， 並鄰近P型井區323。於埋入N型井區330下方則形成 有一瘦長之埋入N型井區337，並位於P型井區323之 上且部份重疊於N型井區304。 於PMOS電晶體302以及P型井區電阻322内可更 形成有一或多個侧壁間隔物334。側壁間隔物334係形成 於PMOS電晶體302之閘介電層308與閘導電層310的 旁侧。侧壁間隔物334係形成於P型井區電阻322内之 0503-A32067TWF/shawncheng 14 1358811 閘介電層324與閘導電層326之旁側。側壁間隔物334 可保護閘導電層310與326之側邊以及閘介電層308與 324之側邊。於P+區312、214與328之上方.可選擇性地 形成一或多個金屬石夕化層335。在此，閘介電層324、閘 導電層326以及間隔物334係通稱為第一閘極結構，而 閘介電層308、閘導電層310以及間隔物334則通稱為第 二閘極結構。值得注意的是，金屬矽化層335係為第一 與第二閘極結構所分隔，因此其將無法互為接觸。 值得注意的，於本實施例中，於形成靜電放電保護 電路300之PMOS電晶體302之LDD(未圖式）時，可緊 鄰於間隔物334下方之P+區314與328形成LDD(未圖 式），例如位於PMOS電晶體302内閘介電層308兩側之 P型基底306内之一輕度摻雜區（LDD)350。。 在此，第3圖所示之靜電放電保護電路3 0 0相似於 第2圖所示之靜電放電保護電路200。如前所述，用於製 作P型井區電阻322之製程可完全整合於形成PMOS電 晶體之製程。如此，相較於習知靜電放電保護電路，本 發明可較簡易的製作出靜電放電保護電路300且其將具 有較小尺寸。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作各種之更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。 0503-A32067TWF/shawncheng 15 【圖式簡單說明】 顯 示了一習知靜電放電保護電 第1圖為一剖面圖， 路之結構； 顯示了依據本發明—實施例之 弟2圖為一剖面圖， 靜電放電保護電路之結構；以及 圖為一剖面圖，顯示了依 之静電放電保護電路之結構。 Θ另a轭例 【主要元件符號說明】 00 20G、30G〜靜電放電保護電路； 1〇2 1〇4〜N型金氧半導體(NMOS)電晶體； 106〜P型井區； 主才L 1⑽〜P型基底； 110〜閉介電層； 112〜間導電層； 114〜重度摻雜N+源極；116〜重度摻雜N+汲極; 118、120、122〜接觸物；124〜阻抗保護氧化層； 126、250、350〜輕度摻雜區； 128〜間隔物； 202〜NMOS電晶體 206〜P型基底； 210〜閘導電層； 130〜袋狀摻雜區； 204、230〜P型井區； 208〜閘介電層； 212〜重度摻雜N+源極； 214〜重度摻雜N+汲極； 216〜重度摻雜P+井區接觸物； 218〜淺溝槽隔離區； 220〜NPN二極體； 222〜N型井·區電阻； 223〜N型井區1; 0503-A32067TWF/shawncheng 16

Claims (1)

1358811 修正日期：98.12.16 浴曰修(¾)正Y 第96100674號申請專利範圍修正本 十、申請專利範圍： 1. 一種半導體裝置，包括： f 一靜電放電保護裝置，位於—基板L上； 護襄m阻具有覆蓋分隔輕接於該靜電放電保 一槔雜厂#雜&與輕接於一電壓供應節點之-第 =雜區之-t阻輕之_閘極結構，以 生時使-靜電放電電流自該第二搀雜區流通至 雜區’進而開啟用於分散該靜電 保護裝置；以及 —電U之該靜電放電 阻井區埋人井區’位於該第二掺雜區之下方且鄰近該電 -松2該電阻井區具有—摻f濃度低於該第—盘該第 一摻雜區，以增加其間之阻抗能力。 /、 該丄如項所述之半_置，其中 導電層所構成物所環繞之-閘介電層與-閘 3如申請專利範圍第！項所述之半導體裝置， ^。且之阻抗能力可藉由改變該鬧極結構之線寬而調 4·如申請專利範圍帛j項所述 ;電阻之阻抗能力係藉由改變該閘極結構二:： 該^且專利範圍第1項所述之半導體裝置，並中 " 閘極結構之下方基底内包括淺摻雜區或不包括 〇503-A32067TWFl/shawnchang 18 1358811 修正日期：98.12.16 第96100674號_請專利範圍修正本 淺摻雜區。 如申明專利範圍第】項所述之半導， 括位於該第一摻雜區上之—第f 弟一金屬矽化層以及位於該 摻雜區上之帛二金屬矽化層一盥 金屬石夕化層係為該结構所分隔。 ，、弟 .如申明專利範圍第〗項所述之半導體裝置，苴中 該靜電放電保護裳置為形成於鄰近位於該基底内之該電 阻井區之—Ρ型井區上之-NMOS電晶體。 8. 如申請專利範圍第6項所述之半導體裝置，其中 該電阻井區、該第一摻雜區與該第二掺雜區為Ν型摻雜 區。 9. 如申請專·圍第8項所述之半導體裝置，其中 该埋入井區為一 ρ型井區。 10·如申請專利範圍第丨項所述之半導體裝置，1中 該靜電放電保«置係為形成於該基底内且鄰近該電阻 井區之一 Ν型井區上之一 PM0S電晶體。 二Π.如申請專利範圍第1〇項所述之半導體裝置，其 中該電阻井區、該第—摻雜區與該第二摻雜區為P型摻 雜區 X 第96100674號申請專利範園修正本 修正曰期：98」2.16 於一基底内形成一第一井區； 14. 一種形成靜電放電保護裝置之方法，包括·· 於°亥弟 ' 一井區之一部内夕游七 A* 丨円之形成一第二井區，該第二 對稱侧鄰近於該第—井區，該第二井區具有相 反於泫第一井區之一摻雜特性； 〃形成-第一閘極結構於該第一井區之一部上以及一 第二閘極結構於該第二井區上； 第一成：ίτ摻雜區於鄰近該第-閘極結構之該 八於，：盘笛第—摻雜區於該第一與第二閘極結構間 區間之—接合處以及-第三摻雜區 4近於該第二閘極結構之該第一與該第二井區之一部 ==第三摻雜區與該基底之間為該第-與該第二 井區所分隔；以及 典π其:該第―、第二與第三掺雜區具有相同於該第二 作為用於導通自該第電時’該第二井區 摻雜區至該第二摻雜區之一靜電 放電電流之一電阻，以開Μ Λ 開啟由該第一摻雜區、該第二摻 散該靜電放電電流。 “曰篮猎以刀 如申請專利範圍第14項所述之 護裝置之方法，並中妒…所这之形成砰電放電保 更包括： ’、/成該弟一與第二閘極結構之步驟 第 閘極:Ϊ = 層於該第-井區上與 〇503*A〇2067TWFl/shawnchang 20 丄 第96100674號申請專利範圍修正頁 -τΓ~u~= 閘極介電層於該第二井區上； 卞匕上，、弟一 第一第一閘導電層於該第-閉介電層上與-弟-閘導電層於該第二閘介電層上；以及 2形，固間隔物於該第一開介電層— 6 ‘I閉介電層與該第二問導電層之侧壁上。 縣置之7/專利範圍第15項所述之形成靜電放電保 該第一、第-盥^形成該些間隔物之前更包括形成鄰近 三閑極介電層之—或多個輕度摻雜區。第一與第 蠖裝置之方1明專利範圍第16項所述之形成靜電放電保 石夕化層於該第―、第二與第三摻雜區上之步驟屬 該二二申包:T 6項所述之半導體裝置’其中 導電層所構成m所環繞之一間介電層與一閑 該雷!申請專利範圍第6項所述之半導體裝置，其令 ::且抗成力可藉由改變該閘極結構之線寬而調 20.如申請專利範圍第6項所述之半導體裝置，其中 ^ 〇 阻抗肊力係藉由改變該閘極結構之電壓而調 該電^之^請專利範圍第6項所述之半導體裝置，其中 " 甲結構之下方基底内包括淺摻雜區或不包括 0503-A32067TWF3/sha^chang 21 丄现811 修正日期：99.5.25 第96100674號申請專利範圍修正頁 淺摻雜區。 22. 如申請專利範圍第6項所述之半導體裝置，其中 h靜電放電保4裝置為形成於鄰近位於該基底内之該電 阻井區之一 p型井區上之一 NM〇s電晶體。 23. 如申請專利範圍第6項所述之半 立 該靜電放電保護裝置i& 衣直係為形成於該基底内且鄰近該電阻 區之N型井區上之一 PMOS電晶體。 1驻中⑼專利㈣第14項所述之形成靜電放電保 2 法’更包括於該基底内之-部内形成-埋入 該埋入井區之頂面實體接觸該第一井區與該 第-井區之底面。 0503-A32067TWF3/shawnchang 22 ⑤