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TW201810611A - 用於高頻金屬互連之第ⅲ族氮化物材質導電護罩 - Google Patents

用於高頻金屬互連之第ⅲ族氮化物材質導電護罩 Download PDF

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Abstract

本發明揭示以低損失傳輸線組配的積體電路結構。該等結構通常以第III族氮化物(III-N)半導體材質實行，且很好地適合於在高頻信號損失為一關心的射頻(RF)應用中使用。該等III-N材質經有效地用作傳輸線與該下層基板之間的導電接地護罩，以便顯著地抑制該基板處之電磁場穿透。在一實施例中，第III-N族極化層提供於氮化鎵層上方，且氮化銦鎵(Inz Ga1-z N)之n型摻雜層提供於極化層上方且鄰近於極化層，其中z在0.0至1.0之範圍內。除在一些位置中提供傳輸線接地屏蔽之外，該等III-N材質亦可用來形成一或多個主動及/或被動組件(例如，功率放大器、RF開關、RF濾波器、RF二極體等)。

Description

用於高頻金屬互連之第Ⅲ族氮化物材質導電護罩
本揭示係有關於用於高頻金屬互連之第III族氮化物材質導電護罩。
發明背景 傳輸線有時經使用於高頻積體電路設計中。然而，存在與典型傳輸線組態相關聯，尤其關於防止基板處之電磁場穿透的許多非普通問題，如繼而將論述。
依據本發明之實施例，係特地提出一種積體電路，其包含：一基板；一氮化鎵層，其在該基板上方；一接地護罩，其在該基板上方且包括以下各項中至少一個：一極化層，其包含一第III族氮化物化合物；以及一Inz Ga1-z N之n型摻雜層，其中In為銦，Ga為鎵，N為氮，且z在0.0至1.0之範圍內；以及一傳輸線，其在該接地護罩上方且包括一信號導體及至少一接地導體，該至少一接地導體電氣地連接至該接地護罩。
較佳實施例之詳細說明 揭示以相對低損失傳輸線組配的積體電路結構。結構通常以第III族氮化物(III-N)半導體材質實行，且尤其很好地適合於在高頻信號損失為一關心的射頻(RF)應用中使用。例如，結構在使用矽基板的應用中為尤其有幫助的，該等矽基板在RF應用中為有損的，且因此通常排除使用於此類應用中。III-N材質經有效地用作傳輸線與下層基板之間的導電接地護罩，以便顯著地抑制基板處之電磁場穿透。在一實施例中，第III族氮化物極化層提供於氮化鎵層上，且氮化銦鎵(Inz Ga1-z N)之n型摻雜層提供於極化層上方且鄰近於極化層，其中z在0.0至1.0之範圍內。選擇性沉積或形成技術可用來僅在需要屏蔽的位置中提供III-N材質。在一些實施例中，除在一些位置中提供傳輸線接地屏蔽之外，III-N材質亦可便利地用來在其他位置中形成主動及/或被動組件(例如，功率放大器、RF開關、RF濾波器、RF二極體等)。 一般概述
如先前所述，存在與典型傳輸線組態相關聯的許多非普通問題。基板上之層間介電質(ILD)上的共面傳輸線之相對簡單設計展示於圖1a中。如可看出，信號導體提供於兩個接地導體之間。電流流過信號導體，且返回電流流過接地導體。因為所有三個導體在ILD層之相同側上，所以波導稱為共面的。返回導體藉由延伸信號導體之長度的間隙與信號導體分開。ILD層之厚度可經設定，使得電磁場在其到達或以其他方式逸散至下層基板之前耗散。出於此實例之目的，假設基板為塊體矽基板，ILD為一層二氧化矽(SiO2 )或氮化矽(SiN)，且信號導體及接地導體為鎢或一些其他適合的導體材質(例如，鋁、金、銀、鎳、鈦、其合金等)。如可進一步看出，不存在屏蔽。因此，若ILD層不夠厚，則不抑制基板處之電磁場穿透(描繪為虛線箭頭)。因而，可存在高頻率下的顯著信號功率損失。另一示例性傳輸線設計展示於圖1b中，該另一示例性傳輸線設計包括基板屏蔽。如可看出，此組態中之接地導體包括夾在ILD之間的層，且充當信號導體與基板之間的護罩且藉此防止基板處之電磁場穿透。電流及返回電流流動經展示。然而，應注意，信號導體必須極窄，且信號導體與接地導體(護罩)之間的高度(距離)必須為大的，以便達成用於RF電路匹配之合理線阻抗。在高頻率下，此類窄信號導體通常導致高歐姆損失及信號退化。另一示例性傳輸線設計展示於圖1c中，該示例性傳輸線設計包括屏蔽共面組態。如可看出，信號導體以與圖1a中所示之類似方式提供於兩個接地導體之間。另外，護罩結構以槽式接地導體之形式實行於多個層中。此結構經開槽以防止返回電流在接地平面中流動且提供接地屏蔽，但同時亦允許合理線特性阻抗。然而，由於開槽屬性，將不可避免地存在雜散電磁場穿透至基板，如藉由自信號導體延伸至基板的虛線箭頭所示。
因此，且根據本揭示案之一實施例，揭示以相對低損失傳輸線組配的積體電路結構。該結構通常以第III族氮化物(III-N)半導體材質實行，且尤其良好地適合於在射頻(RF)應用中使用。III-N材質經有效地用作給定傳輸線與下層基板之間的導電接地護罩，以便顯著地減少基板中之位移及渦流。在一實施例中，III-N材質堆疊包括氮化鎵層上方之第III族氮化物極化層，及極化層上方之氮化銦鎵(Inz Ga1-z N)之n型摻雜層，其中z在0.0至1.0之範圍內。在一些狀況下，極化層經組配來感應氮化鎵層之通道區中之二維電子氣(2DEG)之形成。然而，請注意，2DEG並非所有實施例所必需，諸如在III-N堆疊不包括任何主動通道區且在一些實施例中僅用作接地屏蔽，或在其他實施例中用作一些位置中中之接地屏蔽及其他位置中之被動組件的情況下的該等實施例。
在一些實施例中，n型摻雜Inz Ga1-z N層在用於電晶體之源極/汲極再生長期間經沉積，使得n型摻雜Inz Ga1-z N層可用於一些位置中之傳輸線接地屏蔽及其他位置中之源極/汲極區兩者。在等狀況下，請注意，n型摻雜Inz Ga1-z N層可經選擇性地沉積(例如，使用遮罩或其他選擇性沉積技術)以在用於源極區及汲極區的各種所要位置及用於屏蔽區的各種所要其他位置中提供n型摻雜Inz Ga1-z N層，以避免n型摻雜Inz Ga1-z N層之後續蝕刻。
在仍然其他實施例中，傳輸線接地屏蔽藉由互異相鄰材質層及共同形成連續傳輸線接地護罩的結構之拼湊物提供。例如，傳輸線接地護罩可藉由互連層中之開槽接地平面、一些位置中之如以上所述III-N堆疊、仍然其他位置中之n型摻雜Inz Ga1-z N層、仍然其他位置中之III-N極化層；以及仍然其他位置中之隔離氧化物。如將瞭解，所揭示技術在使用在RF應用中過度有損的矽基板的應用中為尤其有幫助的。為此，本文所提供之技術允許矽基板在RF傳輸線應用中之使用。許多變化及實施例將根據本揭示案顯而易見。
如本文所使用，第III族氮化物半導體材質(或III-N材質或簡單地III-N)包括一或多個第III族元素(例如，鋁、鎵、銦、硼、鉈)與氮之化合物。因此，如本文所使用之III-N材質包括但不限於氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)及氮化鋁銦鎵(AlInGaN)，僅列舉III-N材質之數個實例。進一步請注意，本文所提供之所有範圍為包括的，除非另有相反指定。因此，例如，z在0.0至1.0之範圍內的氮化銦鎵(Inz Ga1-z N)之n型摻雜層可為GaN (其中z=0.0)或InGaN化合物(其中0.0＜z＜1.0)或InN (其中z=1.0)。
本文提供之技術及結構之使用可為使用諸如以下的工具可偵測的：電子顯微術包括掃描/穿透電子顯微術(SEM/TEM)、掃描穿透電子顯微術(STEM)及反射電子顯微術(REM)；組成照相；x射線結晶學或繞射(XRD)；能量分散x射線光譜學(EDS)；二次離子質譜法(SIMS)；飛行時間SIMS (ToF-SIMS)；原子探針成像或斷層掃描；局部電極原子探針(LEAP)技術；3D斷層掃描；或高解析度物理或化學分析，僅列舉數個適合的示例性分析工具。特定而言，在一些實施例中，此類工具可用來展示在用於傳輸線屏蔽的一或多個位置中使用的III-N材質層。 結構及方法論
圖2例示根據本揭示案之一實施例組配的積體電路傳輸線結構。如可在此示例性狀況下看出，結構通常包括形成於基板上的第III族氮化物半導體材質堆疊。包括具有開槽接地導體組態的共面傳輸線的多層互連體形成於III-N堆疊上方。電流及返回電流流動經展示，如電磁場線經展示。請注意，電磁場無法穿透III-N堆疊。在一些實施例中，一或多個主動及/或被動組件可形成於III-N堆疊之某些位置中，而III-N材質堆疊之其他位置提供傳輸線接地屏蔽。組件可包括例如RF放大器、RF濾波器(主動及被動)、RF開關、低雜訊放大器，僅列舉數個實例。替代地或另外，在一些實施例中，主動及/或被動組件可形成於互連層中(諸如互連途徑中之電容器，或後端交換電晶體或信號放大器)。在任何此類狀況下，傳輸線之信號導體可耦接至給定組件或節點以提供高頻信號路徑。如先前所解釋，許多通常使用的傳輸線組態對基板處之電磁場穿透敏感，儘管藉由開槽接地導體給予的屏蔽。
如所述，此示例性狀況之傳輸線為具有介於兩個接地導體之間的信號導體及用來提供屏蔽的多層開槽接地導體的共面組態，如參考圖1c所描述。其他實施例可包括對基板處之電磁場穿透敏感的其他傳輸線組態，且本揭示案不欲限於任何特定此類組態。典型傳輸線通常包括至少一信號導體及至少一接地導體。該至少一信號導體及該至少一接地導體可以或可並非以共面方式配置。在更一般意義上，本文所提供之技術可用來在任何給定信號導體與給定基板之間提供屏蔽，如將瞭解。
此示例性實施例之第III族氮化物半導體材質堆疊包括基板上方之氮化鎵(GaN)，該基板諸如塊體矽基板或絕緣體上之矽(SOI)基板或如傳輸線應用中之RF頻率傾向於為有損的其他基板組態。第III族氮化物極化層提供於GaN層上方。氮化銦鎵之n型摻雜層(N+Inz Ga1-z N)提供於極化層上方且/或鄰近於極化層，其中z在0.0至1.0之範圍內。因此，此摻雜層可以為n摻雜氮化銦、n摻雜氮化銦鎵，n摻雜氮化鎵，取決於z之值。在此示例性實施例中，傳輸線結構提供於Inz Ga1-z N之n型摻雜層上方。在仍然其他實施例中，請注意，傳輸線結構可藉由一些位置中之Inz Ga1-z N之n型摻雜層及仍然其他位置中之III-N極化層屏蔽。為此，進一步請注意，至少在整體積體電路結構之一些位置中，Inz Ga1-z N之n型摻雜層可鄰近於III-N極化層而非堆疊於III-N極化層上。
如先前所解釋，III-N材質堆疊可包括一或多個組件，無論該一或多個組件為主動的、被動的，該一或多個組件之一些組合如此。在一些實施例中，例如，GaN層包括III-N電晶體之通道區，且III-N極化層經組配來感應通道區中之2DEG之形成。III-N電晶體可例如經組配為RF放大器或RF開關，諸如在RF通訊晶片或晶片組(例如，系統單晶片)之前端中使用的該等III-N電晶體。進一步請注意，III-N電晶體可操作性地耦接至傳輸線，該傳輸線藉由基板上方之至少一些位置中之2DEG (或其至少一上層)有效地屏蔽。在仍然其他實施例中，傳輸線可耦接至任何數目之其他主動或被動組件，諸如電阻器、電感器、電容器、放大器組態、主動濾波器組態、被動濾波器組態、交換組態等)。
III-N極化層亦可自一實施例至另一實施例變化。通常，極化層之厚度取決於諸如其中之鋁(若有)之濃度的因素。例如，晶格匹配至GaN層的極化層可如需要的一般厚，諸如以Al0.83 In0.17 N實行的極化層，該極化層極佳地晶格匹配至GaN且因此在GaN層上不引起應力。在此類狀況下，極性層厚度可為例如在1 nm至50 nm或甚至更高的範圍內。另一方面，相對於銦及/或鎵之濃度具有相對高的鋁含量的III-N極化層將傾向於在極化層上引起拉伸應力，且因此極化層之厚度將受迫為相對較薄的。
例如，在另一實施例中，若III-N極化層為Alx In1-x N，其中x在大於0.83直至且包括1.0之範圍內，則極化層厚度在約1 nm至5 nm之範圍內(例如，3 nm)。在另一實施例中，若極化層為Alx Ga1-x N，其中x在大約0.35至0.5之範圍內，則極化層厚度在約1 nm至10 nm之範圍內。在仍然另一示例性實施例中，若極化層為Alx Iny Ga1-x-y N，其中x在0.9至1.0之範圍內，且y在0.05至0.1之範圍內，則極化層厚度可在約1 nm至30 nm之範圍內。在此示例性狀況下，請注意，銦及鎵兩者之存在傾向於使可歸因於鋁的拉伸應力柔和。在仍然另一實施例中，若極化層為Inx Ga1-x N，其中x在0.05至0.2之範圍內，則極化層厚度可在約1 nm至40 nm或較高(無鋁)之範圍內。以III-N組成實行且在GaN層上提供各種程度之拉伸應變或壓縮應變的許多其他III-N極化層組態將根據本揭示案顯而易見。
如先前所解釋，在一些實施例中，III-N極化層可用於在一些位置中感應GaN層中之2DEG及用於在其他位置中提供傳輸線接地屏蔽之雙重目的。在一些示例性狀況下，生長於下層2DEG之頂部上的Inz Ga1-z N之n型摻雜層可用來進一步改良任何金屬互連體與藉由III-N極化層感應的下層2DEG之間的薄片導電率及電氣接觸且進一步改良屏蔽。Inz Ga1-z N之n型摻雜層之摻雜劑濃度可自一實施例至另一實施例變化，且在一些狀況下在1×1018 原子/立方公分至1×1021 原子/立方公分之範圍內，或在仍然其他狀況下在5×1019 原子/立方公分至3×1020 原子/立方公分之範圍內。在更一般意義上，摻雜可經調節以增加金屬互連體與2DEG之間的薄片導電率及電氣接觸，因此可如達成目標導電率範圍所需要地使用較高摻雜水平。
進一步請注意，摻雜濃度將在一定程度上取決於z之值。例如，若z等於0.0，則Inz Ga1-z N之n型摻雜層將以GaN實行，該GaN當前難以摻雜超過大約5×1019 原子/立方公分。然而，如將進一步瞭解，因為反應器工具關於諸如溫度、壓力及氣體流量的因素相對於過程控制隨時間推移改良，所以摻雜濃度可容易地增加或以其他方式適於較高水平。為此，本文所提供之技術可有效地與任何數目之摻雜濃度一起使用，且本揭示案不欲限於任何特定摻雜劑範圍。
Inz Ga1-z N之n型摻雜層之摻雜劑亦可變化。在一些實施例中，Inz Ga1-z N之n型摻雜層例如以矽及/或鍺摻雜。同樣地，如先前所述，z之值可自一實施例至另一實施例變化。在一些實施例中，例如，z在0.01至0.99，或0.03至0.9，或0.04至0.8，或0.05至0.7，或0.05至0.5，或0.05至0.4，或0.05至0.2之範圍內，僅列舉數個示例性範圍。在其他實施例中，z為0.0使得Inz Ga1-z N之n型摻雜層為GaN。在仍然其他實施例中，z為1.0使得Inz Ga1-z N之n型摻雜層為InN。Inz Ga1-z N之n型摻雜層之厚度亦可變化，但在一些實施例中在約10 nm至約2微米，或20 nm至2微米，或20 nm至1微米，或20 nm至500 nm，或20 nm至200 nm之範圍內，僅列舉數個實例。許多其他示例性變化及組態將根據本揭示案顯而易見。
互連體之層間介電質(ILD)可為例如二氧化矽或氮化矽或其他適合的介電質材質。在一些狀況下，ILD以具有小於二氧化矽之介電常數的介電常數之低k介電質材質實行，該低k介電質材質諸如多孔二氧化矽、摻碳二氧化矽、多孔摻碳二氧化矽、旋塗有機或矽基聚合介電質，僅列舉數個實例。組成傳輸線的信號導體及接地導體可以例如鎢、金、鋁、鎳、鈦、銅或任何其他適合導體材質實行，無論呈元素或化合物形式。如將瞭解，信號導體及接地導體之形狀及佈局亦可適合於給定應用，取決於諸如操作之頻率範圍及信號功率的因素。通孔用來將互連體之一子層連接至互連體之另一子層。通孔可具有任何適合結構，諸如波紋及雙重波紋結構，且可以諸如銅、鎢等的導電通孔材質實行。
因此，總之，III-N極化層可經提供來感應GaN通道中之2DEG之形成。2DEG及/或2DEG上方的Inz Ga1-z N之n型摻雜層可用作給定傳輸線與下層基板之間的導電接地護罩，以便顯著地減少基板中之位移及渦流。此為電流為用於RF頻率(例如，3 KHz至300 GHz)處的傳輸線中之功率耗散的機構。因為高薄片導電率之2DEG容易在第III族氮化物系統(例如，氮化鎵或GaN)中達成，所以該2DEG可用作導電接地護罩以減少矽基板中之位移及渦流。由於基板中之RF信號功率之耗散之此減少，所得傳輸線在本文中通常稱為低損失。如將根據本揭示案進一步瞭解，該等技術在使用矽基板的應用中為尤其有幫助的。矽基板比通常使用於RF應用中的半絕緣基板更有損，該等半絕緣基板諸如第III-V族基板、碳化矽(SiC)基板及藍寶石基板。因而，矽基板並不常使用於此類應用中。
圖3a例示根據本揭示案之一實施例的處於裝置層及互連體之情境中的圖2a中所示之積體電路傳輸線結構的分解圖。如可在此示例性使用狀況中看出，裝置層通常包括基板、GaN層、III-N極化層，及Inz Ga1-z N之n型摻雜層，而互連層通常包括通孔、ILD，及以交替通孔層V0至V3及金屬層M1至M3配置的接地/信號導體。通孔層V0實行於第一ILD中。金屬層M1實行於第一ILD上且經由第一ILD導電地耦接至通孔V0。通孔層V1實行於第二ILD中。金屬層M2實行於第二ILD上且經由第二ILD導電地耦接至V1通孔。通孔層V2實行於第三ILD中。金屬層M3實行於第三ILD上且經由第三ILD導電地耦接至V2通孔。雖然在此示例性實施例中展示三個ILD，但其他此類實施例可具有任何數目之ILD (例如，1個或更多)。
圖3b例示根據本揭示案之一實施例的用於形成積體電路傳輸線結構之方法。如可看出，該方法通常包括用以形成在至少一些位置中包括傳輸線接地護罩的裝置層的處理，及用以形成包括一或多個傳輸線的互連體的處理。各種層可使用沉積技術提供，該等沉積技術諸如例如金屬有機物化學氣相沉積(MOCVD)、分子束磊晶(MBE)、化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)，及/或任何其他適合的製程，如將根據本揭示案顯而易見。沉積可以敷層或選擇性方式進行，取決於諸如所要數目之遮罩及用來提供層之所要特性的蝕刻步驟的因素。進一步請注意，方法之步驟不需要以所描繪之特定順序執行。例如，在一些實施例中，306處之沉積可在步驟308期間而非在步驟308之前執行。同樣地，310處之沉積可在步驟308期間而非在步驟308之後執行。許多此類變化將根據本揭示案顯而易見。
此示例性狀況之方法包括將GaN層沉積302於基板上。雖然可使用任何數目之適合的基板，但在一示例性實施例中，基板為矽塊體基板或提供於一些下層基板結構上的矽層。GaN層可直接提供於基板上或在具有一或多個介入層的情況下以其他方式提供於基板上方。此外，請注意，GaN層不需要為連續敷層類型沉積，但例如在一些狀況下可為島狀的。例如，在一些實施例中，302處之GaN層可藉由圖案化基板上之淺溝槽隔離(STI)材質及使用有時稱為LEO (側向磊晶延長法)或ELO (磊晶側向延長法)的側向磊晶延長法處理形成。在其他示例性狀況中，GaN層直接敷層沉積於基板上。在仍然其他示例性狀況下，一或多個緩衝層之介入集合經提供來緩和GaN層與下層基板之間的晶格匹配約束。
該方法進一步包括將III-N極化層沉積304於GaN層上方，及隨後沉積306 n型摻雜Inz Ga1-z N層。如先前所解釋，III-N極化層可用以感應GaN通道層中之2DEG，且n型摻雜Inz Ga1-z N層可用以進一步降低該2DEG之導電率。進一步請注意，在一些實施例中，一或多個介入層可提供於GaN層與III-V極化層之間，及/或III-V極化層與n型摻雜Inz Ga1-z N層之間，以提供所要應變或晶格匹配方案。另外，304及306處之此等層中任一者或兩者可經選擇性地沉積於某些位置處或經敷層沉積。在選擇性沉積中，可在需要隔離材質將經沉積的感興趣的區域的情況下使用遮罩。遮罩隨後可在需要時蝕刻掉。在敷層沉積中，可在需要移除外來材質的情況下類似地使用遮罩及蝕刻。
該方法進一步包括形成308一或多個主動裝置及/或被動裝置。如先前所解釋，304及/或306處之沉積可在308期間進行。例如，在一示例性實施例中，306之n型摻雜Inz Ga1-z N層在用於形成於裝置層中的電晶體之源極/汲極再生長期間沉積。因此，在一此狀況下，極化層可提供於GaN層上，且隨後犧牲閘極堆疊可形成於通道區上方，且隨後源極汲極區可經再生長或以其他方式形成至通道之任一側。亦可執行替換金屬閘極製程(RMG)製程，其中犧牲閘極堆疊材質經移除且以諸如高k閘極介電質(例如，氧化鉿或其他適合高k材質)及高導電率閘極金屬(例如，鎢或其他適合閘極金屬)的更合意閘極材質替換。在任何此類狀況下，請注意，n型摻雜Inz Ga1-z N層可用於一些位置中之傳輸線接地護罩及其他位置中之源極/汲極區兩者。在一此狀況下，可在n型摻雜Inz Ga1-z N層再生長製程之前形成一或多個遮罩步驟，以便促進在僅所要S/D區及傳輸護罩區域中選擇性地形成n型摻雜Inz Ga1-z N層。因此，不需要選擇性地提供之n型摻雜Inz Ga1-z N層之蝕刻。
在RMG處理及源極/汲極金屬形成之後，該方法進一步包括形成互連體，該形成包括沉積310隔離層。隔離層可例如以類似於ILD材質的諸如氧化物或氮化物或能夠提供裝置層之組件之間的所要電氣隔離的任何其他適合絕緣體材質或如給定積體電路裝置層佈局另外所需要的材質實行。在一實施例中，隔離層以具有200 nm或更厚之厚度的氧化物(例如，二氧化矽)層實行。請注意，此隔離氧化物層可用來不令隔離(屏蔽)傳輸線信號導體與基板，而且亦減少寄生電容。在一示例性實施例中，在沉積隔離氧化物之前，極化層在需要隔離氧化物的位置中(例如，在電晶體胞元區或其他隔離區域之間)經蝕刻掉。在一些此類狀況下，n型摻雜Inz Ga1-z N層可在隔離氧化物之沉積之後經再生長或以其他方式形成，以提供一些位置中之源極/汲極區及仍然其他位置中之傳輸線接地屏蔽，如先前所解釋。
該方法進一步包括形成312一或多個ILD層及在一或多個ILD層中形成314一或多個互連特徵，及操作性地將至少一互連特徵耦接至形成於裝置層中的主動/被動裝置中至少一個。例如，在具有形成於裝置層中之GaN電晶體的一示例性狀況下，信號導體連接至GaN之源極或汲極，且接地導體連接至閘極(共用閘極放大器組態)。在具有形成於裝置層中之GaN電晶體的另一示例性狀況下，信號導體連接至GaN之閘極或汲極，且接地導體連接至源極(共用源極放大器組態)。在此可使用許多可能的組態，如將瞭解的。
圖3c進一步例示根據本揭示案之一實施例的圖3b中所示之方法之情境內的308處之裝置形成製程。如可看出，該方法包括暴露315 GaN層中之通道區，及將犧牲閘極堆疊形成317於通道區上方。犧牲閘極堆疊包括例如犧牲閘極材質諸如二氧化矽閘極介電質及多晶矽閘極金屬。在321處，請注意諸如犧牲閘極堆疊可在RMG製程期間以例如高k閘極介電質及閘極金屬替換。高k閘極介電質之實例包括例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮鋅酸鉛，僅列舉數個實例。示例性閘極金屬包括鎢、鋁、鈦、銀、鎳及其合金，僅列舉數個實例。亦可在此時間進行源極及汲極金屬形成，以在一些狀況下提供源極/汲極接觸。
該方法進一步包括形成319隔離氧化物，該隔離氧化物可使用於裝置層之電晶體之間及/或單個電晶體之閘極及源極/汲極區之間，如有時進行的。如將瞭解，此步驟319可為圖3b中所示之製程之步驟310。在一實施例中，在隔離氧化物經沉積之前，極化層在該等位置中經蝕刻掉。該方法進一步包括形成321與通道區相鄰的源極/汲極區。記起，在一些實施例中，321處之此源極/汲極區形成包括在319處之隔離氧化物之沉積之後沉積n型摻雜Inz Ga1-z N層，以提供一些位置中之源極/汲極區及仍然其他位置中之傳輸線接地屏蔽。
圖3d例示根據本揭示案之另一實施例的用於形成積體電路傳輸線結構之方法。在此示例性狀況下，不存在裝置層自身。實情為，一或多個主動及/或被動裝置形成於互連層內。如可看出，該方法通常包括接地護罩形成部分及互連體形成部分，其中該互連體包括連接至一或多個組件的一或多個傳輸線。許多變化將為顯而易見的。
該方法包括將GaN層沉積322於矽或其他適合基板上，將III-N極化層沉積324於GaN層上方，及將N+ Inz Ga1-z N層沉積325於III-N極化層上方，以便形成傳輸線接地護罩。關於此等層中每一個的先前有關論述在此同樣適用。請注意，在其他實施例中，傳輸線接地護罩可包括GaN層上方之III-N極化層，不具有N+ Inz Ga1-z N層。
該方法進一步包括沉積327一或多個絕緣體層，在一或多個絕緣體層中形成329一或多個主動/被動裝置，及在一或多個絕緣體層中形成331互連特徵，及操作性地將至少一互連特徵耦接至至少一主動/被動裝置。絕緣體層可為ILD層，且在一些示例性實施例中，組件為形成於一ILD層之通孔結構中的基於溝槽之電容器。在另一示例性狀況下，組件為後端信號放大器。許多其他組件組態將根據本揭示案顯而易見。
在使用MOCVD實行的一特定實施例中，使用Al0.83 In0.17 N極化層將2DEG提供於GaN中。極化層具有在8 nm至12 nm之範圍中的厚度，及220歐姆/平方之薄片電阻。另外，n型摻雜Inz Ga1-z N層經提供於2DEG上且以等於0.1之z實行以得到N+ In0.1 Ga0.9 N之層。此n型摻雜層具有最高200 nm之厚度，及約25歐姆/平方之薄片電阻。可使用許多其他特定組態，如將瞭解，其中給定傳輸線組態之接地導體藉由將該接地導體電氣地耦接至諸如III-N極化層或甚至更導電的n型摻雜Inz Ga1-z N層的介入III-N接地護罩屏蔽以免受下層基板。 示例性使用狀況
若干使用狀況展示於圖4a至圖5d中。使用狀況僅意欲展示示例性組態且不欲將本揭示案限制於所示之組態。實情為，亦可使用許多其他此類組態，其中III-V極化層及/或n型摻雜Inz Ga1-z N層尤其用來提供傳輸線接地屏蔽，如將根據本揭示案瞭解的。
圖4a例示根據本揭示案之另一實施例組配的電晶體胞元之自頂向下部分視圖。如可看出，電晶體胞元通常包括閘極匯流排、汲極匯流排，及源極匯流排(展示於剖視圖中，使得可看見源極匯流排下方的特徵)。進一步請注意，X描繪下層通孔。圖4b例示圖4a中所示之電晶體胞元在大體上平行於源極匯流排中一個且穿過該一個的4b虛線處取得的橫截面部分側視圖。如可看出，N+源極及汲極區在GaN層上形成至閘極堆疊之任一側，該閘極堆疊包括閘極介電質及閘極金屬(M0)。源極/汲極區與閘極之間的極化層感應閘極下方的GaN通道中之2DEG。在此，不需要傳輸線接地屏蔽(亦即，不存在傳輸線以在此特定橫截面中屏蔽)，但請注意，源極/汲極N+區可以n型摻雜Inz Ga1-z N層(該n型摻雜Inz Ga1-z N層在沉積於其他位置中時亦可提供屏蔽)實行。同樣地，III-N極化層可如此。
圖5a例示根據本揭示案之另一實施例組配的電晶體胞元及傳輸線結構之自頂向下部分視圖。如可看出，電晶體胞元類似於圖4a至圖4b中所示之該電晶體胞元。然而，源極、閘極及汲極匯流排中每一個已進一步延至電晶體胞元之任一側。另外，一傳輸線之信號導體連接至源極匯流排，且至信號導體之任一側的兩個同平面接地導體連接至源極匯流排。此傳輸線提供共用源極放大器之輸入側。另外，在結構之另一側上，第二傳輸線之信號導體連接至汲極匯流排，且至信號導體之任一側的兩個同平面接地導體連接至源極匯流排。此傳輸線提供共用源極放大器之輸出側。
圖5b例示圖5a中所示且根據本揭示案之另一實施例組配的結構在5b虛線處取得的橫截面部分視圖。此橫截面展示信號導體至傳輸線之輸出側上的汲極匯流排之連接性。如可在示例性實施例之此橫截面中看出，信號導體處於ILD之M3層中且藉由通孔V2、金屬層M2及通孔V1連接至汲極匯流排。進一步請注意，下層n型摻雜Inz Ga1-z N層及III-N極化層提供層M3之信號導體與基板(未示出，但大體上在GaN層下方)之間的接地屏蔽。進一步請注意，接地屏蔽亦可在一些實施例中藉由僅n型摻雜Inz Ga1-z N層(不存在III-N極化層)，或替代地在仍然其他實施例中藉由僅III-N極化層(不存在n型摻雜Inz Ga1-z N層)提供。進一步請注意，此實例展示兩個相異ILD層，但其他實施例可包括組成整體結構的任何數目之ILD，無論堆疊式組態中之一共用ILD層或多個ILD層。
圖5c例示圖5a中所示且根據本揭示案之另一實施例組配的結構在5c虛線處取得的橫截面部分視圖。此橫截面展示接地導體至傳輸線之輸出側上的源極匯流排之連接性。如可在此橫截面中看出，信號導體在ILD之M3層中且未連接至任何事情。然而，亦在此示例性實施例之M3層中的接地導體各自藉由通孔V2連接至M2層中之源極匯流排，且進一步連接至藉由置於n型摻雜Inz Ga1-z N層下層提供的接地護罩。進一步請注意，任何數目之ILD可組成整體結構，如先前所解釋。
圖5d例示圖5a中所示且根據本揭示案之另一實施例組配的結構在5d虛線處取得的橫截面部分視圖。此橫截面展示信號導體至傳輸線之輸出側上之閘極匯流排之連接性。如可在示例性實施例之此橫截面中看出，信號導體在ILD之M3層中且藉由通孔V2、金屬層M2、通孔V1、金屬層M1及通孔V0連接至M0層中之閘極匯流排。如先前所論述，接地屏蔽藉由n型摻雜Inz Ga1-z N層提供，但替代地在其他實施例中可藉由III-N極化層提供。進一步請注意，任何數目之ILD可組成整體結構，如先前所解釋。 示例性系統
圖6例示可使用根據本揭示案之另一實施例組配的一或多個積體電路結構的示例性運算系統1000。如可看出的，運算系統1000容置母板1002。母板1002可包括若干組件，包括但不限於處理器1004及至少一通訊晶片1006，其中每一個實體地且電氣地耦接至母板1002，或以其他方式整合於該母板中。如將瞭解，母板1002可為例如任何印刷電路板，無論主板、安裝於主板上的子板，或僅系統1000之板，等。
取決於運算系統之應用，運算系統1000可包括可為或可並非實體上且電氣地耦接至母板1002的一或多個其他組件。此等其他組件可包括但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM、RRAM等)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、攝影機及大容量儲存裝置(諸如硬碟片驅動機、光碟片(CD)、數位通用碟片(DVD)等)。包括於運算系統1000中的組件中任何組件可包括一或多個積體電路結構或裝置(例如，藉由如本文不同地提供的一或多個III-N層屏蔽的一或多個傳輸線)。在一些實施例中，多個功能可整合至一或多個晶片中(例如，如，應注意，通訊晶片1006可為處理器1004之部分或以其他方式整合至處理器1004中)。
通訊晶片1006賦能於用於資料至運算裝置1000及自該運算裝置之傳遞之無線通訊。「無線」一詞及其派生詞可用以描述可經由非固體媒體藉由調變電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並非暗示相關聯裝置不含有任何引線，但是在一些實施例中該等相關聯裝置可不含有任何引線。通訊晶片1006可實行若干無線標準或協定中任何無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、上述各者之衍生物，以及指定為3G、4G、5G及其他的任何其他無線協定。運算系統1000可包括多個通訊晶片1006。例如，第一通訊晶片1006可專用於較短範圍之無線通訊，諸如Wi-Fi及藍牙，且第二通訊晶片1006可專用於較長範圍之無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
運算系統1000之處理器1004包括封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器之積體電路晶粒包括以如本文不同地所描述的一或多個積體電路結構或裝置(例如，III-N屏蔽傳輸線)實行的機載電路。「處理器」一詞可指代處理例如來自暫存器及/或記憶體的電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置之部分。
通訊晶片1006亦可包括封裝在通訊晶片1006內的積體電路晶粒。根據一些此類示例性實施例，通訊晶片之積體電路晶粒包括如本文不同地所描述的一或多個積體電路結構或裝置(例如，III-N屏蔽傳輸線)。如將根據本揭示案瞭解的，應注意，多標準無線能力可直接整合至處理器1004中(例如，其中任何晶片1006之功能整合至處理器1004中，而非具有分離通訊晶片)。進一步請注意，處理器1004可為具有此無線能力的晶片組。簡而言之，可使用任何數目之處理器1004及/或通訊晶片1006。同樣地，任何一晶片或晶片組可具有整合於其中的多個功能。
在各種實行方案中，運算系統1000可為膝上型電腦、隨身型易網機、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描儀、監視器、機上盒(set-top box)、娛樂控制單元、數位攝影機、可攜式音樂播放機、數位視訊記錄器，或處理資料或使用如本文不同地描述而組配的一或多個積體電路結構或裝置(例如，III-N屏蔽傳輸線)的任何其他電子裝置。
用於本文所提供之技術的許多其他實施例及應用將為顯而易見的。例如，該等技術可體現於任何數目之RF積體電路、無線通訊積體電路、微機電系統(MEMS)積體電路及功率積體電路，及其他此類電路中，該等其他此類電路利用RF濾波器、放大器、交換機或諸如基地台、接收器、發射器、收發器的高頻率應用中使用的該等電路，僅列舉數個實例。如將進一步瞭解，該等技術可例如用於5G通訊及未來代的行動技術，但是許多其他應用將亦為顯而易見的。 進一步示例性實施例
以下實例係關於進一步實施例，許多置換及組態將自該等進一步實施例顯而易見。
實例1為一種積體電路，該積體電路包含：基板；氮化鎵層，其在該基板上方；接地護罩，其在該基板上方；以及傳輸線，其在該接地護罩上方且包括信號導體及至少一接地導體，該至少一接地導體電氣地連接至該接地護罩。該接地護罩包括以下各項中至少一個：極化層，其包含第III族氮化物化合物；以及Inz Ga1-z N之n型摻雜層，其中In為銦，Ga為鎵，N為氮，且z在0.0至1.0之範圍內。
實例2包括實例1之主題，且進一步包括介於該傳輸線與該接地護罩之間的至少一介電質層。在一些示例性狀況下，存在介電質層或結構，諸如例如ILD層1-9或一些其他ILD堆疊。
實例3包括實例1或2之主題，其中該基板為塊體矽基板。
實例4包括先前實例中任何實例之主題，其中該氮化鎵層包括通道區，且該極化層經組配來感應該通道區中之二維電子氣(2DEG)之形成。
實例5包括先前實例中任何實例之主題，其中該極化層具有在該極化層之頂部表面與底部表面之間的厚度，該厚度在2 nm至30 nm之範圍內。
實例6包括先前實例中任何實例之主題，其中該極化層為或以其他方式包括Al0.83 In0.17 N，其中Al為鋁，In為銦，且N為氮。
實例7包括先前實例中任何實例之主題，其中該極化層為或以其他方式包括Alx In1-x N，其中Al為鋁，In為銦，N為氮，且x在大於0.83直至且包括1.0之範圍內。
實例8包括實例7之主題，其中x等於1.0，使得該極化層為或以其他方式包括AlN，且該極化層具有在該極化層之頂部表面與底部表面之間的厚度，該厚度在1 nm至5 nm之範圍內。
實例9包括先前實例中任何實例之主題，其中該極化層為或以其他方式包括Alx Ga1-x N，其中Al為鋁，Ga為鎵，N為氮，且x在大於0.1直至且包括0.5之範圍內。
實例10包括實例9之主題，其中x在0.35至0.5之範圍內，且該極化層具有在該極化層之頂部表面與底部表面之間的厚度，該厚度在1 nm至10 nm之範圍內。
實例11包括先前實例中任何實例之主題，其中該極化層為或以其他方式包括Alx Iny Ga1-x-y N，其中Al為鋁，In為銦，Ga為鎵，N為氮，x在0.9至1.0之範圍內，且y在0.05至0.1之範圍內。
實例12包括實例6至11中任何實例之主題，其中該氮化鎵層包括GaN電晶體通道區，且該極化層經組配來感應該通道區中之二維電子氣(2DEG)之形成。
實例13包括先前實例中任何實例之主題，其中該極化層為或以其他方式包括Inx Ga1-x N，其中In為銦，Ga為鎵，N為氮，且x在0.05至0.2之範圍內。
實例14包括先前實例中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層具有在1×1018 至1×1021 原子/立方公分之範圍內的摻雜劑濃度。
實例15包括實例14之主題，其中該摻雜劑濃度在5×1019 至3×1020 原子/立方公分之範圍內。
實例16包括先前實例中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層以矽摻雜。
實例17包括先前實例中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層以鍺摻雜。將瞭解其他摻雜劑，諸如SiGe。
實例18包括先前實例中任何實例之主題，其中z在0.05至0.2之範圍內。
實例19包括先前實例中任何實例之主題，其中z為0.0，使得該Inz Ga1-z N之n型摻雜層為或以其他方式包括GaN。請注意，此摻雜GaN不同於基板上方之氮化鎵層且為該氮化鎵層之增添。
實例20包括先前實例中任何實例之主題，其中z為1.0，使得該Inz Ga1-z N之n型摻雜層為或以其他方式包括InN。
實例21包括先前實例中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層具有在該n型摻雜層之頂部表面與底部表面之間的厚度，該厚度在20 nm至2微米之範圍內。
實例22包括先前實例中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層具有在該n型摻雜層之頂部表面與底部表面之間的厚度，該厚度在20 nm至200 nm之範圍內。
實例23包括先前實例中任何實例之主題，其中該傳輸線之該信號導體連接至被動組件，該被動組件包括電阻器、電感器，及電容器中至少一個。在一些狀況下，被動組件可為濾波器電路之部分。濾波器電路可為例如主動濾波器或被動濾波器。
實例24包括先前實例中任何實例之主題，其中該傳輸線之該信號導體連接至電晶體。該電晶體可為例如放大器電路或交換電路之部分。
實例25包括先前實例中任何實例之主題，其中該電晶體為包括該氮化鎵層之至少部分的氮化鎵電晶體，且該電晶體進一步包括與該通道區相鄰的源極及汲極區，該等源極及汲極區中每一個包括n型摻雜Inz Ga1-z N。
實例26包括實例24或25之主題，其中該電晶體經組配為共用源極放大器。
實例27包括實例24或25之主題，其中該電晶體經組配為共用閘極放大器。
實例28包括實例24或25之主題，其中該電晶體經組配為共用汲極放大器。
實例29包括實例24或25之主題，其中該電晶體經組配為閘極-陰極放大器。
實例30包括實例24或25之主題，其中該電晶體經組配為堆疊式放大器。在一些此類狀況下，該堆疊放大器包括以並聯或串聯或組合並-串聯佈置連接的多個電晶體，以提供堆疊式電晶體組態。
實例31包括先前實例中任何實例之主題，其中該積體電路為包含射頻(RF)電路的系統單晶片(SOC)之部分。該SOC可為例如晶片組之部分。該SOC可經組配為RF前端或接收器，具有用於處於高頻信號的一或多個放大器及/或濾波器級。
實例32為一種運算裝置，該運算裝置包括先前實例中任何實例之主題。該運算裝置可為例如膝上型電腦、平板電腦、智慧型電話、遊戲控制台，或桌上型電腦。
實例33為一種積體電路，其包含：塊體矽基板；氮化鎵層，其在該基板上方且包括通道區；接地護罩，其在該基板上方；傳輸線，其在該接地護罩上方，該傳輸線包括信號導體及至少一接地導體，該至少一接地導體電氣地連接至該接地護罩；以及至少一介電質層，其介於該傳輸線與該接地護罩之間。該接地護罩包括極化層及Inz Ga1-z N之n型摻雜層中至少一個，其中In為銦，Ga為鎵，N為氮，且z在0.0至1.0之範圍內。該極化層包含第III族氮化物化合物，且用於感應該通道區中之二維電子氣(2DEG)。該極化層具有在正交於該基板之方向上的厚度，該厚度在1 nm至30 nm之範圍內。該Inz Ga1-z N之n型摻雜層具有在1×1018 至1×1021 原子/立方公分之範圍內的摻雜劑濃度。該Inz Ga1-z N之n型摻雜層具有在正交於該基板之方向上的厚度，該厚度在20 nm至2微米之範圍內。
實例34包括實例33之主題，其中該極化層為Al0.83 In0.17 N，其中Al為鋁，In為銦，且N為氮。
實例35包括實例33或34之主題，其中該極化層為Alx In1-x N，其中Al為鋁，In為銦，N為氮，且x在大於0.83直至且包括1.0之範圍內。
實例36包括實例35之主題，其中xx等於1.0，使得該極化層為AlN，且該極化層之該厚度在1 nm至5 nm之範圍內。
實例37包括實例33至36中任何實例之主題，其中該極化層為Alx Ga1-x N，其中Al為鋁，Ga為鎵，N為氮，且x在大於0.1直至且包括0.5之範圍內。
實例38包括實例37之主題，其中x在0.35至0.5之範圍內，且該極化層之該厚度在1 nm至10 nm之範圍內。
實例39包括實例33至38中任何實例之主題，其中該極化層為Alx Iny Ga1-x-y N，其中Al為鋁，In為銦，Ga為鎵，N為氮，x在0.9至1.0之範圍內，且y在0.05至0.1之範圍內。
實例40包括實例33至39中任何實例之主題，其中該極化層為Inx Ga1-x N，其中In為銦，Ga為鎵，N為氮，且x在0.05至0.2之範圍內。
實例41包括實例33至40中任何實例之主題，其中該摻雜劑濃度在5×1019 至3×1020 原子/立方公分範圍內。
實例42包括實例33至41中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層以矽及鍺中至少一個摻雜。
實例43包括實例33至42中任何實例之主題，其中z在0.05至0.2之範圍內。
實例44包括實例33至43中任何實例之主題，其中z為0.0，使得該Inz Ga1-z N之n型摻雜層為GaN。請注意，此摻雜GaN不同於包括通道層的氮化鎵層且為該氮化鎵層之增添。
實例45包括實例33至44中任何實例之主題，其中z為1.0，使得該Inz Ga1-z N之n型摻雜層為InN。
實例46包括實例33至45中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層之該厚度在20 nm至200 nm之範圍內。
實例47包括實例33至46中任何實例之主題，其中該通道區為電晶體之部分，且該電晶體進一步包括與該通道區相鄰的源極及汲極區，該等源極及汲極區中每一個包括n型摻雜Inz Ga1-z N。
實例48包括實例33至47中任何實例之主題，其中該積體電路為包含射頻(RF)電路的系統單晶片(SOC)之部分。
實例49為一種運算裝置，其包含實例33至48中任何實例之主題。任何數目之靜止或行動運算平臺將根據本揭示案顯而易見。
實例50為一種形成積體電路之方法。該方法包括：將氮化鎵層形成於基板上方；將接地護罩形成於該基板上方；將傳輸線形成於該接地護罩上方，該傳輸線包括信號導體及至少一接地導體，該至少一接地導體電氣地連接至該接地護罩。該接地護罩包括以下各項中至少一個：極化層，其包含第III族氮化物化合物；以及Inz Ga1-z N之n型摻雜層，其中In為銦，Ga為鎵，N為氮，且z在0.0至1.0之範圍內。
實例51包括實例50之主題，且進一步包括在該傳輸線與該接地護罩之間形成至少一介電質層。
實例52包括實例50或51之主題，其中該極化層具有在該極化層之頂部表面與底部表面之間的厚度，該厚度在2 nm至30 nm之範圍內。
實例53包括實例50至52中任何實例之主題，其中該極化層為或以其他方式包括Al0.83 In0.17 N，其中Al為鋁，In為銦，且N為氮。
實例54包括實例50至53中任何實例之主題，其中該極化層為或以其他方式包括Alx In1-x N，其中Al為鋁，In為銦，N為氮，且x在大於0.83直至且包括1.0之範圍內。
實例55包括實例54之主題，其中x等於1.0，使得該極化層為或以其他方式包括AlN，且該極化層具有在該極化層之頂部表面與底部表面之間的厚度，該厚度在1 nm至5 nm之範圍內。
實例56包括實例50至55中任何實例之主題，其中該極化層為或以其他方式包括Alx Ga1-x N，其中Al為鋁，Ga為鎵，N為氮，且x在大於0.1直至且包括0.5之範圍內。
實例57包括實例56之主題，其中x在0.35至0.5之範圍內，且該極化層具有在該極化層之頂部表面與底部表面之間的厚度，該厚度在1 nm至10 nm之範圍內。
實例58包括實例50至57中任何實例之主題，其中該極化層為或以其他方式包括Alx Iny Ga1-x-y N，其中Al為鋁，In為銦，Ga為鎵，N為氮，x在0.9至1.0之範圍內，且y在0.05至0.1之範圍內。
實例59包括實例50至58中任何實例之主題，其中該極化層為或以其他方式包括Inx Ga1-x N，其中In為銦，Ga為鎵，N為氮，且x在0.05至0.2之範圍內。
實例60包括實例50至59中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層具有在1×1018 至1×1021 原子/立方公分之範圍內的摻雜劑濃度。
實例61包括實例60之主題，其中該摻雜劑濃度在5×1019 至3×1020 原子/立方公分之範圍內。
實例62包括實例50至61中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層以矽摻雜。
實例63包括實例50至62中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層以鍺摻雜。
實例64包括實例50至63中任何實例之主題，其中z在0.05至0.2之範圍內。
實例65包括實例50至64中任何實例之主題，其中z為0.0，使得該Inz Ga1-z N之n型摻雜層為GaN。請注意，此摻雜GaN不同於基板上方之氮化鎵層且為該氮化鎵層之增添。
實例66包括實例50至65中任何實例之主題，其中z為1.0，使得該Inz Ga1-z N之n型摻雜層為InN。
實例67包括實例50至66中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層具有在該n型摻雜層之頂部表面與底部表面之間的厚度，該厚度在20 nm至2微米之範圍內。
實例68包括實例50至67中任何實例之主題，其中該Inz Ga1-z N之n型摻雜層具有在該n型摻雜層之頂部表面與底部表面之間的厚度，該厚度在20 nm至200 nm之範圍內。
實例69包括實例50至68中任何實例之主題，其中該傳輸線之該信號導體連接至被動組件，該被動組件包括電阻器、電感器，及電容器中至少一個。
實例70包括實例50至69中任何實例之主題，其中該傳輸線之該信號導體連接至電晶體。
實例71包括實例70之主題，其中該電晶體為包括該氮化鎵層之至少部分的氮化鎵電晶體，且該電晶體進一步包括與該通道區相鄰的源極及汲極區，該等該等源極及汲極區中每一個包括n型摻雜Inz Ga1-z N。
各種實施例之前述描述出於說明及描述之目的來呈現。其不意欲為無遺漏的或將本揭示案限於所公開之精確形式。許多修改及變化根據本揭示案為可能的。意圖在於，本揭示案之範疇不受此詳細描述限制，而受附加至本揭示案之申請專利範圍限制。主張本申請案之優先權的未來提交之申請案可以不同方式主張所揭示主題，且可通常包括如本文不同地揭示或以其他方式表明的一或多個限制之任何集合。
302～331‧‧‧步驟
1000‧‧‧運算系統
1002‧‧‧母板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1a至圖1c例示示例性積體電路傳輸線組態。
圖2例示根據本揭示案之一實施例組配的積體電路傳輸線結構。
圖3a例示根據本揭示案之一實施例的處於裝置層及互連層之情境中的圖2中所示之積體電路傳輸線結構的分解圖。
圖3b例示根據本揭示案之一實施例的用於形成積體電路傳輸線結構之方法。
圖3c進一步例示根據本揭示案之一實施例的在圖3b中所示之方法之情境內的裝置形成製程。
圖3d例示根據本揭示案之另一實施例的用於形成積體電路傳輸線結構之方法。
圖4a至圖4b分別例示根據本揭示案之另一實施例組配的電晶體胞元的自頂向下及橫截面部分視圖。
圖5a例示根據本揭示案之另一實施例組配的電晶體胞元及傳輸線結構的自頂向下部分視圖。
圖5b例示圖5a中所示且根據本揭示案之另一實施例組配的結構在5b虛線處取得的橫截面部分視圖。
圖5c例示圖5a中所示且根據本揭示案之另一實施例組配的結構在5c虛線處取得的橫截面部分視圖。
圖5d例示圖5a中所示且根據本揭示案之另一實施例組配的結構在5d虛線處取得的橫截面部分視圖。
圖6例示可使用根據本揭示案之另一實施例組配的一或多個積體電路結構的示例性運算系統。

Claims (25)

  1. 一種積體電路，其包含： 一基板； 一氮化鎵層，其在該基板上方； 一接地護罩，其在該基板上方且包括以下各項中至少一個： 一極化層，其包含一第III族氮化物化合物；以及 一Inz Ga1-z N之n型摻雜層，其中In為銦，Ga為鎵，N為氮，且z在0.0至1.0之範圍內；以及 一傳輸線，其在該接地護罩上方且包括一信號導體及至少一接地導體，該至少一接地導體電氣地連接至該接地護罩。
  2. 如請求項1之積體電路，其中該極化層包括Al0.83 In0.17 N，其中Al為鋁，In為銦，且N為氮。
  3. 如請求項1之積體電路，其中該極化層包括Alx In1-x N，其中Al為鋁，In為銦，N為氮，且x在大於0.83直至且包括1.0之範圍內。
  4. 如請求項3之積體電路，其中x等於1.0，使得該極化層包括AlN，且該極化層具有介於該極化層之頂部表面與底部表面之間的一厚度，該厚度在1 nm至5 nm之範圍內。
  5. 如請求項1之積體電路，其中該極化層包括Alx Ga1-x N，其中Al為鋁，Ga為鎵，N為氮，且x在大於0.1直至且包括0.5之範圍內。
  6. 如請求項1之積體電路，其中該極化層包括Alx Iny Ga1-x-y N，其中Al為鋁，In為銦，Ga為鎵，N為氮，x在0.9至1.0之範圍內，且y在0.05至0.1之範圍內。
  7. 如請求項1之積體電路，其中該極化層包括Inx Ga1-x N，其中In為銦，Ga為鎵，N為氮，且x在0.05至0.2之範圍內。
  8. 如請求項1之積體電路，其中該Inz Ga1-z N之n型摻雜層具有在5×1019 至3×1020 原子/立方公分之範圍內的一摻雜劑濃度。
  9. 如請求項1之積體電路，其中該Inz Ga1-z N之n型摻雜層以矽摻雜。
  10. 如請求項1之積體電路，其中z在0.05至0.2之範圍內。
  11. 如請求項1之積體電路，其中z為0.0，使得該Inz Ga1-z N之n型摻雜層包括GaN。
  12. 如請求項1之積體電路，其中z為1.0，使得該Inz Ga1-z N之n型摻雜層包括InN。
  13. 如請求項1之積體電路，其中該Inz Ga1-z N之n型摻雜層具有介於該n型摻雜層之頂部表面與底部表面之間的一厚度，該厚度在20 nm至200 nm之範圍內。
  14. 如請求項1之積體電路，其中該傳輸線之該信號導體連接至一電晶體及一被動組件中至少一個，該被動組件包括一電阻器、一電感器，及一電容器中至少一個。
  15. 如請求項1之積體電路，其中該傳輸線之該信號導體連接至一電晶體。
  16. 如請求項15之積體電路，其中該電晶體為包括該氮化鎵層之至少部分的一氮化鎵電晶體，且該電晶體進一步包括與該通道區相鄰的源極及汲極區，該等源極及汲極區中每一個包括n型摻雜Inz Ga1-z N。
  17. 如請求項1至16中任一項之積體電路，其中該積體電路為包含一射頻(RF)電路的一系統單晶片之部分。
  18. 一種運算裝置，其包含請求項1至16中任一項之該積體電路。
  19. 一種積體電路，其包含： 一塊體矽基板； 一氮化鎵層，其在該基板上方且包括一通道區； 一接地護罩，其在該基板上方且包括以下各項中至少一個： 一極化層，其包含一第III族氮化物化合物，該極化層用於感應該通道區中之二維電子氣(2DEG)，其中該極化層具有在正交於該基板之一方向上的一厚度，該厚度在1 nm至30 nm之範圍內；以及 一Inz Ga1-z N之n型摻雜層，其中In為銦，Ga為鎵，N為氮，且z在0.0至1.0之範圍內，該Inz Ga1-z N之n型摻雜層具有在1×1018 至1×1021 原子/立方公分之範圍內的一摻雜劑濃度，其中該Inz Ga1-z N之n型摻雜層具有在正交於該基板之一方向上的一厚度，該厚度在20 nm至2微米之範圍內； 一傳輸線，其在該接地護罩上方，該傳輸線包括一信號導體及至少一接地導體，該至少一接地導體電氣地連接至該接地護罩；以及 至少一介電質層，其介於該傳輸線與該接地護罩之間。
  20. 如請求項19之積體電路，其中該極化層為Al0.83 In0.17 N，其中Al為鋁，In為銦，且N為氮。
  21. 如請求項19之積體電路，其中該極化層為Alx In1-x N，其中Al為鋁，In為銦，N為氮，且x在大於0.83直至且包括1.0之範圍內。
  22. 如請求項21之積體電路，其中x等於1.0，使得該極化層為AlN，且該極化層之該厚度在1 nm至5 nm之範圍內。
  23. 如請求項19至22中任一項之積體電路，其中z在0.05至0.2之範圍內。
  24. 一種形成一積體電路之方法，該方法包含： 將一氮化鎵層形成於一基板上方； 將一接地護罩形成於該基板上方，該接地護罩包括以下各項中至少一個： 一極化層，其包含一第III族氮化物化合物；以及 一Inz Ga1-z N之n型摻雜層，其中In為銦，Ga為鎵，N為氮，且z在0.0至1.0之範圍內；以及 將一傳輸線形成於該接地護罩上方，該傳輸線包括一信號導體及至少一接地導體，該至少一接地導體電氣地連接至該接地護罩。
  25. 如請求項24之方法，其進一步包含在該傳輸線與該接地護罩之間形成至少一介電質層。
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