TW201815066A

TW201815066A - 比較器和信號輸出方法

Info

Publication number: TW201815066A
Application number: TW106132765A
Authority: TW
Inventors: 艾曼夏柏; 米迦勒阿士伯恩
Original assignee: 聯發科技股份有限公司
Priority date: 2016-10-04
Filing date: 2017-09-25
Publication date: 2018-04-16
Also published as: US10476456B2; TWI642278B; CN107896112B; CN107896112A; US20180097487A1

Abstract

本發明提供了一種比較器，包括：第一放大級和第二放大級，所述第一放大級和所述第二放大級用於接收輸入信號；以及雙穩態電路，與所述第一放大級和所述第二放大級耦合，用於提供輸出信號，所述輸出信號是從兩個可選值中選出的；其中，所述第一放大級用於在第一時間區間驅動所述雙穩態電路，所述第二放大級用於在第二時間區間驅動所述雙穩態電路。

Description

比較器和信號輸出方法

本申請涉及類比數位轉換器領域，特別是涉及一種比較器和信號輸出方法。

電子電路中的類比數位轉換器可被用於將類比信號轉換至數位域。一個持續逼近型類比數位轉換器（SAR ADC）是類比數位轉換器的一種，通常可以通過在可能的量化水準上進行二分搜索將連續波形信號轉換為數位表示。持續逼近型類比數位轉換器利用比較器將取樣輸入信號電平同數位搜索疊代運算的結果進行比較。

根據本申請的一技術方案，提供一種比較器。所述比較器可包括第一放大級和第二放大級，所述第一和第二放大級用於接收輸入信號；以及雙穩態電路，與所述第一和第二放大級耦合，用於提供輸出信號，所述輸出信號是從兩個可選值中選出的；其中，所述第一放大級在第一時間區間驅動所述雙穩態電路，所述第二放大級在第二時間區間驅動所述雙穩態電路。

在一些實施例中，所述第一放大級具有第一增益，所述第二放大級具有第二增益，其中，所述第二增益大於所述第一增益。

在一些實施例中，所述第一放大級具有第一時間延遲，所述第二放大級具有第二時間延遲，其中，所述第二時間延遲大於所述第一時間延遲。

在一些實施例中，所述比較器還包括共模信號發生器，用於向所述第一和第二放大級提供共模信號，其中，在所述第一和第二時間區間之間所述共模信號變化；或者所述第一時間區間內的所述共模信號與所述第二時間區間內的所述共模信號不同，例如共模信號在所述第一時間區間時的值與在所述第二時間區間時的值不同。

在一些實施例中，所述第一時間區間對應的所述共模信號大於所述第二時間區間對應的所述共模信號，例如共模信號在所述第一時間區間時的值比在所述第二時間區間時的值大。

在一些實施例中，所述比較器還包括類比數位轉換器，用於接收和數值化輸出信號。

在一些實施例中，最高有效位（MSB）在所述第一時間區間被獲取，最低有效位（LSB）在所述第二時間區間被獲取，所述最高有效位（MSB）和最低有效位（LSB）用於表示所述輸入信號。

在一些實施例中，所述雙穩態電路包括鎖存器。

在一些實施例中，所述第一和第二放大級設置為差分結構。

在一些實施例中，所述第一放大級包括單級放大器。

在一些實施例中，所述第二放大級包括多級放大器。

在一些實施例中，所述第一放大級包括至少一個NMOS電晶體。

在一些實施例中，所述第二放大級包括至少一個PMOS電晶體。

根據本申請的另一個技術方案，提供一種信號輸出方法，包括：在第一時間區間啟動第一放大級；雙穩態電路在所述第一放大級的作用下，在所述第一時間區間提供從兩個可選值中選出的輸出信號；在第二時間區間啟動第二放大級；並且所述雙穩態電路在所述第二放大級的作用下，在所述第二時間區間提供從所述兩個可選值中選出的輸出信號。

在一些實施例中，所述啟動第一放大級包括：對所述雙穩態電路進行預充。

在一些實施例中，所述第一放大級具有第一時間延遲，所述第二放大級具有第二時間延遲，其中所述第二時間延遲大於所述第一時間延遲。其中，時間延遲也可以稱為回應延遲。

在一些實施例中，所述方法還包括：使用類比數位轉換器將所述輸出信號在複數個疊代運算過程中數值化。

在一些實施例中，所述第一時間區間包括所述複數個疊代運算過程的第一步疊代運算過程。

在一些實施例中，所述第二時間區間包括所述複數個疊代運算過程的最後一步疊代運算過程。

本發明的一個有益效果是，通過使用第一放大級在第一時間區間驅動雙穩態電路，使用第二放大級在第二時間區間驅動雙穩態電路，可以使比較器在不同時間區間內具有不同的特性，因此可以提高比較器的性能。

以下描述為本發明實施的較佳實施例，其僅用來例舉闡釋本發明的技術特徵，而並非用來限制本發明的範疇。在通篇說明書及申請專利範圍書當中使用了某些詞彙來指稱特定的元件，所屬領域技術人員應當理解，製造商可能會使用不同的名稱來稱呼同樣的元件。因此，本說明書及申請專利範圍書並不以名稱的差異作為區別元件的方式，而是以元件在功能上的差異作為區別的基準。本發明中使用的術語“元件”、“系統”和“裝置”可以是與電腦相關的實體，其中，該電腦可以是硬體、軟體、或硬體和軟體的結合。在以下描述和申請專利範圍書當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接於另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。

本發明的發明人發現比較器的設計過程，例如持續逼近型（SAR）類比數位轉換器（ADC）的設計過程中存在挑戰。隨著集成電晶體尺寸的下降（例如，互補金屬半導體氧化物CMOS製造節點減小時），小尺寸的電晶體處理電壓應力的能力較弱，因而，需要限制具有此類電晶體的電路的最大電壓。由於供電電壓的減小，當輸入共模信號在預期的工作區間內變化時，比較器的輸入裝置可能在一個較低的過驅動電壓（overdrive voltage）下工作。輸入電晶體驅動大電流的能力被減弱，這樣就降低了比較器的決策速度。

為了克服上述問題，一些類比數位轉換器採用軌對軌比較器，軌對軌比較器（rail-to-rail comparator）可以較好地適用於較大的共模輸入範圍。即便在共模輸入電壓等於或者近似等於其中一條軌的電壓（例如，供電電壓）時，軌對軌比較器仍然可以正常工作。然而，傳統的軌對軌比較器具有明顯的局限性，這是由於當高電平功率在接近一軌處線性工作時，比較器的功率消耗較高。

本發明發明人發現，用於通過一系列比較器決策迴圈疊代運算（簡稱“疊代運算”）的逐次逼近型（SAR）類比數位轉換器（ADC），通常在起初的疊代運算過程中（例如，第一次疊代運算、前兩次疊代運算、前三次疊代運算或任何合適的次數等）運算速度較慢，而後隨著疊代運算過程的進行變快。造成最初疊代運算過程中的較差的回應時間的原因在於，當比較器的共模輸入電壓處於最大值時，比較器中的電流可能不夠大以驅動比較器在期望的速度工作。然而，隨著共模輸入電壓的減弱，電流可隨之增大，從而使比較器回應得更快。

本發明發明人還發現，在起初的疊代運算過程中，比較器具有更好的抗噪性能，原因在於，後續疊代運算中的冗餘設計為比較器糾正最先的疊代運算過程中的決策錯誤提供了支援。而在後續的疊代運算過程中，比較器輸入端的電壓差值很小且沒有額外冗餘的SAR剩餘迴圈(即循環)，因此比較器抗噪性能較差。隨著比較器輸入端電壓差值的減小，比較器對雜訊信號的靈敏性會變高，此時，即使很小的雜訊信號也可能導致比較器的決策錯誤。

本發明發明人提出一種在SAR ADC的二分搜索迴圈過程中兼顧處理速度和抗噪性能的比較器。在一些實施例中，在抗噪性能要求不嚴格時，比較器的輸入級可使用高速放大器，而在抗噪性能要求變得嚴格時，比較器的輸入級使用低雜訊放大器。當使用高速放大器時，比較器可犧牲部分抗噪性能以提升迅速回應的能力。而當使用低雜訊放大器時，比較器可有效限制決策過程中雜訊信號的影響。通過這種方式，比較器的運算速度得以提升，而比較器的抗噪性能只在對雜訊相對不敏感的電壓水準受影響。

在一些實施例中，比較器可以根據比較器接收到的共模信號的幅值選用高速放大器和/或低雜訊放大器。例如，在最初的疊代運算過程中，比較器回應(即響應)偏慢，此時可提供幅值足夠大的共模輸入信號，從而啟動高速放大器。與之相反，在後續的疊代運算過程中，比較器對雜訊信號較為敏感，此時可提供幅值足夠小的共模輸入信號，從而啟動低雜訊放大器。通過這種方式，可以在不犧牲比較器整體抗噪性能的前提下，限制最初幾個位數相關聯的延遲。

在一些實施例中，比較器可以具有雙穩態電路（bi-stable circuit）和複數個放大級，包括高速放大器和低雜訊放大器。各放大級可接收待比較的輸入信號，並且可驅動雙穩態電路。根據輸入信號之間差值是正的還是負的，雙穩態電路可以切換為邏輯0（例如，接地）或者邏輯1（例如，供電電壓）。高速放大器可用於提供足夠的電流，從而減小比較器的延遲。而低雜訊放大器則具有足夠大的電壓增益效果，從而減少由於雜訊信號引起比較器決策錯誤的可能性。

前述的比較器用於SAR ADC，可以理解的是，此類比較器並不僅限於此領域。相應地，前述的比較器也可以用於其他需比較複數個輸入信號的情況。

第1A圖為類比數位轉換器（ADC）一個例子的結構框圖，類比數位轉換器100在一些實施例中可以作為逐次逼近型類比數位轉換器（SAR ADC）工作。在這種情況下，ADC 100可從取樣電路101中接收輸入信號，執行疊代運算運算直到搜索結果收斂。ADC 100可包括取樣電路101、比較器102、SAR邏輯電路104，和數位類比轉換器（DAC）106。在一些實施例中，輸入信號Vinput可以是差分信號，雖然各端信號也可交替使用。在此實施例中，取樣電路101可包括開關S1和S2，這些開關對差分信號Vinput進行取樣。時鐘信號CKsample可用於對Vinput的取樣過程計時。採集到的信號與數位類比轉換器106的輸出結合，得到的結果可以作為輸入信號提供給比較器102。當採集到的信號與數位類比轉換器106的輸出結合後，使得比較器的輸入信號VIP大於VIN時，比較器102可切換至邏輯1，與之相反，當比較器的輸入信號VIP小於VIN時，比較器102可切換至邏輯0。可以理解的是，也可以在上述情況中得到相反的邏輯值。比較的結果被存儲在SAR邏輯電路104中。SAR邏輯電路104可包括一個N位元的寄存器用於存儲比較器連續疊代運算過程中的輸出結果。例如，根據第一疊代運算過程，設置最高有效位（MSB），最高有效位元可被存儲於比特位元b0。一旦根據比較結果設置b0，數位類比轉換器106可將包括比特位b0、b1、bN-1的數位值轉換為類比信號。在第二步疊代運算過程中，新轉換的類比信號與採集到的輸入信號結合並使用比較器102比較，比較器102的輸出結果存儲在SAR寄存器的b1位上。再一次的，數位類比轉換器106可將包括b0、b1、bN-1的比特位元的更新後的數位值轉換為類比信號，並繼續疊代運算過程，直到比特位bN-1上的最小有效位被確定。得到的數位即為輸入信號的數位表示。疊代運算過程可由時鐘信號CLK計時。

在一些實施例中，比較器的輸入信號在SAR ADC的整個疊代運算運算過程中具有恒定的共模信號。第1B圖展示了輸入信號具有恒定的共模信號的一個例子。如圖所示，輸入信號VIN和VIP是比較器102的輸入信號，它們的共模信號VCM，等於它們的平均值，在SAR ADC的整個疊代運算運算過程中保持不變。每一步疊代運算過程後，VIP和VIN之間的差值ΔV逐漸減小，例如，從ΔV1減小到ΔV2，當VIN大於VIP時比較器輸出邏輯0，而當VIN小於VIP時比較器輸出邏輯1。此方案易於實行，但可能導致數位類比轉換器106較大的功率消耗，這可能是由於在整個疊代運算迴圈的過程中所需的總能量降低以改變電壓，並因此改變存儲在DAC 106的電容器中的電荷。

為了解決上述問題，在一些實施例中，一個隨時間改變的共模信號可被加入到差分輸入信號中。通過這種方式，在SAR疊代運算過程中用於改變電容電荷的總能量需求可被降低，從而減少被DAC吸收的功率。在一些實施例中，共模信號可隨SAR ADC的疊代運算運算過程改變，例如，共模信號可在SAR ADC的疊代運算運算過程中逐漸衰減。第1C圖為隨時間改變的共模信號的一個例子的示意圖。如圖所示，差分輸入信號的共模信號（正比於VIN+VIP的部分）在SAR ADC第一步疊代運算前可等於VCM，隨後逐漸減小。因此，VIN和VIP的平均值也就逐漸減小。正如第1B圖中的例子所示，當VIN比VIP大時，輸出邏輯0，當VIN比VIP小時，輸出邏輯1，當然，也可以使用相反的輸出邏輯值。從第1C圖還可以看出，VIN和VIP的差值ΔV的絕對值隨二分搜索的過程逐漸減小。例如，圖中所示ΔV2小於ΔV1。由於差值ΔV在一開始時較大，相對來說，比較器在最初的疊代運算過程中可對雜訊信號不敏感。也就是說，即使出現雜訊信號，該雜訊信號也不太可能引起比較器的決策失誤。而隨著差值ΔV的減小，比較器會變得對雜訊信號更為敏感，此時可能會產生決策失誤。

然而，比較器引起的延遲在最初的疊代運算過程中可能較為嚴重，而隨著二分搜索的進行逐漸減小。最初的疊代運算過程中引入的延遲的原因在於，由於共模信號較大，限制了通過比較器的電流，從而使得比較器回應較慢。第1D圖展示了SAR ADC整個疊代運算過程的延遲時間示意圖。曲線120表示比較器102的延遲。在一些情況下，如圖所示，在第一步疊代運算運算過程中延遲嚴重，而在隨後的疊代運算過程中逐漸減小。在圖示的例子中，第一步疊代運算過程的延遲時間大約比後續疊代運算過程大兩個數量級。

本發明發明人發現，需要折中考慮比較器延遲和雜訊靈敏度。在一些情況下，比較器可以被設置為以一部分抗噪性能減弱為代價換取回應速度的提升，這種設置可以被用於比較器回應較慢的情況下，例如SAR ADC的最初疊代運算的運算過程中。在另一些情況下，比較器可以被設置為提升抗噪性能，這種設置可以被用於比較器對雜訊較為敏感的情況下，例如SAR ADC後續的疊代運算過程中。

相應地，比較器可以被設置為按至少兩種模式運行。在第一模式下，在此稱為“高速模式”，比較器可以使用高速放大器，可降低一些信噪比以換取更快的回應速度。在一些實施例中，高速放大器可以被用在SAR ADC最初的疊代運算過程中。在第二模式下，在此稱為“低雜訊模式”，比較器可使用低雜訊放大器，降低一些回應速度，以抑制雜訊信號的影響。在一些實施例中，低雜訊放大器可以被用在SAR ADC後續的疊代運算過程中。可以理解的是，雖然上述實施例提到在最初的疊代運算過程中使用高速放大器以及在後續的疊代運算過程中使用低雜訊放大器時，比較器的設置方式在整個運算過程中並不僅限於此兩種設置，相反的設置以及其他替代設置也可以被使用。

第2A圖展示比較器運行在上述不同模式下的一個例子。比較器202在電路中的作用與第1A圖中的比較器102類似。比較器202可以包括低雜訊放大器210、高速放大器212、控制器214、雙穩態電路216。可選地，比較器202與共模信號（CM）發生器118耦合。在一些實施例中，CM發生器118可以向比較器202的兩個輸入端子提供共模信號。此外，CM發生器118可以用於改變共模信號的幅值，從而使得比較器在一特定時間段內使用高速放大器，而在另一時間段內使用低雜訊放大器。例如，在SAR ADC最初的疊代運算過程中，CM發生器可提供一個較大的共模信號，從而啟動高速放大器212，而在後續的疊代運算過程中，可提供一個較小的共模信號，從而啟動低雜訊放大器210。

高速放大器212可具有較快的回應速度。例如，高速放大器212的回應速度可以包括回應時間小於50ps、30ps、20ps、10ps或者1ps的放大器。低雜訊放大器210具有低雜訊靈敏度，例如，低雜訊放大器210可包括具有較高電壓增益（例如，大於5、10、20或者30）的放大器。在一些實施例中，低雜訊放大器210可以包括多級放大器。

控制器214可向高速放大器212和低雜訊放大器210提供時間參考信號，例如，控制器214可以產生時鐘信號CLK。在一些實施例中，控制器214，而不是CM發生器118，可被用於啟動高速放大器212和/或低雜訊放大器210。在這種情況下，控制器214可以驅動門控電路(gating circuit)從而啟動需要的放大器，具體方法見下文。在其他一些實施例中，高速放大器和低雜訊放大器也可以不通過使用控制器214啟動。

雙穩態電路216可以用於接收較低供電電壓（例如，接地）和較高供電電壓之間的信號，並且其輸出信號等於較低供電電壓和較高供電電壓其中之一。在如第2A圖所示的實施例中，可以將低雜訊放大器210或者高速放大器212的輸出信號，或者兩者的結合作為雙穩態電路216的接收信號。例如，如果接收信號大於閾值，等於或者接近較高供電電壓的信號將被輸出，與之相反，如果接收信號小於閾值，等於或者接近較低供電電壓的信號將被輸出。在一些實施例中，該閾值可以被設置為較低供電電壓和較高供電電壓的中值，在另一些實施例中，該閾值可以被設置為零。雙穩態電路216可以以任何合適的形式實現，例如，使用鎖存器實現。

如同在對CM發生器118描述中提到的，共模信號的幅值可以在SAR ADC的整個疊代運算過程中變化。第2B圖展示了在一些實施例中共模信號變化的例子。如圖所示，共模信號在對應第一步疊代運算的過程中較大，此時最高有效位（MSB）b0被設置，在這個過程中，高速放大器處於啟動狀態。與之相反，共模信號在對應最後一步疊代運算的過程中較小（例如，近似為零），此時最低有效位（LSB）bN-1被設置，在這個過程中，低雜訊放大器處於啟動狀態。在其他中間疊代運算計算過程中，根據ADC的延遲不同，高速放大器和低雜訊放大器其中之一處於啟動狀態，或者兩者均被啟動。例如，比較器可以在第一步、第二步、第三步、第四步或者其他任何合適的疊代運算過程之後啟動低雜訊放大器。

在一些實施例中，比較器202可通過使用積體電路實現，可使用任何合適的電晶體。例如，比較器202可以使用金屬氧化物半導體場效應管（MOSFETs）、雙極結型電晶體（BJTs）、結型場效應電晶體（JFET）或它們的適當的組合形式。在一些實施例中，高速放大器212可以通過具有較大輸出電流的放大器實現，該放大器可以提升比較器的回應速度。在一些實施例中，高速放大器212可以使用NMOS電晶體。在一些實施例中，與PMOS電晶體相比，NMOS電晶體可驅動更大的電流。這是由於在使用一些特定材料（例如，矽）的情況下，電子比空穴（hole）有更大的移動性。然而，可以理解的是，在實際的應用中，並不僅限於以上的實現形式，PMOS電晶體或者其他類型的電晶體或者其組合也可以替換或者配合使用。在一些實施例中，低雜訊放大器210可以通過使用多級放大器實現，從而提升電壓增益以及提升信號對雜訊的幅值比。

第3A圖所示的電路展示了比較器202的的一種實現形式。比較器302可以接收供電電壓VDD，VDD可小於1V、0.95V、0.9V、0.85V、0.8V或者其他合適的電壓值，較低供電電壓可被設置為接地。然而，在其他一些實施例中，也可以使用負的供電電壓。高速放大器可包括電晶體M1、M2和M3，電晶體M1和M2共同形成差分共源放大級。電晶體M3可被用於對應時鐘信號CLKB偏置M1和M2，具體方法見後文。低雜訊放大器可包括電晶體M14、M15、M16、M4和M5，以及電容C。電晶體M15和M16可共同形成差分共源放大器。在所示的例子中，電晶體M15和M16是PMOS電晶體，在其他一些實施例中，NMOS電晶體也可以被使用。電晶體M14可對應時鐘信號CLK偏置電晶體M15和M16。時鐘信號CLK和CLKB可以是同相或反相的。電晶體M15和M16可作為低雜訊放大器210的第一放大級工作，而M4和M5設置為共源結構，可作為第二放大級工作。

高速放大器210的輸出端子以及低雜訊放大器212的輸出端子，可連接至節點Y和Y’。節點Y和Y’可以是雙穩態電路的輸入節點，雙穩態電路包括電晶體M6、M7、M8和M9。在一些實施例中，這些電晶體可以連接形成鎖存器（latch）。這樣一來，根據VIN和VIP的差值的不同，這些電晶體的輸出電壓或者等於VDD、或者等於0。當輸出電壓在節點X處等於VDD時，電晶體可在節點X’輸出一個等於0的電壓。緩衝器B可用於將電壓輸出至輸出端子ON和OP。電晶體M10、M11、M12、M13、M17和M18可被用於預充電，詳見後文。

請參閱第2B圖，CM發生器118提供的共模信號在最初階段較大。此處“較大”一詞代表一個足夠大的電壓值，以啟動高速放大器212並且關閉低噪音放大器210。例如，如果VDD等於0.85V，初始共模信號可被設置為約等於0.5V，在這種情況下，電晶體M1和M2在第一步疊代運算過程中可在閾值之上工作，從而啟動高速放大器。與之相反，電晶體M15和M16在第一步疊代運算過程中可在閾值之下工作，從而使低雜訊放大器保持未啟動狀態。

第3B圖展示了比較器302在第一步疊代運算過程中的例子。在第一步疊代運算過程中，比較器可分為兩個工作階段，第一階段為“預充電階段”，第二階段為“決策階段”。在預充電階段，電晶體M10、M11、M12以及M13處於啟動狀態，可使得節點Y、X、X’以及Y’的電壓接近於VDD。這些電晶體可在時鐘信號CLKB等於0時被啟動。第3C圖展示了電壓VX、VX’、VY和VY’在節點X、X’、Y和Y’的示意圖。如圖所示，預充電階段可在時刻t1之前出現，在t1處，時鐘信號CLKB可切換至1，從而關閉電晶體M10、M11、M12和M13，並且啟動電晶體M3。在決策階段，即t1時刻後發生的階段，電晶體M1和M2被電晶體M3偏置，並根據VIP和VIN的差值電壓確定節點Y和Y’處的電壓。例如，如果VIN大於VIP，VY可以比VY’更快的速度(pace)下降，如第3C圖所示。當VY和VY’的差值電壓足夠大時，雙穩態電路被觸發，電壓VX’和VX分別收斂至VDD和0。雙穩態電路觸發的時刻在第3C圖中以t2表示。反之亦然，即如果VIN小於VIP，電壓VX’和VX分別收斂至0和VDD。參閱第1D圖，曲線122展示了比較器302的時間延遲。如圖所示，在第一步疊代運算過程中的時間延遲明顯比曲線120的低，這是由於使用了高速放大器。

在後續的疊代運算過程中，例如，從第二步、第三步、第四步或者其他適當的疊代運算過程開始，共模信號的幅值降低至可以啟動低雜訊放大器並且關閉高速放大器。第3D圖展示了比較器302使用低雜訊放大器的情況。每個疊代運算過程可根據CLK電平，被分為預充階段和決策階段。在預充階段，電晶體M17和M18開啟，從而使得節點Z和Z’處的電壓近似於0，如第3E圖所示。電晶體M17和M18在時鐘信號CLK等於1時打開。在t1’時刻，時鐘信號CLK切換為0，比較器進入決策階段。在此階段，電晶體M14可偏置電晶體M15和M16，M15和M16驅動電流進入電容C。電容C兩端的電壓又進一步驅動電晶體M4和M5，因此，電晶體M15和M16形成低雜訊放大器的第一放大級，而電晶體M4和M5形成低雜訊放大器的第二放大級。

若VIN大於VIP，VZ可以比VZ’更快的速度上升，如第3E圖所示。作為回應，VY可以比VY’更快的速度下降。當VY和VY’的差值足夠大時，雙穩態電路被觸發，電壓VX’和VX可分別收斂至VDD和0。第3E圖中雙穩態電路的觸發時刻為t2’。反之亦然，即若VIN小於VIP，電壓VX’和VX可分別收斂至0和VDD。當低雜訊放大器處於啟動狀態時，即使VIP和VIN之間的差值很小，由於低雜訊放大器提供了一個較大的電壓增益，雜訊信號的影響也可得到限制。在本實施例中，當共模信號較大時使用高速放大器，而當共模信號較小時使用低雜訊放大器，在其他一些實施例中，也可以使用相反的邏輯設置，例如在高速放大器使用PMOS電晶體而低雜訊放大器的第一放大級使用NMOS電晶體的例子中。

正如在對第2A圖的描述中提到的，在一些實施例中，也可以不使用共模信號去啟動/禁用高速放大器和低雜訊放大器，而是使用控制器214。第4圖展示了使用控制器214啟動比較器中的高速放大器和低雜訊放大器的情況。在一些實施例中，控制器214提供控制信號EN1和EN2。控制信號EN1可在高速放大器處於啟動狀態時啟用門G1，而控制信號EN2可在低雜訊放大器處於啟動狀態時啟用門G2。通過這種方式，CM發生器118可不再使用。

上述裝置和技術方案可單獨實施，也可配合使用，或者在除上述各實施例以外的其他情況下使用。以上所述本發明的各實施方式並非限制本發明的範圍，凡是利用本發明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護範圍內。

在申請專利範圍中使用諸如“第一”，“第二”，“第三”等順序術語來修飾請求項元素本身並不意味著一個請求項的要素相對於另一個要素或時間的任何優先權，優先順序或順序，而是僅僅被用作標籤來區分具有某個名稱的一個要素與具有相同名稱的另一元素。

此外，這裡使用的措辭和術語是為了描述的目的，不應被視為限制。 “包含”，“包含”，“具有”，“包含”或“涉及”及類似的描述意在包括其後列出的項目及其等同物以及附加項目。

在不脫離本發明的精神以及範圍內，所描述的實施例僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的專利申請範圍所界定者為准。所屬技術領域具有通常知識者皆可以在不脫離本發明之精神以及範圍內做些許更動與潤飾。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧類比數位轉換器

101‧‧‧取樣電路

102‧‧‧比較器

104‧‧‧逐次逼近型邏輯電路

106‧‧‧數位類比轉換器

120,122‧‧‧表示延遲的曲線

118‧‧‧共模信號發生器

202,302‧‧‧比較器

210‧‧‧低雜訊放大器

212‧‧‧高速放大器

214‧‧‧控制器

216‧‧‧雙穩態電路

M1-M18‧‧‧電晶體

第1A圖是類比數位轉換器一個例子的結構框圖；第1B圖是具有恒定共模信號的輸入信號一個例子的示意圖；第1C圖是具有隨時間改變的共模信號的輸入信號一個例子的示意圖；第1D圖是在持續逼近型（SAR）類比數位轉換器疊代運算運算過程中比較器相關的延時的示意圖；第2A圖是本發明比較器一實施例的結構框圖；第2B圖是共模信號在SAR類比數位轉換器疊代運算運算過程中的變化的一個例子的示意圖；第3A圖是本發明比較器一實施例的電路圖；第3B圖是第3A圖中的比較器使用高速放大器的一實施例的示意圖；第3C圖是第3B圖中的比較器的複數個輸出信號的一個例子的示意圖；第3D圖是第3A圖中的比較器使用低雜訊放大器的一實施例的示意圖；第3E圖是第3D圖中的比較器的複數個輸出信號的一個例子的示意圖；第4圖是本發明的比較器的另一實施例的電路圖。

Claims

一種比較器，包括：第一放大級和第二放大級，所述第一放大級和所述第二放大級用於接收輸入信號；以及雙穩態電路，與所述第一放大級和所述第二放大級耦合，用於提供輸出信號，所述輸出信號是從兩個可選值中選出的；其中，所述第一放大級用於在第一時間區間驅動所述雙穩態電路，所述第二放大級用於在第二時間區間驅動所述雙穩態電路。
如申請專利範圍第1項所述的比較器，所述第一放大級具有第一增益，所述第二放大級具有第二增益，其中，所述第二增益大於所述第一增益。
如申請專利範圍第1項所述的比較器，所述第一放大級具有第一時間延遲，所述第二放大級具有第二時間延遲，其中，所述第二時間延遲大於所述第一時間延遲。
如申請專利範圍第1項所述的比較器，還包括共模信號發生器，用於向所述第一和第二放大級提供共模信號，其中，在所述第一時間區間和所述第二時間區間之間所述共模信號變化；或者所述第一時間區間內的所述共模信號與所述第二時間區間內的所述共模信號不同。
如申請專利範圍第4項所述的比較器，所述第一時間區間對應的所述共模信號大於所述第二時間區間對應的所述共模信號。
如申請專利範圍第1項所述的比較器，最高有效位在所述第一時間區間從所述比較器獲取，最低有效位在所述第二時間區間從所述比較器獲取，所述最高有效位和所述最低有效位用於表示所述輸入信號。
如申請專利範圍第1項所述的比較器，所述雙穩態電路包括鎖存器。
一種信號輸出方法，包括：在第一時間區間啟動第一放大級；雙穩態電路在所述第一放大級的作用下，在所述第一時間區間提供從兩個可選值中選出的輸出信號；在第二時間區間啟動第二放大級；並且所述雙穩態電路在所述第二放大級的作用下，在所述第二時間區間提供從所述兩個可選值中選出的輸出信號。
如申請專利範圍第8項所述的方法，所述第一放大級具有第一時間延遲，所述第二放大級具有第二時間延遲，其中所述第二時間延遲大於所述第一時間延遲。
如申請專利範圍第8項所述的方法，所述第一時間區間包括執行所述複數個疊代運算過程中的第一步疊代運算過程的時間；和/或，所述第二時間區間包括執行所述複數個疊代運算過程中的最後一步疊代運算過程的時間。
如申請專利範圍第8項所述的方法，所述第一放大級具有第一增益，所述第二放大級具有第二增益，其中，所述第二增益大於所述第一增益。