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TW201814903A - 在後段產線處理期間形成以氮化鎵為基礎的電晶體的方法及設備 - Google Patents

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Abstract

在後段產線處理期間形成以氮化鎵為基礎的電晶體的方法及設備被揭露。範例積體電路包括形成於第一半導體基板上之第一電晶體。範例積體電路包括形成於第一半導體基板上之介電材料。介電材料延伸越過第一電晶體。範例積體電路更包括形成於介電材料上之第二半導體基板。範例積體電路亦包括形成於第二半導體基板上之第二電晶體。

Description

在後段產線處理期間形成以氮化鎵為基礎的電晶體的方法及設備
本揭露大致關於半導體，且更具體言之，關於在後段產線處理期間形成以氮化鎵為基礎的電晶體的方法及設備。
氮化鎵(GaN)為具有寬能帶隙之半導體材料。舉例來說，傳統半導體材料(例如矽(Si)與砷化鎵(GaAs))具有大約1至1.5電子伏特的等級之能帶隙。相較之下，GaN具有大約3.4電子伏特之能帶隙。相對高的能帶隙導致相對高的崩潰電壓，其使得GaN適合作為使用於高功率及/或高頻率應用中之電晶體的基板。然而，GaN的本質為：好處僅存在於n通道(n-channel)電晶體，而被形成於GaN基板上之p通道(p-channel)電晶體展現在大部分的應用中太差而無法被接受的特性。
100‧‧‧圖式
102‧‧‧第一繪製線
104‧‧‧第二繪製線
106‧‧‧第三繪製線
200‧‧‧電路
202‧‧‧基板
204‧‧‧頂表面
206‧‧‧電晶體
208‧‧‧閘極
210‧‧‧摻雜區域
211‧‧‧鰭片
212‧‧‧溝渠
214‧‧‧金屬佈線
216‧‧‧介電材料
218‧‧‧氮化銦鎵
220‧‧‧電晶體
222‧‧‧摻雜區域
224‧‧‧閘極
226‧‧‧厚度
228‧‧‧高度差
230‧‧‧頂表面
302‧‧‧方塊
304‧‧‧方塊
306‧‧‧方塊
308‧‧‧方塊
310‧‧‧方塊
400‧‧‧處理器平台
412‧‧‧處理器
413‧‧‧區域記憶體
414‧‧‧揮發性記憶體
416‧‧‧非揮發性記憶體
418‧‧‧匯流排
420‧‧‧介面電路
422‧‧‧輸入裝置
424‧‧‧輸出裝置
426‧‧‧網路
428‧‧‧大量儲存裝置
432‧‧‧編碼指令
第1圖為表示電子霍爾移動率(Hall mobility)對InN之三個不同的摻雜密度的溫度之圖式。
第2圖顯示根據本揭露的教示所構成之部份的範例積體電路之剖面圖。
第3圖為用以製造第2圖之範例電路的範例方法之流程圖。
第4圖為與用以執行至少部份藉由用以製造第2圖的範例積體電路之第3圖所表示的範例方法所表示的範例機器可讀取指令之半導體製造機器相關聯的範例處理器系統之方塊圖。
圖式非依比例繪製。作為替代，要了使多個層與區域清楚表示，層之厚度可在圖式中被放大。相同元件符號將被使用於整份圖式及後附描述中以參照相同或相似的部份。於此文中所使用者，陳述任何部份(例如，層、膜、區(area)、或板)於以任何方式被設於(例如，設於、位於、設置於或形成於等等)另一部份上表示參考部份接觸另一部份、或參考部份在另一部份之上而一或多個中間部份位於其中。陳述任何部份接觸另一部份表示兩個部份之間沒有中間部份。
【發明內容】及【實施方式】
功率效率在許多電子裝置中是重要的考量。 其對於依賴電池對電性組件供電之行動裝置尤其如此。依此方式，已做出努力在積體電路(IC)中使用以氮化物為基礎的半導體材料，因為其對於其他一般使用的半導體材料已顯示在特定應用中展現較佳功率效率，包括電壓調節與射頻(RF)功率放大。更具體言之，被使用作為半導體基板之氮化鎵(GaN)相對於以矽(Si)或砷化鎵(GaAs)製成之半導體基板顯示明顯的益處。這些益處大部分由於在GaN中明顯的較高能帶隙(相較於導致更高之崩潰電壓的其他半導體材料)。然而，由於GaN之能帶結構，以氮化鎵為基礎的半導體材料之改良的效率僅適用於n通道裝置，而以氮化鎵為基礎的p通道裝置具有尤其差的效能特性。
電壓調節器與RF功率放大器的實現皆需要n通道與p通道控制邏輯。因此，當GaN基板可能有益於形成高電壓NMOS電晶體(n通道金屬氧化物半導體場效電晶體)時，不同的半導體基板被需要以形成PMOS電晶體(p通道金屬氧化物半導體場效電晶體)以對於此p通道裝置避免GaN之差的特性。雖然Si對於PMOS電晶體具有期望的效能特性，整合Si基板與GaN基板以賦能NMOS與PMOS電晶體之電性互連會有挑戰性。除了別的之外，在GaN與Si之晶格結構中有不匹配。結果，對於GaN被適當形成與處理於Si晶圓上，Si晶圓需要沿<111>結晶晶格平面之表面來定向。然而，在許多典型應用中，Si的定向使得Si的處理較當Si被沿<100>結晶晶格平面之頂表面來定向時更 困難。再者，即使有以上所注意的Si之定向，不同的晶格結構導致對於形成於Si基板上的GaN之相對厚磊晶層之需求。從厚GaN層導致的在GaN基板表面的頂表面與Si表面之頂表面之間的明顯高度差使對於電晶體形成於各表面上(例如，於GaN上之NMOS電晶體及於Si上之PMOS電晶體)以被電性互連為困難及/或昂貴的。
替代方式為製造分開的晶片於分開的晶圓上，各具有不同的基板材料。舉例來說，一個晶片以GaN形成作為基板以用於NMOS電晶體而另一晶片以Si形成作為基板以用於PMOS電晶體。在分開的晶片的製造之後，晶片經由於一個晶片上之焊接凸塊被電性互連於在另一晶片中被接收之連接點處。此方案為昂貴的且耗時的，因為分開的晶片必須在分開的製程期間被製造。
此處所揭露之教示賦能形成於Si基板上之PMOS電晶體與形成於以氮化鎵為基礎的基板上之高壓NMOS電晶體的共整合，其被開發為單一晶片的一部分(例如，於單一晶圓)。藉由在裝置製造的後段產線期間形成以氮化鎵為基礎的電晶體使其為可能的。一般而言，半導體裝置製造可被廣義地分成兩個序列階段，包括(1)前段產線(front-end-of-line；FEOL)處理、及(2)後段產線(back-end-of-line；BEOL)處理。FEOL處理典型地涉及個別的電晶體於半導體基板(例如，矽晶圓)上之形成。BEOL處理涉及互連先前被形成於基板上之電晶體的金屬佈線之形成。因此，如後文中更完整的說 明，於一些範例中，在至少一些金屬佈線在FEOL期間已被形成以互連先前被形成於Si基板中之電晶體之後，以氮化鎵為基礎的基板在BEOL期間被形成。
更具體言之，於此所揭露之範例開始於標準Si晶圓被使用以在FEOL期間形成PMOS電晶體，如所屬技術領域中具有通常知識者所已知。然而，不像已知方式，不是在FEOL期間形成GaN層於Si晶圓上以形成期望的NMOS電晶體，在用於在Si基板上之PMOS電晶體的至少一些金屬佈線已被形成之後，在晶片製造的BEOL階段期間GaN基板(與相關聯的電晶體)被形成。亦即，在PMOS電晶體被形成於Si基板上之後(一般對應至FEOL階段的結束)，一或多層的金屬佈線及介電材料被加入至PMOS電晶體與Si基板之頂部上方。之後，GaN層被形成於介電材料上以作為用於NMOS電晶體之基板，其係與已連接至Si基板之PMOS電晶體的金屬佈線電性互連。因此，於一些範例中，GaN基板與相關聯的NMOS電晶體被置於Si基板與相關聯的PMOS電晶體之上。不只是因為依此方式之電晶體的堆疊賦能不同材料的電晶體被電性互連於單一晶片上，其亦減少電性電路的整體覆蓋區域(footprint)。亦即，在BEOL期間形成電晶體賦能此電晶體以重疊在FEOL期間形成的電晶體以增加可被形成於單一半導體晶圓上之電晶體的數量(例如，於相同晶片上)。於一些範例中，多於一層的電晶體可在BEOL期間被形成以更進一步增加電晶體計數。
不是在FEOL階段期間而是在晶片製造的BEOL階段期間形成電晶體(如典型地完成的)包括數個挑戰。一般而言，在FEOL處理期間相對嚴厲的需求係典型地被遵循(按照可被使用的材料)，以避免電晶體於其中形成之半導體材料的污染。然而，在用以沈積、圖案化、移除、或者修改涉及在FEOL期間電晶體之形成的材料之可用的方法之類型中有相對少的限制。相較之下，雖然因為電晶體已被典型地形成，在BEOL處理期間污染較少被考量，用以在BEOL期間形成金屬化層(例如，用以互連分開的電晶體之金屬佈線)之可用的處理之類型係被相對地限制。尤其，BEOL係典型地被限制以處理不超過大約400℃的溫度，因為在較高溫度下BEOL材料(例如，金屬佈線)開始劣化。這是當金屬互連被形成時電晶體(在FEOL期間)的形成在移動至BEOL上之前被典型地完成的一個理由。
有相對地少的可在BEOL處理之相對地限制的溫度範圍內被形成的半導體材料(例如，不超過大約400℃)仍具有適合的特性以形成電晶體。一種此材料為氮化銦(InN)，其能夠被形成在400℃以下的溫度，使用電漿分子束磊晶(molecular beam epitaxy；MBE)與NH3-MBE束磊晶。以此溫度成長的InN為特性在於比得上以Si製成的半導體之電子霍爾移動率的半導體。舉例來說，第1圖為表示電子霍爾移動率(Hall mobility)對InN之三個不同的摻雜密度的溫度之圖式100。更具體言之，第一繪製線 102表示摻雜密度為5.1e16cm-3之InN、第二繪製線104表示摻雜密度為8.7e16cm-3之InN、而第三繪製線106表示摻雜密度為3.9e17cm-3之InN。相比之下，每立方公分1.3e17的摻雜密度之Si展現範圍在第1圖中之圖式100中所顯示的類似溫度範圍中在大約1000與1400cm2V-1s-1之間的霍爾移動率。因此，以InN為基礎的半導體材料之速度效能可被期望比得上Si。
依照此揭露之教示，GaN可混合InN以形成氮化銦鎵(InGaN)合金，其被使用作為基板以在PMOS電晶體已被形成(在FEOL期間)於其上之Si晶圓的BEOL處理期間形成NMOS電晶體。由於合金中的InN，InGaN可被成長於在BEOL處理可接受的範圍內之溫度(例如，在約400℃以下)。再者，當被使用於電壓調節及RF功率放大時，InGaN具有相對地高的能帶隙(由於合金中的GaN)以達成較佳功率效率。
第2圖顯示根據本揭露的教示所構成之部份的範例積體電路200之剖面圖。於所示的範例中，電路200被形成於Si基板202上。於一些範例中，Si基板202為典型的Si晶圓(例如，具有頂表面204沿<100>結晶晶格平面定向之300mm Si CMOS(互補-金屬-氧化物-半導體))。於所示的範例中，一或多個電晶體206被形成於Si基板202之頂表面204上。電晶體206可為任何適合的設計。於所示的範例中，電晶體206包括被置於Si基板202的摻雜區域210(對應至電晶體206之源極與汲極)之間的閘極208。於所 示的範例中，摻雜區域210係在由Si基板202形成的鰭片211(例如，延伸超過第2圖所示範例)內，其係藉由淺溝渠隔離(shallow trench isolation；STI)材料(例如，二氧化矽(SiO2)、矽酸鹽(SiO4)、或其他介電質)之溝渠212沿其長度分開。典型地，用於電晶體206、閘極208、摻雜區域210、及STI溝渠212的鰭片211之形成構成製程之FEOL階段，而之後所加入的材料被考量為與BEOL階段相關聯。
在半導體裝置製造的BEOL階段期間，個別的電晶體206藉由形成金屬佈線214連接特定電晶體206之源極與汲極(例如，摻雜區域210)被電性互連以完成電路200。典型地，金屬佈線214之形成係藉由形成在電晶體206與Si基板202上方之介電材料216之一序列的層且沈積金屬於介電材料216之各層中所做出的孔洞及/或通孔內(在其被形成之後)來實現。介電材料216可為任何適合的絕緣體，例如氧化物或氮化物。更具體言之，介電材料216可為二氧化矽(SiO2)、矽酸鹽(SiO4)、氮氧化矽(SiON)等。金屬佈線214可為任何適合的金屬(例如，鋁(Al)、銅(Cu)等)。
於第2圖所示的範例中，InGaN 218層係形成在Si基板202上之電晶體206之上的介電材料216之其中一層上。InGaN 218被使用作為用於額外的電晶體220之基板。於一些範例中，形成於InGaN 218上之電晶體220為NMOS電晶體而形成於Si基板202上之電晶體206為PMOS電 晶體。相較於形成於Si基板上之類似的NMOS電晶體，在與RF功率放大之電壓調節相關聯的應用上，形成於以氮化鎵為基礎的基板上之此NMOS電晶體具有明顯較佳效率。因此，相較於使用類似的電晶體之只形成於Si基板202上的配置之可比較的電路，在第2圖中所表示的積體電路200將更有效率。再者，相較於所有的電晶體形成於共同平面上之可比較的電路，在PMOS電晶體206之頂部上的NMOS電晶體220之堆疊賦能電路200具有較小的覆蓋區域。
如上所述，InGaN 218之層與相關聯的電晶體220係在裝置製造之BEOL階段期間被形成(亦即，在至少一些金屬佈線214已被形成之後)。依此方式，為了避免金屬佈線214之劣化，InGaN 218係使用維持在約400℃以下的溫度之處理來形成。於一些範例中，InGaN 218係使用電漿MBE與NH3-MBE來形成。InGaN 218之層中的In對Ga之特定比率可被調適至電晶體220待被使用的特定應用(由於用以形成此電晶體之溫度限制)。舉例來說，Ga之較大部份將導致於電晶體中之較大的功率效率，而In之較大部份將導致當形成InGaN 218磊晶層時所需的較低溫度。
於所示的範例中，雖然形成於Si基板202上之電晶體206包括鰭片211，形成於InGaN 218上之電晶體220為具有大致平坦表面(具有偏振層，閘極224形成於其上)之平面電晶體。然而，有可能形成具有不同設計及/或形狀的電晶體220。舉例來說，摻雜區域222(或蝕刻的 與再成長的區域)可被形成於InGaN中以對於電晶體220作為源極與汲極。
於所示的範例中，介電材料216為非晶形或非結晶材料。結果，形成於介電材料216上之InGaN 218將典型地不為完全的結晶，如對於電晶體在半導體基板中被一般地期望者。亦即，GaN、InN、及其他此半導體材料係典型地形成於下面的結晶基板(例如，碳化矽(SiC)、藍寶石(Al2O3)等)上以確保所得磊晶層儘可能為幾乎完全結晶。然而，由於於所示的範例中非晶形介電材料216對於InGaN 218作為下面的表面，所得InGaN 218之層將藉由非晶形或多晶結構而被特性化。
雖然在半導體中結晶的缺點在基板中對於於微處理器中所期望的快速邏輯之電晶體是不期望的，當半導體被使用於控制邏輯應用(例如如上所述提供電壓調節或RF功率放大之電路)時，效能考量多少被減少。亦即，雖然InGaN 218之多晶本質會在關於完全結晶層的材料之崩潰電壓中導致某些減少，InGaN明顯地較Si高的能帶隙係使得形成於InGaN 218上之電晶體220對於在傳統Si基板上形成的電晶體仍將在功率效率上提供明顯的改良。再者，InGaN 218之層的厚度226可為較於GaN之其他半導體應用中薄得多，因為減少缺點(以厚磊晶層)的需要並非考量。舉例來說，許多GaN之已知應用使用大約3微米厚的等級之層。相較之下，於一些範例中，於第2圖中之InGaN 218的厚度226可為小於或等於大約0.1微米(100奈 米)。於一些範例中，InGaN 218之厚度226可為小於或等於大約30奈米。薄得多的InGaN 218之層(由於缺少InGaN 218之結晶結構的考量)賦能於InGaN 218上之電晶體220在BEOL處理期間被置於金屬化層內，使得在Si基板202之頂表面204與頂表面230之間的高度差228小於1微米。於一些範例中，高度差228可為明顯地較少(例如，在0.1與0.5微米之間的範圍)。電晶體206、220之接近鄰近度大大地促進電晶體其經由金屬佈線214之電性互連及增加電路200之電晶體密度。
雖然第2圖顯示整合以氮化鎵為基礎的電晶體與Si電晶體於單一矽晶圓上，此處所揭露的教示亦可被適合地調適至其他半導體材料。舉例來說，相較於Si，下面的基板(亦即，基底晶圓)可替代地由鍺(Ge)、砷化鎵(GaAs)、鍺化矽(SiGe)、或任何其他適合的半導體製成。再者，GaN以外之不同的材料可被使用於在BEOL處理期間所形成的電晶體，只要材料能夠被形成於對於BEOL可接受的溫度限制內(例如，400℃以下)。舉例來說，其他III-N半導體(包括銦(例如，銦氮化鋁(InAlN)))可被使用以取代以上所述之InGaN。
第3圖為用以製造第2圖之範例電路200的範例方法之流程圖。方法開始於方塊302，其中PMOS電晶體206係形成於矽(Si)基板202上。於方塊304，該方法涉及連同金屬佈線214加入一或多層的介電材料216。介電材料216可覆蓋或隔離PMOS電晶體206，而金屬佈線214係電 性連接至各電晶體206之源極與汲極。於方塊306，該方法涉及加入氮化銦鎵(InGaN)218之層於介電材料216上。如上所述，成長InGaN 218之該處理可被限制至在大約400℃以下之溫度以避免已被沈積(在方塊304)的金屬佈線214之劣化。於一些範例中，如第2圖所示，InGaN 218之形成被限制至與金屬佈線214隔開之介電材料216之下面的層之一或多個特定部份。下面的介電材料216之其餘部份可被額外的介電材料216及/或額外的金屬佈線214覆蓋。
於方塊308，範例方法涉及形成NMOS電晶體220於InGaN 218上。由於在InGaN 218之層中的GaN材料之電性性質，NMOS電晶體220為高電壓電晶體。於方塊310，範例方法涉及連同金屬佈線214加入一或多個額外的介電材料216之層，以互連PMOS電晶體206與NMOS電晶體220。之後，第3圖之範例方法結束。雖然範例方法係參照第3圖中所示之流程圖來描述，按照此處所揭露之教示來製造範例電路200之許多其他方法可被替代地使用。舉例來說，方塊之執行的次序可被改變，及/或所描述的一些方塊可被改變、消除、或結合。同樣地，額外的操作可被包括於在第3圖所顯示的方塊之前、之中、或之後的製造過程中。尤其，於一些範例中，其有被加入至不同的介電材料216之層的多個InGaN 218之層，使得有在不同水平彼此重疊之三或更多個不同的電晶體之層。
第4圖為能夠執行第3圖之方法以製造第2圖之積體電路200的半導體製造機器之範例處理器平台400的方 塊圖。處理器平台400可為例如伺服器、個人電腦、行動裝置(例如，蜂巢式電話、智慧型手機、平板電腦(例如iPadTM))、個人數位助理(PDA)、網際網路器具、或任何其他類型的計算裝置。
所顯示的範例之處理器平台400包括處理器412。所顯示的範例之處理器412為硬體。舉例來說，處理器412可藉由一或多個來自任何期望的家族或製造者之積體電路、邏輯電路、微處理器或控制器來實現。
所顯示的範例之處理器412包括區域記憶體413(例如，快取)。所顯示的範例之處理器412經由匯流排418而跟包括揮發性記憶體414與非揮發性記憶體416之主記憶體通訊。揮發性記憶體414可藉由同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)及/或任何其他類型的隨機存取記憶體裝置來實現。非揮發性記憶體416可藉由快閃記憶體及/或任何其他期望類型的記憶體裝置來實現。至主記憶體414、416之存取係藉由記憶體控制器來控制。
所顯示的範例之處理器平台400亦包括介面電路420。介面電路420可藉由任何類型的介面標準來實現，例如乙太網路介面、通用串列匯流排(USB)、及/或快速PCI介面。
於所示的範例中，一或多個輸入裝置422係連接至介面電路420。輸入裝置422允許使用者輸入資料及命 令至處理器412內。輸入裝置可藉由例如音訊感測器、麥克風、相機(靜態或視訊)、鍵盤、按鈕、滑鼠、觸碰螢幕、軌跡墊、軌跡球、等電位點(isopoint)及/或語音辨識系統來實現。
一或多個輸出裝置424亦連接至顯示的範例之介面電路420。輸出裝置424可藉由例如顯示裝置(例如，發光二極體(LED)、有機發光二極體(OLED)、液晶顯示器、陰極射線管顯示器(CRT)、觸碰螢幕、觸覺輸出裝置、印表機及/或揚聲器)來實現。因此，所顯示的範例之介面電路420典型地包括圖形驅動器卡、圖形驅動器片或圖形驅動器處理器。
所顯示的範例之介面電路420亦包括通訊裝置(例如發送器、接收器、收發器、數據機及/或網路介面卡)以促進經由網路426(例如，乙太網路連接、數位用戶線路(DSL)、電話線路、同軸電纜、蜂巢式電話系統、等等)跟外部機器(例如，任何種類的計算裝置)之資料的交換。
所顯示的範例之處理器平台400亦包括用以儲存軟體及/或資料之一或多個大量儲存裝置428。此大量儲存裝置428之範例包括軟碟機、硬碟機、光碟機、藍光光碟機、RAID系統、及數位多功能光碟(DVD)機。
用以實現第3圖之方法的編碼指令432可被儲存於大量儲存裝置428中、於揮發性記憶體414中、於非揮發性記憶體416中、及/或於可移除實體電腦可讀取儲存媒 體(例如CD或DVD)上。
綜上所述，應了解的是，以上所揭露的方法、設備及製造之物件賦能被形成於以氮化鎵為基礎的半導體基板上的高電壓電晶體之使用，其在各種應用(包括電壓調節與RF功率放大)上提供益處。更具體言之，本揭露之教示賦能以氮化鎵為基礎的NMOS電晶體之優點，藉由共整合GaN NMOS電晶體與形成於不同的半導體基板上之PMOS電晶體而避免以氮化鎵為基礎的PMOS電晶體之差的效能特性。再者，這些不同的電晶體之共整合被製造於單一晶圓上以促進及合理化完整電路於單一晶片上之生產，而不需要單獨地製造的晶片堆疊在一起。其係藉由在開始加入金屬佈線至先前形成的PMOS電晶體之BEOL處理之後形成NMOS電晶體來實現。更具體言之，NMOS電晶體係形成於被沈積於PMOS電晶體之頂部上的介電材料之層的頂部上。其賦能NMOS與PMOS電晶體接近鄰近度以促進其電性互連且亦減少電路之整體覆蓋區域，因為電晶體係在彼此頂部上堆疊。
範例1包括包括形成於第一半導體基板上之第一電晶體的積體電路。積體電路包括形成於第一半導體基板上之介電材料。介電材料延伸越過第一電晶體。積體電路更包括形成於介電材料上之第二半導體基板。積體電路包括形成於第二半導體基板上之第二電晶體。
範例2包括範例1之標的，其中積體電路更包括金屬佈線，以電性互連該第一電晶體與該第二電晶體。
範例3包括範例2之標的，其中該第二電晶體係在該金屬佈線中之至少一些被形成之後被形成。
範例4包括範例1-3中任一項之標的，其中該第二半導體基板係在少於大約攝氏400度之溫度形成。
範例5包括範例1-4中任一項之標的，其中該第一半導體基板為矽。
範例6包括範例1-5中任一項之標的，其中該第二半導體基板係由非晶材料或多晶材料中之一者形成。
範例7包括範例1-6中任一項之標的，其中該第二半導體基板為氮化銦鎵。
範例8包括範例1-7中任一項之標的，其中該第一電晶體為PMOS電晶體而該第二電晶體為NMOS電晶體。
範例9包括範例1-8中任一項之標的，其中該積體電路被使用於電壓調節。
範例10包括範例1-9中任一項之標的，其中該積體電路被使用於射頻功率放大。
範例11包括一種設備，包括第一電晶體及電性互連至該第一電晶體之第二電晶體。該第一電晶體與該第二電晶體形成於單一半導體晶圓上。該第二電晶體形成於被使用以互連該第一電晶體與該第二電晶體之金屬佈線的形成之後。
範例12包括範例11之標的，其中該第二電晶體在該第一電晶體之上。
範例13包括範例11或12之標的，其中該設備更包括於該半導體晶圓上的介電材料之層。該設備亦包括於該介電材料上之以氮化鎵為基礎的材料之層。該以氮化鎵為基礎的材料之層對應至用於該第二電晶體之基板。
範例14包括範例13之標的，其中該以氮化鎵為基礎的材料包括銦。
範例15包括範例11-14中任一項之標的，其中該第二電晶體係形成於少於或等於攝氏400度之溫度。
範例16包括一種製造積體電路之方法，其包括形成第一電晶體於第一半導體基板上。該方法更包括在該第一電晶體的形成之後，加入介電材料之層。該方法亦包括形成第二電晶體於該介電材料上。
範例17包括範例16之標的，其中該方法更包括加入第二半導體材料之層於該介電材料上。該方法更包括形成該第二電晶體於該第二半導體材料上。
範例18包括範例17之標的，其中該第二半導體材料為氮化銦鎵。
範例19包括範例17或18之標的，其中加入該第二半導體材料之層係在不超過攝氏400度之溫度下完成。
範例20包括範例16-19中任一項之標的，其中該方法更包括形成金屬佈線以電性互連該第一電晶體至該第二電晶體。
範例21包括範例20之標的，其中該金屬佈線 中之至少一些係在形成該第二電晶體之前被形成。
範例22包括範例16-21中任一項之標的，其中該第一電晶體為PMOS電晶體而該第二電晶體為NMOS電晶體。
雖然某些範例方法、設備與製造之物件已於此處揭露，此專利之涵蓋範圍的範疇並不以此為限。相反的，此專利涵蓋落於此專利的申請專利範圍之範疇內的所有方法、設備與製造之物件。

Claims (22)

  1. 一種積體電路，包含：形成於第一半導體基板上之第一電晶體；形成於該第一半導體基板上之介電材料，該介電材料延伸越過該第一電晶體；形成於該介電材料上之第二半導體基板；及形成於該第二半導體基板上之第二電晶體。
  2. 如申請專利範圍第1項之積體電路，更包括金屬佈線，以電性互連該第一電晶體與該第二電晶體。
  3. 如申請專利範圍第2項之積體電路，其中該第二電晶體係在該金屬佈線中之至少一些被形成之後被形成。
  4. 如申請專利範圍第1項之積體電路，其中該第二半導體基板係在少於大約攝氏400度之溫度形成。
  5. 如申請專利範圍第1項之積體電路，其中該第一半導體基板為矽。
  6. 如申請專利範圍第1項之積體電路，其中該第二半導體基板係由非晶材料或多晶材料中之一者形成。
  7. 如申請專利範圍第1項之積體電路，其中該第二半導體基板為氮化銦鎵。
  8. 如申請專利範圍第1項之積體電路，其中該第一電晶體為PMOS電晶體而該第二電晶體為NMOS電晶體。
  9. 如申請專利範圍第1項之積體電路，其中該積體電路被使用於電壓調節。
  10. 如申請專利範圍第1項之積體電路，其中該積體電路被使用於射頻功率放大。
  11. 一種設備，包含：第一電晶體；及第二電晶體，電性互連至該第一電晶體，該第一電晶體與該第二電晶體形成於單一半導體晶圓上，該第二電晶體形成於被使用以互連該第一電晶體與該第二電晶體之金屬佈線的形成之後。
  12. 如申請專利範圍第11項之設備，其中該第二電晶體在該第一電晶體之上。
  13. 如申請專利範圍第11項之設備，更包括：於該半導體晶圓上的介電材料之層；及 於該介電材料上之以氮化鎵為基礎的材料之層，該以氮化鎵為基礎的材料之層對應至用於該第二電晶體之基板。
  14. 如申請專利範圍第13項之設備，其中該以氮化鎵為基礎的材料包括銦。
  15. 如申請專利範圍第11項之設備，其中該第二電晶體係形成於少於或等於攝氏400度之溫度。
  16. 一種製造積體電路之方法，包含：形成第一電晶體於第一半導體基板上；在該第一電晶體的形成之後，加入介電材料之層；及形成第二電晶體於該介電材料上。
  17. 如申請專利範圍第16項之方法，更包括：加入第二半導體材料之層於該介電材料上；及形成該第二電晶體於該第二半導體材料上。
  18. 如申請專利範圍第17項之方法，其中該第二半導體材料為氮化銦鎵。
  19. 如申請專利範圍第17項之方法，其中加入該第二半導體材料之層係在不超過攝氏400度之溫度下完成。
  20. 如申請專利範圍第16項之方法，更包括形成金屬佈線以電性互連該第一電晶體至該第二電晶體。
  21. 如申請專利範圍第20項之方法，其中該金屬佈線中之至少一些係在形成該第二電晶體之前被形成。
  22. 如申請專利範圍第16項之方法，其中該第一電晶體為PMOS電晶體而該第二電晶體為NMOS電晶體。
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