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TW200421565A - High density chip carrier with integrated passive devices - Google Patents

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TW200421565A
TW200421565A TW092133856A TW92133856A TW200421565A TW 200421565 A TW200421565 A TW 200421565A TW 092133856 A TW092133856 A TW 092133856A TW 92133856 A TW92133856 A TW 92133856A TW 200421565 A TW200421565 A TW 200421565A
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Robert H Dennard
Rama Divakaruni
Bruce Kenneth Furman
Rajarao Jammy
Chandrasekhar Narayan
Sampath Purushothaman
Joseph F Shepard Jr
Anna Wanda Topol
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Ibm
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Description

玖、發明說明： 【發明所屬之技術領域】 本發明係關於將複數個被動元件整合至一矽載體結 中’用以連接積體電路、組件、以及其它的半導體組件。 【先前技術】 在先進的電子計算㈣中，_電容Μ作為電荷貯存 槽，用於支援伴隨著同步的電路切換而必定會發生的瞬= 電流湧波。在晶片上和所有的封裝層（其包括 曰 片模組、電路板以及背板）中都會運用該等電容曰器曰。此=晶 在積體電路(1C)的功率分配系統中亦需要該些被動詛件，用 :降低同步電路切換雜訊，或ΔΙ(得爾它1}雜訊。不過，於 晶片上和晶片外系統中，對於是否能夠於高頻處支援足夠 的解耦電容則越來越感興趣。不斷地縮小至更小的裝置尺 寸以及提高晶片層的電路速度已提高對更高封裝密度的需 求’不過’其同樣需要有新的解決方式來解決越來越多的 解耦難題。 明確地說’該等解耦電容器不僅必須具有充份的電容， 而t由於電路速度越來越快’還必須可於越來越短的時脈 循環時間中來進行存取。微處理器單元（尤其是可攜式計算 和通#需求）中需要提高功率效率則會進一步地惡化該項 問題。有人提出時脈閘限（其能夠關閉該晶片+未被使用部 份的時脈電路)的解決方式’不過，此方法會顯著地增加切 換事件的數里’而且會因為大幅提高的J雜訊的關係而導致 新的難遺為達預期減低和該ΔΙ雜訊相關聯之電壓變動的
O:\89\89742.DOC 200421565 、、還必須併入阻尼電阻性元件和解耦電容性元件。所 、而要新的解決方式來解決所有該些問題，並且可更有 效地整〇非㊉#近該處理器電路的各種電容性和電阻性組 件於，、巾種解決方式中，會將解福電容併入一晶片的 基板之中’如共同擁有的美國專利案第5，m，糊號中所述。 &所使用的被動解輕元件通常係基於薄膜或厚膜陶究 技1夕上薄膜、或疋建立於一大型封裝中的數個小型離 =面黏著裝置。於電子封裝應时，目前使賴離散電 令:的寄生電感不夠低’無法使用於未來會被提出的高頻 或高速電路中。將被動裝置（積體被動裝置（IP))埋植於印刷 線路板或模組之内的功能必須挖開現在置放著先前的離散 被動組件的空間，用以安裝其它的組件。薄膜型的IP裝置 會表現出較高的頻率效能，並且提供較簡單的組件整合技 術。必須利用相容於載體材料和製程的技術來製造該些組 件。此外’為滿足未來高效能的需求’必須可於和裝置晶 片之時脈循環時間相比擬的時間框内來存取該等解耦元 件0 於該處理器晶片上建立該些元件可提供—可接受的存取 時間’但是，卻會佔用掉必須被建立於該些高效能晶片上 之主動電路的晶片面積。所以，而易見的係，需要有一 種更佳的解決方式來提供具有正確特性的㈣電容器和t 阻器’並且將該等解㈣容H和電阻^放置在可讓該等晶 片上之該裝置電路於接近該晶片時脈循環的時間内來存： 的位置處。
O:\89\89742.DOC 200421565 【發明内容】 本發明係關於在靠近一晶片上之相關電路元件的位置内 没計、製造整合被動電路元件（例如電容器、電阻器）以及其 生成結構。更明確地說，其可解決和被安裝於該等微電子 晶片封裝上之離散被動裝置之緩慢存取時間相關聯的難 題。本發明提供讓主動電路元件的低電感和低電阻整合具 有複數個被動元件。明確地說，本發明的目的係為包含被 動元件的整合載體提供一種結構，以便使用於高頻和高速 的計算應用中。本發明的另一項目的係結合電容器及/或電 阻器，用以於一矽基晶片載體内形成一具有複數個整合被 動裝置之完整的高密度互連結構。本發明的另一項目的係 利用低電感輸入/輸出構件（例如區域陣列焊接凸塊）於該晶 片上的電路和該載體上的被動裝置之間提供快速的電存 取。 下文將配合本文所列之附圖來詳細說明該些目的和該等 相關聯的較佳具體實施例。 【實施方式】 形成一尚效能計算系統之零件的高速微電子晶片含有非 常大量的電晶體，因而需要非常大量的輸入/輸出（1/〇)連接 線以及高密度的互連線路，以便構成晶片至晶片通信。雖 然多層陶瓷基板和印刷線路板可為低效能至中效能晶片提 供連接此力’不過，最近有人提出石夕基載體，其可允許非 常局的晶片至晶片繞線密度（<5μηι間距），並且能夠利用微 接合輸入/輸出接點來互連不同技術的晶片。於1月18曰提 O:\89\89742.DOC -9- 200421565 出的 IBM 檔案號碼 YOR9_2〇〇1_〇216_US1、Y〇R92〇〇i_ oan-usi以及YOR92001_0249等共同擁有之待審申請案中 便祝明過微接合接點，本文以引用的方式併入該等揭示内 容。本發明係希望額外使用矽載體作為被動元件的支撐 體。相較於該封裝上的遠端離散電容性元件，此種解決方 式允許將解耦電容器電整合至更靠近該晶片的位置處，、並 且同時使其遠離該晶片’留下該晶片的面積供主動電路使 用。 圖1所示的係一強化晶片載體的等效電路，丨已併入電阻 性和電容性解輕元件。兩條垂直虛線所包圍的電路部份表 示的係石夕載體刚的區域。該石夕載體中的元件包括和該等姓 構元件(互連線路、穿透通道、以及1/〇觸點)之幾何與物理 特徵相關聯的寄生電阻即和寄生電感Lp，以及由本發明方 法所引人的載體被動元件（電容性組件Ce和電阻性組件 Rc)圖1中，最左邊表示的係封裝ι〇ι，其具有遠端解輕電 容⑽其固有電g。該矽載體區的右側，總非切換電容 Cn(例如位於晶片解搞組件和狄鳩組件之上）和切換電容 代表的則係晶片1 02 〇因為 V ..^ 〜、、肩考慮4脈閘限和共振效應 、'夕循％ )’因此特定循環處之總切換電容會有所變 動所以，cSl、Cs2、··· CSn代表的便係各種電路元件的變 動切換電容（舉例來說，和特定時脈緩衝器及其對應 的啟動有關）。 予為 該載體具有複數個穿透石夕通道，該等通道允許連接至可 容納許多此等載體和其它裝置的封裝的第二層，並且分配
O:\89\89742.DOC 200421565 功率供其使用。於·……日提“麵檔案號碼 YOR92_51GUS1之共_有㈣審申請案中便說明過製 造此等具有完全金屬化通道穿過其中的封裝介面基板晶圓 的方法範例。圖2為先前技術之⑦載體結構的概略圖，其僅 係複數個晶片間的互連基板。其包括—具有複數個穿透通 道孔210㈣基板細，該等通道孔已經利用、絕緣材料⑽進 行過惰化處理，並且填充了導電材料咖。於共同擁有的美 國專利申請案第6,221，769號中便說明過製造此等通道的方 法。 該等由焊劑所製成的受控摺疊晶片連接(C4)球24〇係位 於該些穿透通道的底部’用以幫助連接至封裝的下一層。 由導電材料（例如銘或銅）所製成的互連線路25(>和通道細 餘於頂表面上，並且可用於在複數個積體電路晶片ι〇2之 間提供通信，該等積體電路晶片1G2可利用—由複數個微接 合觸點270所組成的陣列黏接至該載體。因而便可製造出介 =等晶片和該載體之間的高密度輸入/輸出（ι/〇)以及該 等晶片之間的高密度線路。可運用慣用的處理法（例如微影 法反應離子姓亥〉去、以旋塗法來進行介電質沉積、電漿 增強沉積法、利用物理或化學汽相沉積來進行導電金屬沉 積、電鍍法和反應燒結法、利用化學機械研磨（CMP)來進行 平整化）於該載體中建構該等各種特徵圖案。 刖 本發明設計的第一具體實施例藉由下面的方式來強化先 技術的矽载體：添加整合解耦電容器，以及讓被安裝於 該載體之上的晶片透過該等微接合I/O連接線來存取該些
O:\89\89742.DOC -11- 200421565 被動π件。呈現出深溝渠電容器形式的該等解輪電容器陣 列係被建立於該石夕載體中未被該等穿透通道特徵圖案所佔 據的頂表面區域上。圖3a為此種結構的概略圖。此具體實 !例包括圖2中所示的所有先前技術特徵圖案，不過，額外 還包括形成於該等梦穿透通道21()旁邊的深溝渠解裁電容 器結構編。製造該些深溝渠刪中所使料目前技術處 理（例如微影法和反應離子蝕刻法）容許高達4〇: i的深寬 比’其意謂著該等溝渠的深度為寬度的4〇倍。本發明製程 中所使用的吞亥等溝渠的寬度介於1〇〇㈣和1〇〇〇 _之間，深 度和見度的比例則介於2和5〇之間。 所以，使用溝渠電容器係可利用小面積基板來實現高電 容值的唯-解決方式。此具體實施例的另一關鍵特點係讓 被安裝於該載體上之該等晶片上之該等電路藉由 觸點於非常短的㈣時間内來存取料解輕電容 為相較於存取前述其它晶片片被動元件類型的時間，利 用該等微接合觸點的低電感以及該載體上該等短距互連線 路所導致的快速信號速度，便可產生非常快速的存取時 間。圖3b和3c中詳細地顯示出兩種可能的溝渠電容器。 第種溝渠電容器為如圖外概略顯示的金屬-絕緣體-金 屬（或稱為MIM)。圖中沉積一具極佳導電性且相容於矽的金 屬，、用以作為該等溝渠表面和該等溝渠頂部的襯裡，以便 形成底部電極3080。目前來說，可透過原子層沉積法（ald) 和化學汽相沉積法（CVD)於此等深溝渠結構中沉積下面的 材料：w、Ti、Ta、C0、上述元素之氣化物和矽化物、zr、
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Hf ' SiGe。亦可運用其它導電材料，不過，該膜的保形能 力係取決於該等溝渠的深寬比。接著，可以利用本技術中 热知的方法（例如、CVD、ALD、電鍍法以及類似的方法） 來沉積由下面材料所製成的高k介電膜3020··氮化矽、氮氧 化矽、氧化鈕、氧化鈦、氧化鋁、氧化锆、氧化铪、鈦酸 鎖銷、鈦酸鋇錯以及類似的材料。接著便可沉積該等溝渠 電容器的頂部導電電極3030。可以利用ALD、CVD、電鍍 法、物理汽相沉積法（PVD)或是此等方法的組合方式來沉積 下面的金屬：Ta、Ti、Cu、Ni、Pt、Co、Nb、Mo、V、Zr、 Pt、Ir、Re、Rh、或上述元素的組合物或是其合金、或是 僅沉積多晶石夕（目前的技術）。可利用微影法和蝕刻法來圖案 化層3080(底部電極）和3〇3〇(頂部電極）的接點3〇9〇，用以形 成最終的解輕結構，並且提供連接線給該等穿透通道21〇或 互連通道260，以便將該電容器陣列連接至該互連結構。 於第二具體實施例中，使用的係如圖3c概略顯示的金屬_ 絕緣體-矽（或稱為MIS)的第二種溝渠電容器。如圖3b中之 MIM的情況般，圖3(：的]\418溝渠電容器同樣係位於該矽載體 頂表面上該等穿透通道之間。於MIS的情況中，形成該等溝 渠3010之後，會實施植入和退火步驟，用以讓該等溝渠表 面和頂部具有非常高的導電性，以便產生一高度摻雜的 「井」區3080’。此井3080’可作為此結構中的底部電極。可 利用摻雜濃度介於10_18至10-21個原子/cm2範圍之間來植入 該等雜質，用以達到低電阻率（<〇〇1 〇hm_cm)的目的。該摻 雜區深度的變化範圍在50 nm至5〇〇 nm之間。可用於形成該 O:\89\89742.DOC -13- 200421565 底部導電層的雜質為As、p、B及其組合物。 除了必須選擇一相容的金屬製程來接觸該已摻雜矽之 外，其餘的程序流程皆與MIM程序流程相同。該MIS設計並 不需要一保形的第一金屬層，並且可簡化該製程，不過， 部會造成一較低效能的結構，這係因為圖3c中高度摻雜矽 3080的電阻率高於圖3b所使用之金屬層3〇8〇的電阻率。視 該應用而定，亦可設計其它的方法來製造一摻雜矽基底部 電極，也就是，可以使用一高度摻雜si晶圓作為該載體的 主體，該載體同時可作為底部電極。其它的設計方式則可 能係於每條溝渠附近製造出該高度摻雜Si的「表層」（透過 植入和退火），而且必要時，亦可能包含一高度摻雜的「摻 雜帶」，用以連接所有該等深溝渠。可於該矽表面下方特定 深度處來形成此摻雜帶。 製造該等溝渠電容器（如第一和第二具體實施例中的溝 渠電容器）和該等矽載體互連特徵圖案（即穿透通道、互連通 道以及線路等）的順序取決於處理的簡易性、該等不同步驟 所》4要的熱預异以及類似的條件。一般來說，較佳的係先 實施忒4溝渠電容器形成步驟，因為該等步驟需要較高的 溫度及特殊的沉積工具（例如高k絕緣體沉積所需要的工 具），而該等溫度和工具可能不相容於該等互連層中所使用 的導體。如果設計較低溫的製程來產生該等深溝渠層的 話，那麼便可逆向進行該等製程步驟，並且先處理穿透通 道。本揭示的一項關鍵特點係該已產生的結構（即具有附加 機能的穿透通道載體）使用的係基礎製造技術（舉例來說，記 O:\89\89742.DOC -14- 200421565 憶體晶片常用的深溝渠製程），，而且相較於先進的邊緣 CMOS BEOL，其係以非常寬鬆的接地規則來進行線路互 連，從而可造成低成本的製造方式。 圖4a所示的係本發明的第四具體實施例，其中係利用該 專Si載體穿透通道來建立该專解麵電容器。於此強化石夕載 體結構的設計中，使用部份該等穿透通道41〇，（其係被連接 至4載體互連線路中的特定接點位置4〇9〇，）來建構整合解 耦電容器。於通道410,之内護壁中提供一高介電常數（k〜7 以上）絕緣體420,的塗料作為該電容器的介電質，利用被連 接至該接點4090,的導電填充料43〇，作為該電容器的其中一 塊板，並且利用該高度摻雜矽基板區域4〇8〇，作為形成該整 -電谷器的另塊板’便可完成目的。理所當然的係，如 圖4b所示之可能的第四具體實施例（其包括穿透通道型電 容器）亦可設計-金屬接點4_„作為底部電極，取代圖^ 的高度摻雜石夕區域4_，。除了前述具體實施例中所述之該 等深溝渠_電容器之外還可設計圖4a和4b中所示之該些 穿透通道型電容器或是可分開設計，可分別參看圖4c和 4d。所以，本發明的第五具體實施例可將本發明第一或第 二具體實施例中的該等深溝渠電容器結構加人第三或第四 具體實施例中所述的穿透通道型解㈣容器設計中。 圖5a所不的係該強化石夕載體結構的概略圖式，其包括電 阻=元件’該圖為本發明設計之第六具體實施例。整合電 :态兀件的目的係減低與1雜訊相關聯的電壓變動。通常， 田於電路中使用離散局部化電阻器來提供減低電麗變動
O:\89\89742.DOC -15- 200421565 時，便會造成和功率消耗有關的疑慮。本發明利用整個載 體（已摻雜的矽基板）作為電阻性元件，用以消除和局部化電 阻器以及其局部化過熱和功率消耗相關的問題。更明確地 說，於本具體實施例中，係以已特殊摻雜的矽基板5〇〇來取 代先前技術載體的矽基板200(圖2)，使其電阻率適合用於形 成該等被採用之晶片中不同的電壓參考位準之間的電阻性 几件。晶圓500的頂表面會塗佈一絕緣體5〇2〇，，並且產生複 數個開口 形成該電阻性♦基板和複數個特定互連通 道560’之㈣接點5_"。同樣地’會產生咖基板和特定 C4焊球540|之間的接點5〇9〇”，，用以連接至下一層封裝（未 顯示）的錢參考平面。複數個特定⑽球卿和對應㈣ 部接點5090"之間的矽晶圓部份則構成該整合電阻器元 件。如圖5b所示’可基於下面的方式將此電阻性元件併入 含有電容性元件的残體之巾：穿透通道料、圖&所示 的深溝渠設計、或是圖5(1中所示的兩種電容性元件組合（該 些電容性結構的細節與先前於本發明第_至第四具施 例中所述相同）。提高電源供應器電壓值便可補償因併入該 電阻性元件所造成的電壓降，以便維持該晶片中之電路的 正確運作。 梭，€阻性元件結構 ^和互連通道接點测”之間㈣㈣區域的電阻_ := 級，阻率輪靡(不同的載體厚度具有不同* 多雜位準）’最面的電阻率在該 ΛΑ ^ ^ . 連接線附近。就此類3 構性4何而言，此解決方式會造成高電阻率組件（〜0.
〇：\89\89742.D〇C -16- 200421565 ohm-cm)和電源供應器串聯以及低電阻組件（〇1-〇 〇1 和電容器串聯。舉例來說，可於此設計中併入一磊晶以層 (1 - 5 μχη)。所選擇組悲必須滿足低摻雜區至該金屬的良好歐 姆接觸的需求。亦可將由電阻性膜（例如氮化鈕、组、Ni_Cr 合金、Cr-Si〇2合成物以及類似的材料）所製成的終端電阻器 整合至視情況被設計成用於更精細控制所需要之總電阻值 的繞線技術中。 該電阻性元件R的特徵與所使用之基板的電特性形成函 數關係。如則面所述’正確地選擇基板（階級式的植入和電 阻輪廓，離散的薄膜終端電阻器）便可獲得預期的電阻值。 相反地’電谷性元件C的效能則與下面條件相依：所選擇的 幾何形狀（穿透通道護壁或溝渠陣列），以及用於形成底部電 極（該載體的高度摻雜矽主體、金屬或金屬矽化物層）、介電 薄膜層（氮化石夕或咼k材料）、以及頂部金屬電極（被連接至該 表面觸點的金屬填充通道）的材料。結合低電阻之後的足量 電谷（利用金屬和南度摻雜的電極）便會產生可以接受的低 RC延遲常數，隨即便可促使較快的存取時間。同樣地，因 為該等電容性和電阻性元件皆被整合於該載體之上，並且 可透過該等高效能的互連線路25〇和通道26〇及56〇，、以及具 低電感的微接合點270來進行存取，所以存取時間會遠小於 使用被安裝於該模組或電路板之上的離散電容器之情況時 的存取時間。 正確地設計電阻器Rc和解耦電容器Cc(圖〇的數值，吾人 便可減低和切換事件相關聯之"I诱波有關的電壓變動（擺動）
O:\89\89742.DOC -17· 200421565 ^形。另外，該晶片上之複數個主動裝置間之複數條互連 線路中的短程路徑長度和快速信號速度（最小化的Li^oRp )乂及最佳地使用該載體上的該等被動組件（匸〇和Rc)，便 s梃成最佳的電效能。1.5 mohm的RC電阻和優於i μΡ/(；Γη2 的Cc被動電容值可支援1〇〇微微秒（pic〇sec〇nd)範圍的電 路響應時間，將雜訊大小降低33%。 、如别面所提及，本發明結構的一項重要觀點係藉由建立 被動裝置且共享互連線路、1/〇和解耦功能的載體表面積來 達到提升高密度晶片載體之機能的目的。如此便不需要使 用該等晶片上大量的空間來提供被動裝置，因而便可讓晶 片面積供主動裝置來使用。或者，就每片晶片特定數量的 主動裝置來說’可以縮小晶片的尺寸，從而可讓每個晶圓 產出更夕的晶片而且每片晶片的成本會比較低。可以利用 簡易的整合技術來合併複數個被動組件（合併該等電阻 器、電容器、接地線路和信號線路的面積，所有該等被動 組件皆係於-圖案化和姓刻製程中定義完成，其後則為通 道填充和線路層建立）和該載體（其採用的係非常省錢的 CMOS相容處理技術）上的該等互連線路。所以，所生成的 載體係-高附加價值的組件’其可藉由將具獨特功能的數 個最佳化晶片安裝於單一石夕載體之上來進行複雜的高效能 系統的整合工作。不過，該附加機能並不僅限於被動組件。 亦可於該載體的表面上形成其它的光學電路元件和電氣電 路7L件，用m文良其機能（該載體的頂部表面和底部表面）。 為讓從該封裝至該載體上附加的該等元件之間具有更快
O:\89\89742.DOC -18- 200421565 速的存取日守間’並且更有效地利用該等載體穿透通道，可 將《 7〇件的底部電極的底部表面直接連接至該些元件下 方之載體中的複數個通道。除了連接至該等觸點的連接綠 之外’此連接也將位於該載體的頂部&面中。圖石所示的便 2此具體實施例的概略圖。該等附加元件6_的頂部電極 會連接至互連通道66〇”，而該底部電極的頂部表面則會連 接至互連通道67〇;此外，藉由從該載體的底部連接至一通 道610”還可接觸到該底部電極6090，"。通道610具有一介電 層620及導電層63G„。視該載體中該等元件之底部電極 _〇所選甩的導電材料而定，該通道61()，，將會接觸到該換 雜夕區域（本發明的第二具體實施例）或是其它的導電材料 (本發明的第一具體實施例）。此處將會透過該等通道66〇，， 和670從該晶片端來存取該載體上的該等元件，以保持非常 低的路徑長度和電感。當該載體的厚度變得比較小（也就 疋從”亥載體的底部表面連接至該元件的底部電極的長度 佔了該等載體穿透通道之總長度的較大比例）時，此種將該 功能7G件的底部電極直接連接至該載體的底部表面的設計 方式將會變得非常重要。 上述的範例和具體實施例都僅供解釋性用途，對熟習微 電子領域技術的人士而言，本發明的結構可以有其它的變 化。本發明的載體可調適成用以支援其它類型的半導體組 件。此外’可利用該晶片載體來形成記憶體陣列，其結構 和處理步驟和該等溝渠電容器陣列非常類似。該些記憶體 陣列可共享含有該等解耦元件之該等穿透通道間的載體面 O:\89\89742.DOC -19- 200421565 積。可於能夠和封裝安裝記憶體區塊相比擬的較短時間内 來存取此等記憶體陣列，從而改良系統層的效能。因為該 等載體互連線和該等微接合I/O皆能夠支援極高的信號速 度’所以’可以利用該些記憶體組來取代部份的晶片上嵌 入式記憶體。如此同樣能夠較妥善地運用晶片面積，用以 供計算邏輯裝置來使用，或是縮小一特定邏輯裝置數量的 晶片尺寸。選擇性地將記憶體區塊置放於該載體上，位於 安裝該等晶片的位置正下方，那麼便可針對儲存和擷取作 業，以非常快速的存取時間來存取該等晶片中的邏輯裝 置。從而便可改良多晶片系統層的效能。 本發明係以使用矽基載體為基礎。建議採用此種材料係 因為其和目前的CMOS技術相容。此外，已經有人針對矽處 理開發出各種專屬的方法，舉例來說，其能夠利用高封裝 氆度來圖案化複數個通道達數百微米的深度，使該Si技術 優於目前所使用的陶瓷封裝技術。不過，本發明的重點在 於該載體的附加機能。本發明所教授的概念可用於增添其 匕載體中的機能，並不會違背本發明的精神。舉例來說， 該等方法亦可應用於未來的光電子裝置結構中。於此等情 況中，首先可利用其它材料來取代用於製造該載體的材料 種類，舉例來說，可依照特定應用來選擇下面的材料：藍 寶石、石英、砷化鎵、磷化銦、以及有機材料。其次，該 功月b載體可能係一光電子結構（其包括未來的3維電路堆疊） 的整合零件，以便於單一載體上進行複雜的多功能和混合 技術系統或元件的整合工作。 O:\89\89742.DOC -20 - 200421565 【圖式簡單說明] 上面已經參考附圖詳細地解釋本發明的載體基板，其中： 圖1為一強化晶片載體之等效電路，其已併入複數個電阻 性和電容性解耦組件； 圖2為先前技術之矽互連載體結構的概略圖； 圖3a為該等建立在該載體之頂表面區域上的解耦電容器 陣列的概略圖’該等解耦電容器陣列呈現出深溝渠電容器 的形式； 圖3b為該等建立在該載體之頂表面區域上的金屬-絕緣 體_金屬（MIM)解耦電容器陣列的概略圖，該等解耦電容器 陣列呈現出深溝渠電容器的形式； 圖3c為該等建立在該載體之頂表面區域上的金屬-絕緣 體_石夕（MIS)解耦電容器陣列的概略圖，該等解耦電容器陣 列呈現出深溝渠電容器的形式； 圖4a為利用部份載體穿透通道所建立的金屬-絕緣體_矽 (MIS)穿透通道型解耦電容器； 圖4b為利用部份載體穿透通道所建立的金屬-絕緣體—金 屬（MIM)穿透通道型解耦電容器； 圖4c為結合該等穿透通道MIS電容器後的該等建立在該 載體之頂表面區域上的解搞電容器陣列的概略圖，該等解 搞電容器陣列呈現出深溝渠電容器的形式； 圖4d為結合該等穿透通道mim電容器後的該等建立在該 載體之頂表面區域上的解麵電容器陣列的概略圖，該等解 搞電容器陣列呈現出深溝渠電容器的形式；
O:\89\89742.DOC -21- 200421565 圖5a為包含整合電阻性元件的強化載體結構的概略圖； 圖5b為包含整合被動元件、電阻器以及穿透通道電容器 的強化載體結構的概略圖； 圖5C為包含整合被動元件（電阻器和深溝渠電容器）的強 化載體結構的概略圖； 圖5d為包含整合被動元件（電阻器、深溝渠電容器以及穿 透通道電容器）的強化載體結構的概略圖；以及 圖6為建立在該載體之頂表面區域上的功能元件（光學組 件或電組件）的概略圖，其底部電極接點係由穿透通道技術 (從該载體的底部穿透過來）所產生的。 圖式代表符號說明】 100 矽載體 101 封裝 102 晶片 L 固有電感 Lp 寄生電感 Rc 電阻性組件 Rp 寄生電阻 Cr 解耦電容 Cc 電容性組件 Cn 非切換電容 CS! 切換電容 Cs2 切換電容 Csn 切換電容
O:\89\89742.DOC 200421565 200 210 220 230 240 250 260 270 3010 3020 3030 3080 3080, 3090 410f 420， 430f 40801 4080，， 4090f 500 540， 560， 50201 矽基板 穿透通道孔 絕緣材料 導電材料 連接球 互連線路 通道 微接合觸點 深溝渠 高k介電膜 頂部電極 底部電極 井區 接點 穿透通道 高介電常數絕緣體 導電填充料 高度摻雜矽基板區域 金屬接點 接點 已換雜的砍基板 焊球 通道 絕緣體 O:\89\89742.DOC -23- 200421565 5090” 接點 5090fM 接點 610" 通道 620” 介電層 630" 導電層 660f, 互連通道 670 互連通道 6010 附加元件 6090’" 底部電極 O:\89\89742.DOC -24

Claims (1)

  1. 200421565 拾、申請專利範圍： 1. 一種用於互連半導體組件的载體，其包括： 一第一介面，其具有一連接至至少一半導體組件的連 接線； 一第二介面，其具有一連接至一封裝層的連接線； 一介於該等第一和第二介面之間的基板層，其具有建 構於其中的至少一個通道，用以連接該等第一和第二介 面的該等連接線； 至少一被動組件，其係建構於該基板層之中；以及 和該第^介面相關聯的一組導電組件，用以將該至少 一被動組件連接至該等半導體組件及/或該封裝層。 2·如申喷專利範圍第1項之用於互連半導體組件的載體，其 中該組導電組件包括一或多個接觸觸點、複數個互連通 道、及/或複數條互連線路，其可以電親近連接的方式將 該至少一被動組件連接至該等半導體組件以及該另一層 封裝，用以提供一條具有快速充電和放電的路徑，從而 提供快速的響應時間。 3·如申請專利範圍第1項之用於互連半導體組件的載體，其 中可以一低介電常數絕緣體來塗佈該至少一個通道，並 且於其中填充導電材料，用以形成導電元件。 4·如申凊專利範圍第3項之用於互連半導體組件的載體，其 中”亥低介電常數絕緣體為從由下面所組成之群中所選出 的材料·氧化石夕，·非晶氮氫化石夕；碳化石夕；含有Si、C、 〇和Η的非晶膜及其組合物。 O:\89\89742.DOC 5·如申請專利範圍第i項之用於互連半導體組件的載體，其 中該基板係由矽所製成。 6·如申叫專利範圍第i項之用於互連半導體組件的載體，其 中该半導體晶片會藉由複數個微接合輸入/輸出接點被連 接至該第一介面。 7·如申请專利範圍第丨項之用於互連半導體組件的載體，其 中該第二介面會藉由複數個受控摺疊晶片連接球被連接 至該封裝層。 8·如申請專利範圍第1項之用於互連半導體組件的載體，其 中該至少一被動組件包括一解耦電容器。 9·如申請專利範圍第8項之用於互連半導體組件的載體，其 中該至少一解麵電容器包括多個溝渠電容器。 10·如申請專利範圍第9項之用於互連半導體組件的載體，其 中該等溝渠電容器包括： 一由複數個溝渠所組成的陣列，其會從該基板的表面 延伸至該基板之中；以及 該等溝渠會以一第一導電材料、一高介電常數絕緣體 以及一苐一導電材料為襯裡，用以形成一溝渠電容器。 11·如申請專利範圍第10項之用於互連半導體組件的載體， 其中该專溝渠的寬度介於1〇〇 nm至1000 nm之間，而深度 與寬度比例則介於2至50之間。 12·如申請專利範圍第1〇項之用於互連半導體組件的載體， 其中$亥第一導電材料為從由下面所組成之群中所選出 的：W、Ti、Ta、Co、Zr、Hf、其導電氮化物、其矽化物、 O:\89\89742.DOC -2 - 200421565 其導電氮石夕化物、及其組合物；Cu、Ni、Pt、Zr ; Nb、 Mo、V、Ir、Re、Rt及其組合物。 13·如申請專利範圍第10項之用於互連半導體組件的載體， 其中該高介電常數絕緣體為從由下面所組成之群中所選 出的··氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧化锆、 氧化铪、氧化鈕、鈦酸鋇鳃、鈦酸鋇锆及其組合物。 14. 如申請專利範圍第9項之用於互連半導體組件的載體，其 中該第二導電材料為從由下面所組成之群中所選出的·· W' Ti' Ta、Co、Zr、Hf、其導電氮化物、其矽化物、其 導電氮矽化物；Cu、Ni、Pt、Zr ; Nb、Mo、V、Ii*、Re、 Rt及其組合物；以及多晶石夕。 15. 如申請專利範圍第9項之用於互連半導體組件的載體，其 中該深溝渠電容器包括一金屬_絕緣體-金屬溝渠電容器。 16·如申請專利範圍第9項之用於互連半導體組件的載體，其 中a亥溝渠電容器包括一金屬-絕緣體-石夕溝渠電容器。 17·如申請專利範圍第15項之用於互連半導體組件的載體， 其中該金屬-絕緣體_金屬溝渠電容器包括： 一由複數個溝渠所組成的陣列，其會延伸至該基板之 中； 一底部導電層，其係藉由於該等溝渠表面上沉積一金 屬塗料而形成的；以及 該等已塗佈金屬的溝渠會以一高介電常數絕緣體以及 弟—^電材料為概裡’用以形成一溝準電容薄。 18.如申請專利範圍第16項之用於互連半導體組件的載體， O:\89\89742.DOC 200421565 其中該金屬-絕緣體-矽溝渠電容器包括·· -由複數個溝渠所組成的陣列，其會延伸至該基板之 中； —底部導電層，其係藉由於摻雜該基板而形成的；以 及 一該等已摻雜的溝渠會以一高介電常數絕緣體以及一第 三導電材料為襯裡，用以形成一溝渠電容器。 19.如申明專利範圍第8項之用於互連半導體組件的載體，其 中該解耦電容器係一通道型電容器，其進一步包括： 底邛導電層，其係藉由於一通道的該等内護壁上沉 積一金屬塗料而形成的； 由间’丨電书數絕緣體所構成的塗料，用以於該通道 之該等已塗佈金屬之護壁上形成襯裡； 一位於該通道之内部的導電填充料；以及 其中"亥解耦電容器的形成方式係以該介電襯裡作為該 電容器介電質’以該内部導電填充料作為其中一塊板子 ，並且以該金屬塗料作為另一塊板子。 20.如申請專利範圍第8項之用於互連半導體組件的載體，其 中該解耦電容器係-通道型電容器，其進一步包括·· 一由南介電常數絕緣體所構成的塗料，其係位於一通 道之該等内護壁之上； 一位於该通道之内部的導電填充料； 瀛基板層中的一高度摻雜區，其係位於該通道旁邊； 以及 O:\89\89742.DOC -4- 其中該解耦電容器的形成方式係以該介電塗料作為該 電容器介電質，以該内部導電填充料作為其中一塊板子 ’並且以該基板的高度摻雜區作為另一塊板子。 21·如申請專利範圍第9項之用於互連半導體組件的載體，進 一步包括至少一通道型電容器，其包括： 一由高介電常數絕緣體所構成的塗料，其係位於一通 道之該等内護壁之上； 一位於該通道之内部的導電填充料； 該基板層中的一高度摻雜區，其係位於該通道旁邊； 以及 其中該解耦電容器的形成方式係以該介電塗料作為該 電容器介電質，以該内部導電填充料作為其中一塊板子 ’並且以該基板的高度摻雜區作為另一塊板子。 22·如申請專利範圍第丨項之用於互連半導體組件的載體，其 中該至少一被動組件包括一電阻性元件，其進一步包括： 一摻雜基板層，其電阻率可降低因雜訊所導致的電壓 變動情形； 一絕緣塗料，用以隔離該基板層和該第一介面； 一被建構於該絕緣塗料中的通道，用以提供一通往該 第一介面之該連接線的導電路徑； 、、、邑緣觸點，用以隔離該基板和該第二介面，該絕緣 觸點内會建構一條導電路徑，用以將該基板連接至該第 一介面處的該連接線。 23·如申請專利範圍第9項之用於互連半導體組件的載體，進 O:\89\89742.DOC -5- 200421565 一步包括： 一電阻性元件，其包括： —摻雜基板層，其電阻率可降低因雜訊所導致的電 壓變動情形； —絕緣塗料，用以隔離該基板層和該第一介面； 士 =被建構於該絕緣塗料中的通道，用以提供一通往 该第一介面之該連接線的導電路徑； 一絕緣觸點，用以隔離該基板和該第二介面，該絕 緣觸點内會建構-條導電路徑，用以將該基板連接至 «亥第二介面處的該連接線。 24. 25. 26. 如申請專利範圍第22項之用於互連半導體組件的載體， 其中該電阻性元件係被建構成具有階級式的電阻率。 如申請專利範圍第24項之用於互連半導體組件的載體， 其中越往該第二介面該階級式電阻率便越高。 如申請專利範圍第8項之用於互連半導體組件的載體，進 一步包括一電阻性元件，其包括： 一摻雜矽基板層，其電阻率可降低因雜訊所導致的電 壓變動情形； 一絕緣塗料，用以隔離該基板層和該第一介面； 一被建構於該絕緣塗料中的通道，用以提供一通往該 第一介面之該連接線的導電路徑； 一絕緣觸點，用以隔離該基板和該第二介面，該絕緣 觸點内會建構一條導電路徑，用以將該基板連接至該第 二介面處的該連接線。 O:\89\89742.DOC -6 - 200421565 27·如申請專利範圍第21項之用於互連半導體組件的載體， 進一步包括一電阻性元件，其包括： 一摻雜矽基板層，其電阻率可降低因雜訊所導致的電 壓變動情形； 一絕緣塗料，用以隔離該基板層和該第一介面； 被建構於該絕緣塗料中的通道，用以提供一通往該 第一介面之該連接線的導電路徑； 一絕緣觸點，用以隔離該基板和該第二介面，該絕緣 觸點内會建構一條導電路徑，用以將該基板連接至該第 二介面處的該連接線。 28· —種用於互連半導體組件的載體，其包括： 第一介面，其具有一連接至至少一半導體組件的連 接線， 一第二介面，其具有一連接至一封裝層的連接線； 一介於該等第一和第二介面之間的基板層，其具有建 構於其中的至少一個通道，用以連接該等第一和第二介 面的該等連接線； 一由複數個溝渠所組成的陣列，其會從該基板層的表 面延伸至該基板層《中，i且可被調適成用以作為組件 ;以及 和該第一介面相關聯的一組導電組件，用以互連該等溝 术、、且件，並且將该等溝渠組件連接至該等半導體組件。 29. —種用於互連半導體組件的載體，其包括： 至至少一半導體組件的連 一第一介面，其具有一連接 O:\89\89742.DOC 200421565 接線； 一第二介面，丨*有一連接至一封裝層的連接線； -介於該等第-和第二介面之間的基板層，其具有建 構於其中的至少-個通道，用以連接 面的該等連接線； 至少一 #己憶體單70，其係形成於該基板層之中；以及 和該第一介面相關聯的一組導電組件，用以將該記憶 體單元連接至該等半導體組件。 b 30.如申請專利範圍第29項之用於互連半導體組件的載體， 進一步包括至少一輔助通道，其係被連接至該至少一記 憶體單元，用以允許將該至少一記憶體單元直接連接至 該封裝層。 31· —種用於互連半導體組件的載體，其包括： 一第一介面，其具有一連接至至少一半導體組件的連 接線； 第一介面，其具有一連接至一封裝層的連接線； 一介於該等第一和第二介面之間的基板層，其具有建 構於其中的至少一個通道，用以連接該等第一和第二介 面的該等連接線； 至少一光電子結構，其係位於該基板層之中；以及 和該第一介面相關聯的一組導電組件，用以將該光電 子結構連接至該等半導體組件。 32·如申請專利範圍第31項之用於互連半導體組件的載體， 進一步包括至少一輔助通道，其係被連接至該至少一光 O:\89\89742.DOC 200421565 電子’用以允許將該至少一光電子結構直接連接至該另 一封裝層。 33. 34. 35. 36. 37. 38. 39. 40. 如申請專利範圍第28項之用於互連半導體組件的載體， 其中該組導電組件包括一或多個接觸觸點、互連通道、 及/或互連線路。 如申請專利範圍第28項之用於互連半導體組件的載體， 其中該基板係由矽所製成。 如申請專利範圍第28項之用於互連半導體組件的載體， 其中該半導體組件會藉由複數個微接合輸入/輸出接點被 連接至該第一介面。 如申請專利範圍第28項之用於互連半導體組件的載體， 其中該第二介面會藉由複數個受控摺疊晶片連接球被連 接至另一封裝層。 如申請專利範圍第28項之用於互連半導體組件的載體， 進步包括至少一輔助通道，其係被連接至該溝渠陣 列，用以允許將該等溝渠組件直接連接至該封裝層。 如申請專利範圍第28項之用於互連半導體組件的載體， 其中該溝渠陣列會以一第一導電材料、一高介電常數絕 緣體、以及一第二導電材料為襯裡，用以形成一深溝渠 電容器。 如申請專利範圍第28項之用於互連半導體組件的載體， 八中4寻溝糸的寬度介於丨〇⑻nm之間，而深度 與寬度比例則介於2至50之間。 如申请專利範圍第38項之用於互連半導體組件的載體， O:\89\89742.DOC -9- 200421565 其中該第一導電材料為從由下面所組成之群中所選出 的·· W、Ti、Ta、Co、Zr、Hf、其導電氮化物、其矽化物、 其導電氮矽化物、及其組合物；Cu、Ni、Pt、Zr ; Nb、 Mo、V、Ir、Re、Rt及其組合物。 41·如申請專利範圍第38項之用於互連半導體組件的載體， 其中孩南介電常數絕緣體為從由下面所組成之群中所選 出的··氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧化鍅、 氧化铪、氧化鈕、鈦酸鋇鳃、鈦酸鋇鍅及其組合物。 42.如申請專利範圍第38項之用於互連半導體組件的載體， 其中該第二導電材料為從由下面所組成之群中所選出 的·· W、Ti、Ta、Co、Zr、Hf、其導電氮化物、其矽化物 以及其導電氮矽化物；Cu、Ni、Pt、Zr ; Nb、Mo、V、 Ir、Re、Rt及其組合物；以及多晶石夕。 43·如申請專利範圍第38項之用於互連半導體組件的載體， 其中該深溝渠電容器包括一金屬-絕緣體_金屬溝渠電容 44·如申請專利範圍第43項之用於互連半導體組件的載體， 其中該金屬-絕緣體-金屬溝渠電容器包括： 一由複數個溝渠所組成的陣列，其會延伸至該基板之 中； 一底部導電層，其係藉由於該等溝渠表面上沉積一金 屬塗料而形成的；以及 该等已塗佈金屬的溝渠會以一高介電常數絕緣體以及 一第二導電材料為襯裡，用以形成一溝渠電容器。 O:\89\89742.DOC -10- 200421565 45. 如申請專利範圍第38項之用於互連半導體組件的載體， 其中該溝渠電容器包括一金屬-絕緣體_矽溝渠電容器。 46. 如申請專利範圍第45項之用於互連半導體組件的載體， 其中該金屬-絕緣體-矽深溝渠電容器包括·· 一由複數個溝渠所組成的陣列，其會延伸至該基板之 中； 一底部導電層，其係利用摻雜物來摻雜該等溝渠之表 面處的該基板以及摻雜該等溝渠之表面下方一小幅深度 而形成的；以及 該等已摻雜的溝渠會以一高介電常數絕緣體以及一第 一導電材料為概裡，用以形成一溝渠電容器。 47·如申請專利範圍第28項之用於互連半導體組件的載體， 進一步包括至少一通道型電容器，其包括： 一由高介電常數絕緣體所構成的塗料，其係位於一通 道之該等内護壁之上； 一位於該通道之内部的導電填充料； 該基板層中的一高度摻雜區，其係位於該通道旁邊； 以及 ^ 其中該解耦電容器的形成方式係以該介電塗料作為該 電容器介電質，以該内部導電填充料作為其中一塊板子 ，並且以該基板的該高度摻雜區作為另一塊板子 收如申請專利範圍第28項之用於互料導體組件的栽體， 進一步包括： 一電阻性元件，其包括： O:\89\89742.DOC -11- 200421565 摻雜矽基板層，其電阻率可降低因雜訊所導致的電 壓變動情形； 一絕緣塗料，用以隔離該基板層和該第一介面； 一被建構於該絕緣塗料中的通道，用以提供一通往該 第一介面之該連接線的導電路徑； 一絕緣觸點，用以隔離該基板和該第二介面，該絕緣 觸點内會建構一條導電路徑，用以將該基板連接至該第 -一介面處的該連接線。 49·如申請專利範圍第48項之詩互料導體組件的載體， 其中該電阻性元件係被建構成具有階級式的電阻率。 50·如申請專利範圍第49項之用於互連半導體組件的載體， 其中越往該第二介面該階級式電阻率便越高。 51. 如申請專利範圍第47項之用於互連半導體組件的載體， 進一步包括一電阻性元件，其包括： 一摻雜矽基板層，其電阻率可降低因雜訊所導致的電 壓變動情形； 一絕緣塗料，用以隔離該基板層和該第一介面； 一被建構於該絕緣塗料中的通道，用以提供一通往該 第一介面之該連接線的導電路徑； 一絕緣觸點，用以隔離該基板和該第二介面，該絕緣 觸點内會建構一條導電路徑，用以將該基板連接至該第 二介面處的該連接線。 52. —種建構用於互連半導體組件之高密度晶片載體的方 法，其步驟如下： O:\89\89742.DOC -12- 200421565 建構一第一介面 的連接線； 其具有一連接至至少 一半導體組件 q仏/耳叼逆筏綠； 建構-介於該等第一和第二介面之間的基板層，其具 ^至乂個通道’用以提供—條路徑來連接該等第一和 第二介面的該等連接線；以及 於該基板層中形成至少-被動組件，該被動組件係被 連接至該第一介面和該第二介面，連接至該第二介面的 該連接線會穿過該至少一通道。 53. 54. 55· 如申請專利範圍第52項之建構用於互連半導體組件之高 密度晶片載體的方法，其中該基板係切所製成的。 如申請專利範圍第52項之建構用於互連半導體組件之高 密度晶片載體的方法’其中該至少一被動組件包括一解 耦電容器。 如申喷專利範圍第52項之建構用於互連半導體組件之高 密度晶片㈣的方法’其中該形成—被動組件的步驟包 括： 於該基板中蝕刻一由複數個溝渠所組成的陣列；以及 以一第一導電材料、一高介電常數絕緣體，以及一第 一導電材料作為該等溝渠的襯裡，用以形成一溝渠電容 器。 /、 56·如申吻專利範圍第55項之建構用於互連半導體組件之高 密度晶片載體的方法，其中該第一導電材料為從由下面 所組成之群中所選出的·· w、Ti、Ta、c〇、Zr、Hf、其導 O:\89\89742.DOC -13- 200421565 電氮化物、其矽化物、其導電氮矽化物、及其組合物； Cu、Ni、Pt、Zr ; Nb、Mo、V、Ir、Re、Rt 及其組合物。 57.如申請專利範圍第55項之建構用於互連半導體組件之高 密度晶片載體的方法，其中該高介電常數絕緣體為從由 下面所組成之群中所選出的：氮化矽、氮氧化矽、氧化 銘、氮化銘、氧化錯、氧化給、氧化鈕、鈦酸鋇鳃、欽 酸鋇錯及其組合物。 队如申請專利範圍第55項之建構用於互連半導體組件之高 密度晶片載體的方法，其中該第一導電材料為從由下面 所組成之群中所選出的：W、Ti、Ta、Co、Zr、Hf、^ 電氮化物、其石夕化物以及其導電氮石夕化物；Cu、Ni、Pt、 ΖΠΜο、V、Ir、Re、Rt及其組合物；以及多晶石夕。 59.如申請專利範圍第52 乐2項之建構用於互連半導體組件之高 後度晶片載體的方法，直中 • 巾八平〃亥形成一被動組件的步驟包 括· 於該基板中蝕刻—由複數個溝渠所組成的陣列·以及 利用摻雜物來摻雜該基板，用以形成一底部導電層; 溝渠的：，二::體:屬及一第二導電材料作為該等 -如申請專利範二：^^ 密戶曰;互連半導體組件之高 二=表面:法，其中摻雜該基板的步驟包括摻雜 :屢木之表面處的該基板以及摻雜該等溝 方一小幅深度處以及摻雜溝渠頂部。 O:\89\89742.DOC 200421565 队如申請專利範圍第59項之建構用於互連半導體組件之高 岔度晶片載體的方法，其中摻雜該基板的步驟包括利用 一高度摻雜矽晶圓作為該載體的主體。 62. 如申請專利範圍第59項之建構用於互連半導體組件之高 密度晶片載體的方法，其中摻雜該基板的步驟包括於： 等溝渠附近形成-由高度摻㈣所構成的表層區。 63. 如申請專利範圍第59項之建構用於互連半導體組件之高 密度晶片載體的方法，其中該等溝渠的寬度介於1〇〇咖 至1000 mn之間，而深度與寬度比例則介於2至5〇之間。 64. 如申請專利範圍第59項之建構用於互連半導體組件之高 密度晶片賴的方法，其巾該底料電層巾的該等換雜 物為從由下面所組成之群中所選出的：As、p、B及其組 合物。 65·如申請專利範圍第64項之建構用於互連半導體組件之高 密度晶片載體的方法，其中該等掺雜物的摻雜濃度介於 ΗΓ18至ΙΟ·21個原子W之間，用以獲得低電阻率⑼· ohm-cm)。 66. 如申請專利範圍第60項之建構用於互連半導體組件之高 密度晶片載體的方法，其巾财底部導電層巾的該小幅 深度的範圍介於50 nm至500 nm之間。 67. 如申請專利範圍第54項之建構用於互連半導體組件之高 密度晶片載體的方法’其中該形成一被動組件的步驟進 一步包括： 摻雜該基板層，用以提供一可降低因雜訊所導致之電 0:\89\89742.D0C -15- 200421565 壓變動情形的電阻率； 讓該基板層和該第一介面產生絕緣； 於該絕緣塗料中建構至少一個通道，用以提供一通往 該第一介面之該連接線的導電路徑； 將-絕緣觸點置放於該第二介面處，用以隔離該基板 和該第二介面，該絕緣觸點内會建構一條導電路徑，用 以將該基板連接至該第二介面處的該連接線。 68. 如申請專利範圍第66項之建構用於互連半導體組件之高 密度晶片載體的方法，其中可實施該摻雜步驟用以建構 一階級式電阻率。 69. 如申請專利範圍第66項之建構用於互連半導體組件之高 密度晶片載體的方法，其巾越往該第二介面該階級式電 阻率便越高。 m如申請專利範圍第52項之建構用於互連半導體組件之高 密度晶片載體的方法，進一步包括建構和該第一介面相 關聯的-組導電組件的步驟，以電親近連接的方式將該 至少-被餘件連接至該至少—半導體組件以及該層封 裝’用以提供—條具有快速充電和放電的路徑，從而提 供快速的響應時間。 71. 如申請專利範圍第55項之建構用於互連半導體組件之高 密度晶片載體的方法，進—步包括建構和該第一介面相 關聯的組^電組件的步驟，以電親近連接的方式來互 連5亥陣列並且將該陣列連接至該至少-半導體組件以及 /曰封裝用以提供一條具有快速充電和放電的路徑， O:\89\89742.DOC -16· 200421565 從而提供快速的響應時間。 72·如申明專利範圍第54項之建構用於互連半導體組件之高 密度晶片载體的方法，其中該形成—㈣電容器的步驟 包括： 於一通道之該等内護壁上沉積一金屬塗料，用以於其 中形成一底部導電層； 利用-高介電常數絕緣體來塗佈該等已經過金屬塗佈 的内遵壁’用以於該通道的該等已塗佈金屬的護壁上形 成一襯裡； 於該通道之内部插入一導電填充料；以及 以該介電襯裡作為該電容器介電質，以該内部導電填 充料作為其中-塊板子，並且以該金屬塗料作為另一塊 板子，以便形成一通道型解耦電容器。 73.如中請專利範圍第54項之建制於互連半導體組件之高 密度晶片載體的方法，其中該形成—職電容器的步驟 包括： 利用-高介電常數絕緣體來塗佈—通道的該等内護壁； 一位於該通道之内部的導電填充料； 形成該基板層中的一高度掺雜區，其係位於該通道旁 邊；以及 以該介電塗料作為該電容器介電質，以該内部導電填 充料作為其中一塊板子，並且以該基板區作為另一塊板 子，以便形成一通道型解耗電容器。 74· —種建構用於互連半導體組件之高密度晶片載體的方 O:\89\89742.DOC -17- 200421565 法’其步驟如下： 建構第一介面，其具有一連接至該至少一半導體組 件的連接線，·建構―第二介面，其具有_連接至一封裝 層的連接線； 建構一介於該等第一和第二介面之間的基板層，其具 有至少-個料，用卩提供一條路徑來連接該等第一和 第二介面的該等連接線；以及 形成一由複數個溝渠所組成的陣列，其會從該基板層 的表面延伸至該基板層之中，並且可被調適成用以作為 組件；以及 、和該第-介面相關聯的一組導電組件，用以互連該等 溝本’、且件並且將该等溝渠組件連接至該至少一半導體 組件。 75. 種建構用於互連半導體組件之高密度晶片載體的方 法，其步驟如下： 建構-第-介面，其具有一連接至該至少一半導體组 件的連接線n第二介面，其具有—連接至一封裝 層的連接線； 建構一介於該等第一和第二介面之間的基板層，其且 有至少-個通道，用以提供一條路徑來連接該等第一和 第二介面的該等連接線；以及 於該基板層之中形成至少一記憶體單元；以及 形成和該第-介面相關聯的一組導電組件，用以將該 記憶體單元連接至該至少一半導體組件。 O:\89\89742.DOC -18 - 200421565 、種建構用於互連半導體組件之高密度晶片載體的方 法，其步驟如下： 一介面’其具有一連接至該至少-半導體組 件的連接線；建構-第二介面，其具有—連接至一封裝 層的連接線； 建構-介於該等第一和第二介面之間的基板層，盆且 有至少-個通道’用以提供—條路徑來連接該等第一和 第二介面的該等連接線；以及 於該基板層之中形成至少一光電子結構；以及 形成和該第一介面相關聯的一組導電組件，用以將該 光電子結構連接至該至少一半導體組件。 77. 如中β專利域第54項之建構用於互連半導體組件之高 密度晶片載體的方法，其中該建構該等第—和第二介面 之間的基板層的步驟進—步包括下面的步驟：利用一低 介電常數絕緣體來塗佈該至少—通道，以及利用一導電 材料來填充該通道，用以形成複數個導電元件。 78. 如申請專利範圍第7?項之建構用於互連半導體組件之高 密度晶片載體的方法，其中於該建構該等第—和第二介 面之間的基板層的步驟中，該低介電常數絕緣體為從由 下面所組成之群中所選出的材料：氧化石夕；非晶氮氯化 石夕；碳化石夕；含有Si、c、的非晶膜及其組合物。 凡如申請專利範圍第75項之建構用於互連半導體組件之高 密度晶片載體的方法，進—步包括下面的步驟：形成至 少-輔助通道，其係被連接至該至少—記憶體單元，用 O:\89\89742.DOC -19- 200421565 以允許將該至少一記憶體單元直接連接至該封裝層。 80·如申請專利範圍第76項之建構用於互連半導體組曰件之言 密度晶片載體的方法，進一步包括下面的步驟··形 少一輔助通道，其係被連接至該至少一光電子結構，用 以允許將該至少一光電子結構直接連接至該封裝層。 81.如申請專利範圍第31項之用於互連+導體組件的載體， 其中該基板為由從包含下面材料之群中所選出的材料製 造而成··藍寶石、石英、砷化鎵、磷化銦、以及有機材 料。 O:\89\89742.DOC -20-
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