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TW200426999A - Memory cell with partly vertical channel and the manufacturing method thereof - Google Patents

Memory cell with partly vertical channel and the manufacturing method thereof Download PDF

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TW200426999A
TW200426999A TW092114698A TW92114698A TW200426999A TW 200426999 A TW200426999 A TW 200426999A TW 092114698 A TW092114698 A TW 092114698A TW 92114698 A TW92114698 A TW 92114698A TW 200426999 A TW200426999 A TW 200426999A
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Yzi-Chen Chen
Yi-Nan Chen
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Description

200426999 五、發明說明（1) 【發明所屬之技術領域】 本發明係有關一種記憶事元的製造方法’特別係有關 於一種適用於動態隨機存取記憶體之具有部分垂直電晶體 (vertical transistor)之記憶單元的製造方法。 【先前技術】 在積體電路晶片上製作高密度植入之半導體元件時， 必須考慮如何縮小每一個記憶單元的大小與電力消耗，以 使其操作速度加快。在傳統的平面電晶體設計中，為了獲 得一個最小尺寸之記憶單元，必須盡量將電晶體的閘極^ 度細短，以減少記憶單元的橫向面積。但是，這會使閘極 無法忍受較大的漏電流而必須相對應地降低位元線上的電 壓，進而使得電谷所儲存的電荷減少，所以在縮短閑極的 橫向長度同時，還要考量如何製作一個具有較大電容量之 電容，例如·增加電容之面積、減少電容板之間的 質厚度等等。 ；1 請參考第1a —le圖，第la-le圖係顯示習知之水 電晶體的製造方法之示意圖。 τ n 請參考第la圖，首先，提供一石夕基底ι〇ι，於石夕基底 101上依序形成一閘極介電層102、一 二安 化罩幕層其中，閘極介電極及二 導電層1G3例如，摻雜多日日“夕層或摻雜 了層， 罩幕層m例如A氮化石夕所形成 ^ ^化 之光阻層。 文皁奉層或者是圖案化
0548-9649TWF(Nl) ； 91298 ； Claim-P^ 200426999 五、發明說明（2) 請參考第lb圖，接著，以圖案化罩幕層1〇4為罩幕， 依序對導電層1 03及閘極介電層1 02進行非等向性姓刻步 驟’以形成作為閘極之導電層1 0 3 a及閘極介電層1 〇 2 a。 請參考第lc圖，依序於石夕基底1〇1、導電層及閘 極介電層1 〇 2 a露出之表面上順應性形成一概層1 〇 5及一絕 緣層1 0 6 ;然後’利用非等向性蝕刻的方法對襯層丨〇 5及絕 緣層1 0 6進行餘刻以形成一間隙壁1 〇 6 a及襯層1 〇 & a，如第
Id圖所示。其中，襯層105例如是氧化層；絕緣層1〇6例如 是氮化層。 請參考第le圖，對導電層l〇3a兩側之矽基底1〇1進行 離子植入步驟，以在作為閘極之導電層丨〇3a兩側形成源汲 極區S/D ;然後，分別於作為閘極之導電層1〇3&、源汲極 區S/D上形成金屬矽化物層1〇7，以利於後續進行導通之 然而隨著閘極元件尺寸的 晶體（Μ 0 S F E T)元件能在低操作 高速的效能相當困難；並且在 少記憶單元面積且增加電容面 小有效介質的厚度。 縮小化’要使金氧半場效電 電壓下’具有高趨動電流和 貫際製作上無法同時滿足減 積的條件，也無法進一步縮 【發明内容】 有鑑於此，本發明之目 記憶單元的製造方法，適用 將閘極長度維持在一個可得 的在於提供一種具有垂直閘極 於動態隨機存取記憶單元，可 到低漏電流的的適當值，不但
200426999 五、發明說明（3) 不會減^位凡線電壓，也不會增加記憶單元的橫向面積。 此卜曰匕杂展出種，未溝槽電容（deep trench capacitor )，疋直接没置於垂直電晶體下方，不會佔用記憶單元的 額外面積。 根據上述目的，太旅aD t 憶單元之製造方法，t =提供一種具有部分垂直通道記 基ί包含有二深溝槽，深溝槽内分別形成有-深溝 3::本2溝槽電容低於半導體基底表面；去除深溝槽 區;對ΐ = ί底’以於深溝槽間留下-突出柱狀之主動 ^成一^子^雜之主動區之底部角落進行離子植入步驟以 上依序順應性形成作為一源没極區；於主動區表面 側之半導體基底开^閘=層及一導電層；於導電層兩 &尽成一隔離區；及定義導電層以分別形成 獨立之一第=閘極及一第二閘極。 士斤ί據上$目的’本發明再提供一種具有部分垂直通道 2 ί方*，包括下列步驟··提供一半導體基底 六 &匕δ有二深溝槽，深溝槽内分別形成有一深 溝槽^ 且深溝槽電容低於半導體基底表面；於每一深 溝槽電合表面上形成-隔絕層；於每-深溝槽内填滿一罩 ί層；=溝槽間之半導體基底上形成ϋ案化罩幕 層’且弟一圖案化罩幕層覆蓋罩幕層之部分表面；以第-圖案化罩幕及罩幕層為钱刻罩幕，兹刻半導體基底至低 ,巴層，冋度’以在深溝槽間留下-突出柱狀之主動 區，去除第圖案化罩幕層及罩幕層；對隔絕層側邊之主
第8頁 0548-9649TWF(Nl) ； 91298 ； Clairc.ptd 200426999 五、發明說明（4) 動區進行離子植入步驟以形成一離子 源汲極區，·於半導體基底上依序順應^开乂: ’用以作為- 及一導電層；於導電層上开，成一筮二形成一閘極介電層 岡安A罢莖麻 曰 乂 弟一圖案化罩幕 > 第一 圖案化罩幕層之對應位置覆蓋該 ：：：弟- 分區域；以第二圖案化罩幕層 J該：軍幕層之部 留下位於主動區之導電I 」蝕刻導電層以 導體基底上形成一介電[= = =幕層；於半 體等高，用以隔絕另-主動區；: 表…以第三圖罩iiL:露出部分導電層之 蝕刻至露出閘極介電層之，對導電層進行 電層以分別形成獨立之一第一閘極^二溝槽，溝槽隔離導 根據上述目的，本發明另渡L 第一閘極。 記憶單元之製造方④，包括下列；驟種：：：：垂直通道 ’半導體基底包含有二深溝槽 5盖：導體基底 f槽電合，冰溝槽電容低於半導體基底表面，1 壁上形成有一環狀絕緣層；於每-深溝槽電 今表面上形成一隔絕層；於每一深溝槽内 之半導體基底上形成-第-圖案化罩幕層，其 中圖案化罩幕層覆蓋罩幕層之部分表面』第一圖案 =罩幕=及罩幕層為㈣罩I，㈣半導體基底至低於隔 系巴層之同度，去除第一圖案化罩幕層及罩幕層，其中深溝 槽電容間之突出柱狀之半導體基底即為一主動區；於主動 區外之半導體基底上順應性形成一犧牲層；於犧牲層上形 0548-9649TWF(Nl) ； 91298 ； Claiie.ptd 第9頁 200426999 五、發明說明（5) 成一第一介電層；依序平坦 主動區之表面，且第一介電 頂部表面—既定距離；以第 主動區’以使主動區之頂部 對隔絕層側邊之主動區進行 雜區，用以作為一源汲極區 上進行氧化步驟以形成一閘 應性形成一導電層；於導電 ’第二圖案化罩幕層覆蓋對 部分區域；以第二圖案化罩 以形成一垂直閘極；去除第 底上形成一第二介電層，對 露出垂直閘極以形成一隔離 區；於導電層及介電層上形 幕層，開口露出部分導電層 為餘刻罩幕，對導電層進行 以形成一溝槽，溝槽隔離導 垂直閘極及一第二垂直閘極 於溝槽側壁形成一間隙壁， 電性導通。 A f —介電層及犧牲層至露出 ^及犧牲層之高度低於主動區 一介電層及犧牲層為罩幕蝕刻 角洛圓化；去除第一介電層； 子植入步驟以形成一離子換 ’去除犧牲層；對半導體基底 極介電層；於半導體基底上順 層上形成一第二圖案化罩幕層 應主動區及罩幕層之導電層之 幕層為钱刻罩幕，韻刻導電層 一圖案化罩幕層；於半導體基 第二介電層進行平坦化步驟^ 區’隔離區用以隔絕另一主動 成一具有開口之第三圖案化罩 之表面；以第三圖案化罩幕層 蝕刻至露出閘極介電層之表曰 電層以分別形成獨立之—第^ ;去除第三圖案化罩幕層； 用以避免第一閘極與第-及 〜閘極 種藉由上述方法 種具有部分垂I 半導體基底具有 所形成 間核< 本發明之另一目的在於提供 之具有部分垂直閘極之記憶單元 根據上述目的，本發明提供 記憶單元，包括：一半導體基底
200426999
狀之主動區，二深溝柄. I念· ^ 僧電谷，形成於主動區兩側之半導體 基底，二源汲極區， 丁守版 μ技入币成 t成於深溝槽電容側壁之主動區，·一 閘極介電層，形成於φ 益士如广 风、大出狀之主動區表面；及二閘極’沿 古、s、苦 成於閘極介電層上，閘極具有部分垂 直通道，且閘極相互分離。 刀玉 為使本發明之卜；+、i u e ^ 迷和其他目的、特徵、和優點能更明 顯易t重，下文特舉一釦& — ,〇〇 ; 車乂锃貫施例，並配合所附圖式，作詳 細況明如下： 【實施方法】 月ί考第2a 2t圖’第2a — 2t圖係顯示本發明之具有部 分垂f通道記憶單元之製造方法之切面示意圖。 4參考第2a圖’首&，提供一半導體基底2〇1，半導 體J底201上形成有—墊層如，且半導體基底川包含有 一冰溝槽201a，此二深溝槽2〇la彼此間相距一既定距離， 此既定距離間之半導體基底即為後續定義之主動區，因此 此既定距離可根據需要來決定，例如是12〇〇至Η⑽人。其 中墊層202例如疋墊氧化（pad ox ide)層或墊氮化（pad nitride) yf 〇 於該深溝槽201a中填入一導電層以作為一深溝槽電容 203，深溝槽電容203的高度低於半導體基底2〇ι之表面， 深溝槽電容2 0 3的高度可以根據需要來決定，$罙溝槽電容 2〇3與半導體基底201表面間之距離可決定後續形成之閘極 之垂直通道長度。其中，每一深溝槽2〇la之頂部側壁上形 200426999 五、發明說明（7) -- 成有領型（c 0 1 1 a r )的環狀絕緣層2 0 4，用以與後續可繼 續形成之閘極作為隔絕之用。其中，導電層例如是多晶矽 層；環狀絕緣層2 0 4例如是氧化層。 請參考第2b圖，接著，於半導體基底2〇1、深溝槽 201a及深溝槽電容203上順應性形成一隔絕層，並對 層進行等向性勉刻步驟以去除深溝槽2〇1&側壁上之隔絕 層，直至留下深溝槽電容203上之隔絕層2〇5。因為隔絕層 形成於深溝槽201a側壁與深溝槽電容2〇3表面上之厚度比曰 例小於1 : 8 ’因此去除殊溝槽2 0 1 a側壁上之隔絕層時，對 深溝槽電容203上之隔絕層205不會有相當大的影響。其 中’隔絕層2 0 5例如是頂溝槽氧化層（t〇p trench oxide) 〇 請參考第2c圖’於墊層202上形成一罩暮；？nR，罢墓 層2 0 6會填滿深溝槽201a。其中，罩幕層2〇6例9如是有機抗 反射層如氮氧化矽（S i ON)層等。 接下來’對罩幕層206進行平坦化步驟至露出墊層2Q2 之表面為止，並留下深溝槽201a内之罩幕層2〇6a，如第2d 圖所示。其中，平坦化步驟例如是化學機械研磨 (chemical mechanical polish)步驟或回蝕刻（etch back)步驟° 請參考第2e圖，於二深溝槽201a間之半導體基底2〇1 上形成一光阻層207，光阻層207為了將半導體基底2〇1完 全覆蓋，因此會覆蓋部分之罩幕層206a。 請參考第2f圖’以光阻層207及罩幕層2〇6a為蝕刻罩
0548-9649TWF(Nl) ； 91298 ； Claim.ptd 第12頁 200426999 五、發明說明（8) --- 幕’對半導體基底2 0 1進行非等向性餘刻，直到未被遮蔽 之半導體基底2 0 1之咼度低於隔絕層2 〇 5為止，被钱刻之半 導體基底201之深度約為2600至3300A。其中，非等"向性 姓刻例如是電漿姓刻（plasma etching)或反應性離子钱刻 (reactive i〇n etching);反應氣體為含溴化氳（HBr)氣 體與含氧（〇2)軋體之混合氣體，含溴化氫（Η β r)氣體對多晶 石夕層與氮化層具有良好選擇蝕刻，可減少蝕刻基底時對其 他構造之影響。 〃 請參考第2g圖，依序將圖案化罩幕層2〇7及罩幕層 2 0 6a去除，如此一來，即可使二深溝槽2〇 la間之半導體基 底20 lb呈一突出柱狀，此突出柱狀之半導體基底即為後續 形成電晶體位置之主動區2 0 1 b。 請參考第2h圖，依序在半導體基底2 〇 1順應性形成一 犧牲層208及一介電層209，介電層209可完全覆蓋半導體 基底201，且介電層209之厚度大於主動區2〇ib之高度。其 中，介電層2 0 9例如是高密度電漿（high density plasma ’ H D P )氧化層，犧牲層2 0 8例如是氣化層，厚度約為1 2 q 至 2 0 0 A。 請參考第2i圖，平坦化介電層209至露出主動區2〇lb 以形成與主動區201b頂部大體等高之介電層2〇9a。因為選 擇飯刻比較低的緣故，平坦化後所形成之犧牲層2〇8a之高 度會低於介電層209a而露出主動區2〇lb之邊角，因此，接 下來以主動區201b及犧牲層208a為罩幕，回钱刻介電層 2 0 9 a至與犧牲層2 0 8 a大體等高為止。其中，平坦化步驟例
0548-9649TWF(Nl) ； 91298 ； Claire.ptd 第13頁 200426999 五、發明說明（9) 如是化學機械研磨（ch 回蝕刻（etching back)。P〇UShing)或 2011)ί二巍層“Μ犧牲層2°8a為罩幕，對主動區 以使主動區201b之角落圓化（corner 顥4 岡可卩+低電場集中現象而導致漏電流增加的問 逑，如第2j圖之虛線部份所示。 雜二蒼考第2k圖’將介電層2 0 9a去除。然後，利用N型 離子對主動區201b露出部分之底部角落進行離子植入步 驟，如第2 1圖所示。 明參考第2 m圖’進行離子植入步驟後，在隔絕層2 〇 5 側壁之主動區201b中會形成離子植入區21〇，用以作為源 汲極區，犧牲層2 〇 8 a可以在離子植入過程中保護主動區 2 0 1 b被破壞；然後，將犧牲層2 〇 8 a去除。 請爹考第2n圖，對半導體基底2〇1進行熱氧化 (thermal oxidation)步驟，以在半導體基底 2〇la&2〇ib 露出之表面上形成一氧化層，用以作為閘極介電層2丨i。 因為隔絕層2 0 5之材質同樣為氧化層，因此隔絕層2 〇 5上不 會再次氧化。 接著，於半導體基底2 01上順應性形成一導電層2 1 2a 及硬罩幕層212b ’導電層212例如是多晶石夕（p〇ly)層與金 屬矽化物（silicide)層組成之複合層，用以在後續作為閘 極之用；其中，金屬矽化物層例如是矽化鎢（WS i);硬罩 幕層2 1 2 b例如是氮化層。 然後，於導電層21 2a及硬罩幕層21 2b上形成一圖案化 0548-9649TWF(Nl) ； 91298 ； Claire.ptd 第14頁 200426999
罩幕層2 1 3 ’圖案化罩幕層2 1 3例如是光阻層，形成於對鹿 主動區201b之導電層21 2a及硬罩幕層21 2b上；並且，為^ 能夠完全覆蓋對應主動區201b之導電.層212a及硬罩幕層 2 1 2 b的緣故’圖案化罩幕層2 1 3亦會覆蓋住部分對應隔絕 區205之導電層21 2a及硬罩幕層212b。 請參考第2〇圖，以圖案化罩幕層2〇3為蝕刻罩幕，對 導電層212a及硬罩幕層212b依序進行蝕刻至露出未被圖案 化罩幕層2 0 3覆蓋之閘極介電層211及隔絕層2 0 5為止，以 形成一環繞於主動區201b之導電層212c及硬罩幕層2l2d。 接著’將圖案化罩幕層203去除後，於半導體基底 上形成一介電層2 1 4，並對介電層2 1 4進行平坦化步驟以使 介電層214與導電層21 2c及硬罩幕層21 2d之頂部大體等高 ，如第2 p圖所示。其中，介電層2 1 4例如是高密度電漿 (high density plasma，HDP)氧化層，用以作為主動區 2 0 1 b間之隔離區。 請參考第2q圖，於介電層214及導電層212c及硬罩幕 層21 2d之表面上形成一圖案化罩幕層215，圖案化罩幕層 2 1 5例如是光阻層，圖案化罩幕層2 1 5具有一開口 2 1 6，開 口 216會露出部分導電層21 2c及硬罩幕層212d之表面。 以圖案化罩幕層215為#刻罩幕，對導電層212c及硬 罩幕層21 2d進行蝕刻至露出閘極介電層211為止，以在導 電層中形成溝槽217 ;同時，導電層及硬罩幕層會被溝槽 2 1 7分隔而形成獨立之二部分，用以分別作為獨立之部分 垂直閘極2 1 2 e及硬罩幕層2 1 2 f ;然後，去除圖案化罩幕層
0548-9649TWF(Nl) ； 91298 ； Claire.ptd 第15頁 200426999 五、發明說明（11) 215，如第2r圖所示。 請參考第2s圖，於介電層214、導電層212e及硬罩幕 層2 1 2 f及溝槽2 1 7之表面上順應性形成一絕緣層2 1 8 ;其 中，絕緣層2 1 8例如是氮化層。 接著，對絕緣層2 1 8進行非等向蝕刻至露出溝槽2 1 7中 之閘極介電層21 1，以在溝槽217之側壁形成間隙壁218a， 間隙壁2 1 8可有效避免部分垂直閘極2 1 2e間互相電性導 通，如第21圖所示。其中，非等向性蝕刻例如是電漿蝕刻 (plasma etching)或反應性離子蝕刻（reactive i〇ri etching)。 根據本發明提供之方法所形成之適用於動態隨機存取 記憶體之具有部分垂直通道記憶單元，主要包括半導體芙 底2〇1、突出狀之主動區2〇lb、深溝槽電容2〇4、用以作^ 源汲極區之離子植入區21〇、閘極介電層211、沿著彎曲之 主動區201b形成之部分垂直閘極2i2e及硬罩幕 *於部分垂直閑極，之通道综合了 直 式，相較於由水平式電晶體所構 部分垂直閉極212e之電晶體之表面 體之表面積的丨/2，可#效減自知水+式電晶 而提高積體電路之積集度。己匕早兀之杈向面積’進 τ然本發明已以較佳實施例揭露如上 明當者，在不脫離以= 視後附之申請專利範圍；；J者：二本發明之保護範圍當
200426999 圖式簡單說明 第1 a- 1 e圖係顯示習知之水平通道電晶體的製造方法 之示意圖。 第2a —圖係顯示本發明之具有部分垂直通道記憶單 元之製造方法之切面示意圖。 符號說明： 1 0 1〜矽基底； 1 0 2〜閘極介電層； 1 0 2 a〜閘極介電層； 103、103a〜導電層； 1 0 4〜圖案化罩幕層； 105、105a〜襯層； 1 0 6〜絕緣層； 1 0 6 a〜間隙壁； 1 0 7〜金屬石夕化物層； 201半導體基底； 2 0 1 a〜深溝槽； 2 0 1 b〜主動區； 2 0 2〜墊層； 2 0 3〜深溝槽電容； 2 0 4〜環狀絕緣層； 2 0 5〜隔絕層； 2 0 6、2 0 6a〜罩幕層； 2 0 7〜圖案化罩幕層；
0548-9649TWF(Nl) ； 91298 ； Claire.ptd 第17頁 200426999 圖式簡單說明 208、 208a〜犧牲層； 209、 209a〜介電層； 2 1 0〜離子植入區； 2 1 1〜閘極介電層； 212a、212c〜導電層； 212b、212d、212f〜硬罩幕層； 2 1 2 e〜部分垂直閘極； 2 1 3〜圖案化罩幕層； 2 1 4〜介電層； 2 1 5〜圖案化罩幕層； 2 1 6〜開口； 2 1 7〜溝槽； 2 1 8〜絕緣層； 218a〜間隙壁。
0548-9649TWF(Nl) ； 91298 ； Claim.ptd 第18頁

Claims (1)

  1. 200426999 六、申請專利範圍 1. 一種具有部分垂直通道記憶單元之製造方法，包括 下列步驟： 提供一半導體基底，該半導體基底包含有二深溝槽， 該等深溝槽内分別形成有一深溝槽電容，且該等深溝槽電 容低於該半導體基底表面； 去除該等深溝槽外側之該半導體基底，以於該等深溝 槽間留下一突出柱狀之主動區； 對露出表面之該主動區之底部角落進行離子植入步驟 以形成一離子摻雜區，用以作為一源汲極區； 於該主動區表面上依序順應性形成一閘極介電層及一 導電層； 於該導電層兩側之該半導體基底形成一隔離區；及 定義該導電層以分別形成獨立之一第一閘極及一第二 閘極。 2. 如申請專利範圍第1項所述之具有部分垂直通道記 憶單元之製造方法，其中該閘極介電層為閘極氧化層。 3. 如申請專利範圍第2項所述之具有部分垂直通道記 憶單元之製造方法，其中形成該閘極氧化層的方法為熱氧 化法。 4. 如申請專利範圍第1項所述之具有部分垂直通道記 憶單元之製造方法，其中該導電層為多晶矽層。 5. 如申請專利範圍第1項所述之具有部分垂直通道記 憶單元之製造方法，其中該介電層為氧化層。 6. 如申請專利範圍第1項所述之具有部分垂直通道記
    0548-9649TWF(Nl) ； 91298 ； Claire.ptd 第19頁 200426999 六、申請專利範圍 憶單元之製造方法，其中蝕刻該導電層的方法為非等向性 姓刻。 7. —種具有部分垂直通道記憶單元之製造方法，包括 下列步驟： 提供一半導體基底，該半導體基底包含有二深溝槽， 該等深溝槽内分別形成有一深溝槽電容，且該等深溝槽電 容低於該半導體基底表面； 於每一深溝槽電容表面上形成一隔絕層； 於每一深溝槽内填滿一罩幕層； 於該等深溝槽間之該半導體基底上形成一第一圖案化 罩幕層，且該第一圖案化罩幕層覆蓋該等罩幕層之部分表 面； 以該第一圖案化罩幕層及該等罩幕層為蝕刻罩幕，蝕 刻該半導體基底至低於該隔絕層之高度，以在該等深溝槽 間留下一突出柱狀之主動區； 去除該第一圖案化罩幕層及該等罩幕層； 對該隔絕層侧邊之該主動區進行離子植入步驟以形成 一離子換雜區，用以作為一源没極區； 於該半導體基底上依序順應性形成一閘極介電層及一 導電層； 於該導電層上形成一第二圖案化罩幕層，該第二圖案 化罩幕層之對應位置覆蓋該主動區及該等罩幕層之部分區 域； 以該第二圖案化罩幕層為j虫刻罩幕’餘刻該導電層以
    0548-9649TWF(Nl) ； 91298 ： Claire.ptd 第20頁 200426999 六、申請專利範圍 留下位於該主動區之該導電層； 層’且該介電層與該垂 之第三圖案 .去除該第二圖案化罩幕^ ; 於该半導體基底上形成一介電 直閘極之頂部大體等高，用以隔絕另一主動區 於該導電層及該介電層上形成一具有開口之 化罩幕層’該開口露出部分該導電層之表面；及 以σ亥第二圖案化罩幕層為蝕刻罩幕，對該導電層進4 蝕刻至露出該閘極介電層之表面以形成一溝槽，該溝槽丹 離該導電層以分別形成獨立之〆第一閘極及一第二閘極。 扣^如申請專利範圍第7項所述之具有部分垂直通道記 憶單兀之製造方法，其中該隔絕層為氧化層。 。9 ·如申明專利範圍第7項所述之具有部分垂直通道記 憶單元之製造方法’其中該罩幕層為抗反射層。 1 ◦·如申請專利範圍第7項所述之具有部分垂直通道記 憶單元之製造方法，其中蝕刻該爭導體基底的方法為非等 向性i虫刻。 1 1 ·如申請專利範圍第7項所述之具有部分垂直通道記 憶單兀之製造方法，其中該閘極介電層為閘極氧化層。 1 2 ·如申請專利範圍第1 1項所述之具有部分垂直通道 §己憶單元之製造方法，其中以熱氧化法形成該閘極氧化 1 3 ·如申请專利範圍第7項所述之具有部分垂直通道 早元之製^方法，其中該導電廣為多晶碎層。 1 4 ·如申請專利範圍第7項所述之具有部分垂直通道 層Λ 憶 0548-9649TWF(Nl) ； 91298 ； Claire.ptd 第21頁 200426999 六、申請專利範圍 ^' --— 憶單元之製造方法，其中該介電層為氧化層。 15. —種具有部分垂直通道記憶單元之製 括下列步驟： n t 一半導體基底’該半導體基底包含有二深溝样. 於母=深溝槽内形成一深溝槽電容，該等深溝样4，六 低於该半導體基底表面’其中每—深溝槽之側：； 成有一環狀絕緣層； 〗土上开V 於每一深溝槽電容表面上形成一隔絕層； 於母一深溝槽内填滿一罩幕層； 於該等深溝槽間之該半導體i底上形成—第一圖案化 罩幕層，其中該第一圖案化罩幕層覆蓋該等罩幕層之部分 表面； 以該第一圖案化罩幕層及該等罩幕層為蝕刻罩幕，蝕 刻S半導體基底至低於該隔絕層之高度； 去除該第一圖案化罩幕層及該等罩幕層，其中該等深 溝槽電容間之突出柱狀之該半導體基底即為一主動區/ 於該主動區外之該半導體基底上順應性形成一犧牲 層； 於該犧牲層上形成一第一介電層； 依序平坦化該第一介電層及該犧牲層至該露出該主動 區之表面’且該第一介電層及該犧牲層之高度低於該主動 區頂部表面一既定距離； 以該第一介電層及該犧牲層為罩幕蝕刻該主動區，以 使該主動區之頂部角落圓化；
    200426999 六、申請專利範圍 去除該第一介電層； 對該隔絕層側邊之該主動區進行離子植入步驟以形成 一離子摻雜區，用以作為一源汲極區； 去除該犧牲層； 對該半導體基底上進行氧化步驟以形成一閘極介電 層； 於該半導體基底上順應性形成一導電層； 於該導電層上形成一第二圖案化罩幕層，該第二圖案 化罩幕層覆蓋對應該主動區及該等罩幕層之該導電層之部 分區域， 以該第二圖案化罩幕層為蝕刻罩幕，蝕刻該導電層以 形成一閘極； 去除該第二圖案化罩幕層； 於該半導體基底上形成一第二介電層，對該第二介電 層進行平坦化步驟至露出該閘極以形成一隔離區，該隔離 區用以隔絕另一主動區， 於該導電層及該介電層上形成一具有開口之第三圖案 化罩幕層，該開口露出部分該導電層之表面； 以該第二圖案化罩幕層為雀虫刻罩幕，對該導電層進行 蝕刻至露出該閘極介電層之表面以形成一溝槽，該溝槽隔 離該導電層以分別形成獨立之一第一閘極及一第二閘極； 去除該第三圖案化罩幕層；及 於該溝槽側壁形成一間隙壁，用以避免該第一垂直閘 極與該第二垂直閘極電性導通。
    0548-9649TWF(Nl) ； 91298 ； Claim.ptd 第23頁 200426999 利 專 6 單 青1 tt. 憶 、 己 六 t 範如 請i 製 中 > 圍⑺之 〜元 第 圍 範 利 專 法 方 造 道 通 直 垂 分 部 有 具 之 述 所 項 化 氧 型 領 為 層 緣 絕 狀 環 該 中 其 ®日 β— ^ ΚΓ 立口殳立口 有U有 L 氧L 具 Ϊ具 >為 - 之 之 層 述“述 所“所 項卩項 5 f 5 1 中 1 第，第 其 圍 圍 範 範 J法J #^# # Μ I 請i請 Μ Ψ, 申 U之卩 +元々 7單8 r—Η IX 憶 己 古口 道 通 直 分 道 通 直 分 道ΜΛ 直υ 。f方 層 的 射h底 反豸基抗7 為 ~導 之- 層 半 幕P該 罩心刻 該 LO# 中1中 L 第L 其！其 圍 法I法 方W方 造#造 i青i 製t製 之nt之 元纟元 單19單 意 意 己 己 =口-5 道 通 直 垂 分 β— it口 有 具 之 述 所 項 5 第 圍 範 利 專 請 ο 申 刻口 蝕士 性Q 向 等 元 · pg一 11 口-¥2 憶 記 製 之 申 如 製 之 元 單 憶 己 -J-'一一口 申 如 主月 i 青 古trJL f 造造 法 方 牲 犧 該 中 其 第 圍 範 利 專 法 方 層 化 氣 為 道 通 直 U1U 分 部 有 具 之 述 所 項 第 該 中 其 電 介 化 氧 為 道 通 直 U1U 分 ΚΓ 立口 有 具 之 述 所 項 5 11 第 圍 範 利 專 pg- 憶 己 古口 單 憶 己 士一口 纟道 日 ^ Μ ；：；直 氧t 。 極^V層 閘 7 立口 3. 為，晶 層 多 具 電 t為 介 層 極P電 閘W導 亥 I 亥 古口 5 i 中1中 L ^ L 其 其 圍 Λ-巳 法JI法 方Μ方 ，專- 造t造 製t製 之t之 元纟元 申 如 製 之 •元 4 秦 2 口-¥ 意 己 =口 申 如 主月 i 青 古口 >口 第 圍 範 利 專 法 方 造 部 有 具 之 述 所 項 道 通 直 垂 第 該 中 其 第 圍 範 利 專 法 方 造 製 之 元 單 憶 記 •元 刻26_單 蝕 憶 性 記 氧 為 層 電 介 β— 立口 有 具 之 述 所 項 電 導 該 刻 中 其 第 圍 範 利 專 請 申 如 法 方 造 製 之 層 化 道 通 直 U1U 向 等 br 為 法 方 的 道 通 直 垂 分 部 有 具 之 述 所 項 壁 隙 間 該 中 其 化 氮
    〇548-9649TWF(Nl) ： 91298 ： Claire.ptd 第24頁 200426999 六、申請專利範圍 ----- 2 7. —種具有部分垂直閘極之記憶單元，包括： 一半導體基底，該半導體基底具有一突出狀之主 區， 一深’冓槽電容，形成於該主動區兩側之該半導體爲 底； 二源汲極區，形成於該等深溝槽電容側壁之該主 區； 勒 一閘極介電層，形成於該突出狀之主動區表面；及 二閘極’沿著該主動區之二頂角形成於該閘極介電居 上，該等閘極具有部分垂直通道，且該等閘極相互分離。曰 2 8 ·如申請專利範圍第2 7項所述之具有部分垂直閑極 之§己憶單元’其中該等閘極之相對側壁上更包括—間° 爲奢〇 2 9 ·如申請專利範圍第2 7項所述之具有部分垂直閘極 之記憶單元，其中該間隙壁為氮化層。 ° 3 0 ·如申請專利範圍第2 7項所述之具有部分垂直閘極 之s己憶早元’其中該主動區具有圓化頂角。 3 1 ·如申請專利範圍第2 7項所述之具有部分垂直 之記憶單元，其中該等源汲極區為離子植入區。 ° 3 2 ·如申請專利範圍第2 7項所述之具有部分垂直鬧 之記憶單元’其中該閘極介電層為閘極氧化層。 ° 3 3.如申請專利範圍第2 7項所述之具有部分垂直門 之記憶單元，其中該等閘極為多晶矽層。 甲才° 3 4.如申請專利範圍第27項所述之具有部分垂直閘極
    0548-9649TWF(Nl) ； 91298 ； Claire.ptd 第25頁 200426999 六、申請專利範圍 之記憶單元，其中該等閘極上更包括一金展矽化物層。 3 5.如申請專利範圍第2 7項所述之具有部分垂直閘極 之記憶單元，其中該金屬矽化物層為鎢金屬矽化物層。 3 6.如申請專利範圍第2 7項所述之具有部分垂直閘極 之記憶單元，其中該等閘極上更包括一硬罩幕層。 37.如申請專利範圍第27項所述之具有部分垂直閘極 之記憶單元，其中該硬罩幕層為氮化層。
    0548-9649TWF(Nl) ： 91298 ； Claire.ptd 第26頁
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