TW200306684A - Method for producing an electrical circuit - Google Patents

Description

200306684 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係相關於積體電路，尤其是相關於具有積體電 路之電路的製造方法。 【先前技術】 射頻識SU ( RFID )收發機（標籤）通常連同RFID基 地台一起使用，典型上應用在諸如編目控制、保全、存取 卡、及個人識別等。當RFID標籤在基地台的讀取範圍中 時，基地台傳輸在RFID標籤中的電力電路系統之載波信 號。藉由利用二進制資料圖型調整載波信號的振幅，通常 是振幅移位鍵控，來達成標籤及台之間的資料通訊。爲此 目的，RFID標籤典型上爲積體電路，在其他組件之間包 括天線元件，用於耦合輻射場、調諧電容器以形成諧振在 載頻的電路；整流器，用以將AC載波信號轉換成直流電 力；及解調器，用以自載波信號的包線分離出資料圖型。 若可用夠低成本製造，則RFID標籤亦可使用在成本 靈敏的，諸如產品標價、行李軌跡、包裹軌跡、財產識 別、紙幣鑑定、及動物識別等僅提及一些的應用。習知使 用此種應用的系統，諸如條碼識別系統等，RFID標籤能 夠提供顯著的優點。例如，可快速讀取一籃裝滿標有 RFID標籤的項目而無需處理每一項目，反之當使用條碼 系統時需個別處理。不像條碼，RFID標籤提供更新標籤 上的資訊之能力。然而，今日的RFID技術對優勢使用在 (2) (2)200306684 此種應用上太過昂貴。有幾個使RFID標籤成本上升的因 素，諸如矽積體電路尺寸、及伴隨裝附積體電路及外部諧 振電路組件到單一基體上的製造成本。 習知技術中眾所皆知減少RFID標籤成本的方法之一 係在也裝設及連接積體電路的基體上設置組成RFID標籤 的諧振電路之較大型電子組件。此種組件包括感應線圈天 線、雙極天線、碎形幾何天線、調諧電容器、及互連他們 的導電軌跡。導體層典型上使用導電墨水印刷、使用絲網 印製技術形成、化學鈾刻、或壓印在適當金屬薄片、及黏 附在基體。 當在基體上形成適當組件及導電圖型時，然後使用習 知晶片安裝方法裝設並電連接積體電路。 圖1及2圖解一種習知技術中眾所皆知用以在基體上 形成天線及安裝積體電路的技術。 圖1爲習知技術結構的俯視圖。感應器3被形成在基 體1上。感應器3具有內接線端7及外接線端1 1。積體 電路5被顛倒裝設在基體1上，使得基體1上的導電接觸 墊片與積體電路5上的接觸墊片排成一直線。 圖2圖解習知技術的橫剖面圖，使用與圖1的相同元 件所用的數字符號相同。藉由顛倒裝設積體電路達成連接 到積體電路5，使得積體電路5上的墊片27及28各自與 基體1上的接觸墊片7及9排成一直線。 再次參照圖1，因爲感應器3通常包括大於積體電路 5的幾個迴路，所以爲了兩天線接線端之基體1上的墊片 -7- (3) (3)200306684 7，9足夠接近與積體電路5上的墊片27, 28排成一直線， 需要在線圈感應器3中心爲導體軌跡1 3自線圈感應器3 的外接線端1 1到基體上的接觸墊片9安排路線。爲了導 體1 3不會縮短導體貫穿的組成感應線圈3之導體軌跡， 所以導體1 3必須被形成在第二導體層上。 圖2圖解一種習知技術中眾所皆知之導體1 3形成在 基體1的背面上，爲了連接導體在基體的兩側上，使連接 1 5，1 6穿過基體中的開口。 圖3圖解另一習知技術中眾所皆知的技術。導體1 3 形成在基體1上的第一導電層上。電介質層19形成在第 一導電層上。第二導電層形成在電介質19上，爲了在兩 導電層之間連接導體在電介質19中做出適當開口 17, 18 〇 無論是在基體的背面上形成第二導電層或在形成在基 體上的第一導電層上之電介質的上面形成第二導電層，必 須形成第二電導層及在其上構圖都伴隨著明顯的生產成 本。 【發明內容】 本發明提供諸如RFID標籤等電路製造方法，利用簡 易且經濟的方法在基體上形成天線結構、電容器結構、及 互連形成在基體上的電路元件之導電軌跡，並且連接裝設 在基體上之一或多個積體電路的接觸墊片。使用這些電路 元件形成天線、調諧電容器、及外部諧振電路到積體電路 -8- (4) (4)200306684 之耦合電容器。在基體上形成及構圖電導層，基體包含 紙、塑膠片、聚丙烯、聚烯烴等材料。電介質層形成在導 電層上面。在一實施例中，貫穿電介質層到導電層的開口 形成在想要接觸導電層的區域中。在另一實施例中，沒有 開口製造在電介質層中。然後，積體電路黏附於基體，依 據想要的電連接，決定在電介質層上或在開口中接觸電導 層。然後，一部分基體摺疊到本身之上，使得摺疊一側上 的接觸點將與摺疊另一側上的接觸點排成一直線、或摺疊 到積體電路上的接觸點，藉以電耦合成一直線的接觸點。 此外，當一部分基體摺疊到本身之上且基體上以電介質層 覆蓋的兩導電區域排成一直線時，形成電容器電路元件。 另外，基體的摺疊部位及基體的未摺疊部位可切開而非摺 疊，或可分開製造兩部位。 【實施方式】 利用特定實施例圖解說明本發明的電路及形成電路的 方法。 一實施例提供RFID標籤的製造方法，利用設計需要 感應線圈天線的第一及第二接線端之外部連接，第一接線 端耦合於積體電路背面及第二接線端耦合於積體電路正面 上的墊片。 圖4爲圖解本發明的本實施例之俯視圖。導電層在單 一基體1上被形成並構圖。可利用任何種種方法，包括藉 由諸如具有銀粒子的聚合物墨水之導電墨水印刷、化學蝕 -9 - (5) (5)200306684 刻澱積導電層、或壓印適當導電金屬薄片及黏附此壓印的 金屬薄片到單一基體〗達到此種圖型形成。 在說明導電層的圖型時，象徵性在摺疊線3 5附近將 單一基體1分成兩部位，形成第二基體40及第一基體 4 1。感應線圈3形成在第二基體40上。在感應線圈3中 心是形成基體接觸墊片3 3、到感應線圈3的內接線端之 接點的導電區。在第一基體41上，另一導電區形成基體 接觸墊片3 1。基體接點3 1藉由導體軌跡3 2連接到感應 線圈3的外接線端1 1。 積體電路的背面現在安裝在基體墊片33的上面，藉 以使電接點在基體墊片3 3及積體電路的背面之間。可利 用許多技術完成此種安裝，包括使用導電黏著劑。 圖5爲放置積體電路5之後的結構俯視圖。連接感應 線圈3的內接線端到基體接點3 3之導電軌跡5 0現在在積 體電路5下面。在積體電路5上的積體電路墊片30現在 可自圖5所呈現的俯視圖看到。 電介質層現在形成在導電層上面上，使得若單一基體 1在摺疊線3 5附近摺疊，則沒有電連接形成在除了基體 墊片3 1之外摺疊到彼此的導體及積體電路墊片30之間。 在本實施例的情況中，可藉由在圖5標明3 7的區域中形 成電介質層達成此目的。此電介質區只用於避免在第一基 體4 1上的導電軌跡3 2及第二基體40上的感應線圈3之 間的電連接。就其本身而論，此電介質區無需受嚴格校準 容限的管制。另外，此電介質區亦無需受嚴格厚度需要的 -10- (6) (6)200306684 管制。只要電介質區電絕緣電介質區頂部及底部上的導 體，此電介質區就無需受嚴格品質需要的管制。可以非常 低的成本達到此種標準，諸如藉由應用電介質帶在圖5的 區域3 7。 圖6爲上述結構的橫剖面圖’相问號碼表不相同元 件。導電黏著劑塗於基體接點31的表面或積體電路5的 接觸墊片3 0。單一基體1現在在摺疊線3 5附近摺疊。在 第二基體40上的積體電路接觸墊片30與第一基體41上 的基體接點31排成一直線，藉以使電接點在基體接點3 1 及積體電路接點3 0之間。 圖7圖解最後結構的橫剖面。第二基體40現在顛倒 在第一基體4 1的上面。因爲基體接點3 1耦合於感應線圈 3的外接線端1 1及因爲基體接點3 3耦合於積體電路5的 背面，所以天線線圈3的內及外接線端fil合於積體電路5 上的各自接點。 爲了減低積體電路墊片3 0與基體墊片3 1排成一直線 所需的校準容限，所以利用一層整個或部分覆蓋積體電路 5的表面及與積體電路上的所有其他導體電絕緣之金屬， 及耦合那金屬層到積體電路墊片30可放大積體電路5上 的積體電路墊片3 0。雖然由於在接觸點下面及附近的結 構上會導致可能的破壞，所以此表面不適合一些習知接合 技術，諸如球形接合等，但是在本實施例中，此表面適合 接合技術形式，諸如導電黏著劑等。 在本實施例的選擇中，積體電路5可顛倒裝設到第一 -11 - (7) (7)200306684 基體41的墊片31上，取代正面向上裝設積體電路到第二 基體4〇上的墊片33上。當第一基體41及第二基體40摺 疊到彼此上時，第二基體40上的墊片33將與積體電路5 的背面排成一直線。此方法與若積體電路5的接合墊片 3 〇需要與接觸墊片31排成一直線比較，有利於當摺疊基 體時只需較低的必須校準容限。 本實施例的另一選擇提供高品質電介質層的形成方 法。在積體電路5的背面黏附到基體墊片3 3之後，形成 電介質層，藉以覆蓋單一基體1上的導電層及裝設在單一 基體1上的積體電路5。現在電介質中的開口形成在基體 墊片33及積體電路墊片30上。第二基體40然後摺疊到 第一基體41上，藉以使電接點在基體墊片31及積體電路 墊片3 0之間。 本實施例的另一選擇提供使用單一基體1上的第二導 電層放大積體電路5尺寸之方法。在積體電路5的背面黏 附到基體墊片33之後，藉以覆蓋單一基體1上的導電層 及裝設在單一基體1上的積體電路5。現在電介質中的開 口形成在基體墊片33及積體電路墊片30上。第二導電層 現在被形成藉由電介質與單一基體上的所有導電軌跡電絕 緣，但是經由電介質中的開口耦合於積體電路墊片3 0。 第二基體40然後摺疊到第一基體41上，藉以使電接 點在基體墊片31及積體電路墊片30之間。 本實施例的另一選擇提供另一高品質電介質層的形成 方法。在積體電路5放在單一基體i上之前，電介質形成 -12- (8) (8)200306684 在導電層上。電介質中的開口形成在基體接點33及基體 接點3 1上。積體電路5現在經由黏電介質中的開口附到 基體接點3 3，藉以使電接點在基體接點3 3及積體電路5 的背面之間。第二基體40然後摺疊到第一基體41上，藉 以使電接點在基體墊片3 1及積體電路墊片3 0之間。 本實施例的另一選擇係藉由上述方法獨立製造第二基 體40及第一基體41，然後黏附第二基體40的表面到第 一基體4 1的表面。 圖8圖解本實施例的另一變化，其中電容器電路元件 亦利用揭示在本發明的方法製造。利用上述方法之一，積 體電路5黏附在基體接點3 3上，藉以使墊接點與積體電 路5的背面在一起。積體電路墊片30現在自圖8呈現的 俯視圖可看到。基體接點31被放置成若單一基體丨在摺 疊線3 5附近摺疊，則基體接點3 1及積體電路墊片3 0成 一直線。此外，導電區56形成在第二基體40上，經由導 電軌跡5 7電耦合於感應線圈3的內接線端及電耦合於積 體電路5的背面。對應的導電區55形成在第一基體41且 放置成若單一基體1在摺疊線3 5附近摺疊，則導電區5 5 及5 6會成一直線。導電區5 5經由導電軌跡5 8及5 3電耦 合於基體墊片3 1，及經由導電軌跡5 8及5 4電耦合於感 應線圈3的外接線端。沒有開口形成在導電區5 5及5 6上 的電介質中。 圖9爲最後結構的橫剖面圖。 圖1 〇爲當單一基體1在摺疊線3 5附近摺疊時的橫剖 -13- 200306684 Ο) 面圖。電容器現在形成在導電區56及導電區55之間，藉 由在導電區56上面的電介質層及導電區55上的電介質層 分開。 在本實施例的變化中，電介質開口可做在導電區56 或導電區55之上，然後以二分之一的電介質厚度形成電 容器。 另一實施例提供RFID標籤的製造方法，利用設計需 要感應線圈天線的第一及第二接線端之外部連接的積體電 路，第一及第二接線端耦合於積體電路的正面上之兩墊 圖1 1爲本實施例的俯視圖。線圈感應器3與連接到 內接線端之基體接點6 0及連接到外接線端之基體接點6 3 形成在第二基體40上。此外，基體接點61及62放置在 線圈感應器3內側。在第一基體41上，積體電路5黏附 到電介質層，並且若單一基體1在摺疊線35附近摺疊， 則放置成積體電路墊片70及71各自與基體接點60及基 體接點61排成一直線。而且，基體接點72及73放置在 第一基體41上，使得若單一基體1在摺疊線3 5附近摺 疊，則基體接點62及63各自與基體接點72及73排成一 直線。 現在單一基體1在摺疊線3 5附近摺疊，藉以耦合基 體接點6〇到積體電路墊片70、基體接點6 1耦合到積體 電路墊片7 1、基體接點62耦合到基體接點72、及基體接 點63耦合到基體接點73。接著，，經由一連串的連接， -14- (10) (10)200306684 積體電路墊片70連接到線圈感應器3的內接線端6〇。線 圈感應器3的外接線端63耦合到積體電路墊片71，尤其 是，線圏感應器3的外接線端63與基體接點73耦合，依 次經由導體軌跡7 5耦合到基體接點73，依次耦合到基體 接點62，依次經由導體軌跡65耦合到基體接點6 1，依次 耦合到積體電路墊片71。 圖1 2圖解本實施例的變化，其中利用揭示在本發明 的方法也製造電容器電路元件。 線圏感應器3形成在第二基體40上，基體接觸墊片 80及基體接點81放在內接線端上及基體接點84放在外 接線端上。基體接點82及83放在線圈感應器3的內迴路 內，由導體軌跡88耦合。基體接點84經由導體軌跡86 耦合到導電區8 5。 基體接點90，9S，及94放在基體左方41，使得若單一 基體1在摺疊線3 5附近摺疊，則這些接點各自與基體接 點8 0，83,及84排成一直線。積體電路5黏附到第一基體 4 1中的電介質層，使得若單一基體1在摺疊線3 5附近摺 疊，則積體電路墊片91及92與基體接點81及82排成一 直線。基體接點94經由導體軌跡96耦合到基體接點 93。基體接點90經由導體軌跡97耦合到導電區95。導 電區95放在第一基體41上，使得若單一基體1在摺疊線 3 5附近摺疊，則導電區9 5與導電區8 5排成一直線。電 介質開口做在基體接點80, 81，82, 83, 84, 90, 93, 94及積 體電路墊片91及92上。沒有製造電介質開口在導電區 -15- (11) (11)200306684 85 及 95 〇 現在單一基體1在摺疊線3 5附近摺疊，藉以耦合基 體接點8 0到基體接點90、基體接點8 1耦合到積體電路 墊片91、基體墊片82耦合到積體電路墊片92、基體接點 83親合到基體接點93，及基體接點84耦合到基體接點 94。導電區85及95成一直線，但由覆蓋導電區的電介質 隔開，藉以形成具有電極85及86的電容器，由覆蓋那些 導電區的電介質隔開。 積體電路墊片91現在藉由耦合到基體墊片81耦合到 線圈感應器3的內接線端。積體電路墊片9 1藉由一連串 連接又耦合到電容器的底部電極95，尤其是積體電路墊 片9 1耦合到基體接點8〗，依次經由導體軌跡8 7耦合到 基體接點80，依次耦合到基體接點90,依次經由導體軌 跡97連接到導電區95。 積體電路墊片92現在藉由一連串連接耦合到線圈感 應器3的外接線端8 4，尤其是積體電路墊片9 2耦合到基 體接點8 2，依次經由導電軌跡8 8耦合到基體接觸墊片 83，依次耦合到基體接點93，依次經由導電軌跡96耦合 到接觸墊片94，依次耦合到感應線圈3的外接線端、基 體接點84。積體電路墊片92藉由一連串連接又親合到電 容器的頂部電極85，尤其是積體電路墊片92耦合到基體 接點82 ’依次經由導體軌跡88耦合到基體接點83，依次 耦合到電容器的頂部電極8 5。 因此’積體電路墊片9 1現在耦合到線圏感應器3的 -16- (12) (12)200306684 內接線端及電容器的底部電極9 5。積體電路塾片9 2現在 耦合到線圈感應器3的外接線端及電容器的頂部電極 85 〇 本實施例的變化藉由形成開口在導電區8 5或9 5，提 供具有兩倍電容的電容器電路元件之製造方法。當單一基 體1在摺疊線35附近摺疊時，隔開電極85及95的電介 質厚度爲在導電區85及95上的電介質無開口之厚度的一 半，藉以提供兩倍的電容。 圖13爲另一實施例的槪要圖，其中在基體上製造外 部天線感應器1 1 6、調諧電容器11 1、及耦合電容器 1 1 2，並且將他們連接到RFID積體電路而沒有在電介質 中製作開口。電路系統119在積體電路上。 圖14爲在本實施例中裝設積體電路的橫剖面圖。積 體電路具有第一接線端110在背面上及第二接線端102在 正面上。第二接線端1〇2包含在積體電路的正面上之金屬 層在積體電路上的電介質間1 1 3上面，經由電介質間1 1 3 中的開口 115接觸下面的導電層114。積體電路利用導電 黏著劑裝設到基體接點1 0 1上，基體電路的第一接線端 1 1 0藉以耦合到基體接點1 〇 1。電介質層1 1 8然後形成在 積體電路上面及導電圖型形成在基體上。沒有製造開口在 電介質層118。 圖15爲形成在基體上以形成圖13的電路元件之導電 圖型的俯視圖，相同結構具有相同號碼。在平面圖中，可 看到基體電路的第二接線端1 02。在積體電路下面是積體 -17- (13) (13)200306684 電路的第一接線端11 〇所耦合之基體墊片1 ο 1。當第一基 體41摺疊到第二基體40上時，積體電路的第二接線端 102形成耦合電容器1 12的其中一板。基體墊片103形成 電容器112的另一板。基體墊片103耦合到基體墊片 104，形成電容器111的其中一板，由耦合到基體墊片 101的基體墊片107形成另一板，依次基體墊片101耦合 到積體電路的第一接線端110。基體墊片103又耦合到天 線感應器1 1 6的外部接線端1 06。天線感應器1 1 6的內部 接線端1 〇 5耦合到基體墊片1 〇 1，依次耦合到積體電路的 第一接線端1 1 0。藉以形成圖示在圖1 3的電路。 本實施例的優點之一係第一基體41及第二基體40可 摺疊在彼此的上面而無嚴格的校準容限需要。基體墊片 1〇3可做成大於積體電路上的導電層102以更進一步減低 校準容限需要。同樣地，基體墊片1 〇4可做成大於單一基 體1 〇7以更進一步減低校準容限需要。此種寬鬆的校準容 限需要增加產量並減低製造成本。 圖16爲另一實施例的槪要圖，其中在基體上製造外 部天線感應器1 3 4、調諧電容器1 3 5、頂部耦合電容器 I36、及底部耦合電容器137，並且將他們連接到RFID積 體電路而沒有在電介質層製造開口。電路系統138在積體 電路上。 圖17爲在本實施例中裝設積體電路的橫剖面圖。導 電層澱積在單一基體131的表面上然後被構圖及蝕刻。電 介質層132形成在導電層121上面。積體電路裝設在電介 -18- (14) (14)200306684 質層132上面。積體電路具有第一接線端133在背面上及 第二接線端1 22在正面上。第二接線端1 2 2包含在積體電 路的正面上之金屬層在積體電路上的電介質間上面，利用 積體電路上之電介質間中的適當開口接觸下面的導電層。 在一實施例中，電介質層139形成在積體電路的正面上。 在另一實施例中未形成電介質層139。沒有製造開口在電 介質層132。 圖18爲形成在基體上以形成圖16的電路元件之導電 圖型的俯視圖，相同結構具有相同號碼。在平面圖中，可 看到基體電路的第二接線端1 22。在積體電路下面，第一 接線端1 3 3形成電容器1 3 7的其中一板，基體墊片1 2 1形 成另一板。基體墊片1 2 1耦合到天線線圏的內部接線端 125。單一基體121又耦合到基體墊片127，形成調諧電 容器1；35的其中一板。當第一基體41摺疊到第二基體40 上時，基體墊片123形成電容器135的另一板。基體墊片 124耦合到天線線圏的外部接線端126。基體墊片124又 耦合到基體墊片123，形成頂部耦合電容器123的其中一 板’由積體電路的第二接線端122形成另一板。藉以形成 圖示在圖16的電路。 在另一實施例中，圖18的基體接觸墊片124及123 可合倂成在第一基體41上的單一大型導電結構。適當電 容器然後形成在大型導電結構部分重疊積體電路的接觸墊 片122及基體接觸墊片127之處。 圖19爲另一實施例的槪要圖，其中在基體上製造外 -19- (15) (15)200306684 部天線感應器147及耦合電容器148，並且將他們連接到 RFID積體電路而沒有在電介質中製造開□。電路系統 I49在積體電路上。 圖20爲在本實施例中裝設積體電路的橫剖面圖。積 體電路具有第一接線端115在背面上及第二接線端142在 正面上。第二接線端142包含在積體電路的正面上之金屬 層。積體電路利用導電黏著劑裝設到基體接點151上，第 一接線端藉以耦合到基體接點1 5 1。在一實施例中，電介 質層152然後形成在積體電路上面及導電圖型形成在基體 上。在另一實施例中，電介質層形成在積體電路的表面 上，及未形成電介質層1 52。在此例中，利用電容耦合將 積體電路耦合到基體上的導電圖型而無製造直接電接點。 圖21爲形成在基體上以形成圖19的電路元件之導電 圖型的俯視圖，相同結構具有相同號碼。在平面圖中，可 看到基體電路的第二接線端142。在積體電路下面是積體 電路的第一接線端所耦合之基體墊片1 4 1。當第一基體4 1 摺疊到第二基體40上時，積體電路的第二接線端142形 成耦合電容器148的其中一板，及基體墊片143形成另一 板。基體墊片I43耦合到感應天線 M7的外部接線端 I46。感應天線147的內接線端145耦合基體墊片141， 依次耦合到積體電路的第一接線端1 5 1。藉以形成圖1 9 的電路。 圖22爲另一實施例的槪要圖，其中在基體上製造外 部天線感應器1 5 6、頂部耦合電容器1 5 5、及底部耦合電 -20- (16) (16)200306684 容器157，並且將他們連接到RFID積體電路而沒有在電 介質層製造開口。電路系統158在積體電路上。 圖23爲在本實施例中裝設積體電路的橫剖面圖。導 電層澱積在單一基體161上面，然後被構圖及蝕刻。電介 質層172形成在導電層161上面。積體電路裝設在電介質 層172上面。積體電路具有第一接線端163在背面上及第 二接線端162在正面上。第二接線端162包含在積體電路 的正面上之金屬層在積體電路上的電介質間上面，利用積 體電路上之電介質間中的適當開口接觸下面的導電層。在 一實施例中，電介質層173形成在積體電路的正面上。在 另一實施例中，電介質層形成在積體電路上但未形成電介 質層173。沒有製造開口在電介質層172。 圖24爲形成在基體上以形成圖22的電路元件之導電 圖型的俯視圖，相同結構具有相同號碼。在平面圖中，可 看到基體電路的第二接線端1 62。在積體電路下面，第一 接線端1 6 3形成電容器1 5 7的其中一板，基體墊片1 6 1形 成另一板。基體墊片1 6 1耦合到天線感應器1 56的內部接 線端165。當第一基體41摺疊到第二基體40上時，基體 墊片169及積體電路的第二接線端162形成電容器155的 板。基體墊片1 69耦合到天線感應器1 5 6的外部接線端 166。藉以形成圖22的電路。 在另一實施例中，利用具有第一接線端1 62及第二接 線端I63在正面上之積體電路製造圖22的電路。 圖25圖解裝設具有第一接線端162及第二接線端 -21 - (17) (17)200306684 163在積體電路正面上之積體電路。第一導電層182形成 在單一基體18〇上，然後被構圖及蝕刻。積體電路然後裝 設在單一基體180上之第一導電層182中的導電材料已被 蝕刻之處。第一電介質層183形成在積體電路上面及在第 一導電層182上面。第二導電層184形成在第一電介質層 183上面，然後被構圖及蝕刻。在第一導電層182的導電 軌跡之間的連接經由形成在第一電介質層1 84的開口耦合 到第二導電層184的導電軌跡。第二電介質層185形成在 第二導電層184上面。沒有開口形成在第二電介質層 1 8 5 〇 圖26爲用以形成圖22的電路之第一導電層1S2及第 二導電層i 84中的導電圖型之俯視圖。當第一基體41摺 疊到第二基體40上時，基體接觸墊片169及積體電路接 線端1 62形成電容器1 5 5。經由第一導電層的導電軌跡 19〇、第一電介質層中的開口 193、第二導電層的導電軌 跡191、第一電介質層中的開口 194、及導電軌跡I95， 基體接觸墊片1 69耦合到天線線圈1 5 6的內部接線端 165。天線線圏156的外端接線端166耦合到基體墊片 161。基體墊片161及積體電路接線端163形成電容器 157的板。藉以形成圖22的電路。 總之，本發明提供諸如RFID標籤等電路製造方法’ 利用簡易且經濟的方法在基體上形成天線結構 '電容器結 構、及互連形成在基體上的電路元件之導電軌跡’並且連 接裝設在基體上之一或多個積體電路的接觸墊片°使用這 -22- (18) (18)200306684 些電路元件形成天線、調諧電容器、及外部諧振電路到積 體電路之親合電容器。在基體上形成電導層及構圖，基體 包含紙 '塑膠片、聚丙烯、聚烯烴等材料。電介質層形成 在導電層上面。在一實施例中，貫穿電介質層到導電層的 開口形成在想要接觸導電層的區域中。在另一實施例中， 沒有開口製造在電介質層中。然後，積體電路黏附於基 體’依據想要的電連接，決定在電介質層上或在開口中接 觸電導層。然後，一部分基體摺疊到本身之上，使得摺疊 一側上的接觸點將與摺疊另一側上的接觸點排成一直線、 或摺疊到積體電路上的接觸點，藉以電耦合成一直線的接 觸點。此外，當一部分基體摺疊到本身之上且基體上以電 介質層覆蓋的兩導電區域排成一直線時，形成電容器電路 元件。另外，基體的摺疊部位及基體的未摺疊部位可切開 而非摺疊，或可分開製造兩部位。 上述說明只是本發明的圖解。在不違背本發明之下， 精於本技藝之人士可設計出各種選擇及修正。尤其是，無 論裝置連接或耦合到另一裝置，額外的裝置可設在兩連接 裝置之間。另外，雖然上述實施例提及具有一墊片或兩墊 片在單一積體電路的表面上之積體電路，但是本發明可適 用於任何數目積體電路上的任何數目墊片。另外，雖然上 述實施例提及線圏天線，但是本發明亦可適用於利用導電 層建構的其他型式天線，包括雙極天線及碎形幾何天線。 另外，雖然上述實施例提及，，摺疊”基體的兩部位，但是基 體的部位亦可切開或獨立製造。另外’爲了在仍然包含本 -23- (19) (19)200306684 發明的範圍的同時並保護基體上的組件，所以在本文實施 例中說明的RFID標籤可被疊層。另外，雖然形成在上述 實施例之電容器的電極提及完全成一直線的電極，但是若 電極僅局部部分重疊，則可設置較小的電容器。另外，雖 然在實施例中參照線圏感應天線，但是具有其他圖型在導 電層中所形成的其他天線型式亦在本發明範圍中。另外， 雖然主要利用在基體上的單一層金屬處理說明本實施例， 但是本發明的原理適用於在基體上的兩層金屬處理及多層 金屬處理。因此，本發明包含所有此種落在附錄於後的申 請專利範圍中之選擇、修正、及變化。 【圖式簡單說明】 圖1是爲了淸楚說明具有放大組件尺寸的彈性基體上 之習知RFID標籤的習知技術結構俯視圖。 圖2爲導電層印刷在基體的頂面及底面之彈性基體上 的習知RFID標籤之習知技術結構橫剖面圖，爲了淸楚說 明具有放大組件尺寸。 圖3爲兩導電層印刷在基體的頂面及底面上之彈性基 體上的習知RFID標籤之習知技術結構橫剖面圖，爲了淸 楚說明具有放大組件尺寸。 圖4爲利用需要天線的第一接線端耦合到晶片背面及 第二接線端耦合到積體電路上的墊片之積體電路的本發明 之一實施例的俯視圖。爲了淸楚說明放大組件尺寸。 圖5爲積體電路裝設在基體上的步驟之後結合圖4的 -24 - (20) (20)200306684 俯視圖。爲了淸楚說明放大組件尺寸。 圖6爲圖5的結構之橫剖面圖。爲了淸楚說明放大組 件尺寸。 圖7爲一部分基體摺疊到其本身上之後的圖6結構之 橫剖面圖。爲了淸楚說明放大組件尺寸。 圖8爲具有形成在基體上的電容器電路組件之一實施 例的俯視圖。爲了淸楚說明放大組件尺寸。 圖9爲圖8結構的橫剖面圖。爲了淸楚說明放大組件 尺寸。 圖1 〇爲一部分基體摺疊到其本身上之後的圖9結構 之橫剖面圖，圖示電容器電路元件的形成。爲了淸楚說明 放大組件尺寸。 圖1 1爲利用需要天線的第一及第二接線端耦合到積 體電路表面上的第一及第二墊片之積體電路的另一實施例 俯視圖。爲了清楚說明放大組件尺寸。 圖1 2爲形成電容器元件的圖1 1之實施例的俯視圖。 爲了淸楚說明放大組件尺寸。 圖13爲本發明的另一實施例之槪要圖。 圖1 4爲裝設積體電路以形成圖1 3的電路之橫剖面 圖。爲了淸楚說明放大組件尺寸。 圖15爲形成圖13的電路之導電圖型俯視圖。爲了淸 楚說明放大組件尺寸。 圖16爲本發明的另一實施例之槪要圖。 圖1 7爲裝設積體電路以形成圖1 6的電路之橫剖面 -25- (21) (21)200306684 圖。爲了淸楚說明放大組件尺寸。 圖18爲形成圖16的電路之導電圖型俯視圖。爲了淸 楚說明放大組件尺寸。 " 圖1 9爲本發明的另一實施例之槪要圖。 · 圖20爲裝設積體電路以形成圖19的電路之橫剖面 圖。爲了淸楚說明放大組件尺寸。 圖21爲形成圖19的電路之導電圖型俯視圖。爲了淸 楚說明放大組件尺寸。 φ 圖22爲本發明的另一實施例之槪要圖。 圖23爲裝設積體電路以形成圖22的電路之橫剖面 圖。爲了淸楚說明放大組件尺寸。 圖24爲形成圖22的電路之導電圖型俯視圖。爲了淸 楚說明放大組件尺寸。 圖25爲裝設在正面上具有兩接線端之積體電路以形 成圖22的電路之橫剖面圖。爲了淸楚說明放大組件尺 寸。 · 圖26爲利用在正面上具有兩接線端的積體電路形成 圖2 2的電路之導電圖型的俯視圖。爲了淸楚說明放大組 件尺寸。 【符號說明】 1 單一基體 3 感應線圈 3 感應播 -26- (22)200306684 3 天線線圏 3 線圏感應器 5 積體電路 7 內接線端 7 接觸墊片 9 接觸墊片 11 外接線端 13 導體軌跡 15 連接 16 連接 17 開口 18 開口 19 電介質層 27 墊片 28 墊片 30 積體電路墊片 30 接合墊片 31 基體接點 31 基體墊片 32 導體軌跡 33 基體墊片 35 摺疊線 37 區域 40 第二基體

-27- (23) 200306684 (23)

41 第 基 體 50 導 電 軌 跡 53 導 電 軌 跡 54 導 電 軌 跡 55 導 電 IS 56 導 電 區 57 導 電 軌 跡 58 導 電 軌 跡 60 基 體 接 點 60 內 接 線 端 61 基 體 接 點 62 基 體 接 點 63 基 體 接 點 63 外 接 線 端 65 導 RJS. 軌 跡 70 積 πΗ 電 路 墊 片 71 積 體 電 路 墊 片 72 基 體 接 點 73 基 體 接 點 75 導 體 軌 跡 80 基 體 接 觸 墊 片 81 基 接 點 82 基 體 接 點 83 基 體 接 點 -28- (24)200306684 84 基 體 接 點 85 導 電 區 85 電 極 86 導 體 軌 跡 86 電 極 87 導 體 軌 跡 88 導 體 軌 跡 90 基 體 接 點 91 積 體 電 路 墊 片 92 積 骨扭 電 路 墊 片 93 基 體 接 點 94 基 體 接 點 95 導 電 區 96 導 體 軌 跡 97 導 體 軌 跡 1 01 基 體 接 點 1 02 第 二 接 線 端 103 基 體 墊 片 1 04 基 髀 墊 片 1 05 內 部 接 線 端 1 06 外 部 接 線 端 1 07 基 體 接 點 110 第 一 接 線 端 111 調 諧 電 容 器

-29- 200306684 (25) 112 親 113 電 114 導 115 開 116 外 118 電 119 電 1 21 導 121 基 122 第 1 23 基 124 基 125 內 1 26 外 127 基 1 31 單 1 32 電 1 33 第 1 34 外 1 35 調 1 36 頂 1 37 底 1 38 電 1 39 電 合電容器 介質間 電層 □ 部天線感應器 介質層 路系統 電層 體墊片 二接線端 體墊片 體墊片 部接線端 部接線端 體墊片 一基體 介質層 一'接線端 部天線感應器 諧電容器 部耦合電容器 部稱合電谷器 路系統 介質層

-30 200306684 (26) 141 基 1 42 第 143 基 145 內 146 外 147 感 148 耦[ 149 電 1 51 第 1 52 電 1 55 頂 1 56 外 1 56 天 1 57 底 1 58 電 161 單 1 61 導 1 62 第 162 積 1 63 第 1 63 積 1 65 內 1 66 外 1 69 基 體墊片 二接線端 體墊片 接線&而 部接線端 應天線 合電容器 路系統 一接線端 介質層 部耦合電容器 部天線感應器 線線圏 部耦合電容器 路系統 一基體 電層 二接線端 體電路接線端 一接線聰 體電路接線端 部接線 部接線端 體墊片

-31 200306684 (27) 1 72 電 介 質 層 1 73 電 介 質 層 1 80 單 一 基 體 1 82 第 一 導 電 層 1 83 第 一 電 介 質 層 1 84 第 二 導 電 層 1 85 第 二 電 介 質 層 1 90 導 電 軌 跡 1 91 導 電 軌 跡 1 93 開 P 1 94 開 □ 195 導 電 軌 跡 -32-

Claims (1)

1. (1) (1)200306684 拾、申請專利範圍 1. 一種電路，包含： (〇第一及第二基體， (b) 第一導電層，在第一基體上被形成及被構圖， 位在第一及第二基體之間， (c) 桌一導電層，在第二基體上被形成及被構圖， 位在第一及第二基體之間， (d) 電介質層，將至少一部分第一導電層與至少一 部分弟一導電層隔開，及 (e) 至少一積體電路（1C)，每一 1C裝設在第一及 第二基體之間，及每一 1C耦合到第一及第二導電層中至 少其中之一。 2 · 根據申請專利範圍第1項之電路，其中基體包括 彈性基體。 3 根據申請專利範圍第1項之電路，其中基體選自 紙、塑膠、聚丙烯、及聚烯烴。 4. 根據申請專利範圍第1項之電路，其中導電層形 成自印刷導電墨水、化學蝕刻澱積導電層、及壓印金屬， 並且黏附到基體。 5 根據申請專利範圍第1項之電路’其中第一及第 二基體被結合及包含單一基體。 6.根據申請專利範圍第1項之電路’其中第一及第 二導電層包含單一導電層。 7 根據申請專利範圍第1項之電路’其中第一及第 -33- (2) (2)200306684 二電介質層包含單一電介質層。 8 根據申請專利範圍第1項之電路，其中裝設在第 一及第二基體之間的每一 1C包括裝設到第一及第二電介 質層中至少其中之一的每一 1C。 9 根據申請專利範圍第1項之電路，其中裝設在第 一及第二基體之間的每一 1C包括裝設到第一及第二導電 層中至少其中之一的每一 1C。 10. 根據申請專利範圍第1項之電路，其中裝設在第 一及第二基體之間的每一 1C包括裝設到第一及第二基體 中至少其中之一的每一 1C。 11. 根據申請專利範圍第1 0項之電路’更包括固定 每一 1C到第一及第二基體中至少其中之一的導電黏著 劑。 12. 根據申請專利範圍第1項之電路’其中電介質層 包括不導電帶。 13根據申請專利範圍第1項之電路，更包括固定第 一及第二導電層之導電黏著劑。 14. 根據申請專利範圍第1項之電路’其中耦合到第 一及第二導電層中至少其中之一的每一1C包括第一及第 二電介質層中至少其中之一，該第一及第二電介質層具有 得以耦合在每一 1C與第一及第二導電層中至少其中之一 之間的至少一開口形成在其中。 15. 根據申請專利範圍第1項之電路’其中耦合到第 一及第二導電層中至少其中之一的每一1C包括裝設到第 -34 - (3) (3)200306684 一及第二導電層中至少其中之一的每一 IC° 16根據申請專利範圍第1項之電路’其中電介質層 另外將每一 1C與第一及第二導電層中至少其中之一隔 開。 17.根據申請專利範圍第1項之電路’更包括親合到 至少一 1C及第一及第二導電層中至少其中之一的內部導 電層。 18根據申請專利範圍第1項之電路’更包括親合到 第一及第二導電層之內部導電層。 19根據申請專利範圍第1項之電路’其中第一導電 層的圖型包括選自具有內及外接線端的感應線圈、雙極天 線、及碎形幾何天線。 20. —種電路，包含： (a) 基體，具有至少一摺疊形成在其中， (b) 導電層，在基體上被形成及被構圖， (c) 電介質層，形成在至少一部分導電層上，及 (d) 至少一積體電路（1C)，每一 1C裝設在基體的 摺疊內，及每一 1C耦合到導電層。 2 1 .根據申請專利範圍第2 0項之電路，其中裝設在 基體的摺疊內之每一 1C包括裝設到電介質層之每一 1C。 22 根據申請專利範圍第20項之電路，其中裝設在 基體的摺疊內之每一 1C包括裝設到導電層之每一 ic。 23 根據申請專利範圍第2 0項之電路，其中裝設在 基體的摺疊內之每一 1C包括裝設到基體之每一 1C。 -35- (4) (4)200306684 24根據申請專利範圍第2 0項之電路，其中耦合到 導電層的每一 1C包括具有得以耦合在每一 1C及導電層之 間的至少一開口形成在其中之電介質層。 2 5根據申請專利範圍第2 0項之電路，其中耦合到 導電層的每一 1C包括裝設到導電層之每一 ic。 26 根據申請專利範圍第20項之電路，其中電介質 層另外將每一 1C與導電層隔開。 27·根據申請專利範圍第20項之電路，更包括耦合 到至少一 1C及導電層之內部導電層。 2 8 .根據申請專利範圍第2 0項之電路，更包括耦合 到導電層之內部導電層。 29· —種電路製造方法，該方法包含： (a) 形成及構圖第一導電層在第一基體上， (b) 形成及構圖第二導電層在第二基體上， (c) 澱積電介質層在第一導電層及第二導電層中其 中之一的至少一部位， (d) 裝設至少一積體電路（1C)在第一及第二基體 之間， (e) 耦合每一 1C到至少第一及第二導電層中至少其 中之一，及 (f) 固定連同第一及第二導電層的第一及第二基體 在第一及第二基體之間。 3 0.根據申請專利範圍第29項之方法，其中導電層 形成自印刷導電墨水在基體上、澱積在基體上並且化學鈾 -36- (5) 200306684 刻導電層、及壓印金屬並且黏附壓印金屬到基體。 3 1 根據申請專利範圍第29項之方法，其中第一及 第二基體被結合及包含單一基體。 32 根據申請專利範圍第29項之方法，其中第一及 第二導電層包含單一導電層。 3 3.根據申請專利範圍第29項之方法，其中第一及 第二電介質層包含單一電介質層。

   3 4 .根據申請專利範圍第2 9項之方法，其中裝設每 一 1C在第一及第二基體之間包括裝設每一 1C到第一及第 二電介質層中至少其中之一。 3 5 .根據申請專利範圍第2 9項之方法，其中裝設每 一 1C在第一及第二基體之間包括裝設每一 1C到第一及第 二導電層中至少其中之一。

   3 6 .根據申請專利範圍第2 9項之方法，其中裝設每 一 1C在第一及第二基體之間包括裝設每一 ic到第一及第 二基體中至少其中之一。 3 7 根據申請專利範圍第2 9項之方法，其中耦合每 一 1C到第一及第二導電層中至少其中之一包括·· (a) 形成至少一開口在第一及第二電介質層中至少 其中之一， (b) 經由開口，耦ί合每一 1C到第一及第二導電層中 至少其中之一， 3 8 根據申請專利範圍第2 9項之方法，其中親合每 一 1C到第一及第二導電層中至少其中之一包括裝設每一 -37- (6) (6)200306684 1C到第一及第二導電層中至少其中之一。 3 9 根據申請專利範圍第2 9項之方法，更包括： (a) 形成內部導電層，及 (b) 耦合內部導電層到至少一 ic與第一及第二導電 ‘ 層中至少其中之一。 40.根據申請專利範圍第29項之方法，更包括： (a) 形成內部導電層，及 (b) 耦合內部導電層到第一及第二導電層。 φ 4 1 ,根據申請專利範圍第29項之方法，其中構圖第 一導電層包括構圖第一導電層的感應線圏，感應線圏具有 內及外接線端。 42. —種電路製造方法，該方法包含： (a) 基體，具有一摺疊形成在其中， (b) 導電層，在基體上被形成及被構圖’ (c) 電介質層，形成在至少一部分導電層上’ (d) 裝設至少一積體電路（1C)在基體上’ φ (e) 在1C附近摺疊基體，及 (Ο耦合每一 1C到導電層。 4 3.根據申請專利範圍第42項之方法，其中裝設至 少一 1C在基體上包括裝設每一 1C到電介質層。 44.根據申請專利範圍第42項之方法，其中裝設至 · 少一 1C在基體上包括裝設每一 1C到導電層。 · 45 根據申請專利範圍第42項之方法，其中裝設至 少一 1C在基體上包括裝設每一 1C到基體。 -38- (7) (7)200306684 46 根據申請專利範圍第42項之方法，其中耦合每 一 1C到導電層包括： (a)形成至少一開口在電介質層中，及 (b )經由開□，耦合每一 1C到導電層。 47 根據申請專利範圍第42項之方法，其中耦合每 一 1C到導電層包括裝設每一 1C到導電層。 48 根據申請專利範圍第42項之方法，更包括： (a )形成內部導電層，及 (b )耦合內部導電層到至少一 1C及導電層。 4 9 根據申請專利範圍第4 2項之方法，更包括： (a )形成內部導電層，及 (b )耦合內部導電層到導電層。

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