TW200304649A

TW200304649A - Semiconductor memory device and method of controlling the same

Info

Publication number: TW200304649A
Application number: TW092105735A
Authority: TW
Inventors: Hiroyuki Takahashi; Takuya Hirota; Atsushi Nakagawa
Original assignee: Nec Electronics Corp
Priority date: 2002-03-15
Filing date: 2003-03-14
Publication date: 2003-10-01
Also published as: JP3866594B2; US7466609B2; WO2003079367A1; US20050237848A1; JP2003273712A; US7301830B2; US20070280025A1; US20080056031A1; US7663945B2

Description

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五、發明說明（1) 一、【發明所屬之技術頜域】本發明係關於半導體記憶裝置，尤以適合藉低電源電壓驅動之半導體記憶裝置及其控制方法。二、【先前技術】近來’半導體積體電路之電源電墨持續有低電壓化。尤以搭載於行動設備之電池驅動記憶體及邏輯 Μ ^ ^ ^ ^ . 1千寻’有半導體積體電路等，有延遲電路之使用，以產生使電路作動所需信號之時序。又’不以來自外部之邏輯产^ 驅動之非同步型動態半導體記憶裝置，係於半導體記^ = 置内產生各種時序信號。亦即，記憶體之單元核二部=二制用各種信號，基於位址信號變化之檢測，特定輪入作广或其解碼結果產生脈衝信號，由該脈衝信號及其延遲产就號’經特定延遲上升，產生具有特定脈寬之脈衝狀控^信以下利用本發明之實施例說明所參照之第6圖，說明本發明之背景技術，非同步型動態R AM之概要。第6圖中，週邊電路部10係基於輸入於延遲電路丨丨之信號及延遲電路的輪出之輸入的邏輯電路丨2計算結果之信號，控制驅動字線之子線驅動态1 3之驅動。該字線驅動器1 3之驅動電源，有供給自升壓電路（升壓電路4〇)之升壓電壓。該升壓電壓係供給以電源電壓VDD上升至超過NM〇s電晶體的定限電壓 Vth之電壓。而須注意，第6圖中參考電源3〇係本發明實施例所固有，不含於習知動態RAM。單元核心部20内之字線

200304649 五、發明說明（2) ------- ，位兀，父又部之記憶單元20 0之NM0S電晶體20 3，連接所 k擇之子線2〇1之閘極供給有^⑽+ ”以上之高電壓，nmqs 電晶f2 0 3之輪出電壓可使之升高至電源電壓VDD。一第7圖係用以說明非同步型動態RAM之時序動作。以圖未不，AfD電路檢測記憶週期之位址遷移，ATD信號啟動，戎化號基於位址信號之解碼結果，及控制記憶體之存取的圖未不之控制信號，產生啟動列位址之閃控信號必 P。基於該信號0 p及使其延遲之信號所產生之信號，以控制字:線之上升時序，及/或其脈寬。同樣產生，放大位元線1 6項出之信號的感測放大器1 4之啟動控制信號必 SE，或圖未示之γ交換賦能信號，將位元線預充電至1/2 VDD之控制信號等。該種延遲電路1 1係用例如，多段反向器串聯成之反向印鏈而構成延遲電路之反向器段數係，當延遲電路輸出與輸入信號同相之延遲信號時設為偶數，而當輸出與輸入信號反相之延遲信號時係設為奇數。第1 5圖示使用CMOS反向器鏈的習知延遲電路之一例。如^ 15圖（A)，由串聯之多數反向器Jn至JV4構成，各反向為、之輸出連接有M0S電容器JN1至JN4構成之負荷電容。各反向為如第1 5圖（B)係由，源極連接於高位側電源VDD之 PM0S電晶體MP30 1，及閘極與汲極連接於pM〇s電晶體Mp3〇1 之閘極與汲極，源極連接於低位側電源G N D之N M 〇 s電晶體 MN30 1構成，輸入於共用閘極之信號由低階遷移至高階時’透過0N狀態之NM0S電晶體MN301，連接於共用沒極之

200304649 五、發明說明（3) 負荷電容之電荷於電源GND放電輸出成低階，輸入於共用閘極之信號由高階遷移至低階，透過0N狀態之pm〇S電晶_ MP301由電源VDD將連接於共用汲極之負荷電容充電，輪^ 成為高階。如此，反向器輸出負荷電容之充電、放電，號即受到傳輸。 § CMOS型反向器之下降、上升時間（延遲）tf、tr (振幅的10%至9 0%之遷移時間）係基於M〇S電晶體之非飽和區及飽和區域之汲極電流及電壓特性（非飽和區域係由閘°σ域極三源極間電壓，汲極、源極間電壓，定限電壓及跨甲規定，飽和區域係由閘極、源極間電壓，定限 ^反所所規定），由隨負荷電容、電源電壓、跨導、 ^ 導電壓之比而變之式算出，其概算如所周知，係近似於< 源 = kl x CL/( βη χ VDD) 、 tr = k2 χ CL/( /3ρ χ vdd)。其中，CL係負荷電容，係“⑽反 t j NMOS t , VDD „ t ^ M 5 k；電源電細若高’反向器之上升、下降均細短，反向器之傳輸延遲時㈤tpd (輸入反轉輪出信號之下降之傳輪延遲時間。〜之上升至下降至反轉輸出之上升之傳_ ^ p ，輪入信號之 .士 w心得輸延遲時間tpLH)變輛。電源電™若低，則反向器之上升、下降打間t f、t r均延長，；5内抑 > 推+ <上升、下隨構成第15圖之延遲電路;延遲時間變長。迦冤路的反向器JV1至JV4之各

第10頁 200304649 五、發明說明（4) 延遲時間之增大，延遲電路之傳遞延遲時間亦增大。又，如同反向器列構成之延遲電路，其匕電路亦隨動作電源電壓之高低，傳輸延遲時間縮短/變長，因此裝置之動作速率加速/變慢。近來求般係作動之内部週邊電路部電壓，由外内部電源電憶裝置，有係，低電壓 VINT時，裝功能規格。因裝置將半導電路的及單元部供給壓 VINT 時無法化之電置動作之微細化而有耐壓等及低耗電化等之要體裝置之電源電壓降低，使用以低電麼構造。動態型半導體記憶裝置中，作為核心部（亦稱「記憶單元陣列」）之電源之電源電壓VDD係用經降壓電路降麼之” 。然而，使用降壓電源電壓之半導俨應付電源電壓VDD之低電壓介 ^ 丑5;;壓=更降壓用作“電= 又存取時間拉長等，有時無法符合第1 5圖習知延遲電路常之邏輯電路之延遲量U電源電壓卿純，相較於通法滿足信號的時序關係二延5日夺間更為加大，會有; 接於各反向器之輸出部的其理由如下：亦即，因$ 在，連同M0S電容於時間當勃且配線電阻貫質上不存體之0N電阻。數之電阻成分，受制於各電晶相對於此，一般邏輯電路丄。 ^ 路驅動。配線電阻器（寄生」5唬線係由如第1 6圖之電號線SL之上升、下降，係由 °。）R及有可生電容器c之信動器（輸出電路）D之輪出〜5)配線之寄生電阻器R ’驅尾阻益，及取決於信號線之寄生 200304649 五、發明說明（5) -- 電容器c之時間常數規定。具有配線之寄生電阻負荷之配線，其驅動電路中，信號之延遲時間對電源電壓不具如第 1 5圖之反向器鏈之電源依賴性。因此，相對於一般邏輯電路，第15圖之延遲電路的延遲時間，對電源電壓之降低係過度增大。為消除這類問題，本案發明人已於日本專利特願 200卜097083號（基於先前之申請案（特願2〇〇〇 — 243317號）之優先權主張：美國專利申請公報編號…2〇〇2/〇〇21159 A 1 )中’提議如第1 7圖之延遲電路。該延遲電路係，電源電>£低亦可相較於一般邏輯電路，其延遲時間無過度增加，可抑制延遲電路之增加的延遲電路。參A?、弟1 7圖’延遲電路具備串聯之多段反向器v 11、 V12、V13、V14，反向器Vll、V13之輸出與高位側電源vdd 間，各配備PM0S電容器ΡΠ、P12，反向器V12、V14之輸出與低位側電源GND間，各配備NM0S電容器N1 1、N12。 PM0S電容器Pll、P12，各對反向器Vll、vi3輸出之由 h i gh位準往1 〇w位準遷移，由〇FF狀態變成0N狀態（反轉狀態）。NM0S電容Nil、N12，各對反向器V12、V14之輪出由低階下降至高階之遷移，由0F F狀態變成0N狀態（反轉狀態）。如所周知，NM0S電容器係於閘極電壓vg為負或接地電壓GND ( 0伏特）時為蓄積狀態，其電容值僅閘極氧化膜之電容C0，閘極電壓Vg>〇時，基板表面形成耗盡層 (Depletion Layer)，其電容值小於閘極氧化膜電容⑶^及形成於基板表面之耗盡層電容以之成為直列合成電容c之

第12頁 200304649 五、發明說明（6) 正且加大時(Vg>vt，係定限電壓）-=成'型化之反轉層（InverSlon Layer)，所 ‘電严為雷日電合值近於C〇。同樣’ PM〇S電容器於閘極電昼為電源電麼卿時係蓄積狀態， :於電源電壓接地電壓GND側’則成為耗盡狀態、反轉狀 =^反向器鏈中，電源電壓彻降低，肋s電晶體之驅動電k減少’外觀上若構成反向器之，增大’則M0S電容器之電容值相對減少，體；〇』之〜大即予抑制。對該延遲電路往初段反向器n i的輸入 SI之上升（由GND往VDD之遷移），可抑制對電低的延遲時間之過度增大。 Ψ 又，本案發明人已於特願2〇〇1 —〇97〇83號提議如第ΐ8 圖：I遲電路°亥延遲電路’電源電壓低時亦無延遲時間汉又k加係可抑制延遲電路之增加的延遲電路。第1 8圖中二反向器V81之PM0S電容器P81設定為高定限值，NM〇s電谷為心1设定為低定限值，反向器判2之}^〇3電容器1)82設定為低定限值，NM0S電容器N82設定為高定限值，反向器 V81之輸入定限值傾向隨電源電壓之降低而降低，反向^ V82之輸入定限值傾向隨電源電壓之降低而升高。藉此，於低電源電壓VDD之領域，延遲電路之輸入定限值低，輸入^唬上升至輸出信號上升之傳輸延遲時間tpd，對於輸入信號下降至輸出信號下降之傳輸延遲時間相對較短。結果，信號上升之延遲時間可予縮短，該延遲時間對電源電第13頁 200304649 五、發明說明（7) 壓之依賴性得以抑制。如此’苐17圖、hi只岡造，可抑制對電源電iVDD\V；i遲電路’如第15圖之構敏度特性…，對：以3 “延遲時間短縮之逆靈 ,,田筮！ 7闽 ^才牛V體5己衣置之電源電壓的低電壓緩、脈衝等日：，ί 1 8圖t各延遲電路產生控制信號之邊、>姑右彳:μ控制信號隨電源電壓之降低，延遲不短縮’故有低電壓化之制約。因此’本發明所欲餘^, 游電壓，同時使單元核：，低驅動電斤浪蕾沒兀核。郤之存取鬲速化，對低電壓化之 P ;氏之Ϊ導俨ΐ Ϊ f元核心部及週邊電路综合存取速率的降低之牛V體屺憶裝置，及其控制方法。造二可=;;;;:::7氏課題係在提供，以簡單構時間有縮短傾向低之延遲時間的增大，延遲三、【發明内容】本毛月之方面有關之半導體記憶裝置且備，陳列置多己憶單元成記憶單元陣列，及輸入獨立於所電源”壓作為驅動電壓，藉上述動；：擇之编！線驅動電路，而以上述電源電壓為所元線振幅之咼位側電壓。、位本發明之另—方面有關之半導體記憶裝置，立包生用以規定往上述記憶單元陣列之控制信號遷移時序= /或上述控制信號脈寬之信號的電路之週邊電路，具備延

第14頁 200304649 五 '發明說明（8) 遲輸入之信號的述延遲電路之雷、原ί 上述延遲電路具有，供給於上本發明之安’原電壓高時比低時延遲時間短之特性。有源極i接二=面係，延遲電路具備至少一包含，具第-雷、、房電源之第一 Μ 0 s電晶體，及源極連接於第—電晶體之問極共接連接於出端，導電型盘μ述弟一M0S電晶體之汲極共接連接於輸之反向器’ —、*述第一M0S電晶體不同之第二M〇s電晶體連接於上述電:哭接於上述反向器輸出端之電阻器，以及 M0S電容器之電路單之元另。一端與上述第—或第二電源間之述M0S依電本容發二之上姓述延遲電路中’上述M〇S電容器係，上屋，藉上述第；端巧 ^ ^ A弟—電源之電源電壓中卜、+、M A C + 端所連接之其-電源的電源電屋：；f〇S電容器 :、？壓側遷移，電容值由小變大。本笋明:另一電源之電 ::器，上述電阻器另—端之電遷，隨二於上侧 ί ^電源電壓中上述MOS電容器所連接迷弟一或第二電 I <另一電源之電源電壓遷移，形電源之電源電依本發明之上述延遲電路中广耗盡層、反轉層。 I浐成山f入信號係輪入於首段電踗述電路單元係多段串入知，由連接於末段雷仅冤略單丁夕f又串之另一端與M〇S電容哭早兀反向器輪屮上述反向器輪 ’相鄰段電電源及上述

路單元權電容點取出輪輪出V 第二電源。父替連接於」頁第15 200304649 五、發明說明（9) 本發明之一方面係，延遲電路含一或多段率聯反向器之延遲電路，上述反向器各具備一端連接於上述反向器輸出端之電阻器，及連接於上述電阻器另一端與高位側或低位側電源間之電容元件，上述電容元件係隨連接於上述電容元件之一端的上述電阻器之另一端的電壓，高位側或低位側電源之電源電壓之中由上述電容元件另一端所連接之其一電源的電源電壓側往另一電源之電源電壓側之遷移，電容值由小變大。本發明之另一方面係，延遲電路包含，將輸入信號輸入於輸入端之第一反向器，一端連接於上述第一反向器輸出端之第一電阻器，一端及另一端分別連接於上述第一電阻器另一端及第一電源，隨連接於上述第一電阻器另一端之上述一端的電壓之遷移而電容值起變化之第一電容元件，上述第一電阻器與上述第一電容元件之連接點連接於輸入端之第二反向器，一端連接於上述第二反向器輸出端之第二電阻器，以及一端及另一端分別連接於上述第二電阻器另一端及第二電源，隨連接於上述第二電阻器另一端之上述一端之電壓遷移電容值起變化之第二電容元件，而以上述第二電阻器與上述第二電容元件之連接點為延遲信號之輸出端，由上述輸出端輸出上述輸入信號之遷移邊緣經同相延遲之輸出信號。本發明中，上述第一電容元件係，連接於上述第一電阻器之另一方端的上述一端之電壓，由上述第一電源電壓侧往上述第二電源電壓侧遷移時，其電容值由小變大，上述第二電容元件係，連接於上

第16頁 zuuju^o^fy 五、發明說明（10) 述第一電阻器另一端之上一電壓側往上述第-電源電Ϊ側；：；壓复由上述第二電源 t二本發明t ’上述第—電容元件較佳：電容值由小變構成’構成上述第一雷六- μ 土者為由M0S電容哭镇一雷阳哭£ 電谷兀件之上述M0S雷十盆l 口第電阻w另一端之電壓，於上電合态，其上述電源電壓側遷移時，變為反轉=弟一電源電壓側往第二佳者為由M0S電容器構成，構上% 上述第二電容元件較 M0S電容器，其上述第二電阻器j弟山二電容元件之上述二電源電壓側往上述第一電源。埏之電壓，於上述第態。 ’、電&側遷移時，變為反轉狀本發明另一方面之上述延另一端分別連接於上述第—路‘中亦可具備，一端及隨連接於上述第-電阻器另：=—端及上述第二電移，電容值起變化之第二六_ 知之上述一端的電壓遷連接於上述第二電阻界另二，元件，及一端及另一端分別上述第二電阻器另一端之=及上述第一電源，隨連接於電容元件。本發明中，上=f遷私，電容值起變化之第四述第一電阻器另一端之上述第=電容元件係，其連接於上電壓側往上述第_電=一端之電壓，於上述第二電源上述第四電容元件係i、逵&侧遷移時，電容值由小變大，述一端之電壓，於上述妾於上述第二電阻器另一端的上壓側遷移時，電容值由小:電源電壓侧往上述第二電源電上述第三電容元件，較、④大。依本發明之延遲電路中，上述第三電容元件^^者為，由M0S電容器構成，構成上述M〇S電容器，係上述第一電阻器

第17頁五、發明說明（11) 另一端之電壓，於上从 — 爾〜 β 遷移時，變為反轉狀能：第一電源電壓側往第一電源器Λ Λ 構成上述第四電-:佳者為由係上述第二電阻器另—四電谷兀件之上述M0S電容 ”則:主上述第二電源電壓C，於上述第一電源電 =發明之上述延遲轉狀態。反向器之輸入端連接控制：亦可構成具帛’於上述赤、上述第一電阻器另—沪，具連接於上述第—電 ^可構成具備，輸入端連%妾：：：：開關之重設電路。 4;反向器，及連接於上述第4::;向器的輪入端笔源間之卜汁楚二c l 一尾阻為另一端與上诚结第二開關。向器的輸出端連接於其控制端子：第-i::之另一方面係’延遲電路更具備，連接於，〜端之電；…上述第二電源間，上述第一 d 移時，上u第二電源電壓往上述第-電】：: —迷電谷值由小變大之堅遷且器另一端及上述第一電源匕述^接於上述移時，：壓’☆上述第-電源電壓往上述第-電二另迷第4:!容=變大之第四電容器：以；〜端之電Γ由：ΓΓ電容器構成’上述第-電阻-另 Γ.?成反轉狀態，上述第四t 壓遷移 ::上述第二電阻器另—端之電遷，由=s—電容器構述第二電源電m遷移時，t成反轉狀g。 1源電壓第18頁 200304649 五、發明說明（12) ^發明之另—方面有關之半導體記憶裝置係，產生用以規定控制信號往記憶單元陣列之遷移時序，及/或，上之信號的週邊電㉟，具備延遲輸入之信號有關之延遲電路處延遲電路’係上述本發明各方面中任一電壓ίίΐΐπ體記憶ί置中’具備供給非取決於電源之電路。該於明 > 述圮憶早凡陣列之控制線作為升壓電壓列、上述延ί電:半導體記憶裝置中，上述記憶單元陣驅動。或者亦可槿士上述週邊電路係以相對之低電源電壓係以電源電壓經降.^述記憶單元陣列及上述延遲電路係以上述電源電壓驅^。 &電源電壓驅動，上述週邊電路本發明的另一方緣藉單-反向器或多：^:匕方法係’邏輯信號之遷移邊於上述反向器之輪出反向器延遲之延遲方法中， -端，s電容器連二=電阻器之-端，上述電阻器另 (a) 於上述反向哭罨源，包含接於前段反向器輪。端之輪人端’經輸人端子或降〜t移信號的步ΐ:Γ器的另-端，輪入上升上 (b) 對應於輪入上、+. β 連接之電源側之？VV虎之上述反心狀能#益輪出信號之遷移巾％、邏輯值往其它邏輯值之，狀恶之步驟。私中，上侧電容器變成反轉又，本發明之另一古二有關之半導體記憶裝置之控制 200304649

電路以相對低電壓之電源陣列之控制信號的升壓電定電壓，產生規定自上述控制信號遷移時序，及/ 電路’對信號之延遲，係間縮短之逆特性的延遲電方法係，記憶單元陣列及其週邊電壓驅動，供給於上述記憶單元壓係，供給非取決於電源電壓之週邊電路往上述記憶單元陣列的或’上述控制信號脈寬之信號的以具有對電源電壓之降低延遲時路為之。如由以下之說明可知，上述課題之至少其由申請專利範圍各項之發明加以解決。 v 〃 119、【實施方式】兹參照所附圖式說明本發明之最佳實施形離。於苴一 ί實施形態，，本發明之半導體記憶裝置具備：記憶單 =陣列（弟6圖之早7L核心部20) ’由多數記憶單元配置成陣列狀而成；及字線驅動電路（第6圖之13)，將獨立於所供給之電源電壓的定電壓輸入作為升壓電壓（vb〇〇st)，藉上述定電壓驅動所選擇之字線；並以上述電源電壓（VDD)曰為所選擇的位元線（第6圖之1 6 )振幅之高位側電壓。 5玄貫施形恶中，感測放大器（第6圖中之1 4 )將所選擇位元線之高位侧放大至上述電源電壓。本發明之半導體記憶裝置，其一較佳實施形態中，包含產生規定往記憶單元陣列（第6圖中之單元核心部2 0 )之控制信號的遷移，及/ 或，上述控制信號脈寬之信號的電路之週邊電路，具備將輪入之信號延遲的延遲電路（第6圖中之11)，上述延遲電路具有供給於上述延遲電路之電源電壓低時比高時延遲時

200304649 五、發明說明（14) 間更短之特性（參照第11圖）。利用本發明之一實施形態有關相對之低電壓為電泝雷，、蛉版记fe裝置’以 (V_係非： = '之低電壓驅動時，定電麼遲電路（第6圖Ϊ2)電Λ Λ Γ)而固定，而且，因延間(⑽比以相對以ii; 縮短，故記憶單元陣列(單元核心部)(之D:):= 列：：：量(差)至少部份抵消>因== :1 」之週邊電路部動作速率降低所致存取時間之 $ 口里，而貫現低電壓驅動時- 、邊電路邱敫骑々十 fe早兀陣列與上述週制。σ正_存取時間延遲的增大受到抑制之控制機 ^發明之一實施形態中，上述延遲電路，參昭第j 晶# if 源極連接於第二電源，閘極與該第一M0S電接：：！於輸入端，沒極與該第一_電晶體没極共曰辦立而，導電型不同於該第一M0S電晶體之第二M0S電曰曰體之CMOS反向器（例如INV1)，一端連接於該反向器輸一。而之電阻器（例如R 1 )，以及連接於該電阻器另一端與第二^第=電源（VDD、GND)間之M0S電容器（例如MP20 3 ):延路早兀。隨所欲之延遲時間，輪入信號以同相輪出延 :含偶數段之串聯延遲電路單元，輸入信號以反相輸延遲時，含奇數段之串聯延遲電路單元。 Μ M〇s電容器（ΜΡ 2 0 3、ΜΝ2 0 3 )係，當閘極電壓為連接於

第21頁 200304649 五、發明說明（15) 谷狀 1例門〇3/ MN2 0 3 )之電源電壓（VDD、GND)時 (MP203、MN2o^;3極電壓之由連接於M0S電容器 _ 遷; 即，電容器成為、耗盡板狀表二電阻Ϊ : ί I日:之貫施形態’ 一端連接於反向器輸出端之 ^:主：：之電源間，因具備該反向器輸出之由該電元件，可^ 電源電壓側遷移而電容值由小變大之電容卩1對電源電壓降低之其延遲時間增大，甚至明電Λ電^依賴性之逆靈敏度特幻之作用效果。信號輸入之CMOS型備’由輸入端將輸入另二弟;·電阻器（ri) ’連接於第一電阻器⑴）土 =弟[u、（VDD)間之M0S電容器⑽〇3)構成之第接點之品。s;i知ΐ接於第一電阻器（r 1〕及第一電容器之接”，、占之CMOS型弟二反向器（iNV2)，一 = = 二電阻器(R2)，以及連接二第= 成之第-電二1、弟一 Ϊ源（GND)間之M0S電容器（MN103)構成之第一電合态，以弟二電阻器（R2)盥 (M圓）'接點為延遲信號之輸出端子(觸出將輸入k號之遷移邊緣予以延遲之信號。雨第一 ^乂 ’延遲上升邊緣予以輸出之延遲電路的第反向為（INV1)之M0S電容器（ΜΝ1〇1)，第二 (INV2)之M〇S電容器（ΜΡ102)之定限值係低予設定:口口第22頁 200304649 五、發明說明（16) 该貫施形悲中，較佳者為具備，延遲路徑之反向器的輸出喊點不經由延遲路徨，經延遲路徑以外之重設路徑，快速重設該節點之電路。更詳言之係具有，參照第2圖，於第:反向器（INV1)之輸入端（IN)連接控制端子，連接於上述第一電源與上述第一電阻器（R1 )另一端間之第一開關 (MP104)。。具有連接於第一反向器（INV1)輸入端（IN)之第三反向器（INV01)，及第二開關（MN1〇4)，其控制端子係連接於，連接在第二電阻器（R2)另一端與第二電源（GND)間之第三反向器（INV01)的輸出端。本發明於另一實施形態中亦可構成具備，參照第4 圖，連接於第一電阻器（R1)另一端與第一電源（VDD)間之 M0S電容i§(MP203)，連接於第一電阻器（R1)另一端與第二電源（GND)間之M0S電容器（MN20 3 )，連接於第二電阻器 (R2)另一端與第一電源（VDD)間之M〇s電容器（Mp2〇4)，以及連接於第二電阻器（R2)另一端與第一電源（GND)間之的8 ^容器（MN20 4 )。藉該構造，對上升及下降之遷移，延遲時間具有關於電源依賴性之逆靈敏度特性。 ^ 該實施形態中，亦可具備重設電路。例如具備，參照第5圖，連接於第一電源與第一反向器（INV1)之供電端子 (PM0S電晶體ΜΡίοι之源極）間，重設用控制信號（cs)係第一邏輯值時為0N之第三開關（MP2 〇7)，具備連接於第二反向器（INV1)輸出端與第二電源（GND)間，控制信號（cs)為第二邏輯值時係0N之第四開關（MN20 7 )，具備連接於第二反向器（INV1 )供電端子（NM0S電晶體MN102之源極）與第二

第23頁 200304649 五、發明說明（17) 電源（GND)間’控制信號（cs)係第一邏輯值時為⑽之第五開關（MN208 )。該實施形態中，連接KCM〇s型反向器輸出端之電阻器 (例如，第一電阻器（R1)、第二電阻器（R2))，係以基板: 之擴散電阻器構成。本赉月之半‘體兄憶裝置，於其一較佳實施形態中，用以產生規定由週邊電路供給於記憶單元之號 ^ 、飞，、脈見之化號的延遲電路（第6圖中之 1 1 )，係上述各實施形能所〜性之逆特性之延遲電路'“兄明之延遲％間具有電源依賴又本毛明之半導體記憶裝置，於其一較佳實 _ ^ . 開關遥擇器、感測放大器等之至少钮一之週邊電路部之電源電壓VDD係予以低電壓化，單元仿心部（記憶單元陣列）亦以你帝广一化早凡核以降低耗電。供給於單元^電^之電源電壓削驅動，電壓VB00ST)，係供給非取的控制彳§號之電壓（升壓發明之半導體記憶褒置，於電*源電墨之-定電麼。本生規定由週邊電路供、给於施形態巾’用以產之時序，$直脈寬早7"之控制信號的遷移邊緣 ι 見的化號之延遲電路，係以低電壓之雷：電壓驅動。 ιλ电& <窀源本發明之半導體記憶裝置，一藉延遲電路（11)產生之产辦#拍^、幸又仫灵細形恶中， < k號，猎規定遷移邊緣號，產生控制X解碼器之字線 "fi 1a 之信號，控制位元線之預充雷之啟動、電之乜號。因此，週邊電路部第24頁 200304649 五 '發明說明（18) 以低電壓電源驅動時，栌電壓時慢’存取速率之；低(V遲延遲=不：高電源該實施形態中，產峰兆《大）予以抑制。壓(VB00ST)之電路具備，參昭’第δ於電源電壓之-定升壓電電壓之基準電壓Vref之雷圖，產生非取決於電源升壓電壓經分壓之分壓電舞 ^比較基準電壓與輸出之較電路⑷)之比較结果；3較電路⑷），以及接受比壓時，將電荷泵充電而井二夕壓電壓小於上述基準電 (VB00ST)係供給作字缘哭=電路（40)。升壓電壓 = 高之降低，供給於字線之率之隨電源電壓降低而變慢。< #制5己fe、早兀存取速門為Ϊ Ϊ = 記憶單元陣列之週邊f路具備上述延遲時間為延靈敏度特性之延遲雷 ^ 電電己二！厂，驅動’用以產生規定由該週邊及第=控制信號脈寬之信號之延遲電路。該延遲電:門壓（νηη之\1A)係以，供給於半導體記憶裝置之電源電經降壓電路（第14圖中之50)降壓之降壓電源電壓段2 °該實施形態中亦具備，基於供給作記憶單元陣列升 I電壓的非取決於電源電壓之基準電壓，供給非取決於電 H壓Λ—定電壓之升壓電路（第14圖中之4〇)。記憶單元 π m早兀核心部2 〇)係以供給於半導體記憶裝置之電源電壓經降壓電路（第1 4圖中之5 0 )降壓後之降壓電源電壓驅

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200304649 五、發明說明（19) 動。依本發明之延遲方法之一實施形態係，邏輯信號之遷移邊緣用單一或串聯多數的反向器延遲之延遲方法中，連接電阻器（第1圖中之R1、R2)之一端於上述反向器輸出端，上述電阻器另一端經M0S電容器（第1圖中之MP1 03、 MN103)連接於電源（VDD、GND)之電路構造中，包含， (a) 於反向器之輸入端，由輸入端子或由一端連接於前段反向器輸入端之電阻器另一端，輸入上升或下降之遷移信號（過渡信號〔Transient Signal)之第一步驟，以及 (b) 對應於輸入有上述遷移信號之反向器之上述M0S電容器所連接之電源側，其一對應之邏輯值往另一邏輯值的上述反向器輸出信號之遷移中，上述M0S電容器（第1圖中之MP1 03、MN 103)變成反轉狀態之第二步驟。依本發明之半導體記憶裝置控制方法之一實施形態係，包含X解碼器、Y開關選擇器、感測放大器之週邊電路 (第6圖中之1 0)之電源電壓予以低電壓化驅動，供給於記憶單元陣列（第6圖中之2 0 )之升壓電壓係非取決於電源電壓之一定電壓，以用於產生由上述週邊電路供給於記憶單元之脈衝狀信號之延遲電路（第6圖中之1 1 )延遲信號，進行上述延遲之方法。依本發明之半導體記憶裝置控制方法之另一實施形態係，上述週邊電路以電源電壓驅動，上述延遲電路以電源電壓經低電壓化之降壓電源電壓驅動，供給於記憶單元陣列之升壓電壓係非取決於電源電壓之一定電壓，上述記憶

第26頁 200304649 五、發明說明（20) ^ ------- 早兀陣列以電源電壓經降壓之降壓電源電壓驅產生由上述週邊電路供給於記憶單元之脈衝狀; 電路（第6圖中之U)的信號延遲，係以上述延^虎之延遲仃，延遲電路以經降壓之降壓電源電壓驅動。/ 如此，根據本發明半導體記憶裝之實足存取之高速化及備用電流之減少等低耗電之= 電源（因而耗電）及存取時間可予最適化，達到，著作效果。例如，週邊電路及單元核心部一併以電壓驅動，同時避免存取時間過度增大。或， ^ ^，高電壓之電源電壓驅動，單、 V邊電路以早凡核心部以低電壓之雷、、盾雷朦驅動，可兼顧存取之力^，以及耗電加大 ^電源電[

實施例 J ί詳細說日月上述本發日月之實施形態'，以下舉實施例來照圖式況明本發明之實施例。第丨圖係本發明之—實施例有關的延遲電路之構造圖。、麥知、第1圖，本發明第一實施例之延遲電路係，一段電路具備’源極連接於高位側之電源VDD之？通道⑽電晶體MP101，源極連接於低位側之電源GND，閘極與㈣⑽ 晶體MP101閘極共接於輸入端子IN，汲極與㈣⑽電晶體 MP101汲極共接於電阻器R1 一端之NM〇s電晶體關1〇1構成之 CMOS型第一反向器（INV1)，具備連接於電阻器R1另一端與電源VDD間之PM0S電晶體MP1 03構成之M0S型電容器。該 PM0S電晶體MP103係，閘極連接於電阻器R1另一端，源極及没極連接於亦具該PM0S電晶體基板閘極（Substrate

第27頁 200304649 五、發明說明（21)

Gate)電位之電源電壓VDD 〇第二段電路具備，源極連接於電源VDD iPM〇s電晶體 Μ P 1 0 2，源極連接於電源Q n D，閘極與ρ μ 〇 s電晶體μ P 1 〇 2共接，連接於M0S電晶體ΜΡ 103之閘極與電阻器以之接點/汲極與PMOS電晶體ΜΡ 1 02共接，連接於電阻器R2之一端的 NM0S電晶體ΜΝ102構成之CMOS型第二反向器（INV2)，以及連接於電阻為R2另一端與電源GND間之NM0S電晶體MN103構成之M0S電容器。該匪電晶體MN1〇3係間極連接體於電阻^ R2另一端，源極及汲極連接於亦具該關⑽電晶體基板閘極 (Substrate Gate)電位之接地電源gnd。

本發明第一實施例之延遲電路係，輸入於輸入端子in 之信號經其所輸入的第一反向器INV1&轉輸出，以輸入第一反向器INV1的輸出之第二反向器INV2反轉輸出，輸入於輸入端子IN之信號延遲後之同相信號由輸出端子〇υτ輸，。而第1圖中係呈示2段之反向器，但亦可有4段、6段等。又延遲電路輸出與輸入於輸入端子”的號時，係由奇數段之反向器構成。。逆相之L 以下說明本發明第一實施例中延遲電路之動體ΜΡ101、ΜΝ101構成之第一反向器INV1，及M〇s 哭曰曰

MP103、電晶體MP1 02、MN102構成之箆-只a 口口合口口愈六ηλ碰丄、傅风之弟一反向器INV2及M0S 電谷态ΜΡ1 0 4構成之電路，係對應於第1 了圖之構迕。 M0S電容器ΜΡ1 03、ΜΝ103係，夂斟® 。，以° 丨，丁、合蚵弟一反向器I Ν ν 1的輸出之由電源電壓VDD往接地電壓GND之遷移，1 INV2的輸出之由接地電壓GND往電源電壓vdd之、黑必 ^ ^^礎移，由

第28頁 200304649 五、發明說明（22) 〇FF狀態變成0N狀態（反轉狀能、 .^ 出信號電壓由電源電位往接&電严之反向器1 NV 1的輸電容_G3之基板表於議隨反向器INV1輸出信號電壓之降曰’/、電容值

電容器之C-V特性，M0S電容由典型的M0S V. S之閘極電壓V S若係宏职士 r V t ^ ^ af , μ 〇 S t ^ ^ ^ ^ # ^ ^ 電各值（儲存狀態之電容）。 °、巴緣膜之低之Bt反向器INV1之輸出信號電壓多少自電源電mDD隊厂τ，及自電源電壓VDD超過PM0S電容器Μρι〇3之降，亦即，降低至VDD— |Vtph丨以下之遷移過：：電，路徑之包含M0S電容器MP1〇h々cr電路（電阻器中，電容器MP1 03)之時間常數值起變化，逐步加大。°。及M〇S 又反向器INV2之輸出信號電壓自接地電壓往電屉上升遷移中，於NM0S電容器MN 103之基板表面形成反^壓 ^ ，電容值隨反向器INV2輸出信號電壓之升高而變轉向為INV2輸出信號電壓自接地電壓GN])多少升高之時。及升高到超過NM0S電容器MN103之定限電壓vthn之遴I ’ T，延遲路徑包含之NM0S電容器MN103之CR電路（電阻如 2及M0S電容器ΜΝ 103)之時間常數值起變化，逐步加大^。器亦即，本發明之第一實施例中，反向器丨NV丨輪出

一~ IQ 卜h波形係如第1 9圖，下降遷移之最初，因PM0S電容二 Mp 1 〇3之電容值小，其時間常數小，相對於時間變化 :之縮小比例大’接近接地電壓時’電容值變大，對時、交化振幅值之縮小比例變小（波形鈍化）。該第1 9圖係、$

第29頁 200304649 五、發明說明⑵） ~ " 以說明，本發明之延遲電路反向器的下降波形與第丨5圖中習知構造之比較，橫軸表時間，縱軸表電壓。第1圖中’反向為I NV1輸出信號下降時之延遲路徑，反向器INV1之NM0S電晶體MN1〇1為⑽，一端連接於電源VDD 之電容元件（PM0S電容器MP1〇3)之另一端（閘極端子），由電源GND侧經電阻器R1儲存負電荷（―Q)，於電源VD])端子側儲存電荷（+Q)。電容元件（PM〇s電容器Mpl〇3)之一端為電源電壓VDD ’電谷兀件之電容值為以在此係近似於不隨時間變化）’另一端（閘極端子）之端子電壓為v，流經NM〇s電晶體MN1 0 1之電流值為I，則

V

X 因 V = R1 X I ， dQ/dt = I ， R1 X C (dV/dt) + V - 〇 (其中 t 二〇時，v=VDD) 成立，電谷兀件之另一端（PM0S電容器MP103之閘極端子）之下降波形可由 V 二 VDD X exp { — t / ⑴ χ c) }

求出。該例中，反向哭Τ Ν V 1夕於山u 令她此不— 之輸出端及接地電源GND 之雜政電谷器（Stray Capacitor)係予忽略。又，反向器I NV2之輸出作垆卜斗、、 b车M a我1 , a 1口戚上升波形於遷移之最初，呀間吊數小，對時間變化振幅值之增大比近電源電壓VDD時，電容值，因而時門火门 ^ , ^ ^ U而日寸間t數變大，對時間、交化振幅值之增大比例變小（波形鈍化）。與弟1圖之構造比較，第1 5圖之減乐13園之構造中，反向器JV1之

第30頁 200304649 五、發明說明（24)

輸出信號電壓，由電源電位VDD往接地電壓之下降遷移中，M0S電容器JN1之閘極電壓由電源電位往接地電壓遷移，MO S電容器J N 1由反轉狀態變成耗盡狀態，其電容值隨反向器jvi之輸出信號電壓降低而變小。反向器jvi輸出| 號之下降波形’如第1 9圖之b所示，遷移之最初，因豆士間常數大斜率低，隨接地電壓GND之接近， γ T 本發明之第一實施例中，反向器INV1輸出信號之下降波形於遷移最初之時間常數因小於該遷移之最終，下降斜率大，由遷移之開始，接受反向器INV1輸出信號之下降的次段反向器INV2之PM0S電晶體MP102超過定限值Vtph所需時間t A (參照第1 9圖），早於遷移開始時其時間常數大者。而次段反向器INV2之PM0S電晶體MP102，當前段之電阻器R1與M0S電容器MP103閘極之接點電壓在VDD — |vthp I以下時成為ON之狀態，M0S電容器MNl 03之充電開始。二，反向器INV2之輸出信號上升波形係，遷移最初之時間苇數d於4遷移之最終，由遷移之開始，輸出信號電壓超過特定位準（例如邏輯定限電壓）之時間，早於最初時間常婁^，者。另一方面，第15圖之構造中，反向器jvi之輸出 =號下降波形遷移之最初時間常數，因斜率小於該遷移之最終，由遷移之開始起，至超過構成反向器inv2 2PM〇s電曰曰體的疋限值Vtph之時間（參照第19圖之tB)，慢於遷移開始時之時間常數小者。本發明之第一實施例中，反向器INV1輸出信號之下降

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波形於遷移最初急遽下降，該反向器之輸出信號至超過定限值V^ph之時間短，於電源電壓VDD降低時，可有效抑制延遲時間之增大。該作用效果亦係本實施例之作用效果的特徵之'^。、亚且，本發明之第一實施例中，電源電壓VDD低，構成反向為之PM0S電晶體之驅動電流減少之外觀上，⑽電陴 =ri增大，則M0S電容器MP103、MN103之電容值相對減少， ^此可抑制延遲量之增大。亦即，M0S電容器之閘極電壓vg之振幅以電源電壓VDD為之，隨電腿電容器之閉極電塵變成小於電源電壓時之定限之電降： v严二:Γ電容器之電容減少。仓"°，nmos電容器之閘極電，由3Vt變成2Vt時，M〇s電容器之電容值減少，取^才於反 =電曰=體之0N電阻及M0S電容器之時間常數，於電源電 :卜低：’ M0S電容器之電容值亦變小，故其到制’抑制延遲時間之增大。該又到用效果的特徵之—。 /作用^亦係本貫施例之作夕b如此’本發明第—實施例之延遲電路’對反向哭I NV1 ，信號之上升遷移邊緣，對電源電娜之降低: 制延遲時間之增大。丨牛低’抑又’該實施例係如第18圖之構造’低設第的_S電晶體MN101之定限電壓nhn，第—反^ 利用該構造，對電源電壓V])D之降低，第一反向器 200304649 五、發明說明（26) ijvi之輸入定限值降低，第二反向器INV2之輸入定限值升高，對電源電壓VDD之降低，使往輪入信號high位準之上升遷移之延遲，相對短於往輸入信號之1〇w位準之下降遷移。因此，抑制往輸入信號之h丨gh位準的延源電壓之依賴性。』芝丁％电 …夕之輸出部的信號遷移，藉0FF狀態變成0N狀悲，電容器，及反向器之輸入定限值的控制，第i圖之延遲電路，由輸入信號之low位準往high&準之上升遷移 ^延遲，相對短於往輸入信號的丨〇〜位準之下降遷移。因 :二:輪入信號之high位準的延遲時間對於電源電壓（電源電壓降低而延遲時間增大之特性） :制對電Γ壓降低之靈敏度(依賴性)之斜率坦。效果亦係本實施例之作用效果的哭ΜΡ二夕本實施例中’第—反向器INV1之輸出及M0S電容口口 MP1 0 3之閘極端子間，有電 c人口口與M0S電容哭MN1〇3之門托Λ阻為R1，弟二反向器之輸出電容哭r M : 之閘極知子間有電阻器R2。電阻器R及 = 電路，其輪出隨電阻器R及電容器C之時間吊數t τ (二RC )遷移。丁 τ 該CR電路之上升信號波形係振幅 x{l-exp( —七，、、 T降信號波形係振幅x exp —t τ 在此，電阻值R因非取決於電源電壓VDD而固定，所用

200304649 五、發明說明（27) -----— 振幅縮小至某位準例如達邏輯定限值時，所需延遲短縮。此亦可由例如CR電路之上升或下降波形遷移中^ : 開始點與遷移終止點（或對應於h i g h位準及丨0 w位準 ^ 點）以直線連結之近似情況下，振幅成為1/2時，遷^ 亦成1/2得知。亦即，對電源電壓VDD之降低，縮短一凡反向器INV1之下降時間t r、第二段反向器INV2之上= 間t f，對電源電壓VDD之降低，由延遲電路中輸入信铲^ 之上升至輸出信號之上升的傳輸延遲時間已予縮^ 短。、百其次說明用於本實施例之電阻器R丨、R2。電阻哭R i、 R2係用，例如，基板表面之雜質擴散層構成之擴散g阻、器。係使用P型基板或設於勢阱内之η型擴散層，或散層（例如’與雜質濃度高精度控制之LDD(輕度摻雜沒極2 區域相同之雜質濃度）。 / 〃 / ” j 為對電源電壓之變動（降低）縮小延遲電路傳輸延遲間t p d之變異，可使連接於反向器輸出部之電阻器（r 1 : R2)為高電阻。另一方面，以擴散電阻器實現高電阻時，其面積增大。電阻器（R1、R2)之電阻值係基於低電壓化的電源電壓之範圍’延遲時間之設定延遲量，及其變動程度等設定，而貫用上電阻值可係略同於反向器之M〇s電晶體的0N電阻之數十千歐姆，或數百萬歐姆亦可。電阻值略门於電晶體之0N電阻時，可作成略同於電晶體擴散層之面口積，晶片面積之增大受到抑制。其次，依本發明延遲電路之類別作說明。第2圖係本

200304649 五、發明說明（28) 發明之第二實施例有關的延遲電路之構造圖。第2圖中，與=1圖相严之構成元件附以相同參照符號。本發一貝施例係，於第1圖之實施例的延遲電路之延遲路設重設電路。亦即具備，參照第2圖，源極連接於電ς VDD，汲極連接於電阻器R1#M〇s電容器評1〇3的閑極=接點，輸入k號輸入於閘極之PM〇s電晶體Μρι〇4，將輸入號輸入而輸出其反轉信號之反向器INV〇1，以及源極連接於GND，汲極連接於電阻器”與从⑽電容器關丨⑽的閘極之，輸入反向器INV01之輸出信號於閘極之麗⑽電晶體 MN104。該實施例中，如同第1圖之實施例’輸入於端子”之號由1〇w位準上升至high位準時，由輸出端子〇υτ輸 Π經延遲而上升。於是’對電源電壓VDD之降低，纩:入彳。遽之由1 〇 W位準上升至h i gh位準之傳輪延遲時間方面’冑電源電壓VDD之降低，對輸入信號之準下降至1〇W位準之傳輸延遲時間不縮短，通常 =明本發：第二實施例之動作。該中，輸入 m時，經重設路徑’反向器INV1之輸出予以重設。 1卩，輸入信號由hlgh位準下降至1〇w位準電位為電曰曰曰體MP104導通’無反向器_之延遲，為電、原V「MP103之閘極電位（反向器iNV2之輸入端）直接成為電源電壓VDD。又，不經反向器INV1、INV2之延遲路徑，經重設路

第35頁 200304649 五、發明說明（29) --- 徑，輸出端子OUT直接成為接地電壓GND。亦即，輪Λ f號由high位準下降至low位準時，反向器INV01之電位成^〜 high位準，電晶體MN 104導通，使輸出端子OUT放電，重役於接地電壓GND。 & 該實施例中，藉相關構造，因輸入於輸入端子I Ν之脈衝信號下降，直接輸入次一脈衝信號時，延遲電路亦可各延遲連續二脈衝信號之上升邊緣而輸出。另一方面，無重設電路之第1圖的上述實施例之延遲電路中，對輸入信號之上升其輸出信號係，如第3圖之虛線所示，延遲而輸出，由輸入信號之下降時序，到對應於該虛線之時序間，於輸入端子I Ν有上升遷移之第二脈衝信號輸入時，該第二脈衝信號剛要上升前反向器丨NV1、丨NV2 之輸出部並非各設為電源電壓VDD、接地電壓GND，有時無法使第二脈衝信號信號之上升邊緣的原有延遲量經延遲而輸出。相對於此’本發明第二實施例之延遲電路，輸入信號的下降中，藉獨立於延遲路徑之重設電路，因反向器 INV1、INV2輸出節點之重設，自先前脈衝信號之輸入於延遲電路至次一脈衝信號的輸入之時間間隔得以縮短。一其次，說明本發明之第三實施例。第4圖係本發明第三實施例之構造圖。參照第4圖，該第三實施例具備， PM0S電容器MP20 3，其係連接於一端連接在第一反向器 INV1輸出端之電阻器以的另一端與電源”^之間，連接於電阻為R1的另一端與接地電壓GND間之NM0S電晶體MN2 0 3，

第36頁 200304649 五、發明說明（30) PM0S電容器MP204，其係連接於一端連接在第二反向器 INV2輸出端之電阻器^另一端與電源VDI)之間，以及連接於電阻為R2另一端與接地電源GNI)間之關〇s電晶體NM20 4。本务明之弟二貫施例中，如同上述實施例，對輸入信號往low位準至high位準之上升遷移邊緣之延遲路徑，除具有對電源電壓之降低而延遲時間縮短之逆靈敏度特性，緣’藉連接於反向器INV1輸出端之電阻器ri及nm〇S電晶體對輸入k號之由h i g h位準往1 〇 w位準之下降遷移邊緣，亦備有對電源電壓之降低具有逆靈敏度特性之延遲路徑。亦即’對輸入化號之由h i g h位準往1 〇 w位準之下降遷移邊 MN203 ’連接於反向器INV2輸出端之電阻器R2&pM〇s電晶體MN20 4之延遲路徑，對電源電壓之降低，延遲時間之增大受到抑制。並且，本發明之第三實施例中，構成反向器INV1之 NM0S電晶體MN201及PM0S電晶體MP201均具低定限電壓。構成反向器INV2之NM0S電晶體MN202及PM0S電晶體MP202，亦均具低定限電壓。本發明之第三實施例，因係如此構成，對輸入信號之上升、下降之任一遷移，均具有對電源電壓之降低，延遲時間不增大之逆靈敏度特性（或稱「逆特性」）。其次，說明本發明之第四實施例。第5圖係本發明第四實施例之延遲電路的構造圖。第5圖中，相同於第4圖之構造元件係賦予相同符號。而，第5圖雖呈示4段反向器之構造’但本發明不限於如此之構造。相對於第4圖中上述

第37頁 200304649 五、發明說明（31) 第三實施例之構造，本發明之第四實施例除延遲路徑外另加有重設電路。以下說明造成與上述第四實施例之不同的重設電路。參照第5圖，重設電路具備，源極與汲極分別連接於高位側電源VDD及第一反向器INV1之M0S電晶體MP20 1之源極，輪入晶片選擇信號（CS -:於low位準啟動）於閘極之 P Μ 0 S電晶體μ P 2 0 7，沒極與源極分別連接於反向器I N V1之

輸出端與電阻器R2的一端之接點及接地電源GND，輸入晶片選擇信號（CS —)於閘極之NM0S電晶體ΜΝ20 7，以及汲極與源極分別連接於反向器INV2之M0S電晶體ΜΝ2 0 2及接地電源GND，輸入晶片選擇信號之反轉信號（(：3 ; cs —經反轉之信號）於閘極之NM0S電晶體ΜΝ208。後段之反向器INV3、 INV4亦同樣構成。其次說明重設電路之動作。晶片選擇信號（cs —)係 low位準時，PM0S電晶體卯2〇7係训，反向器丨^丨連接於電源VDD，NM0S電晶體MN20 8 gON，反向器丨肝2連接於電源 GND。晶片選擇信號（cs-)由丨⑽位準往Mgh位準遷移時， PM0S電晶體MP20 7為0N，反向器INV1與電源vdd

_s電晶體MN20 8為0N ,反向器INV2與電源非導通。此時，NM0S 電晶體MN 2 0 7 係 0N，后 a 口口 τ λτνι ^ 厂堅。反向器圓、反二4反:二則^ 同樣重設。反白。。INV4與反向器INV1、反向器㈣其次說明本發明半導體本發明之半導體記憶裝置的記憶裝置之實施例。第一實施例之構造圖第6圖係

第38頁 200304649 五、發明說明（32) 參照第6圖，兮“ 號、資料信號、控制r 十:裝置具備，輸入位址信 1〇，以及單元核心：？、專，輸出資料等之週邊電路部 20。單元核心部20之週邊電路以外之記憶單元磁心部) 2〇°。記憶單元元以，部有記憶單元極連接於字線2 0 1，源福盘_ ^奋态之構造，具備閘 NM0S電晶體2 0 3作為單、元電1辦之二連接於位元線2 02之的另一係連接於電容器2〇4^體媸電晶體203之汲極與源極連接於例如半vcc方式之1/2 VDD f電谷器204之另一端係麩，電容哭2〇4之另^ VDI)(電源電壓之1/2)。當 …、电奋σσ Ζ ϋ4之另一端亦可連接於接祕堂、、盾本發明半導體記憶裝置一每' —。之延遲電路η係用例如上述第一例：’週邊電路部1〇即，輪出用以逢吐指—山 # 至弟四貫施例之構造。亦 2之==^二邊電路部1〇供給於單元核心部 20之技制偽號的上升（或下降）之遷移時序，脈寬之下降（或上升)遷移時序的延遲信 ‘路、且有對電源電壓之降低延遲時間縮短的逆靈敏度特：路，、 f於輸入於延遲電路U的信號“及輸入延遲電路u 之=的邏輯電路Π之計算結果，產生例如往，字，的字線驅動器U之輪入信號。同樣，控制 §己憶早7G磁心20之貢料線（位元線）之感測放大器丨4 翻之信號，控制位元線的預充電之信號，亦各基於準延遲電路（®未示）之輸出而產生。這些延遲電路 = 電壓之降低呈顯延遲時間縮短之逆靈敏度特性。了电原驅動字線之驅動器1 3係以來自升壓電路4〇之升壓電屙第39頁 200304649 五、發明說明（33) VB00ST驅動，輸入於字線驅動器13之信號啟動時，字線15 以高電壓驅動。升壓電壓VB〇〇ST與電源電壓VDD之差愈大’單το核心部2 0之記憶單元電晶體2 〇 3愈高速化，而耗電加大。因此’其本身有時不適於備用時低耗電之構造。本實施例之半導體記憶裝置中，如後敘，較佳者為以低電壓之電源電壓驅動週邊電路部丨〇、單元核心部2 〇。本發明半導體記憶裝置之一實施例具備，產生非取決於電源電壓之基準電壓Vref的參考電源電路3〇，及基於基準電壓Vref產生非取決於電源電壓之升壓電壓的升壓電路 4二來自：壓電路40之升壓電壓V_ST係供給於字線驅動 ^ ，於子線供給非取決於電源電壓之固定升壓電壓。非取決於電源電壓之高低的定電壓為升壓電壓，係本貫施例之半導體記憶裝置的主要特徵之一。又週邊本電實路施二之半Λ體^ 雷路40 士早7°核、參考電源30、升壓之電为雷=施例巾’供給於半導體記憶裝置之電源端子已為低電源電壓，半導體記憶裝置内部不便用、、二P牛壓之内部電源電壓v I NT。低電=電=二；電路！1〇及單元核心部20之以 m電電動’而貫現所欲存取速率，係本貝鈀例有關之半導體記憶裝置的主要特徵之一低電：：二本實施例之半導體記憶裝置，單元核心部2〇以、.泉2 0 2之父又部的NM〇s電晶體2〇3中，連接於所第40頁 200304649 五、發明說明（34) 2 0 1的閘極，係供給以非取決於電源電壓之固定電壓，以低電源電壓驅動時升壓電壓VB00ST與電源電壓VDD，即設定於高電壓差。其結果，本實施例之半導體記憶裝置，以低電源電壓驅動單元核心部2 0時，亦可得記憶單元電晶體2 〇 3之高速化，同時一端連接於記憶單元電晶體2 0 3之輸出的單元電容器2 0 4，即施加有必要之寫入電壓。第9圖係用以說明依本發明之半導體記憶裝置中，升壓電壓VB00ST與電源電壓VDD的關係之圖。如第9圖，本發明有關的半導體記憶裝置之實施例中，升壓電壓V B Q Q g T係非取決於電源電壓而為一定，電源電壓VDD係低電壓時，與電源電壓VDD之位準差即大於以高電源電壓驅動者。電源電壓VDD係高電壓時，升壓電壓VB00ST與電源電壓VDD之位準差即小於以高電源電壓驅動者，而於電源電壓的使用範圍之上限，升壓電壓V B 0 0 S T即癌保於約電源電壓VDD + V t (其中V t係NM0S電晶體之定限電壓）或以上 ° 第6圖之實施例中，驅動解碼選擇列位址之字線的X解碼器，使解碼選擇行位址之位元線的γ解碼器為0N之丫開關選擇器，放大位元線電位之感測放大器1 4等構成的週邊電路1 0及單元核心部2 0之電源電壓VDD經低電壓化時，供給於記憶單元電晶體之閘極等，單元核心部2 〇之升壓電壓，亦係非取決於電源電壓之固定電壓。第7圖係用以說明第6圖之非同步型動態ram的時序動

第41頁 200304649 五、發明說明（35) 作之圖 °己丨思週期之位址遷移係以圖未示之位址遷移檢測電路檢測’ ATD信號啟動，基於該ATd信號、位址信號之解 f結果’及控制記憶體存取的圖未示之控制信號（例如，晶^選擇信號、寫入賦能信號）等，產生啟動列位址之閃控L號0 p (邊緣或脈衝信號）。第7圖之時序圖中，例如記週期&開始至字線上升之時間即以週邊電路1 0之存取時間 (k遲日守間）為之，嗣後則為單元心部2 〇之存取時間（延遲時間）。，輯電路1 2作該信號0 P及信號0 p以延遲電路11延管=乜唬=邏輯運算（例如AND運算）輸出運^結果。and運 ΐ ^、秦^號0 P之上升遷移邊緣，A其延遲信號之上升 ^移遭緣，輪出規定脈衝的上^ ^ ^ ^ ^ ^ ^ ^ 輯電路1 2之輪屮p味〜細邛及卜|中急乜就基於4邏之 '乜唬，子線驅動器1 3驅動字線，控制字線諦出卢〔下降（脈寬）。同樣產生，控制放大位元線1 6所 ίγ門^二t感測放大器14之啟動的信號0 SE，或，圖未示擇能信號、預充電位元線至1/2 VDD"制信號至電源雷兀線振幅之高位側係藉感測放大器14放大係以感制ΐ 。。又，動態隨機存取記憶體之更新動作，單元：之。大态14讀出之經放大的位元線電壓之寫回記憶造時弟6週圖邊之電延路H1使用上述第-至第四實施例之構電麼時，電㈣㈣用低電壓之外部電源動於升昼電壓位準之字線上升遷移邊緣時序，及脈第42頁 200304649 發明說明（36) 寬之延遲，感測放大器1 4之啟動信號0 SE的脈衝遷移時序，及脈寬等之延遲不增大，單元核心部之存取時間縮短0 、另一方面，週邊電路部1〇之一般邏輯電路的延遲時間具有卩返電源電壓之降低而增大之特性，週邊電路部1 〇因係以低電壓之電源電壓V J) D驅動，較之以高電源電壓驅動日^，其存取時間如習知技術所說明，多少有所增大。結果’單το核心部20之延遲（增大）及週邊電路部1〇之延遲 (縮短）之綜合延遲時間td，於以低電壓之電源電壓vdd驅動時，其增加量受到抑制。第8圖係本發明之一實施例中，升壓電壓VB〇〇ST產生電路之構造圖。參照第8圖，則係第6圖之參考電源電路3 〇具備輸出獨立於溫度、電源電壓之變化的一定基準電壓 Vref之頻帶隙參考（Band Gap Reference)電路3〇。頻帶隙參考電路30，輸出基準電壓vref，例如Vref = VBE + κ I VT (其中，Κ係常數，VBE係雙極電晶體之基本射極間電壓，VT = kT / q )係熱電壓，q係電子之單位電荷，k係波茲曼常數，T係絕對溫度）。並且具備，比較由頻帶隙參考電路30輸出之基準電壓Vref，與升壓電壓vb〇〇ST以分壓電阻器R11及R12分壓之電壓的比較器電路41，以及接收比較器電路4 1之比較結果，當比較結果呈顯分壓電壓係小於基準電壓Vref時，將電荷泵充電升壓之升壓電路4〇。升壓電路40基於非取決於電源電壓VDD之基準電壓vref產生升壓電壓，因此，輸出之升壓電壓VB〇〇ST即係非取決於

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五、發明說明（37) 電源電壓VDD之高低變化之定電壓。升壓電壓VB00ST係供給作為第6圖之字線驅動器13等之驅動電源電壓，所選擇之字線係以非取決於電源σ電壓升壓電壓驅動。對電源電壓VDD之降低，供給於字線之< 壓係於電源電壓VDD高時保持一定，隨電源電壓之降低記憶單元的存取速率之降低受到抑制。 —σ 错該構造，本實施例之半導體記憶裝置，在以低位源電壓作動時，選擇字線等之升壓電壓亦非取決於電源壓而為一定。因此，記憶單元存取時間之增大受到抑制。 ΙΕ且，本實施例中，決定由基準信號產生之控制信號的延遲時間、脈寬等之延遲電路，於低電壓作動時，如第b 11圖，其延遲時間tpd有縮短的逆靈敏度特性之傾向。本說明書中，對電源電壓之降低而延遲時間縮短之特性稱作逆特性」。另一方面，對電源電壓之降低而延遲時間增大之特性稱作「逆特性」。其結果，低電壓時，單元核心郤2 0之延遲日守間短縮。低電壓時延遲時間增大之一般邏輯系1週邊電路部10之延遲時間增大，亦隨單元核心部2〇延遲日寸間之短縮，二者之綜合延遲時間增大受到抑制。作為比較Μ，不採本發明之構造，升壓電廢係、隨電源 f壓而變之習知電路者，以低電壓㈣，供給於單元核心 ::二：壓電壓降低時’’取時間變慢因信號之遷時間增大之一般邏輯系隨週】☆是，低=時延遲及單元核心部10延遲時間之辦力P20之延遲时間增大，乂 9加，二者合併之延遲時間顯

200304649 五、發明說明（38) 著增大。該比較例之延遲時間與電源電壓v D D之關係，如第1 0圖之虛線（「習知」）所示。而第丨〇圖中，橫軸係電源電壓’縱軸係傳遞延遲時間。相對於此，本發明中，對電源電壓v D D之降低，單元核心部的延遲時間縮短，如第1 〇圖之實線（「本發明」）所示，相較於習知方式，延遲時間之增大受到抑制。第1 2圖係本發明及比較例之不採用本發明構造而為習知方式之圯憶體構造，電源電壓之高低（橫軸）與存取時間 (縱軸）的關係之圖示。記憶體係由單元核心部（單元陣列）及週邊部構成。本發明中，週邊部包含與電源電壓呈顯逆特性之延遲時間特性（參照^ 11圖）之延遲電路，藉該延遲電路丨丨單元核心部 20控制信號之延遲受到控制。又升壓電壓係非取決於電源電壓而為固定。 VD二採本發明構造之習知方式記憶體，則當電源電壓 m南’升壓電壓VB00ST亦升高，單元核心部及週邊電路σ卩一併尚速化，整體存取時間縮短，動 (第圖之Η2)。疋手问迷化另一方面，當電源電壓VDD降低日卑，乳^ 亦降低，且延遲電路之延料間降m請Β_τ 示，因隨電源電壓之降低而=，空=== Μ φ ^ °卩存取速率顯著降低，週邊電路之邏軏電路動作速率亦降低，整體古：逯電路之邏著變慢（（第1 2圖之L1)。 S同電源電壓者顯

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200304649 五、發明說明（40) j區本發明半導體記憶裝置之設計方式，適、動之低電源電壓驅動，實現低耗電化之記=俨於以電池馬、又因以低電源電壓亦無單元核心部押制作增大，用於在備用狀態等進行自動更新^ :號延遲量之更新時間之縮短實現，存取、記憶週期之高速體時，更洋言之，實施本發明於搭載於行動設備，=現。依據靜態RAM之動態RAM(亦稱「偽SRAM」）時卜部規格可達由處理器往記憶體的存取時間之短縮。處用動作時 :，字該記憶體當侧，其控制與動幽之=控制乍j無關。動態RAM定期於動態RAM内進行自動更斫動 =器或控制器係之記憶體存取及動態RAM内之更新。曰由處時，進行更新，然後進行該單元之記憶存取。此 ® =例:，更新動作當中，控制位元線之預充電開始^貫的^唬，控制選擇字線之上升及下降的信號，控制=停大器之啟動的信號之遷移邊緣時序及脈寬等之^栌感漁J =低電源電壓作動亦不增大，反而縮短。、结果：間，日：間縮短’耗電可減少，後續存取之等待時間短’動作速率提升。啡’存取具次第6圖等所示更之以各其Λ實施^兒明本發明。第1圖至第5圖、吓丁之各貝知例因電源電壓VDD已予低電懕儿二:^壓未經降Μ，直接用作半導體裝置内部之電二電 :’本發明當然並非僅限於相關構造。第1 3圖俾太墊。兀係附以相同的參考符號。參照第1 3圖，本實施例\之、

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=電路(内部電源調節器)5。降壓產、;；==壓VINT作為反向器1NV1、㈣高位側之可奸：J:T:!aviNT係低電壓時’該延遲電路亦 d 升邊緣之延遲時間以電源電壓狐驅動少鈿五。口此，備用等低電源電壓驅動時之耗電可予減 η ^ Λ Λ 半導體記憶裝置之另-實施例的構造 =。弟6圖之貫施例係，週邊電路部1G及單元核心部以，源電壓VDD驅動。相對於此，本實施例係成雙電源系方 >，於週邊電路部1 〇直接供給以由外部供給於半導體記憔裝置之電源端子的電源電壓VDD，於單元核心部2〇供仏以心電源電壓VDD經降壓電路（内部電源調節器）5〇降壓之;部電源電壓VINT。於產生升壓電壓VB〇〇ST之參考電源3〇，升壓電路4 0亦供給以内部電源電壓v I n τ。本實施例中，延遲電路11A係構成如第13圖，或第2 圖、第3圖、第4圖之構造中使高位側之電源電壓為内部電源電壓VINT。信號</)P係供給於與週邊電路部1〇A不同電源系之延遲電路11 A (電源電壓與延遲時間具有第丨丨圖之逆特性），延遲電路1 1 A之輸出信號則輸入於電源電壓VD D系之週邊電路部10内之邏輯電路12A。本實施例中，週邊電路部丨〇 A因係以高於内部電源電壓VINT之電源電壓VDD驅動，週邊電路部1〇a之存取速率高速化（但耗電增加）。

第48頁 200304649 五、發明說明（42) 又’本實施例中，且逆特性之延遲電路11A係以内部電源電壓VINT驅動，使延遲時間此以電源電壓VDD驅動時短縮。、又再，本實施例中，單元核心部20因以内部電源電壓 VINT驅？，可達低耗電化。本實施例中，供給於單元核心部20之升壓電壓，係非取決於電源電壓之固定電壓。、、杏^上已藉上述實施例說明本發明’但本發明不限於上述=1例’當然亦包含申請專利範圍各項中業界人及Γ。依本發明之半導體裝置並非僅限㈣之逆ί二作=造。具備以具電源電壓依賴性之延遲電路抑制延遲時間之增大的路經電路的半導體裝置，亦；y:J順特性之其它邏輯用可能性了错低電議。如以上說明，利用本發明剩源間具備隨反向器輪出二m往：J阻器另— 移而電容值由小變大之電容 ’: /、匕邏輯之遷動時’延遲電路之延遲時間增：得;m電源電壓驅七低電壓驅動之記憶體。利用本發明，牛適用於驅動延遲電路時，比以高以低電源電

第49頁法’電阻器之一端連接於 ^ 置及控制方電路之延遲時間得予縮短驅動延遲電路時，電堡利用本發明，於延遲電路中具備，電阻器之 20U304649

於反向器之輸出部器輸出之由電源側電容器，因具備將電路之輸入脈衝列之自由度加大。，對應於電阻器另往其它邏輯之遷移該反向器之輪出部於其脈衝間隔賦予一端與電源間由反向，由OFF變成ON之MOS 重設之電路，往延遲時序容限，時序設計又驅動時增大，於低電利之定電時，可之增大利時，可之遷移大，降又電壓電以縮短之定電時延遲達成存，利用，延遲耗電降壓驅動用本發壓為升達確保，可降用本發達抑制邊緣延低耗電再，利源驅動其延遲壓為升之增大取之高、％ ‘丨思衣置，有以低電壓電源，邊緣抑制脈寬信號延遲時間可 P制動作速率減緩之效果，適用本發明之半電路所產生低，同時可之LS I等。明之半導體壓電壓，在記憶單元陣低耗電，同明之半導體基於延遲電遲時間之i曾，同時抑制用本發明之 ’早7C核心時間之電源壓電壓，抑，週邊電路速化。記憶襞置，以低電源電列之正常動時可抑制存記憶裝置，路之延遲信大，抑制單存取速率減，導體記憶部以低電壓電壓驅動，制單元核心以高速動作以非取決於壓驅動單元作，同時防取速率減緩以低電壓電號所產生之元核心部延緩之效果。裝置，週邊電源驅動，以非取決於部以低電壓，可降低耗電源電壓核心部止其延遲之效果。源驅動控制信號遲之增電路以高延遲電路電源電壓電源驅動如此，利用本發明，可回應存取之高速化、備用電流

200304649 五、發明說明（44) 之減少等低耗電化之需求，可達週邊電路及單元核心部以低電壓電源驅動，或週邊電路以高電壓電源驅動，而單元核心部以低電壓電源驅動等，驅動電源、消耗電力的組合之最適化。

第51頁 200304649 圖式簡單說明五、【圖式簡單說明】第1圖係本發明之延遲電路的一實施例之構造圖。第2圖係本發明之延遲電路的第二實施例之構造圖。第3圖係本發明之延遲電路的第二實施例之時序動作說明圖-。第4圖係本發明之延遲電路的第三實施例之構造圖。第5圖係本發明之延遲電路的第四實施例之構造圖。第6圖係本發明之半導體記憶裝置的一實施例之構造圖。第7圖係本發明之半導體記憶裝置的一實施例之時序動作說明圖。第8圖係本發明之半導體記憶裝置的一實施例中升壓電壓產生電路之一例的構造圖。第9圖係本發明之半導體記憶裝置中，電源電壓可變時之動作原理，及比較例的習知半導體記憶裝置之動作說明圖。第1 0圖係本發明之半導體記憶裝置中，電源電壓可變時之存取時間，及比較例的習知半導體記憶裝置之存取時間之對照說明圖。第1 1圖係本發明之延遲電路，及比較例之習知延遲電路之延遲時間的電源依賴性之對照說明圖。第1 2圖係本發明之半導體記憶裝置中，電源電壓為低電壓及高電壓時之存取時間，及比較例之習知半導體記憶裝置的存取時間之對照說明圖。

第52頁 200304649 圖式簡單說明第1 3圖係本發明之延遲電路的第五實施例之構造圖。第1 4圖係本發明之半導體記憶裝置的第二實施例之造圖。第1 5圖A與圖B係習知延遲電路之一例的構造圖。第1 6圖係驅動配線電阻及寄生電容構成之信號線的驅動電路之構造示意圖。第17圖係特願2001-097083號所提議的延遲電路之„ 例0 第18圖係特願2ooi-0 9 70 8 3號所提議的延遲雪狄例。义电峪之第19圖係第1圖之延遲電路與第15圖之延作原理之差異說明圖。电路的動元件符號說明： 10、 10A〜週邊電路（部） 11、 11A〜延遲電路 12、 12A〜邏輯電路 1 3〜字線驅動器 1 4〜感測放大器 1 5、2 0 1〜字線 1 6、2 0 2〜位元線記憶單元陣列電源（電路） 2 0〜單元核心部、 3 〇〜（頻帶隙）參考 4 0〜升壓電路 4 1〜比較器電路

200304649 圖式簡單說明 5 0〜降壓電路（内部電源調節器） 2 0 0〜記憶單元 2 0 2〜位元線 203 、MN301 、MN102 、MN101 、MN103NMOS〜電晶體 2 0 4〜電容器 JV1、JV2、JV3、JV4、V11、V12、V13、V14、V81、V82、〜反向器 JN1、JN2、JN3、JN4M0S〜電容器 MP301 、MP101 、MP103 'MP102PMOS〜電晶體 GND〜電源、接地電壓、第二電源 V I N T〜内部電源電壓 VB00ST〜升壓電壓 VDD〜電源電壓、第一電源 R〜配線電阻器（寄生電阻器） C〜寄生電容器 S L〜信號線 D〜驅動器（輸出電路）

Pll 、P12、P81 、P82PM0S〜電容器 Nil 、N12、N81 、N82NM0S〜電容器 R1〜（第一）電阻器 R2〜（第二）電阻器 MP203 、MN2Q3 、ΜΡ103 、ΜΝ103 、ΜΝ101 、ΜΡ1〇2 、MP204 、 MN204、MP104MOS〜電容器 INV卜CMOS型（第一）反向器

第54頁 200304649 圖式簡單說明 INV2〜CMOS型（第二）反向器 MP104〜第一開關 INV01〜第三反向器 MN1 04〜第二開關 MP2 0 7〜第三開關 MN2 0 7〜第四開關 MN2 0 8〜第五開關

Rll、R12〜分壓電阻器 OUT〜輸出端子 I N〜輸入端子

第55頁

Claims

200304649 六、申請專利範圍六、申請專利範圍 1. 一種半導體記憶裝置，包含：記憶單元陣列，由多數之記憶單元配置成陣列狀而構成；字線驅動電路，用以輸入獨立於所供給之電源電壓的定電壓作為驅動電壓，藉上述定電壓驅動所選擇之字線；以及感測放大器，用以放大所選擇之字線的高位側電壓至上述電源電壓。 2. 如申請專利範圍第1項之半導體記憶裝置，其中上述記憶單元係動態隨機存取記憶體，更新時，藉上述感測放大器讀出之放大電壓係予寫回上述記憶單元。 3. 如申請專利範圍第1之半導體記憶裝置，其中上述記憶單元陣列之週邊電路具有一信號產生電路，其產生用以規定對於上述記憶單元陣列之控制信號之遷移時序及/或規定上述控制信號脈寬的信號；上述信號產生電路具備使所輸入的信號遲延之延遲電路，上述延遲電路係由具有如下特性的延遲電路所構成：其延遲時間在所供給的電壓高時比低時更短。 4. 如申請專利範圍第3項之半導體記憶裝置，其中具有一

第56頁 200304649 六、申請專利範圍電壓供給電路，用以供給非取決於電源電壓的定電壓，以作為供給至上述記憶單元陣列之控制線的升壓電壓。 5. 如申請專利範圍第3項之半導體記憶裝置，其中上述週邊電路包含： X解碼器，其將位址信號解碼，啟動經選擇之字線； Y開關選擇器，其將位址信號解碼，控制經選擇之位元線的Y開關為0 N ;以及將上述位元線之信號予以放大的感測放大器之至少任一；上述週邊電路具備：一信號產生電路，其基於上述經輸入之信號與上述延遲電路之輸出信號的特定邏輯運算結果，而產生往上述字線驅動電路之輸入信號、控制感測放大器的啟動之信號、及位元線之預充電的至少其一的控制信號。 6. 如申請專利範圍第3項之半導體記憶裝置，其中記憶單元陣列、上述延遲電路及上述週邊電路，係以相對之低電源電壓驅動。 7. 如申請專利範圍第3項之半導體記憶裝置，其中上述週邊電路係以電源電壓驅動，上述記憶單元陣列及上述延遲電路，係以上述電源電壓經降壓之低電源電壓驅動。

第57頁 200304649 六、申請專利範圍 8. 如申請專利範圍第1項之半導體記憶裝置，其中包含：基準電壓產生裝置，用以產生非取決於電源電壓的基準電壓；以及升壓裝置，用以基於上述基準電壓，產生非取決於電源電壓之一定的升壓電壓，輸出作為上述定電壓。 9. 如申請專利範圍第1項之半導體記憶裝置，其中包含：基準電壓電路，用以產生非取決於電源電壓的基準電壓；比較電路，用以比較上述基準電壓，與輸出之升壓電壓經分壓的分壓電壓；以及升壓電路，接受上述比較電路的比較結果，當上述分壓電壓係低於上述基準電壓時，將電荷泵充電進行升壓；由上述升壓電路，輸出非取決於電源電壓的升壓電壓；上述升壓電壓係供給作為上述字線驅動電路之電源電壓，上述升壓電壓係供給至上述記憶單元陣列所選擇之字線；對於電源電壓之降低，於電源電壓高時，供給至上述字線之升壓電壓保持不變，而抑制因電源電壓之降低而造成記憶單元存取速率降低的情形。 10. 如申請專利範圍第1項之半導體記憶裝置，其中：包含相對高之電源電壓及相對低之電源電壓的多數系統；

第58頁 200304649 六、申請專利範圍上述記憶單元陣列的週邊電路係由相對高之電源電壓所驅動；產生用以規定由上述週邊電路供給至上述記憶單元陣列之控制信號之遷移時序及/或規定上述控制信號之脈寬的信號之電路，包含一延遲電路，該延遲電路具有延遲時間在所供給之電源電壓高時比低時短之特性；上述延遲電路係以相對低之電源電壓驅動；更包含：基準電壓電路，用以產生非取決於電源電壓的基準電壓，作為供給至上述記憶單元陣列的升壓電壓，以及升壓電路，基於上述基準電壓，供給非取決於電源電壓之固定之升壓電壓；上述記憶單元陣列係以相對低之電源電壓驅動。 11. 如申請專利範圍第1 0項之半導體記憶裝置，其中上述基準電壓電路及上述升壓電路，係以相對較低之電源電壓驅動。 12. 如申請專利範圍第1至1 1項中任一項之半導體記憶裝置，其中具有靜態隨機存取記憶體依據之介面，記憶單元係由動態隨機存取記憶體構成。 13. 如申請專利範圍第3項之半導體記憶裝置，其中上述延遲電路具備至少一電路單元，該電路單元包含：

第59頁 200304649 六、申請專利範圍反向器，具有：第一M0S電晶體，其源極連接於第一電源；及第二M0S電晶體，其源極連接於第二電源，閘極與上述第一 Μ 0 S電晶體之閘極共接於輸入端，汲極與上述第一 M0S電晶體之汲極共接於輸出端，且其導電型不同於上述第一M0S電晶體；電阻器，其一端連接於上述反向器之輸出端；以及 M〇S電容器，連接於上述電阻器另一端與上述第一或第二電源間。 14. 如申請專利範圍第1 3項之半導體記憶裝置，於上述延遲電路中上述M0S電容器係隨著以下的遷移其電容值由小變大，即：連接於上述M0S電容器一端之上述電阻器另一端的電壓，由上述第一或第二電源之電源電壓中連接於上述 M0S電容器另一端的電源之電源電壓側，往另一電源的電源電壓側之遷移。 15. 如申請專利範圍第1 3項之半導體記憶裝置，其中於上述延遲電路中：上述M0S電容器，係隨著上述電阻器另一端之電壓，由上述第一或第二電源之電源電壓中連接於上述M0S電容器的電源之電源電壓側往另一電源的電源電壓側之遷移，而形成耗盡層、反轉層。

第60頁 200304649 六、申請專利範圍 16. 如申請專利範圍第1 3項之半導體記憶裝置，於上述延遲電路中：上述電路單元係多數段串聯；輸入信號輸入於初段的上述電路單元中上述反向器之輸入端；由一端連接於最末段的上述電路單元中上述反向器之輸出端的上述電阻器另一端與上述M0S電容器之接點取出輸出信號；多數段之上述電路單元中，相鄰段的上述電路單元之 M0S電容器，各係交替連接於上述第一電源及上述第二電源。 17. 如申請專利範圍第1 3項之半導體記憶裝置，其中上述延遲電路之上述反向器中，上述第一及第二M0S電晶體中至少其一M0S電晶體之定限電壓，係設定為小於導電型與上述一M0S電晶體相同之通常的M0S電晶體之定限電壓。 18. 如申請專利範圍第1 3項之半導體記憶裝置，其中上述延遲電路包含單一或多數段串聯之反向器，上述反向器各具備： - 電阻器，其一端連接於上述反向器之輸出端；以及電容元件，連接於上述電阻器之另一端與高位側或低位側電源間；上述M0S電容器係隨著以下的遷移其電容值由小變

第61頁 200304649 γ、申請專利範圍大，即：上述電容元件之一端所連接的上述電阻器另一端之電壓之由上述高位側或低位侧電源之電源電壓中上述電容元件另一端所連接的其一電源之電源電壓側往另一電源的電源電壓側之遷移。 19·如申請專利範圍第1 3項之半導體記憶裝置，其中上述延遲電路包含：第一反向器，將輸入信號由其輸入端輸入；第一電阻器，一端連接於上述第一反向器之輸出端；第一電容元件，其一端及另一端分別連接於上述第一電阻器另一端及第一電源，且其電容值隨連接於上述第一電阻器另一端之上述一端的電壓之遷移而生變化；第二反向器，上述第一電阻器與上述第一電容元件之接點連接於其輸入端；第二電阻器，其一端連接於上述第二反向器輸出端；以及第二電容元件，其一端及另一端分別連接於上述第二電阻器另一端及第二電源，且其電容值隨連接於上述第二電阻器另一端之上述一端的電壓之遷移而生變化；以上述第二電阻器與上述第二電容元件之接點為延遲信號之輸出端，由上述輸出端輸出上述輸入信號之遷移邊緣經同相延遲之輸出信號。 2 0.如申請專利範圍第1 9項之半導體記憶裝置，於上述延

第62頁 200304649 六、申請專利範圍遲電路中，上述第一電容元件當連接於上述第一電阻器另一端之上述一端的電壓，由上述第一電源電壓側往上述第二電源電壓側遷移時，其電容值由小變大，上述第二電容元件係當連接於上述第二電阻器另一端之上述一端的電壓，由上述第二電源電壓側往上述第一電源電壓侧遷移時，其電容值由小變大。 21. 如申請專利範圍第1 9項之半導體記憶裝置，其中上述延遲電路更具備，第三電容元件，其一端及另一端分別連接於上述第一電阻器另一端及上述電源，且其電容值隨連接於上述第一電阻器另一端的上述一端之電壓遷移，而生變化；以及第四電容元件，其一端及另一端分別連接於上述第二電阻器另一端及上述第一電源，且其電容值係隨連接於上述第二電阻器另一端之上述一端電壓之遷移，而生變化。 22. 如申請專利範圍第2 1項之半導體記憶裝置，於上述延遲電路中，上述第三電容元件係當連接於上述第一電阻器另一端之上述一端的電壓，由上述第二電源電壓側往上述第一電源電壓側遷移時，其電容值由小變大，上述第四電容元件係當連接於上述第二電阻器另一端之上述一端的電壓，由上述第一電源電壓側往上述第二電

第63頁 200304649 六、申請專利範圍源電壓側遷移時，其電容值由小變大。 23.如申請專利範圍第1 9項之半導體記憶裝置，於上述延遲電路中，上述第一電容元件係由M0S電容器構成；當上述第一電阻器另一端之電壓由上述第一電源電壓側往第二電源電壓侧遷移時，構成上述第一電容元件之上述M0S電容器係變為反轉狀態。 2 4.如申請專利範圍第2 1項之半導體記憶裝置，於上述延遲電路中，上述第三電容元件係由M0S電容器構成；當上述第一電阻器另一端之電壓由上述第二電源電壓側往第一電源電壓側遷移時，構成上述第三電容元件之上述M0S電容器係變為反轉狀態，上述第四電容元件係由M0S電容器構成；當上述第二電阻器另一端之電壓由上述第一電源電壓侧往上述第二電源電壓側遷移時，構成上述第四電容元件之上述M0S電容器係變為反轉狀態。 2 5.如申請專利範圍第1 9項之半導體記憶裝置，其中上述延遲電路更具備：重設電路，具有第一開關，插入於上述第一電源與上

第64頁 200304649 六、申請專利範圍述第一電阻器間，且其控制端子連接於上述第一反向器輸入端。 2 6·如申請專利範圍第1 9或2 5項之半導體記憶裝置，其中上述延遲電路更具備重設電路，包含：第三反向器，其輸入端連接於上述第一反向器輸入端；及第二開關，插入於上述第二電阻器另一端與上述第二電源間，且其控制端子連接於上述第三反向器之輸出端。 27. 如申請專利範圍第2 1項之半導體記憶裝置，其中上述延遲電路更具備：第三開關，插入於上述第一電源與上述第一反向器供電端子間，重設用控制信號係第一邏輯值時為0N ; 第四開關，插入於上述第一反向器輸出端與上述第二電源間，上述控制信號係第二邏輯值時為0N ;以及第五開關，插入於上述第二反向器供電端子與上述第二電源間，上述控制信號係第一邏輯值時為0N。 28. 如申請專利範圍第3或1 0項之半導體記憶裝置，其中上述延遲電路具備：第一反向器，包含：第一導電型之第一 M0S電晶體，其源極連接於第一電源；及第二導電型之第二M0S電晶體，其源極連接於第二電源，閘極與上述第一M0S電晶體

第65頁六、申請專利範圍之閘極共接於輪入端，汲極鱼第一電阻器第一電容器第一電源間之第第二反向器共接於輸出端；一述弟一 MOS電晶體之汲極其—端連接於上述第— 。由連接於上述第一電阻。。向器輸出端，· 導電型之M0s電容器為另—端與上述包含··第一m雷别構成；以及 ;源極連接於第-電源；及第二導電：第三M〇S電晶體，體，其源極連接於第盘^之第四M0S電晶 ^ ^接於輪入端，汲極盥上沭《 un 一M〇S電晶體共接於輸出端，· 〃述弟一M〇S電晶體之汲極上述第一電阻器盥述第二反向器之輸入端；弟1谷器之接點係連接於上更具備：以及第：電阻器，其-料接於上述第-及6 以及弗—反向器輪出端，第二=容器，由連接於上述第二電阻哭、另一第二導電型鄉電晶體構成端與上述第二電阻器匕^器：；：：：信號輪入端，並以上述奋為之接點為信號輸出端而成。 2 9· 如申— 主击延”路Z具：範圍第28項之半導體記憶裝置，其中上述向器之輪：J型JM:S電晶體’其閘極連接於上述第一反源極連接於上述第一電源’汲極連接於上 200304649 六、申請專利範圍述第一電阻器另一端 3:、严ί!請專利範圍第28項之半導體記憶裝置，1中上延遲電路更具備·· ，、τ上第三反向端；及述器，其輸入端連接於上述第一反向器之輸入上述第三反第二導電型之M0S電晶體，其閘極連接於口扣輸出知，源極連接於上、 ‘電阻器另—端。电原汲極連接於上述第 •如申請專利述延遲電路具 ^圍第3或1 〇項之半導體記憶裝置，其中第一源極連極連接接於輸出端；第一第一源間之第二源極連 ’其源閘極共反向器接於第於第二入端，電阻器電容器弟一導反向器接於第極連接接於輪電丄包含··第一導電型之第一MOS電晶體，二電源；及第二導電型之MOS電晶體，其匁閘極與上述第一M〇s電晶體之閘極彳與上述第一MOS電晶體之汲極共接於 :一反向器輸出端; 電型之MOS電另一端與上述第— ，包含·々杰所構成；以及 -t二··第一導電型之第三M0S電晶體，於第：電:二導電型之第四M0S電晶入端，沒極斑it上述第三_電晶體 ”上返弟一MOS電晶體之汲極第67頁 200J04649 申請專利範圍共接於輪出端上述第一電阻哭的述第二反向器之輪;述第—電容器之接點係連接於上更具備：端連接於上述第二反向器輪出端第二電阻器，A 以及〆、第二電容器，由第第-電源間之第二導之t述第-電阻器另一端與上述以上述第一反向哭之=08電晶體所構成；電阻器與上述第二雷j ^端為信號輪入端，並以上述更具備·· …合咨之接點為信號輪出端；第二電容器，由遠挺電源間之第二導電型於上^第一電阻器另一端與第二弟四電容器，由連接於上#楚菁成，及電源間之第一導電型之弟二電阻器另一端與第一电尘之MOS電容器所構成。 32·如申請專利範圍第3 1項之半導麫壯延遲電路具備：、 _ °己衣置，其中上述上述t，ϋ，由源極及沒極分別連接於上述第—電源及設用m ί ^之上述第一M0S電晶體之源極，且輪入重 1制，號於閉極之第一導電型之M0S電晶體所構$重弟一開關，由源極及汲極分別連接於上， =端及上述第二電源間，且輸入上述重設用控制；Ϊ 於閘極之第二導電型之MOS電晶體所構成；及口唬第68頁 200304649 六、申請專利範圍第三開關，由源極及汲極分別連接於上述第二反向器之第四M0S電晶體的源極與上述第二電源間，且輸入上述重設用控制信號之反轉信號於閘極之第二導電型之M0S電晶體所構成。 33.如申請專利範圍第28項之半導體記憶裝置，於上述延遲電路中，上述第二M0S電晶體及上述第三M0S電晶體係比通常之第二導電型及第一導電型之M0S電晶體分別設定成更低之定限值。 3 4.如申請專利範圍第1 3至1 8項中任一項之半導體記憶裝置，於上述延遲電路中，上述電阻器係由基板上之擴散電阻器所構成。 35. 如申請專利範圍第1 9項之半導體記憶裝置，於上述延遲電路中，上述第一電阻器及上述第二電阻器，分別係由基板上之擴散電阻器構成。 36. 如申請專利範圍第1 9項之半導體記憶裝置，於上述延遲電路中，上述第一、第二電源中之高位側電源之電源電壓，係藉由使電源電壓降壓之降壓電路予以降壓之電源電壓。

第69頁 ZUUJUH-OH-y ZUUJUH-OH-y 六、申請專利範圍 3 7·如申請專利至少上述延與上述延遲相對之高電源電 38· —種半導體任一項之延遲電電源電壓高時比 3 9. —種半導體遲而輸出；及輸路之輸出信號的其中：上述延遲電之延遲電路。範圍第3項之I 遲電、+ V體記憶裝置，其中：電路升 c之低電源電壓所驅動； A吩彤成於同—曰^ 壓或柏V曰曰片上之其他電路，係受一 +之低電源電壓所驅動。路，兮具備如申請專利範圍第1 3至36項中〜延遲電路具有其延遲時間在供給供a之電源電壓低時為短的特性。 2 :具備：延遲電路，將輸入之信號延特二，將上述輪入之信號與上述延遲電特又之邏輯運算結果予以輸出； ^ 項路係如申請專利範圍第13至36項中任 4 0·如申請專利範圍笛q十1 n石中：固弟3或1 0項之半導體記憶裝置，其當電源電壓為相斟的供堂阿述定電壓非取决於：電壓之低電壓驅動日夺，由於上為相對之延遲時㈣電源電壓驅動時上述記憶單’因此所致當低電壓平7L陣列之存取時間比高電壓驅動時之減

第70頁 200304649 六、申請專利範圍少量’和以低電壓驅動上述記憶單元陣列時週邊因動作速率降低所致存取時間之增加量至少電路。卩時而可抑制當低電壓驅動時上述記憶單元陣列；消’ 路部整體之存取時間延遲的增大。返週邊電 4 1 ·-種半導體呂己憶裝置之控制方法包含：丁守聪记fe裝置口己t思单元陣列’由多數之 +立霞 $ 成；数之圯丨思早兀配且成陣列狀而構以及字線驅動電路，用以選擇上述記憶單元陣列之字線；感測放大器，連接於位元線；忒半導體記憶裝置之控制方法包括：產生$立於所供給之電源電壓的定電壓之步驟；嚴，上述字線驅動電路輸入上述產生之定電壓作為驅動電 i，以上述定電壓驅動所選擇字線之步驟；以及至卜^ ^感測放大為將所選擇的位元線之高位側電壓放大上迹電源電壓之步驟。申請專利範圍第41項之半導體記憶裝置之控制方法，其中： 4 η v #斤ΐ上述冗憶單元陣列之週邊電路產生用以規定對上述 uCi 1¾ jr ρφ τι.). σ, 办】之控制信號的遷移時序及/或規定上述控制見的L號時’包含藉由延遲電路將輸入之信號延

200304649 六、申請專利範圍遲之步驟，上述延遲電路具有所供給之電源電壓高時比低時其延遲時間縮短之特性。 43. 如申請專利範圍第42項之半導體記憶裝置之控制方法，其中：上述記憶單元陣列、上述延遲電路及上述週邊電路係以相對之低電源電壓驅動。 44. 如申請專利範圍第42項之半導體記憶裝置之控制方法，其中：上述週邊電路係以上述電源電壓驅動，而上述記憶單元陣列及上述延遲電路係以將上述電源電壓降壓之低電源電壓驅動。 45. 如申請專利範圍第4 1項之半導體記憶裝置之控制方法，其中具有以下各步驟：以相對之低電源電壓驅動上述記憶單元陣列及其週邊電路；供給非取決於電源電壓之定電壓，作為供給至上述記憶單元陣列之控制信號的升壓電壓；產生用以規定由上述週邊電路對上述記憶單元陣列之控制信號的遷移時序及/或規定上述控制信號之脈寬的信號之電路，利用具有隨著電源電壓之降低而縮短其延遲時間之特性的延遲電路，以進行信號之延遲。

第72頁 200304649

申請專利範圍 =· 11請專利範圍第41項之半導體記憶裝置之控制方法，其中包含以下各步驟·· 万用ス規疋由上述記f思單元陣列之上述週邊電跃述，憶單元陣列之控制信號的遷移時序及/或規定上、二制仏唬之脈寬的信號之電路，利用具有隨著電源電牛氐而細知：其延遲時間之先逆特性的延遲電以號之征遁： &仃信以電源電壓驅動上述週邊電路；以將上述電源電壓降壓之降壓電源電壓驅動上述延遲 ’作為供給至上及 ’驅動上述記、、1供、給非取決於電源電壓高低之定電壓述單凡陣列之控制信號的升壓電壓； Α π以將上述電源電壓降壓之降壓電源電早元陣列。項之半導體記憶裝 4J·如申請專利範圍第42至46項中任一置之控制方法，其中：數反遲，器另向ί 5Z路係利用單一反向器或多段串聯而成之複電：哭ί 遲電路，以使邏輯信號之遷移邊緣延 —端經_電容器連接於t源；上边電阻上述半導體記憶裝置之控制方法包含： Ca)於上述及— 夂向益之輪入端，經輸入端子或經一端連

第73頁 200304649 六、申請專利範圍，輪入上升或下端接於岫&反向器之輸出端的電阻器另降的遷移信號之步驟，及，· (b)對應於輸入上述遷移信號之上電容器所連接之電源侧所對應之一邏輯Q為的上述M〇s 之，於上述反向器的輸出信號之遷移者中，/、它邏輯值益k為反轉狀態之步驟。上述M〇S電容 :δ.，==;Γ·2項之半導體記憶裝置之控制方電電屋為相對低電壓之低電壓係非取決於電源電壓而為一冑，且上述定電壓特性，上述控制传肤上述延遲電路之卜、+、之高電壓驅動二:之電壓為相α 之存取時間比高電厂堅驅動：；上述記憶單元“ 低電壓驅動時上诚口 — 驅動時之減少*，至少部=二車列之存取時間比高電壓單元陣列之週邊電路部的動作▲二動上述記憶吏ί電壓驅動時上述記憶單元陣二ίί取時間增 h體之存取時間延遲之增大受到抑制。 4週邊電路第74頁