KR980011421A

KR980011421A - Address generating circuit

Info

Publication number: KR980011421A
Application number: KR1019960029807A
Authority: KR
Inventors: 김상봉
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-23
Filing date: 1996-07-23
Publication date: 1998-04-30
Anticipated expiration: 2016-07-23
Also published as: KR100188027B1

Abstract

본 발명은 어드레스 발생회로를 공개한다. 그 회로는 어드레스 출력신호와 간격신호를 가산하기 위한 제1가산수단, 상기 어드레스 출력신호와 간격신호를 2배한 신호 및 상기 간격신호의 최상위 비트신호를 가산하여 출력하기 위한 제2가산수단, 상기 제2가산수단의 출력신호와 메모리의 소정영역의 마지막 어드레스 신호를 비교하여 상기 제2가산수단의 출력신호가 작은 경우에 제1상태의 제2선택신호를, 큰 경우에 제2상태의 제2선택신호를 발생하기 위한 비교수단, 상기 메모리의 소정영역의 마지막 어드레스 신호에서 시작 어드레스 신호를 감산하기 위한 감산수단, 상기 감산수단의 출력신호와 상기 제2가산수단의 출력신호를 가산하기 위한 제3가산수단, 및 제1선택신호에 응답하여 외부로 부터의 어드레스 입력신호를, 상기 제1상태의 제2선택신호에 응답하여 상기 제1가산수단의 출력신호를, 상기 제2상태의 제2선택신호에 응답하여 상기 제3가산수단의 출력신호를 각각 선택하여 출력하기 위한 선택수단으로 구성되어, 고속의 디지탈 신호 처리 장치가 외부 메모리의 특정영역을 반복적으로 억세스함에 있어서 시간손실없이 어드레스를 발생할 수 있다.The present invention discloses an address generating circuit. The circuit includes first adding means for adding an address output signal and an interval signal, second adding means for adding a signal obtained by doubling the address output signal and the interval signal, and a most significant bit signal of the interval signal and outputting the addition result, The second selection signal of the first state is compared with the second selection signal of the second state when the output signal of the second addition means is small, A subtracting means for subtracting a start address signal from an end address signal of a predetermined region of the memory, a third adder for adding an output signal of the subtracting means and an output signal of the second adding means, In response to a second selection signal in the first state, an address input signal from the outside in response to the first selection signal and an output signal of the first addition means in response to the second selection signal in the first state, And selection means for selecting and outputting the output signals of the third addition means in response to the second selection signal in the second state, wherein the high-speed digital signal processing device repeatedly An address can be generated without time loss in accessing.

Description

Address generating circuit

본 발명은 어드레스 발생회로에 관한 것으로, 특히 시간 손실없이 어드레스를 발생할 수 있는 어드레스 발생회로에 관한 것이다.Field of the Invention [0002] The present invention relates to an address generating circuit, and more particularly to an address generating circuit capable of generating an address without time loss.

동영상 전문가 그룹(MPEG; motion picture experts group) 오디오 등의 응용에서는 디지탈 신호 처리기가 외부의 데이타 메모리내의 데이타를 억세스할 때 일정영역을 반복적으로 억세스하는 동작이 요구된다. 따라서, 그 영역을 억세스할 때 영역의 경계를 만나게되면 다시 처음의 영역으로 돌아가 다시 처음부터 데이타를 억세스 해야 한다. 더군다나, 그 영역을 억세스함에 있어 그 영역의 데이타를 차례로 억세스하는 것이 아니라 불특정 단계를 가지고 건너 뛰면서 억세스하는 동작이 요구되고 있다. 그러나, 종래의 디지탈 신호 처리기는 이러한 기능을 제공하지 않고 있으며 고속으로 동작하는 디지탈 신호 처리기와 칩 외부의 메모리 장치간의 연속적인 데이타 전송을 시간손실없이 수행함에 있어 많은 어려움이 있었다.In applications such as motion picture experts group (MPEG) audio, a digital signal processor is required to repeatedly access a certain area when accessing data in an external data memory. Therefore, when accessing the area, when the boundary of the area is encountered, it is necessary to return to the first area and access the data from the beginning again. Furthermore, in accessing the area, an operation is required to access the area without accessing the data in that area in sequence, but with an unspecified step. However, the conventional digital signal processor does not provide such a function, and there are many difficulties in performing continuous data transfer between the digital signal processor operating at high speed and the memory device outside the chip without time loss.

본 발명의 목적은 메모리 장치를 억세스할 때 불특정 단계를 가지고 어떤 영역을 반복적으로 억세스함에 있어서 시간손실없이 어드레스를 발생할 수 있는 어드레스 발생회로를 제공하는데 있다.It is an object of the present invention to provide an address generating circuit capable of generating an address without time loss in repeatedly accessing an area with an unspecified step when accessing a memory device.

이와같은 목적을 달성하기 위한 본 발명의 어드레스 발생회로는 어드레스 출력신호에 간격신호를 가산하기 위한 제1가산수단, 상기 어드레스 출력신호와 간격신호를 2배한 신호 및 상기 간격신호의 최상위 비트신호를 가산하여 출력하기 위한 제2가산수단, 상기 제2가산수단의 출력신호와 메모리의 소정영역의 마지막 어드레스 신호를 비교하여 상기 제2가산수단의 출력신호가 작은 경우에 제1상태의 제2선택신호를, 큰 경우에 제2상태의 제2선택신호를 발생하기 위한 비교수단, 상기 메모리의 소정영역의 마지막 어드레스 신호에서 시작 어드레스 신호를 감산하기 위한 감산수단, 상기 감산수단의 출력신호와 상기 제2가산수단의 출력신호를 가산하기 위한 제3가산수단, 및 제1선택신호에 응답하여 외부로 부터의 어드레스 입력신호를, 상기 제1상태의 제2선택신호에 응답하여 상기 제1가산수단의 출력신호를, 상기 제2상태의 제2선택신호에 응답하여 상기 제3가산수단의 출력신호를 각각 선택하여 출력하기 위한 선택수단을 구비한 것을 특징으로 한다.In order to achieve the above object, an address generating circuit according to the present invention comprises first adding means for adding an interval signal to an address output signal, a signal obtained by doubling the address output signal and the interval signal, A second addition means for comparing the output signal of the second addition means with the last address signal of a predetermined region of the memory and outputting a second selection signal of the first state when the output signal of the second addition means is small A subtracting means for subtracting a start address signal from an end address signal of a predetermined region of the memory, a subtracting means for subtracting a start address signal from an output signal of the subtracting means, Means for adding an address input signal from the outside in response to the first selection signal, And selection means for selecting and outputting the output signal of the first addition means in response to the second selection signal and the output signal of the third addition means in response to the second selection signal in the second state .

제1도는 본 발명의 어드레스 발생회로의 블럭도이다.FIG. 1 is a block diagram of an address generating circuit according to the present invention.

제2도는 본 발명의 어드레스 발생회로의 동작을 설명하기 위한 메모리 맵을 나타내는 것이다.FIG. 2 shows a memory map for explaining the operation of the address generating circuit of the present invention.

첨부된 도면을 참고로 하여 본 발명의 어드레스 발생회로를 설명하면 다음과 같다.The address generating circuit of the present invention will now be described with reference to the accompanying drawings.

제1도는 본 발명의 어드레스 발생회로의 블럭도로서, 멀티플렉서(10), 레지스터들(12, 18, 26), 가산기들(14, 20, 24), 감산기(16), 및 비교기(28)로 구성되어 있다.1 is a block diagram of an address generating circuit according to the present invention that includes a multiplexer 10, registers 12,18 and 26, adders 14,20 and 24, a subtractor 16 and a comparator 28 Consists of.

제2도는 본 발명의 어드레스 발생회로의 동작을 설명하기 위한 메모리 맵을 나타내는 것으로, 제2도를 이용하여 제1도에 나타낸 회로의 동작을 설명하면 다음과 같다. 제2도에 나타낸 메모리 맵은 전체 메모리 영역이 어드레스 0에서 99번까지이고, 시작 어드레스(STARTn)가 30번이고, 마지막 어드레스(STOPn)가 70번이고, 외부의 디지탈 신호 처리장치로 부터 입력되는 어드레스(addr_in)가 33인 경우의 메모리 맵을 나타내는 것이다.FIG. 2 shows a memory map for explaining the operation of the address generating circuit of the present invention. The operation of the circuit shown in FIG. 1 will be described using FIG. 2 as follows. The memory map shown in FIG. 2 is a memory map in which the entire memory area is from address 0 to address 99, start address (STARTn) is 30, end address (STOPn) is 70, and the address is input from an external digital signal processing device Indicates a memory map when the address (addr_in) is 33.

멀티플렉서(10)는 중앙 처리 장치로 부터의 제어신호(A)에 응답하여 33의 어드레스 입력신호(addr_in)를 선택하여 출력한다. 33의 어드레스 입력신호를 레지스터(12)에 저장되고 어드레스 신호(ADDR)로 출력된다. 일단 어드레스 입력신호(addr_in)가 입력되고 나면, 가산기(14)는 33의 어드레스 신호(ADDR)와 3의 간격신호(STEPn)를 가산하여 36의 신호를 발생한다. 또한, 가산기(24)는 33의 어드레스 신호(ADDR)와 3의 간격신호(STEPn)에 2를 곱한 6의 신호 및 간격신호(STEPn)의 최상위 비트 신호인 0을 캐리신호로 하여 가산하여 39를 출력한다. 레지스터(26)는 가산기(24)의 출력신호를 저장한다. 비교기(28)는 레지스터(26)의 출력신호인 39와 마지막 어드레스 신호(STOPn)를 비교하여 마지막 어드레스 신호(STOPn)보다 작으면 "로우"레벨의 리턴신호를 발생한다. 이 리턴신호는 멀티플렉서(10)의 선택신호로 입력되고 멀티플렉서(10)는 가산기(14)의 출력신호인 36을 선택하여 레지스터(12)에 저장하고 레지스터(12)는 36을 어드레스 신호(ADDR)로 출력하게 된다. 이와같은 동작을 반복적으로 수행하여 멀티플렉서(10)는 어드레스 신호(ADDR)가 69가 될 때까지 가산기(14)의 출력신호를 선택하여 출력한다. 그런데, 어드레스 신호(ADDR)가 66이 되면, 가산기(24)는 66의 어드레스 신호(ADDR)와 3의 간격신호(STEPn)에 2를 곱한 6의 신호 및 간격신호(STEPn)의 최상위 비트 신호인 0을 가산하여 72의 신호를 출력한다. 레지스터(26)은 72를 저장하고 출력한다. 비교기(28)은 70의 마지막 어드레스 신호(STOPn)와 72의 레지스터(26)의 출력신호를 비교하여 레지스터(26)의 출력신호가 크므로 "하이"레벨의 리턴신호를 발생하게 된다. 이 신호는 멀티플렉서(10)의 선택신호로 입력되고 멀티플렉서(10)는 가산기(20)의 출력신호를 어드레스 신호로 선택하여 출력하게 된다. 가산기(16)은 70의 마지막 어드레스 신호(STOPn)에서 30의 시작 어드레스 신호(STARTn)를 감산하여 40의 신호를 출력한다. 이 신호는 레지스터(18)에 저장된다. 가산기(20)는 레지스터(18)의 40의 출력신호와 레지스터(26)의 72의 출력신호 및 간격신호(STEPn)의 최상위 비트를 반전한 신호인 1의 신호를 캐리신호로 하여 가산하여 32의 신호를 출력하게 된다. 멀티플렉서(10)는 가산기(20)의 출력신호인 32를 선택하여 출력하고 레지스터(10)는 이 값을 저장하고 어드레스 신호(ADDR)로 출력한다. 이와같은 동작을 수행함에 의해서 어드레스 발생회로는 메모리의 30번지에서 70번지까지의 영역내의 3의 어드레스 간격으로 데이타를 억세스할 수 있다. 돌아가야 할 어드레스는 어드레스(ADDR +STEPn +STEPn의 최상위 비트)에서 어드레스(STEPn -STARTn +STEPn의 최상위비트의 반전된 데이타)를 뺀 값과 같이 표현할 수 있다. 그래서, 이 돌아가야할 어드레스는 시작 어드레스(STARTn)가 될 수도 있고 데이타(STEPn)의 크기에 따라 어드레스(STARTn±(STOPn-STEPn))가 될 수도 있다. 그러나, 두번에 걸쳐서 가감산단계를 거쳐야 최종값이 얻어지므로 시간적으로 너무 긴 시간이 요구되고 이렇게되면 고속의 디지탈 신호 처리기의 장점을 잃어버리게 된다. 따라서, 디지탈 신호 처리기의 속도를 유지하면서도 이를 가능하게하기 위하여 첫번째 가산기(24)는 데이타(STEPn)를 두배한 신호를 가산하여 이 값을 레지스터(26)에 저장하게 된다.The multiplexer 10 selects and outputs the 33 address input signal addr_in in response to the control signal A from the central processing unit. 33 are stored in the register 12 and output as an address signal ADDR. Once the address input signal addr_in is input, the adder 14 adds the address signal ADDR of 33 and the interval signal STEPn of 3 to generate the 36 signal. The adder 24 adds the address signal ADDR of 33, the 6 signal obtained by multiplying the interval signal STEPn of 3 by 2 and the most significant bit signal of the interval signal STEPn as a carry signal, Output. The register 26 stores the output signal of the adder 24. The comparator 28 compares the output signal 39 of the register 26 with the last address signal STOPn and generates a return signal of a "low" level when the address signal STOPn is smaller than the last address signal STOPn. The return signal is input to the selection signal of the multiplexer 10 and the multiplexer 10 selects the output signal 36 of the adder 14 and stores it in the register 12. The register 12 outputs the address signal ADDR 36, . This operation is repeatedly performed so that the multiplexer 10 selects and outputs the output signal of the adder 14 until the address signal ADDR becomes 69. When the address signal ADDR becomes 66, the adder 24 adds the address signal ADDR of 66 and the interval signal STEPn of 3 multiplied by 2 to the signal of 6 and the most significant bit signal of the interval signal STEPn 0 and outputs a signal of 72. The register 26 stores and outputs 72. The comparator 28 compares the last address signal STOPn of 70 with the output signal of the register 26 of 72 and generates a return signal of a high level because the output signal of the register 26 is large. This signal is input to the multiplexer 10 as a selection signal, and the multiplexer 10 selects and outputs the output signal of the adder 20 as an address signal. The adder 16 subtracts the start address signal (STARTn) of 30 from the last address signal STOPn of 70 to output a signal of 40. [ This signal is stored in the register 18. The adder 20 adds the output signal 40 of the register 18, the output signal of the register 26 and the signal of 1, which is the signal obtained by inverting the most significant bit of the interval signal STEPn, as a carry signal, And outputs a signal. The multiplexer 10 selects and outputs the output signal 32 of the adder 20, and the register 10 stores this value and outputs it as the address signal ADDR. By performing such an operation, the address generating circuit can access data at an address interval of 3 in an area from address 30 to address 70 of the memory. The address to be returned can be expressed as a value obtained by subtracting the address (inverted data of the most significant bit of STEPn-STARTn + STEPn) from the address (most significant bit of ADDR + STEPn + STEPn). Therefore, the address to be returned may be a start address (STARTn) or an address (STARTn (STOPn-STEPn)) according to the size of the data (STEPn). However, since the final value is obtained after the step of adding / subtracting twice, the time is required to be excessively long and the advantage of the high speed digital signal processor is lost. Therefore, in order to maintain the speed of the digital signal processor, the first adder 24 adds the doubled data signal STEPn and stores this value in the register 26.

즉, 본 발명의 어드레스 발생회로는 외부로 부터의 어드레스 입력이 있으면, 메모리의 소정영역내에서 입력 어드레스로 부터 소정간격을 가지는 출력 어드레스를 발생하고, 만일 출력 어드레스가 소정영역내의 마지막 어드레스보다 큰 경우에 시작 어드레스로 리턴하여 소정간격을 가지는 출력 어드레스를 발생하게 된다.In other words, the address generating circuit of the present invention generates an output address having a predetermined interval from an input address in a predetermined area of the memory when there is an address input from the outside, and if the output address is larger than the last address in the predetermined area And generates an output address having a predetermined interval.

따라서, 본 발명의 어드레스 발생회로는 고속의 디지탈 신호 처리 장치가 외부 메모리의 특정영역을 반복적으로 억세스함에 있어서 시간손실없이 어드레스를 발생할 수 있다.Therefore, the address generating circuit of the present invention can generate an address without losing time when a high-speed digital signal processing apparatus repeatedly accesses a specific area of the external memory.

Claims

First adding means for adding the address output signal and the interval signal; Second adding means for adding a signal obtained by doubling the address output signal and the interval signal and a most significant bit signal of the interval signal and outputting the sum; A second selection signal of the first state when the output signal of the second addition means is smaller than a second selection signal of the second state when the output signal of the second addition means is smaller than the output signal of the second state, 2 comparison means for generating a selection signal; Subtraction means for subtracting a start address signal from an end address signal of a predetermined region of the memory; Third adding means for adding the output signal of the subtracting means and the output signal of the second adding means; And an address output circuit for outputting an address input signal from the outside in response to the first selection signal and an output signal of the first addition means in response to the second selection signal in the first state, And selecting means for selecting and outputting the output signals of said third addition means, respectively.

※ Note: It is disclosed by the contents of the first application.